WO2023162814A1 - 増幅器、増幅回路、および電流検出装置 - Google Patents

増幅器、増幅回路、および電流検出装置 Download PDF

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    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Definitions

  • the present disclosure relates to amplifiers.
  • an amplifier also called an operational amplifier
  • the amplifier is used in various amplifier circuits (for example, Patent Document 1).
  • the amplifier has a differential input section.
  • a pair of transistors is provided in the differential input section.
  • the pair of transistors is an element in which matching is emphasized. Such matching affects the offset of the amplifier.
  • An object of the present disclosure is to provide an amplifier capable of improving offset characteristics.
  • an amplifier can a first transistor; a second transistor arranged adjacent to the first transistor in plan view; a first wiring arranged around the first transistor and the second transistor in plan view; a second wiring arranged in a direction away from the first transistor and the second transistor from the first wiring in plan view,
  • the second wiring is thicker than the first wiring.
  • FIG. 1 is a diagram showing a configuration example of an amplifier.
  • FIG. 2A is a plan view schematically showing the layout in the vicinity of transistors in an amplifier.
  • FIG. 2B is a diagram showing a modification of the layout of the PMOS transistor.
  • FIG. 2C is a diagram showing a modification of the layout of the PMOS transistor.
  • FIG. 3 is a diagram showing an example of the stress distribution applied to the Si interface in the layout configuration of FIG. 2A and the configuration of the AA cross section.
  • FIG. 4 is a diagram showing a configuration example of an amplifier circuit using an amplifier.
  • FIG. 5 is a diagram exemplifying the change in the output voltage of the amplifier when the temperature is changed.
  • FIG. 5 is a diagram exemplifying the change in the output voltage of the amplifier when the temperature is changed.
  • FIG. 6 is a diagram schematically showing an example of a wiring layout in the amplifier according to the first embodiment
  • FIG. 7 is a diagram schematically showing an example of wiring layout in the amplifier according to the second embodiment
  • FIG. 8 is a diagram showing a configuration example of a current detection device.
  • FIG. 1 is a diagram showing a configuration example of an amplifier.
  • the amplifier 1 shown in FIG. 1 is a semiconductor integrated circuit having a differential input section 1A and an output section 1B.
  • the amplifier 1 also has a positive input terminal Tp, a negative input terminal Tn, and an output terminal Tout for establishing electrical connection with the outside.
  • the differential input unit 1A includes PMOS transistors (P-channel MOSFETs (metal-oxide-semiconductor field-effect transistors)) M1 and M2, NMOS transistors (N-channel MOSFETs) M3 and M4, a constant current source CI, have
  • the gate of the PMOS transistor M1 is connected to the negative input terminal Tn.
  • a gate of the PMOS transistor M2 is connected to the positive input terminal Tp.
  • the sources of the PMOS transistors M1 and M2 are commonly connected to the constant current source CI.
  • the drain of PMOS transistor M1 is connected to the drain of NMOS transistor M3.
  • the gate and drain of NMOS transistor M3 are shorted.
  • Gates of the NMOS transistors M3 and M4 are connected to each other.
  • the sources of the NMOS transistors M3 and M4 are commonly connected to the ground potential application terminal.
  • the drain of NMOS transistor M4 is connected to the drain of PMOS transistor M2.
  • the node where the PMOS transistor M2 and the NMOS transistor M4 are connected is connected to the input terminal of the output section 1B.
  • the output end of the output section 1B is connected to the output terminal Tout.
  • the output section 1B has a gain stage and an output stage (not shown).
  • the amplifier 1 amplifies the voltage difference between the positive input terminal Tp and the negative input terminal Tn and outputs it from the output terminal Tout.
  • FIG. 2A is a plan view schematically showing the layout in the vicinity of the transistors M1 to M4 in the amplifier 1.
  • FIG. FIG. 2A is a plan view from above.
  • the vertical direction is shown as the Z direction
  • the mutually orthogonal directions on a plane orthogonal to the Z direction are shown as the X direction and the Y direction.
  • the illustration of the direction in figures other than FIG. 2A is also the same.
  • the PMOS transistors M1 and M2 are provided for which matching is important.
  • the PMOS transistors M1 and M2 are arranged adjacent to each other in the X direction.
  • Two pairs of PMOS transistors M1 and M2 are arranged in the Y direction.
  • the PMOS transistors M1 and M2 are arranged on diagonal lines crossing each other.
  • two pairs of NMOS transistors M3 and M4 are provided for which matching is emphasized.
  • the NMOS transistors M3 and M4 are arranged adjacent to each other in the X direction.
  • Two pairs of NMOS transistors M3 and M4 are arranged in the Y direction.
  • the NMOS transistors M3 and M4 are arranged on diagonal lines crossing each other.
  • Two pairs of PMOS transistors M1 and M2 and two pairs of NMOS transistors M3 and M4 are arranged in the X direction.
  • the transistor layout in which matching is emphasized is not limited to the above.
  • four sets of PMOS transistors M1 and M2 may be provided.
  • the geometric center of gravity of the element group of the PMOS transistor M1 and the geometric center of gravity of the element group of the PMOS transistor M2 are arranged to match (the same applies to FIG. 2A). ).
  • the amplifier 1 multiple layers (for example, three layers) of wiring are formed above the Si (silicon) interface where the transistors M1 to M4 are formed.
  • the uppermost wiring is a TOP wiring formed as an AL (aluminum) wiring.
  • AL aluminum
  • FIG. 2A shows only the TOP wiring among the wirings. Note that the TOP wiring may be formed as a Cu (copper) wiring.
  • TOP wirings 21, 22, and 23 are provided.
  • the TOP wiring 21 is formed extending in the X direction, and is arranged on the one side in the Y direction of the transistors M1 to M4 on the one side in the Y direction among the two pairs of transistors M1 to M4.
  • the TOP wiring 22 is formed extending in the Y direction and arranged on one side in the X direction of the TOP wiring 21 and the NMOS transistor M4 on one side in the Y direction.
  • the TOP wiring 23 is formed extending in the X direction and arranged on the other side in the Y direction of the transistors M1 to M4 on the other side in the Y direction.
  • the TOP wirings 21 to 23 are provided around the transistors M1 to M4 and are arranged so as not to overlap the transistors M1 to M4 in plan view. Wirings (not shown in FIG. 2A) formed below the TOP wirings 21 to 23 are also arranged so as not to overlap with the transistors M1 to M4 as much as possible in plan view.
  • the thickness of the TOP wiring is increased to accommodate a large current (for example, 10 times the thickness of the wiring below the TOP wiring).
  • the thermal stress of the TOP wiring has a greater influence on the stress applied to the Si interface.
  • FIG. 3 a layout configuration in plan view similar to that in FIG. 2A is shown above the paper surface.
  • FIG. 3 shows the distribution of stress applied to the Si interface due to the thermal stress of the TOP wirings 21 to 23, superimposed on the layout configuration. Regions Rg1 and Rg2 are indicated by different hatching, and region Rg2 is a region with less stress than region Rg1. In addition, the non-hatched area is an area with a smaller stress than the area Rg2.
  • the hysteresis of the offset is a phenomenon in which even if the temperature is returned to the same temperature, the offset does not completely return and a plurality of states occur.
  • FIG. 4 is a diagram showing a configuration example of an amplifier circuit using the amplifier 1.
  • the amplifier circuit 10 shown in FIG. 4 has a first-stage amplifier section 10A and a second-stage amplifier section 10B.
  • the amplifier circuit 10 also has a positive input terminal Tinp, a negative input terminal Tinm, a reference voltage terminal Tref, and an output terminal To. Further, the previously described amplifier 1 is used for the amplifiers 11 and 12 in FIG.
  • the amplifier 10A has an amplifier 11 and resistors R1 to R4.
  • One end of the resistor R1 is connected to the negative input terminal Tinm.
  • a node where the other end of the resistor R1 and one end of the resistor R2 are connected is connected to the positive input terminal (+) of the amplifier 11 .
  • the other end of the resistor R2 is connected to the reference voltage terminal Tref.
  • a reference voltage REF is applied to the reference voltage terminal Tref.
  • resistor R3 One end of the resistor R3 is connected to the positive input terminal Tinp. A node where the other end of the resistor R3 and one end of the resistor R4 are connected is connected to the negative input terminal (-) of the amplifier 11. FIG. The other end of resistor R4 is connected to the output end of amplifier 11 .
  • the amplifier section 10B has an amplifier 12 and resistors R5 and R6.
  • a positive input terminal (+) of the amplifier 12 is connected to the reference voltage terminal Tref.
  • One end of resistor R5 is connected to the output end of amplifier 11 .
  • a node where the other end of the resistor R5 and one end of the resistor R6 are connected is connected to the negative input terminal (-) of the amplifier 12.
  • FIG. The other end of resistor R6 is connected to the output end of amplifier 12 .
  • the output end of the amplifier 12 is connected to the output terminal To.
  • the amplifier circuit 10 sequentially amplifies the voltage difference between the voltage INP applied to the positive input terminal Tinp and the voltage INM applied to the negative input terminal Tnm by the amplifiers 10A and 10B and outputs the voltage difference. Output from terminal To.
  • FIG. 6 is a diagram schematically showing an example of wiring layout in the amplifier 1 according to the first embodiment.
  • FIG. 6 is a plan view similar to FIG. 2A described above, and shows the wiring layout in the vicinity of the transistors M1 to M4.
  • lower wirings 31 to 33 and TOP wirings 41 to 43 are provided.
  • the lower wirings 31-33 are formed in a layer below the TOP wirings 41-43.
  • the TOP wirings 41-43 are thicker than the lower wirings 31-33.
  • the lower layer wirings 31 to 33 are provided in the same manner as the TOP wirings 21 to 23 in the layout shown in FIG. 2A described above in plan view. That is, the lower wirings 31 to 33 are arranged around the transistors M1 to M4 so as not to overlap the transistors M1 to M4 in plan view. It should be noted that the wirings formed below the TOP wirings 41 to 43 including the lower wirings 31 to 33 are arranged so as not to overlap the transistors M1 to M4 as much as possible in plan view.
  • the TOP wiring 41 is formed extending in the X direction and arranged on one side of the lower layer wiring 31 in the Y direction, that is, in the direction away from the transistors M1 to M4.
  • the TOP wiring 42 is formed extending in the Y direction and arranged on one side of the lower layer wiring 32 in the X direction, that is, in the direction away from the transistors M1 to M4.
  • the TOP wiring 43 is formed extending in the X direction and arranged on the other side of the lower layer wiring 33 in the Y direction, that is, in the direction away from the transistors M1 to M4. As shown in FIG. 6, parts of the TOP wirings 41 to 43 overlap the lower wirings 31 to 33 in plan view (broken lines in FIG. 6).
  • the lower wirings 31 to 33 are arranged around the transistors M1 to M4, and the TOP wirings 41 to 43 are arranged in a direction away from the transistors M1 to M4 from the lower wirings 31 to 33.
  • the influence of the thermal stress of the thick TOP wires 41 to 43 on the Si interface can be suppressed, and the amount of displacement of the Si interface can be reduced. Therefore, the difference in the amount of displacement between the transistors M1 and M2 and the difference in the amount of displacement between the transistors M3 and M4 can be suppressed, and the hysteresis of the offset with respect to the temperature change can be suppressed.
  • the thickness of the TOP wirings 41 to 43 is preferably 3 to 50 times the thickness of the lower wirings 31 to 33. More preferably, the thickness of the TOP wirings 41-43 is 5 times or more and 20 times or less than the thickness of the lower wirings 31-33.
  • FIG. 7 is a diagram schematically showing an example of wiring layout in the amplifier 1 according to the second embodiment.
  • FIG. 7 is a plan view similar to FIG. 2A described above, and shows the wiring layout in the vicinity of the transistors M1 to M4.
  • TOP wirings 44 to 48 are provided.
  • the TOP wiring 44 is formed extending in the X direction and arranged on one side in the Y direction relative to the transistors M1 to M4 on one side in the Y direction.
  • the TOP wiring 45 is formed extending in the X direction and arranged on the other side in the Y direction relative to the transistors M1 to M4 on the other side in the Y direction.
  • the TOP wiring 46 is formed extending in the Y direction and arranged on the other side in the X direction of the transistor M1 in the transistors M1 and M2 on one side in the Y direction and the transistor M2 in the transistors M1 and M2 on the other side in the Y direction.
  • the TOP wiring 47 is formed extending in the Y direction and arranged on one side in the X direction of the transistor M2 in the transistors M1 and M2 on one side in the Y direction and the transistor M1 in the transistors M1 and M2 on the other side in the Y direction.
  • the TOP wiring 47 is formed extending in the Y direction and arranged on the other side in the X direction of the transistor M3 in the transistors M3 and M4 on one side in the Y direction and the transistor M4 in the transistors M4 and M3 on the other side in the Y direction.
  • the TOP wiring 48 is formed extending in the Y direction and arranged on one side in the X direction of the transistor M4 in the transistors M3 and M4 on one side in the Y direction and the transistor M3 in the transistors M3 and M4 on the other side in the Y direction.
  • the TOP wires are arranged along the four sides around each of the transistors M1, M2, M3, and M4.
  • the influence of the thermal stress on the TOP wiring increases. is equalized. Therefore, it is possible to suppress offset hysteresis with respect to temperature changes.
  • the amplifier 1 when the distribution of the amplification factor is greater in the second stage amplification section 10B between the first stage amplification section 10A and the second stage amplification section 10B (for example, the amplification rate is 1 in the amplification section 10A, and the amplification section 10B 100 times by 10B), the amplifier 1 according to each of the above-described embodiments is preferably applied not only to the first-stage amplification section 10A but also to the second-stage amplification section 10B.
  • the amplifier circuit 10 may be composed of multi-stage amplifiers other than two-stage amplifiers.
  • the amplifier circuit 10 is composed of four stages of amplifiers, if the distribution of the amplification factor in the third stage amplifier is the maximum, at least the amplifiers from the first stage to the third stage have the above-described respective embodiments. Such an amplifier 1 may be applied.
  • FIG. 8 is a diagram showing a configuration when the amplifier circuit 10 is applied to a current detection device 15 as an example of application.
  • a current detection device 15 shown in FIG. 8 includes an amplifier circuit 10 and a sense resistor Rs.
  • the amplifier circuit 10 shown in FIG. 8 has the configuration shown in FIG. 4, and the amplifier 1 according to each embodiment described above is applied.
  • One end of the sense resistor Rs is connected to the application end of the power supply voltage VCC.
  • the other end of the sense resistor Rs is connected to the load L.
  • One end of the resistor Rs is connected to the positive input terminal Tinp of the amplifier circuit 10 .
  • the other end of the resistor Rs is connected to the negative input terminal Tinm of the amplifier circuit 10 .
  • the load current flowing through the load L is current-voltage converted by the sense resistor Rs and input to the amplifier circuit 10 as the voltage difference between the voltages INP and INM.
  • the voltage after being amplified by the amplifier circuit 10 is output from the output terminal To as the output OUT.
  • the output OUT is AD-converted by an ADC (AD converter) 20 and input to the microcomputer 30 .
  • the amplifier circuit 10 can be applied to, for example, a magnetic sensor, a pressure sensor, an automotive sensor AFE (analog front end), or a medical sensor AFE.
  • the amplifier (1) is a first transistor (M1); a second transistor (M2) arranged adjacent to the first transistor in plan view; a first wiring (31) arranged around the first transistor and the second transistor in plan view; a second wiring (41) arranged in a direction away from the first transistor and the second transistor from the first wiring in plan view,
  • the second wiring is configured to be thicker than the first wiring (first configuration, FIG. 6).
  • the second wiring (41) may be arranged above the first wiring (31) (second configuration).
  • the second wiring (41) may be arranged in the uppermost layer among a plurality of wiring layers (third configuration).
  • the thickness of the second wiring (41) may be 5 times or more and 20 times or less than the thickness of the first wiring (31). 4).
  • the amplifier (1) is a third transistor (M1); a fourth transistor (M2) arranged adjacent to the third transistor in a first direction (X direction) in plan view; a third wiring (44) formed extending in a first direction in plan view and arranged on one side of a second direction (Y direction) perpendicular to the first direction of the third transistor and the fourth transistor; A configuration including fourth and fifth wirings (46, 47) extending in the second direction in a plan view and arranged so as to sandwich the third transistor and the fourth transistor from both sides in the first direction. (fifth configuration, FIG. 7).
  • a fifth transistor (M1) arranged on a first diagonal line with respect to the third transistor (M1) in plan view; a sixth transistor (M2) arranged diagonally with respect to the fourth transistor (M2) on a second diagonal line intersecting the first diagonal line in plan view; a sixth wiring (45) extending in the first direction in plan view and arranged on the other side of the fifth transistor and the sixth transistor in the second direction; (sixth configuration).
  • an amplifier circuit (10) includes a plurality of stages of amplifiers (11, 12), and the amplifier (1) having any one of the first to sixth configurations is at least the first stage The configuration is applied to the amplifier (11) (seventh configuration, FIG. 4).
  • the amplifier (1) having any one of the first to sixth configurations is the amplifier (11) at the first stage to the amplifier (11) at the stage where the distribution of the amplification factor is maximized. 12) may be applied at least (eighth configuration).
  • the current detection device (15) includes a sense resistor (Rs) configured to convert the current flowing through the load (L) from current to voltage, and the seventh or eighth configuration.
  • an amplifier circuit (10) the amplifier circuit having a positive input terminal (Tinp) connectable to a first end of the sense resistor and a negative input terminal connectable to a second end of the sense resistor. (Tinm) and (ninth configuration).
  • the present disclosure can be used, for example, in amplifier circuits for various applications.
  • amplifier 1A differential input unit 1B output unit 10 amplifier circuit 10A, 10B amplifier unit 11, 12 amplifier 15 current detector 20 AD converter 21 to 23 TOP wiring 30 microcomputer 31 to 33 lower layer wiring 41 to 48 TOP wiring CI constant current source L Load M1, M2 PMOS transistor M3, M4 NMOS transistor R1 to R6 Resistor Rs Sense resistor S1 Si interface Tinp Positive side input terminal Tinm Negative side input terminal Tn Negative side input terminal To Output terminal Tout Output terminal Tp Positive side input terminal Tref Reference voltage terminal

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Abstract

増幅器（１）は、第１トランジスタ（Ｍ１）と、平面視において前記第１トランジスタに隣接して配置される第２トランジスタ（Ｍ２）と、平面視において前記第１トランジスタおよび前記第２トランジスタの周囲に配置される第１配線（３１）と、平面視において前記第１配線より前記第１トランジスタおよび前記第２トランジスタから離れる方向に配置される第２配線（４１）と、を備え、前記第２配線は、前記第１配線よりも厚みが厚い。

Description

増幅器、増幅回路、および電流検出装置
　本開示は、増幅器に関する。
　従来、２つの入力端子を有し、当該入力端子間の電圧差を増幅して出力する増幅器（オペアンプとも称される）が知られている。当該増幅器は、種々の増幅回路に用いられる（例えば特許文献１）。
特開２０２０－８０４８６号公報
　増幅器は、差動入力部を有する。差動入力部には、一対のトランジスタが設けられる。上記一対のトランジスタは、マッチングが重視される素子である。当該マッチングは、増幅器のオフセットに影響を及ぼす。
　本開示は、オフセット特性を改善することが可能となる増幅器を提供することを目的とする。
　例えば、本開示に係る増幅器は、
　第１トランジスタと、
　平面視において前記第１トランジスタに隣接して配置される第２トランジスタと、
　平面視において前記第１トランジスタおよび前記第２トランジスタの周囲に配置される第１配線と、
　平面視において前記第１配線より前記第１トランジスタおよび前記第２トランジスタから離れる方向に配置される第２配線と、を備え、
　前記第２配線は、前記第１配線よりも厚みが厚い構成としている。
　本開示に係る増幅器によれば、オフセット特性を改善することが可能となる。
図１は、増幅器の構成例を示す図である。 図２Ａは、増幅器におけるトランジスタ付近のレイアウトを概略的に示す平面図である。 図２Ｂは、ＰＭＯＳトランジスタのレイアウトの変形例を示す図である。 図２Ｃは、ＰＭＯＳトランジスタのレイアウトの変形例を示す図である。 図３は、図２Ａのレイアウト構成におけるＳｉ界面にかかるストレス分布と、Ａ－Ａ線断面の構成の一例を示す図である。 図４は、増幅器を用いた増幅回路の構成例を示す図である。 図５は、温度を変化させた場合の増幅器の出力電圧の変化を例示的に示す図である。 図６は、第１実施形態に係る増幅器における配線レイアウトの一例を概略的に示す図である。 図７は、第２実施形態に係る増幅器における配線レイアウトの一例を概略的に示す図である。 図８は、電流検出装置の構成例を示す図である。
　以下、例示的な実施形態について、図面を参照して説明する。
＜１．増幅器の課題＞
　図１は、増幅器の構成例を示す図である。図１に示す増幅器１は、差動入力部１Ａと、出力部１Ｂと、を有する半導体集積回路である。また、増幅器１は、外部との電気的接続を確立するための正側入力端子Ｔｐ、負側入力端子Ｔｎ、および出力端子Ｔｏｕｔを有する。
　差動入力部１Ａは、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor　field-effect　transistor））Ｍ１，Ｍ２と、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）Ｍ３，Ｍ４と、定電流源ＣＩと、を有する。
　ＰＭＯＳトランジスタＭ１のゲートは、負側入力端子Ｔｎに接続される。ＰＭＯＳトランジスタＭ２のゲートは、正側入力端子Ｔｐに接続される。ＰＭＯＳトランジスタＭ１，Ｍ２のソースは、定電流源ＣＩに共通接続される。ＰＭＯＳトランジスタＭ１のドレインは、ＮＭＯＳトランジスタＭ３のドレインに接続される。ＮＭＯＳトランジスタＭ３のゲートとドレインは、短絡される。ＮＭＯＳトランジスタＭ３，Ｍ４のゲート同士は接続される。ＮＭＯＳトランジスタＭ３，Ｍ４のソースは、グランド電位の印加端に共通接続される。ＮＭＯＳトランジスタＭ４のドレインは、ＰＭＯＳトランジスタＭ２のドレインに接続される。
　ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４とが接続されるノードは、出力部１Ｂの入力端に接続される。出力部１Ｂの出力端は、出力端子Ｔｏｕｔに接続される。出力部１Ｂは、図示しない利得段および出力段を有する。
　このような構成により、増幅器１は、正側入力端子Ｔｐと負側入力端子Ｔｎ間の電圧差を増幅して出力端子Ｔｏｕｔから出力する。
　図２Ａは、増幅器１におけるトランジスタＭ１～Ｍ４付近のレイアウトを概略的に示す平面図である。図２Ａは、上方から視た平面視での図である。なお、図２Ａにおいて、上下方向をＺ方向、Ｚ方向に直交する平面における互いに直交する方向をＸ方向およびＹ方向として示す。なお、図２Ａ以外の図における方向の図示も同様である。
　図２Ａに示すように、マッチングが重視される一対のＰＭＯＳトランジスタＭ１，Ｍ２は、２組設けられる。それぞれの組において、ＰＭＯＳトランジスタＭ１，Ｍ２は、Ｘ方向に隣接して配置される。２組の一対のＰＭＯＳトランジスタＭ１，Ｍ２は、Ｙ方向に並べられる。ＰＭＯＳトランジスタＭ１，Ｍ２は、互いに交差する対角線上に配置される。
　また、図２Ａに示すように、マッチングが重視される一対のＮＭＯＳトランジスタＭ３，Ｍ４は、２組設けられる。それぞれの組において、ＮＭＯＳトランジスタＭ３，Ｍ４は、Ｘ方向に隣接して配置される。２組の一対のＮＭＯＳトランジスタＭ３，Ｍ４は、Ｙ方向に並べられる。ＮＭＯＳトランジスタＭ３，Ｍ４は、互いに交差する対角線上に配置される。２組の一対のＰＭＯＳトランジスタＭ１，Ｍ２と、２組の一対のＮＭＯＳトランジスタＭ３，Ｍ４は、Ｘ方向に並べられる。
　なお、マッチングが重視されるトランジスタのレイアウトは上記に限らない。例えば、図２Ｂまたは図２Ｃに示すように、ＰＭＯＳトランジスタＭ１，Ｍ２の組を４組設けてもよい。マッチングの向上を図るため、図２Ｂおよび図２Ｃでは、ＰＭＯＳトランジスタＭ１の素子群の幾何学的重心とＰＭＯＳトランジスタＭ２の素子群の幾何学的重心とが一致する配置にしている（図２Ａも同様）。
　増幅器１においては、トランジスタＭ１～Ｍ４が形成されるＳｉ（シリコン）界面よりも上方において、複数層（例えば３層など）の配線が形成される。最も上方に配置される配線は、ＡＬ（アルミ）配線として形成されるＴＯＰ配線である。図２Ａでは、便宜上、配線のうちＴＯＰ配線のみを図示している。なお、ＴＯＰ配線は、Ｃｕ（銅）配線として形成されてもよい。
　図２Ａに示す例では、ＴＯＰ配線２１，２２，２３が設けられる。ＴＯＰ配線２１は、Ｘ方向に延びて形成され、２組のトランジスタＭ１～Ｍ４のうちＹ方向一方側のトランジスタＭ１～Ｍ４のさらにＹ方向一方側に配置される。ＴＯＰ配線２２は、Ｙ方向に延びて形成され、ＴＯＰ配線２１およびＹ方向一方側のＮＭＯＳトランジスタＭ４のＸ方向一方側に配置される。ＴＯＰ配線２３は、Ｘ方向に延びて形成され、Ｙ方向他方側のトランジスタＭ１～Ｍ４のさらにＹ方向他方側に配置される。
　このように、ＴＯＰ配線２１～２３は、トランジスタＭ１～Ｍ４の周辺に設けられ、平面視でトランジスタＭ１～Ｍ４と重ならないように配置される。ＴＯＰ配線２１～２３よりも下層に形成される配線（図２Ａで図示せず）も、極力、平面視でトランジスタＭ１～Ｍ４と重ならないように配置される。
　このような配線のレイアウトにより、配線形成工程において実施される水素アニール処理がＳｉ界面に与える影響を均等化し、マッチングが重視されるＰＭＯＳトランジスタＭ１，Ｍ２およびＮＭＯＳトランジスタＭ３，Ｍ４の各ミスマッチを抑制できる。仮に配線がトランジスタＭ１～Ｍ４と重なっていると、トランジスタＭ１～Ｍ４に対する水素アニール処理が不均一となるからである。
　しかしながら、大電流に対応するためにＴＯＰ配線の厚みを厚くする場合がある（例えば、ＴＯＰ配線より下層の配線の厚みの１０倍など）。この場合、ＴＯＰ配線の熱応力がＳｉ界面にかかるストレスへ与える影響が大きくなる。
　例えば、図３には、図２Ａと同様の平面視でのレイアウト構成を紙面上方に示す。図３では、当該レイアウト構成と重ねて、ＴＯＰ配線２１～２３の熱応力によるＳｉ界面にかかるストレスの分布を示す。領域Ｒｇ１，Ｒｇ２は異なるハッチングで示し、領域Ｒｇ２は、領域Ｒｇ１よりもストレスが小さい領域である。また、ハッチングが施されていない領域は、領域Ｒｇ２よりもストレスがさらに小さい領域である。
　また、図３の紙面下方においては、紙面上方におけるＸ方向に延びるＡ－Ａ線で切断した場合の断面構成を示す。ここでは、Ｓｉ界面Ｓ１の変形の様子が示される。
　図３に示すようなＴＯＰ配線２１～２３の熱応力によるＳｉ界面にかかるストレスの分布により、Ａ－Ａ線断面におけるＳｉ界面Ｓ１は、トランジスタＭ１からＭ４へ向かうにつれてＺ方向の変位量が大きくなる。このように、ＴＯＰ配線の厚みを厚くすると、ＴＯＰ配線の熱応力の影響によりＳｉ界面の変位量が大きくなり、ＴＯＰ配線のレイアウトによりトランジスタＭ１，Ｍ２の変位量の差、およびＭ３，Ｍ４の変位量の差が大きくなり、ミスマッチの要因となる。当該ミスマッチは、増幅器１のオフセットの要因となる。
　そして、上記のようにＳｉ界面の変位量の差が大きくなることにより、温度を変化させた場合に、同じ温度に戻しても変位が戻りきらずに、オフセットにヒステリシスが生じやすくなる。オフセットのヒステリシスとは、同じ温度に戻してもオフセットが戻りきらずに複数の状態になってしまう現象をいう。
　ここで、図４は、増幅器１を用いた増幅回路の構成例を示す図である。図４に示す増幅回路１０は、１段目の増幅部１０Ａと、２段目の増幅部１０Ｂと、を有する。また、増幅回路１０は、正側入力端子Ｔｉｎｐと、負側入力端子Ｔｉｎｍと、基準電圧端子Ｔｒｅｆと、出力端子Ｔｏと、を有する。また、図４における増幅器１１，１２は、先述した増幅器１がそれぞれ用いられる。
　増幅部１０Ａは、増幅器１１と、抵抗Ｒ１～Ｒ４と、を有する。抵抗値は、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４である。
　抵抗Ｒ１の一端は、負側入力端子Ｔｉｎｍに接続される。抵抗Ｒ１の他端と抵抗Ｒ２の一端とが接続されるノードは、増幅器１１の正側入力端子（＋）に接続される。抵抗Ｒ２の他端は、基準電圧端子Ｔｒｅｆに接続される。基準電圧端子Ｔｒｅｆには、基準電圧ＲＥＦが印加される。
　抵抗Ｒ３の一端は、正側入力端子Ｔｉｎｐに接続される。抵抗Ｒ３の他端と抵抗Ｒ４の一端とが接続されるノードは、増幅器１１の負側入力端子（－）に接続される。抵抗Ｒ４の他端は、増幅器１１の出力端に接続される。
　増幅部１０Ｂは、増幅器１２と、抵抗Ｒ５，Ｒ６と、を有する。増幅器１２の正側入力端子（＋）は、基準電圧端子Ｔｒｅｆに接続される。抵抗Ｒ５の一端は、増幅器１１の出力端に接続される。抵抗Ｒ５の他端と抵抗Ｒ６の一端とが接続されるノードは、増幅器１２の負側入力端子（－）に接続される。抵抗Ｒ６の他端は、増幅器１２の出力端に接続される。増幅器１２の出力端は、出力端子Ｔｏに接続される。
　このような構成により、増幅回路１０は、正側入力端子Ｔｉｎｐに印加される電圧ＩＮＰと負側入力端子Ｔｎｍに印加される電圧ＩＮＭとの電圧差を増幅部１０Ａ，１０Ｂで順に増幅して出力端子Ｔｏから出力する。
　図５は、温度を変化させた場合の増幅器１１の出力電圧ＯＵＴ１１の変化を例示的に示す図である。なお、出力電圧ＯＵＴ１１は、電圧ＩＮＰ，ＩＮＭの電圧差が０である場合を示す。これにより、増幅器１１のオフセットがない場合、ＯＵＴ１１＝ＲＥＦとなる。
　図５に示す例では、常温である温度Ｔ１から温度を上昇させて、再び温度Ｔ１に戻した場合に、出力電圧ＯＵＴ１１が元の値よりも高い値になっている。これは、先述したようにＳｉ界面の変形が戻りきらなかったためであると考えられる。このように、ＴＯＰ配線の厚みが厚い場合、オフセットのヒステリシスが生じることが課題となる。
＜２．第１実施形態＞
　上記のような本願発明者により独自に見出された課題を解決すべく、以下説明する実施形態が実施される。上記課題を解決するには、ＴＯＰ配線の適切なレイアウトが必要となる。
　図６は、第１実施形態に係る増幅器１における配線レイアウトの一例を概略的に示す図である。図６は、先述した図２Ａと同様に平面視の図であり、トランジスタＭ１～Ｍ４付近での配線レイアウトを示す。
　本実施形態の増幅器１においては、下層配線３１～３３と、ＴＯＰ配線４１～４３が設けられる。下層配線３１～３３は、ＴＯＰ配線４１～４３よりも下層に形成される。ＴＯＰ配線４１～４３は、下層配線３１～３３よりも厚みが厚い。
　下層配線３１～３３は、先述した図２Ａに示すレイアウトにおけるＴＯＰ配線２１～２３と平面視で同様に設けられる。すなわち、下層配線３１～３３は、平面視でトランジスタＭ１～Ｍ４と重ならないように、トランジスタＭ１～Ｍ４の周辺に配置される。なお、下層配線３１～３３を含めたＴＯＰ配線４１～４３よりも下層に形成される配線は、極力、平面視でトランジスタＭ１～Ｍ４と重ならないように配置される。
　図６に示すように、ＴＯＰ配線４１は、Ｘ方向に延びて形成され、下層配線３１よりＹ方向一方側、すなわちトランジスタＭ１～Ｍ４から離れる方向に配置される。ＴＯＰ配線４２は、Ｙ方向に延びて形成され、下層配線３２よりＸ方向一方側、すなわちトランジスタＭ１～Ｍ４から離れる方向に配置される。ＴＯＰ配線４３は、Ｘ方向に延びて形成され、下層配線３３よりＹ方向他方側、すなわちトランジスタＭ１～Ｍ４から離れる方向に配置される。なお、図６に示すように、ＴＯＰ配線４１～４３の一部は、下層配線３１～３３とそれぞれ平面視で重なっている（図６の破線）。
　このように、本実施形態では、下層配線３１～３３をトランジスタＭ１～Ｍ４の周辺に配置するとともに、ＴＯＰ配線４１～４３を下層配線３１～３３よりトランジスタＭ１～Ｍ４から離れる方向に配置する。これにより、厚みの厚いＴＯＰ配線４１～４３の熱応力のＳｉ界面への影響を抑制し、Ｓｉ界面の変位量を低減することができる。従って、トランジスタＭ１，Ｍ２の変位量の差、およびトランジスタＭ３，Ｍ４の変位量の差を抑制することができ、温度変化に対するオフセットのヒステリシスを抑制することが可能となる。
　なお、ＴＯＰ配線４１～４３の厚みは、下層配線３１～３３の厚みの３倍以上５０倍以下であることが好ましい。より好ましくは、ＴＯＰ配線４１～４３の厚みは、下層配線３１～３３の厚みの５倍以上２０倍以下である。
＜３．第２実施形態＞
　図７は、第２実施形態に係る増幅器１における配線レイアウトの一例を概略的に示す図である。図７は、先述した図２Ａと同様に平面視の図であり、トランジスタＭ１～Ｍ４付近での配線レイアウトを示す。
　本実施形態に係る増幅器１においては、ＴＯＰ配線４４～４８が設けられる。ＴＯＰ配線４４は、Ｘ方向に延びて形成され、Ｙ方向一方側のトランジスタＭ１～Ｍ４よりＹ方向一方側に配置される。ＴＯＰ配線４５は、Ｘ方向に延びて形成され、Ｙ方向他方側のトランジスタＭ１～Ｍ４よりＹ方向他方側に配置される。
　ＴＯＰ配線４６は、Ｙ方向に延びて形成され、Ｙ方向一方側のトランジスタＭ１，Ｍ２におけるトランジスタＭ１、およびＹ方向他方側のトランジスタＭ１，Ｍ２におけるトランジスタＭ２のＸ方向他方側に配置される。ＴＯＰ配線４７は、Ｙ方向に延びて形成され、Ｙ方向一方側のトランジスタＭ１，Ｍ２におけるトランジスタＭ２、およびＹ方向他方側のトランジスタＭ１，Ｍ２におけるトランジスタＭ１のＸ方向一方側に配置される。
　ＴＯＰ配線４７は、Ｙ方向に延びて形成され、Ｙ方向一方側のトランジスタＭ３，Ｍ４におけるトランジスタＭ３、およびＹ方向他方側のトランジスタＭ４，Ｍ３におけるトランジスタＭ４のＸ方向他方側に配置される。ＴＯＰ配線４８は、Ｙ方向に延びて形成され、Ｙ方向一方側のトランジスタＭ３，Ｍ４におけるトランジスタＭ４、およびＹ方向他方側のトランジスタＭ３，Ｍ４におけるトランジスタＭ３のＸ方向一方側に配置される。
　このように、本実施形態では、トランジスタＭ１，Ｍ２、Ｍ３，Ｍ４のそれぞれの周囲の四辺に沿ってＴＯＰ配線が配置される。これにより、厚みの厚いＴＯＰ配線をトランジスタＭ１～Ｍ４の近くに配置する必要があった場合に、ＴＯＰ配線の熱応力の影響は大きくなるが、トランジスタＭ１，Ｍ２、トランジスタＭ３，Ｍ４それぞれで変位量が均一化される。従って、温度変化に対するオフセットのヒステリシスを抑制することが可能となる。
＜４．増幅回路への適用＞
　増幅器を例えば先述した図４に示す増幅回路１０に適用する場合、１段目の増幅器１１のオフセットが重要となる。従って、先述した各実施形態に係る増幅器１を増幅回路１０に適用する場合、少なくとも１段目の増幅器１１に適用することが必要である。
　また、１段目の増幅部１０Ａと２段目の増幅部１０Ｂとで、増幅率の配分が２段目の増幅部１０Ｂのほうが大きい場合（例えば増幅率が増幅部１０Ａで１倍、増幅部１０Ｂで１００倍など）、先述した各実施形態に係る増幅器１は、１段目の増幅部１０Ａに加えて、２段目の増幅部１０Ｂにも適用することが望ましい。
　なお、増幅回路１０は、２段以外の複数段の増幅器から構成されてもよい。例えば、増幅回路１０が４段の増幅器から構成される場合、３段目の増幅器における増幅率の配分が最大の場合は、少なくとも１段目から３段目までの増幅器に先述した各実施形態に係る増幅器１を適用すればよい。
＜５．アプリケーションへの適用＞
　先述した各実施形態に係る増幅器１は、各種のアプリケーションに適用することが可能である。図８は、アプリケーションの一例として、増幅回路１０を電流検出装置１５に適用した場合の構成を示す図である。
　図８に示す電流検出装置１５は、増幅回路１０と、センス抵抗Ｒｓと、を備える。図８に示す増幅回路１０は、図４に示す構成のものであり、先述した各実施形態に係る増幅器１が適用される。センス抵抗Ｒｓの一端は、電源電圧ＶＣＣの印加端に接続される。センス抵抗Ｒｓの他端は、負荷Ｌに接続される。抵抗Ｒｓの一端は、増幅回路１０の正側入力端子Ｔｉｎｐに接続される。抵抗Ｒｓの他端は、増幅回路１０の負側入力端子Ｔｉｎｍに接続される。
　これにより、負荷Ｌを流れる負荷電流は、センス抵抗Ｒｓにより電流・電圧変換され、電圧ＩＮＰ，ＩＮＭ間の電圧差として増幅回路１０に入力される。増幅回路１０により増幅された後の電圧は、出力ＯＵＴとして出力端子Ｔｏから出力される。出力ＯＵＴは、ＡＤＣ（ＡＤコンバータ）２０によりＡＤ変換され、マイコン３０へ入力される。
　なお、増幅回路１０は、電流検出装置１５以外にも、例えば、磁気センサ、圧力センサ、車載用センサＡＦＥ（アナログフロントエンド）、または医療用センサＡＦＥなどに適用することが可能である。
＜６．その他＞
　本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
＜７．付記＞
　以上のように、例えば、本開示の一側面に係る増幅器（１）は、
　第１トランジスタ（Ｍ１）と、
　平面視において前記第１トランジスタに隣接して配置される第２トランジスタ（Ｍ２）と、
　平面視において前記第１トランジスタおよび前記第２トランジスタの周囲に配置される第１配線（３１）と、
　平面視において前記第１配線より前記第１トランジスタおよび前記第２トランジスタから離れる方向に配置される第２配線（４１）と、を備え、
　前記第２配線は、前記第１配線よりも厚みが厚い構成としている（第１の構成、図６）。
　また、上記第１の構成において、前記第２配線（４１）は、前記第１配線（３１）よりも上方に配置される構成としてもよい（第２の構成）。
　また、上記第２の構成において、前記第２配線（４１）は、複数の配線層のうち最も上方の層に配置される構成としてもよい（第３の構成）。
　また、上記第１から第３のいずれかの構成において、前記第２配線（４１）の厚みは、前記第１配線（３１）の厚みの５倍以上２０倍以下である構成としてもよい（第４の構成）。
　また、本開示の一側面に係る増幅器（１）は、
　第３トランジスタ（Ｍ１）と、
　平面視において、前記第３トランジスタと第１方向（Ｘ方向）に隣接して配置される第４トランジスタ（Ｍ２）と、
　平面視において、第１方向に延びて形成され、前記第３トランジスタおよび前記第４トランジスタの第１方向と直交する第２方向（Ｙ方向）一方側に配置される第３配線（４４）と、
　平面視において、第２方向に延びて形成され、前記第３トランジスタおよび前記第４トランジスタを第１方向両側から挟むように配置される第４、第５配線（４６，４７）と、を備える構成としている（第５の構成、図７）。
　また、上記第５の構成において、平面視において、第１対角線上に前記第３トランジスタ（Ｍ１）に対して配置される第５トランジスタ（Ｍ１）と、
　平面視において、前記第１対角線と交差する第２対角線上に前記第４トランジスタ（Ｍ２）に対して対角に配置される第６トランジスタ（Ｍ２）と、
　平面視において、第１方向に延びて形成され、前記第５トランジスタおよび前記第６トランジスタの第２方向他方側に配置される第６配線（４５）と、
　をさらに備える構成としてもよい（第６の構成）。
　また、本開示の一側面に係る増幅回路（１０）は、増幅器（１１，１２）を複数段備え、上記第１から第６のいずれかの構成の増幅器（１）が、少なくとも１段目の前記増幅器（１１）に適用される構成としている（第７の構成、図４）。
　また、上記第７の構成において、上記第１から第６のいずれかの構成の増幅器（１）が、１段目の前記増幅器（１１）から増幅率の配分が最大となる段の前記増幅器（１２）までに少なくとも適用される構成としてもよい（第８の構成）。
　また、本開示の一側面に係る電流検出装置（１５）は、負荷（Ｌ）に流れる電流を電流・電圧変換可能に構成されるセンス抵抗（Ｒｓ）と、上記第７または第８の構成の増幅回路（１０）と、を備え、前記増幅回路は、前記センス抵抗の第１端に接続可能な正側入力端子（Ｔｉｎｐ）と、前記センス抵抗の第２端に接続可能な負側入力端子（Ｔｉｎｍ）と、をさらに備える構成としている（第９の構成）。
　本開示は、例えば、各種用途の増幅回路に利用することが可能である。
　　１　　　増幅器
　　１Ａ　　差動入力部
　　１Ｂ　　出力部
　　１０　　　増幅回路
　　１０Ａ，１０Ｂ　増幅部
　　１１，１２　　増幅器
　　１５　　　電流検出装置
　　２０　　　ＡＤコンバータ
　　２１～２３　ＴＯＰ配線
　　３０　　　マイコン
　　３１～３３　下層配線
　　４１～４８　ＴＯＰ配線
　　ＣＩ　　　定電流源
　　Ｌ　　　負荷
　　Ｍ１，Ｍ２　　ＰＭＯＳトランジスタ
　　Ｍ３，Ｍ４　　ＮＭＯＳトランジスタ
　　Ｒ１～Ｒ６　　　抵抗
　　Ｒｓ　　　センス抵抗
　　Ｓ１　　　Ｓｉ界面
　　Ｔｉｎｐ　　　正側入力端子
　　Ｔｉｎｍ　　　負側入力端子
　　Ｔｎ　　　負側入力端子
　　Ｔｏ　　　出力端子
　　Ｔｏｕｔ　　　出力端子
　　Ｔｐ　　　正側入力端子
　　Ｔｒｅｆ　　　基準電圧端子

Claims (9)

  1. 　第１トランジスタと、
    　平面視において前記第１トランジスタに隣接して配置される第２トランジスタと、
    　平面視において前記第１トランジスタおよび前記第２トランジスタの周囲に配置される第１配線と、
    　平面視において前記第１配線より前記第１トランジスタおよび前記第２トランジスタから離れる方向に配置される第２配線と、を備え、
    　前記第２配線は、前記第１配線よりも厚みが厚い、増幅器。
  2. 　前記第２配線は、前記第１配線よりも上方に配置される、請求項１に記載の増幅器。
  3. 　前記第２配線は、複数の配線層のうち最も上方の層に配置される、請求項２に記載の増幅器。
  4. 　前記第２配線の厚みは、前記第１配線の厚みの５倍以上２０倍以下である、請求項１から請求項３のいずれか１項に記載の増幅器。
  5. 　第３トランジスタと、
    　平面視において、前記第３トランジスタと第１方向に隣接して配置される第４トランジスタと、
    　平面視において、第１方向に延びて形成され、前記第３トランジスタおよび前記第４トランジスタの第１方向と直交する第２方向一方側に配置される第３配線と、
    　平面視において、第２方向に延びて形成され、前記第３トランジスタおよび前記第４トランジスタを第１方向両側から挟むように配置される第４、第５配線と、
    　を備える、増幅器。
  6. 　平面視において、第１対角線上に前記第３トランジスタに対して配置される第５トランジスタと、
    　平面視において、前記第１対角線と交差する第２対角線上に前記第４トランジスタに対して対角に配置される第６トランジスタと、
    　平面視において、第１方向に延びて形成され、前記第５トランジスタおよび前記第６トランジスタの第２方向他方側に配置される第６配線と、
    　をさらに備える、請求項５に記載の増幅器。
  7. 　増幅器を複数段備え、
    　請求項１から請求項６のいずれか１項に記載の増幅器が、少なくとも１段目の前記増幅器に適用される、増幅回路。
  8. 　請求項１から請求項６のいずれか１項に記載の増幅器が、１段目の前記増幅器から増幅率の配分が最大となる段の前記増幅器までに少なくとも適用される、請求項７に記載の増幅回路。
  9. 　負荷に流れる電流を電流・電圧変換可能に構成されるセンス抵抗と、
    　請求項７または請求項８に記載の増幅回路と、を備え、
    　前記増幅回路は、
    　前記センス抵抗の第１端に接続可能な正側入力端子と、
    　前記センス抵抗の第２端に接続可能な負側入力端子と、
    　をさらに備える、電流検出装置。
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