KR20190013562A - 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기 - Google Patents

복수의 피드백 루프 계측 폴드된 캐스코드 증폭기 Download PDF

Info

Publication number
KR20190013562A
KR20190013562A KR1020180086566A KR20180086566A KR20190013562A KR 20190013562 A KR20190013562 A KR 20190013562A KR 1020180086566 A KR1020180086566 A KR 1020180086566A KR 20180086566 A KR20180086566 A KR 20180086566A KR 20190013562 A KR20190013562 A KR 20190013562A
Authority
KR
South Korea
Prior art keywords
input
stage
transistor
output
differential
Prior art date
Application number
KR1020180086566A
Other languages
English (en)
Other versions
KR102574329B1 (ko
Inventor
디미트리 다녁
토드 에이. 아이첸바움
Original Assignee
하만인터내셔날인더스트리스인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하만인터내셔날인더스트리스인코포레이티드 filed Critical 하만인터내셔날인더스트리스인코포레이티드
Publication of KR20190013562A publication Critical patent/KR20190013562A/ko
Application granted granted Critical
Publication of KR102574329B1 publication Critical patent/KR102574329B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/007—Control dependent on the supply voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/181—Low-frequency amplifiers, e.g. audio preamplifiers
    • H03F3/183—Low-frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
    • H03F3/387—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
    • H03F3/45085—Long tailed pairs
    • H03F3/45094—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
    • H03F3/45295—Pl types
    • H03F3/45304—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45484—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit
    • H03F3/45488—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit by using feedback means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/0082—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using bipolar transistor-type devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/03—Indexing scheme relating to amplifiers the amplifier being designed for audio applications
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/261—Amplifier which being suitable for instrumentation applications
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45028—Indexing scheme relating to differential amplifiers the differential amplifier amplifying transistors are folded cascode coupled transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45116—Feedback coupled to the input of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45134—Indexing scheme relating to differential amplifiers the whole differential amplifier together with other coupled stages being fully differential realised
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45431—Indexing scheme relating to differential amplifiers the CMCL output control signal being a current signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45432—Indexing scheme relating to differential amplifiers the CMCL output control signal being a current signal and being buffered before used to control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45528—Indexing scheme relating to differential amplifiers the FBC comprising one or more passive resistors and being coupled between the LC and the IC

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

높은 공통 모드 제거를 제공하기 위해 구성된 계측 증폭기가 기술되고, 이는 차동 입력 전압을 수신하도록 구성된 입력 차동 스테이지 및 입력 차동 쌍으로부터 제공된 출력 전류 모드 신호를 수신하도록 구성된 폴드된 캐스코드 증폭 스테이지를 포함한다. 복수의 피드백 네트워크가 입력 스테이지를 개선하기 위해 제공된다. 증폭기는 계측 증폭기 내의 단일 이득 블록의 향상된 공통 모드 제거비를 제공하도록 작동할 수 있다. 일부 예시에서, 회로는 공통 모드 제거비를 저하시키기 않으면서, 증폭된 신호의 높은 정밀도와 저왜곡을 허용하는, 차동 폴드된 캐스코드 증폭 스테이지를 가질 수 있다.

Description

복수의 피드백 루프 계측 폴드된 캐스코드 증폭기{PLURAL FEEDBACK LOOPS INSTRUMENTATION FOLDED CASCODE AMPLIFIER}
본 개시물은 일반적으로 오디오 회로 및 밸런스된 계측 폴드된 캐스코드 증폭기에 관한 것이다.
도 1은 차동 입력(101) 및 차동 출력(102)을 갖는 종래의 계측 증폭기(100)를 도시한다. 계측 증폭기(100)는 입력 쌍을 형성하는 음 신호 수신 트랜지스터(104) 및 양 신호 수신 트랜지스터(105)를 가진 차동 입력 스테이지(103)를 포함한다. 트랜지스터(104)의 베이스는 반전 입력을 수신한다. 트랜지스터(105)의 베이스는 비 반전 입력을 수신한다. 두 증폭기(106, 107)는 트랜지스터(104, 105)의 출력에 각각 연결된다. 차동 입력 신호(-IN 및 +IN)는 입력 차동 스테이지(103)의 트랜지스터(104, 105)의 베이스에 인가된다. 두 증폭기(104, 105)의 출력 (-OUT 및 +OUT)는 저항(108, 109, 110)을 통해 입력 차동 스테이지(103)의 트랜지스터(104, 105)의 이미터에 연결된다.
도 2는 차동 입력(INPUT1 및 INPUT2) 및 차동 출력(OUTPUT1 및 OUTPUT2)을 갖는 또 다른 종래 기술 계측 증폭기(200)를 도시한다. 트랜지스터(204)의 베이스는 저항(208)을 통해 제1 입력을 수신한다. 트랜지스터(205)의 베이스는 저항(209)을 통해 제2 입력을 수신한다. 두 증폭기(206, 207)는 각각 트랜지스터(204, 205)의 출력에 연결된다. 두 증폭기(206, 207)의 출력은 저항(210, 211)을 통해 입력 차동 입력의 트랜지스터(204, 205)의 베이스에 연결된다. 제3 저항(212)은 트랜지스터(204, 205)의 이미터를 연결한다.
계측 증폭기들(100, 200)은 큰 입력 커패시턴스의 단점을 갖는다. 밀러(Miller) 효과는 베이스 단자와 콜렉터 단자 사이의 커패시턴스의 증폭으로 인해 입력 장치의 입력 커패시턴스가 증가하는 것을 설명한다. 접합 커패시턴스는 인가된 전압에 의존한다. 입력 신호에서 입력 커패시턴스의 변화는 추가적인 왜곡을 초래한다. 증폭기들(100, 200)의 각 트랜지스터 (104, 105 및 204, 205)는 폴드된 캐스코드 회로로 대체될 수 있다(예를 들어, 미국 특허 제3,473,134호 참조). 폴드된 캐스코드 회로는 더 낮은 입력 커패시턴스, 더 높은 이득을 가질 수 있고, 입력 단자와 출력 단자 사이에 DC 전압 차이가 없어서 안정화하기가 더 쉽다. 폴드된 캐스코드 회로(300, 400)의 변형된 토폴로지의 예는 도 3 및 도 4에 도시된다.
입력 스테이지와 출력 스테이지를 갖는 계측 증폭기 회로는 균형을 이루고 바람직하게는 그 출력 신호에서 제로 공통 모드 성분을 나타낸다. 차동 출력을 가진 계측 증폭기는 플로팅 부하 또는 접지에 연결된 부하로 작동할 수 있다. 접지에 연결된 부하가 2개의 동일한 절반을 포함하지 않으면, 출력 스테이지는 불균등한 전류를 공급하고, 불균등한 왜곡을 생성하고 공통 모드 성분을 생성한다. 도 1-4에 도시된 회로(100, 200, 300, 400)의 피드백 네트워크는 접지에 대한 기준을 가지지 않고, 공통 모드 신호를 감지하지 않는다.
높은 공통 모드 제거와 저왜곡을 제공하기 위해 구성된 계측 증폭기가 기술된다. 계측 증폭기는, 제1 입력 트랜지스터와 제2 입력 트랜지스터를 포함하고, 제1 피드백 입력부와 제2 피드백 입력부에서 차동 입력 전압을 수신하고, 전류 모드 신호를 출력하도록 구성된 입력 차동 트랜지스터 쌍을 포함할 수 있다. 계측 증폭기는 상기 입력 차동 트랜지스터 쌍으로부터 제공된 출력 전류 모드 신호를 수신하도록 구성된 폴드된 캐스코드 증폭 스테이지를 포함하되, 상기 폴드된 캐스코드 증폭 스테이지는 제1 출력 단자와 제2 출력 단자를 포함할 수 있다. 계측 증폭기는, 가령, 제1 저항 피드백 네트워크를 포함하는 제1 외부 이득 설정 회로 및 제2 저항 피드백 네트워크를 포함하는 제2 외부 이득 설정 회로를 포함하는, 복수의 피드백 경로 또는 네트워크를 포함할 수 있다.
예시에서, 제1 저항 피드백 네트워크는 제1 저항, 제2 저항 및 제3 저항을 포함할 수 있다. 제1 저항은 상기 입력 차동 트랜지스터 쌍의 제1 피드백 입력부와 제2 피드백 입력부 사이에 연결된다. 제2 저항은 폴드된 캐스코드 스테이지의 제1 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제2 피드백 입력부 사이에 연결된다. 제3 저항은 폴드된 캐스코드 증폭 스테이지의 제2 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제1 피드백 입력부 사이에 연결된다.
예시에서, 제2 저항 피드백 네트워크는 제4 저항, 제5 저항, 제6 저항 및 제7 저항을 포함한다. 제4 저항은 제1 신호 입력부와 상기 입력 차동 트랜지스터 쌍의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된다. 제5 저항은 폴드된 캐스코드 증폭 스테이지의 제1 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된다. 제6 저항은 제2 입력부와 상기 입력 차동 트랜지스터 쌍의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된다. 제7 저항은 폴드된 캐스코드 스테이지의 제2 출력 단자와 상기 입력 차동 쌍의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된다.
예시에서, 계측 증폭기는 제1 출력 버퍼와 제2 출력 버퍼를 더 포함할 수 있는데, 상기 제1 출력 버퍼와 제2 출력 버퍼는 폴드된 캐스코드 증폭 스테이지로부터 차동 출력 신호를 수신하고, 출력 전압을 제1 외부 이득 설정 회로와 제2 외부 이득 설정 회로로 제공하도록 구성된다.
예시에서, 계측 증폭기는 한 쌍의 트랜지스터를 포함하는 전류 버퍼 스테이지를 더 포함할 수 있는데, 상기 한 쌍의 트랜지스터의 각각은 폴드된 캐스코드 증폭 스테이지의 대응되는 트랜지스터에 전류원으로 구성되고, 전류 버퍼 스테이지는 출력 전압의 합산의 일부를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성된다.
예시에서, 종속 전류원은 전류 버퍼 스테이지에 연결된다. 종속 전류원은 상쇄 전류를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성된다.
예시에서, 계측 증폭기는 제1 출력 버퍼와 제2 출력 버퍼를 더 포함하는데, 제1 및 제2 출력 버퍼는 폴드된 캐스코드 증폭 스테이지로부터 차동 신호를 수신하도록 구성된다.
예시에서, 제3 외부 이득 설정 회로가 제공되고, 제3 저항 피드백 네트워크를 포함한다. 제3 저항 피드백 네트워크는 제1 출력 버퍼의 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제2 피드백 입력부 사이에 연결된 제8 저항과 제2 출력 버퍼의 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제1 피드백 입력부 사이에 연결된 제9 저항을 포함한다.
예시에서, 제4 외부 이득 설정 회로가 제공되고, 제1 출력 버퍼의 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제10 저항과 제2 출력 버퍼의 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제11 저항을 포함한다.
계측 증폭기가 기술되고, 제1 및 제2 입력부에서 차동 입력 전압을 수신하고, 전류 모드 신호를 출력하도록 구성된 입력 차동 스테이지 - 입력 차동 스테이지는 제1 입력 트랜지스터와 제2 입력 트랜지스터를 포함함 - 와, 입력 차동 스테이지로부터 출력 전류 모두 신호를 수신하도록 구성된 폴드된 캐스코드 증폭 스테이지와, 및 이득 설정 회로로 동작하는 복수의 피드백 네트워크를 포함할 수 있는데, 복수의 피드백 네트워크의 제1 저항 피드백 네트워크는 피드백을 제1 입력 트랜지스터와 제2 입력 트랜지스터로 제공하고, 복수의 피드백 네트워크의 제2 저항 피드백 네트워크는 피드백을 제1 입력 트랜지스터와 제2 입력 트랜지스터의 입력부들로 제공한다.
예시에서, 제1 저항 피드백 네트워크는, 제1 입력 트랜지스터 및 제2 입력 트랜지스터의 제1 피드백 입력부와 제2 피드백 입력부 사이에 연결된 제1 저항과, 폴드된 캐스코드 스테이지의 제1 출력 단자와 입력 차동 스테이지의 제2 피드백 입력부 사이에 연결된 제2 저항과, 및 폴드된 캐스코드 증폭 스테이지의 제2 출력 단자와 입력 차동 스테이지의 제1 피드백 입력부 사이에 연결된 제3 저항을 포함한다.
예시에서, 제2 저항 피드백 네트워크는, 제1 신호 입력부와 입력 차동 스테이지의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제1 저항과, 폴드된 캐스코드 증폭 스테이지의 제1 출력 단자와 입력 차동 스테이지의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제2 저항과, 제2 입력부와 입력 차동 스테이지의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제3 저항과, 및 폴드된 캐스코드 스테이지의 제2 출력 단자와 입력 차동 스테이지의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제4 저항을 포함한다.
예시에서, 계측 증폭기는 폴드된 캐스코드 증폭 스테이지로부터 차동 출력 신호를 수신하고, 출력 전압을 제1 저항 피드백 네트워크와 제2 저항 피드백 네트워크로 제공하도록 구성된 출력 버퍼를 더 포함한다.
예시에서, 계측 증폭기는, 한 쌍의 트랜지스터를 포함하는 전류 버퍼 스테이지 - 상기 한 쌍의 트랜지스터의 각각은 폴드된 캐스코드 증폭 스테이지의 대응되는 트랜지스터에 전류원으로 구성되고, 전류 버퍼 스테이지는 출력 신호의 합산의 일부를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 와, 및 상기 전류 버퍼 스테이지에 연결된 종속 전류원 - 상기 종속 전류원은 상쇄 전류를 폴드된 캐스코드 증폭 스테이지의 입력 단자로 제공하도록 구성됨 - 을 더 포함한다.
예시에서, 계측 증폭기는 제1 출력 버퍼와 제2 출력 버퍼를 더 포함하되, 제1 및 제2 출력 버퍼는 폴드된 캐스코드 증폭 스테이지로부터 차동 신호를 수신하도록 구성되고, 복수의 피드백 네트워크는 제3 저항 피드백 네트워크를 포함한다.
예시에서, 제3 저항 피드백 네트워크는, 제1 출력 버퍼의 출력 단자와 입력 차동 스테이지의 제2 입력부 사이에 연결된 제1 저항과, 및 제2 출력 버퍼의 출력 단자와 입력 차동 스테이지의 제1 입력부 사이에 연결된 제2 저항을 포함한다.
예시에서, 복수의 피드백 네트워크는, 제1 출력 버퍼의 출력 단자와 입력 차동 스테이지의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제3 저항과, 및 제2 출력 버퍼의 출력 단자와 입력 차동 스테이지의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제4 저항을 포함하는 제4 저항 피드백 네트워크를 포함한다.
예시에서, 계측 증폭기는 한 쌍의 트랜지스터를 포함하는 전류 버퍼 스테이지 - 상기 한 쌍의 트랜지스터의 각각은 폴드된 캐스코드 증폭 스테이지의 대응되는 트랜지스터에 전류원으로 구성되고, 전류 버퍼 스테이지는 출력 신호의 합산의 일부를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 와, 및 상기 전류 버퍼 스테이지에 연결된 종속 전류원 - 상기 종속 전류원은 상쇄 전류를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 을 더 포함한다.
발명의 내용 섹션 내의 본 실시예의 다른 변형예와 조합예가 본 개시물의 범위에 있다.
도 1은 종래의 회로를 나타낸다.
도 2는 종래의 회로를 나타낸다.
도 3은 종래의 회로를 나타낸다.
도 4는 종래의 회로를 나타낸다.
도 5는 실시예에 따른, 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기를 나타낸다.
도 6은 실시예에 따른, 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기를 나타낸다.
도 7은 실시예에 따른, 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기를 나타낸다.
도 8은 실시예에 따른, 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기를 나타낸다.
도 9는 실시예에 따른, 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기를 나타낸다.
필요에 따라, 본 발명의 상세한 실시예가 본 명세서에 개시된다. 그러나, 개시된 실시예들은 다양하고 대안적인 형태로 구체화 될 수 있는 본 발명의 예시적인 것으로 이해되어야한다. 도면은 반드시 스케일적이지 않다. 일부 도면은 특정 구성 요소의 세부 사항을 표시하기 위해 과장되거나 최소화될 수 있다. 따라서, 본 명세서에 개시된 특정 구조 및 기능적 세부 사항은 제한적으로 해석되어서는 안되며, 당업자가 본 발명을 다양하게 사용하도록 가르치는 대표적인 근거로서만 해석되어야한다.
계측 증폭기 회로는 본 명세서에서 기술되며, 예를 들어 오디오 증폭기, 신호 처리기 등에서 오디오 신호를 처리하기 위해 사용될 수 있다. 회로는 복수의 피드백 루프 및 차동 폴드된 캐스코드 입력 스테이지를 포함할 수 있다. 이 회로는 계측 증폭기에서 단일 이득 블록의 향상된 공통 모드 제거비를 제공하도록 작동할 수 있다. 일부 예에서, 회로는 공통 모드 제거비를 저하시키지 않으면서 증폭된 신호의 고정밀도 및 저왜곡을 허용하는 차동 폴드된 캐스코드 증폭 스테이지를 가질 수 있다. 본 개시물의 상기 및 다른 장점은 종속 전류원 및 전류 팔로워를 포함할 수 있는 차동 폴드된 캐스코드 증폭기 회로에 의해 하나의 형태로 수행된다.
도 5는 차동 입력 스테이지에 연결된 폴드된 캐스코드 증폭 스테이지로 및 그로부터의 복수의 피드백 루프를 갖는 계측 증폭기 회로(500)의 예시적인 실시예를 도시한다. 차동 입력 스테이지는 제1 트랜지스터(505) 및 제2 트랜지스터(506)를 포함한다. 제1 및 제2 트랜지스터(505, 506)는 입력 차동 트랜지스터 쌍을 형성할 수 있다. 예시에서, 트랜지스터(505, 506)는 전계 효과 트랜지스터이다. 예시에서, 트랜지스터들(505, 506)은 jFET들이다. 각 트랜지스터(505, 506)의 드레인은 저항(503, 504)에 각각 연결된다. 저항(503)은 제1 트랜지스터(505)의 드레인 및 제1 전원, 예컨대 오디오 처리 시스템 내의 고정된 전압에 연결된다. 저항(504)은 제2 트랜지스터(506)의 드레인 및 전원에 연결된다. 저항(503, 504)은 트랜지스터(505, 506)에 대한 부하로서 동작한다. 트랜지스터(505)의 게이트는 저항(501)을 통해 제1 입력에 연결된다. 트랜지스터(506)의 게이트는 저항(502)을 통해 제2 입력에 연결된다. 입력 스테이지의 트랜지스터(505, 506)의 소스는 정전류원(들)(508, 509)에 각각 연결된다. 예시에서, 트랜지스터(506)의 소스는 정전류원(509)에 연결된다. 예시에서, 트랜지스터(505)의 소스는 정전류원(508)에 연결된다. 예시에서, 트랜지스터(506)의 소스는 정전류원(509)에 연결된다. 전류원 (508, 509)는 가령, 트랜지스터(505, 506)를 통해서와 같이, 입력 스테이지를 통해 전류를 설정한다. 피드백 네트워크의 일부가 될 수 있는 저항(507)은, 가령 트랜지스터들(505, 506)에서 입력 스테이지의 컨덕턴스를 변경시키도록 동작한다.
폴드된 캐스코드 증폭 스테이지는 차동 입력 스테이지에 연결되며, 제1 증폭 트랜지스터(514) 및 제2 증폭 트랜지스터(515)를 포함할 수 있다. 제1 입력 트랜지스터(505)의 드레인은 제2 증폭 트랜지스터(515)의 이미터에 연결된다. 제2 입력 트랜지스터(506)의 드레인은 제1 증폭 트랜지스터(514)의 이미터에 연결된다. 제1 증폭 트랜지스터(514) 및 제2 증폭 트랜지스터(515)의 베이스는 트랜지스터의 동작을 제어하기 위한 기준 신호를 제공하는 기준 단자에 연결된다. 제1 증폭 트랜지스터(514) 및 제2 증폭 트랜지스터(515)의 콜렉터는 저항(516, 517)을 통해 오디오 프로세싱 시스템 내의 고정된 전압과 같은 제2 전원에 각각 연결된다. 저항(516, 517)은 증폭 스테이지에 대한 부하로서 동작한다. 저항(503, 504)은 전류를 증폭 스테이지에 설정하는 전류 설정 장치로서 동작한다. 제1 증폭 트랜지스터(514) 및 제2 증폭 트랜지스터(515)의 콜렉터로부터의 회로(500)의 차동 출력.
폴드된 캐스코드 증폭 스테이지로부터의 출력 신호는 가령, 저항 네트워크를 통해 차동 입력 스테이지로 피드백된다. 폴드된 캐스코드 트랜지스터(515) 및 출력 스테이지(520)의 콜렉터로부터의 신호는 저항(511)을 통해 제2 입력 트랜지스터(506)의 소스로, 및 저항(510)을 통해 제1 입력 트랜지스터(505)의 게이트로 피드백된다. 출력 스테이지(520)로부터의 신호는 저항(524)을 통해 트랜지스터(506)의 소스로, 및 저항(526)를 통해 트랜지스터(505)의 게이트로 피드백된다. 캐스코드 장치(514)로부터의 출력 신호는 저항(513)을 통해 트랜지스터(505)의 소스로, 및 저항(512)을 통해 트랜지스터(506)의 게이트로 피드백되고, 출력 스테이지(523)로부터의 신호는 저항(525)을 통해 트랜지스터(505)의 소스로, 및 저항(527)을 통해 트랜지스터(506)의 게이트로 피드백된다. 트랜지스터(505, 506)의 소스는 저항(507)을 통해 연결된다.
저항들(507, 511 및 513)은 차동 입력 스테이지 또는 제1 외부 이득 설정 회로에 대한 제1 피드백 네트워크를 형성할 수 있다. 저항들(501, 502, 510 및 512)은 제2 외부 이득 설정 회로를 형성할 수 있다. 저항들(510 및 512)은 차동 입력 스테이지에 대한 제2 피드백 네트워크를 형성할 수 있다.
도 6은 복수의 피드백 루프를 갖는 계측 증폭 회로(500A)의 예시적인 실시예를 도시한다. 전술한 실시예와 유사한 요소는 동일한 참조 번호를 사용한다. 계측 증폭기 회로(500A)는 추가적인 피드백 루프 및 출력 버퍼를 갖는 회로(500)(도 5)와 유사하다. 계측 증폭기 회로(500A)는 출력으로부터 차동 입력 스테이지로의 제3 피드백 네트워크 및 제4 피드백 네트워크를 포함한다. 폴드된 캐스코드 트랜지스터(515)의 콜렉터로부터의 신호는 출력 스테이지의 출력 버퍼(520)에 입력된다. 출력 버퍼(520)는 출력(OUTPUT 1)으로부터 회로(500A)를 보호하고 변화 또는 신호를 로드하기 위한 단일 입력 오피앰프일 수 있다. 제2 폴드된 캐스코드 트랜지스터(515)의 콜렉터로부터의 신호는 저항(511)을 통해 제2 입력 트랜지스터(506)의 소스로 피드백된다. 출력 스테이지(520)로부터의 출력 신호는 저항(524)을 통해 제2 입력 트랜지스터(506)의 소스로 피드백된다. 제1 폴드된 캐스코드 트랜지스터(514)의 콜렉터로부터의 신호는 저항(513)을 통해 제1 입력 트랜지스터(505)의 소스로 피드백된다. 출력 스테이지(523)로부터의 출력 신호는 저항(525)을 통해 제1 입력 트랜지스터(505)의 소스로 피드백된다. 저항들(524, 525)은 제3 피드백 네트워크를 형성할 수 있다. 출력 스테이지(520)로부터의 신호는 저항(526)를 통해 제1 입력 트랜지스터(505)의 게이트로 피드백된다. 제2 출력 스테이지(523)로부터의 출력 신호는 저항(527)을 통해 제2 입력 트랜지스터(506)의 게이트로 피드백된다. 트랜지스터들(505, 506)의 소스는 저항(507)을 통해 연결된다. 저항들(524 및 525)은 제4 피드백 네트워크를 형성할 수 있다.
도 7은 복수의 피드백 루프를 갖는 계측 증폭 회로(500B)의 예시적인 실시예를 도시한다. 전술한 실시예와 유사한 요소는 동일한 참조 번호를 사용한다. 계측 증폭기 회로(500B)는 계측 증폭기 회로(500)와 유사하며 차동 입력 스테이지에 추가적인 피드백을 제공하는 전류 팔로워 회로 및 종속 전류원를 포함한다. 보다 구체적으로, 추가적인 피드백 루프는 합산 네트워크(522), 종속 전류원(521) 및 2개의 전류 팔로워(518, 519)를 통해 제공된다. 예시에서, 전류 팔로워(518, 519)는 공통 베이스 바이폴라 장치이다. 트랜지스터(518, 519)의 베이스는 기준 전압에 연결된다. 기준 전압은 전력 레벨 1 및 2와 다를 수 있으며, 증폭 스테이지 장치(514, 515)에 대한 기준 전압과 다를 수 있다. 제5 트랜지스터(518)의 콜렉터는 제3 트랜지스터(514)의 이미터에 연결된다. 제6 트랜지스터(519)의 이미터는 제4 트랜지스터(515)의 이미터에 연결된다. 트랜지스터들(518, 519)의 이미터는 종속 전류원(521)의 의역 출력(paraphrase output)으로부터 공급된다 전류 팔로워들(518, 519) 및 종속 전류원(521)은 OUTPUT 1과 OUTPUT2에서 출력 신호에서 비대칭을 보상하도록 설계된다. 합산 회로(522)는 OUTPUT 1 및 OUTPUT2를 합산하고 합산 신호를 전송하여 종속 전류원(521)을 제어한다.
도 8은 복수의 피드백 루프를 갖는 계측 증폭기 회로(500C)의 예시적인 실시예를 도시한다. 전술한 실시예와 유사한 요소는 동일한 참조 번호를 사용한다. 계측 증폭기 회로(500C)는 전류 팔로워 회로, 종속 전류원 및 출력 버퍼 회로를 포함하는 계측 증폭기 회로(500B 및 500C)와 유사하다. 폴드된 캐스코드 증폭 스테이지로부터의 출력 신호는 출력 버퍼 스테이지에만 공급된다. 보다 상세하게는, 증폭 스테이지의 트랜지스터(514, 518)의 콜렉터는 각각 버퍼(520, 523)의 단일 입력으로 공급된다. 버퍼들(520, 523)로부터의 출력은 계측 증폭기 회로(500C)의 출력(OUTPUT 1 및 OUTPUT 2)이다. 제1 버퍼(520)로부터의 출력은 저항(511)을 통해 제2 입력 트랜지스터(506)의 소스로 피드백된다. 제1 버퍼(520)로부터의 출력은 저항(510)을 통해 제1 입력 트랜지스터(505)의 게이트로 피드백된다. 제2 버퍼(523)로부터의 출력은 저항(513)을 통해 제1 입력 트랜지스터(505)의 소스로 피드백된다. 제2 버퍼(523)로부터의 출력은 저항(512)을 통해 제2 입력 트랜지스터(506)의 게이트로 피드백된다. 전류 팔로워 회로의 제5 트랜지스터(518)의 콜렉터는 제3 트랜지스터(514)의 이미터에 연결된다. 전류 팔로워 회로의 제6 트랜지스터(519)의 콜렉터는 제4 트랜지스터(515)의 이미터에 연결된다. 트랜지스터(518, 519)의 이미터는 종속 전류원(521)의 의역 출력으로부터 공급된다. 전류 팔로워 트랜지스터들(518, 519) 및 종속 전류원(521)은 OUTPUT 1 및 OUTPUT 2에서의 출력 신호의 비대칭을 보상하도록 설계된다. 합산 회로(522)는 출력 버퍼들(520, 523)로부터의 OUTPUT 1 및 OUTPUT 2를 합산하고, 합산 신호를 제공하여 종속 전류원(521)을 제어한다.
도 9는 계측 증폭기 회로(500D)의 개략도를 도시한다. 차동 입력 신호는 입력(901)에 의해 제공된다. 차동 입력 신호는 오디오 신호일 수 있다. 오디오 신호는 인간의 청력 범위 또는 인간의 청력 범위를 넘어서는 소리를 나타내는 아날로그 신호일 수 있다. 차동 입력 스테이지(903)는 입력(901)으로부터 입력 신호를 수신한다. 차동 입력 스테이지(903)는 증폭 스테이지(905)로 신호를 출력한다. 증폭 스테이지(905)는 신호를 증폭하여 출력 버퍼(907)로 출력한다. 출력 버퍼(907)는 계측 증폭기 회로(500D)로부터의 신호를 출력하고, 출력에서의 부하로부터 회로(500D)를 보호할 수 있다. 적어도 제1 외부 이득 설정 스테이지(909) 및 제2 이득 설정 스테이지(911)는 출력 버퍼(907)와 차동 입력 스테이지(903) 사이에 전기적으로 연결된다. 제1 외부 이득 설정 스테이지(909) 및 제2 이득 설정 스테이지(911)은 출력으로부터의 이산 피드백 네트워크를 입력 스테이지(903)로 제공한다. 종속 전류원(913)은 증폭된 신호의 왜곡을 추가로 제어하기 위해 제공될 수 있다. 회로(500D)는 계측 증폭기 내의 단일 이득 블록의 향상된 공통 모드 제거비를 제공하도록 동작할 수 있다. 일부 예에서, 회로(500D)는 입력 스테이지에서 공통 모드 제거비를 저하시키지 않으면서 증폭된 신호의 고정밀도 및 저왜곡을 허용하는 차동 폴드된 캐스코드 증폭 스테이지를 가질 수 있다.
동작시, 차동 입력 스테이지의 제1 트랜지스터(505) 및 제2 트랜지스터(506)는 캐스코드(공통-베이스) 구성을 가지며, 그들의 드레인 단자들은 증폭 (레벨-시프팅) 트랜지스터(514, 515)의 이미터에 각각 연결된다. 폴드된 캐스코드 입력 스테이지를 사용하는 것은 일부 종래 회로 설계의 입력 커패시턴스 문제를 해결하는 것으로 여겨진다. 현재 기술된 계측 증폭기 회로(500, 500A, 500B, 500C)는 증폭기(출력 스테이지)로부터의 출력을 저항 네트워크를 통해 입력 차동 스테이지의 제1 및 제2 트랜지스터의 소스에 다시 연결함으로써 음의 피드백을 얻는다. 예시에서, 제1 네트워크(가령, 저항(507) 및 저항(513 및 511))는 피드백 신호를 차동 입력 스테이지에 제공한다. 예시에서, 제2 네트워크는 증폭기(출력 스테이지)로부터의 출력을 (가령, 저항(510) 및 저항(512)을 통해) 차동 입력 스테이지의 제1 및 제2 트랜지스터의 게이트로 다시 안내한다. 추가적인 피드백 루프는 합산 네트워크 (522), 종속 전류원(521) 및 2개의 전류 팔로워(518, 519)를 통해 제공된다.
본 명세서에 기술된 본 회로는 차동 폴드된 캐스코드 입력 스테이지를 갖는 계측 증폭기에서 복수의 피드백 루프를 가질 수 있다. 본 회로는 단일 이득 블록 계측 증폭기의 향상된 공통 모드 제거비를 제공하도록 동작할 수 있다. 본 회로는 공통 모드 제거비를 저하시키지 않으면서 증폭된 신호의 고정밀 및 저왜곡을 허용하는 차동 폴드된 캐스코드 증폭 스테이지를 가질 수 있다. 본 발명의 상기 및 다른 이점은 추가적인 종속 전류원 및 전류 팔로워를 포함할 수 있는 차동 폴드된 캐스코드 증폭기 회로에 의해 하나의 형태로 수행된다.
본 개시물은 저항으로부터 형성된 피드백 네트워크를 설명하지만, 단일의 예시된 저항 대신에 복수의 저항성 소자를 사용하는 것은 본 개시물의 범위내에 있을 것이다.
본 개시물은 회로에서 다양한 처리 스테이지를 나타내기 위해 스테이지이라는 용어를 사용한다. 스테이지는 설명된 스테이지의 신호 처리 제공하기 위해 복수의 이산 전기 부품을 포함할 수 있다.
예시적인 실시예가 상기 설명되었지만, 이들 실시예가 본 발명의 가능한 모든 형태를 설명하는 것은 아니다. 오히려, 본 명세서에서 사용된 단어는 제한이 아닌 설명을 위한 단어이며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경이 가해질 수 있음이 이해된다. 또한, 다양한 실시예들의 특징들이 결합되어 본 발명의 다른 실시예들을 형성할 수 있다.

Claims (15)

  1. 높은 공통 모드 제거와 저왜곡을 제공하기 위해 구성된 계측 증폭기에 있어서, 상기 계측 증폭기는,
    제1 입력 트랜지스터와 제2 입력 트랜지스터를 포함하고, 제1 피드백 입력부와 제2 피드백 입력부에서 차동 입력 전압을 수신하고, 전류 모드 신호를 출력하도록 구성된 입력 차동 트랜지스터 쌍과,
    상기 입력 차동 트랜지스터 쌍으로부터 제공된 출력 전류 모드 신호를 수신하도록 구성된 폴드된 캐스코드 증폭 스테이지 - 상기 폴드된 캐스코드 증폭 스테이지는 제1 출력 단자와 제2 출력 단자를 포함함 - 와,
    제1 저항 피드백 네트워크를 포함하는 제1 외부 이득 설정 회로 - 제1 저항 피드백 네트워크는, 상기 입력 차동 트랜지스터 쌍의 제1 피드백 입력부와 제2 피드백 입력부 사이에 연결된 제1 저항, 폴드된 캐스코드 스테이지의 제1 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제2 피드백 입력부 사이에 연결된 제2 저항, 폴드된 캐스코드 증폭 스테이지의 제2 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제1 피드백 입력부 사이에 연결된 제3 저항을 포함함 - 와,
    제2 저항 피드백 네트워크를 포함하는 제2 외부 이득 설정 회로 - 제2 저항 피드백 네트워크는, 제1 신호 입력부와 상기 입력 차동 트랜지스터 쌍의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제4 저항, 폴드된 캐스코드 증폭 스테이지의 제1 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제5 저항, 제2 입력부와 상기 입력 차동 트랜지스터 쌍의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제6 저항 및 폴드된 캐스코드 스테이지의 제2 출력 단자와 상기 입력 차동 쌍의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제7 저항을 포함함 - 를 포함하는, 계측 증폭기.
  2. 제 1 항에 있어서, 제1 출력 버퍼와 제2 출력 버퍼를 더 포함하되, 상기 제1 출력 버퍼와 제2 출력 버퍼는 폴드된 캐스코드 증폭 스테이지로부터 차동 출력 신호를 수신하고, 출력 전압을 제1 외부 이득 설정 회로와 제2 외부 이득 설정 회로로 제공하도록 구성된, 계측 증폭기.
  3. 제 2 항에 있어서,
    한 쌍의 트랜지스터를 포함하는 전류 버퍼 스테이지 - 상기 한 쌍의 트랜지스터의 각각은 폴드된 캐스코드 증폭 스테이지의 대응되는 트랜지스터에 전류원으로 구성되고, 전류 버퍼 스테이지는 출력 전압의 합산의 일부를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 와, 및
    상기 전류 버퍼 스테이지에 연결된 종속 전류원 - 상기 종속 전류원은 상쇄 전류를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 을 더 포함하는, 계측 증폭기.
  4. 제 1 항에 있어서,
    제1 출력 버퍼와 제2 출력 버퍼 - 상기 제1 및 제2 출력 버퍼는 폴드된 캐스코드 증폭 스테이지로부터 차동 신호를 수신하도록 구성됨 - 와, 및
    제3 저항 피드백 네트워크를 포함하는 제3 외부 이득 설정 회로 - 상기 제3 저항 피드백 네트워크는, 제1 출력 버퍼의 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제2 피드백 입력부 사이에 연결된 제8 저항과 제2 출력 버퍼의 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제1 피드백 입력부 사이에 연결된 제9 저항을 포함함 - 와,
    제4 저항 피드백 네트워크를 포함하는 제4 외부 이득 설정 회로 - 상기 제4 저항 피드백 네트워크는, 제1 출력 버퍼의 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제10 저항과 제2 출력 버퍼의 출력 단자와 상기 입력 차동 트랜지스터 쌍의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제11 저항을 포함함 - 를 더 포함하는, 계측 증폭기.
  5. 제 4 항에 있어서,
    한 쌍의 트랜지스터를 포함하는 전류 버퍼 스테이지 - 상기 한 쌍의 트랜지스터의 각각은 폴드된 캐스코드 증폭 스테이지의 대응되는 트랜지스터에 전류원으로 구성되고, 전류 버퍼 스테이지는 출력 전압의 합산의 일부를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 와, 및
    상기 전류 버퍼 스테이지에 연결된 종속 전류원 - 상기 종속 전류원은 상쇄 전류를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 을 더 포함하는, 계측 증폭기.
  6. 제 1 항에 있어서,
    한 쌍의 트랜지스터를 포함하는 전류 버퍼 스테이지 - 상기 한 쌍의 트랜지스터의 각각은 폴드된 캐스코드 증폭 스테이지의 대응되는 트랜지스터에 전류원으로 구성되고, 전류 버퍼 스테이지는 출력 전압의 합산의 일부를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 와, 및
    상기 전류 버퍼 스테이지에 연결된 종속 전류원 - 상기 종속 전류원은 상쇄 전류를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 을 더 포함하는, 계측 증폭기.
  7. 제1 및 제2 입력부에서 차동 입력 전압을 수신하고, 전류 모드 신호를 출력하도록 구성된 입력 차동 스테이지 - 상기 입력 차동 스테이지는 제1 입력 트랜지스터와 제2 입력 트랜지스터를 포함함 - 와,
    상기 입력 차동 스테이지로부터 출력 전류 모두 신호를 수신하도록 구성된 폴드된 캐스코드 증폭 스테이지와, 및
    이득 설정 회로로 동작하는 복수의 피드백 네트워크 - 복수의 피드백 네트워크의 제1 저항 피드백 네트워크는 피드백을 제1 입력 트랜지스터와 제2 입력 트랜지스터로 제공하고, 복수의 피드백 네트워크의 제2 저항 피드백 네트워크는 피드백을 제1 입력 트랜지스터와 제2 입력 트랜지스터의 입력부들로 제공함 - 를 포함하는, 계측 증폭기.
  8. 제 7 항에 있어서, 제1 저항 피드백 네트워크는,
    제1 입력 트랜지스터 및 제2 입력 트랜지스터의 제1 피드백 입력부와 제2 피드백 입력부 사이에 연결된 제1 저항과,
    폴드된 캐스코드 스테이지의 제1 출력 단자와 입력 차동 스테이지의 제2 피드백 입력부 사이에 연결된 제2 저항과, 및
    폴드된 캐스코드 증폭 스테이지의 제2 출력 단자와 입력 차동 스테이지의 제1 피드백 입력부 사이에 연결된 제3 저항을 포함하는, 계측 증폭기.
  9. 제 7 항에 있어서, 제2 저항 피드백 네트워크는,
    제1 신호 입력부와 입력 차동 스테이지의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제1 저항과,
    폴드된 캐스코드 증폭 스테이지의 제1 출력 단자와 입력 차동 스테이지의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제2 저항과,
    제2 입력부와 입력 차동 스테이지의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제3 저항과, 및
    폴드된 캐스코드 스테이지의 제2 출력 단자와 입력 차동 스테이지의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제4 저항을 포함하는, 계측 증폭기.
  10. 제 7 항에 있어서, 폴드된 캐스코드 증폭 스테이지로부터 차동 출력 신호를 수신하고, 출력 전압을 제1 저항 피드백 네트워크와 제2 저항 피드백 네트워크로 제공하도록 구성된 출력 버퍼를 더 포함하는, 계측 증폭기.
  11. 제 10 항에 있어서,
    한 쌍의 트랜지스터를 포함하는 전류 버퍼 스테이지 - 상기 한 쌍의 트랜지스터의 각각은 폴드된 캐스코드 증폭 스테이지의 대응되는 트랜지스터에 전류원으로 구성되고, 전류 버퍼 스테이지는 출력 신호의 합산의 일부를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 와, 및
    상기 전류 버퍼 스테이지에 연결된 종속 전류원 - 상기 종속 전류원은 상쇄 전류를 폴드된 캐스코드 증폭 스테이지의 입력 단자로 제공하도록 구성됨 - 을 더 포함하는, 계측 증폭기.
  12. 제 7 항에 있어서,
    제1 출력 버퍼와 제2 출력 버퍼를 더 포함하되, 상기 제1 및 제2 출력 버퍼는 폴드된 캐스코드 증폭 스테이지로부터 차동 신호를 수신하도록 구성되고, 복수의 피드백 네트워크는 제3 저항 피드백 네트워크를 포함하는, 계측 증폭기.
  13. 제 12 항에 있어서, 상기 제3 저항 피드백 네트워크는,
    제1 출력 버퍼의 출력 단자와 입력 차동스테이지의 제2 입력부 사이에 연결된 제1 저항과, 및
    제2 출력 버퍼의 출력 단자와 입력 차동 스테이지의 제1 입력부 사이에 연결된 제2 저항을 포함하는, 계측 증폭기.
  14. 제 13 항에 있어서, 복수의 피드백 네트워크는,
    제1 출력 버퍼의 출력 단자와 입력 차동 스테이지의 제1 입력 트랜지스터의 게이트 단자 사이에 연결된 제3 저항과, 및
    제2 출력 버퍼의 출력 단자와 입력 차동 스테이지의 제2 입력 트랜지스터의 게이트 단자 사이에 연결된 제4 저항을 포함하는 제4 저항 피드백 네트워크를 포함하는, 계측 증폭기.
  15. 제 14 항에 있어서,
    한 쌍의 트랜지스터를 포함하는 전류 버퍼 스테이지 - 상기 한 쌍의 트랜지스터의 각각은 폴드된 캐스코드 증폭 스테이지의 대응되는 트랜지스터에 전류원으로 구성되고, 전류 버퍼 스테이지는 출력 신호의 합산의 일부를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 와, 및
    상기 전류 버퍼 스테이지에 연결된 종속 전류원 - 상기 종속 전류원은 상쇄 전류를 폴드된 캐스코드 스테이지의 입력 단자로 제공하도록 구성됨 - 을 더 포함하는, 계측 증폭기.
KR1020180086566A 2017-07-31 2018-07-25 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기 KR102574329B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/664,777 2017-07-31
US15/664,777 US10084421B1 (en) 2017-07-31 2017-07-31 Plural feedback loops instrumentation folded cascode amplifier

Publications (2)

Publication Number Publication Date
KR20190013562A true KR20190013562A (ko) 2019-02-11
KR102574329B1 KR102574329B1 (ko) 2023-09-04

Family

ID=63108499

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180086566A KR102574329B1 (ko) 2017-07-31 2018-07-25 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기

Country Status (4)

Country Link
US (2) US10084421B1 (ko)
EP (2) EP3582395B1 (ko)
KR (1) KR102574329B1 (ko)
CN (1) CN109327198B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109075754B (zh) * 2016-05-03 2023-04-14 哈曼国际工业有限公司 单端仪表折叠式栅-阴放大器
US11502654B2 (en) * 2020-10-01 2022-11-15 Harman International Industries, Incorporated Single-ended differential transimpedance amplifier
CN115603669B (zh) * 2022-09-27 2024-03-19 中船重工安谱（湖北）仪器有限公司 差分放大电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376899A (en) * 1994-02-04 1994-12-27 Pass Laboratories, Inc. Amplifier with gain stages coupled for differential error correction

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3473134A (en) 1966-04-15 1969-10-14 Us Navy Temperature stable d.c. inverter
JPS5823011B2 (ja) * 1977-05-19 1983-05-12 株式会社東芝 差動増幅器
JPS58144914U (ja) * 1982-03-25 1983-09-29 日本ビクター株式会社 増幅回路
US4667165A (en) * 1986-02-19 1987-05-19 Advanced Micro Devices, Inc. High-speed full differential amplifier with common mode rejection
US4742308A (en) 1987-04-10 1988-05-03 American Telephone And Telegraph Company, At&T Bell Laboratories Balanced output analog differential amplifier circuit
GB2268014B (en) * 1992-04-09 1996-03-13 Trevor William Stride An amplifier
US5596299A (en) * 1995-05-30 1997-01-21 Philips Electronics North America Corporation IF amplifier/limiter with positive feedback
SE519691C2 (sv) * 1997-07-08 2003-04-01 Ericsson Telefon Ab L M Operationsförstärkare med hög hastighet och hög förstärkning
US6150885A (en) * 1999-06-24 2000-11-21 Lucent Technologies Inc. Transconductance amplifier with wideband noise filtering
US6356152B1 (en) * 1999-07-14 2002-03-12 Texas Instruments Incorporated Amplifier with folded super-followers
AU777890B2 (en) 1999-11-09 2004-11-04 That Corporation Improved floating, balanced output circuit
FR2824680A1 (fr) * 2001-05-14 2002-11-15 St Microelectronics Sa Amplificateur differentiel comportant un dispositif de deverouillage
US6628168B2 (en) 2001-06-28 2003-09-30 Intel Corporation Multiple input, fully differential, wide common-mode, folded-cascode amplifier
US7088179B2 (en) * 2003-09-15 2006-08-08 Analog Devices, Inc. Single-ended input, differential output low noise amplifier
US7418213B2 (en) * 2004-08-12 2008-08-26 Finisar Corporation Transimpedance amplifier with integrated filtering and reduced parasitic capacitance
JP4188931B2 (ja) * 2005-03-09 2008-12-03 富士通マイクロエレクトロニクス株式会社 演算増幅器及び演算増幅器のオフセット電圧キャンセル方法
US7411451B2 (en) * 2006-04-03 2008-08-12 Texas Instruments Incorporated Class AB folded cascode stage and method for low noise, low power, low-offset operational amplifier
WO2009063373A2 (en) * 2007-11-12 2009-05-22 Nxp B.V. Signal processor comprising an amplifier
CN201663584U (zh) * 2010-04-06 2010-12-01 四川和芯微电子股份有限公司 前置均衡放大电路
CN103051298B (zh) * 2011-10-17 2016-07-06 中国科学院微电子研究所 可编程增益放大电路和可编程增益放大器
US8872586B2 (en) * 2012-09-18 2014-10-28 Broadcom Corporation Folded-cascode amplifier
CN105634426B (zh) * 2015-12-18 2018-06-08 天津工业大学 Uhf rfid阅读器功率放大器
CN205263698U (zh) * 2015-12-29 2016-05-25 天津大学 适用于电源管理的低静态电流和驱动大负载的ldo电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376899A (en) * 1994-02-04 1994-12-27 Pass Laboratories, Inc. Amplifier with gain stages coupled for differential error correction

Also Published As

Publication number Publication date
CN109327198A (zh) 2019-02-12
US20190036501A1 (en) 2019-01-31
EP3582395A1 (en) 2019-12-18
EP3439174A1 (en) 2019-02-06
EP3439174B1 (en) 2020-12-16
CN109327198B (zh) 2023-09-19
EP3582395B1 (en) 2022-09-14
KR102574329B1 (ko) 2023-09-04
US10742184B2 (en) 2020-08-11
US10084421B1 (en) 2018-09-25

Similar Documents

Publication Publication Date Title
EP1354399B1 (en) Differential amplifier with large input common mode signal range
KR102574329B1 (ko) 복수의 피드백 루프 계측 폴드된 캐스코드 증폭기
EP2916456B1 (en) Fully differential class a/ab amplifier and method thereof
EP1279223B1 (en) Boosted high gain, very wide common mode range, self-biased operational amplifier
Carrillo et al. A family of low-voltage bulk-driven CMOS continuous-time CMFB circuits
US6525608B2 (en) High gain, high bandwidth, fully differential amplifier
US6590454B2 (en) System and method for current splitting for variable gain control
US10175272B2 (en) Remote differential voltage sensing
US20110140782A1 (en) Differential Gm-Boosting Circuit and Applications
JPS6014523B2 (ja) カスコ−ド増幅器回路
Dal Fabbro et al. An integrated CMOS instrumentation amplifier with improved CMRR
Lee Low-voltage op amp design and differential difference amplifier design using linear transconductor with resistor input
WO2001076346A2 (en) High-gain, very wide common mode range, self biased operational amplifier
CN109075754B (zh) 单端仪表折叠式栅-阴放大器
US7432766B2 (en) Front end for an instrumentation amplifier
JPS6282704A (ja) 増幅回路
JP7480473B2 (ja) 増幅回路
WO1995035595A2 (en) Differential amplifier with common-mode rejection for low supply voltages
EP1601100A1 (en) Transistor amplifying stage
US6407637B1 (en) Differential current mirror and method
US6249184B1 (en) Rail-to-rail input stage
JP2018107644A (ja) 増幅器
US7113040B2 (en) Differential amplifier
US20100060359A1 (en) Low Headroom X-Bridge Transconductor
RU2400925C1 (ru) Дифференциальный операционный усилитель

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant