WO2023149028A1 - シリアルデータ送信回路、シリアルデータ受信回路、モータドライバ、及び車両 - Google Patents

シリアルデータ送信回路、シリアルデータ受信回路、モータドライバ、及び車両 Download PDF

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康裕 宮越
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P29/00—Arrangements for regulating or controlling electric motors, appropriate for both AC and DC motors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter

Definitions

  • the inventions disclosed in this specification relate to serial data transmission circuits, serial data reception circuits, motor drivers, and vehicles.
  • control technology has been developed in which one controller controls multiple semiconductor integrated circuit devices through serial data communication.
  • serial data is transmitted for each semiconductor integrated circuit device controlled by one microcomputer. Therefore, when setting parameters are updated in a plurality of semiconductor integrated circuit circuit devices, the setting parameters are updated at different timings in each of the plurality of semiconductor integrated circuit circuit devices.
  • a serial data transmission circuit disclosed in this specification includes a first output terminal, a second output terminal, a plurality of third output terminals, and a fourth output terminal.
  • the first output terminal is configured to output a serial clock.
  • the second output terminal is configured to output serial data.
  • the plurality of third output terminals are configured to output a selection signal for selecting one of the plurality of serial data receiving circuits.
  • the fourth output terminal is configured to output a synchronization signal for synchronizing the timing at which the setting parameters of the plurality of serial data receiving circuits are updated based on the serial data.
  • the serial data receiving circuit disclosed in this specification includes first to fourth input terminals and a storage section.
  • the first input terminal is configured to receive a serial clock.
  • the second input terminal is configured to receive serial data.
  • the third input terminal is configured to receive a select signal.
  • the fourth input terminal is configured to receive a synchronization signal.
  • the storage unit is configured to store setting parameters and update the setting parameters based on the serial data and the selection signal at timing based on the synchronization signal.
  • the motor driver disclosed in this specification includes a serial data transmission circuit configured as described above, a plurality of serial data reception circuits, and a plurality of serial data reception circuits configured to be controlled by the plurality of serial data reception circuits. and a power element.
  • Each of the plurality of serial data receiving circuits is a serial data receiving circuit having the above configuration.
  • the vehicle disclosed in this specification includes the motor driver configured as described above and a motor configured to be driven by the motor driver.
  • serial data transmission circuit the serial data reception circuit, the motor driver, and the vehicle disclosed in this specification, it is possible to synchronize the update timings of the setting parameters of a plurality of serial data reception circuits.
  • FIG. 1 is a diagram showing a schematic configuration of a motor driver according to an embodiment.
  • FIG. 2 is a diagram showing a schematic configuration of a gate driver.
  • FIG. 3 is a diagram showing a schematic configuration of the microcontroller.
  • 4 is a timing chart showing an example of SPI control in the motor driver shown in FIG. 1.
  • FIG. 5 is a diagram showing a schematic configuration of a motor driver according to a comparative example.
  • FIG. 6 is a timing chart showing an example of SPI control in the motor driver shown in FIG. 7 is a timing chart showing another example of SPI control in the motor driver shown in FIG. 1.
  • FIG. FIG. 8 is an external view of the vehicle.
  • FIG. 1 is a diagram showing a schematic configuration of a motor driver MD1 (hereinafter abbreviated as "motor driver MD1”) according to the embodiment.
  • the motor driver MD1 drives the motor M1.
  • motor M1 is a three-phase motor.
  • the motor driver MD1 includes gate drivers 1-6, a microcontroller 7, power elements P1-P6, and diodes D1-D6.
  • the gate drivers 1-6 drive the power elements P1-P6 under the control of the microcontroller 7, respectively.
  • Each of the gate drivers 1-6 has an input terminal SCLK, an input terminal MOSI, an output terminal MISO, an input terminal CS, an input terminal SYNC, and an output terminal OUT.
  • Each of the gate drivers 1-6 is a serial data receiving circuit.
  • the microcontroller 7 performs SPI (Serial Peripheral Interface) communication with the gate drivers 1-6 to control the gate drivers 1-6.
  • the microcontroller 7 has an output terminal SCLK, an output terminal MOSI, an input terminal MISO, output terminals CS1 to CS6, and an output terminal SYNC.
  • the microcontroller 7 is a serial data transmission circuit.
  • the output terminal SCLK of the microcontroller 7 is connected to each input terminal SCLK of the gate drivers 1-6.
  • An output terminal MOSI of the microcontroller 7 is connected to each input terminal MOSI of the gate drivers 1-6.
  • An input terminal MISO of the microcontroller 7 is connected to each output terminal MISO of the gate drivers 1-6.
  • Output terminals CS1-CS6 of the microcontroller 7 are connected to input terminals CS of the gate drivers 1-6, respectively.
  • An output terminal SYNC of the microcontroller 7 is connected to each input terminal SYNC of the gate drivers 1-6.
  • the power elements P1 to P6 are N-channel MOSFETs (metal-oxide-semiconductor field-effect transistors).
  • the power elements P1 to P6 may be power elements other than N-channel MOSFETs, such as insulated gate bipolar transistors.
  • a drive voltage VDRV which is a constant voltage, is applied to the drain of the power element P1.
  • the drain of the power device P1 is connected to the cathode of the diode D1.
  • the gate of the power element P1 is connected to the output terminal OUT of the gate driver 1.
  • the backgate and source of power element P1 are connected to the anode of diode D1, the U-phase coil (not shown) of motor M1, the drain of power element P2, and the cathode of diode D2.
  • a gate of the power element P2 is connected to an output terminal OUT of the gate driver 2.
  • FIG. The backgate and source of power device P2 are connected to the anode of diode D2 and ground potential.
  • a driving voltage VDRV which is a constant voltage, is applied to the drain of the power element P3. Also, the drain of the power element P3 is connected to the cathode of the diode D3. The gate of the power element P3 is connected to the output terminal OUT of the gate driver 3.
  • the back gate and source of power element P3 are connected to the anode of diode D3, the V-phase coil (not shown) of motor M1, the drain of power element P4, and the cathode of diode D4.
  • a gate of the power element P4 is connected to an output terminal OUT of the gate driver 4.
  • FIG. The backgate and source of power device P4 are connected to the anode of diode D4 and ground potential.
  • a drive voltage VDRV which is a constant voltage, is applied to the drain of the power element P5.
  • the drain of the power device P5 is connected to the cathode of the diode D5.
  • the gate of the power element P5 is connected to the output terminal OUT of the gate driver 5.
  • FIG. The back gate and source of power element P5 are connected to the anode of diode D5, the W-phase coil (not shown) of motor M1, the drain of power element P6, and the cathode of diode D6.
  • a gate of the power element P6 is connected to an output terminal OUT of the gate driver 6.
  • FIG. The backgate and source of power device P6 are connected to the anode of diode D6 and ground potential.
  • each of the diodes D1 to D6 may be a body diode of each of the power elements P1 to P6.
  • FIG. 2 is a diagram showing a schematic configuration of the gate driver 1. As shown in FIG.
  • the gate driver 1 includes logic circuits L1 and L2 and transistors Q1 and Q2.
  • the transistor Q1 is a P-channel MOSFET and the transistor Q2 is an N-channel MOSFET.
  • the logic circuit L1 is connected to the input terminal SCLK, the input terminal MOSI, the output terminal MISO, the input terminal CS, and the input terminal SYNC.
  • Logic circuit L2 is connected to the gates of transistors Q1 and Q2. Each drain of the transistors Q1 and Q2 is connected to the output terminal OUT. A first voltage is applied to the source of the transistor Q1, and a second voltage lower than the first voltage is applied to the source of the transistor Q2.
  • the logic circuit L1 and the logic circuit L2 are electrically insulated by a coupling circuit (not shown).
  • the logic circuit L1 includes a register R1 and a buffer memory B1.
  • the register R1 stores setting parameters for when the gate driver 1 is activated.
  • the buffer memory B1 temporarily stores the update data when the update data of the setting parameters related to the activation of the gate driver 1 is sent from the microcontroller 7 by SPI communication.
  • the logic circuit L2 includes a register R2 and a buffer memory B2.
  • the register R2 stores setting parameters regarding the operation of the gate driver 1 .
  • the buffer memory B2 temporarily stores the update data when the update data of the setting parameters related to the operation of the gate driver 1 is sent from the microcontroller 7 by SPI communication.
  • Setting parameters related to the operation of the gate driver 1 include, for example, setting parameters related to the slew rate at turn-on and turn-off of the power element 1 .
  • the schematic configuration of the gate drivers 2 to 6 is the same as the schematic configuration of the gate driver 1 described above.
  • FIG. 3 is a diagram showing a schematic configuration of the microcontroller 7. As shown in FIG.
  • the microcontroller 7 includes a serial clock generation section 71 , a serial data generation section 72 , a selection signal generation section 73 , a synchronization signal generation section 74 and a logic circuit 75 .
  • the serial clock generator 71 generates a serial clock.
  • the serial clock is output from the output terminal SCLK to the outside of the microcontroller 7 by the logic circuit 75 .
  • the serial data generation unit 72 generates serial data.
  • the serial data is output to the outside of the microcontroller 7 from the output terminal MOSI by the logic circuit 75 .
  • the selection signal generator 73 generates a selection signal. More specifically, the selection signal generator 73 generates selection signals for gate driver 1 to gate driver 6 . Selection signals for gate driver 1 to gate driver 6 are output to the outside of microcontroller 7 from output terminals CS1 to CS6 by logic circuit 75, respectively.
  • the selection signal for gate driver 1 is a signal for selecting gate driver 1 from among gate drivers 1-6.
  • the selection signal for the gate driver 2 is a signal for selecting the gate driver 2 from among the gate drivers 1-6.
  • the selection signal for the gate driver 3 is a signal for selecting the gate driver 3 from among the gate drivers 1-6.
  • the selection signal for the gate driver 4 is a signal for selecting the gate driver 4 from among the gate drivers 1-6.
  • the selection signal for the gate driver 5 is a signal for selecting the gate driver 5 from among the gate drivers 1-6.
  • the selection signal for the gate driver 6 is a signal for selecting the gate driver 6 from among the gate drivers 1-6.
  • the synchronization signal generator 74 generates a synchronization signal.
  • the synchronization signal is output from the output terminal SYNC by the logic circuit 75 to the outside of the microcontroller 7 .
  • the synchronization signal is a signal for synchronizing the timing at which the setting parameters of the gate drivers 1-6 are updated based on the serial data.
  • the microcontroller 7 is configured to include a serial clock generator 71 , a serial data generator 72 , a selection signal generator 73 , and a synchronization signal generator 74 . Therefore, the microcontroller 7 does not need to supply a serial clock, serial data, selection signal, and synchronization signal from the outside.
  • At least one of the serial clock generator 71, the serial data generator 72, the selection signal generator 73, and the synchronization signal generator 74 may be removed from the microcontroller 7.
  • the microcontroller 7 is configured to receive a serial clock generated outside the microcontroller 7 .
  • FIG. 4 is a timing chart showing an example of SPI control in the motor driver MD1.
  • SCLK in FIG. 4 indicates the serial clock output from the output terminal SCLK of the microcontroller 7.
  • MOSI in FIG. 4 indicates serial data output from the output terminal MOSI of the microcontroller 7 .
  • CS1 to CS6 in FIG. 4 indicate the selection signal for the gate driver 1 to the selection signal for the gate driver 6 output from the output terminals CS1 to CS6 of the microcontroller 7, respectively.
  • R2_1 to R2_6 in FIG. 4 indicate setting parameters stored in the registers R2 of the gate drivers 1 to 6, respectively.
  • SYNC in FIG. 4 indicates the synchronization signal output from the output terminal SYNC of the microcontroller 7 .
  • the gate driver 1 is selected while the selection signal CS1 for the gate driver 1 is at LOW level.
  • the gate driver 1 receives the serial data MOSI during the period when the select signal CS1 for the gate driver 1 is at LOW level.
  • the serial data MOSI during the period when the selection signal CS1 for the gate driver 1 is at LOW level is the serial data designated by the address in the register R2, and is set during the operation of the gate driver 1. This is parameter update data.
  • the serial data MOSI during the period when the select signal CS1 for the gate driver 1 is at LOW level is temporarily stored in the buffer memory B2 of the gate driver 1.
  • the selection signal CS2 for the gate driver 2 to the selection signal CS6 for the gate driver 6 and the gate drivers 2 to 6 are the same as the selection signal CS1 for the gate driver 1 and the gate driver 1, so the description is omitted.
  • the data temporarily stored in the buffer memories B2 of the gate drivers 1-6 are transferred to the gate drivers 1-6 at the timing when the falling edge of the serial clock SCLK appears during the period when the synchronous signal SYNC is at the LOW level.
  • register R2 each setting parameter regarding the operation of each of the gate drivers 1 to 6 stored by each register R2 of the gate drivers 1 to 6 is updated at the same time. As a result, it is possible to suppress the occurrence of a time lag between the operations of the power elements P1 to P6. Therefore, even if the setting parameters are changed while the motor driver MD1 is operating, the motor driver MD can appropriately drive the motor M1.
  • FIG. 5 is a diagram showing a schematic configuration of a motor driver MD11 (hereinafter abbreviated as "motor driver MD11") according to a comparative example.
  • the motor driver MD11 has a configuration in which the gate drivers 1 to 6 and the microcontroller 7 are replaced with the gate drivers 11 to 16 and the microcontroller 17 in the motor driver MD1.
  • the gate drivers 11-16 differ from the gate drivers 1-6 in that they do not have an input terminal SYNC, and are otherwise the same as the gate drivers 1-6.
  • the microcontroller 17 is different from the microcontroller 7 in that it does not include the synchronization signal generator 74 (see FIG. 3) and the output terminal SYNC, and is similar to the microcontroller 7 in other respects.
  • FIG. 6 is a timing chart showing an example of SPI control in the motor driver MD11.
  • the gate driver 11 is selected while the selection signal CS1 for the gate driver 11 is at LOW level.
  • the gate driver 11 receives the serial data MOSI during the period when the select signal CS1 for the gate driver 11 is at LOW level.
  • the serial data MOSI during the period when the selection signal CS1 for the gate driver 11 is at the LOW level is the serial data whose address in the register R2 is specified, and is set during the operation of the gate driver 11. This is parameter update data.
  • the serial data MOSI during the period when the selection signal CS1 for the gate driver 11 is at LOW level is temporarily stored in the buffer memory B2 of the gate driver 11.
  • the data temporarily stored in the buffer memory B2 of the gate driver 11 is written to the register R2 of the gate driver 11 at the timing when the selection signal CS1 for the gate driver 11 switches from LOW level to HIGH level.
  • the selection signal CS2 for the gate driver 12 to the selection signal CS6 for the gate driver 16 and the gate drivers 12 to 16 are the same as the selection signal CS1 for the gate driver 11 and the gate driver 11, so the description is omitted.
  • each setting parameter related to the operation of each of the gate drivers 1-6 stored in each register R2 of the gate drivers 1-6 is updated sequentially. Therefore, in the motor driver MD11, if the setting parameters are changed during the operation of the motor driver MD11, a time lag occurs between the operations of the power elements P1 to P6, and the motor driver MD11 appropriately drives the motor M1. may not be possible.
  • the setting parameters related to the activation of each of the gate drivers 1 to 6 are also updated at the timing when the falling edge of the serial clock SCLK appears while the synchronization signal SYNC is at LOW level. good too.
  • the setting parameters relating to the start-up of each of the gate drivers 1-6 may be updated at the same time as the setting parameters relating to the operation of each of the gate drivers 1-6.
  • the setting parameters related to the activation of each of the gate drivers 1 to 6 may be sequentially updated by the same control as the motor driver MD11. In this case, since updating is performed without waiting for the timing of synchronization, setting parameters related to the startup of each of the gate drivers 1 to 6 can be quickly updated. It should be noted that the setting parameters for the startup of each of the gate drivers 1 to 6 only affect the startup of the motor driver MD1. For this reason, even if the setting parameters relating to the activation of the gate drivers 1 to 6 are not updated at the same time, there is no time lag between the operations of the power elements P1 to P6.
  • FIG. 7 is a timing chart showing another example of SPI control in the motor driver MD1.
  • control is also possible in which the setting parameters of only the gate drivers 2, 4, and 6 are updated simultaneously. Also, for example, control is possible in which setting parameters of only the gate drivers 1 and 2 that control the U phase of the motor M1 are simultaneously updated.
  • the motor driver MD1 and the motor M1 described above are mounted on the vehicle X shown in FIG. 8, for example.
  • the motor M1 may be a motor that applies torque to the driving wheels of the vehicle X, or may be a motor that applies torque to a rotating body other than the driving wheels of the vehicle X.
  • the serial data transmission circuit and the serial data reception circuit are mounted on the motor driver, but the serial data transmission circuit and the serial data reception circuit may be mounted on products other than the motor driver.
  • the serial data transmission circuit and serial data reception circuit may be incorporated into a power factor correction circuit within an AC/DC converter.
  • SPI communication is used as serial data communication in the above embodiment, it is not limited to SPI communication, and serial data communication other than SPI communication may be used.
  • the serial data transmission circuit (7) described above includes a first output terminal (SCLK) configured to output a serial clock, a second output terminal (MOSI) configured to output serial data, a plurality of third output terminals (CS1 to CS6) configured to output a selection signal for selecting one from a plurality of serial data receiving circuits; and a fourth output terminal (SYNC) configured to output a synchronization signal for synchronizing timing updated based on data (first configuration).
  • SCLK serial clock
  • MOSI second output terminal
  • CS1 to CS6 plurality of third output terminals
  • SYNC fourth output terminal
  • the serial data transmission circuit having the first configuration can synchronize the timing of updating the setting parameters of a plurality of serial data reception circuits.
  • a serial clock generation unit (71) configured to generate the serial clock and a serial data generation unit (72) configured to generate the serial data ), a selection signal generation unit (73) configured to generate the selection signal, and a synchronization signal generation unit (74) configured to generate the synchronization signal (second configuration).
  • the serial data transmission circuit having the second configuration does not require external supply of a serial clock, serial data, selection signal, and synchronization signal.
  • the serial data receiving circuits (1-6) described above have a first input terminal (SCLK) configured to receive a serial clock, a second input terminal (MOSI) configured to receive serial data, a third input terminal (CS1-CS6) configured to receive a selection signal; a fourth input terminal (SYNC) configured to receive a synchronization signal; and a timing for storing configuration parameters and based on said synchronization signal.
  • a storage unit (R1, R2) configured to update the setting parameter based on the serial data and the selection signal (third configuration).
  • the serial data receiving circuit having the third configuration can synchronize the timing of updating its own setting parameters with the timing of updating the setting parameters of other serial data receiving circuits.
  • the setting parameter is a first setting parameter
  • the storage unit is a first storage unit, and stores a second setting parameter different from the first setting parameter
  • the configuration (fourth configuration) may include a second storage configured to update the second setting parameter based on the serial data at a timing based on the selection signal.
  • the serial data receiving circuit having the fourth configuration described above can quickly update the setting parameters that do not require synchronization of update timing by using the setting parameters that do not require synchronization of update timing as the second setting parameters.
  • the motor driver (MD1) described above is configured so as to be controlled by the serial data transmission circuit, the plurality of serial data reception circuits, and the plurality of serial data reception circuits of the first or second configuration.
  • each of the plurality of serial data receiving circuits is the serial data receiving circuit of the third or fourth configuration (fifth configuration). be.
  • the motor driver having the fifth configuration can suppress the occurrence of a time lag between operations of the plurality of power elements.
  • the vehicle (X) described above has a configuration (sixth configuration) including the motor driver of the fifth configuration and a motor (M1) configured to be driven by the motor driver.
  • the motor driver can appropriately drive the motor even if the setting parameters are changed during operation of the motor driver.

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Abstract

シリアルデータ送信回路は、第１出力端子と、第２出力端子と、複数の第３出力端子と、第４出力端子と、を備える。前記第１出力端子は、シリアルクロックを出力するように構成される。前記第２出力端子は、シリアルデータを出力するように構成される。前記複数の第３出力端子は、複数のシリアルデータ受信回路から１つを選択するための選択信号を出力するように構成される。前記第４出力端子は、前記複数のシリアルデータ受信回路の設定パラメータが前記シリアルデータに基づき更新されるタイミングを同期させるための同期信号を出力するように構成される。

Description

シリアルデータ送信回路、シリアルデータ受信回路、モータドライバ、及び車両
　本明細書中に開示されている発明は、シリアルデータ送信回路、シリアルデータ受信回路、モータドライバ、及び車両に関する。
　従来、１つのコントローラがシリアルデータ通信によって複数の半導体集積回路回路装置を制御する制御技術が開発されている。当該制御技術では、１つのマイクロコンピュータによって制御される半導体集積回路回路装置毎にシリアルデータが伝送される。このため、複数の半導体集積回路回路装置において設定パラメータが更新される場合、設定パラメータが複数の半導体集積回路回路装置それぞれで異なるタイミングで更新されていた。
特開２０１９－４５３９号公報
　例えば、上記の制御技術を、特許文献１に開示されているコントローラと、ドライバ内の複数のパワー素子駆動用半導体集積回路回路装置とに適用した場合、ドライバの動作中に設定パラメータが変更されると、複数のパワー素子の各動作間に時間的なずれが生じてドライバが適切にモータを駆動することができないおそれがあった。
　本明細書中に開示されているシリアルデータ送信回路は、第１出力端子と、第２出力端子と、複数の第３出力端子と、第４出力端子と、を備える。前記第１出力端子は、シリアルクロックを出力するように構成される。前記第２出力端子は、シリアルデータを出力するように構成される。前記複数の第３出力端子は、複数のシリアルデータ受信回路から１つを選択するための選択信号を出力するように構成される。前記第４出力端子は、前記複数のシリアルデータ受信回路の設定パラメータが前記シリアルデータに基づき更新されるタイミングを同期させるための同期信号を出力するように構成される。
　本明細書中に開示されているシリアルデータ受信回路は、第１～第４入力端子と、記憶部と、を備える。前記第１入力端子は、シリアルクロックを受け取るように構成される。前記第２入力端子は、シリアルデータを受け取るように構成される。前記第３入力端子は、選択信号を受け取るように構成される。前記第４入力端子は、同期信号を受け取るように構成される。前記記憶部は、設定パラメータを記憶し、前記同期信号に基づくタイミングで前記設定パラメータを前記シリアルデータ及び前記選択信号に基づき更新するように構成される。
　本明細書中に開示されているモータドライバは、上記構成のシリアルデータ送信回路と、前記複数のシリアルデータ受信回路と、前記複数のシリアルデータ受信回路それぞれによって制御されるように構成される複数のパワー素子と、を備える。前記複数のシリアルデータ受信回路それぞれは、上記構成のシリアルデータ受信回路である。
　本明細書中に開示されている車両は、上記構成のモータドライバと、前記モータドライバによって駆動するように構成されるモータと、を備える。
　本明細書中に開示されているシリアルデータ送信回路、シリアルデータ受信回路、モータドライバ、及び車両によれば、複数のシリアルデータ受信回路の設定パラメータが更新されるタイミングを同期させることができる。
図１は、実施形態に係るモータドライバの概略構成を示す図である。 図２は、ゲートドライバの概略構成を示す図である。 図３は、マイクロコントローラの概略構成を示す図である。 図４は、図１に示すモータドライバにおけるＳＰＩ制御の一例を示すタイミングチャートである。 図５は、比較例に係るモータドライバの概略構成を示す図である。 図６は、図５に示すモータドライバにおけるＳＰＩ制御の一例を示すタイミングチャートである。 図７は、図１に示すモータドライバにおけるＳＰＩ制御の他の例を示すタイミングチャートである。 図８は、車両の外観図である。
　図１は、実施形態に係るモータドライバＭＤ１（以下、「モータドライバＭＤ１」と略す）の概略構成を示す図である。
　モータドライバＭＤ１は、モータＭ１を駆動する。本実施形態では、モータＭ１は三相モータである。
　モータドライバＭＤ１は、ゲートドライバ１～６と、マイクロコントローラ７と、パワー素子Ｐ１～Ｐ６と、ダイオードＤ１～Ｄ６と、を備える。
　ゲートドライバ１～６それぞれは、マイクロコントローラ７の制御に基づきパワー素子Ｐ１～Ｐ６それぞれを駆動する。ゲートドライバ１～６それぞれは、入力端子ＳＣＬＫと、入力端子ＭＯＳＩと、出力端子ＭＩＳＯと、入力端子ＣＳと、入力端子ＳＹＮＣと、出力端子ＯＵＴと、を備える。ゲートドライバ１～６それぞれは、シリアルデータ受信回路である。
　マイクロコントローラ７は、ゲートドライバ１～６とＳＰＩ（Serial　Peripheral　Interface）通信を行い、ゲートドライバ１～６を制御する。マイクロコントローラ７は、出力端子ＳＣＬＫと、出力端子ＭＯＳＩと、入力端子ＭＩＳＯと、出力端子ＣＳ１～ＣＳ６と、出力端子ＳＹＮＣと、を備える。マイクロコントローラ７は、シリアルデータ送信回路である。
　マイクロコントローラ７の出力端子ＳＣＬＫは、ゲートドライバ１～６の各入力端子ＳＣＬＫに接続される。マイクロコントローラ７の出力端子ＭＯＳＩは、ゲートドライバ１～６の各入力端子ＭＯＳＩに接続される。マイクロコントローラ７の入力端子ＭＩＳＯは、ゲートドライバ１～６の各出力端子ＭＩＳＯに接続される。マイクロコントローラ７の出力端子ＣＳ１～ＣＳ６それぞれは、ゲートドライバ１～６それぞれの入力端子ＣＳに接続される。マイクロコントローラ７の出力端子ＳＹＮＣは、ゲートドライバ１～６の各入力端子ＳＹＮＣに接続される。
　本実施形態では、パワー素子Ｐ１～Ｐ６はＮチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor　field-effect　transistor）である。なお、パワー素子Ｐ１～Ｐ６は、Ｎチャネル型ＭＯＳＦＥＴ以外のパワー素子、例えば絶縁ゲート型バイポーラトランジスタであってもよい。
　パワー素子Ｐ１のドレインには、定電圧である駆動電圧ＶＤＲＶが印加される。また、パワー素子Ｐ１のドレインはダイオードＤ１のカソードに接続される。パワー素子Ｐ１のゲートはゲートドライバ１の出力端子ＯＵＴに接続される。パワー素子Ｐ１のバックゲート及びソースは、ダイオードＤ１のアソード、モータＭ１のＵ相コイル（不図示）、パワー素子Ｐ２のドレイン、及びダイオードＤ２のカソードに接続される。パワー素子Ｐ２のゲートはゲートドライバ２の出力端子ＯＵＴに接続される。パワー素子Ｐ２のバックゲート及びソースは、ダイオードＤ２のアソード及びグラウンド電位に接続される。
　パワー素子Ｐ３のドレインには、定電圧である駆動電圧ＶＤＲＶが印加される。また、パワー素子Ｐ３のドレインはダイオードＤ３のカソードに接続される。パワー素子Ｐ３のゲートはゲートドライバ３の出力端子ＯＵＴに接続される。パワー素子Ｐ３のバックゲート及びソースは、ダイオードＤ３のアソード、モータＭ１のＶ相コイル（不図示）、パワー素子Ｐ４のドレイン、及びダイオードＤ４のカソードに接続される。パワー素子Ｐ４のゲートはゲートドライバ４の出力端子ＯＵＴに接続される。パワー素子Ｐ４のバックゲート及びソースは、ダイオードＤ４のアソード及びグラウンド電位に接続される。
　パワー素子Ｐ５のドレインには、定電圧である駆動電圧ＶＤＲＶが印加される。また、パワー素子Ｐ５のドレインはダイオードＤ５のカソードに接続される。パワー素子Ｐ５のゲートはゲートドライバ５の出力端子ＯＵＴに接続される。パワー素子Ｐ５のバックゲート及びソースは、ダイオードＤ５のアソード、モータＭ１のＷ相コイル（不図示）、パワー素子Ｐ６のドレイン、及びダイオードＤ６のカソードに接続される。パワー素子Ｐ６のゲートはゲートドライバ６の出力端子ＯＵＴに接続される。パワー素子Ｐ６のバックゲート及びソースは、ダイオードＤ６のアソード及びグラウンド電位に接続される。
　なお、ダイオードＤ１～Ｄ６それぞれは、パワー素子Ｐ１～Ｐ６それぞれのボディダイオードであってもよい。
　次に、ゲートドライバ１の概略構成について説明する。図２は、ゲートドライバ１の概略構成を示す図である。
　ゲートドライバ１は、ロジック回路Ｌ１及びＬ２と、トランジスタＱ１及びＱ２と、を備える。本実施形態では、トランジスタＱ１はＰチャネル型ＭＯＳＦＥＴであり、トランジスタＱ２はＮチャネル型ＭＯＳＦＥＴである。
　ロジック回路Ｌ１は、入力端子ＳＣＬＫと、入力端子ＭＯＳＩと、出力端子ＭＩＳＯと、入力端子ＣＳと、入力端子ＳＹＮＣと、に接続される。ロジック回路Ｌ２は、トランジスタＱ１及びＱ２の各ゲートに接続される。トランジスタＱ１及びＱ２の各ドレインは、出力端子ＯＵＴに接続される。トランジスタＱ１のソースには第１電圧が印加され、トランジスタＱ２のソースには第１電圧より低い第２電圧が印加される。
　ロジック回路Ｌ１とロジック回路Ｌ２とはカップリング回路（不図示）によって電気的に絶縁されている。
　ロジック回路Ｌ１は、レジスタＲ１と、バッファメモリＢ１と、を備える。レジスタＲ１は、ゲートドライバ１の起動時に関する設定パラメータを記憶する。バッファメモリＢ１は、ＳＰＩ通信によってマイクロコントローラ７からゲートドライバ１の起動時に関する設定パラメータの更新データが送られてきたときに、当該更新データを一時的に記憶する。
　ロジック回路Ｌ２は、レジスタＲ２と、バッファメモリＢ２と、を備える。レジスタＲ２は、ゲートドライバ１の動作中に関する設定パラメータを記憶する。バッファメモリＢ２は、ＳＰＩ通信によってマイクロコントローラ７からゲートドライバ１の動作中に関する設定パラメータの更新データが送られてきたときに、当該更新データを一時的に記憶する。ゲートドライバ１の動作中に関する設定パラメータとしては、例えばパワー素子１のターンオン及びターンオフでのスルーレートに関する設定パラメータを挙げることができる。
　なお、ゲートドライバ２～６の概略構成は、上述したゲートドライバ１の概略構成と同様である。
　次に、マイクロコントローラ７の概略構成について説明する。図３は、マイクロコントローラ７の概略構成を示す図である。
　マイクロコントローラ７は、シリアルクロック生成部７１と、シリアルデータ生成部７２と、選択信号生成部７３と、同期信号生成部７４と、ロジック回路７５と、を備える。
　シリアルクロック生成部７１は、シリアルクロックを生成する。シリアルクロックは、ロジック回路７５によって出力端子ＳＣＬＫからマイクロコントローラ７の外部に出力される。
　シリアルデータ生成部７２は、シリアルデータを生成する。シリアルデータは、ロジック回路７５によって出力端子ＭＯＳＩからマイクロコントローラ７の外部に出力される。
　選択信号生成部７３は、選択信号を生成する。より詳細には、選択信号生成部７３は、ゲートドライバ１用選択信号～ゲートドライバ６用選択信号を生成する。ゲートドライバ１用選択信号～ゲートドライバ６用選択信号それぞれは、ロジック回路７５によって出力端子ＣＳ１～ＣＳ６それぞれからマイクロコントローラ７の外部に出力される。
　ゲートドライバ１用選択信号は、ゲートドライバ１～６の中からゲートドライバ１を選択するための信号である。ゲートドライバ２用選択信号は、ゲートドライバ１～６の中からゲートドライバ２を選択するための信号である。ゲートドライバ３用選択信号は、ゲートドライバ１～６の中からゲートドライバ３を選択するための信号である。ゲートドライバ４用選択信号は、ゲートドライバ１～６の中からゲートドライバ４を選択するための信号である。ゲートドライバ５用選択信号は、ゲートドライバ１～６の中からゲートドライバ５を選択するための信号である。ゲートドライバ６用選択信号は、ゲートドライバ１～６の中からゲートドライバ６を選択するための信号である。
　同期信号生成部７４は、同期信号を生成する。同期信号は、ロジック回路７５によって出力端子ＳＹＮＣからマイクロコントローラ７の外部に出力される。同期信号は、ゲートドライバ１～６の設定パラメータがシリアルデータに基づき更新されるタイミングを同期させるための信号である。
　本実施形態では、マイクロコントローラ７がシリアルクロック生成部７１、シリアルデータ生成部７２、選択信号生成部７３、及び同期信号生成部７４を備える構成である。このため、マイクロコントローラ７では、シリアルクロック、シリアルデータ、選択信号、及び同期信号の外部からの供給が不要になる。
　なお、本実施形態とは異なり、シリアルクロック生成部７１、シリアルデータ生成部７２、選択信号生成部７３、及び同期信号生成部７４の少なくとも一つがマイクロコントローラ７から取り除かれてもよい。例えば、シリアルクロック生成部７１がマイクロコントローラ７から取り除かれた場合、マイクロコントローラ７は、マイクロコントローラ７の外部で生成されたシリアルクロックを受け取る構成となる。
　図４は、モータドライバＭＤ１におけるＳＰＩ制御の一例を示すタイミングチャートである。
　図４中のＳＣＬＫは、マイクロコントローラ７の出力端子ＳＣＬＫから出力されるシリアルクロックを示している。
　図４中のＭＯＳＩは、マイクロコントローラ７の出力端子ＭＯＳＩから出力されるシリアルデータを示している。
　図４中のＣＳ１～ＣＳ６それぞれは、マイクロコントローラ７の出力端子ＣＳ１～ＣＳ６それぞれから出力されるゲートドライバ１用選択信号～ゲートドライバ６用選択信号を示している。
　図４中のＲ２＿１～Ｒ２＿６それぞれは、ゲートドライバ１～６それぞれのレジスタＲ２に記憶される設定パラメータを示している。
　図４中のＳＹＮＣは、マイクロコントローラ７の出力端子ＳＹＮＣから出力される同期信号を示している。
　ゲートドライバ１用選択信号ＣＳ１がＬＯＷレベルである期間、ゲートドライバ１が選択される。ゲートドライバ１は、ゲートドライバ１用選択信号ＣＳ１がＬＯＷレベルである期間のシリアルデータＭＯＳＩを受信する。図４に示す例では、ゲートドライバ１用選択信号ＣＳ１がＬＯＷレベルである期間のシリアルデータＭＯＳＩは、レジスタＲ２内のアドレスが指定されているシリアルデータであって、ゲートドライバ１の動作中に関する設定パラメータの更新データである。ゲートドライバ１用選択信号ＣＳ１がＬＯＷレベルである期間のシリアルデータＭＯＳＩは、ゲートドライバ１のバッファメモリＢ２に一時的に記憶される。
　ゲートドライバ２用選択信号ＣＳ２～ゲートドライバ６用選択信号ＣＳ６及びゲートドライバ２～６に関しては、ゲートドライバ１用選択信号ＣＳ１及びゲートドライバ１と同様であるため、説明を省略する。
　同期信号ＳＹＮＣがＬＯＷレベルである期間においてシリアルクロックＳＣＬＫの立下りエッジが出現するタイミングで、ゲートドライバ１～６の各バッファメモリＢ２に一時的に記憶されているデータがゲートドライバ１～６の各レジスタＲ２に書き込まれる。つまり、ゲートドライバ１～６の各レジスタＲ２によって記憶されているゲートドライバ１～６それぞれの動作中に関する各設定パラメータが同時に更新される。これにより、パワー素子Ｐ１～Ｐ６の各動作間に時間的なずれが生じることを抑制することができる。したがって、モータドライバＭＤ１の動作中に設定パラメータが変更されてもモータドライバＭＤが適切にモータＭ１を駆動することができる。
　次に、比較例について説明する。図５は、比較例に係るモータドライバＭＤ１１（以下、「モータドライバＭＤ１１」と略す）の概略構成を示す図である。
　モータドライバＭＤ１１は、モータドライバＭＤ１においてゲートドライバ１～６及びマイクロコントローラ７がゲートドライバ１１～１６及びマイクロコントローラ１７に置換された構成である。
　ゲートドライバ１１～１６は、入力端子ＳＹＮＣを備えない点でゲートドライバ１～６と相違し、それ以外の点でゲートドライバ１～６と同様である。
　マイクロコントローラ１７は、同期信号生成部７４（図３参照）及び出力端子ＳＹＮＣを備えない点でマイクロコントローラ７と相違し、それ以外の点でマイクロコントローラ７と同様である。
　図６は、モータドライバＭＤ１１におけるＳＰＩ制御の一例を示すタイミングチャートである。
　ゲートドライバ１１用選択信号ＣＳ１がＬＯＷレベルである期間、ゲートドライバ１１が選択される。ゲートドライバ１１は、ゲートドライバ１１用選択信号ＣＳ１がＬＯＷレベルである期間のシリアルデータＭＯＳＩを受信する。図６に示す例では、ゲートドライバ１１用選択信号ＣＳ１がＬＯＷレベルである期間のシリアルデータＭＯＳＩは、レジスタＲ２内のアドレスが指定されているシリアルデータであって、ゲートドライバ１１の動作中に関する設定パラメータの更新データである。ゲートドライバ１１用選択信号ＣＳ１がＬＯＷレベルである期間のシリアルデータＭＯＳＩは、ゲートドライバ１１のバッファメモリＢ２に一時的に記憶される。
　そして、ゲートドライバ１１用選択信号ＣＳ１がＬＯＷレベルからＨＩＧＨレベルに切り替わったタイミングで、ゲートドライバ１１のバッファメモリＢ２に一時的に記憶されているデータがゲートドライバ１１のレジスタＲ２に書き込まれる。
　ゲートドライバ１２用選択信号ＣＳ２～ゲートドライバ１６用選択信号ＣＳ６及びゲートドライバ１２～１６に関しては、ゲートドライバ１１用選択信号ＣＳ１及びゲートドライバ１１と同様であるため、説明を省略する。
　モータドライバＭＤ１１では、ゲートドライバ１～６の各レジスタＲ２によって記憶されているゲートドライバ１～６それぞれの動作中に関する各設定パラメータが順次更新される。したがって、モータドライバＭＤ１１では、モータドライバＭＤ１１の動作中に設定パラメータが変更されると、パワー素子Ｐ１～Ｐ６の各動作間に時間的なずれが生じてモータドライバＭＤ１１が適切にモータＭ１を駆動することができないおそれがある。
　次に、ゲートドライバ１～６それぞれの起動時に関する設定パラメータの更新について説明する。
　モータドライバＭＤ１におけるＳＰＩ制御において、ゲートドライバ１～６それぞれの起動時に関する設定パラメータも、同期信号ＳＹＮＣがＬＯＷレベルである期間においてシリアルクロックＳＣＬＫの立下りエッジが出現するタイミングで更新されるようにしてもよい。つまり、ゲートドライバ１～６それぞれの起動時に関する設定パラメータも、ゲートドライバ１～６それぞれの動作中に関する各設定パラメータと同様に同時に更新されるようにしてもよい。
　また、モータドライバＭＤ１におけるＳＰＩ制御において、ゲートドライバ１～６それぞれの起動時に関する設定パラメータは、モータドライバＭＤ１１と同様の制御によって順次更新されるようにしてもよい。この場合、同期のタイミングを待たずに更新が実行されるので、ゲートドライバ１～６それぞれの起動時に関する設定パラメータを早く更新することができる。なお、ゲートドライバ１～６それぞれの起動時に関する設定パラメータはモータドライバＭＤ１の起動に影響するだけである。このため、ゲートドライバ１～６それぞれの起動時に関する設定パラメータが同時に更新されなくても、パワー素子Ｐ１～Ｐ６の各動作間に時間的なずれが生じることはない。
　次に、変形例について説明する。
　図７は、モータドライバＭＤ１におけるＳＰＩ制御の他の例を示すタイミングチャートである。
　図７に示す制御では、同期信号ＳＹＮＣがＬＯＷレベルである期間においてシリアルクロックＳＣＬＫの立下りエッジが出現するタイミングで、ゲートドライバ１、３、及び５の各バッファメモリＢ２に一時的に記憶されているデータがゲートドライバ１、３、及び５の各レジスタＲ２に書き込まれる。つまり、図７に示す制御では、ゲートドライバ１、３、及び５のみの設定パラメータが同時に更新される。
　なお、図７に示す制御とは逆に、ゲートドライバ２、４、及び６のみの設定パラメータが同時に更新される制御も可能である。また、例えば、モータＭ１のＵ相を制御するゲートドライバ１及び２のみの設定パラメータが同時に更新される制御も可能である。
　上述したモータドライバＭＤ１及びモータＭ１は、例えば図８に示す車両Ｘに搭載される。モータＭ１は、車両Ｘの駆動輪にトルクを与えるモータであってもよく、車両Ｘの駆動輪以外の回転体にトルクを与えるモータであってもよい。
　本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば、上記実施形態では、シリアルデータ送信回路及びシリアルデータ受信回路がモータドライバに搭載されたが、シリアルデータ送信回路及びシリアルデータ受信回路はモータドライバ以外の製品に搭載されてもよい。例えば、シリアルデータ送信回路及びシリアルデータ受信回路は、ＡＣ／ＤＣコンバータ内の力率改善回路に搭載されてもよい。
　例えば、上記実施形態では、シリアルデータ通信としてＳＰＩ通信が用いられているが、ＳＰＩ通信に限定されることはなく、ＳＰＩ通信以外のシリアルデータ通信が用いられてもよい。
　以上説明したシリアルデータ送信回路（７）は、シリアルクロックを出力するように構成される第１出力端子（ＳＣＬＫ）と、シリアルデータを出力するように構成される第２出力端子（ＭＯＳＩ）と、複数のシリアルデータ受信回路から１つを選択するための選択信号を出力するように構成される複数の第３出力端子（ＣＳ１～ＣＳ６）と、前記複数のシリアルデータ受信回路の設定パラメータが前記シリアルデータに基づき更新されるタイミングを同期させるための同期信号を出力するように構成される第４出力端子（ＳＹＮＣ）と、を備える構成（第１の構成）である。
　上記第１の構成であるシリアルデータ送信回路は、複数のシリアルデータ受信回路の設定パラメータが更新されるタイミングを同期させることができる。
　上記第１の構成であるシリアルデータ送信回路において、前記シリアルクロックを生成するように構成されるシリアルクロック生成部（７１）と、前記シリアルデータを生成するように構成されるシリアルデータ生成部（７２）と、前記選択信号を生成するように構成される選択信号生成部（７３）と、前記同期信号を生成するように構成される同期信号生成部（７４）と、を備える構成（第２の構成）にしてもよい。
　上記第２の構成であるシリアルデータ送信回路は、シリアルクロック、シリアルデータ、選択信号、及び同期信号の外部からの供給が不要になる。
　以上説明したシリアルデータ受信回路（１～６）は、シリアルクロックを受け取るように構成される第１入力端子（ＳＣＬＫ）と、シリアルデータを受け取るように構成される第２入力端子（ＭＯＳＩ）と、選択信号を受け取るように構成される第３入力端子（ＣＳ１～ＣＳ６）と、同期信号を受け取るように構成される第４入力端子（ＳＹＮＣ）と、設定パラメータを記憶し、前記同期信号に基づくタイミングで前記設定パラメータを前記シリアルデータ及び前記選択信号に基づき更新するように構成される記憶部（Ｒ１、Ｒ２）と、を備える構成（第３の構成）である。
　上記第３の構成であるシリアルデータ受信回路は、自己の設定パラメータが更新されるタイミングと、他のシリアルデータ受信回路の設定パラメータが更新されるタイミングと、を同期させることができる。
　上記第３の構成であるシリアルデータ受信回路において、前記設定パラメータは第１設定パラメータであり、前記記憶部は第１記憶部であり、前記第１設定パラメータと異なる第２設定パラメータを記憶し、前記選択信号に基づくタイミングで前記第２設定パラメータを前記シリアルデータに基づき更新するように構成される第２記憶部を備える構成（第４の構成）であってもよい。
　上記第４の構成であるシリアルデータ受信回路は、更新タイミングの同期が不要な設定パラメータを第２設定パラメータとすることで、更新タイミングの同期が不要な設定パラメータを早く更新することができる。
　以上説明したモータドライバ（ＭＤ１）は、上記第１又は第２の構成であるシリアルデータ送信回路と、前記複数のシリアルデータ受信回路と、前記複数のシリアルデータ受信回路それぞれによって制御されるように構成される複数のパワー素子（Ｐ１～Ｐ６）と、を備え、前記複数のシリアルデータ受信回路それぞれは、上記第３又は第４の構成であるシリアルデータ受信回路である構成（第５の構成）である。
　上記第５の構成であるモータドライバは、複数のパワー素子の各動作間に時間的なずれが生じることを抑制することができる。
　以上説明した車両（Ｘ）は、上記第５の構成であるモータドライバと、前記モータドライバによって駆動するように構成されるモータ（Ｍ１）と、を備える構成（第６の構成）である。
　上記第６の構成である車両では、モータドライバの動作中に設定パラメータが変更されてもモータドライバが適切にモータを駆動することができる。
　　　１～６、１１～１６　ゲートドライバ
　　　７、１７　マイクロコントローラ
　　　７１　シリアルクロック生成部
　　　７２　シリアルデータ生成部
　　　７３　選択信号生成部
　　　７４　同期信号生成部
　　　７５、Ｌ１、Ｌ２　ロジック回路
　　　Ｂ１、Ｂ２　バッファメモリ
　　　ＣＳ、ＭＩＳＯ、ＭＯＳＩ、ＳＣＬＫ、ＳＹＮＣ　入力端子
　　　ＣＳ１～ＣＳ６、ＭＩＳＯ、ＭＯＳＩ、ＳＣＬＫ、ＳＹＮＣ　出力端子
　　　Ｄ１～Ｄ６　ダイオード
　　　ＭＤ１　実施形態に係るモータドライバ
　　　ＭＤ１１　比較例に係るモータドライバ
　　　Ｐ１～Ｐ６　パワー素子
　　　Ｑ１、Ｑ２　トランジスタ
　　　Ｒ１、Ｒ２　レジスタ
　　　Ｘ　車両

Claims (6)

  1. 　シリアルクロックを出力するように構成される第１出力端子と、
    　シリアルデータを出力するように構成される第２出力端子と、
    　複数のシリアルデータ受信回路から１つを選択するための選択信号を出力するように構成される複数の第３出力端子と、
    　前記複数のシリアルデータ受信回路の設定パラメータが前記シリアルデータに基づき更新されるタイミングを同期させるための同期信号を出力するように構成される第４出力端子と、
    　を備える、シリアルデータ送信回路。
  2. 　前記シリアルクロックを生成するように構成されるシリアルクロック生成部と、
    　前記シリアルデータを生成するように構成されるシリアルデータ生成部と、
    　前記選択信号を生成するように構成される選択信号生成部と、
    　前記同期信号を生成するように構成される同期信号生成部と、
    　を備える、請求項１に記載のシリアルデータ送信回路。
  3. 　シリアルクロックを受け取るように構成される第１入力端子と、
    　シリアルデータを受け取るように構成される第２入力端子と、
    　選択信号を受け取るように構成される第３入力端子と、
    　同期信号を受け取るように構成される第４入力端子と、
    　設定パラメータを記憶し、前記同期信号に基づくタイミングで前記設定パラメータを前記シリアルデータ及び前記選択信号に基づき更新するように構成される記憶部と、
    　を備える、シリアルデータ受信回路。
  4. 　前記設定パラメータは第１設定パラメータであり、
    　前記記憶部は第１記憶部であり、
    　前記第１設定パラメータと異なる第２設定パラメータを記憶し、前記選択信号に基づくタイミングで前記第２設定パラメータを前記シリアルデータに基づき更新するように構成される第２記憶部を備える、請求項３に記載のシリアルデータ受信回路。
  5. 　請求項１又は請求項２に記載のシリアルデータ送信回路と、
    　前記複数のシリアルデータ受信回路と、
    　前記複数のシリアルデータ受信回路それぞれによって制御されるように構成される複数のパワー素子と、を備え、
    　前記複数のシリアルデータ受信回路それぞれは、請求項３又は請求項４に記載のシリアルデータ受信回路である、モータドライバ。
  6. 　請求項５に記載のモータドライバと、
    　前記モータドライバによって駆動するように構成されるモータと、
    　を備える、車両。
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