WO2023139687A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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賢太 中原
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三菱電機株式会社
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Definitions

  • the present disclosure relates to a semiconductor device and a method of manufacturing a semiconductor device.
  • Patent Document 1 discloses a semiconductor device including a capacitor.
  • An object of the present disclosure is to solve the above problem, and to provide a semiconductor device capable of reducing the stress generated in the capacitor due to the temperature change of the semiconductor device, thereby suppressing damage to the capacitor.
  • the semiconductor device of the present disclosure includes an insulating substrate, a semiconductor element, a capacitor, a first lead having a surface, and a second lead having a surface, the insulating substrate including an insulating layer and a conductor pattern provided on the insulating layer, the semiconductor element being bonded onto the conductor pattern, the first lead being electrically connected to the semiconductor element, the surfaces of the first lead and the second lead facing each other, and the capacitor being disposed between the surfaces of the first lead and the second lead facing each other. and the capacitor is connected to the first lead and the second lead.
  • a semiconductor device that can reduce the stress generated in the capacitor due to the temperature change of the semiconductor device, thereby suppressing damage to the capacitor.
  • FIG. 1 is a top view showing the semiconductor device of Embodiment 1;
  • FIG. 1 is a side view showing the semiconductor device of Embodiment 1;
  • FIG. 10 is a top view showing a semiconductor device according to a second embodiment;
  • FIG. 13 is a side view showing the semiconductor device of the second embodiment;
  • FIG. 4 is a cross-sectional view of the semiconductor device of Embodiment 2 taken along line AA of FIG. 3;
  • FIG. 13 is a top view showing a semiconductor device of Embodiment 3;
  • FIG. 14 is a top view showing a semiconductor device of a fourth embodiment;
  • FIG. 8 is a cross-sectional view of the semiconductor device of Embodiment 4 taken along line BB of FIG. 7;
  • 8 is a flow chart showing a method of manufacturing a semiconductor device according to a second embodiment;
  • FIG. 1 is a top view showing a semiconductor device 101 of Embodiment 1.
  • FIG. 2 is a side view showing the semiconductor device 101 of Embodiment 1.
  • FIG. 1 is a top view showing a semiconductor device 101 of Embodiment 1.
  • FIG. 2 is a side view showing the semiconductor device 101 of Embodiment 1.
  • a semiconductor device 101 includes a semiconductor element 1 , solder 2 , insulating substrate 6 , wires 7 , wires 8 , 9 , base plate 10 , solder 11 , leads 12 a , leads 12 b , leads 13 , leads 14 , and capacitors 15 .
  • the insulating substrate 6 includes an insulating layer 4 , a conductive pattern 3 provided on one main surface of the insulating layer 4 , and a conductive pattern 5 provided on the other main surface of the insulating layer 4 .
  • the conductor pattern 5 is joined to the base plate 10 via solder 11.
  • the insulating substrate 6 is bonded onto the base plate 10 via the solder 11 .
  • the insulating substrate 6 may not have the conductor pattern 5. In that case, the insulating layer 4 is bonded to the base plate 10 .
  • the insulating layer 4 is directly bonded to the base plate 10, for example.
  • the base plate 10 and the insulating substrate 6 may be integrated by directly bonding the insulating layer 4 and the base plate 10 together.
  • the base plate 10 is attached to cooling fins, for example.
  • the semiconductor element 1 is a switching element.
  • the semiconductor element 1 is, for example, a bipolar transistor, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), an IGBT (Insulated-Gate Bipolar Transistor), or an RC-IGBT (Reverse-Conducting IGBT , reverse conducting IGBT).
  • FIG. 1 shows the case where the semiconductor device 101 includes one semiconductor element (that is, semiconductor element 1), the semiconductor device 101 may include a plurality of semiconductor elements.
  • the semiconductor device 101 may include multiple switching elements.
  • the semiconductor device 101 may include a switching element and a diode.
  • the conductor pattern 3 has a conductor pattern 3a, a conductor pattern 3b, a conductor pattern 3c and a conductor pattern 3d.
  • the semiconductor element 1 is bonded to the conductor pattern 3b via the solder 2. That is, the semiconductor element 1 is bonded onto the conductor pattern 3 via the solder 2 .
  • a semiconductor element 1 includes a signal electrode 1a and a power electrode 1b.
  • the signal electrode 1a is an electrode for inputting to the semiconductor element 1 a signal for controlling on/off of the semiconductor element 1, which is a switching element.
  • the signal electrode 1a is a gate electrode when the semiconductor element 1 is a MOSFET or an IGBT.
  • the signal electrode 1a is a base electrode when the semiconductor element 1 is a bipolar transistor.
  • the power electrode 1b is an emitter electrode when the semiconductor element 1 is an IGBT or a bipolar transistor.
  • the power electrode 1b is a source electrode when the semiconductor element 1 is a MOSFET.
  • a wire 7 connects the power electrode 1b and the conductor pattern 3a.
  • a wire 8 connects the power electrode 1b and the conductor pattern 3c.
  • a wire 9 connects the signal electrode 1a and the conductor pattern 3d.
  • the lead 12a is joined to the conductor pattern 3a.
  • the lead 12b is joined to the conductor pattern 3b.
  • the lead 13 is joined to the conductor pattern 3c.
  • the lead 14 is joined to the conductor pattern 3d.
  • Each of the leads 12a, 12b, 13, and 14 may be joined to the conductor pattern 3 via a joining material (not shown) such as solder, or may be joined directly to the conductor pattern 3.
  • the leads 12a and 12b are leads for power.
  • the leads 13 and 14 are leads for signals.
  • the lead 13 is electrically connected to the power electrode 1b through the conductor pattern 3c and the wire 8.
  • the potential of the power electrode 1b can be detected from the outside of the semiconductor device 101 through the lead 13.
  • the lead 14 is electrically connected to the signal electrode 1a via the conductor pattern 3d and the wire 9.
  • a gate signal for controlling the semiconductor element 1 can be input to the semiconductor element 1 from the outside of the semiconductor device 101 via the lead 14 .
  • the lead 13 has a surface 130.
  • Lead 14 has a surface 140 .
  • the leads 13 and 14 are, for example, flat leads.
  • the surfaces 130 and 140 are, for example, main surfaces of the flat lead 13 and the flat lead 14, respectively, and extend with a width.
  • the leads 13 and 14 are arranged so that the surfaces 130 and 140 face each other.
  • the surfaces 130 and 140 face each other in the in-plane direction of the insulating substrate 6 .
  • the capacitor 15 is, for example, a ceramic capacitor. Using a ceramic capacitor as capacitor 15 facilitates improving the performance of semiconductor device 101 .
  • the capacitor 15 is arranged between the plane 130 and the plane 140 . Capacitor 15 is connected to lead 13 and lead 14 .
  • the capacitor 15 is bonded, for example, to the surfaces 130 and 140 with a bonding material (not shown) such as solder.
  • capacitor 15 One electrode (not shown) of capacitor 15 is electrically connected to lead 13 and the other electrode (not shown) of capacitor 15 is electrically connected to lead 14 .
  • the capacitor 15 is mounted between the leads 13 and 14, the influence of the deformation of the insulating substrate 6 on the capacitor 15 is suppressed, and the stress generated in the capacitor 15 is reduced. This suppresses damage to the capacitor 15 and improves the reliability of the semiconductor device 101 .
  • Capacitor 15 may, for example, be at a distance from insulating substrate 6 greater than or equal to the distance between planes 130 and 140 . Capacitor 15 may be, for example, more than twice the distance between planes 130 and 140 from insulating substrate 6 .
  • the semiconductor element 1 is, for example, a semiconductor element using either a silicon semiconductor or a wide bandgap semiconductor.
  • a wide bandgap semiconductor is a semiconductor having a bandgap larger than that of a silicon semiconductor.
  • a wide bandgap semiconductor is, for example, a SiC semiconductor or a GaN semiconductor.
  • two leads (that is, leads 13 and 14) to which the capacitor 15 is connected are electrically connected to the same semiconductor element (that is, the semiconductor element 1).
  • two leads to which the capacitor 15 is connected may be electrically connected to different semiconductor elements.
  • the capacitor 15 may be connected to a power lead.
  • the semiconductor element 1 and the capacitor 15 may be sealed with a sealing material, and the semiconductor device 101 may include a case that accommodates the semiconductor element 1 inside.
  • FIG. 3 is a top view showing semiconductor device 102 of the second embodiment.
  • FIG. 4 is a side view showing semiconductor device 102 of the second embodiment.
  • 5 is a cross-sectional view taken along line AA of FIG. 3.
  • FIG. 3 is a top view showing semiconductor device 102 of the second embodiment.
  • FIG. 4 is a side view showing semiconductor device 102 of the second embodiment.
  • 5 is a cross-sectional view taken along line AA of FIG. 3.
  • the semiconductor device 102 differs from the semiconductor device 101 of the first embodiment in that it has a case 16 and the positions of the leads 13 and 14 are restricted by the case 16 .
  • Semiconductor device 102 differs from semiconductor device 101 of the first embodiment in that semiconductor element 1 and capacitor 15 are sealed with sealing material 17 .
  • the semiconductor device 102 of the present embodiment is similar to the semiconductor device 101 of the first embodiment in these other respects.
  • the sealing material 17 is omitted for easy viewing.
  • FIG. 4 only a part of the case 16 is shown for easy viewing, and the sealing material 17 is shown so as not to hide other elements.
  • the positions of the leads 13 and 14 are regulated by the case 16 to positions where the capacitor 15 can be mounted between the leads 13 and 14 .
  • the distance between the leads 13 and 14 can be suppressed, and the capacitor 15 can be easily mounted between the leads 13 and 14 during manufacturing.
  • the efficiency of work such as confirmation of the position where the capacitor 15 is to be mounted is improved. Therefore, productivity and yield are improved.
  • the positions of the leads 13 and 14 are less likely to be misaligned, the quality of the semiconductor device 102 is improved.
  • the leads 13 and 14 are, for example, insert-molded into the case 16 , whereby the positions of the leads 13 and 14 are regulated by the case 16 .
  • a protrusion 160 protruding toward the inside of the case 16 is provided on the inner peripheral surface of the case 16 .
  • the lead 13 faces the convex portion 160 on the side opposite to the surface 130
  • the lead 14 faces the convex portion 160 on the side opposite to the surface 140 .
  • the positions of the leads 13 and 14 are regulated by the protrusion 160 .
  • FIGS. 3 to 5 show a case where one protrusion is provided on the inner peripheral surface of the case 16, a plurality of protrusions may be provided on the inner peripheral surface of the case 16, and the protrusion facing the lead 13 on the side opposite to the surface 130 may be different from the protrusion facing the lead 14 on the side opposite to the surface 140.
  • the positions of the leads 13 and 14 may be regulated by insert molding the leads 13 and 14 into the case 16 , or the positions of the leads 13 and 14 may be regulated by the projection 160 .
  • the capacitor 15 is mounted between the leads 13 and 14, the stress generated in the capacitor 15 due to the temperature change of the semiconductor device 102 is reduced, the breakage of the capacitor 15 is suppressed, and the reliability of the semiconductor device 102 is improved.
  • FIG. 9 is a flow chart showing an example of the method for manufacturing the semiconductor device of this embodiment.
  • step S1 First, the insulating substrate 6 and the base plate 10 are joined (step S1). Next, the semiconductor element 1 is bonded to the insulating substrate 6 (step S2). Next, wiring is performed with wires 7, 8, and 9 (step S3).
  • the leads 13 and 14 are insert-molded into the case 16 so that the surfaces 130 and 140 face each other (step S4). At this time, the leads 13 and 14 are positioned so that the capacitor 15 can be mounted between the leads 13 and 14 .
  • the capacitor 15 is connected to the leads 13 and 14, and the capacitor 15 is mounted between the leads 13 and 14 (step S5).
  • the case 16 is attached to the base plate 10 (step S6).
  • the semiconductor element 1 and the capacitor 15 are sealed with the sealing material 17 (step S6).
  • Steps S4 and S5 may be performed before steps S1, S2 and S3, or may be performed in parallel with steps S1, S2 and S3. Moreover, step S5 may be performed after step S6 is performed.
  • FIG. 6 is a top view showing semiconductor device 103 of the third embodiment.
  • the lead 13 has a guide 13a protruding from the surface 130 in the perpendicular direction. Further, in the semiconductor device 103, the lead 14 has a guide 14a protruding from the surface 140 in the direction perpendicular to the plane.
  • the semiconductor device 103 is the same as the semiconductor device 101 of the first embodiment except for these points.
  • the guide 13 a faces the capacitor 15 in the in-plane direction of the surface 130 .
  • the guide 14 a faces the capacitor 15 with respect to the in-plane direction of the surface 140 .
  • the guides 13 a and 14 a are positioned between the capacitor 15 and the insulating substrate 6 .
  • the lead 13 is provided with the guide 13a and the lead 14 is provided with the guide 14a, thereby forming a pocket in which the capacitor 15 is mounted.
  • the position of the capacitor 15 in the in-plane direction of the surface 130 or the surface 140 is regulated by the guides 13a and 14a. This facilitates the positioning of the capacitor 15 when mounting the capacitor 15 on the lead 13 and the lead 14, thereby improving work efficiency. Moreover, since there is no need to support the capacitor 15 with a jig or the like, restrictions on the location where the capacitor 15 is mounted are relaxed.
  • the lead 13 has the guide 13a and the lead 14 has the guide 14a in this embodiment, the lead 13 may have the guide 13a or the lead 14 may have the guide 14a.
  • the capacitor 15 is mounted between the leads 13 and 14, the stress generated in the capacitor 15 due to the temperature change of the semiconductor device is reduced, the breakage of the capacitor 15 is suppressed, and the reliability of the semiconductor device 103 is improved.
  • the semiconductor element 1 and the capacitor 15 may be sealed with a sealing material, and the semiconductor device 103 may include a case that accommodates the semiconductor element 1 inside.
  • Semiconductor device 103 may include case 16 that regulates the positions of leads 13 and leads 14 in the same manner as semiconductor device 102 of the second embodiment.
  • FIG. 7 is a top view showing the semiconductor device 104 of the fourth embodiment.
  • FIG. 8 is a cross-sectional view of the semiconductor device 104 taken along line BB of FIG.
  • the semiconductor device 104 differs from the semiconductor device 101 of the first embodiment in that the capacitor 15 is connected to the leads 13 and 14 via the metal terminals 18 .
  • Semiconductor device 104 is similar to semiconductor device 101 of the first embodiment in other respects.
  • Two metal terminals 18 are attached to the capacitor 15 .
  • the two metal terminals 18 are attached to the capacitor 15 via a bonding material (not shown) such as solder.
  • Each of the two metal terminals 18 has a pressing portion 18a.
  • the pressing portion 18a has a convex shape toward the capacitor 15 side.
  • the pressing portion 18a of one metal terminal 18 is in contact with the surface 131 of the lead 13 opposite to the surface 130, and the pressing portion 18a of the other metal terminal 18 is in contact with the surface 141 of the lead 14 opposite to the surface 140.
  • the leads 13 and 14 are sandwiched between the two metal terminals 18, and the capacitor 15 and the leads 13 and 14 are electrically connected.
  • the capacitor 15 and the lead 13, and the capacitor 15 and the lead 14 are electrically connected via metal terminals 18, respectively.
  • Metal terminal 18 may or may not be in contact with surfaces 130 and 140 .
  • the capacitor 15 is mounted between the leads 13 and 14 so that the leads 13 and 14 are sandwiched between the metal terminals 18, so that the capacitor 15 can be electrically connected to the leads 13 and 14.
  • the distance between the pressing portions 18a of the two metal terminals 18 attached to the capacitor 15 is shorter than the distance between the surface 131 of the lead 13 and the surface 141 of the lead 14, as shown by the dashed line in FIG. 8, for example.
  • the metal terminal 18 and the lead 13 and lead 14 may be joined via a joining material such as solder.
  • the capacitor 15 is mounted between the leads 13 and 14, the stress generated in the capacitor 15 is reduced, the breakage of the capacitor 15 is suppressed, and the reliability of the semiconductor device 104 is improved.
  • the semiconductor element 1 and the capacitor 15 may be sealed with a sealing material, and the semiconductor device 104 may include a case that accommodates the semiconductor element 1 inside.
  • Semiconductor device 104 may include case 16 that regulates the positions of leads 13 and leads 14 in the same manner as semiconductor device 102 of the second embodiment.
  • the lead 13 may be provided with the guide 13a, and the lead 14 may be provided with the guide 14a.
  • 1 semiconductor element 1a signal electrode, 1b power electrode, 2 solder, 3, 3a, 3b, 3c, 3d conductor pattern, 4 insulation layer, 5 conductor pattern, 6 insulation substrate, 7, 8, 9 wire, 10 base plate, 12a, 12b, 13, 14 lead, 13a, 14a guide, 15 capacitor, 16 case, 17 sealing material, 18 metal terminal, 18 a holding portion, 101, 102, 103, 104 semiconductor device, 130, 131, 140, 141 surface, 160 convex portion.

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Abstract

半導体装置の温度変化によってキャパシタに生じる応力を低減でき、これによりキャパシタの破損を抑制できる半導体装置を提供する。半導体装置は、絶縁基板と、半導体素子と、キャパシタと、面を有する第１リードと、面を有する第２リードと、を備え、絶縁基板は絶縁層と絶縁層上に設けられた導体パターンとを備え、半導体素子は導体パターン上に接合されており、第１リードは半導体素子と電気的に接続されており、第１リードの面と第２リードの面とは互いに対向しており、キャパシタは、互いに対向している第１リードの面と第２リードの面との間に位置し、キャパシタは第１リードと第２リードとに接続されている。

Description

半導体装置および半導体装置の製造方法
　本開示は半導体装置および半導体装置の製造方法に関する。
　特許文献１において、キャパシタを備える半導体装置が開示されている。
国際公開第２０１８／００８４２４号
　キャパシタを備える半導体装置においては、半導体装置の温度変化によってキャパシタに応力が生じキャパシタが破損する可能性がある。従来の半導体装置においては、このような問題は十分に考慮されていなかった。
　本開示は、上記の問題を解決するための物であり、半導体装置の温度変化によってキャパシタに生じる応力を低減でき、これによりキャパシタの破損を抑制できる半導体装置を提供することを目的とする。
　本開示の半導体装置は、絶縁基板と、半導体素子と、キャパシタと、面を有する第１リードと、面を有する第２リードと、を備え、絶縁基板は絶縁層と絶縁層上に設けられた導体パターンとを備え、半導体素子は導体パターン上に接合されており、第１リードは半導体素子と電気的に接続されており、第１リードの面と第２リードの面とは互いに対向しており、キャパシタは、互いに対向している第１リードの面と第２リードの面との間に位置し、キャパシタは第１リードと第２リードとに接続されている、半導体装置である。
　本開示により、半導体装置の温度変化によってキャパシタに生じる応力を低減でき、これによりキャパシタの破損を抑制できる半導体装置が提供される。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態１の半導体装置を示す上面図である。 実施の形態１の半導体装置を示す側面図である。 実施の形態２の半導体装置を示す上面図である。 実施の形態２の半導体装置を示す側面図である。 図３のＡ－Ａ線における実施の形態２の半導体装置の断面図である。 実施の形態３の半導体装置を示す上面図である。 実施の形態４の半導体装置を示す上面図である。 図７のＢ－Ｂ線における実施の形態４の半導体装置の断面図である。 実施の形態２の半導体装置の製造方法を示すフローチャートである。
　＜Ａ．実施の形態１＞
　＜Ａ－１．構成＞
　図１は実施の形態１の半導体装置１０１を示す上面図である。図２は実施の形態１の半導体装置１０１を示す側面図である。
　半導体装置１０１は、半導体素子１、はんだ２、絶縁基板６、ワイヤ７、ワイヤ８、ワイヤ９、ベース板１０、はんだ１１、リード１２ａ、リード１２ｂ、リード１３、リード１４、およびキャパシタ１５を備える。
　絶縁基板６は、絶縁層４と、絶縁層４の一方主面上に設けられた導体パターン３と、絶縁層４の他方主面上に設けられた導体パターン５とを備える。
　導体パターン５ははんだ１１を介してベース板１０と接合されている。つまり、絶縁基板６ははんだ１１を介してベース板１０上に接合されている。
　絶縁基板６は導体パターン５を備えていなくてもよい。その場合、絶縁層４がベース板１０と接合される。絶縁層４は例えばベース板１０と直接接合される。ベース板１０と絶縁基板６は、絶縁層４とベース板１０とが直接接合されることにより一体化されていてよい。ベース板１０は例えば冷却フィンに取り付けられる。
　半導体素子１はスイッチング素子である。半導体素子１は例えば、バイポーラトランジスタ、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、金属酸化物半導体電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ－Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）、またはＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ、逆導通ＩＧＢＴ）である。図１では半導体装置１０１が１つの半導体素子（つまり、半導体素子１）を備える場合が示されているが、半導体装置１０１は複数の半導体素子を備えていてよい。例えば、半導体装置１０１は、スイッチング素子を複数備えていてよい。また、例えば、半導体装置１０１は、スイッチング素子とダイオードとを備えていてもよい。
　導体パターン３は導体パターン３ａ、導体パターン３ｂ、導体パターン３ｃおよび導体パターン３ｄを有する。
　半導体素子１は導体パターン３ｂ上にはんだ２を介して接合されている。つまり、半導体素子１は導体パターン３上にはんだ２を介して接合されている。
　半導体素子１は信号用電極１ａと電力用電極１ｂとを備える。
　信号用電極１ａは、スイッチング素子である半導体素子１のオンオフを制御する信号を半導体素子１に入力するための電極である。信号用電極１ａは半導体素子１がＭＯＳＦＥＴまたはＩＧＢＴの場合にはゲート電極である。信号用電極１ａは半導体素子１がバイポーラトランジスタの場合にはベース電極である。
　電力用電極１ｂは、半導体素子１がＩＧＢＴまたはバイポーラトランジスタの場合にはエミッタ電極である。電力用電極１ｂは、半導体素子１がＭＯＳＦＥＴの場合にはソース電極である。
　電力用電極１ｂと導体パターン３ａはワイヤ７により接続されている。電力用電極１ｂと導体パターン３ｃはワイヤ８により接続されている。信号用電極１ａと導体パターン３ｄはワイヤ９により接続されている。
　リード１２ａは導体パターン３ａと接合されている。リード１２ｂは導体パターン３ｂと接合されている。リード１３は導体パターン３ｃと接合されている。リード１４は導体パターン３ｄと接合されている。リード１２ａ、リード１２ｂ、リード１３、およびリード１４はそれぞれ、はんだ等の接合材（図示せず）を介して導体パターン３と接合されていてもよいし、導体パターン３と直接接合されていてもよい。
　リード１２ａおよびリード１２ｂは電力用のリードである。
　リード１３およびリード１４は信号用のリードである。
　リード１３は導体パターン３ｃとワイヤ８を介して電力用電極１ｂと電気的に接続されている。リード１３を介して、電力用電極１ｂの電位を半導体装置１０１の外部から検知できる。
　リード１４は導体パターン３ｄとワイヤ９を介して信号用電極１ａと電気的に接続されている。リード１４を介して、半導体素子１を制御するためのゲート信号を、半導体装置１０１の外部から半導体素子１に入力することができる。
　リード１３は面１３０を有する。リード１４は面１４０を有する。
　リード１３とリード１４とは例えばそれぞれ平板状のリードである。面１３０と面１４０とは例えばそれぞれ、平板状のリード１３と平板状のリード１４の主面であり、幅を有し延在している。
　リード１３とリード１４とは、面１３０と面１４０とが互いに対向するように配置されている。面１３０と面１４０とは、絶縁基板６の面内方向に関して互いに対向している。
　キャパシタ１５は例えばセラミックキャパシタである。キャパシタ１５としてセラミックキャパシタを用いることで、半導体装置１０１の性能を向上することが容易になる。
　キャパシタ１５は、面１３０と面１４０との間に配置されている。キャパシタ１５は、リード１３およびリード１４に接続されている。
　キャパシタ１５は、例えば、面１３０と面１４０とに、はんだ等の接合材（図示せず）により接合されている。
　キャパシタ１５の一方電極（図示せず）はリード１３に電気的に接続され、キャパシタ１５の他方電極（図示せず）はリード１４に電気的に接続されている。
　キャパシタ１５が導体パターン３上に搭載されている場合、温度変化による絶縁基板６の変形によって、キャパシタ１５に応力が発生し、それによりキャパシタ１５が壊れる等の可能性がある。キャパシタ１５が導体パターン３上に搭載されている場合、温度変化によってベース板１０が大きく変形し、当該変形が絶縁基板６の変形を介してキャパシタ１５に伝わり、キャパシタ１５に大きな応力が発生する。
　本実施の形態の半導体装置１０１では、キャパシタ１５がリード１３とリード１４との間に搭載されているため、絶縁基板６の変形がキャパシタ１５に与える影響は抑制され、キャパシタ１５に生じる応力が低減される。これにより、キャパシタ１５の破損が抑制され、半導体装置１０１の信頼性が向上する。
　キャパシタ１５が絶縁基板６から離れた位置においてリード１３およびリード１４に接続されていれば、絶縁基板６の変形によりキャパシタ１５に生じる応力をより低減できる。キャパシタ１５は、例えば、絶縁基板６から、面１３０と面１４０との間の距離以上離れていてよい。キャパシタ１５は、例えば、絶縁基板６から、面１３０と面１４０との間の距離の２倍以上離れていてよい。
　キャパシタ１５に生じる応力が小さくなることで、キャパシタ１５として機械的な強度が低いキャパシタを用いることが可能となる。
　半導体素子１は例えば、シリコン半導体とワイドバンドギャップ半導体のいずれかを用いた半導体素子である。ワイドバンドギャップ半導体は、シリコン半導体よりもバンドギャップの大きい半導体である。ワイドバンドギャップ半導体は、例えばＳｉＣ半導体またはＧａＮ半導体である。半導体素子１がワイドギャップ半導体を用いた半導体である場合、半導体装置１０１の高速動作が可能となる。また、半導体素子１がワイドギャップ半導体を用いた半導体である場合、半導体素子１がシリコン半導体を用いた半導体素子である場合と比べ、より高温での動作が可能となる。半導体素子が高温で動作すると、絶縁基板６の変形が生じやすくなるが、本実施の形態の半導体装置１０１では、絶縁基板６の変形がキャパシタ１５に与える影響は抑制されており、キャパシタ１５の破損は抑制される。
　本実施の形態ではキャパシタ１５が接続される２つのリード（つまりリード１３とリード１４）が同じ半導体素子（つまり半導体素子１）と電気的に接続されている場合を例に説明したが、例えば、キャパシタ１５が接続される２つのリードのうち一方が半導体素子１と電気的に接続され、他方は半導体素子１とは電気的に接続されずに半導体装置１０１の外部に引き出されていてもよい。また、例えば、キャパシタ１５が接続される２つのリードがそれぞれ異なる半導体素子と電気的に接続されていてもよい。また、例えば、キャパシタ１５は電力用のリードに接続されていてもよい。
　半導体装置１０１において、半導体素子１およびキャパシタ１５は封止材により封止されていてもよく、また、半導体装置１０１は半導体素子１を内部に収容するケースを備えていてもよい。
　＜Ｂ．実施の形態２＞
　＜Ｂ－１．構成＞
　図３は実施の形態２の半導体装置１０２を示す上面図である。図４は実施の形態２の半導体装置１０２を示す側面図である。図５は図３のＡ－Ａ線における断面図である。
　半導体装置１０２は、実施の形態１の半導体装置１０１と比べると、ケース１６を備えており、リード１３およびリード１４の位置がケース１６により規制されている点が異なる。また、半導体装置１０２は、実施の形態１の半導体装置１０１と比べると、封止材１７により半導体素子１およびキャパシタ１５が封止されている点が異なる。本実施の形態の半導体装置１０２は、これらの他の点では、実施の形態１の半導体装置１０１と同様である。
　図３においては、見やすいように、封止材１７は省略されている。図４においては、見やすいように、ケース１６は一部のみ示されており、また、封止材１７は他の要素を隠さないように示されている。
　リード１３およびリード１４の位置は、ケース１６により、リード１３とリード１４との間にキャパシタ１５を搭載できるような位置に、規制されている。これにより、リード１３とリード１４との距離が変わることを抑制でき、製造時にリード１３とリード１４との間にキャパシタ１５を搭載することが容易になる。また、キャパシタ１５を搭載する位置の確認などの作業の効率が向上する。そのため、生産性および歩留まりが向上する。また、リード１３とリード１４との位置がずれにくくなることで、半導体装置１０２の品質が向上する。
　リード１３とリード１４とは、例えば、ケース１６にインサート成形され、これにより、リード１３およびリード１４の位置が、ケース１６により規制される。
　ケース１６の内周面にはケース１６の内側に向け突出した凸部１６０が設けられている。リード１３は面１３０とは反対側において凸部１６０と対向しており、リード１４は面１４０とは反対側において凸部１６０と対向している。凸部１６０により、リード１３およびリード１４の位置が規制される。
　図３から図５ではケース１６の内周面に１つの凸部が設けられている場合が示されているが、ケース１６の内周面に複数の凸部が設けられていてよく、リード１３が面１３０とは反対側において対向する凸部とリード１４が面１４０とは反対側において対向する凸部とは異なっていてよい。
　リード１３とリード１４とがケース１６にインサート成形されることでリード１３およびリード１４の位置が規制されるか、凸部１６０によってリード１３およびリード１４の位置が規制されるか、のいずれかであってもよい。
　本実施の形態においても、キャパシタ１５がリード１３とリード１４との間に搭載されていることで、半導体装置１０２の温度変化によりキャパシタ１５に生じる応力が低減され、キャパシタ１５の破損が抑制され、半導体装置１０２の信頼性が向上する。
　＜Ｂ－２．製造方法＞
　図９は本実施の形態の半導体装置の製造方法の一例を示すフローチャートである。
　まず、絶縁基板６とベース板１０を接合する（ステップＳ１）。次に、絶縁基板６に半導体素子１を接合する（ステップＳ２）。次に、ワイヤ７、ワイヤ８、およびワイヤ９により配線を行う（ステップＳ３）。
　次に、面１３０と面１４０とが互いに対向するような配置でリード１３とリード１４とをケース１６にインサート成形する（ステップＳ４）。この際、リード１３とリード１４とは、リード１３とリード１４との間にキャパシタ１５を搭載できるような位置に配置される。
　次に、キャパシタ１５をリード１３とリード１４とに接続し、キャパシタ１５をリード１３とリード１４との間に搭載する（ステップＳ５）。次に、ケース１６をベース板１０に装着する（ステップＳ６）。次に、封止材１７により半導体素子１およびキャパシタ１５を封止する（ステップＳ６）。
　以上の工程を経て、半導体装置１０２が得られる。ステップＳ４およびステップＳ５はステップＳ１、Ｓ２、およびＳ３の前に行われてもよいし、ステップＳ１、Ｓ２、およびＳ３と並列に行われてもよい。また、ステップＳ６が行われた後に、ステップＳ５が行われてもよい。
　＜Ｃ．実施の形態３＞
　図６は実施の形態３の半導体装置１０３を示す上面図である。
　半導体装置１０３において、リード１３は、面１３０から面直方向に突出しているガイド１３ａを備える。また、半導体装置１０３において、リード１４は、面１４０から面直方向に突出しているガイド１４ａを備える。半導体装置１０３は、これらの点を除けば、実施の形態１の半導体装置１０１と同様である。
　ガイド１３ａは、キャパシタ１５と、面１３０の面内方向に関して対向している。ガイド１４ａは、キャパシタ１５と、面１４０の面内方向に関して対向している。
　ガイド１３ａとガイド１４ａとは、キャパシタ１５と絶縁基板６の間に位置する。
　半導体装置１０３においては、リード１３にガイド１３ａが設けられており且つリード１４にガイド１４ａが設けられていることにより、キャパシタ１５を搭載するポケットが形成されている。
　半導体装置１０３を製造する際、面１３０または面１４０の面内方向に関するキャパシタ１５の位置が、ガイド１３ａとガイド１４ａとにより規制される。これにより、リード１３とリード１４とにキャパシタ１５を搭載する際にキャパシタ１５の位置決めが容易となり、作業効率が向上する。また、治具等によりキャパシタ１５を支持する必要がないため、キャパシタ１５を搭載する場所の制限が緩和される。
　本実施の形態ではリード１３がガイド１３ａを備え、且つリード１４がガイド１４ａを備えている場合について説明したが、リード１３がガイド１３ａを備えるか、リード１４がガイド１４ａを備えるかのいずれかであってもよい。
　本実施の形態においても、キャパシタ１５がリード１３とリード１４との間に搭載されていることで、半導体装置の温度変化によってキャパシタ１５に生じる応力が低減され、キャパシタ１５の破損が抑制され、半導体装置１０３の信頼性が向上する。
　半導体装置１０３において、半導体素子１およびキャパシタ１５は封止材により封止されていてもよく、また、半導体装置１０３は半導体素子１を内部に収容するケースを備えていてもよい。半導体装置１０３は、実施の形態２の半導体装置１０２と同様に、リード１３およびリード１４の位置を規制するケース１６を備えていてもよい。
　＜Ｄ．実施の形態４＞
　図７は実施の形態４の半導体装置１０４を示す上面図である。図８は図７のＢ－Ｂ線における半導体装置１０４の断面図である。
　半導体装置１０４は、実施の形態１の半導体装置１０１と比べると、キャパシタ１５が金属端子１８を介してリード１３およびリード１４と接続されている点が異なる。半導体装置１０４は、その他の点では実施の形態１の半導体装置１０１と同様である。
　キャパシタ１５には金属端子１８が２つ取り付けられている。２つの金属端子１８は、例えば、はんだ等の接合材（図示せず）を介してキャパシタ１５に取り付けられる。
　２つの金属端子１８はそれぞれ押さえ部１８ａを備える。押さえ部１８ａは例えば、図８に示されるように、キャパシタ１５の側に向けて凸な形状を有する。
　一方の金属端子１８の押さえ部１８ａはリード１３の面１３０とは反対側の面１３１に接し、他方の金属端子１８の押さえ部１８ａはリード１４の面１４０とは反対側の面１４１に接している。これにより、２つの金属端子１８によりリード１３とリード１４が挟み込まれ、また、キャパシタ１５とリード１３およびリード１４との電気的接続が取られる。キャパシタ１５とリード１３、および、キャパシタ１５とリード１４、は、それぞれ、金属端子１８を介して、電気的に接続される。金属端子１８は、面１３０および面１４０と接していてもよいし、接していなくてもよい。
　半導体装置１０４を製造する際は、キャパシタ１５に金属端子１８を取り付けた後、金属端子１８によりリード１３およびリード１４を挟み込むようにしてキャパシタ１５をリード１３およびリード１４の間に搭載することで、キャパシタ１５とリード１３およびリード１４との電気的接続を取ることが出来る。
　キャパシタ１５をリード１３およびリード１４に取り付ける前、キャパシタ１５に取り付けられた２つの金属端子１８の押さえ部１８ａ間の距離は、例えば、図８の破線に示されるように、リード１３の面１３１とリード１４の面１４１との間の距離よりも短い。弾性力によって２つの押さえ部１８ａがリード１３およびリード１４を挟み込むことで、キャパシタ１５をリード１３およびリード１４に取り付けた際に、キャパシタ１５とリード１３およびリード１４との電気的接続をより確実に取ることができる。
　金属端子１８とリード１３およびリード１４とは、はんだ等の接合材を介して接合されていてもよい。
　本実施の形態においても、キャパシタ１５がリード１３とリード１４との間に搭載されていることで、キャパシタ１５に生じる応力が低減され、キャパシタ１５の破損が抑制され、半導体装置１０４の信頼性が向上する。
　半導体装置１０４において、半導体素子１およびキャパシタ１５は封止材により封止されていてもよく、また、半導体装置１０４は半導体素子１を内部に収容するケースを備えていてもよい。半導体装置１０４は、実施の形態２の半導体装置１０２と同様に、リード１３およびリード１４の位置を規制するケース１６を備えていてもよい。
　また、本実施の形態の半導体装置１０４においても、リード１３にガイド１３ａが設けられていてよく、リード１４にガイド１４ａが設けられていてよい。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　１　半導体素子、１ａ　信号用電極、１ｂ　電力用電極、２　はんだ、３，３ａ，３ｂ，３ｃ，３ｄ　導体パターン、４　絶縁層、５　導体パターン、６　絶縁基板、７，８，９　ワイヤ、１０　ベース板、１２ａ，１２ｂ，１３，１４　リード、１３ａ，１４ａ　ガイド、１５　キャパシタ、１６　ケース、１７　封止材、１８　金属端子、１８ａ　押さえ部、１０１，１０２，１０３，１０４　半導体装置、１３０，１３１，１４０，１４１　面、１６０　凸部。

Claims (13)

  1. 　絶縁基板と、
    　半導体素子と、
    　キャパシタと、
    　面を有する第１リードと、
    　面を有する第２リードと、
    　を備え、
    　前記絶縁基板は絶縁層と前記絶縁層上に設けられた導体パターンとを備え、
    　前記半導体素子は前記導体パターン上に接合されており、
    　前記第１リードは前記半導体素子と電気的に接続されており、
    　前記第１リードの前記面と前記第２リードの前記面とは互いに対向しており、
    　前記キャパシタは、互いに対向している前記第１リードの前記面と前記第２リードの前記面との間に位置し、
    　前記キャパシタは前記第１リードと前記第２リードとに接続されている、
    　半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記第１リードの前記面と前記第２リードの前記面とは前記絶縁基板の面内方向に関して互いに対向している、
    　半導体装置。
  3. 　請求項１または２に記載の半導体装置であって、
    　前記第２リードは前記半導体素子と電気的に接続されている、
    　半導体装置。
  4. 　請求項３に記載の半導体装置であって、
    　前記半導体素子はスイッチング素子であり、
    　前記半導体素子は電力用電極と信号用電極とを備え、
    　前記信号用電極は前記半導体素子のオンオフを制御する信号用の電極であり、
    　前記第１リードは前記電力用電極と電気的に接続されており、
    　前記第２リードは前記信号用電極と電気的に接続されている、
    　半導体装置。
  5. 　請求項１から４のいずれか１項に記載の半導体装置であって、
    　前記第１リードに前記第１リードの前記面から面直方向に突出し前記第１リードの前記面の面内方向に関して前記キャパシタと対向するガイドが形成されているか、または、前記第２リードに前記第２リードの前記面から面直方向に突出し前記第２リードの前記面の面内方向に関して前記キャパシタと対向するガイドが形成されているか、またはその両方である、
    　半導体装置。
  6. 　請求項１から５のいずれか１項に記載の半導体装置であって、
    　前記キャパシタには第１金属端子と第２金属端子とが取り付けられており、
    　前記第１金属端子が前記第１リードの前記面とは反対側に接し、前記第２金属端子が前記第２リードの前記面とは反対側に接し、これにより前記第１金属端子と前記第２金属端子とで前記第１リードと前記第２リードとが挟みこまれている、
    　半導体装置。
  7. 　請求項１から６のいずれか１項に記載の半導体装置であって、
    　ベース板を更に備え、
    　前記絶縁基板はベース板上に接合されている、
    　半導体装置。
  8. 　請求項１から７のいずれか１項に記載の半導体装置であって、
    　前記半導体素子はＳｉＣ半導体を含む半導体素子である、
    　半導体装置。
  9. 　請求項１から８のいずれか１項に記載の半導体装置であって、
    　前記半導体素子を内部に収容するケースを更に備え、
    　前記第１リードと前記第２リードとは前記ケースにインサート成形されている、
    　半導体装置。
  10. 　請求項１から８のいずれか１項に記載の半導体装置であって、
    　前記半導体素子を内部に収容するケースを更に備え、
    　前記ケースの内周面には前記ケースの内側に向け突出した少なくとも１つの凸部が設けられており、
    　前記第１リードは前記第１リードの前記面とは反対側において前記少なくとも１つの凸部のいずれかと対向しており、
    　前記第２リードは前記第２リードの前記面とは反対側において前記少なくとも１つの凸部のいずれかと対向している、
    　半導体装置。
  11. 　請求項１０に記載の半導体装置であって、
    　前記第１リードと前記第２リードとは前記ケースにインサート成形されている、
    　半導体装置。
  12. 　請求項１から８のいずれか１項に記載の半導体装置を製造する半導体装置の製造方法であって、
    　前記半導体装置は前記半導体素子を内部に収容するケースを更に備え、
    　前記第１リードの前記面と前記第２リードの前記面とが互いに対向するような配置で前記第１リードと前記第２リードとを前記ケースにインサート成形し、
    　前記インサート成形の後、前記第１リードと前記第２リードとに前記キャパシタを接続する、
    　半導体装置の製造方法。
  13. 　請求項９から１１のいずれか１項に記載の半導体装置を製造する半導体装置の製造方法であって、
    　前記第１リードの前記面と前記第２リードの前記面とが互いに対向するような配置で前記第１リードと前記第２リードとを前記ケースにインサート成形し、
    　前記インサート成形の後、前記第１リードと前記第２リードとに前記キャパシタを接続する、
    　半導体装置の製造方法。
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