WO2023131360A1 - 延时校准电路及方法、模数转换器、雷达传感器及设备 - Google Patents

延时校准电路及方法、模数转换器、雷达传感器及设备 Download PDF

Info

Publication number
WO2023131360A1
WO2023131360A1 PCT/CN2023/087073 CN2023087073W WO2023131360A1 WO 2023131360 A1 WO2023131360 A1 WO 2023131360A1 CN 2023087073 W CN2023087073 W CN 2023087073W WO 2023131360 A1 WO2023131360 A1 WO 2023131360A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
delay
bit
analog
digital
Prior art date
Application number
PCT/CN2023/087073
Other languages
English (en)
French (fr)
Inventor
张新龙
周文婷
Original Assignee
加特兰微电子科技(上海)有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 加特兰微电子科技(上海)有限公司 filed Critical 加特兰微电子科技(上海)有限公司
Publication of WO2023131360A1 publication Critical patent/WO2023131360A1/zh
Priority to US18/363,631 priority Critical patent/US20230387931A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
    • G01S7/35—Details of non-pulse systems
    • G01S7/352—Receivers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
    • G01S7/40—Means for monitoring or calibrating
    • G01S7/4004—Means for monitoring or calibrating of parts of a radar system
    • G01S7/4021—Means for monitoring or calibrating of parts of a radar system of receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Definitions

  • the SAR ADC includes: a comparator 520, a SAR logic circuit 530 (also known as a bit-by-bit approximation logic circuit, or logic circuit for short), and a feedback circuit 540.
  • the delay calibration circuit 550 is coupled to the SAR logic circuit 530 .
  • the delay calibration circuit and the SAR logic circuit are integrated in the chip.
  • the delay time T delay_n is mainly composed of the nth time: the comparator delay time T cmp , the SAR logic circuit delay time T logic and the digital-to-analog conversion circuit DAC At least one decision among delay times T dac .
  • the monitoring circuit unit may include a circuit module for monitoring the at least one delay time corresponding to the above-mentioned at least one delay time during the last bit conversion period, and/or for estimating the above-mentioned at least one delay time during the last bit conversion period The circuit module is used to obtain the completion time of the SAR ADC in the current sampling period.
  • the radio frequency reference signal received by the signal receiving device is generated based on a local oscillator circuit, and is a radio frequency signal that does not carry information.
  • the mixer in the corresponding signal receiving device outputs an intermediate frequency signal carrying information through frequency mixing technology and filtering processing.
  • the signal transmitting device 910 performs frequency modulation/phase modulation processing on the reference electrical signal, modulates it into a radio frequency transmission signal in a radio frequency band, and outputs it to a transmission antenna.
  • the signal transmitting device 910 modulates the reference signal to a radio frequency and feeds it to the transmitting antenna, so that the transmitting antenna generates a detection signal wave with a center frequency such as 64GHz or 77GHz.
  • the signal transmitting device can generate a detection signal wave with a fixed center frequency, or a detection signal wave with a center frequency and a preset bandwidth.
  • a radar sensor such as a millimeter-wave radar
  • functions such as automatic braking assistance (ie, Various functions such as AEB), blind spot detection warning (ie BSD), auxiliary lane change warning (ie LCA), reversing auxiliary warning (ie RCTA) and other functional safety provide the detection function of measurement information.

Abstract

本申请公开了一种延时校准电路及方法、模数转换器、雷达传感器及设备，延时校准电路实时监测芯片内信号之间的时序关系来提取PVT信息，动态调整异步SAR ADC的转换时序，最大程度地利用异步SAR ADC每个周期内的可用转换时间，提高异步SAR ADC的鲁棒性，同时不影响异步SAR ADC的正常工作。

Description

延时校准电路及方法、模数转换器、雷达传感器及设备
交叉引用
本申请引用于2022年5月24日递交的名称为“延时校准电路、方法、信号接收装置、传感器及电子设备”的第202210566799.5号中国专利申请的优先权，其通过引用被全部并入本申请。
技术领域
本申请涉及集成电路技术领域，尤其涉及一种延时校准电路及方法、模数转换器、雷达传感器及设备。
背景技术
逐次逼近式(Successive Approximation Register，SAR)模拟数字转换器(analog-to-digital converter，ADC)，位于半导体芯片内部，将输入的模拟电压值转换为数字化的量，其因采样延迟时间相对较短、转换速率及精度较好、结构简单、低功耗并且易与数字电路兼容的优点，被广泛应用于低功耗电子设备中。为了实现超高速ADC，同时保持相对较低的能耗，单通道需要实现尽可能高的采样率，以减少交织的通道数和布线复杂性。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种延时校准电路及方法、模数转换器、雷达传感器及设备，实时监测芯片内信号之间的时序关系来提取PVT信息，动态调整异步SAR ADC的转换时序，最大程度地利用异步SAR ADC每个周期内的可用转换时间，提高异步SAR ADC的鲁棒性，同时不影响异步SAR ADC的正常工作。
为解决上述技术问题，本申请实施例的第一方面提出一种延时校准电路，配置在SAR模数转换器中，其中，所述SAR模数转换器用于将一个采样周期内所采样的模拟信号转换成N比特位的数字信号，N＞1；其中，所述延时校准电路包括：监测电路单元，用于监测当前采样周期所转换的最后一比特位的完成时刻，并输出相应的检测信号；可调的延时校准电路单元，与所述监测电路连接，用于根据所述检测信号和下一采样周期的采样时钟信号之间的时序，调整至少一个延时时长；每一延时时长为在下一采样周期内供SAR模数转换器生成相应比特位所花费的时长。
本申请实施例第二方面提供一种信号接收装置，包括：混频器，用于利用射频参考信号对射频接收信号进行混频处理，以输出中频信号；模数转换器，用于将所述中频信号转为数字信号，并予以输出；其中，所述模数转换器包含如第一方面所述的延时校准电路，以供在至少一个采样周期内基于所述延时校准电路所调整的各延时时长，将所采样的模拟信号转换为数字信号。
本申请实施例第三方面提供一种雷达传感器，包括：天线装置，包括发射天线和接收天线；信号发射装置，用于将一信号源所产生的基准信号处理成射频发射信号，并通过所述发射天线发射；如第二方面所述的信号接收装置，其中，所述信号接收装置所接收的射频接收信号是基于发射天线所发射的电磁 波经物体反射后被所述接收天线所转换后而得到的。
本申请实施例第四方面提供一种电子设备，包括：如第三方面所述雷达传感器；信号处理装置，耦接于所述雷达传感器，用于根据所述雷达传感器所输出的数字信号进行信号处理，以对周围环境进行目标检测。
本申请实施例第五方面提供一种延时校准方法，包括：在当前采样周期内采样的模拟信号转换为N比特位的数字信号的过程中，监测所转换的最后一比特位的完成时刻，以生成相应的检测信号；N＞1；通过检测所述检测信号与下一采样周期的采样时钟信号之间的时序，来调整在下一采样周期内供SAR模数转换器生成数字信号中的各比特位的对应延时时长。
本申请实施例第六方面提供一种模数转换器，在当前采样周期内将接收到的模拟信号转为数字信号；其中，所述模数转换器包括：如上述任一示例所述的延时校准电路，以在下一采样周期内调整用于生成各比特位数字信号所花费的时长。
于上述实施例中提出的一种延时校准电路中，因不同PVT参数的变化量，无法进行量化，本申请实施例修改现有SAR逻辑电路，在不影响SAR逻辑电路正常工作的情况下监测SAR ADC在当前采样周期内由最后一比特位的延时信号所表示的完成时刻，并据此生成相应的检测信号；以及根据接收的检测信号与采样时钟信号的时序次序，调节SAR ADC下一周期多个比特的延时时长，满足SAR ADC的时序需求，提高异步SAR ADC的鲁棒性，代价和风险低，设计难度降低。
上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，并可依照说明书的内容予以实施，以下以本申请的较佳实施例并配合 附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1a为本申请一些实施例中的SAR ADC的结构示意图；
图1b为本申请一些实施例中SAR ADC运行的时序示意图；
图2a、图2b和图2c分别为本申请一些实施例中的ADC的结构示意图；
图3为本申请一些实施例中采样时钟信号和延时信号的时序示意图；
图4为本申请另一些实施例中的ADC的结构示意图的电路原理示意图；
图5a为本申请一些实施例中的一种可调延时模块的电路原理示意图；
图5b为本申请一些实施例中的又一种可调延时模块的电路原理示意图；
图6为本申请一些实施例中提供的延时校准方法的流程示意图；
图7为本申请一些实施例中提供的信号接收装置的结构示意图；
图8为本申请一些实施例中雷达传感器的结构示意图；
图9为本申请一些实施例中电子设备的结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来 实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
应当理解，尽管本申请可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
在本申请中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
SAR ADC分为同步操作时序和异步操作时序。同步SAR ADC在对一个采样信号的电位进行多比特位的数字信号转换期间，其转换操作过程由统一时钟控制，同步量化每个比特所需的时间需要满足最慢的比特比较过程；异步SAR ADC则等效单个比特量化时间为所有比特的平均单比特量化时间，获得的采样 率相对于同步SAR ADC，所有比特量化完成的速率相对较快。
以如图1a所示为例，SAR ADC主要包括采样保持电路410、比较器420、SAR逻辑电路430以及包含DAC(数模转换器)的反馈电路440。
此外，图1a中示出的Vin即为SAR ADC输入端所接收的模拟信号。
在一个采样周期内，SAR ADC内部电路的执行过程举例如下：当比较器完成比较时，输出比较结果，以及输出Ready信号为1，随后SAR逻辑电路根据当前比较结果，控制反馈电路中的DAC调整其输出的参考电压，并当DAC输出稳定的参考电压后，开始下一比特比较过程。其中，Ready信号用于表示比较器输出了比较结果。从比较器输出比较结果到DAC输出稳定电压所需要的时间Tdelay，表示当前比特位完成转换所需要的延迟时间(也可称为延时时长)。Tdelay大致为(Tlogic+Tdac)。其中，Tlogic为SAR逻辑电路根据比较器的比较结果输出用于控制反馈电路的控制信号所花费的时间，Tdac为反馈电路中的DAC调整其输出的参考电压所花费的时间。
以图1b示出的时序图为例，对一个采样周期内进行第n次比较时，SAR ADC电路的执行过程进行说明：当第n次比较的Start信号Startn为1时，比较器CMP开始当前比特的比较。比较器CMP(其信号的时序示意请参见图1b中示出的CMP信号的时序)花费时间TCMP进行比较进而得到本次比较的结果并输出。在比较器CMP得到比较结果后，当前次比较的Ready信号Readyn置为1。此时，SAR逻辑电路(其信号的时序示意请参见图1b中示出的SAR Logic信号的时序)花费时间Tlogic，根据接收到的比较结果确定用于控制反馈电路的控制信号并输出至反馈电路。反馈电路(其信号的时序示意请参见图1b中示出的DAC信号的时序)在SAR逻辑电路输出的控制信号的控制下，花费Tdac的 时间将输出电压调整至稳定。反馈电路的输出电压稳定后，第n+1次比较的Start信号Startn+1置为1，用于指示下一次比较过程开始执行。
如图1b所示，比较器输出比较结果到反馈单元输出稳定电压所需要的时间Tdelay，即Ready信号保持为1的时间，大致相当于Tlogic+Tdac。
在上述比较器示例中，比较器具备产生Ready信号的能力。在另一些不产生Ready信号的比较器示例中，所述Tdelay可依据Startn信号等其他信号来设置，以便确定产生相应比特位数字信号所花费的时长。
由于SAR ADC完成一次从比较器输出比较结果到DAC输出稳定电压所需要的时间Tdelay，在不同PVT(Process,Voltage,and Temperature，工艺、电压及温度)参数情况下变化很大。例如，在一些异步SAR ADC中，在按照PVT参数较差的情况下(此时一般所需的延迟时间Tdelay最大)预先设置缓冲器数量的情况下，容易出现当PVT参数转好时，会出现延迟时间过大的现象；同理，在按照PVT参数相对较好的情况下(此时一般所需延迟时间Tdelay较小)预先设置缓冲器数量的情况下，容易出现当PVT参数变差时，延迟时间不够的现象。这会导致DAC输出电压建立不完全，影响下一次比较器给出的比较结果的正确性，造成SAR ADC比特量化精度出现偏差。在PVT参数变化时，延时单元难以保证产生的延迟时间与每一个比特比较所需的延迟时间相匹配，使得SAR ADC在不同PVT参数条件下，性能波动较大。
因此，本申请提出一种延时校准电路及方法、模数转换器、雷达传感器及设备，实时监测在不同PVT参数下，SAR模数转换器(Successive Approximation Register，又称SAR ADC)进行模数转换的延时情况，并在下一采样周期进行延时调整，以此提高异步SAR ADC的鲁棒性。
如图2a所示，所述SAR ADC包括：比较器520、SAR逻辑电路530(又称逐位逼近式的逻辑电路、或简称逻辑电路)、和反馈电路540。其中，所述延时校准电路550耦接于SAR逻辑电路530。例如延时校准电路和SAR逻辑电路集成在芯片中。
其中，所述比较器520用于接收在一采样周期内采样的模拟信号Vin’，以及一参考信号Vref，以比较该两个信号，并输出比较结果。其中，模拟信号Vin’为输入SAR ADC的输入端的模拟信号Vin经采样保持的模拟信号。
所述SAR逻辑电路530与所述比较器520和反馈电路540构成环形电路。所述SAR逻辑电路530利用反馈电路540和比较电路(也就是前文中所说的比较器520)，对一个采样周期内所采样的模拟信号Vin’进行基于每一比特位的逻辑处理，以在延时校准电路550所提供的延时时长Tdelay内实现相应比特位的数字转换。其中，延时时长Tdelay与所处理的比特位对应，SAR逻辑电路520按照比特位的生成顺序在一个采样周期内进行逐位处理，以输出N比特位的数字信号Digital_S，N＞1。其中，该N比特位的数字信号Digital_S用于描述在该采样周期内所采样的模拟信号Vin’。
例如，利用如上述异步操作时序，当SAR逻辑电路520对每一次比较结果进行每一比特位的逻辑处理时，其产生对应比特位的数字信号。在一个采样周期内，SAR逻辑电路520将进行多次逻辑处理，以得到用于描述所采样的模拟信号Vin’的数字信号Digital_S。如前面描述过的，在一个采样周期内每次产生相应比特位数字信号的过程花费不同的时长，被称为异步操作。所述延时校准电路用于为SAR逻辑电路在一个采样周期内的各异步操作提供相应的各延时信号，如图1b所示的信号Startn、或Readyn信号。
所述反馈电路连接于所述SAR逻辑电路和比较器之间，用于根据每次更新的N比特位的数字信号，生成相应的参考信号Vref。其中，反馈电路中包含数模转换器(DAC)，其根据在该采样周期内所累积接收的逐位确定的各比特位的电位值，调整相应参考信号Vref的电压。如此，比较器根据变化的参考信号来调整其每次输出的比较结果。
在上述调整过程中，SAR逻辑电路的异步操作是在延时校准电路所提供的延时信号的控制下，进行逐位逻辑处理。例如，比较结果中的一个或多个比较电位对应所输出的一个比特位，SAR逻辑电路在逐位处理过程中，根据当前待生成的比特位的顺序，来对相应的各比较电位进行逻辑处理，以确定所输出的对应比特位的电位值。在一些示例中，所述SAR逻辑电路可按照从高位到低位的比特位顺序进行逐位的逻辑处理，以提高模数转换效率。其中，所述逐位逻辑处理举例为利用一阶或高阶的量化器对所接收的比较结果进行量化处理等。
在本申请的一个实施例中提供的一种延时校准电路中，延时校准电路用于校准SAR ADC下一采样周期内的各比特位的各延迟时长。如图2b所示，延时校准电路包括：监测电路单元651和可调的延时校准电路单元652。
所述监测电路单元651可以用于接收在当前采样周期内对应至少一个比特位的延时信号，接收所述采样周期的采样时钟信号；以及监测当前采样周期所转换的最后一比特位的完成时刻，并输出相应的检测信号Smonitor。其中，所述检测信号可以是最后一比特位所对应的延时信号，还可以是由该延时信号所触发的一电平信号(或电流信号)。例如，检测信号为最后一比特位所对应的延时信号结束时的触发沿；或者基于该结束时的触发沿而产生的方波信号等。
在一些示例中，所述监测电路单元651可与SAR逻辑电路630相连接(未 予图示)，以获取使得SAR逻辑电路630在一个采样周期内进行逐比特位转换的各延时信号。所述监测电路单元651获得各延时信号。所述监测电路单元651对一个采样周期内的各延时信号进行计数，并当计数结果表明所获取的延时信号对应最后一比特位时，输出检测信号Smonitor。
在又一些示例中，仍如图2b所示，所述监测电路单元651接收延时校准电路单元652提供的最低位(LSB)信号，以直接检测LSB位的延时信号。
可调的延时校准电路单元652连接所述监测电路单元651，用于根据所述检测信号Smonitor和下一采样周期的采样时钟信号Sample_Ctrl之间的时序，调整至少一个延时时长；每一所述延时时长为在下一采样周期内供SAR模数转换器生成相应比特位所花费的时长。其中，最后一比特位举例为当前采样周期内最后一比特位，该最后一比特位是基于SAR逻辑电路对数字信号中的各比特位的生成顺序而确定的。例如，最后一比特位为N比特位中的最低比特位。所述时序为最低位比特所对应的检测信号的触发沿与对应下一采样周期的所述采样时钟信号的触发沿的时序先后顺序。
例如，监测电路单元监测SAR ADC在当前采样周期的最低位比特完成时刻，并在此时被触发工作，以生成检测信号；可调的延时校准电路单元根据接收的检测信号与采样时钟信号的时序次序，调节SAR ADC下一周期至少一个比特的延时时长，提高异步SAR ADC的鲁棒性。
本申请提出的一种延时校准电路中，因不同PVT参数的变化量，无法进行量化，本申请实施例通过监测电路单元(又称监测电路)在不影响SAR逻辑电路正常工作的情况下监测SAR ADC在当前采样周期内对应最低位比特位的延时信号；并根据由该延时信号而产生的检测信号与下一采样周期的采样时钟 信号进行时序的比较，并据此来调节延时校准电路单元，以调节SAR ADC在下一采样周期中多个比特的延时时长。如此在满足SAR ADC的时序需求的同时，提高异步SAR ADC的鲁棒性，代价和风险低，设计难度降低。
参考图1b所示的各信号示例，当SAR ADC的精度一定时，延时时长Tdelay_n主要由第n次的：比较器延迟时间Tcmp、SAR逻辑电路延迟时间Tlogic以及数模转换电路DAC延迟时间Tdac中的至少一个决定。在此，监测电路单元可包含用于监测在最后一比特位转换期间内对应上述至少一种延迟时间的电路模块，和/或用于估计在最后一比特位转换期间内上述至少一种延迟时间的电路模块，以得到SAR ADC在当前采样周期内完成时刻。例如，若比较器的延迟时间Tcmp固定不变，监测电路单元可在不影响SAR逻辑电路正常工作的情况下，实时监测SAR ADC在当前采样周期内的延迟时间Tlogic以及延迟时间Tdac中的至少一个，以确定最后一比特位的完成时刻。更具体地，若SAR逻辑电路延时时长Tlogic也不变，则监测电路单元可通过监测产生延迟时间Tlogic的信号和产生延迟时间Tdac的信号，来确定所述完成时刻。如此，本申请实施例设计的延时校准电路调节的最后一比特位的延时时长Tdelay，以对应于最后一比特位的DAC所需的延迟时间Tdac。又如，监测电路单元可通过监测产生延迟时间Tcmp的信号(或上一比特位结束时刻)，并进行计时，以确定完成最后一比特模数转换的延时时长Tdelay,如此确定所述完成时刻。在该示例中，本申请实施例设计的延时校准电路调节最后一比特位的延时时长Tdelay，以对应于最后一比特位的延迟时间(Tlogic+Tdac)。为详细阐述延时校准电路的原理，下面结合图3所示出的时序示意图说明，其中，CLKs为采样时钟信号，采样时钟信号CLKs的一个采样周期包括采样时间段Sampling和对应多个比特位的各转换时间段，各比 特位的转换时间段依次表示为：MSB、MSB-1、…、LSB+1、LSB。由图3所示，在对应MSB比特位的转换时段内，延时校准电路可按照采样时间段Sampling的时长进行延时计时；以及从(MSB-1)比特位开始，通过上述任一种、或本申请中提供的其他监测方式监测至少一个延时时长Tdelay_n。例如，按照所生成的比特位顺序，MSB为最高位比特，LSB为最低位比特(也即为一个采样周期内最后一个比特)，每个比特位对应的时间段由相应的延时信号Ready_n控制。信号Smonitor为根据LSB比特位的延时信号ReadyLSB结束时刻而生成的检测信号。ReadyLSB还可以表示在当前采样周期内，比较器输出比较结果的同时所产生的信号，其供SAR逻辑电路对最低比特位进行逻辑处理。
以图3为例，若检测信号Smonitor的上升沿在下一个采样时钟信号CLKs的上升沿之后，表明原先多个可调延时模块30产生的延迟时间过大，可调的延时校准电路单元根据该检测信号的上升沿与下一采样时钟信号CLKs的上升沿的先后顺序，缩短在下一周期中多个比特位对应的延时时长。这使得所述ADC既无需设计更复杂的电路，又提高异步SAR ADC的鲁棒性，代价和风险低。
在此，详细描述延时校准电路单元(也就是前述内容中涉及的可调的延时校准电路单元)的一种结构及其工作过程。所述延时校准电路单元通过检测该时序，延长或缩短在下一采样周期内所输出的各延时信号之间的延时时长。例如，所述延时校准电路单元配置有积分电路，以根据所接收的延时调整信号累积调整相应采样周期内各延时信号之间的延时时长。又如，所述延时校准电路单元存储有延时时长组的配置表，以根据延时调整信号选择相应组的各延时时长。所述延时校准电路单元还配置有可调的容性器件，以实现以调整后的延时时长输出延时信号。
参见图2c，所述延时校准电路1包括：多个可调延时模块30及数字校准电路20。监测电路单元10与SAR逻辑电路中的至少最后一比特位的可调延时模块连接；数字校准电路20与各可调延时模块30及监测电路单元10均连接。各可调节延时模块30所提供的各单位延时可完全不一致、不完全一致，或完全一致。所述单位延时为单个可调延时模块30从被触发到输出信号之间的时长。各可调延时模块30根据工艺而存在各单位延时的误差；或者根据工艺参数、或内部电路结构而提供不同的单位延时。
在一些示例中，每一比特位所配置的可调延时模块的数量可以是一个或多个。各可调延时模块所对应的比特位数量与数字校准电路所输出的控制码的数量相等。每一位控制码对应连接一个可调延时模块。其中，所述控制码的位数举例位M位，其中，M与N无关。
例如，图4为本申请的延时电路中一结构示例，其中，各比特位(MSB、MSB-1、…、LSB)中均配置至少一个可调延时模块30。在图4b示例中，最后一比特位LSB的延时信号输出至监测电路单元10。由监测电路单元10产生检测信号，并输出至数字校准电路20。在利用延时信号的结束时刻所对应的触发沿作为检测信号的示例中，监测电路单元10亦可由导线替换。
具体地，图5a所示，每一可调延时模块30包括延时器31及与延时器31对应设置的控制开关32，延时器31的输出端与控制开关32的第一端连接，控制开关32的控制端与数字校准电路20的输出端连接；其中，多个可调延时模块30中的各控制开关32用于根据数字控制码控制相应延时器31的接入数量，以调整各延时器31产生的总延迟时间，该总延时时间对应于相应比特位所对应的延时时长。换言之，控制开关可以受所述数字控制码中的一个码字信号控制 通断。其中，所述延时器31举例为缓冲器。
值得说明的是，如图5a所示的可调延时模块的数目可以并非是图示出的数目，也可以是其他数目，此外可调延时模块的数目也可以是冗余预设的。可以根据相应比特位的延迟时长调整的需求，灵活地确定在延时校准电路中接入相应数目的可调延时模块。
又如，请参考图5b，至少部分延时器31包括缓冲器和电容的电路组合。其中，为提供不同延时时长，各可调的延时模块30中的各延时器31可配置不同的电参数，以便适应不同延长时长所需的单位延时组合。如此可提高各延时时长的精准度。
作为示例，每一位数字控制码控制一控制开关32的通断状态。若数字控制码为二进制码，表示“1”的各码字控制相应的控制开关32处于导通状态，则与相应控制开关32对应的各延时器31无需接入延时校准电路中。如此实现各可调延时模块30在一个采样周期内的各比特位之间提供不同的延时时长。
如图2c所示，所述数字校准电路20与每一组的各所述可调延时模块30、及所述监测电路单元10均连接，用于根据接收的所述检测信号与采样时钟信号的时序，向每一组可调延时模块30输出M位数字控制码；其中，M≥1。
所述数字校准电路20检测所接收的检测信号的触发沿和下一采样周期的采样时钟信号的触发沿之间的时序，若经检测得到检测信号的触发沿先于下一采样周期的采样时钟信号的触发沿，则延长至少一个比特位所对应的延时时长。例如，以ADC从高比特位到低比特位的顺序逐位输出，所述数字校准电路20按照预设的延时步长，在当前采样周期的各数字控制码的基础上，增加数字控制码所表示的编码值，以使增加至少一组可调延时模块30的延时时长。其 中，延时步长举例为一个或预设数量的单位延时。
在一些示例中，每一组可调延时模块30接收数字校准电路20所输出的M位数字控制码。其中，各组的可调延时模块的数量可以相同或不同，对应地，所接收的数字控制码的位数也可以相同或不同。例如，最高比特位所对应的一组可调延时模块的数量小于最低比特位所对应的一组可调延时模块的数量。
可以理解地，图2c示出了包括多组可调延时模块的延时校准电路的例子。而在另一些示例中，延时校准电路中可以仅包括一组可调延时模块，利用这一组可调延时模块为一个采样周期内每一比特位调整延时时长。
本申请实施例所提供的延时校准电路及其ADC，能够根据当前采样周期的数字转换过程中的延时情况，实时调整下一采样周期的各比特位的延时时长，由此，达到了针对ADC受PVT参数变化影响而提高ADC鲁棒性的目的。
在本申请的一个实施例中，如图6所示，还提出一种延时校准方法，基于如上述的延时校准电路100执行，包括如下步骤：
步骤S10：在当前采样周期内采样的模拟信号转换为N比特位的数字信号的过程中，监测所转换的最后一比特位的完成时刻，以生成相应的检测信号，N＞1。
步骤S20：通过检测所述检测信号与下一采样周期的采样时钟信号之间的时序，调整至少一个延时时长；每一所述延时时长为在下一采样周期内供SAR模数转换器生成相应比特位所花费的时长。
于上述实施例中提供的延时校准方法中，因不同PVT参数的变化量，无法进行量化，本申请实施例修改现有SAR逻辑电路，在不影响SAR逻辑电路正常工作的情况下，控制监测电路监测SAR ADC在当前采样周期内最低位比 特完成时刻，生成检测信号；控制数字校准电路根据接收的检测信号与下一采样周期的采样时钟信号的时序次序，调节各可调延时模块，以调节SAR ADC下一采样周期多个比特的延迟时间，满足SAR ADC的时序需求，提高异步SAR ADC的鲁棒性，代价和风险低，设计难度降低。
在一个实施例中，步骤S20包括：
步骤S21：根据所述时序检测的结果，生成下一采样周期内用于为每一比特位提供延时时长的M位数字控制码。
步骤S22：利用所述M位数字控制码，控制相应的可调延时模块以产生延时信号。
上述步骤S21-S22(未予图示)的执行过程可举例利用前述示例中提供的电路予以执行；或者基于所述步骤S21-S22的信号处理描述，而选择其他电路结构予以执行，在此不再详述。
包含上述延时校准电路的ADC可适用于将模拟信号转换成数字信号的电器装置，比如信号接收装置、或信号收发装置等。例如，包含该ADC的信号接收装置能够将所接收到的模拟信号更稳定地转换成数字信号。又如，信号收发装置可根据外部的切换指令，将所接收到的模拟信号输入该ADC，或者将测试用的其他模拟信号输入该ADC。该信号接收装置、或信号收发装置不仅适用于雷达传感器，还适用于如手机等其他无线电设备。
请参阅图7，以信号接收装置700为例，信号接收装置至少包括混频器701、和模数转换器702。其中，混频器701用于利用射频参考信号对射频接收信号进行混频处理，以输出中频信号。所述模数转换器702用于将所述中频信号转为数字信号，并予以输出；其中，所述模数转换器(又称ADC)包含上述 任一示例所提供的延时校准电路，以供所述ADC在至少一个采样周期内基于所述延时校准电路所调整的各延时时长，生成相应采样周期的数字信号。
在此，所述混频器(Mixer)接收射频参考信号和射频接收信号，并将该两路信号进行混频处理、和滤波处理，以得到中频信号。
如图8所示，以雷达传感器800为例，在雷达传感器800中，所述信号接收装置810所接收的射频参考信号(LO)与射频发射信号(RF)相干。其中，雷达传感器800中的信号发射装置830将所生成的射频发射信号RF通过一路发射链路发射天线发射至自由空间，以及通过另一路传输链路传送至信号接收装置810。信号接收装置810中的混频器利用混频技术将射频接收信号转为包含中频信号的信号；以及通过滤波处理等保留中频部分的信号，以得到可输入模数转换器820的中频信号IF，以便输出数字信号Digital_S。
在如手机等通信终端中，所述信号接收装置所接收的射频参考信号为基于本振电路而生成的，其为不携带信息的射频信号。相应的信号接收装置中的混频器通过混频技术和滤波处理，输出携带有信息的中频信号。
在一些示例中，所述信号接收装置中还配置有自适应放大器，以调节中频信号的能量，使得模数转换器所接收的中频信号更容易被准确提取。
所述模数转换器将所接收的中频信号转换为数字信号，以便得到基带数字信号(BB，Base Band)。所述基带数字信号用于供后续电路进行数字处理。例如，如图9所示，在雷达传感器800中，信号处理装置840通过对基带数字信号进行FFT、2FFT、角度FFT中的至少一种信号处理，以得到雷达传感器对周围物体的测量信息。又如，在手机等通信终端中，信号处理装置通过对基带数字信号进行解调、和解码等处理，以提取所携带的信息等。
所述模数转换器820可以是如上述任一示例所描述的SAR模数转换器，或其他包含本申请示例中的延时校准电路的模数转换器。在此不再详述。
本申请实施例还提供了一种雷达传感器。所述雷达传感器用于探测其与周围环境中的物体之间的测量信息。所述测量信息举例包括：距离、相对速度、和角度之间的至少一种。
仍参见图9，所述雷达传感器900包括：天线装置930、信号发射装置910、信号接收装置920。
其中，所述天线装置930包括发射天线和接收天线。
信号发射装置910耦接于发射天线，用于将一信号源所产生的基准信号(又称射频参考信号)处理成射频发射信号，并通过所述发射天线发射。其中所述基准信号举例正弦信号。
具体地，所述信号发射装置910将基准电信号进行调频/调相处理，并调制成射频频段的射频发射信号，并输出至发射天线。例如，信号发射装置910将基准信号调制到射频并馈电至发射天线，以使得发射天线产生中心频率在如64GHz、或77GHz等频段的探测信号波。其中，所述信号发射装置可以产生中心频率为定频的探测信号波，或者以中心频率和预设带宽扫频的探测信号波。以所述探测信号波包括至少一个chirp信号为例，其中chirp信号为基于线性调频周期而形成的电磁波信号，所述信号发射装置910基于线性调频周期的信号源进行倍频处理，并馈电至发射天线，以发射包含chirp信号的探测信号波。
当探测信号波被物体反射时，形成回波信号波。所述接收天线受回波信号波而产生射频接收信号。
所述信号接收装置920包括混频器921和模式转换器922。其中，信号 接收装置920中的混频器921利用射频参考发射信号(LO)，将接收天线所输出的射频接收信号进行降频、和滤波等处理；以及利用如本申请中提到的ADC(如922)输出数字信号。如此，所述雷达传感器能有效减少受PVT因素影响，而有效降低所产生的基带数字信号的误码率，使得该雷达传感器能够更精准地反映所采样的模拟信号。
本申请实施例还提供了一种配置有所述雷达传感器的电子设备。图9所示的信号处理装置940可配置于所述电子设备中，用于根据所述ADC 922所输出的数字信号进行信号处理，以对周围环境进行目标检测。
所述信号处理装置940与所述信号接收装置920连接，用于通过信号处理从所述数字信号中提取测量信息并输出。其中，所述信号处理包括基于对至少一路接收天线所提供的至少一路待处理信号进行相位、频率、时域等数字化信号处理计算。所述测量信息包括以下至少一种：用于表示所探测到的至少一个障碍物的相对距离的距离数据；用于表示所探测到的至少一个障碍物的相对速度的速度数据；用于表示所探测到的至少一个障碍物的相对角度的角度数据等。
在一个可选的实施例中，上述电子设备可为应用于诸如智能住宅、交通、智能家居、消费电子、监控、工业自动化、舱内检测及卫生保健等领域的部件及产品。例如，该电子设备可为智能交通运输设备(如汽车、自行车、摩托车、船舶、地铁、火车等)、安防设备(如摄像头)、液位/流速检测设备、智能穿戴设备(如手环、眼镜等)、智能家居设备(如扫地机器人、门锁、电视、空调、智能灯等)、各种通信设备(如手机、平板电脑等)等，以及诸如道闸、智能交通指示灯、智能指示牌、交通摄像头及各种工业化机械臂(或机器人) 等，也可为用于检测生命特征参数的各种仪器以及搭载该仪器的各种设备，例如汽车舱内检测、室内人员监控、智能医疗设备、消费电子设备等。
在又一个可选的实施例中，当上述的电子设备应用于先进驾驶辅助系统(即ADAS)时，作为车载传感器的雷达传感器(如毫米波雷达)可为ADAS系统提供诸如自动刹车辅助(即AEB)、盲点检测预警(即BSD)、辅助变道预警(即LCA)、倒车辅助预警(即RCTA)等各种功能安全提供测量信息的探测作用。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (13)

  1. 一种延时校准电路，配置在SAR模数转换器中，其中，所述SAR模数转换器用于将一个采样周期内所采样的模拟信号转换成N比特位的数字信号，N＞1；其中，所述延时校准电路包括：
    监测电路单元，用于监测当前采样周期所转换的最后一比特位的完成时刻，并输出相应的检测信号；
    可调的延时校准电路单元，连接所述监测电路单元，用于根据所述检测信号和下一采样周期的采样时钟信号之间的时序，调整至少一个延时时长；每一所述延时时长为在下一采样周期内供SAR模数转换器生成相应比特位所花费的时长。
  2. 根据权利要求1所述的延时校准电路，其中，所述可调的延时校准电路单元包括：
    多个可调延时模块，受控地配置各延时时长；
    数字校准电路，与各所述可调延时模块及所述监测电路单元均连接，接收所述检测信号与采样时钟信号，并依据接收到该两信号的时序次序，生成对应每一比特位的M位数字控制码，将各数字控制码输出至各所述可调延时模块；其中，M≥2。
  3. 根据权利要求1所述的延时校准电路，其中，所述时序为最低比特位的延时信号与对应下一采样周期的采样时钟信号的两个触发沿的先后顺序。
  4. 根据权利要求2所述的延时校准电路，其中，所述可调延时模块包括延时器、以及与延时器相连的控制开关；其中，所述控制开关受所述数字控制码中的一个码字信号控制通断。
  5. 根据权利要求2所述的延时校准电路，其中，各所述可调延时模块所提供的各单位延时完全不一致，不完全一致，或完全一致。
  6. 根据权利要求2所述的延时校准电路，其中，所述多个可调延时模块根据比特位的位数而分组设置；每组的多个可调延时模块接收相应的M位数字控制码。
  7. 一种模数转换器，在当前采样周期内将接收到的模拟信号转为数字信号；其中，所述模数转换器包括：如权利要求1-6中任一所述的延时校准电路，以在下一采样周期内调整用于生成各比特位数字信号所花费的时长。
  8. 根据权利要求7所述的模数转换器，还包括：
    比较器，接收所述模拟信号和一参考信号，以及在当前采样周期内比较所模拟信号和参考信号的电位值，以输出比较结果；
    SAR逻辑电路，连接于所述比较器的输出端，用于在所述延时校准电路所设置的延时时长内，对所述比较结果进行逻辑处理，以输出对应所述模拟信号的各比特位的数字信号；
    反馈电路，连接于所述SAR逻辑电路的输出端和比较器的参考信号输入端，用于将所述数字信号转换为所述参考信号。
  9. 一种信号接收装置，包括：
    混频器，用于利用射频参考信号对射频接收信号进行混频处理，以输出中频信号；
    模数转换器，用于将所述中频信号转为数字信号，并予以输出；其中，所述模数转换器包含如权利要求1-6中任一所述的延时校准电路，以供在至少一个采样周期内基于所述延时校准电路所调整的相应延时时长，生成相应采样周期的数字信号。
  10. 一种雷达传感器，包括：
    天线装置，包括发射天线和接收天线；
    信号发射装置，用于将一信号源所产生的基准信号处理成射频发射信号，并通过所述发射天线发射；
    如权利要求9所述的信号接收装置，其中，所述信号接收装置所接收的射频接收信号是基于发射天线所发射的电磁波经物体反射后被所述接收天线所转换后而得到的。
  11. 一种电子设备，包括：
    如权利要求10所述雷达传感器；
    信号处理装置，耦接于所述雷达传感器，用于根据所述雷达传感器所输出的数字信号进行信号处理，以对周围环境进行目标检测。
  12. 一种延时校准方法，包括：
    在当前采样周期内采样的模拟信号转换为N比特位的数字信号的过程中，监测所转换的最后一比特位的完成时刻，以生成相应的检测信号；N＞1；
    通过检测所述检测信号与下一采样周期的采样时钟信号之间的时序，来调整至少一个延时时长；每一所述延时时长为在下一采样周期内供SAR模数转换器生成相应比特位所花费的时长。
  13. 根据权利要求12所述的延时校准方法，其中，所述通过检测所述检测信号与下一采样周期的采样时钟信号之间的时序，来调整至少一个延时时长，包括：
    根据时序检测的结果，生成下一采样周期内用于为每一比特位提供延时时长的M位数字控制码；
    利用所述M位数字控制码，控制相应的可调延时模块以产生延时信号；其中，M≥2。
PCT/CN2023/087073 2022-05-24 2023-04-07 延时校准电路及方法、模数转换器、雷达传感器及设备 WO2023131360A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/363,631 US20230387931A1 (en) 2022-05-24 2023-08-01 Delay calibration circuit and method, analog-to-digital converter, radar sensor, and device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210566799.5 2022-05-24
CN202210566799.5A CN114826264A (zh) 2022-05-24 2022-05-24 延时校准电路、方法、信号接收装置、传感器及电子设备

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/363,631 Continuation US20230387931A1 (en) 2022-05-24 2023-08-01 Delay calibration circuit and method, analog-to-digital converter, radar sensor, and device

Publications (1)

Publication Number Publication Date
WO2023131360A1 true WO2023131360A1 (zh) 2023-07-13

Family

ID=82516967

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2023/087073 WO2023131360A1 (zh) 2022-05-24 2023-04-07 延时校准电路及方法、模数转换器、雷达传感器及设备

Country Status (3)

Country Link
US (1) US20230387931A1 (zh)
CN (1) CN114826264A (zh)
WO (1) WO2023131360A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114826264A (zh) * 2022-05-24 2022-07-29 加特兰微电子科技(上海)有限公司 延时校准电路、方法、信号接收装置、传感器及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104967451A (zh) * 2015-07-31 2015-10-07 中国科学院电子学研究所 逐次逼近型模数转换器
US9660664B1 (en) * 2016-06-24 2017-05-23 Qualcomm Incorporated Generating asynchronous clock signals for successive approximation register (SAR) analog to digital converters (ADCs)
CN111740739A (zh) * 2020-01-04 2020-10-02 浙江大学 基于高速异步逻辑的pvt自校准方法及其sar adc电路
CN112260689A (zh) * 2020-09-28 2021-01-22 西南电子技术研究所（中国电子科技集团公司第十研究所） 自适应延时补偿串行adc采样系统采样校准方法
CN113055006A (zh) * 2021-03-24 2021-06-29 中国电子科技集团公司第五十八研究所 一种SHA-less流水线ADC采样时刻误差校准系统及方法
CN114826264A (zh) * 2022-05-24 2022-07-29 加特兰微电子科技(上海)有限公司 延时校准电路、方法、信号接收装置、传感器及电子设备

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104967451A (zh) * 2015-07-31 2015-10-07 中国科学院电子学研究所 逐次逼近型模数转换器
US9660664B1 (en) * 2016-06-24 2017-05-23 Qualcomm Incorporated Generating asynchronous clock signals for successive approximation register (SAR) analog to digital converters (ADCs)
CN111740739A (zh) * 2020-01-04 2020-10-02 浙江大学 基于高速异步逻辑的pvt自校准方法及其sar adc电路
CN112260689A (zh) * 2020-09-28 2021-01-22 西南电子技术研究所（中国电子科技集团公司第十研究所） 自适应延时补偿串行adc采样系统采样校准方法
CN113055006A (zh) * 2021-03-24 2021-06-29 中国电子科技集团公司第五十八研究所 一种SHA-less流水线ADC采样时刻误差校准系统及方法
CN114826264A (zh) * 2022-05-24 2022-07-29 加特兰微电子科技(上海)有限公司 延时校准电路、方法、信号接收装置、传感器及电子设备

Also Published As

Publication number Publication date
US20230387931A1 (en) 2023-11-30
CN114826264A (zh) 2022-07-29

Similar Documents

Publication Publication Date Title
US7515084B1 (en) Analog to digital converter using asynchronous pulse technology
US7528760B2 (en) Class D analog-to-digital converter
CN104158545B (zh) 一种基于压控振荡器量化的逐次逼近寄存器型模数转换器
WO2023131360A1 (zh) 延时校准电路及方法、模数转换器、雷达传感器及设备
US10469095B2 (en) Successive approximation register analog-to-digital converter, electronic device and method therefor
US8823566B2 (en) Analog to digital conversion architecture and method with input and reference voltage scaling
Abari et al. Performance trade-offs and design limitations of analog-to-information converter front-ends
JP2014236225A (ja) 半導体装置及び半導体装置の動作方法
WO2006047751A1 (en) Analog-to-digital converter
CN114499520A (zh) 一种adc电路及其控制方法
CN109644002B (zh) 可扩展的随机逐次逼近寄存器模数转换器
CN107395208B (zh) 基于多通道非均匀时延的压缩采样结构
CN103178849B (zh) 一种结合tdc的循环模数转换器
WO2023246410A1 (zh) 一种模数转换电路、控制方法、芯片及电子设备
CN107733434B (zh) 模数转换器及电子设备
CN112187265A (zh) 用于电力专用通信网的混合型模数转换器及信号收发装置
CN115102552B (zh) 逐次逼近型模拟数字转换器电路及模数转换方法
KR101833923B1 (ko) 기준전압 가변 비교기를 이용하는 축차 비교형 아날로그 디지털 변환기
CN115021749A (zh) 适用于一阶误差反馈式失配误差整形的动态范围补偿方法
US20150145708A1 (en) Converting circuit and communication device
CN115412097A (zh) 一种窄脉冲捕获及处理集成设计方法
US20230115601A1 (en) Offset mitigation for an analog-to-digital convertor
CN109889200B (zh) 一种基于频率量化器的电压信号转频率信号的电路
CN218499126U (zh) 模拟数字转换器、芯片及电子设备
US20220329325A1 (en) Microcontroller and signal modulation method

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23737222

Country of ref document: EP

Kind code of ref document: A1