WO2023100432A1 - 設計条件計算システム、及び半導体装置の製造方法 - Google Patents

設計条件計算システム、及び半導体装置の製造方法 Download PDF

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WO2023100432A1
WO2023100432A1 PCT/JP2022/033324 JP2022033324W WO2023100432A1 WO 2023100432 A1 WO2023100432 A1 WO 2023100432A1 JP 2022033324 W JP2022033324 W JP 2022033324W WO 2023100432 A1 WO2023100432 A1 WO 2023100432A1
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parameter
model
calculation system
semiconductor device
design condition
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PCT/JP2022/033324
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知夏 末松
建瑠 須藤
慶亮 小林
友紀 毛利
明生 島
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株式会社日立製作所
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a design condition calculation system that supports the design of semiconductor devices, and more particularly to technology that supports the design of manufacturing parameters for power semiconductor devices.
  • SiC Silicon carbide
  • SiC has a dielectric breakdown field strength about one order of magnitude higher than that of Si. Element resistance can be reduced by three orders of magnitude or more. Also, since the bandgap is about three times larger than that of Si, high temperature operation is also possible. Thus, the SiC semiconductor element is expected to have performance exceeding that of the Si semiconductor device, and the development of the SiC power semiconductor device is proceeding.
  • a circuit design apparatus includes an operation unit for inputting the circuit configuration of a circuit under design, the names of circuit characteristic items of the circuit under design, and the names of elements constituting the circuit under design.
  • a circuit design device includes a design processing unit that performs
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2012-150574
  • device characteristics required for at least a semiconductor device equivalent circuit model used in circuit simulation are obtained from the output of semiconductor device simulation.
  • a process of setting a semiconductor device equivalent circuit model to obtain a semiconductor A simulation collaboration method is described that includes an information feedback step with a knowledge database for feedback to device simulation.
  • the purpose of the present invention is to quickly and at low cost provide appropriate design values for power devices that satisfy a large number of characteristics that meet application requirements, even for SiC semiconductor devices.
  • the design condition calculation system comprises an arithmetic device that executes a predetermined process, an input unit for inputting data, and a storage device that can be accessed by the arithmetic device.
  • the design condition calculation system Upon receiving an input with a third parameter representing at least one characteristic of the circuit on which the semiconductor device is mounted, the design condition calculation system causes the arithmetic device to use the model constructed by the model construction unit to set a predetermined condition
  • the model constructed by the model construction unit includes a first transformation model provided in the front stage and a model constructed in the rear stage.
  • the property regression model converts the unobservable physical property values into unobservable theoretical property values;
  • the second conversion model converts the theoretical property values into actual property values;
  • a computing unit uses the constructed model to set one of the value and the range of the third parameter with a fixed value set to a part of the first parameter and the second parameter as a constraint condition.
  • the first parameter and the second parameter that are not the constraint condition are calculated so as to satisfy one or a combination of conditions, and the calculated first parameter and second parameter are output. .
  • FIG. 4 is a flowchart of processing for calculating design conditions by the design condition calculation system according to the embodiment of the present invention
  • 4 is a flowchart of processing for calculating design conditions by the design condition calculation system according to the embodiment of the present invention
  • 4 is a flowchart of processing for calculating design conditions by the design condition calculation system according to the embodiment of the present invention
  • 4 is a flowchart of processing for calculating design conditions by the design condition calculation system according to the embodiment of the present invention
  • FIG. 3 illustrates a calculation method performed in an optimization calculation unit of an embodiment of the invention
  • 4 is a flow chart of the manufacturing process of a trench MISFET.
  • FIG. 10 is a diagram showing an example of an input screen according to the first embodiment
  • FIG. FIG. 10 is a diagram showing an example of an input screen according to the first embodiment
  • FIG. FIG. 10 is a diagram showing an example of a corrector 1 that constitutes the front stage of the model building unit of the second embodiment
  • FIG. 11 is a diagram showing an example of a corrector 1 that constitutes the front stage of the model building unit of Example 3
  • FIG. 11 is a diagram showing an example of a corrector 1 that constitutes the front stage of the model building unit of Example 3
  • FIG. 11 is a diagram showing an example of a corrector 1 that constitutes the front stage of the model building unit of Example 3
  • FIG. 12 is a diagram showing an example of a model building unit of Example 4;
  • FIG. 12 is a diagram showing cooperation between the design condition calculation system and the semiconductor manufacturing apparatus of Example 5;
  • 14 is a flow chart of processing for calculating design conditions by the design condition calculation system of Embodiment 6.
  • FIG. 14 is a flow chart of processing for calculating design conditions by the design condition calculation system of Embodiment 6.
  • a design condition calculation system 100 for a power semiconductor device will be described in detail below with reference to the drawings.
  • FIG. 1A is a diagram showing the configuration of the design condition calculation system 100.
  • FIG. 1A is a diagram showing the configuration of the design condition calculation system 100.
  • the design condition calculation system 100 of the present embodiment has a characteristic regression model constructed by simulation in the middle layer, a physical property value calculation model (corrector 1) in the front stage, and a physical quantity calculation model (corrector 2) in the rear stage.
  • a highly accurate regression model is constructed by the provided model construction unit 102 .
  • the design condition calculation system 100 is composed of a computer having a calculation unit 101, a data storage unit 104, a communication unit 105, an operation unit 106, an output unit 107, and an input/output unit 108.
  • the calculation unit 101, the data storage unit 104, the communication unit 105, and the input/output unit 108 are connected via a bus.
  • the calculation unit 101 is an arithmetic unit (CPU) that executes programs stored in a memory (not shown).
  • the calculation unit 101 executes various programs to implement the functions of the functional units (for example, the model construction unit 102, the optimization calculation unit 103, etc.) of the design condition calculation system 100.
  • FIG. Note that part of the processing performed by the calculation unit 101 by executing the program may be performed by a hardware calculation device such as an ASIC or FPGA.
  • the memory includes ROM, which is a non-volatile storage element, and RAM, which is a volatile storage element.
  • ROM stores immutable programs (eg, BIOS) and the like.
  • RAM is a high-speed and volatile storage device such as DRAM (Dynamic Random Access Memory), and temporarily stores programs executed by the calculation unit 101 and data used during execution of the programs.
  • the data storage unit 104 is, for example, a large-capacity, non-volatile storage device composed of a magnetic storage device (HDD), flash memory (SSD), or the like.
  • the data storage unit 104 also stores data used by the calculation unit 101 when executing programs and programs executed by the calculation unit 101 . That is, the program is read out from the data storage unit 104, loaded into the memory, and executed by the calculation unit 101 to realize each function of the design condition calculation system 100.
  • the communication unit 105 is a network interface device that controls communication with other devices according to a predetermined protocol.
  • the operation unit 106 is configured by an input device such as a keyboard, mouse, and touch panel, and provides an input interface for receiving operator's operations.
  • the output unit 107 is configured by an output device such as a display device and a printer, and provides an output interface for outputting program execution results in a format that can be visually recognized by the operator.
  • the input/output unit 108 is an interface that transfers data input to the operation unit 106 to the bus.
  • a user terminal connected to the design condition calculation system 100 via a network may provide the operation section and the output section.
  • the design condition calculation system 100 may have a web server function, and the user terminal may access the design condition calculation system 100 using a predetermined protocol (eg, http).
  • the program executed by the calculation unit 101 is provided to the design condition calculation system 100 via removable media (CD-ROM, flash memory, etc.) or network, and stored in the non-volatile data storage unit 104, which is a non-temporary storage medium. be done. Therefore, the design condition calculation system 100 preferably has an interface for reading data from removable media.
  • the design condition calculation system 100 is a computer system configured on one physical computer or on a plurality of logically or physically configured computers, and is built on a plurality of physical computer resources. It may run on a virtual machine.
  • the model construction unit 102 and the optimization calculation unit 103 may operate on separate physical or logical computers, or may be combined to operate on one physical or logical computer. .
  • FIGS. 1B-1, 1B-2, 1C-1, and 1C-2 are flowcharts of the process of calculating design conditions by the design condition calculation system 100.
  • FIG. 1B-1 and 1C-1 show the processing when the model construction unit 102 is inside the design condition calculation system 100, and FIGS. Indicates the processing when outside the .
  • step 1 when the explanatory variable and the objective variable are input to the operation unit 106, the operation content is displayed on the output unit 107 in step 2.
  • Input explanatory variables include device materials, device fabrication conditions, device structures, circuit materials, circuit fabrication conditions, and circuit structure values or ranges of values.
  • the target variable is a value or range of values of device characteristics, circuit characteristics, or the like.
  • step 3 the data storage unit 104 stores the input data.
  • the model building unit 102 creates a regression model for the power semiconductor device and the power semiconductor device-mounted circuit using explanatory variables and objective variables based on the data stored in the data storage unit 104 .
  • the model construction unit 102 is provided within the design condition calculation system 100.
  • FIG. The model building unit 102 creates a regression model each time an input is made to the operation unit 106 according to the content of the input, and stores the created regression model in the data storage unit 104 .
  • the created regression model may be directly input to the calculation unit 101 without being stored in the data storage unit 104 .
  • step 5 the calculation unit 101 uses the regression model to set the values of the explanatory variables stored in the data storage unit 104 as constraints and the values of the objective variables as targets.
  • the relationship between the explanatory variables whose values are not specified and the objective variables is calculated multiple times, and the optimum values of the explanatory variables whose values are not specified so as to satisfy the conditions of the objective variables are obtained.
  • step 6 the calculation unit 101 stores the optimal values of the explanatory variables and the values of the target variables at that time in the data storage unit 104.
  • FIG. The processing of steps 5 and 6 is repeatedly executed until a predetermined end condition is satisfied.
  • the termination condition may be that the objective variable reaches the target value, but the termination condition may be that the number of calculations or the calculation time reaches the upper limit.
  • the output unit 107 outputs the optimum values of the explanatory variables stored in the data storage unit 104 and the values of the objective variables at that time.
  • one or more regression models created in advance by the model building unit 102 provided outside the design condition calculation system 100 are stored outside the design condition calculation system 100. , is registered in a database such as the cloud. Since the regression model differs depending on the device type, it is preferable to create a plurality of regression models in advance and store them outside the design condition calculation system 100 .
  • the calculation unit 101 acquires the regression model from the database via the communication section 105 and stores it in the data storage unit 104 .
  • the calculation unit 101 uses the regression model stored in the data storage unit 104 to find the optimum value of the explanatory variable that satisfies the condition of the objective variable.
  • the calculation unit 101 may directly retrieve the regression model from the database without storing it in the data storage unit 104 .
  • the design condition calculation system 100 can communicate with the outside via a network.
  • the regression model and the optimum calculation result may be saved in the data storage unit 104 each time the calculation is performed. It doesn't have to be. On the other hand, if the regression model is acquired from the database each time through the communication unit 105, the amount of communication increases and the speed decreases.
  • FIG. 2 is a diagram showing an example of an input screen displayed on the output unit for inputting explanatory variables and objective variables to the operation unit 106 in steps 1 and 2.
  • FIG. 2 is a diagram showing an example of an input screen displayed on the output unit for inputting explanatory variables and objective variables to the operation unit 106 in steps 1 and 2.
  • FIG. 2 is a diagram showing an example of an input screen displayed on the output unit for inputting explanatory variables and objective variables to the operation unit 106 in steps 1 and 2.
  • the number of pull-down input fields for specifying the types of explanatory variables may be three or more.
  • the pull-down input fields 8 and 9 are used to enter the device material, device fabrication conditions, device structure, circuit material, circuit fabrication conditions, circuit structure, etc. of the semiconductor device, and the device material, device fabrication conditions, device structure, etc. of the circuit on which the semiconductor device is to be mounted. It is preferable that the circuit material, circuit fabrication conditions, and circuit structure can be selected.
  • a process to be specified in the device fabrication process can be selected, and when a device structure is selected as an explanatory variable, the type of structure can be specified.
  • a condition is specified in the pull-down input field 8 or the pull-down input fields 8 and 9
  • a pre-registered variable is displayed on the input screen, and the fixed value or range of the variable is specified by operating the fixed check box.
  • a variable with a fixed value or a range of values becomes a constraint during optimization.
  • it is not always necessary to enter a value for a variable and if no value is entered, an optimum value suitable for the objective variable is obtained in the optimization calculation.
  • the type of objective variable specified in the pull-down input field 11 in the output section can be selected, and the target value or range of target values (both or one of maximization and minimization) can be input on the input screen. It is preferable that the pull-down input field 11 can be selected from device characteristics, circuit characteristics, and the like. If you do not enter the target value or range or conditions such as maximum/minimum or a combination thereof, the variable will be calculated with an arbitrary value in the optimization calculation, and the target value or range or conditions such as maximum/minimum or a combination thereof will be calculated. If filled in, it is a condition for deriving objective variables that do not have a fixed value specified in the input section.
  • the optimization calculation unit 103 uses the input parameter value or range as a constraint condition, and the parameter value and range input in the output section as objective variables. Among them, parameters whose values are not specified are obtained by optimization calculation. For example, given the values shown in FIG. 2, the optimization computation unit 103 maintains the drift layer concentration in the input section at 1 ⁇ 10 16 , while increasing the breakdown voltage in the output section to 1200 V or higher and setting the threshold voltage to 3 V. ⁇ 8V, the gate withstand voltage is set to 25V or more, and the optimum values of the JFET length and the channel length that minimize the on-resistance are obtained.
  • Information related to the conditions specified in the pull-down input field 8 or the pull-down input fields 8 and 9 should be displayed in the left area of the input screen.
  • the device structure TED-MOS is selected, so the structure of the TED-MOS FET is displayed.
  • FIG. 3 is a diagram showing the configuration of the model construction unit 102. As shown in FIG. 3
  • the model construction unit 102 constructs a regression model using the explanatory variables and objective variables input to the operation unit 106 .
  • the model construction unit 102 is composed of multiple layers, and is roughly divided into a front stage, an intermediate layer, and a rear stage.
  • FIG. 3 illustrates the model construction unit 102 composed of three layers, the front layer, middle layer, and rear layer, the model construction unit 102 may be composed of four layers or more.
  • the model construction unit 102 takes parameters (semiconductor device parameters, semiconductor device-mounted circuit parameters) entered in the input section as inputs and selectable parameters in the output section to relate each parameter.
  • the first stage is the physical property value calculation model (corrector 1), which converts the parameters entered in the input section into physical property values used in the simulation.
  • the physical property values used in the simulation are unobservable physical property values such as the amount of traps and mobility at the oxide film interface with respect to the film quality, film thickness, etc. of the oxide film, which are the conditions for forming the oxide film, and the amount of annealing. be.
  • the unobservable physical property values converted by the physical property value calculation model are the mobility of holes and electrons, the scattering cross section, the trap density in the oxide film, the interface level, the Auger/SRH recombination rate, the lifetime , saturated drift velocity, thermal conductivity, defect density, impurity concentration considering activation rate, design value considering mask misalignment, shape that changes depending on fabrication conditions (shape of trench angle, oxide film thickness, etc.), material (source material of the contact part), etc.
  • the input values to be corrected are not necessarily unobservable physical property values, but may be observable physical property values. For example, when a design value is input, the aperture width actually created using a mask in the photolithography process may be used as the variable after correction.
  • a power semiconductor device using a compound other than Si traps are formed at the interface with the oxide film, causing variations in threshold voltage and a decrease in switching speed. Since the power semiconductor device controls high voltage, the fluctuation of the threshold voltage lowers the switching speed and poses a problem from the viewpoint of safety and loss. In addition, since the resistance must be reduced to reduce loss, mobility is important, but the mobility in the device is lower than the bulk mobility, making it difficult to predict the mobility based on theoretical characteristics. In addition, a power semiconductor device tends to have a high electric field within the device, and the presence of traps in the oxide film significantly reduces the reliability of the oxide film. Furthermore, there is no established model for the diffusion mechanism when impurities are implanted into devices. The difference in impurity concentration is conspicuous.
  • the variables corrected by the physical property value calculation model in the previous section are related to the theoretical properties in the intermediate layer.
  • the intermediate layer creates data by performing many physics simulations and efficiently builds a characteristic regression model by spiral learning using the created data.
  • By modeling the intermediate layer rather than simply simulating it, back propagation from the input in the former stage to the output in the latter stage becomes possible, and learning of the physical property value calculation model becomes possible.
  • the theoretical properties obtained in the intermediate layer are converted into physical quantities measurable by the physical quantity calculation model (corrector 2) in the latter stage.
  • the corrector 2 performs the following conversions to calculate observable physical quantities.
  • ⁇ Convert the internal temperature of the semiconductor into short-circuit resistance ⁇ Add the offset resistance in the measurement to the on-resistance ⁇ Correct the effect of the contact resistance caused by the measurement to the theoretically derived on-resistance of the semiconductor device ⁇ Especially MIS FET with trench
  • the reliability of the gate insulating film is calculated from the electric field intensity applied to the corner of the trench.
  • ⁇ Switching loss and switching time are calculated from the external resistance in the circuit on which the semiconductor device is mounted and the capacitance inside the semiconductor device. ⁇ Calculate the short-circuit time from the saturation current characteristics at the time of short-circuit
  • the measurable physical quantities should include on-resistance, threshold, withstand voltage, and insulating film reliability as outputs of power semiconductor device characteristics, and short-circuit resistance and switching loss as characteristics of semiconductor device mounted circuits.
  • These measurable physical quantities may be derived from the characteristic regression model in the middle, but by deriving them by the corrector 2, a faster regression model can be constructed.
  • the corrector 2 can convert a certain physical quantity into an actual physical quantity that is the same physical quantity, and can also derive a different physical quantity from a certain physical quantity.
  • the dielectric breakdown strength of SiC is about one order higher than that of Si, so the electric field strength in the oxide film is high, and the reliability of the oxide film is important.
  • negative bias temperature instability (PBTI) and positive bias temperature Since there is no accurate theoretical model, derivation by the corrector 2 is required.
  • the former stage (corrector 1 based on the physical property value calculation model), the middle layer (characteristic regression model), and the latter stage (corrector 2 based on the physical quantity calculation model) should all be learning models constructed through learning.
  • the simulation used in the regression model of the middle layer of the model building unit 102 is related using unobservable parameters, but observable data can be input and output by the corrector 1 at the front stage and the corrector 2 at the rear stage. model can be constructed with high accuracy.
  • FIG. 3 is described as a diagram showing the configuration of the model construction unit 102, the model construction unit 102 and the model constructed by the model construction unit 102 realize the same input/output.
  • the model constructed by 102 is configured by a neural network, it can also be said to be a diagram showing the configuration of this neural network.
  • FIGS. 7 to 10, which will be described later, can also be said to represent the configuration of the model.
  • FIG. 4 is a diagram showing the calculation method executed by the optimization calculation unit 103.
  • FIG. 4 is a diagram showing the calculation method executed by the optimization calculation unit 103.
  • the optimization calculation unit 103 uses the regression model constructed by the model construction unit 102 to set the parameter input in the output section of the input screen as the objective variable, and inputs the parameter to the input section that satisfies the conditions of the objective variable. Performs optimization calculations to find the optimum values of parameters for which values are not specified among the specified parameters.
  • the relationship between the explanatory variable and the objective variable is calculated multiple times from the regression model so that the parameters input in the multiple input sections meet the conditions of the multiple parameters specified in the output section, and the objective variable Find the explanatory variable for which is the optimal value.
  • an arbitrary target variable is designated as the minimum value on the input screen (FIG. 2), and the minimum value is calculated by Newton's method.
  • the objective variable and the explanatory variable are related by the regression model created by the model building unit 102.
  • the explanatory variable corresponding to the inputs ⁇ 1, ⁇ 2, . variable vector) the objective variable corresponding to the output ⁇ in FIG.
  • the regression model can be used to calculate the objective variable y for any explanatory variable x. can derive an explanatory variable x to which is a better fit.
  • a SiC bulk substrate (eg, 4H-SiC, 1e18, Si face, 4° off) is prepared.
  • the SiC bulk substrate may be a substrate manufactured using a sublimation method, a substrate using a solution method, a substrate using a gas growth method, or a substrate on which an epitaxial growth layer has already been laminated. Chemical mechanical polishing (CMP) may be performed prior to growth of the epitaxial layers.
  • the substrate concentration may be between 1e18 and 1e21.
  • the crystal type may be 4H—SiC, 6H, or 3C.
  • the plane may be the Si plane, the C plane, or any other plane orientation. Preferably, a substrate having an off angle is used, but a just substrate may be used. For the type, density, surface, off-angle, etc. of the substrate prepared in step A, conditions optimized for semiconductor materials by the design condition calculation system 100 of the present embodiment may be applied.
  • an epitaxial growth layer is formed.
  • SiH4 and C3H8 are heated at a temperature of 1500° C. or higher for epitaxial growth to form an epitaxial layer.
  • concentration and film thickness of the epitaxial layer to be formed differ depending on the device to be manufactured, it is preferable that the concentration is about 1e14 to 1e18 and the film thickness is several ⁇ m to several tens of ⁇ m.
  • a high-concentration buffer layer may be formed before forming the epitaxial layer.
  • the concentration of the buffer layer is preferably about 1e18.
  • the epitaxial layer is also called a drift layer.
  • the growth conditions (temperature, carrier gas, purge gas, other apparatus conditions), concentration, film thickness, etc. of the epitaxial layer and buffer layer are determined by applying the conditions optimized for the semiconductor material by the design condition calculation system 100 of the present embodiment. good too.
  • Step C is a necessary step in the SiC power semiconductor device described later in Example 5.
  • P-type implanted ions may be aluminum and boron
  • N-type implanted ions may be nitrogen and phosphorous.
  • the drift layer includes a P-type body region (p), a potential fixing region (p++) and a guard region (p), an N-type source region (n++), a current diffusion region (n+) and a JFET region (n- to n+ ) are respectively formed by ion implantation.
  • the body region may be formed by P-type epitaxial growth. Note that the polarity may be reversed to P-type or N-type.
  • the source region and potential fixing region are formed so as to be in contact with the wafer surface.
  • the body region is in contact with the source region and formed deeper than the source region. Furthermore, the body region is electrically connected to the potential fixing region.
  • the current spreading region is in contact with the body region and is formed at a location deeper than the body region.
  • the guard region is in contact with the current diffusion region and formed at a location deeper than the current diffusion region. Furthermore, the guard region is electrically connected to the potential fixing region.
  • the JFET region is a region sandwiched between guard regions that connects the current diffusion region and the drift region, and ion implantation may be performed to reduce the resistance.
  • a structure that adds functions such as a termination region, for example, may be fabricated.
  • Mask conditions type, thickness, fabrication conditions, mask removal conditions, etc.
  • implantation conditions ion species, implantation energy, number of implantation steps, implantation angle, etc.
  • Conditions optimized for design and structure by the design condition calculation system 100 of the present embodiment may be applied to the implantation depth, implantation region, impurity concentration, and the like.
  • a carbon film as a cap material for impurity activation annealing is deposited around the silicon carbide substrate and the silicon carbide epitaxial layer, and impurity activation annealing is performed at a temperature of 1600 to 1800° C., for example. I do.
  • the carbon layer of the cap material is removed by oxygen plasma ashing.
  • a thermal oxide film may be formed, and the thermal oxide film may be removed using a dilute hydrofluoric acid solution to clean the surface.
  • the type of capping material, annealing temperature, annealing time, conditions for removing the capping material, type, shape, thickness of the thermal oxide film, other formation conditions, removal conditions, etc. are determined by the design condition calculation system 100 of the present embodiment. You may apply the conditions optimized regarding the preparation conditions in .
  • step E trenches are formed. For example, a trench is etched through the source region, the body region, and the current spreading region and bottoms within the guard region. Thereafter, a thermal oxide film may be formed, and the thermal oxide film may be removed using a dilute hydrofluoric acid solution to clean the etched surface.
  • Mask conditions used for etching type, thickness, fabrication conditions, mask removal conditions
  • etching conditions etching time, etching gas type, applied voltage, etc.
  • post-etching treatment type, shape, thickness of thermal oxide film , other formation conditions, removal conditions, etc.
  • conditions optimized for fabrication conditions in the design condition calculation system 100 of the present embodiment For the depth, width, shape, etc. of the trench, conditions optimized for design and structure by the design condition calculation system 100 of this embodiment may be applied.
  • a gate insulating film is formed on the semiconductor.
  • the gate insulating film is formed from a SiO2 film by thermal CVD.
  • the thickness of the gate insulating film is, for example, about 0.005 to 0.15 ⁇ m.
  • an interlayer film may be formed to cover the gate electrode.
  • Conditions optimized for fabrication conditions by the design condition calculation system 100 of the embodiment may be applied, and the shape, thickness, etc. of the gate insulating film and the thermal oxide film are designed by the design condition calculation system 100 of the present embodiment. and optimized conditions with respect to the structure may be applied.
  • step G various electrodes are formed.
  • the interlayer film is etched using a resist as a mask, a contact hole is formed, a metal for silicide is deposited, and then annealing is performed at 700° C. to 1000° C. Silicidate to form a source-base common contact. After that, the interlayer film is etched to form a gate contact hole for making contact with the gate electrode.
  • a source electrode is formed.
  • the drain region on the back surface is silicided to form a drain contact and a drain contact electrode.
  • a metal material such as Ni or Al may be used for the silicide metal, the source electrode, and the drain contact electrode.
  • Interlayer film etching conditions (etching time, etching gas type, applied voltage, etc.), contacts, electrode conditions (metal materials, silicide annealing temperature conditions, etc.), insulating film, wiring fabrication conditions, etc. are calculated using the design condition calculation system of this embodiment.
  • 100 may apply the conditions optimized for the fabrication conditions, and for the electrode and contact regions, ranges, etc., the conditions optimized for design and structure in the design condition calculation system 100 of the present embodiment may be applied. good.
  • the design condition calculation system 100 of this embodiment calculates optimum conditions for a trench MIS FET having a structure in which the structure of the channel and the JFET can be independently designed as a power semiconductor device, and an inverter circuit equipped with the trench MIS FET. do.
  • the semiconductor device optimized in this embodiment is a silicon carbide semiconductor device having a trench MISFET structure.
  • 0 or 1 or more variables that should not be changed in the design such as trench depth and drift concentration, can be specified as fixed values.
  • variables that are not set as fixed values such as the design of the JFET regions of the n-type epitaxial layer between the trenches and the channel design corresponding to the width and depth of the trenches, are optimized.
  • the trench MISFET structure optimized in this embodiment uses the trench as the channel, and the JFET region is formed apart from the trench, so the channel and JFET can be designed independently, which generally poses a problem.
  • a design that avoids the trade-off between on-resistance and short-circuit withstand capability becomes possible. Therefore, in the examples shown in FIGS. 6A and 6B, the values of the objective variables are set so that the on-resistance is minimized and the short-circuit resistance is set to a sufficient time (3 ⁇ s) or more for the applied circuit. Conditions such as the types and numbers of variables are not limited to those shown in FIGS. 6A and 6B.
  • the trench MISFET structure of the optimized semiconductor device can be optimized and designed, and the short circuit time and on-resistance can be improved.
  • a design that satisfies both requirements is readily possible.
  • the design condition calculation system 100 of the present embodiment calculates optimum conditions for heat and noise, which are unique problems because power semiconductor devices whose materials are not limited to SiC are used for power conversion.
  • This embodiment optimizes power semiconductor devices made of Si or SiC or other materials.
  • a power semiconductor device is used for power conversion and handles a large amount of power, so heat and noise are important from the viewpoint of safety such as malfunction and operational life.
  • FIG. 7 is a diagram showing an example of the corrector 1 that constitutes the front stage of the model construction unit 102 of this embodiment.
  • the corrector 1 is composed of one or more layers.
  • FIG. 7 illustrates a four-layer configuration, other numbers of layers are possible.
  • one or more layers contain a thermal characteristic regression model created by spiral learning using thermal simulation. For example, if a variable that defines the structure of a module is input to the design and structure of a circuit equipped with a semiconductor device in the input, the variables that define the structure of the module are converted into circuit components such as heat capacity and thermal resistance by layers of the thermal characteristic regression model. converted.
  • parameters that cause heat and noise and parameters that are affected by heat and noise may be input or output.
  • the corrector 1 is composed of one or more layers, and at least one layer uses a physical formula representing the physical characteristics of a semiconductor to extract a feature amount and an encoder that reduces the dimension. Configured. As a result, correction based on physical formulas becomes possible, and overlearning can be avoided.
  • FIG. 8 is a diagram showing an example of the corrector 1 that constitutes the front stage of the model building unit 102 of this embodiment.
  • the input whose dimensionality is reduced by the encoder
  • the design value of the device structure will be explained.
  • the channel width W and channel length L may differ from the design values due to mask misalignment in the photolithography process.
  • the feature quantity W/L is extracted and correct output is obtained by correcting the feature quantity W/L.
  • encoders are not limited to physical formulas, and can also be extracted by autoencoders that perform learning by inputting the same values into the input and output, as shown in FIG. Also, like the above, an encoder using a physical formula and an encoder constructed by learning can also be applied to the corrector 2 in the subsequent stage.
  • Example 4 In this embodiment, the actual characteristics of the semiconductor device corrected by the corrector 2 are treated as an intermediate layer.
  • FIG. 10 is a diagram showing an example of the model building unit 102 of this embodiment.
  • the intermediate layer is composed of a characteristic regression model, a corrector 2A, and a circuit characteristic model.
  • the parameters of the semiconductor device and the parameters of the circuit on which the semiconductor device is mounted that have been input to the input screen are separately input to the corrector 1A and the corrector 1B.
  • the corrector 1A converts parameters representing at least one of the material, manufacturing process, and design of the semiconductor device into unobservable physical property values. As shown in FIG. 3, the characteristic regression model converts unobservable physical property values of the semiconductor device into unobservable theoretical property values, and the corrector 2A converts the unobservable theoretical property values of the semiconductor device. Convert to a measurable physical quantity.
  • the device characteristics Since the actual characteristics of the semiconductor device corrected by the corrector 2 are treated as an intermediate layer, the device characteristics have no correlation with the material, manufacturing process, design, and structure of the mounted circuit, and are clearly related to the device characteristics. are associated only with variables that are transformed from the input values of . Further, the circuit characteristics are not directly related to the device-related variables, but are related to the characteristics ⁇ 1, ⁇ 2, . . . of the mounted semiconductor device. Therefore, the characteristic regression model is mainly created by learning by device simulation, and the circuit characteristic model is mainly created by learning by circuit simulation in which the device characteristic is replaced with an equivalent circuit. , and parameters representing at least one of the designs are converted into theoretical characteristic values of the circuit on which the semiconductor device is mounted.
  • the circuit characteristic model may correlate output values of the characteristic regression model with observables of semiconductor device characteristics. For example, when the on-resistance is considered as an observable quantity of the characteristics of the semiconductor device, the characteristics of the semiconductor device obtained by converting the values input as the design and structural conditions of the circuit on which the semiconductor device is mounted are converted by the corrector 1 into the on-resistance and the , the resistance caused by the module structure and the resistance of the circuit are converted into the characteristics of the circuit on which the semiconductor device is mounted by the corrector 2B, and converted into the measured values of the circuit on which the semiconductor device is mounted by the circuit characteristics model.
  • the corrector 2B converts the theoretical characteristic values of a circuit equipped with a semiconductor device into observable characteristic values of the circuit.
  • Example 5 a method for manufacturing a SiC power semiconductor device and a circuit mounted with the SiC power semiconductor device will be described. As described above for the trench MIS FET manufacturing process with reference to FIG. to manufacture a semiconductor device.
  • the corrector 1 of the model construction unit 102 created by learning is installed in a semiconductor manufacturing apparatus, for example, the amount of displacement of the mask in the photolithography process and the manufacturing conditions such as the conditions of the oxide film manufacturing process can be used to adjust the mobility and the like. Physical property values can be calculated, and learning results of the corrector 1 can be fed back to a manufacturing apparatus that manufactures semiconductor devices.
  • Example 6 In Examples 1 to 5 described above, the model building unit 102 builds a regression model in advance based on a pre-learned learning model. On the other hand, in this embodiment, even if the regression model constructed by pre-learning does not have sufficient accuracy, the result of the optimization calculation is fed back, the regression model is reconstructed, and the accuracy of the regression model is improved. , repeat the optimization calculation.
  • 12A and 12B are flowcharts of the process of calculating design conditions by the design condition calculation system 100 of this embodiment.
  • optimization is performed so that the difference between the objective variable ⁇ i and the target value ans, which is the condition of the objective variable input to the input screen, is smaller than a predetermined threshold ⁇ . That is, in step 8, it is determined whether the difference between the objective variable ⁇ i and the target value ans is greater than a predetermined threshold value ⁇ .
  • the optimized input value is fed back to the model construction unit 102, the feedback input value is converted by the corrector 1 at the front stage of the model construction unit 102, and the physical property value near the converted physical property value is converted into the feedback input value.
  • a simulation is performed, and the physical property values and the theoretical property values obtained by the physical simulation are fed back to the property regression model of the model construction unit 102 to construct a new property regression model.
  • the optimization calculation is performed again using the new characteristic regression model.
  • the result of the optimization calculation is determined again in step 8, and if the difference between the objective variable ⁇ i and the target value ans is greater than the predetermined threshold value ⁇ , the recalculation process is repeated. If the difference between the calculated objective variable ⁇ i and the target value ans is smaller than a predetermined threshold value ⁇ , the iterative process is terminated and the optimal calculation result is displayed.
  • the optimization calculation, the physical simulation, and the model construction may be repeated the same number of times. Multiple extractions may be performed. For example, if the number or time of optimization calculation is specified in advance, and no explanatory variable that can derive the objective variable ⁇ i whose difference from the target value ans is smaller than ⁇ within the range of the number of times or time, the model is rebuilt. do it. Also in the case of this embodiment, as in the first embodiment, the number of times data is stored in the data storage unit 104 is not limited to the above. may be performed outside the design condition calculation system 100 (for example, in the cloud).
  • the condition for the repeated calculation is that the difference between the objective variable ⁇ i and the target value ans is smaller than the predetermined threshold value ⁇ .
  • a value and a range of values can be specified.
  • the design condition calculation system 100 of the embodiment of the present invention includes an arithmetic unit (calculation unit 101) that executes predetermined processing, an input unit (input/output unit 108) to which data is input, a storage device (data storage unit 104) accessible by the arithmetic device, wherein the input unit includes a first parameter representing at least one of a material, a manufacturing process, and a design of the semiconductor device; Receiving input of a second parameter representing at least one of the material, manufacturing process, and design of a circuit to be mounted, and a third parameter representing at least one characteristic of the semiconductor device and the circuit on which the semiconductor device is mounted , the design condition calculation system 100 is an optimization calculation unit that calculates the first parameter and the second parameter so that the arithmetic device satisfies a predetermined condition using the model constructed by the model construction unit.
  • the model constructed by the model construction unit 102 includes a first conversion model (corrector 1, which is a physical property value calculation model) provided in the front stage, and a second conversion model (physical quantity calculation model) provided in the rear stage. and a characteristic regression model provided between the first transformation model and the second transformation model, wherein the first parameter and the second parameter are input, and the second Each parameter is related by outputting 3 parameters, and the first conversion model converts at least one of the first parameter and the second parameter to the physical property value input to the characteristic regression model , wherein the characteristic regression model converts unobservable physical property values into unobservable theoretical property values, and the second conversion model converts the theoretical property values into actual property values and performs optimization calculation Unit 103 uses the constructed model to constrain a fixed value set for part of the first parameter and the second parameter, one of the value and range of the third parameter or The first parameter and the second parameter, which are not the constraint condition, are calculated so as to satisfy the combined condition, and the calculated first parameter and the second parameter are output.
  • the former corrector 1 and the latter corrector 2 can construct a model of observable data with high accuracy.
  • the former corrector 1 and the latter corrector 2 can construct a model of observable data with high accuracy.
  • by creating a model it is possible to predict characteristics with high accuracy without performing time-consuming simulations each time.
  • the present invention is not limited to the above-described embodiments, and includes various modifications and equivalent configurations within the scope of the attached claims.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and the present invention is not necessarily limited to those having all the described configurations.
  • part of the configuration of one embodiment may be replaced with the configuration of another embodiment.
  • the configuration of another embodiment may be added to the configuration of one embodiment.
  • additions, deletions, and replacements of other configurations may be made for a part of the configuration of each embodiment.
  • each configuration, function, processing unit, processing means, etc. described above may be realized by hardware, for example, by designing a part or all of them with an integrated circuit, and the processor realizes each function. It may be realized by software by interpreting and executing a program to execute.
  • Information such as programs, tables, and files that implement each function can be stored in storage devices such as memories, hard disks, SSDs (Solid State Drives), or recording media such as IC cards, SD cards, and DVDs.
  • storage devices such as memories, hard disks, SSDs (Solid State Drives), or recording media such as IC cards, SD cards, and DVDs.
  • control lines and information lines indicate those that are considered necessary for explanation, and do not necessarily indicate all the control lines and information lines necessary for implementation. In practice, it can be considered that almost all configurations are interconnected.

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Abstract

モデル構築ユニットが構築したモデルを用いて、所定の条件を満たすように、前記第１のパラメータ及び前記第２のパラメータを計算する最適化計算ユニットを有し、モデル構築ユニットが構築するモデルのうち、前段に設けられる第１の変換モデルは、第１及び第２のパラメータの少なくとも一方を特性回帰モデルに入力される物性値に変換し、中間に設けられる特性回帰モデルは、観測不可能な物性値を観測不可能な理論特性値に変換し、後段に設けられる第２の変換モデルは、理論特性値を実特性値に変換し、前記構築されたモデルを用いて、第１及び第２のパラメータの一部に設定される固定値を拘束条件として、第３のパラメータの値及び範囲の一つ又は組み合わせによる条件を満たすように、拘束条件でない第１及び第２のパラメータを計算する。

Description

設計条件計算システム、及び半導体装置の製造方法 参照による取り込み
　本出願は、令和３年（２０２１年）１２月２日に出願された日本出願である特願２０２１－１９６１２２の優先権を主張し、その内容を参照することにより、本出願に取り込む。
　本発明は、半導体装置の設計を支援する設計条件計算システムに関し、特に、パワー半導体装置の製造パラメータの設計を支援する技術に関する。
　パワー半導体装置には、高耐圧、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、理論上、素子抵抗を３桁以上低減できる。また、バンドギャップがＳｉより約３倍大きいことから、高温動作も可能である。このように、ＳｉＣ半導体素子は、Ｓｉ半導体装置を超える性能が期待され、ＳｉＣパワー半導体装置の開発が進められている。
　本技術分野の背景技術として、以下の先行技術がある。特許文献１（特開２０２０－１８４１２３号公報）には、回路設計装置は、設計対象回路の回路構成と設計対象回路の回路特性項目名及び設計対象回路を構成する素子名とを入力する操作部及び記憶部と、各回路素子の素子値を変えながら設計対象回路のシミュレーションを行うことにより各回路素子の素子値とそれに対応する各回路特性項目の特性値を生成するシミュレーション部と、学習モードにおいて回路素子の素子値及び対応する回路特性項目の特性値を用いてディープラーニングを行うと共に、設計モードにおいて、特性値に対応する素子値と素子値に対応する特性値の少なくとも一方を回帰分析により生成する設計処理部とを備える回路設計装置が記載されている。
　特許文献２（特開２０１２－１５０５７４号公報）には、シミュレーション連携を行う為に、少なくとも回路シミュレーションで用いる半導体デバイス等価回路モデルのために必要となるデバイス特性を、半導体デバイスシミュレーションの出力からデバイス特性を得る半導体デバイス等価回路モデル設定工程と、回路シミュレーションの出力を評価し製品としての性能に問題がある場合には回路シミュレーションの出力から少なくとも半導体デバイス構造を最適化するための情報を推定して半導体デバイスシミュレーションへフィードバックするための知識データベースを備えた情報フィードバック工程を含むシミュレーション連携方法が記載されている。
　パワー半導体装置は、大電力を制御するため、オン抵抗の他、短絡時間、閾値電圧、耐圧、スイッチング損失、絶縁膜信頼性などの多くの性能を満たす必要性がある。これらのパラメータの多くはトレードオフの関係にあり、トレードオフの中で使用するアプリケーションに適した設計を求める必要がある。さらに、近年、デバイス構造、プロセス、及び回路構造は複雑化しており、多数のパラメータが設計に関係する。従って、オン抵抗、短絡時間、閾値電圧、耐圧、スイッチング損失、絶縁膜信頼性などの半導体装置及び半導体装置を搭載したアプリケーションの特性に対して、デバイスの設計、材料、及び作製条件、さらに、システムを統合的に考慮して、デバイスを搭載する回路の設計、材料、及び作製条件を最適化する設計が必要となる。このような最適化システムの確立には、シミュレーションによってデバイス及び回路の高精度な回帰モデルの作成が必要である。
　一方で、本発明が対象とするパワー半導体装置は、既存のシミュレーションだけでは高精度な特性の予測ができない。なぜならば、Ｓｉは多くのデータが蓄積されてきたため手動計算による物性値の予測が可能であるが、ＳｉＣは歴史が浅く散乱断面積や移動度などの物性値の予想が困難なためである。また、回帰モデルで用いられるシミュレーションは観測不可能なパラメータの関係が計算されるため、観測可能なデータで計算可能なモデルを構築する必要がある。
　本発明は、ＳｉＣ半導体装置でも、アプリケーションの要請に合わせた多数の特性を満たすパワーデバイスの適切な設計値を迅速かつ低コストで提供することを目的とする。
　本願において開示される発明の代表的な一例を示せば以下の通りである。すなわち、設計条件計算システムであって、所定の処理を実行する演算装置と、データが入力される入力部と、前記演算装置がアクセス可能な記憶装置とを備え、前記入力部は、半導体装置の材料、作製工程、及び設計の少なくとも一つを表す第１のパラメータと、前記半導体装置を搭載する回路の材料、作製工程、及び設計の少なくとも一つを表す第２のパラメータと、前記半導体装置及び前記半導体装置を搭載する回路の少なくとも一つの特性を表す第３のパラメータとの入力を受け、前記設計条件計算システムは、前記演算装置が、モデル構築ユニットが構築したモデルを用いて、所定の条件を満たすように、前記第１のパラメータ及び前記第２のパラメータを計算する最適化計算ユニットを有し、前記モデル構築ユニットが構築するモデルは、前段に設けられる第１の変換モデルと、後段に設けられる第２の変換モデルと、前記第１の変換モデルと前記第２の変換モデルとの間に設けられる特性回帰モデルを含み、前記第１のパラメータ及び前記第２のパラメータを入力とし、前記第３のパラメータを出力とすることによって各パラメータを関係付けており、前記第１の変換モデルは、前記第１のパラメータ及び前記第２のパラメータの少なくとも一方を前記特性回帰モデルに入力される物性値に変換し、前記特性回帰モデルは、観測不可能な物性値を観測不可能な理論特性値に変換し、前記第２の変換モデルは、理論特性値を実特性値に変換し、前記最適化計算ユニットは、前記構築されたモデルを用いて、前記第１のパラメータ及び前記第２のパラメータの一部に設定される固定値を拘束条件として、前記第３のパラメータの値及び範囲の一つ又は組み合わせによる条件を満たすように、前記拘束条件でない前記第１のパラメータ及び前記第２のパラメータを計算し、前記計算された第１のパラメータ及び第２のパラメータを出力することを特徴とする。
　本発明の一態様によれば、アプリケーションの要請に合わせた多数の特性を満たすパワーデバイスの適切な設計値を迅速かつ低コストで提供できる。前述した以外の課題、構成及び効果は、以下の実施例の説明によって明らかにされる。
本発明の実施形態の設計条件計算システムの構成を示す図である。 本発明の実施形態の設計条件計算システムが設計条件を計算する処理のフローチャートである。 本発明の実施形態の設計条件計算システムが設計条件を計算する処理のフローチャートである。 本発明の実施形態の設計条件計算システムが設計条件を計算する処理のフローチャートである。 本発明の実施形態の設計条件計算システムが設計条件を計算する処理のフローチャートである。 本発明の実施形態の入力画面の例を示す図である。 本発明の実施形態のモデル構築ユニットの構成を示す図である。 本発明の実施形態の最適化計算ユニットで実行される計算方法を示す図である。 トレンチＭＩＳ　ＦＥＴの作製工程のフローチャートである。 実施例１の入力画面の一例を示す図である。 実施例１の入力画面の一例を示す図である。 実施例２のモデル構築ユニットの前段の構成する補正機１の一例を示す図である。 実施例３のモデル構築ユニットの前段の構成する補正機１の一例を示す図である。 実施例３のモデル構築ユニットの前段の構成する補正機１の一例を示す図である。 実施例４のモデル構築ユニットの一例を示す図である。 実施例５の設計条件計算システムと半導体作製装置との連携を示す図である。 実施例６の設計条件計算システムが設計条件を計算する処理のフローチャートである。 実施例６の設計条件計算システムが設計条件を計算する処理のフローチャートである。
　以下、図面を参照しながら本発明の実施形態のパワー半導体装置の設計条件計算システム１００について詳細に説明する。
　図１Ａは、設計条件計算システム１００の構成を示す図である。
　本実施形態の設計条件計算システム１００は、シミュレーションによって構築された特性回帰モデルを中間層に持ち、その前段に物性値計算モデル（補正機１）と、後段に物理量計算モデル（補正機２）を設けたモデル構築ユニット１０２によって、高精度な回帰モデルを構築する。
　設計条件計算システム１００は、計算ユニット１０１、データ保存ユニット１０４、通信部１０５、操作部１０６、出力部１０７、及び入出力ユニット１０８を有する計算機によって構成される。計算ユニット１０１、データ保存ユニット１０４、通信部１０５、及び入出力ユニット１０８はバスを介して接続される。
　計算ユニット１０１は、メモリ（図示省略）に格納されたプログラムを実行する演算装置（ＣＰＵ）である。計算ユニット１０１が、各種プログラムを実行することによって、設計条件計算システム１００の各機能部（例えば、モデル構築ユニット１０２、最適化計算ユニット１０３など）による機能が実現される。なお、計算ユニット１０１がプログラムを実行して行う処理の一部を、ＡＳＩＣ、ＦＰＧＡ等のハードウェアによる演算装置で実行してもよい。
　メモリは、不揮発性の記憶素子であるＲＯＭ及び揮発性の記憶素子であるＲＡＭを含む。ＲＯＭは、不変のプログラム（例えば、ＢＩＯＳ）などを格納する。ＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）のような高速かつ揮発性の記憶素子であり、計算ユニット１０１が実行するプログラム及びプログラムの実行時に使用されるデータを一時的に格納する。
　データ保存ユニット１０４は、例えば、磁気記憶装置（ＨＤＤ）、フラッシュメモリ（ＳＳＤ）等で構成される大容量かつ不揮発性の記憶装置である。また、データ保存ユニット１０４は、計算ユニット１０１がプログラムの実行時に使用するデータ、及び計算ユニット１０１が実行するプログラムを格納する。すなわち、プログラムは、データ保存ユニット１０４から読み出されて、メモリにロードされて、計算ユニット１０１によって実行されることによって、設計条件計算システム１００の各機能を実現する。
　通信部１０５は、所定のプロトコルに従って、他の装置との通信を制御するネットワークインターフェース装置である。
　操作部１０６は、キーボード、マウス、タッチパネルなどの入力装置によって構成され、オペレータの操作を受ける入力インターフェースを提供する。出力部１０７は、ディスプレイ装置やプリンタなどの出力装置によって構成され、プログラムの実行結果をオペレータが視認可能な形式で出力する出力インターフェースを提供する。入出力ユニット１０８は、操作部１０６に入力されたデータをバスに渡すインターフェースである。なお、設計条件計算システム１００にネットワークを介して接続されたユーザ端末が操作部及び出力部を提供してもよい。この場合、設計条件計算システム１００がウェブサーバの機能を有し、ユーザ端末が設計条件計算システム１００に所定のプロトコル（例えばｈｔｔｐ）でアクセスしてもよい。
　計算ユニット１０１が実行するプログラムは、リムーバブルメディア（ＣＤ－ＲＯＭ、フラッシュメモリなど）又はネットワークを介して設計条件計算システム１００に提供され、非一時的記憶媒体である不揮発性のデータ保存ユニット１０４に格納される。このため、設計条件計算システム１００は、リムーバブルメディアからデータを読み込むインターフェースを有するとよい。
　設計条件計算システム１００は、物理的に一つの計算機上で、又は、論理的又は物理的に構成された複数の計算機上で構成される計算機システムであり、複数の物理的計算機資源上に構築された仮想計算機上で動作してもよい。例えば、モデル構築ユニット１０２、最適化計算ユニット１０３は、各々別個の物理的又は論理的計算機上で動作するものでも、複数が組み合わされて一つの物理的又は論理的計算機上で動作するものでもよい。
　図１Ｂ－１、図１Ｂ－２、図１Ｃ－１、図１Ｃ－２は、設計条件計算システム１００が設計条件を計算する処理のフローチャートである。図１Ｂ－１、図１Ｃ－１はモデル構築ユニット１０２が設計条件計算システム１００の内部にある場合の処理を、図１Ｂ－２、図１Ｃ－２は、モデル構築ユニット１０２が設計条件計算システム１００の外部にある場合の処理を示す。
　まず、ステップ１で、説明変数及び目的変数が操作部１０６に入力されると、ステップ２で操作内容が出力部１０７に表示される。入力される説明変数は、デバイス材料、デバイス作製条件、デバイス構造、回路材料、回路作製条件、及び回路構造の値又は値の範囲などである。目的変数は、デバイス特性、回路特性の値又は値の範囲などである。そして、ステップ３で、データ保存ユニット１０４は、入力されたデータを保存する。
　次に、ステップ４で、モデル構築ユニット１０２は、データ保存ユニット１０４に保存されたデータに基づいて、説明変数と目的変数によるパワー半導体装置及びパワー半導体装置搭載回路に関する回帰モデルを作成する。図１Ｂ－１、図１Ｃ－１は、に示す例では、モデル構築ユニット１０２は、設計条件計算システム１００内に設けられる。モデル構築ユニット１０２は、入力の内容に合わせて操作部１０６への入力の都度、回帰モデルを作成し、作成した回帰モデルをデータ保存ユニット１０４に保存する。作成された回帰モデルをデータ保存ユニット１０４に保存せず、計算ユニット１０１に直接入力してもよい。
　次に、ステップ５で、計算ユニット１０１は、回帰モデルを用いて、データ保存ユニット１０４に保存された説明変数の値を拘束条件とし、目的変数の値を目標として、データ保存ユニット１０４に保存された説明変数の中で値が指定されていない変数と目的変数との関係を複数回計算し、目的変数の条件を満たすような値が指定されていない説明変数の最適値を求める。そして、ステップ６で、計算ユニット１０１は、説明変数の最適値及びその時の目的変数の値をデータ保存ユニット１０４に保存する。ステップ５～６の処理は、所定の終了条件を満たすまで繰り返し実行される。終了条件は、目的変数がターゲット値に到達したことがよいが、計算回数や計算時間が上限に到達したことを終了条件にしてもよい。そして、ステップ７で、出力部１０７は、データ保存ユニット１０４に保存された説明変数の最適値及びその時の目的変数の値を出力する。
　また、図１Ｂ－２、図１Ｃ－２に示す例では、設計条件計算システム１００の外部に設けられたモデル構築ユニット１０２によって予め作成された１以上の回帰モデルが、設計条件計算システム１００の外部、例えばクラウドなどのデータベースに登録されている。回帰モデルはデバイス種類によって異なることから、複数の回帰モデルを予め作成しておき、設計条件計算システム１００の外部に格納するとよい。ステップ５で、計算ユニット１０１は、通信部１０５を介してデータベースから回帰モデルを取得し、データ保存ユニット１０４に保存する。計算ユニット１０１は、データ保存ユニット１０４に保存された回帰モデルを用いて、目的変数の条件を満たす説明変数の最適値を求める。計算ユニット１０１は、データベースから取得した回帰モデルをデータ保存ユニット１０４に保存せず、直接データベースから取得してもよい。設計条件計算システム１００は、ネットワークを介して外部と通信が可能である。
　前述したように、回帰モデル及び最適計算結果は、計算の都度データ保存ユニット１０４に保存されてもよいが、計算量が多くなるとデータ量が膨大となるので、その都度データ保存ユニット１０４に保存しなくてもよい。一方、通信部１０５を介してデータベースから回帰モデルを毎回取得すると、通信量が増加し、速度が低減するので、データ保存ユニット１０４へのアクセスは取り扱うデータ量によって決めるとよい。
　図２は、ステップ１～２において、説明変数及び目的変数を操作部１０６に入力させるために出力部に表示される入力画面の例を示す図である。
　図２に示す入力画面では、入力セクションにおけるプルダウン入力欄８で指定する説明変数の種類を選択でき、更に条件を絞る必要がある場合はプルダウン入力欄８の下に設けられるプルダウン入力欄９において、下位の条件を指定できる。説明変数の種類を指定するプルダウン入力欄の数は、３段階以上でもよい。プルダウン入力欄８、９は、半導体装置のデバイス材料、デバイス作製条件、デバイス構造、回路材料、回路作製条件、回路構造など、及び半導体装置を搭載する回路のデバイス材料、デバイス作製条件、デバイス構造、回路材料、回路作製条件、回路構造から選択可能であるとよい。例えば、デバイス作製条件が説明変数に選択された場合、デバイス作製工程の中で指定する工程を選択でき、デバイス構造が説明変数に選択された場合、構造の種類を指定できる。このように、プルダウン入力欄８又はプルダウン入力欄８及び９で条件を指定すると、予め登録された変数が入力画面に表示され、固定チェックボックスの操作によって、変数の固定値の値又は範囲を指定できる。固定値又は値の範囲（最大化、最小化の両方又は一方）が指定された変数は、最適化の際に拘束条件となる。一方、変数は必ずしも値を記入する必要がなく、値を入力しない場合は最適化計算において目的変数にあった最適値が求められる。
　また、出力セクションにおけるプルダウン入力欄１１で指定する目的変数の種類を選択でき、目標値又は目標値の範囲（最大化、最小化の両方又は一方）それらの組み合わせを入力画面に入力できる。プルダウン入力欄１１は、デバイス特性、回路特性などから選択可能であるとよい。目標値又は範囲又は最大・最小などの条件又はそれらの組み合わせを記入しない場合、その変数は最適化計算において任意の値で算出され、目標値又は範囲又は最大・最小などの条件又はそれらの組み合わせを記入した場合、入力セクションで固定値が指定されていない目的変数を導出する際の条件となる。
　パラメータが入力されると、最適化計算ユニット１０３は、入力されたパラメータの値又は範囲を拘束条件として、出力セクションに入力されたパラメータの値及び範囲を目的変数として、入力セクションに入力されたパラメータのうち、値が指定されていないパラメータを最適化計算により求める。例えば、図２に示すように値が指定された場合、最適化計算ユニット１０３は、入力セクションにおけるドリフト層濃度を１×１０16に維持しつつ、出力セクションにおける耐圧を１２００Ｖ以上に、閾値電圧を３Ｖ～８Ｖに、ゲート耐圧を２５Ｖ以上にして、オン抵抗を最小化するＪＦＥＴ長とチャネル長の最適値を求める。
　入力画面の左領域には、プルダウン入力欄８又はプルダウン入力欄８及び９で指定された条件に関する情報を表示するとよい。例えば、図示する入力画面では、デバイス構造のＴＥＤ－ＭＯＳが選択されているので、ＴＥＤ－ＭＯＳ　ＦＥＴの構造が表示される。
　図３は、モデル構築ユニット１０２の構成を示す図である。
　モデル構築ユニット１０２は、操作部１０６に入力された説明変数と目的変数を用いて回帰モデルを構築する。モデル構築ユニット１０２は多層で構成されており、前段、中間層、及び後段に大別される。なお、図３には、前段、中間層、及び後段の３層で構成されるモデル構築ユニット１０２を図示するが、モデル構築ユニット１０２を４層以上で構成してもよい。モデル構築ユニット１０２は、入力セクションに入力されたパラメータ（半導体装置のパラメータ、半導体装置搭載回路のパラメータ）を入力とし、出力セクションで選択可能なパラメータを出力とすることによって各パラメータを関係付ける。
　前段は、物性値計算モデル（補正機１）で、入力セクションに入力されたパラメータをシミュレーションで用いる物性値に変換する。例えば、シミュレーションで用いられる物性値は、入力値として酸化膜作製条件である酸化膜の膜質、膜厚等やアニール量に対して酸化膜界面のトラップ量や移動度など観測不可能な物性値である。物性値計算モデルによって変換される観測不可能な物性値は、前述以外に、ホールや電子の移動度、散乱断面積、酸化膜中トラップ密度、界面準位、オージェ・ＳＲＨ再結合率、ライフタイム、飽和ドリフト速度、熱伝導率、欠陥密度、活性化率を考慮した不純物濃度、マスクずれを考慮した設計値、作製条件によって変化する形状（トレンチ角の形状、酸化膜厚など）、材質（ソースコンタクト部分の材質）などがある。特に、ＳｉＣでは移動度や界面トラップや活性化率に対する理論式での予測が不可能なので、前段における補正機１による物性値計算モデルが非常に有効となる。また、補正される入力値は必ずしも観測不可能な物性値でなくても、観測可能な物性値でもよい。例えば設計値を入力した場合、実際にホトグラフィ工程でマスクを用いて作成された開口幅を補正後の変数としてもよい。
　また、Ｓｉでない化合物を用いたパワー半導体装置では、酸化膜との界面にトラップが形成され、閾値電圧が変動したり、スイッチング速度が低下する原因となる。パワー半導体装置では高電圧を制御するため、閾値電圧の変動は、スイッチング速度を低下させ、安全や損失の観点からも問題となる。また、損失を減らすために抵抗の低減が必要であるため、移動度が重要となるが、デバイス内の移動度がバルク移動度より低下し、理論的特性による移動度の予測は困難である。また、パワー半導体装置はデバイス内の電界が高くなりやすく、酸化膜中のトラップが存在すれば酸化膜の信頼性の低下が顕著となる。また、デバイスに不純物を注入したときの拡散のメカニズムについて、確立されたモデルが存在せず、特にパワーデバイスではオン抵抗を下げるために不純物濃度を高くするため、実際の不純物濃度と活性化された不純物濃度の違いが顕著に表れる。
　前段の物性値計算モデルで補正された変数は、中間層で理論特性と関係づけられる。例えば、中間層は物理シミュレーションを多数行うことでデータを作成しながら、作成されたデータを用いてスパイラル学習することで効率的に特性回帰モデルを構築する。中間層が単なるシミュレーションではなくモデル化されることによって、前段における入力から後段における出力までのバックプロパゲーションを可能とし、物性値計算モデルの学習を可能とする。
　中間層で得られた理論特性は、後段の物理量計算モデル（補正機２）で測定可能な物理量に変換される。例えば、補正機２は、以下のような変換を行い、観測可能な物理量を計算する。
・半導体の内部温度を短絡耐量に変換
・オン抵抗に測定におけるオフセット抵抗を加算
・理論的に導出される半導体装置のオン抵抗に、測定起因の接触抵抗の効果を補正
・特にトレンチを有するＭＩＳ　ＦＥＴ（Metal-Insulator-Semiconductor FET）の場合、トレンチの角部にかかる電界強度から、ゲート絶縁膜の信頼性を計算
・半導体装置搭載回路における外部抵抗及び半導体装置内部の容量から、スイッチング損失やスイッチング時間を計算
・短絡時の飽和電流特性から短絡時間を計算
　特に、測定可能な物理量は、パワー半導体装置特性の出力としてオン抵抗、閾値、耐圧、絶縁膜信頼性を含み、半導体装置搭載回路の特性として短絡耐量、スイッチング損失を含むとよい。これらの測定可能な物理量は、中段の特性回帰モデルから導出してもよいが、補正機２によって導出することで、より高速な回帰モデルを構築できる。
　このように、補正機２は、ある物理量から同じ物理量である実際の物理量へ変換も、ある物理量から異なる物理量の導出も可能である。特に、酸化膜を有するＭＩＳ　ＦＥＴ構造においては、ＳｉＣの絶縁破壊強度がＳｉと比べ約１桁高いため、酸化膜における電界強度が高く、酸化膜の信頼性が重要となる。一方、酸化膜の信頼性の指標は様々であり、歩留にも影響するため、理論的な計算では導出が困難であり、補正機２による導出が必須となる。また、絶縁膜質によって、閾値がシフトする現象である負バイアス温度不安定性（ＰＢＴＩ）やPositive Bias-Temperature. Instability（ＮＢＴＩ）も起こるが、これらの現象の原因は正確には解明されておらず、正確な理論モデルがないため補正機２による導出が必要となる。
　前段（物性値計算モデルによる補正機１）、中間層（特性回帰モデル）、後段（物理量計算モデルによる補正機２）は、いずれも学習によって構築された学習モデルとするとよい。
　モデル構築ユニット１０２の中間層の回帰モデルで用いられるシミュレーションは観測不可能なパラメータを用いて関係するものであるが、前段の補正機１と後段の補正機２によって観測可能なデータを入出力可能なモデルを高精度に構築できる。
　なお、図３は、モデル構築ユニット１０２の構成を示す図として記載したが、モデル構築ユニット１０２とモデル構築ユニット１０２が構築するモデルとは、同じ入出力を実現するものであるため、モデル構築ユニット１０２が構築するモデルをニューラルネットワークで構成する場合、このニューラルネットワークの構成を示す図とも言える。この点は、後述する図７から図１０も同様に、モデルの構成を表す図とも言える。
　図４は、最適化計算ユニット１０３で実行される計算方法を示す図である。
　最適化計算ユニット１０３は、モデル構築ユニット１０２が構築した回帰モデルを用いて、入力画面の出力セクションでして力されたパラメータを目的変数として、目的変数の条件を満たすような、入力セクションに入力されたパラメータのうち、値が指定されていないパラメータの最適値を求める最適化計算を行う。最適化計算では、前記複数の入力セクションに入力されたパラメータを出力セクションで指定された複数のパラメータの条件を満たすように、回帰モデルから説明変数と目的変数の関係を複数回計算し、目的変数が最適な値となる説明変数を求める。このような繰り返し計算によって、人間は思いつかないような半導体装置及び半導体装置搭載回路の設計や材料や作製条件を複合的な条件を導出できる。
　最適化計算ユニット１０３が採用しうる最適化計算方法は多種あり、本発明では特に最適化方法を限定する必要がない。そこで、一般的な最適化計算方法であり、図１２Ａ、図１２Ｂで後述するニュートン法を採用した例を説明する。
　例えば、図１２Ａ、図１２Ｂでは、ステップ２において、任意の目的変数を最小値として入力画面（図２）で指定して、ニュートン法で最小値を計算している。目的変数と説明変数は、モデル構築ユニット１０２で作成された回帰モデルで関係付けられており、図１２Ａ、図１２Ｂでは、図３における入力α１，α２，…に対応する説明変数をｘ（ｘ多変数のベクトルでもよい）、図３における出力βに対応する目的変数をｙと記載しており、モデル構築ユニット１０２で作成された回帰モデルの一つをｙ＝ｇ（ｘ）としている。つまり、回帰モデルを用いると任意の説明変数ｘに対する目的変数ｙが計算可能であり、逐次的な計算によって、あるｘに対するｙを計算し、入力画面に入力された目的変数の条件に目的変数ｙがより適合する説明変数ｘを導出できる。目的変数ｙを最小とする説明変数ｘをニュートン法で求める場合、回帰モデルｙ＝ｇ（ｘ）に対して、ある探索点ｘｋにおける関数の接線を求め、接線の傾きからｙが小さくなる方向を探索方向として、次に接線がｘ軸と交わる点ｘｋ＋１におけるｙの値を回帰モデルｙ＝ｇ（ｘ）から導出し、さらにｘｋ＋１における関数の接線を求め探索方向を決定し、ｙの条件が一致するまでこれを繰り返す。図４に示す例では接線の傾きが正から負に変化する点が目的変数ｙの値が最小となる点であり、この時のｘの値が最適計算結果となり、求めたいパワー半導体装置及びパワー半導体装置搭載回路の材料・作製条件・設計となる。
　次に、図５を参照して、トレンチＭＩＳ　ＦＥＴの作製工程を説明する。
　まず、ステップＡで、ＳｉＣバルク基板（例えば、４Ｈ－ＳｉＣ、１ｅ１８、Ｓｉ面、４°オフ）を準備する。ＳｉＣバルク基板は、昇華法を用いて作製した基板でも、溶液法を用いた基板でも、ガス成長法を用いた基板でも、既にエピタキシャル成長層を積層した基板でもよい。エピタキシャル層の成長前に、化学的機械研磨（ＣＭＰ）を行ってもよい。基板濃度は、１ｅ１８～１ｅ２１でよい。結晶型は、４Ｈ－ＳｉＣでも、６Ｈでも、３Ｃでもよい。面は、Ｓｉ面でも、Ｃ面でも、その他面方位でもよい。好ましくは、オフ角が存在する基板を用いるとよいが、ジャスト基板を用いてもよい。ステップＡで準備される基板の種類、濃度、面、オフ角等などは、本実施形態の設計条件計算システム１００で半導体材料に関して最適化された条件を適用してもよい。
　次に、ステップＢで、エピタキシャル成長層を形成する。例えば、キャリアガスにＨ２を用いてＳｉＨ４とＣ３Ｈ８を１５００℃以上の温度で加熱し、エピタキシャル成長を行い、エピタキシャル層を形成する。形成されるエピタキシャル層の濃度や膜厚は作製するデバイスによって異なるが、濃度は１ｅ１４～１ｅ１８程度、膜厚は数μｍから数十μｍとするとよい。また、エピタキシャル層形成前に高濃度のバッファ層を形成してもよい。バッファ層の濃度は１ｅ１８程度であるとよい。なお、エピタキシャル層をドリフト層とも称する。エピタキシャル層やバッファ層の成長条件（温度、キャリアガス、パージガス、その他装置条件）、濃度、膜厚などは、本実施形態の設計条件計算システム１００で半導体材料に関して最適化された条件を適用してもよい。
　次に、ステップＣで、イオン注入領域を形成する。ステップＣは、実施例５で後述するＳｉＣパワー半導体装置において必要なステップである。例えば、Ｐ型の注入イオンはアルミニウム、ボロンでよく、Ｎ型の注入イオンは窒素、リンでよい。ドリフト層に、Ｐ型のボディ領域（ｐ）と電位固定領域（ｐ＋＋）とガード領域（ｐ）を、Ｎ型のソース領域（ｎ＋＋）と電流拡散領域（ｎ＋）とＪＦＥＴ領域（ｎ－～ｎ＋）を、それぞれイオン注入によって形成する。ボディ領域はＰ型のエピタキシャル成長で形成してもよい。なお、極性は、Ｐ型Ｎ型反転してもよい。「－」及び「＋」は導電型がｎ型又はｐ型の相対的な不純物濃度を表す符号であり、例えば「ｎ－－」、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の濃度が高くなる。
　ソース領域と電位固定領域はウェハ表面に接するように形成される。ボディ領域は、ソース領域と接しており、ソース領域より深い箇所に形成される。さらに、ボディ領域は、電位固定領域と電気的に接続されている。電流拡散領域は、ボディ領域と接しており、ボディ領域より深い箇所に形成される。ガード領域は、電流拡散領域と接しており、電流拡散領域より深い箇所に形成される。さらに、ガード領域は、電位固定領域と電気的に接続されている。ＪＦＥＴ領域は、電流拡散領域とドリフト領域を繋ぐ、ガード領域に挟まれる領域であり、抵抗を低くするためにイオン注入を行ってもよい。なお、図５に示す例では、ＭＯＳが動作する最小限の構成としているため、例えばターミネーション領域等の機能を付加する構造を作製してもよい。
　イオン注入時に用いるマスク条件（種類、厚さ、作製条件、マスク除去条件など）及び注入条件（イオン種、注入エネルギー、注入段数、注入角度など）は、本発明のシステムで作製条件に関して最適化された条件を適用してもよく、注入深さ、注入領域、不純物濃度等は、本実施形態の設計条件計算システム１００で設計及び構造に関して最適化された条件を適用してもよい。
　次に、ステップＤで、炭化珪素基板及び炭化珪素エピタキシャル層の周囲に不純物活性化アニールのキャップ材の炭素膜を堆積させ、不純物活性化アニールを、例えば１６００～１８００℃の温度で不純物活性化アニールを行う。その後、キャップ材の炭素層を酸素プラズマアッシングにより除去する。その後、熱酸化膜を形成し、希釈フッ酸溶液を用いて熱酸化膜を除去して、表面を清浄化してもよい。キャップ材の種類、アニール温度、アニール時間、キャップ材の除去方法における条件や、熱酸化膜の種類、形、厚さ、その他形成条件、及び除去条件等は、本実施形態の設計条件計算システム１００で作製条件に関して最適化された条件を適用してもよい。
　次に、ステップＥで、トレンチを形成する。例えば、ソース領域とボディ領域と電流拡散領域を貫通してガード領域内に底が収まるトレンチをエッチングによって形成する。
その後、熱酸化膜を形成し、希釈フッ酸溶液を用いて熱酸化膜を除去して、エッチングした表面を清浄化してもよい。エッチングに用いるマスク条件（種類、厚さ、作製条件、マスク除去条件）、及びエッチング条件（エッチング時間、エッチングガス種、印加電圧など）、及びエッチング後処理（熱酸化膜の種類、形、厚さ、その他形成条件及び除去条件など）は、本実施形態の設計条件計算システム１００で作製条件に関して最適化された条件を適用してもよい。また、トレンチの深さ・幅・形状等は、本実施形態の設計条件計算システム１００で設計や構造に関して最適化された条件を適用してもよい。
　次に、ステップＦで、半導体にゲート絶縁膜を形成する。例えば、ゲート絶縁膜は、熱ＣＶＤ法によってＳｉＯ２膜から形成される。ゲート絶縁膜の厚さは、例えば０．００５～０．１５μｍ程度である。厚さ１００～３００ｎｍ程度のｎ型多結晶シリコン膜からなるゲート電極を堆積した後、ゲート電極を覆うように層間膜を形成するとよい。ゲート絶縁膜及びゲート電極及び層間膜の種類、作製条件（作製方法など）、アニール温度、アニール時間、キャップ材の除去方法における条件、熱酸化膜の種類、その他形成条件、除去条件などは、本実施形態の設計条件計算システム１００で作製条件に関して最適化された条件を適用してもよく、ゲート絶縁膜及び熱酸化膜の形、厚さなどは、本実施形態の設計条件計算システム１００で設計や構造に関して最適化された条件を適用してもよい。
　次に、ステップＧで、各種電極を形成する。例えば、ソース領域と電位固定領域とコンタクトを取るために、レジストをマスクにして層間膜をエッチングし、コンタクトホールを形成し、シリサイド用メタルを堆積させた後、７００℃～１０００℃のアニール処理によりシリサイド化して、ソースベース共通コンタクトを形成する。その後、ゲート電極とコンタクトを取るために、層間膜をエッチングし、ゲートコンタクトホールを形成する。
　さらに、ソース電極を形成する。併せて、裏面のドレイン領域上をシリサイド化して、ドレインコンタクトを形成し、更にドレインコンタクト電極を形成する。シリサイドメタルやソース電極とドレインコンタクト電極には、例えばＮｉ、Ａｌなどの金属材料を用いるとよい。その後、デバイス保護のために、絶縁体からなる表面全体を覆う表面保護膜を形成する工程、電極へ配線する工程を経て、半導体装置が完成する。
　層間膜エッチング条件（エッチング時間、エッチングガス種、印加電圧など）及びコンタクト、電極条件（金属材料、シリサイドアニール温度等条件など）及び絶縁膜、配線作製条件などは、本実施形態の設計条件計算システム１００で作製条件に関して最適化された条件を適用してもよく、電極及びコンタクト領域、範囲などは、本実施形態の設計条件計算システム１００で設計や構造に関して最適化された条件を適用してもよい。
　次に、前述した実施形態の設計条件計算システム１００を適用した具体的な実施例を説明する。
　＜実施例１＞
　本実施例の設計条件計算システム１００は、パワー半導体装置として、チャネルの構造とＪＦＥＴの構造を独立に設計可能な構造を持つトレンチＭＩＳ　ＦＥＴ、及びトレンチＭＩＳ　ＦＥＴを搭載したインバーター回路について最適条件を計算する。
　本実施例の入力画面の一例を図６Ａ、図６Ｂを用いて説明する。本実施例で最適化する半導体装置はトレンチＭＩＳ　ＦＥＴ構造を有する炭化ケイ素半導体装置である。例えば、入力画面では、トレンチ深さやドリフト濃度など、その設計において変化させたくない０又は１以上の変数を固定値として指定できる。一方、例えばトレンチ間のｎ－型のエピタキシャル層のＪＦＥＴ領域の設計やトレンチの幅や深さに対応するチャネル設計などの固定値として設定されない変数は最適化される。特に、本実施例で最適化されるトレンチＭＩＳ　ＦＥＴ構造はトレンチをチャネルとして使用して、ＪＦＥＴ領域がトレンチと離間して形成されるため、チャネルとＪＦＥＴを独立して設計でき、一般的に問題となるオン抵抗と短絡耐量のトレードオフを回避する設計が可能となる。そこで、図６Ａ、図６Ｂに示す例では、オン抵抗を最小とし、短絡耐量を適用回路に対して十分な時間（３μｓ）以上となるように目的変数の値を設定した。変数の種類、数などの条件は、図６Ａ、図６Ｂに示すものに限らない。
　以上に説明したように、実施例１の設計条件計算システム１００によると、実施例１に示すように、最適化される半導体装置のトレンチＭＩＳ　ＦＥＴ構造を最適化設計でき、短絡時間とオン抵抗の両方の要求を満たす設計を容易に可能となる。
　＜実施例２＞
　本実施例の設計条件計算システム１００は、材料がＳｉＣに限らないパワー半導体装置が電力変換用途であるために特有な問題となる熱やノイズに対する最適条件を計算する。
　本実施例では、Ｓｉ又はＳｉＣ又は他の材料で作製されたパワー半導体装置を最適化する。パワー半導体装置は、電力変換を用途としており、大電力を扱うため、熱やノイズが誤動作などの安全面や動作寿命の観点から重要である。特に、ノイズの発生元が、デバイスか回路かの特定は困難であり、発生原因の特定が技術者の経験知に依存する。従って、パワー半導体装置の設計や、パワー半導体装置搭載アプリケーションの設計において本発明は大きな効果を奏する。
　図７は、本実施例のモデル構築ユニット１０２の前段の構成する補正機１の一例を示す図である。補正機１は、１以上の多層で構成されている。図７では、４層の構成を図示するが、層の数はこれ以外でもよい。これらの層のうち、本実施例では１以上の層が熱シミュレーションを用いたスパイラル学習で作成された熱特性回帰モデルを含む。例えば、入力における半導体装置搭載回路の設計や構造にモジュールの構造を規定する変数を入力すると、熱特性回帰モデルの層によって、モジュールの構造を規定する変数は熱容量や熱抵抗などの回路の成分として変換される。本実施例では図７に示すパラメータだけでなく、熱やノイズを引き起こすパラメータ、及び熱やノイズの影響を受けるパラメータが入力又は出力されるとよい。
　＜実施例３＞
　本実施例では、補正機１は、１以上の多層で構成されており、少なくとも一つの層が、半導体の物理特性を表した物理式を用いて特徴量を抽出し、次元を削減するエンコーダによって構成される。これにより、物理式に基づいた補正が可能となり、過学習を回避できる。
　図８は、本実施例のモデル構築ユニット１０２の前段の構成する補正機１の一例を示す図である。エンコーダで次元削減される入力の例として、デバイス構造の設計値への適用を説明する。ＭＯＳ　ＦＥＴにおけるドレイン電流式において、チャネル幅Ｗとチャネル長Ｌはホトグラフィ工程におけるマスク合わせずれによって設計値と相違していることがあるが、下式で電流に寄与するため、チャネル幅Ｗとチャネル長Ｌは出力のオン抵抗と特徴量Ｗ／Ｌが相関する。
Ｉds＝μeffＣoxＷ／Ｌ（Ｖg－Ｖth）Ｖds
　従って、前段の補正機１の１以上の層に存在するエンコーダで上式を計算することによって、特徴量Ｗ／Ｌを抽出し、特徴量Ｗ／Ｌを補正することで正しい出力が得られる。このようなエンコーダは、物理式に限らず、図９に示すように、入力と出力に同じ値を入れて学習を行うオートエンコーダによっても抽出できる。また、前述と同様に、物理式を用いたエンコーダ、及び学習によって構築されたエンコーダは後段の補正機２にも適用できる。
　＜実施例４＞
　本実施例では、補正機２で補正された半導体装置の実特性を中間層として扱う。
　図１０は、本実施例のモデル構築ユニット１０２の一例を示す図である。
　実施例４において、中間層は、特性回帰モデルと補正機２Ａと回路特性モデルで構成される。
　入力画面に入力された半導体装置のパラメータと半導体装置を搭載する回路のパラメータは、各々補正機１Ａ、補正機１Ｂに別に入力される。補正機１Ａは、半導体装置の材料、作製工程、及び設計の少なくとも一つを表すパラメータを観測不可能な物性値に変換する。図３に示すと同様に、特性回帰モデルは、半導体装置の観測不可能な物性値を観測不可能な理論特性値に変換し、補正機２Ａは、半導体装置の観測不可能な理論特性値を測定可能な物理量に変換する。
　補正機２で補正された半導体装置の実特性が中間層として扱われるので、デバイス特性は搭載回路の材料、作製工程、設計、構造と相関関係を有さず、デバイス特性に明らかに関連するデバイスの入力値から変換される変数にのみ関係付けられる。さらに、回路特性は、デバイスに関する変数と直接的には関係付けられず、搭載している半導体装置の特性β１，β２，…と関連付けられる。従って、特性回帰モデルは主にデバイスシミュレーションによる学習によって作成され、回路特性モデルは、主にデバイス特性を等価回路に置き換えた回路シミュレーションによる学習によって作成され、半導体装置を搭載した回路の材料、作製工程、及び設計の少なくとも一つを表すパラメータを、半導体装置を搭載した回路の理論特性値に変換する。回路特性モデルは、特性回帰モデルの出力値を半導体装置の特性の観測量との相関付けてもよい。例えば、半導体装置の特性の観測量としてオン抵抗を考えた場合、半導体装置搭載回路の設計や構造の条件として入力した値を補正機１で変換して求められた半導体装置の特性をオン抵抗や、モジュール構造によって生じる抵抗や、回路の抵抗を、補正機２Ｂによって半導体装置搭載回路の特性に変換し、回路特性モデルによって半導体装置搭載回路の実測値に変換する。
　補正機２Ｂは、半導体装置を搭載した回路の理論特性値を、当該回路の観測可能な特性値に変換する。
　このように、予め直接相関がない相関は考慮せず、一部の相関だけを考慮して推論することで、より学習しやすく過学習を回避したモデルが作成できる。
　＜実施例５＞
　本実施の形態では、ＳｉＣパワー半導体装置及びＳｉＣパワー半導体装置搭載回路の作製方法を説明する。図５を参照してトレンチＭＩＳ　ＦＥＴの作製工程を前述したように、本実施例の半導体装置の製造方法は、前述した実施形態の設計条件計算システム１００で設計や構造に関して最適化された作製条件を用いて半導体装置を製造する。
　入力画面における入力値には、例えばトレンチを作製するためのエッチング時間や電圧、酸化膜の種類や酸化膜作製中の圧力など、プロセス中の条件を入力し最適化できる。また、学習によって作成されたモデル構築ユニット１０２の補正機１を半導体製造装置に搭載すれば、例えば、ホトグラフィ工程におけるマスクのずれ量や、酸化膜作製工程の条件などの作製条件から移動度などの物性値を計算でき、補正機１の学習結果を半導体装置を作製する製造装置にフィードバックできる。
　このように、本実施形態の設計条件計算システム１００を用いれば、図１１に示すように、半導体作製装置を設計条件計算システム１００と連携することで、諸々のデバイス条件に対して最適な条件で製造が可能となる。
　＜実施例６＞
　前述した実施例１～５では、モデル構築ユニット１０２が、事前学習された学習モデルに基づいて回帰モデルが予め構築される。一方、本実施例では、事前学習によって構築された回帰モデルが十分な精度を有さなくても、最適化計算の結果をフィードバックして、回帰モデルを再構築し、回帰モデルの精度を上げつつ、最適化計算を繰り返す。
　図１２Ａ、図１２Ｂは、本実施例の設計条件計算システム１００が設計条件を計算する処理のフローチャートである。
　本実施例では、最適化計算の終了後、求められた目的変数がある一定の基準を満たさない場合に、最適化設計周りの物理シミュレーションをやり直し、モデル構築ユニット１０２の中間層の特性回帰モデルにフィードバックして再度学習することで、より精度の高い回帰モデルを構築し、最適化計算を行う。図１２Ａ、図１２Ｂに示す例では、目的変数βｉと入力画面に入力された目的変数の条件となる目標値ａｎｓとの差が所定の閾値εより小さくなるように最適化する。すなわち、ステップ８で、目的変数βｉと目標値ａｎｓとの差が所定の閾値εより大きいかを判定し、目的変数βｉと目標値ａｎｓとの差が所定の閾値εより大きい場合、最適化計算で最適化した入力値をモデル構築ユニット１０２にフィードバックし、フィードバックされた入力値をモデル構築ユニット１０２の前段の補正機１で変換し、フィードバックされた入力値が変換された物性値付近での物理シミュレーションを行って、当該物性値と物理シミュレーションで得られた理論特性値を、モデル構築ユニット１０２の特性回帰モデルにフィードバックして、新しい特性回帰モデルを構築する。その後、新しい特性回帰モデルを用いて再度最適化計算を行う。最適化計算の結果は再度ステップ８で判定され、目的変数βｉと目標値ａｎｓとの差が所定の閾値εより大きい場合は、再計算処理を繰り返す。計算された目的変数βｉと目標値ａｎｓとの差が所定の閾値εより小さい場合、繰り返し処理を終了し、最適計算結果を表示する。
　図１２Ｂに示すシーケンス図のように、最適化計算と物理シミュレーションとモデル構築が同じ回数で繰り返してもよいが、最適化計算を１回以上行えば、最適化計算のための回帰モデルと条件の取り出しは複数回行ってもよい。例えば、予め最適化計算の回数又は時間を指定し、その回数又は時間の範囲内で目標値ａｎｓとの差がεより小さい目的変数βｉを導出できる説明変数を見つけられない場合、モデルを再構築するとよい。また、本実施例の場合も、実施例１と同様、データ保存ユニット１０４へのデータの保存回数は前述に限らない、また、モデル構築ユニット１０２の処理（ステップ４）及び物理シミュレーション（ステップ９）は設計条件計算システム１００の外部（例えばクラウドなど）で行ってもよい。
　以上に説明した、最適化計算のモデル構築へのフィードバックによって、事前学習されたモデル構築ユニット１０２の中間層の特性回帰モデルにおいて、事前学習のシミュレーションデータ数が少なく、かつ特性回帰モデルの精度が低くても、求めたい設計に近い範囲のシミュレーションデータがフィードバックによって追加されるため、最適化計算結果に近い範囲で回帰モデルの精度を向上し、所望の目的変数を導出する説明変数の計算精度も向上できる。図１２Ａでは、目的変数βｉと目標値ａｎｓとの差が所定の閾値εより小さいことを繰り返し計算の条件としたが、繰り返し計算の条件はこれに限らず、入力画面で最小、最大、一つの値、値の範囲を指定できる。
　以上に説明したように、本発明の実施例の設計条件計算システム１００は、所定の処理を実行する演算装置（計算ユニット１０１）と、データが入力される入力部（入出力ユニット１０８）と、前記演算装置がアクセス可能な記憶装置（データ保存ユニット１０４）とを備え、前記入力部は、半導体装置の材料、作製工程、及び設計の少なくとも一つを表す第１のパラメータと、前記半導体装置を搭載する回路の材料、作製工程、及び設計の少なくとも一つを表す第２のパラメータと、前記半導体装置及び前記半導体装置を搭載する回路の少なくとも一つの特性を表す第３のパラメータとの入力を受け、設計条件計算システム１００は、前記演算装置が、モデル構築ユニットが構築したモデルを用いて、所定の条件を満たすように、前記第１のパラメータ及び前記第２のパラメータを計算する最適化計算ユニット１０３を有し、モデル構築ユニット１０２が構築するモデルは、前段に設けられる第１の変換モデル（物性値計算モデルである補正機１）と、後段に設けられる第２の変換モデル（物理量計算モデルである補正機２）と、前記第１の変換モデルと前記第２の変換モデルとの間に設けられる特性回帰モデルを含み、前記第１のパラメータ及び前記第２のパラメータを入力とし、前記第３のパラメータを出力とすることによって各パラメータを関係付けており、前記第１の変換モデルは、前記第１のパラメータ及び前記第２のパラメータの少なくとも一方を前記特性回帰モデルに入力される物性値に変換し、前記特性回帰モデルは、観測不可能な物性値を観測不可能な理論特性値に変換し、前記第２の変換モデルは、理論特性値を実特性値に変換し、最適化計算ユニット１０３は、構築されたモデルを用いて、前記第１のパラメータ及び前記第２のパラメータの一部に設定される固定値を拘束条件として、前記第３のパラメータの値及び範囲の一つ又は組み合わせによる条件を満たすように、前記拘束条件でない前記第１のパラメータ及び前記第２のパラメータを計算し、前記計算された第１のパラメータ及び第２のパラメータを出力するので、アプリケーションの要請に合わせたパワーデバイスにおける多数の特性を満たす最適化設計を迅速かつ低コストで提供できる。また、特性回帰モデルで用いられるシミュレーションは観測不可能なパラメータの関係しか計算できないのに対し、前段の補正機１と後段の補正機２によって観測可能なデータのモデルを高精度に構築できる。また、モデルを作成することで、毎回時間のかかるシミュレーションをせずに、高精度に特性を予測できる。
　なお、本発明は前述した実施例に限定されるものではなく、添付した特許請求の範囲の趣旨内における様々な変形例及び同等の構成が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに本発明は限定されない。また、ある実施例の構成の一部を他の実施例の構成に置き換えてもよい。また、ある実施例の構成に他の実施例の構成を加えてもよい。また、各実施例の構成の一部について、他の構成の追加・削除・置換をしてもよい。
　また、前述した各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等により、ハードウェアで実現してもよく、プロセッサがそれぞれの機能を実現するプログラムを解釈し実行することにより、ソフトウェアで実現してもよい。
　各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリ、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等の記憶装置、又は、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に格納することができる。
　また、制御線や情報線は説明上必要と考えられるものを示しており、実装上必要な全ての制御線や情報線を示しているとは限らない。実際には、ほとんど全ての構成が相互に接続されていると考えてよい。

Claims (13)

  1. 　設計条件計算システムであって、
    　所定の処理を実行する演算装置と、データが入力される入力部と、前記演算装置がアクセス可能な記憶装置とを備え、
    　前記入力部は、半導体装置の材料、作製工程、及び設計の少なくとも一つを表す第１のパラメータと、前記半導体装置を搭載する回路の材料、作製工程、及び設計の少なくとも一つを表す第２のパラメータと、前記半導体装置及び前記半導体装置を搭載する回路の少なくとも一つの特性を表す第３のパラメータとの入力を受け、
    　前記設計条件計算システムは、前記演算装置が、モデル構築ユニットが構築したモデルを用いて、所定の条件を満たすように、前記第１のパラメータ及び前記第２のパラメータを計算する最適化計算ユニットを有し、
    　前記モデル構築ユニットが構築するモデルは、
    　前段に設けられる第１の変換モデルと、後段に設けられる第２の変換モデルと、前記第１の変換モデルと前記第２の変換モデルとの間に設けられる特性回帰モデルを含み、
    　前記第１のパラメータ及び前記第２のパラメータを入力とし、前記第３のパラメータを出力とすることによって各パラメータを関係付けており、
    　前記第１の変換モデルは、前記第１のパラメータ及び前記第２のパラメータの少なくとも一方を前記特性回帰モデルに入力される物性値に変換し、
    　前記特性回帰モデルは、観測不可能な物性値を観測不可能な理論特性値に変換し、
    　前記第２の変換モデルは、理論特性値を実特性値に変換し、
    　前記最適化計算ユニットは、
    　前記構築されたモデルを用いて、前記第１のパラメータ及び前記第２のパラメータの一部に設定される固定値を拘束条件として、前記第３のパラメータの値及び範囲の一つ又は組み合わせによる条件を満たすように、前記拘束条件でない前記第１のパラメータ及び前記第２のパラメータを計算し、
    　前記計算された第１のパラメータ及び第２のパラメータを出力することを特徴とする設計条件計算システム。
  2. 　請求項１に記載の設計条件計算システムであって、
    　前記最適化計算ユニットは、前記設計条件計算システムの外部に設けられた前記モデル構築ユニットで作成された回帰モデルを用いて、前記拘束条件でない前記第１のパラメータ及び前記第２のパラメータを計算することを特徴とする設計条件計算システム。
  3. 　請求項１に記載の設計条件計算システムであって、
    　前記第１のパラメータは、前記半導体装置の物性値である、移動度、実効的な不純物濃度、界面準位、及び酸化膜中トラップ密度の少なくとも一つを含むことを特徴とする設計条件計算システム。
  4. 　請求項１に記載の設計条件計算システムであって、
    　前記第３のパラメータは、パワー半導体装置又はパワー半導体装置搭載回路に関する特性である、オン抵抗、短絡耐量、閾値電圧、周波数帯域、耐圧、スイッチング損失、及び絶縁膜信頼性の少なくとも一つを含むことを特徴とする設計条件計算システム。
  5. 　請求項４に記載の設計条件計算システムであって、
    　前記第３のパラメータは、オン抵抗及び短絡耐量が含まれ、
    　前記最適化計算ユニットは、ＪＦＥＴ領域の構造とチャネル領域の構造とを独立に設計可能な炭化ケイ素半導体装置において、前記オン抵抗と前記短絡耐量のトレードオフが改善される前記第１のパラメータ及び前記第２のパラメータを計算することを特徴とする設計条件計算システム。
  6. 　請求項１に記載の設計条件計算システムであって、
    　前記第１の変換モデルは、１以上の層を含み、
    　前記第１の変換モデルに含まれる層の１以上は、熱シミュレーションによって学習された熱特性回帰モデルであることを特徴とする設計条件計算システム。
  7. 　請求項１に記載の設計条件計算システムであって、
    　前記第１の変換モデルは、１以上の層を含み、
    　前記第１の変換モデルに含まれる層の１以上は、前記第１のパラメータ及び前記第２のパラメータの少なくとも一部の特徴量を抽出して、入力されたパラメータの次元を削減するエンコーダであることを特徴とする設計条件計算システム。
  8. 　請求項７に記載の設計条件計算システムであって、
    　前記エンコーダは、半導体の物理特性を表した物理式を用いて特徴量を抽出することを特徴とする設計条件計算システム。
  9. 　請求項７に記載の設計条件計算システムであって、
    　前記エンコーダは、入力値と出力値に同じ値を用いて学習するオートエンコーダであることを特徴とする設計条件計算システム。
  10. 　請求項１に記載の設計条件計算システムであって、
    　前記モデル構築ユニットの前段は、前記１の変換モデルと第３の変換モデルとを含み、
    　前記モデル構築ユニットの中間層は、前記特性回帰モデルと前記第２の変換モデルと回路特性モデルとを含み、
    　前記モデル構築ユニットの後段は、第４の変換モデルを含み、
    　前記第１の変換モデルは、前記第１のパラメータを前記特性回帰モデルに入力される半導体装置の観測不可能な物性値に変換し、
    　前記特性回帰モデルは、前記半導体装置の観測不可能な物性値を観測不可能な理論特性値に変換し、
    　前記第２の変換モデルは、前記半導体装置の観測不可能な理論特性値を実特性値に変換し、
    　前記回路特性モデルは、前記第２の変換モデルが出力した半導体装置の実特性値と前記第２のパラメータを前記半導体装置の搭載回路の理論特性値に変換し、
    　前記第３の変換モデルは、前記第２のパラメータを前記回路特性モデルに入力される前記半導体装置の搭載回路の観測不可能な物性値に変換し、
    　前記第４の変換モデルは、前記回路特性モデルが出力した半導体装置の搭載回路の理論特性値を実特性値に変換することを特徴とする設計条件計算システム。
  11. 　請求項１に記載の設計条件計算システムであって、
    　前記第１の変換モデルは、前記設計条件計算システムに接続された半導体作製装置に実装されており、
    　前記半導体作製装置は、前記第１の変換モデルを用いて、処理条件を算出することを特徴とする設計条件計算システム。
  12. 　請求項１に記載の設計条件計算システムであって、
    　前記演算装置は、
    　前記拘束条件でない前記第１のパラメータ及び前記第２のパラメータが計算された後、
    　前記第３のパラメータを目標値と比較判定し、
    　前記第３のパラメータが前記目標値に対する所定の条件を満たさない場合、前記最適化計算ユニットの入力値及び出力値をフィードバックして、前記特性回帰モデルを学習して再構築することを特徴とする設計条件計算システム。
  13. 　設計条件計算システムによって出力された第１のパラメータを条件として半導体装置を製造する製造方法であって、
    　前記設計条件計算システムは、所定の処理を実行する演算装置と、データが入力される入力部と、前記演算装置がアクセス可能な記憶装置とを有する計算機によって構成され、
    　前記入力部は、前記半導体装置の材料、作製工程、及び設計の少なくとも一つを表す第１のパラメータと、前記半導体装置を搭載する回路の材料、作製工程、及び設計の少なくとも一つを表す第２のパラメータと、前記半導体装置及び前記半導体装置を搭載する回路の少なくとも一つの特性を表す第３のパラメータとの入力を受け、
    　前記設計条件計算システムは、前記演算装置が、モデル構築ユニットが構築したモデルを用いて、所定の条件を満たすように、前記第１のパラメータ及び前記第２のパラメータを計算する最適化計算ユニットを有し、
    　前記モデル構築ユニットが構築する回帰モデルは、
    　前段に設けられる第１の変換モデルと、後段に設けられる第２の変換モデルと、前記第１の変換モデルと前記第２の変換モデルとの間に設けられる特性回帰モデルを含み、
    　前記第１のパラメータ及び前記第２のパラメータを入力とし、前記第３のパラメータを出力とすることによって各パラメータを関係付けており、
    　前記第１の変換モデルは、前記第１のパラメータ及び前記第２のパラメータの少なくとも一方を前記特性回帰モデルに入力される物性値に変換し、
    　前記回帰モデルは、観測不可能な物性値を観測不可能な理論特性値に変換し、
    　前記第２の変換モデルは、理論特性値を実特性値に変換し、
    　前記最適化計算ユニットは、
    　前記構築されたモデルを用いて、前記第１のパラメータ及び前記第２のパラメータの一部に設定される固定値を拘束条件として、前記第３のパラメータの値及び範囲の一つ又は組み合わせによる条件を満たすように、前記拘束条件でない前記第１のパラメータ及び前記第２のパラメータを計算し、
    　前記計算された第１のパラメータ及び第２のパラメータを出力することを特徴とする半導体装置の製造方法。
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