WO2023095695A1 - 異常検出装置 - Google Patents

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WO2023095695A1
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overcurrent
output
inverter
monitoring
abnormality
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邦彦 松田
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株式会社デンソー
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present disclosure relates to an anomaly detection device.
  • an abnormality detection device that detects an ON sticking abnormality (short-circuit failure) of an inverter switching element.
  • the device disclosed in Patent Literature 1 detects a short failure in the upper arm element or the lower arm element based on the divided voltage at the connection point between the upper arm element and the lower arm element of each phase.
  • the divided voltage at the connection point varies due to the ON resistance of the switching element (FET), etc., which may lead to erroneous detection.
  • An object of the present disclosure is to provide an abnormality detection device that can accurately detect an overcurrent abnormality caused by an inverter switching element stuck on.
  • the anomaly detection device of the present disclosure includes a control section, a plurality of monitor voltage output devices, and a monitor circuit.
  • the control unit complementarily switches the upper arm element and the lower arm element in the inverter in which the upper arm element and the lower arm element of a plurality of phases are bridge-connected.
  • the monitor voltage output device outputs a monitor voltage having a positive correlation with the current flowing through the shunt resistors connected in series with the upper arm element and the lower arm element of each phase.
  • the monitoring circuit monitors the inverter overcurrent abnormality due to the ON fixation of the upper arm element or the lower arm element of one or more phases based on the monitoring voltage during the operation of the inverter.
  • the monitoring circuit has a comparator and a determination unit.
  • the comparator outputs a pulse signal overcurrent flag when the monitored voltage is greater than the reference value.
  • the determination unit determines that there is an inverter overcurrent abnormality, de-energize the
  • FIG. 1 is a configuration diagram of a three-phase motor drive device to which an abnormality detection device of each embodiment is applied;
  • FIG. 2 is a block diagram of a monitoring circuit of one configuration example;
  • FIG. 3 is a block diagram of a monitoring circuit of another configuration example,
  • FIG. 4 is a characteristic diagram of the monitoring voltage (amplifier output) with respect to the current flowing through the shunt resistor;
  • FIG. 5 is a time chart for explaining the monitoring voltage and the overcurrent flag when the upper arm element or the lower arm element is stuck ON.
  • FIG. 6 is a time chart of inverter overcurrent abnormality detection according to the first embodiment, FIG.
  • FIG. 7 is a time chart when holding the output of the monitor voltage
  • FIG. 8 is a flow chart of the initial check of the monitoring circuit
  • FIG. 9 is a flowchart of inverter overcurrent abnormality detection according to the first embodiment
  • FIG. 10 is a time chart of inverter overcurrent abnormality detection according to the second embodiment
  • FIG. 11 is a flowchart of inverter overcurrent abnormality detection according to the second embodiment
  • FIG. 12 is a flowchart of inverter overcurrent abnormality detection according to the third embodiment.
  • the abnormality detection device of the present embodiment detects an inverter overcurrent abnormality due to a switching element stuck in the ON state in an inverter that converts DC power from a battery and supplies it to a load such as a motor.
  • the abnormality detection device of this embodiment is applied to, for example, a motor drive device that drives a steering assist motor of an electric power steering device.
  • FIG. 1 shows a schematic configuration of a motor drive device 10 to which an abnormality detection device 20 is applied.
  • the DC power of battery 15 is converted into three-phase AC power by switching operation of inverter 60 and supplied to motor 80 .
  • Motor 80 is a three-phase brushless motor.
  • switching elements 61-66 of three-phase upper and lower arms are bridge-connected between the power supply line Lp and the ground line Lg.
  • MOSFETs are used as the switching elements 61-66.
  • the switching element of the upper arm will be referred to as "upper arm element”
  • the switching element of the lower arm will be referred to as "lower arm element”.
  • the upper arm element 61 and lower arm element 64 form a U-phase leg
  • the upper arm element 62 and lower arm element 65 form a V-phase leg
  • the upper arm element 63 and lower arm element 66 form a W-phase leg.
  • Inter-arm connection points Nu, Nv, and Nw of each phase are connected to motor windings. Motor relays may be provided between the connection points Nu, Nv, and Nw between the arms and the motor windings.
  • Shunt resistors 67, 68 and 69 are connected in series to the upper arm elements 61, 62 and 63 and the lower arm elements 64, 65 and 66 of each phase.
  • the shunt resistors 67, 68, 69 are connected to the low potential sides of the lower arm elements 64, 65, 66.
  • a smoothing capacitor 55 made of an aluminum electrolytic capacitor or the like is connected between the power supply line Lp and the ground line Lg in parallel with the upper and lower arm elements of each phase.
  • a reverse connection protection relay 17 is provided in the middle of the power supply line Lp from the battery 15 to the inverter 60 .
  • the reverse connection protection relay 17 cuts off current from the inverter 60 side to the battery 15 side when it is OFF.
  • a power supply relay may be further provided between the battery 15 and the reverse connection protection relay 17 to cut off the current from the battery 15 side to the inverter 60 side when the battery 15 is turned off.
  • an "inverter overcurrent abnormality" is defined as an abnormality in which a through current flows due to an ON fixation of the upper arm element or the lower arm element of one or more phases. Continuing to supply current while the inverter is overcurrent may damage the board or elements.
  • the abnormality detection device 20 of the present embodiment is intended to detect the inverter overcurrent abnormality with high accuracy and stop the energization of the inverter 60 at an early stage, thereby preventing the occurrence of the malfunction.
  • the abnormality detection device 20 includes a control section 30, a monitoring circuit 40, and three amplifiers 501, 502, 503 as "monitoring voltage output devices".
  • the control unit 30 is composed of a microcomputer, a predriver, etc., and includes a CPU, ROM, RAM, I/O (not shown), and a bus line connecting these components.
  • the control unit 30 performs software processing by executing a program stored in advance in a substantial memory device such as a ROM (that is, a readable non-temporary tangible recording medium) by the CPU, or hardware processing by a dedicated electronic circuit. to perform control by
  • the monitoring circuit 40 is composed of, for example, a customized IC.
  • the control unit 30 causes the upper arm elements 61, 62, 63 and the lower arm elements 64, 65, 66 of the inverter 60 to perform complementary switching operations.
  • the control unit 30 uses general motor control techniques such as vector control and current feedback control to command the drive signal to the inverter 60 so that the motor 80 outputs the required torque.
  • the control unit 30 operates the reverse connection protection relay 17 and the like.
  • the amplifiers 501 , 502 , 503 output to the monitoring circuit 40 monitoring voltages Vau, Vav, Vaw that are positively correlated with the currents flowing through the shunt resistors 67 , 68 , 69 of each phase. Specific characteristics of the monitoring voltages Vau, Vav, and Vaw with respect to current will be described later with reference to FIG. Trigger signals input from the control unit 30 to the amplifiers 501, 502, and 503 of each phase will be described later with reference to FIG.
  • the monitoring circuit 40 monitors the inverter overcurrent abnormality based on the monitoring voltages Vau, Vav, and Vaw input from the amplifiers 501, 502, and 503. When it is determined that there is an inverter overcurrent abnormality, the monitoring circuit 40 turns off all inverter switching elements 61 to 66 to stop energization of the inverter 60 . Note that the possibility of a double failure in which the upper arm element and the lower arm element of the same phase are stuck ON at the same time is not assumed. Therefore, when one of the upper arm element and the lower arm element is stuck ON, the through current can be prevented by keeping the other element OFF all the time.
  • the monitoring circuit 40 determines that there is an inverter overcurrent abnormality, it notifies the control unit 30 of the abnormality. Furthermore, in the initial check of the monitoring circuit 40, which will be described later, the control unit 30 diagnoses whether the monitoring circuit 40 functions normally when a diagnostic monitoring voltage is input.
  • FIG. 2 shows a block diagram of a monitoring circuit 40A as one configuration example.
  • the monitoring circuit 40 has comparators 411, 412, 413, filters 421, 422, 423, integration counters 431, 432, 433 and latch circuits 441, 442, 443 for each phase. "1", "2", and “3" at the end of the code correspond to the U phase, V phase, and W phase, respectively.
  • the monitoring circuit 40 also has a determination unit 45 common to the three phases. Similar processing is performed in parallel for each phase until the input to the determination unit 45 .
  • Comparators 411, 412, and 413 output pulse signal overcurrent flags when the monitor voltages Vau, Vav, and Vaw input from amplifiers 501, 502, and 503 are greater than the reference value Vref.
  • Filters 421, 422, and 423 remove noise at the time of ON and OFF as high frequency components superimposed on the overcurrent flag.
  • the integration counters 431, 432, and 433 count the cumulative output time or the number of outputs of the overcurrent flag, as will be described later in detail.
  • Latch circuits 441 , 442 , 443 hold the count values by the integration counters 431 , 432 , 433 .
  • the count values of the integration counters 431, 432, 433 and the latch circuits 441, 442, 443 are periodically cleared when each monitoring period elapses, as will be described later with reference to FIGS. As a result, it is possible to prevent the accumulation of momentary erroneous detection results and the determination of abnormality.
  • the count value is also cleared after intentionally counting up in the initial check of the monitoring circuit 40, which will be described later.
  • the determination unit 45 compares the count values held in the latch circuits 441, 442, and 443 of each phase with threshold values, and determines by OR operation whether the count values are equal to or greater than the threshold values. That is, when the count value is equal to or greater than the threshold value in at least one phase, the determination unit 45 determines that there is an inverter overcurrent abnormality, and stops energization of the inverter 60 .
  • FIG. 3 shows a block diagram of the monitoring circuit 40B of another configuration example. Components substantially the same as those in FIG. 2 are denoted by the same reference numerals, and descriptions thereof are omitted.
  • the monitoring circuit 40B of FIG. 3 has a set of integration counters 43 and latch circuits 44 common to the three phases.
  • the integration counter 43 counts the cumulative output time or the number of output times of the total of three phases for the overcurrent flags input from the filters 421, 422, and 423 of each phase.
  • the latch circuit 44 holds the total three-phase count value from the integration counter 43 .
  • Other configurations of the monitoring circuit 40B are the same as those of the monitoring circuit 40A.
  • the determination unit 45 determines that the count value is equal to or greater than the threshold value in at least one phase, determines that there is an inverter overcurrent abnormality, and stops energizing the inverter 60. .
  • the monitoring circuit 40B can reduce the mounting area by reducing the number of integration counters and latch circuits compared to the monitoring circuit 40A.
  • monitoring circuit 40 without distinguishing the reference numerals of the monitoring circuits 40A and 40B.
  • the three-phase integrating counters 431, 432, 433 and latch circuits 441, 442, 443 in the configuration example of FIG. 2 are collectively referred to as “integrating counter 43" and "latch circuit 44".
  • the integration counter 43 in the configuration example of FIG. 2 counts the cumulative output time or the number of outputs of the overcurrent flag of each phase, and the latch circuit 44 holds the counter value.
  • the integration counter 43 in the configuration example of FIG. 3 counts the cumulative output time or the number of outputs of the overcurrent flag for the total of three phases, and the latch circuit 44 holds the counter value.
  • the monitoring circuit 40 can prevent the occurrence of problems due to continued energization in the state of an inverter overcurrent abnormality, and improve the reliability of the system.
  • the control unit 30 performs an initial check of the monitoring circuit 40 .
  • the control unit 30 causes the amplifiers 501, 502, and 503 of each phase to output voltages larger than the reference value to the comparators 411, 412, and 413 as monitoring voltages for diagnosis. For example, a diagnostic monitoring voltage of 5V is output for a comparator reference value Vref of 4V.
  • the control unit 30 acquires output signals from the filters 421, 422, and 423 to the integration counter 43 and diagnoses whether the overcurrent flag is correctly output. This is called a "comparator check".
  • the control unit 30 diagnoses that the determination unit 45 determines that there is an inverter overcurrent abnormality when the cumulative output time or the number of times of output of the diagnostic monitoring voltage satisfies the abnormality determination condition. Specifically, it is diagnosed that an overcurrent abnormality notification flag is transmitted from the monitoring circuit 40 to the control unit 30 . This is called a "logic check".
  • FIG. 4 shows the characteristics of the monitor voltage Va (amplifier output) with respect to the current I flowing through the shunt resistors 67, 68, and 69.
  • the monitor voltage Va is a term encompassing the monitor voltages Vau, Vav, and Vaw of each phase.
  • the resistance values of the shunt resistors 67, 68, and 69 be Rs
  • the gains of the amplifiers 501, 502, and 503 be G ( ⁇ 1)
  • the amplifier output when the current I is 0 be the offset voltage Vofs.
  • the offset voltage Vofs is set so that the monitoring voltage Va is positive even when a negative current I ( ⁇ 0) flows from the low potential side to the high potential side of the shunt resistors 67, 68, and 69. .
  • a negative current I ⁇ 0
  • the current I is 0 or the positive current I flows from the high potential side of the shunt resistors 67, 68, and 69 toward the low potential side.
  • the comparator reference value Vref is set to a value larger than the offset voltage Vofs and smaller than the monitoring voltage upper limit value Va_max.
  • a current region below the reference current Iref corresponding to the comparator reference value Vref on the characteristic line is considered a normal current region that may flow during normal operation.
  • a current area equal to or higher than the reference current Iref is determined to be an overcurrent anomaly area.
  • the duty ratio means the ratio of the ON period of the upper arm element to the switching period.
  • the gate command for the upper arm element is ON and the gate command for the lower arm element is OFF.
  • the overcurrent flag is turned ON.
  • the time during which the overcurrent flag is ON is represented as output time Toc.
  • the lower arm element is stuck ON, a through current flows while the gate command for the lower arm element is OFF, and the monitored voltage Va exceeds the comparator reference value Vref, so the overcurrent flag is turned ON.
  • the monitoring circuit 40 of the present embodiment determines that there is an inverter overcurrent abnormality when the accumulated output time or the number of output times of the overcurrent flag reaches or exceeds the threshold value. Details thereof will be described below in the order of the first to third embodiments.
  • FIG. 6 shows a time chart of inverter overcurrent abnormality detection according to the first embodiment.
  • the integration counter 43 counts the accumulated output time ⁇ Toc obtained by accumulating the output time Toc of the overcurrent flag each time.
  • the overcurrent flag is ON, the counter value increases, and when the overcurrent flag is OFF, the counter value does not change.
  • the determination unit 45 determines that there is an inverter overcurrent abnormality, and stops energizing the inverter 60 . After a predetermined monitoring cycle has elapsed since the start of integration, the integration counter 43 is periodically cleared.
  • the output states of the monitor voltages Vau, Vav, and Vaw of the amplifiers 501, 502, and 503 are held for a predetermined hold time from the input of the trigger signal.
  • the trigger signal is output from the control unit 30 to each of the amplifiers 501, 502, 503, for example, when an overcurrent is detected at peak-to-valley timing of the PWM carrier.
  • the center of the pulse of the gate signal of the upper arm element and the lower arm element becomes the output timing of the trigger signal.
  • the two-dot chain line indicates the case where the monitoring voltage Va is not held, and the solid line indicates the case where the monitoring voltage Va is held.
  • a hold time Th from the input of the trigger signal is set to about 10 ⁇ s, which corresponds to the sample hold time of the current sensor, for example.
  • the output time Toc of the overcurrent flag when the monitoring voltage Va is not held is 5 ⁇ s.
  • Fig. 8 shows a flow chart of the initial check of the monitoring circuit.
  • the symbol "S" indicates a step.
  • amplifiers 501, 502, and 503 output voltages greater than the reference value Vref to comparators 411, 412, and 413 of respective phases as monitoring voltages for diagnosis.
  • the amplifiers 501, 502, and 503 output, for example, a diagnostic monitoring voltage of 5 V for a comparator reference value Vref of 4 V for a time equal to or greater than the time threshold Tth, thereby intentionally generating an overcurrent flag.
  • S02 as a comparator check, it is diagnosed that the comparators 411, 412, and 413 of each phase output an overcurrent flag. If the overcurrent flag is correctly output, YES is determined in S02, and the process proceeds to S03. In the first embodiment, when the cumulative output time of the diagnostic monitoring voltage reaches the time threshold Tth, the abnormality confirmation condition of S03 is established.
  • S04 as a logic check, it is diagnosed that the determination unit 45 determines that there is an inverter overcurrent abnormality and outputs an overcurrent abnormality notification flag. If the control unit 30 correctly receives the overcurrent anomaly notification flag, YES is determined in S04. As a result, it is determined in S05 that the monitoring circuit 40 is normal. In S06, the count values of the integration counter 43 and the latch circuit 44 are cleared, the initial check is completed, and normal operation can be started.
  • the monitoring circuit 40 is determined to be abnormal in S07, and abnormal measures such as prohibition of normal operation and an alarm are executed.
  • FIG. 9 shows a flowchart of inverter overcurrent abnormality detection according to the first embodiment.
  • substantially the same steps are assigned the same step numbers, and descriptions thereof are omitted.
  • the amplifiers 501, 502, 503 of each phase hold the output state of the monitor voltages Vau, Vav, Vaw for a predetermined hold time Th from the input of the trigger signal.
  • the integration counter 43 counts the cumulative output time ⁇ Toc of the overcurrent flag of each phase or the total of three phases, and the latch circuit 44 holds the count value.
  • the determination unit 45 determines that there is an inverter overcurrent abnormality in S14, and stops energization of the inverter 60 in S15.
  • the control unit 30 or the monitoring circuit 40 may be configured to be able to identify an abnormal phase in which the upper arm element or the lower arm element is stuck ON, based on the outputs of the comparators 411, 412, and 413 of each phase. .
  • the process proceeds to S16 and it is determined whether the monitoring period has elapsed. If the monitoring cycle has not yet elapsed, the determination in S16 is NO, and the processes of S11 to S13 are repeated. When the monitoring cycle has elapsed, the determination in S16 is YES, and the process proceeds to S17. In S17, the determination unit 45 determines that the inverter 60 is tentatively normal. "Temporarily normal” means that no abnormality was detected during the monitoring cycle. At S18, the count values of the integration counter 43 and the latch circuit 44 are cleared (that is, periodically cleared). The entire routine is then returned to continue overcurrent fault detection during inverter operation.
  • the integration counter 43 of the monitoring circuit 40 counts the number of output times Noc of the overcurrent flag.
  • the determination unit 45 determines that there is an inverter overcurrent abnormality.
  • the integration counter 43 detects and counts the rising edge of the overcurrent flag. For example, if the count threshold Nth is set to 5, it is determined that the inverter overcurrent is abnormal at time tx when the rising edge of the overcurrent flag is detected for the fifth time from the start of counting.
  • S11 of FIG. 9 is absent from the first embodiment, and S22 and S23 are included instead of S12 and S13.
  • the integration counter 43 counts the number of output times Noc of the overcurrent flag for each phase or the total of three phases, and the latch circuit 44 holds the count value.
  • S23 it is determined whether or not the number of output times Noc of the overcurrent flag has reached the number threshold value Nth.
  • the determination unit 45 determines that there is an inverter overcurrent abnormality in S14, and stops energization of the inverter 60 in S15. If NO in S23 and it is determined in S16 that the monitoring period has elapsed, the determining unit 45 determines that the inverter 60 is provisionally normal in S17.
  • the amplifiers 501, 502, and 503 intermittently output a diagnostic monitoring voltage of 5V for a comparator reference value Vref of 4V, for example, a plurality of times equal to or greater than the frequency threshold Nth.
  • Vref a comparator reference value
  • the upper arm element or the lower arm element is always ON (that is, the duty ratio is 100% or 0%). is applicable except Assuming that the duty ratio is greater than 0% and less than 100%, in the second embodiment, if the switching cycle Tsw is constant, counting proceeds at a constant speed regardless of the duty ratio. The timing of reaching Nth becomes constant. Therefore, when the through current flows for a relatively short time, the inverter overcurrent abnormality can be detected earlier than in the first embodiment.
  • the third embodiment is a combination of the first embodiment and the second embodiment.
  • the monitoring circuit 40 includes two types of accumulation counters 43 for accumulating the accumulated output time of the overcurrent flag and for accumulating the number of outputs, and simultaneously counts both the accumulated output time ⁇ Toc and the number of outputs Noc.
  • the determination unit 45 determines the timing when the cumulative output time ⁇ Toc of the overcurrent flag reaches the time threshold value Tth in at least one phase, or when the number of output times Noc of the overcurrent flag reaches the number threshold value Nth, whichever is earlier. , it is determined that the inverter overcurrent is abnormal.
  • S32 and S33 are included instead of S12 and S13 in FIG.
  • the two types of integration counters 43 count the cumulative output time ⁇ Toc and the number of outputs Noc of the overcurrent flag for each phase or the total of the three phases, and the corresponding latch circuits 44 hold the values.
  • S33 it is determined whether the cumulative output time ⁇ Toc of the overcurrent flag has reached the time threshold value Tth, or whether the number of output times Noc of the overcurrent flag has reached the number threshold value Nth.
  • Other steps are the same as those shown in FIGS.
  • the determining unit 45 determines that there is an inverter overcurrent abnormality at the timing when either the cumulative output time ⁇ Toc or the number of times of output Noc reaches the threshold earlier according to the duty ratio or the like. Since the inverter overcurrent abnormality can be detected earlier and the energization of the inverter 60 can be stopped, the reliability is further improved.
  • the load to which the inverter 60 supplies power is not limited to the three-phase motor 80, and may be a multi-phase motor other than three-phase, an actuator other than a motor, or the like.
  • the number of switching elements in the upper and lower arms of the inverter is not limited to three, and may be one or more.
  • the inverter switching elements 61-66 may be composed of semiconductor switching elements other than MOSFETs, such as FETs and bipolar transistors.
  • the shunt resistors 67 , 68 , 69 may be provided on the high potential side of the upper arm elements 61 , 62 , 63 instead of the low potential sides of the lower arm elements 64 , 65 , 66 .
  • the current-monitoring voltage characteristic of the monitoring voltage output device is not limited to the linear characteristic shown in FIG. It is sufficient if the monitored voltage has a positive correlation with the current and the monitored voltage corresponding to the current in the overcurrent abnormal region can be identified as an abnormal value.
  • the controller and techniques described in this disclosure may be implemented by a dedicated computer provided by configuring a processor and memory programmed to perform one or more functions embodied by the computer program. may be Alternatively, the controller and techniques described in this disclosure may be implemented by a dedicated computer provided by configuring the processor with one or more dedicated hardware logic circuits. Alternatively, the control units and techniques described in this disclosure can be implemented by a combination of a processor and memory programmed to perform one or more functions and a processor configured by one or more hardware logic circuits. It may also be implemented by one or more dedicated computers configured.
  • the computer program may also be stored as computer-executable instructions on a computer-readable non-transitional tangible recording medium.

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Abstract

監視電圧出力器（５０１、５０２、５０３）は、各相の上アーム素子（６１、６２、６３）及び下アーム素子（６４、６５、６６）と直列に接続されたシャント抵抗（６７、６８、６９）に流れる電流と正の相関を有する監視電圧（Ｖａｕ、Ｖａｖ、Ｖａｗ）を出力する。監視回路（４０）は、監視電圧に基づき、一相以上の上アーム素子又は下アーム素子のＯＮ固着によって貫通電流が流れる異常であるインバータ過電流異常を監視する。監視回路（４０）のコンパレータ（４１１、４１２、４１３）は、監視電圧が基準値（Ｖｒｅｆ）より大きいとき、パルス信号の過電流フラグを出力する。少なくとも一相の過電流フラグの累積出力時間（ΣＴｏｃ）が時間閾値（Ｔｔｈ）に達したとき、又は、過電流フラグの出力回数（Ｎｏｃ）が回数閾値（Ｎｔｈ）に達したとき、判定部（４５）は、インバータ過電流異常であると判定し、インバータ（６０）の通電を停止する。

Description

異常検出装置 関連出願の相互参照
　本出願は、２０２１年１１月２４日に出願された日本出願番号２０２１－１９０２１８号に基づくものであり、ここにその記載内容を援用する。
　本開示は、異常検出装置に関する。
　従来、インバータスイッチング素子のＯＮ固着異常（ショート故障）を検出する異常検出装置が知られている。例えば特許文献１に開示された装置は、各相の上アーム素子と下アーム素子との接続点の分圧電圧に基づき、上アーム素子又は下アーム素子のショート故障を検出する。
特開２０１８－１１３８５１号公報
　特許文献１の装置では、スイッチング素子（ＦＥＴ）のＯＮ抵抗等により接続点の分圧電圧がばらつき、誤検出を招くおそれがある。
　本開示の目的は、インバータスイッチング素子のＯＮ固着による過電流異常を精度良く検出可能な異常検出装置を提供することにある。
　本開示の異常検出装置は、制御部と、複数の監視電圧出力器と、監視回路と、を備える。制御部は、複数相の上アーム素子及び下アーム素子がブリッジ接続されたインバータにおいて上アーム素子及び下アーム素子を相補的にスイッチング動作させる。
　監視電圧出力器は、各相の上アーム素子及び下アーム素子と直列に接続されたシャント抵抗に流れる電流と正の相関を有する監視電圧を出力する。監視回路は、インバータの動作中に監視電圧に基づき、一相以上の上アーム素子又は下アーム素子のＯＮ固着によるインバータ過電流異常を監視する。
　監視回路は、コンパレータと、判定部と、を有する。コンパレータは、監視電圧が基準値より大きいとき、パルス信号の過電流フラグを出力する。
　少なくとも一相の過電流フラグの累積出力時間が時間閾値に達したとき、又は、過電流フラグの出力回数が回数閾値に達したとき、判定部は、インバータ過電流異常であると判定し、インバータの通電を停止する。
　本開示では、シャント抵抗に流れる電流と正の相関を有する監視電圧に基づいて生成される過電流フラグを用いることで、特許文献１の従来技術のようにＯＮ抵抗のばらつきの影響を受けることなく、インバータ過電流異常を精度良く検出することができる。
　本開示についての上記目的及びその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、各実施形態の異常検出装置が適用される三相モータ駆動装置の構成図であり、 図２は、一構成例の監視回路のブロック図であり、 図３は、別の構成例の監視回路のブロック図であり、 図４は、シャント抵抗に流れる電流に対する監視電圧（アンプ出力）の特性図であり、 図５は、上アーム素子又は下アーム素子のＯＮ固着異常時における監視電圧及び過電流フラグを説明するタイムチャートであり、 図６は、第１実施形態によるインバータ過電流異常検出のタイムチャートであり、 図７は、監視電圧の出力を保持する場合のタイムチャートであり、 図８は、監視回路のイニシャルチェックのフローチャートであり、 図９は、第１実施形態によるインバータ過電流異常検出のフローチャートであり、 図１０は、第２実施形態によるインバータ過電流異常検出のタイムチャートであり、 図１１は、第２実施形態によるインバータ過電流異常検出のフローチャートであり、 図１２は、第３実施形態によるインバータ過電流異常検出のフローチャートである。
　複数の実施形態による異常検出装置を図面に基づいて説明する。本実施形態の異常検出装置は、バッテリの直流電力を変換してモータ等の負荷に供給するインバータにおいてスイッチング素子のＯＮ固着によるインバータ過電流異常を検出する。本実施形態の異常検出装置は、例えば電動パワーステアリング装置の操舵アシストモータを駆動するモータ駆動装置に適用される。
　図１に、異常検出装置２０が適用されるモータ駆動装置１０の概略構成を示す。バッテリ１５の直流電力は、インバータ６０のスイッチング動作により三相交流電力に変換されてモータ８０に供給される。モータ８０は三相ブラシレスモータである。
　インバータ６０は、三相の上下アームのスイッチング素子６１－６６が電源ラインＬｐとグランドラインＬｇとの間にブリッジ接続されている。本実施形態では、スイッチング素子６１－６６としてＭＯＳＦＥＴが用いられる。以下、上アームのスイッチング素子を「上アーム素子」と記し、下アームのスイッチング素子を「下アーム素子」と記す。上アーム素子６１及び下アーム素子６４はＵ相、上アーム素子６２及び下アーム素子６５はＶ相、上アーム素子６３及び下アーム素子６６はＷ相のレッグを構成している。各相のアーム間接続点Ｎｕ、Ｎｖ、Ｎｗはモータ巻線に接続されている。アーム間接続点Ｎｕ、Ｎｖ、Ｎｗとモータ巻線との間にモータリレーが設けられてもよい。
　各相の上アーム素子６１、６２、６３及び下アーム素子６４、６５、６６にはシャント抵抗６７、６８、６９が直列に接続されている。図１の構成例では、シャント抵抗６７、６８、６９は下アーム素子６４、６５、６６の低電位側に接続されている。また、各相の上下アーム素子と並列に、アルミ電解コンデンサ等で構成された平滑コンデンサ５５が、電源ラインＬｐとグランドラインＬｇとの間に接続されている。
　バッテリ１５からインバータ６０までの電源ラインＬｐの途中には、逆接続保護リレー１７が設けられている。逆接続保護リレー１７は、ＯＦＦ時にインバータ６０側からバッテリ１５側への電流を遮断する。なお、バッテリ１５と逆接続保護リレー１７との間に、ＯＦＦ時にバッテリ１５側からインバータ６０側への電流を遮断する電源リレーがさらに設けられてもよい。
　ところで、インバータ６０のスイッチング素子６１－６６のうちいずれかがＯＮ固着すると、その素子と上下対をなす正常な素子のＯＮ期間に、電源ラインＬｐからグランドラインＬｇに貫通電流が流れる。例えば平滑コンデンサ５５に充電された電荷が瞬時に放出されることで過大な貫通電流が流れる可能性がある。本明細書では、一相以上の上アーム素子又は下アーム素子のＯＮ固着によって貫通電流が流れる異常を「インバータ過電流異常」と定義する。インバータ過電流異常の状態で通電を継続すると、基板や素子が焼損するおそれがある。
　例えば特許文献１（特開２０１８－１１３８５１号公報）の従来技術では、スイッチング素子のＯＮ抵抗等によりアーム間接続点Ｎｕ、Ｎｖ、Ｎｗの分圧電圧がばらつき、誤検出を招くおそれがある。そこで本実施形態の異常検出装置２０は、インバータ過電流異常を精度良く検出し、インバータ６０の通電を早期に停止することで、不具合の発生を防止することを目的とする。
　異常検出装置２０は、制御部３０、監視回路４０、及び、「監視電圧出力器」としての三つのアンプ５０１、５０２、５０３を備える。
　制御部３０は、マイコンやプリドライバ等で構成され、図示しないＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏ、及び、これらの構成を接続するバスライン等を備えている。制御部３０は、ＲＯＭ等の実体的なメモリ装置（すなわち、読み出し可能非一時的有形記録媒体）に予め記憶されたプログラムをＣＰＵで実行することによるソフトウェア処理や、専用の電子回路によるハードウェア処理による制御を実行する。監視回路４０は、例えばカスタマイズされたＩＣで構成されている。
　制御部３０は、インバータ６０の上アーム素子６１、６２、６３及び下アーム素子６４、６５、６６を相補的にスイッチング動作させる。インバータ６０が正常である通常動作時、制御部３０は、ベクトル制御や電流フィードバック制御等の一般的なモータ制御技術を用い、要求トルクをモータ８０に出力させるようにインバータ６０に駆動信号を指令する。その他、制御部３０は、逆接続保護リレー１７等を操作する。
　アンプ５０１、５０２、５０３は、各相のシャント抵抗６７、６８、６９に流れる電流と正の相関を有する監視電圧Ｖａｕ、Ｖａｖ、Ｖａｗを監視回路４０に出力する。電流に対する監視電圧Ｖａｕ、Ｖａｖ、Ｖａｗの具体的な特性は、図４を参照して後述する。また、制御部３０から各相のアンプ５０１、５０２、５０３に入力されているトリガ信号については、図７を参照して後述する。
　監視回路４０は、アンプ５０１、５０２、５０３から入力された監視電圧Ｖａｕ、Ｖａｖ、Ｖａｗに基づき、インバータ過電流異常を監視する。インバータ過電流異常であると判定すると、監視回路４０は、全てのインバータスイッチング素子６１－６６をＯＦＦしてインバータ６０の通電を停止する。なお、同一相の上アーム素子と下アーム素子が同時にＯＮ固着する二重故障の可能性は想定しない。したがって、上アーム素子又は下アーム素子のいずれか一方がＯＮ固着したとき、他方の素子を常時ＯＦＦすることで貫通電流を防止することができる。
　また、監視回路４０は、インバータ過電流異常であると判定すると、制御部３０に異常を通知する。さらに後述する監視回路４０のイニシャルチェックでは、診断用の監視電圧が入力されたとき監視回路４０が正常に機能するか、制御部３０により診断される。
　図２に一構成例の監視回路４０Ａのブロック図を示す。監視回路４０は、相毎にコンパレータ４１１、４１２、４１３、フィルタ４２１、４２２、４２３、積算カウンタ４３１、４３２、４３３及びラッチ回路４４１、４４２、４４３を有する。符号末番の「１」、「２」、「３」は、それぞれＵ相、Ｖ相、Ｗ相に対応する。また監視回路４０は、三相に共通の判定部４５を有する。判定部４５への入力までは、各相について同様の処理が併行して行われる。
　コンパレータ４１１、４１２、４１３は、アンプ５０１、５０２、５０３から入力された監視電圧Ｖａｕ、Ｖａｖ、Ｖａｗが基準値Ｖｒｅｆより大きいとき、パルス信号の過電流フラグを出力する。フィルタ４２１、４２２、４２３は、過電流フラグに重畳した高周波成分として、ＯＮ、ＯＦＦ時のノイズを除去する。積算カウンタ４３１、４３２、４３３は、詳しくは後述するように、過電流フラグの累積出力時間又は出力回数をカウントする。ラッチ回路４４１、４４２、４４３は、積算カウンタ４３１、４３２、４３３によるカウント値を保持する。
　積算カウンタ４３１、４３２、４３３及びラッチ回路４４１、４４２、４４３のカウント値は、図６、図１０を参照して後述するように、各回の監視周期の経過時に定期クリアされる。これにより、瞬間的な誤検出をした結果が累積されて異常判定することが防止される。また、後述する監視回路４０のイニシャルチェックにおいて意図的にカウントアップさせた後にもカウント値はクリアされる。
　判定部４５は、各相のラッチ回路４４１、４４２、４４３に保持されたカウント値を閾値と比較し、カウント値が閾値以上であることをＯＲ演算により判定する。つまり、判定部４５は、少なくとも一相でカウント値が閾値以上であるとき、インバータ過電流異常であると判定し、インバータ６０の通電を停止する。
　図３に別の構成例の監視回路４０Ｂのブロック図を示す。図２と実質的に同一の構成には同一の符号を付して説明を省略する。図２の監視回路４０Ａに対し、図３の監視回路４０Ｂは、三相共通の一セットの積算カウンタ４３及びラッチ回路４４を有する。積算カウンタ４３は、各相のフィルタ４２１、４２２、４２３から入力された過電流フラグについて、三相合計の累積出力時間又は出力回数をカウントする。ラッチ回路４４は、積算カウンタ４３による三相合計のカウント値を保持する。監視回路４０Ｂのその他の構成は監視回路４０Ａと同様である。
　三相合計のカウント値が閾値以上であるとき、判定部４５は、少なくとも一相でカウント値が閾値以上であるとみなして、インバータ過電流異常であると判定し、インバータ６０の通電を停止する。監視回路４０Ｂは、監視回路４０Ａに対し積算カウンタ及びラッチ回路の数を減らすことで搭載面積を減らすことができる。
　以下、図２、図３の構成例に共通する事項について、監視回路４０Ａ、４０Ｂの符号を区別せず、「監視回路４０」と記す。また、図２の構成例における三相の積算カウンタ４３１、４３２、４３３及びラッチ回路４４１，４４２、４４３をまとめて「積算カウンタ４３」及び「ラッチ回路４４」と記す。図２の構成例の積算カウンタ４３は、各相の過電流フラグの累積出力時間又は出力回数をカウントし、ラッチ回路４４は、そのカウンタ値を保持する。図３の構成例の積算カウンタ４３は、三相合計の過電流フラグの累積出力時間又は出力回数をカウントし、ラッチ回路４４は、そのカウンタ値を保持する。
　以上のように監視回路４０は、インバータ過電流異常の状態で通電を継続することによる不具合の発生を防止し、システムの信頼性を向上させることができる。ただし、監視回路４０が正常判定側に固着故障した場合、監視機能が失われるという問題がある。そこで本実施形態では、制御部３０が監視回路４０のイニシャルチェックを実施する。
　制御部３０は、監視回路４０のイニシャルチェックにおいて、各相のアンプ５０１、５０２、５０３に診断用の監視電圧として基準値より大きい電圧をコンパレータ４１１、４１２、４１３に出力させる。例えば４Ｖのコンパレータ基準値Ｖｒｅｆに対し５Ｖの診断用監視電圧を出力させる。制御部３０は、フィルタ４２１、４２２、４２３から積算カウンタ４３への出力信号を取得し、過電流フラグが正しく出力されていることを診断する。これを「コンパレータチェック」という。
　また、後述するように、制御部３０は、診断用監視電圧の累積出力時間又は出力回数が異常判定条件を満たしたとき、判定部４５がインバータ過電流異常であると判定することを診断する。具体的には、監視回路４０から制御部３０に過電流異常通知フラグが送信されることが診断される。これを「ロジックチェック」という。
　図４に、シャント抵抗６７、６８、６９に流れる電流Ｉに対する監視電圧Ｖａ（アンプ出力）の特性を示す。監視電圧Ｖａは、各相の監視電圧Ｖａｕ、Ｖａｖ、Ｖａｗを包括する用語である。シャント抵抗６７、６８、６９の抵抗値をＲｓ、アンプ５０１、５０２、５０３のゲインをＧ（≧１）、電流Ｉが０のときのアンプ出力をオフセット電圧Ｖｏｆｓとする。監視電圧Ｖａは、アンプ出力の下限値Ｖａ＿ｍｉｎから上限値Ｖａ＿ｍａｘまでの範囲で「Ｖａ＝Ｒｓ×Ｉ×Ｇ＋Ｖｏｆｓ」の式で表される線形特性を有する。
　オフセット電圧Ｖｏｆｓは、シャント抵抗６７、６８、６９の低電位側から高電位側に向かって負方向の電流Ｉ（＜０）が流れる場合にも監視電圧Ｖａが正となるように設定されている。なお、本実施形態では基本的に、電流Ｉが０、又は、シャント抵抗６７、６８、６９の高電位側から低電位側に向かって正方向の電流Ｉが流れる状況を想定する。
　コンパレータ基準値Ｖｒｅｆは、オフセット電圧Ｖｏｆｓより大きく監視電圧上限値Ｖａ＿ｍａｘより小さい値に設定される。特性線上でコンパレータ基準値Ｖｒｅｆに対応する基準電流Ｉｒｅｆ未満の電流領域は、正常動作中に流れる可能性のある正常電流領域とみなされる。基準電流Ｉｒｅｆ以上の電流領域は、過電流異常の領域と判断される。
　図５のタイムチャートを参照し、上アーム素子又は下アーム素子のＯＮ固着異常時における監視電圧Ｖａ及び過電流フラグの変化について説明する。以下、Ｄｕｔｙ比は、スイッチング周期に対する上アーム素子のＯＮ期間の比率を意味する。Ｄｕｔｙ比がＰＷＭキャリアより大きいとき、上アーム素子のゲート指令はＯＮとなり、下アーム素子のゲート指令はＯＦＦとなる。上アーム素子がＯＮ固着異常の場合、上アーム素子のゲート指令がＯＦＦの期間に貫通電流が流れ、監視電圧Ｖａがコンパレータ基準値Ｖｒｅｆを超えるため、過電流フラグがＯＮする。過電流フラグがＯＮ出力されている時間を出力時間Ｔｏｃと表す。同様に下アーム素子がＯＮ固着異常の場合、下アーム素子のゲート指令がＯＦＦの期間に貫通電流が流れ、監視電圧Ｖａがコンパレータ基準値Ｖｒｅｆを超えるため、過電流フラグがＯＮする。
　ただし、ノイズ等により偶発的に過電流フラグがＯＮする場合もあるため、一回の過電流フラグで異常を確定することは適当でない。そこで本実施形態の監視回路４０は、過電流フラグの累積出力時間又は出力回数が閾値以上になったとき、インバータ過電流異常であると判定する。その詳細について、以下、第１～第３実施形態の順に説明する。
　（第１実施形態）
　図６に、第１実施形態によるインバータ過電流異常検出のタイムチャートを示す。積算カウンタ４３は各回の過電流フラグの出力時間Ｔｏｃを累積した累積出力時間ΣＴｏｃをカウントする。過電流フラグがＯＮのときカウンタ値はアップし、過電流フラグがＯＦＦのときカウンタ値は変化しない。例えば６回目の過電流フラグの出力途中の時刻ｔｘに累積出力時間ΣＴｏｃが時間閾値Ｔｔｈに達したとき、判定部４５はインバータ過電流異常であると判定し、インバータ６０の通電を停止する。積算開始から所定の監視周期が経過すると、積算カウンタ４３は定期クリアされる。
　ところで、Ｄｕｔｙ比が０％に近い場合に上アーム素子がＯＮ固着したとき、又は、Ｄｕｔｙ比が１００％に近い場合に下アーム素子がＯＮ固着したとき、貫通電流が流れる時間が短くなり、各回の過電流フラグの出力時間Ｔｏｃが短くなる。そのため、累積出力時間ΣＴｏｃが時間閾値Ｔｔｈに達するまでの時間が長くかかり、異常検出が遅くなるという問題がある。
　そこで第１実施形態では、図７に示すように、トリガ信号の入力から所定のホールド時間、アンプ５０１、５０２、５０３の監視電圧Ｖａｕ、Ｖａｖ、Ｖａｗの出力状態を保持する。トリガ信号は、例えばＰＷＭキャリアの山谷のタイミングに過電流が検出されたとき制御部３０から各アンプ５０１、５０２、５０３に出力される。Ｄｕｔｙ比が一定の期間中、上アーム素子及び下アーム素子のゲート信号のパルスの中心がトリガ信号の出力タイミングとなる。
　図７の監視電圧Ｖａ及び過電流フラグにおいて、二点鎖線は監視電圧Ｖａを保持しない場合を示し、実線は監視電圧Ｖａを保持した場合を示す。トリガ信号の入力からのホールド時間Ｔｈは、例えば電流センサのサンプルホールド時間に相当する１０μｓ程度に設定される。
　スイッチング周期５０μｓでＤｕｔｙ比が１０％の例では、監視電圧Ｖａを保持しない場合の過電流フラグの出力時間Ｔｏｃは５μｓである。監視電圧Ｖａを保持する場合、過電流フラグのＯＮから（５／２）＝２．５μｓ後にトリガ信号が入力され、ホールド時間Ｔｈが１０μｓとすると、過電流フラグの出力時間Ｔｏｃは１２．５μｓとなる。したがって、累積出力時間ΣＴｏｃが時間閾値Ｔｔｈに達するまでの時間を４０％に短縮することができる。
　図８に、監視回路のイニシャルチェックのフローチャートを示す。以下のフローチャートの説明で、記号「Ｓ」はステップを示す。Ｓ０１では、アンプ５０１、５０２、５０３は、診断用の監視電圧として基準値Ｖｒｅｆより大きい電圧を各相のコンパレータ４１１、４１２、４１３に出力する。アンプ５０１、５０２、５０３は、例えば４Ｖのコンパレータ基準値Ｖｒｅｆに対し５Ｖの診断用監視電圧を時間閾値Ｔｔｈ以上の時間にわたって出力し、過電流フラグを意図的に生成させる。
　Ｓ０２ではコンパレータチェックとして、各相のコンパレータ４１１、４１２、４１３が過電流フラグを出力することが診断される。過電流フラグが正しく出力された場合、Ｓ０２でＹＥＳと判断され、Ｓ０３に移行する。第１実施形態では、診断用監視電圧の累積出力時間が時間閾値Ｔｔｈに達することにより、Ｓ０３の異常確定条件が成立する。
　Ｓ０４ではロジックチェックとして、判定部４５がインバータ過電流異常であると判定して過電流異常通知フラグを出力することが診断される。制御部３０が過電流異常通知フラグを正しく受信した場合、Ｓ０４でＹＥＳと判断される。その結果、Ｓ０５で監視回路４０が正常と判定される。Ｓ０６で積算カウンタ４３及びラッチ回路４４のカウント値がクリアされてイニシャルチェックが終了し、通常動作を開始可能となる。
　一方、コンパレータチェックで過電流フラグが出力されない場合、Ｓ０２でＮＯと判断され、ロジックチェックで制御部３０が過電流異常通知フラグを受信しない場合、Ｓ０４でＮＯと判定される。これらの場合、Ｓ０７で監視回路４０が異常と判定され、通常動作の禁止や警報等の異常時処置が実行される。
　図９に、第１実施形態によるインバータ過電流異常検出のフローチャートを示す。第１～第３実施形態のインバータ過電流異常検出のフローチャートにおいて、実質的に同一のステップには同一のステップ番号を付して説明を省略する。
　Ｓ１１で各相のアンプ５０１、５０２、５０３は、トリガ信号の入力から所定のホールド時間Ｔｈ、監視電圧Ｖａｕ、Ｖａｖ、Ｖａｗの出力状態を保持する。Ｓ１２で、積算カウンタ４３は各相又は三相合計の過電流フラグの累積出力時間ΣＴｏｃをカウントし、そのカウント値をラッチ回路４４が保持する。Ｓ１３では、過電流フラグの累積出力時間ΣＴｏｃが時間閾値Ｔｔｈに達したか判断される。
　Ｓ１３でＹＥＳの場合、Ｓ１４で判定部４５はインバータ過電流異常であると判定し、Ｓ１５でインバータ６０の通電を停止する。ここで、制御部３０又は監視回路４０は、各相のコンパレータ４１１、４１２、４１３の出力に基づき、上アーム素子又は下アーム素子がＯＮ固着している異常相を識別可能に構成されてもよい。
　Ｓ１３でＮＯの場合、Ｓ１６に移行し、監視周期が経過したか判断される。監視周期が未経過の時点ではＳ１６でＮＯと判断され、Ｓ１１～Ｓ１３の処理が繰り返される。監視周期が経過するとＳ１６でＹＥＳと判断され、Ｓ１７に移行する。Ｓ１７で判定部４５はインバータ６０が暫定正常であると判定する。「暫定正常」とは、その監視周期において異常が検出されなかったことを意味する。Ｓ１８では積算カウンタ４３及びラッチ回路４４のカウント値がクリア（すなわち定期クリア）される。その後、ルーチン全体がリターンされ、インバータ動作中の過電流異常検出が継続される。
　以上のように本実施形態では、監視電圧Ｖａｕ、Ｖａｖ、Ｖａｗに基づいて生成される過電流フラグを用いることで、特許文献１の従来技術のようにＯＮ抵抗のばらつきの影響を受けることなく、インバータ過電流異常を精度良く検出することができる。
　（第２実施形態）
　次に図１０、図１１を参照し、第２実施形態によるインバータ過電流異常検出について説明する。第２実施形態では、監視回路４０の積算カウンタ４３は過電流フラグの出力回数Ｎｏｃをカウントする。出力回数Ｎｏｃが回数閾値Ｎｔｈ以上であるとき、判定部４５はインバータ過電流異常であると判定する。
　図１０のタイムチャートに示すように、積算カウンタ４３は過電流フラグの立ち上がりエッジを検出してカウントする。例えば回数閾値Ｎｔｈが５回に設定された場合、カウント開始から５回目の過電流フラグの立ち上がりエッジを検出した時刻ｔｘにインバータ過電流異常であると判定される。
　図１１に示す第２実施形態のフローチャ－トでは、第１実施形態に対し図９のＳ１１が無く、Ｓ１２、Ｓ１３に代えてＳ２２、Ｓ２３が含まれる。Ｓ２２で、積算カウンタ４３は各相又は三相合計の過電流フラグの出力回数Ｎｏｃをカウントし、ラッチ回路４４がそのカウント値を保持する。Ｓ２３では、過電流フラグの出力回数Ｎｏｃが回数閾値Ｎｔｈに達したか判断される。
　Ｓ２３でＹＥＳの場合、第１実施形態と同様に、Ｓ１４で判定部４５はインバータ過電流異常であると判定し、Ｓ１５でインバータ６０の通電を停止する。Ｓ２３でＮＯであり、Ｓ１６で監視周期が経過したと判断された場合、Ｓ１７で判定部４５はインバータ６０が暫定正常であると判定する。
　第２実施形態の監視回路４０のイニシャルチェックでは、アンプ５０１、５０２、５０３は、例えば４Ｖのコンパレータ基準値Ｖｒｅｆに対し５Ｖの診断用監視電圧を断続的に回数閾値Ｎｔｈ以上の複数回出力する。図８のフローチャートのＳ０３において、診断用監視電圧の出力回数が回数閾値Ｎｔｈに達することにより、異常確定条件が成立する。
　第２実施形態は、上アーム素子又は下アーム素子が常時ＯＮ（すなわち、Ｄｕｔｙ比が１００％又は０％）の条件で動作され、ＯＮ固着時に過電流フラグが複数周期にわたって連続出力される場合を除いて適用可能である。Ｄｕｔｙ比が０％より大きく１００％より小さいことを前提とすると、第２実施形態では、スイッチング周期Ｔｓｗが一定であればＤｕｔｙ比に関係なく一定の速度でカウントが進むため、出力回数Ｎｏｃが閾値Ｎｔｈに達するタイミングが一定となる。したがって、貫通電流が流れる時間が比較的短い場合、第１実施形態よりも早くインバータ過電流異常を検出可能である。
　（第３実施形態）
　図１２を参照し、第３実施形態によるインバータ過電流異常検出について説明する。第３実施形態は、第１実施形態と第２実施形態とを組み合わせたものである。監視回路４０は、過電流フラグの累積出力時間積算用、及び、出力回数積算用の２種類の積算カウンタ４３を備え、累積出力時間ΣＴｏｃ及び出力回数Ｎｏｃの両方を併行してカウントする。
　判定部４５は、少なくとも一相で過電流フラグの累積出力時間ΣＴｏｃが時間閾値Ｔｔｈに達したとき、又は、過電流フラグの出力回数Ｎｏｃが回数閾値Ｎｔｈに達したときのいずれか早い方のタイミングでインバータ過電流異常であると判定する。
　第３実施形態のフローチャ－トでは、図９のＳ１２、Ｓ１３に代えてＳ３２、Ｓ３３が含まれる。Ｓ３２で、２種類の積算カウンタ４３は各相又は三相合計の過電流フラグの累積出力時間ΣＴｏｃ及び出力回数Ｎｏｃをカウントし、その値を、それぞれ対応するラッチ回路４４が保持する。Ｓ３３では、過電流フラグの累積出力時間ΣＴｏｃが時間閾値Ｔｔｈに達したか、又は、過電流フラグの出力回数Ｎｏｃが回数閾値Ｎｔｈに達したか判断される。他のステップは、図９、図１１に示すステップと同様である。
　第３実施形態では、Ｄｕｔｙ比等に応じて、累積出力時間ΣＴｏｃ又は出力回数Ｎｏｃのいずれかが早く閾値に達したタイミングで判定部４５がインバータ過電流異常であると判定する。より早くインバータ過電流異常を検出し、インバータ６０の通電を停止することができるため信頼性がさらに向上する。
　（その他の実施形態）
　（ａ）インバータ６０が電力供給する負荷は三相モータ８０に限らず、三相以外の多相モータや、モータ以外のアクチュエータ等であってもよい。インバータの上下アームのスイッチング素子の数は三組に限らず、一組以上であればよい。
　（ｂ）インバータスイッチング素子６１－６６は、ＭＯＳＦＥＴ以外のＦＥＴやバイポーラトランジスタ等、他の半導体スイッチング素子で構成されてもよい。
　（ｃ）シャント抵抗６７、６８、６９は下アーム素子６４、６５、６６の低電位側でなく、上アーム素子６１、６２、６３の高電位側に設けられてもよい。
　（ｄ）監視電圧出力器の電流－監視電圧特性は、図４に示す線形特性に限らない。監視電圧が電流と正の相関を有し、過電流異常領域の電流に対応する監視電圧を異常値として識別できればよく、例えば階段状や曲線状の特性であってもよい。
　以上、本開示はこのような実施形態に限定されるものではなく、その趣旨を逸脱しない範囲において、種々の形態で実施することができる。
　本開示に記載の制御部及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウェア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリと一つ以上のハードウェア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。
　本開示は実施形態に準拠して記述された。しかしながら、本開示は当該実施形態および構造に限定されるものではない。本開示は、様々な変形例および均等の範囲内の変形をも包含する。また、様々な組み合わせおよび形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせおよび形態も本開示の範疇および思想範囲に入るものである。

Claims (6)

  1. 　複数相の上アーム素子（６１、６２、６３）及び下アーム素子（６４、６５、６６）がブリッジ接続されたインバータ（６０）において前記上アーム素子及び前記下アーム素子を相補的にスイッチング動作させる制御部（３０）と、
    　各相の前記上アーム素子及び前記下アーム素子と直列に接続されたシャント抵抗（６７、６８、６９）に流れる電流と正の相関を有する監視電圧（Ｖａｕ、Ｖａｖ、Ｖａｗ）を出力する複数の監視電圧出力器（５０１、５０２、５０３）と、
    　前記監視電圧に基づき、一相以上の前記上アーム素子又は前記下アーム素子のＯＮ固着によって貫通電流が流れる異常であるインバータ過電流異常を監視する監視回路（４０）と、
    　を備え、
    　前記監視回路は、
    　前記監視電圧が基準値（Ｖｒｅｆ）より大きいとき、パルス信号の過電流フラグを出力するコンパレータ（４１１、４１２、４１３）と、
    　少なくとも一相の前記過電流フラグの累積出力時間（ΣＴｏｃ）が時間閾値（Ｔｔｈ）に達したとき、又は、前記過電流フラグの出力回数（Ｎｏｃ）が回数閾値（Ｎｔｈ）に達したとき、前記インバータ過電流異常であると判定し、前記インバータの通電を停止する判定部（４５）と、
    　を有する異常検出装置。
  2. 　前記監視電圧出力器は、トリガ信号の入力から所定のホールド時間、前記監視電圧の出力状態を保持し、
    　前記判定部は、少なくとも一相で前記過電流フラグの累積出力時間が前記時間閾値に達したとき、前記インバータ過電流異常であると判定する請求項１に記載の異常検出装置。
  3. 　前記判定部は、少なくとも一相で前記過電流フラグの出力回数が前記回数閾値に達したとき、前記インバータ過電流異常であると判定する請求項１に記載の異常検出装置。
  4. 　前記監視電圧出力器は、トリガ信号の入力から所定のホールド時間、前記監視電圧の出力状態を保持し、
    　前記判定部は、少なくとも一相で前記過電流フラグの累積出力時間が前記時間閾値に達したとき、又は、前記過電流フラグの出力回数が前記回数閾値に達したときのいずれか早い方のタイミングで前記インバータ過電流異常であると判定する請求項１に記載の異常検出装置。
  5. 　前記制御部は、前記監視回路のイニシャルチェックにおいて、
    　前記監視電圧出力器が診断用の前記監視電圧として前記基準値より大きい電圧を前記コンパレータに出力したとき、前記コンパレータが前記過電流フラグを出力し、且つ、診断用の前記監視電圧の累積出力時間又は出力回数が異常判定条件を満たしたとき、前記判定部が前記インバータ過電流異常であると判定することを診断する請求項１～４のいずれか一項に記載の異常検出装置。
  6. 　前記制御部又は前記監視回路は、各相の前記コンパレータの出力に基づき、前記上アーム素子又は前記下アーム素子がＯＮ固着している相を識別可能である請求項１～５のいずれか一項に記載の異常検出装置。
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