WO2023085572A1 - 반도체 발광 소자를 포함하는 디스플레이 장치 - Google Patents

반도체 발광 소자를 포함하는 디스플레이 장치 Download PDF

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WO2023085572A1
WO2023085572A1 PCT/KR2022/013384 KR2022013384W WO2023085572A1 WO 2023085572 A1 WO2023085572 A1 WO 2023085572A1 KR 2022013384 W KR2022013384 W KR 2022013384W WO 2023085572 A1 WO2023085572 A1 WO 2023085572A1
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conductive
light emitting
disposed
conductive layer
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PCT/KR2022/013384
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최원석
이슬
김민석
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엘지전자 주식회사
엘지디스플레이 주식회사
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device, and more particularly, to a display device using a semiconductor light emitting diode (Light Emitting Diode).
  • a semiconductor light emitting diode Light Emitting Diode
  • Display devices used for computer monitors, TVs, mobile phones, etc. include organic light emitting displays (OLEDs) that emit light themselves, liquid crystal displays (LCDs) that require a separate light source, and micro-LEDs. etc.
  • OLEDs organic light emitting displays
  • LCDs liquid crystal displays
  • micro-LEDs micro-LEDs
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color reproducibility, viewing angle, brightness, resolution, lifespan, luminous efficiency or luminance because it uses micro-LED, which is a semiconductor light emitting device, as a display element.
  • the micro-LED display has the advantage of being free to adjust the size or resolution as screens can be separated and combined in a modular manner, and can implement a flexible display.
  • the self-assembly method is a method in which a semiconductor light emitting device finds an assembly position by itself in a fluid, and is an advantageous method for realizing a large-screen display device.
  • a technical problem of the embodiment is to provide a display device in which parasitic capacitance of the assembled wiring is reduced by arranging a portion of the assembled wiring on a planarization layer and the assembly rate of the light emitting device is improved.
  • a technical problem of the embodiment is to provide a display device with improved light extraction efficiency.
  • a technical problem of the embodiment is to provide a display device capable of easily controlling a connection point between assembled wiring and a light emitting element.
  • a technical problem of the embodiment is to provide a display device using assembly wires for self-assembly of light emitting elements as wires for driving light emitting elements.
  • a display device including a semiconductor light emitting device includes a substrate; a plurality of assembly wires disposed on the substrate and including first assembly wires and second assembly wires alternately disposed; a planarization layer having a plurality of openings overlapping the plurality of assembled wires; a plurality of light emitting elements disposed in each of the plurality of openings; and a plurality of conductive connecting members disposed in each of the plurality of openings and electrically connecting the plurality of assembled wires and the plurality of light emitting elements.
  • the planarization layer may protrude into the plurality of openings more than one end of the plurality of assembly lines, and one end of the plurality of assembly lines may be exposed from the planarization layer and contact the plurality of conductive connection members.
  • the first assembled wiring may include a first conductive layer disposed on the substrate; and a second conductive layer disposed on the first conductive layer, wherein the second assembled wiring comprises: a third conductive layer disposed on the substrate; and a fourth conductive layer disposed on the third conductive layer, the first conductive layer and the third conductive layer overlapping the plurality of openings, and the second conductive layer and the fourth conductive layer are It may be spaced apart from the opening.
  • the embodiment further includes a passivation layer disposed between the first conductive layer and the third conductive layer and the plurality of light emitting elements, and the second conductive layer passes through the contact hole of the passivation layer to the first
  • the fourth conductive layer may be electrically connected to the third conductive layer through the contact hole of the passivation layer.
  • sidewalls of the planarization layer in the plurality of openings may be disposed closer to the plurality of light emitting elements than the second conductive layer and the fourth conductive layer.
  • the planarization layer and the second conductive layer form an undercut structure, one end of the second conductive layer is exposed from the planarization layer, and the plurality of conductive connecting members are filled inside the plurality of openings It may be in contact with lower side surfaces of the plurality of light emitting elements and one end of the second conductive layer.
  • the planarization layer and the fourth conductive layer have an undercut structure so that one end of the fourth conductive layer is exposed from the planarization layer, and the plurality of conductive connecting members are filled in the plurality of openings to It may be in contact with one end of the fourth conductive layer.
  • the planarization layer may cover all one end of the fourth conductive layer, and the plurality of conductive connecting members may be separated from the fourth conductive layer by the planarization layer.
  • the embodiment includes a plurality of pixel electrodes disposed on the planarization layer and electrically connected to the plurality of light emitting elements; and a plurality of insulating members disposed between the plurality of conductive connection members and the plurality of pixel electrodes in each of the plurality of openings.
  • the embodiment further includes a plurality of driving transistors disposed between the substrate and the plurality of assembled wires, and the plurality of pixel electrodes connect the plurality of driving transistors and the plurality of light emitting lines through contact holes of the planarization layer.
  • the elements can be electrically connected.
  • the embodiment further includes a plurality of driving transistors disposed on the plurality of pixel electrodes, and the plurality of pixel electrodes may be reflective electrodes.
  • a display device including a semiconductor light emitting device includes a substrate; a plurality of first conductive layers and a plurality of third conductive layers alternately disposed on the substrate and spaced apart from each other; a passivation layer disposed on the plurality of first conductive layers and the plurality of third conductive layers; a plurality of second conductive layers disposed on the passivation layer and electrically connected to each of the plurality of first conductive layers; a plurality of fourth conductive layers disposed on the passivation layer and electrically connected to each of the plurality of third conductive layers; and a planarization layer disposed on the plurality of second conductive layers and the plurality of fourth conductive layers and having a plurality of openings overlapping the plurality of first conductive layers and the plurality of third conductive layers.
  • a plurality of light emitting elements disposed in each of the plurality of openings, each including a first semiconductor layer and a second semiconductor layer disposed on the first conductor layer; and a plurality of conductive connecting members surrounding the first semiconductor layer in the plurality of openings, wherein ends of the plurality of second conductive layers are exposed from the planarization layer and may be in contact with the plurality of conductive connecting members.
  • the planarization layer protrudes into the plurality of openings more than one end of the plurality of second conductive layers, and the planarization layer and the plurality of second conductive layers extend from the planarization layer to the plurality of second conductive layers.
  • An undercut structure in which one end of the layer is exposed may be formed.
  • the planarization layer may include a first planarization layer disposed between the plurality of second conductive layers and the passivation layer and between the plurality of fourth conductive layers and the passivation layer; and a second planarization layer disposed on the plurality of second conductive layers and the plurality of fourth conductive layers and including the plurality of openings, wherein a portion of the plurality of second conductive layers and the plurality of fourth conductive layers are formed. 4 A portion of the conductive layer is disposed between the passivation layer and the second planarization layer, and the remaining portion of the plurality of second conductive layers and the remaining portion of the plurality of fourth conductive layers are disposed between the first planarization layer and the first planarization layer. It may be disposed between the two planarization layers.
  • one end of the plurality of fourth conductive layers may be exposed from the planarization layer to contact the plurality of conductive connecting members.
  • one end of the plurality of fourth conductive layers may be covered with the planarization layer and spaced apart from the plurality of conductive connecting members.
  • the embodiment is disposed on the planarization layer, a plurality of pixel electrodes electrically connected to the second semiconductor layer of each of the plurality of light emitting elements; and a plurality of insulating members surrounding the plurality of light emitting elements between the plurality of pixel electrodes and the plurality of conductive connection members.
  • the embodiment may further include a plurality of driving transistors disposed between the passivation layer and the substrate and electrically connected to the plurality of pixel electrodes.
  • the embodiment may further include a plurality of driving transistors disposed on the plurality of pixel electrodes, and the plurality of pixel electrodes may form gate electrodes and storage capacitors of the plurality of driving transistors.
  • the passivation layer may include a recess in an area in contact with the plurality of conductive connection members.
  • the plurality of conductive connecting members and the assembled wiring may be disposed in the recess of the passivation layer.
  • the wiring for self-assembly of the light emitting element can also be used as a wiring for driving the light emitting element.
  • the embodiment has a technical effect of minimizing the occurrence of defects during self-assembly or bonding of light emitting devices by improving the structure of a plurality of assembly lines.
  • the embodiment has a technical effect of minimizing a short circuit failure of a plurality of assembled wires.
  • the embodiment has a technical effect of improving resistance of a plurality of assembled wires.
  • the embodiment has a complex technical effect of reducing parasitic capacitance of a plurality of assembled wires and improving the assembly rate of light emitting devices.
  • the embodiment forms a plurality of assembly wires and a flattening layer in an undercut structure to insulate the plurality of assembly wires and light emitting elements during assembly, and to easily electrically connect the plurality of assembly wires and light emitting elements after assembly is completed.
  • a flattening layer in an undercut structure to insulate the plurality of assembly wires and light emitting elements during assembly, and to easily electrically connect the plurality of assembly wires and light emitting elements after assembly is completed.
  • the embodiment has a technical effect of simplifying the structure of the display device by configuring the display device in a bottom emission method.
  • the embodiment has a technical effect of improving the light extraction efficiency of the display device by configuring the display device in a bottom emission method.
  • the embodiment has a technical effect of preventing an issue in which wiring for driving a light emitting element is shorted by forming a thick conductive member.
  • the embodiment has a technical effect of increasing the amount of current transmitted to the light emitting element when driving the light emitting element by increasing the contact area between the conductive member and the assembled wiring.
  • Effects according to the embodiment are not limited by the contents exemplified above, and more various effects are included in the present invention.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is an enlarged plan view of a display device according to an embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III' of FIG. 2 .
  • 4A to 4E are process charts for explaining a method of manufacturing a display device according to an embodiment.
  • FIG. 5 is an enlarged plan view of a display device according to a second embodiment.
  • FIG. 6 is a cross-sectional view taken along VI-VI′ of FIG. 5 .
  • FIG. 7 is a cross-sectional view of the display device according to the third embodiment.
  • FIG 8 is a cross-sectional view of a display device according to a fourth embodiment.
  • FIG 9 is a cross-sectional view of a display device 900 according to a fourth embodiment.
  • Display devices described in this specification include digital TVs, mobile phones, smart phones, laptop computers, digital broadcasting terminals, personal digital assistants (PDAs), portable multimedia players (PMPs), navigation devices, and slates. ) PC, tablet PC, ultra-book, desktop computer, etc. may be included.
  • PDAs personal digital assistants
  • PMPs portable multimedia players
  • PC tablet PC
  • ultra-book desktop computer, etc.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the substrate 110 and the plurality of sub-pixels SP among various components of the display device 100 are illustrated for convenience of explanation.
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • the substrate 110 is a component for supporting various components included in the display device 100 and may be made of an insulating material.
  • the substrate 110 may be made of glass or resin.
  • the substrate 110 may be made of a polymer or plastic, or may be made of a material having flexibility.
  • the substrate 110 includes a display area AA and a non-display area NA.
  • the display area AA is an area where a plurality of sub-pixels SP are disposed to display an image.
  • Each of the plurality of sub-pixels SP is an individual unit emitting light, and a light emitting element and a driving circuit are formed in each of the plurality of sub-pixels SP.
  • the plurality of sub-pixels SP may include a red sub-pixel, a green sub-pixel, a blue sub-pixel, and/or a white sub-pixel, but are not limited thereto.
  • the non-display area NA is an area in which an image is not displayed, and is an area where various wires, driving ICs, etc. for driving the sub-pixels SP disposed in the display area AA are disposed.
  • various ICs such as a gate driver IC and a data driver IC and driving circuits may be disposed in the non-display area NA.
  • the non-display area NA may be located on the rear surface of the substrate 110, that is, the surface without the sub-pixel SP, or may be omitted, and is not limited to what is shown in the drawings.
  • the display device 100 of the embodiment may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • FIGS. 2 and 3 are referred to together for a more detailed description of the plurality of sub-pixels SP.
  • FIG. 2 is an enlarged plan view of a display device according to an embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III' of FIG. 2 .
  • the display device 100 includes a scan line (SL), a data line (DL), a high potential power line (VDD), a plurality of assembly lines 120, and a reference line.
  • RL a first transistor (TR1), a second transistor, a third transistor, a storage capacitor (ST), a semiconductor light emitting element 130, a conductive connection member 140, an insulating member 150, a light blocking layer (LS) , a buffer layer 111, a gate insulating layer 113, a plurality of passivation layers, a plurality of planarization layers, a connection electrode (CE), a pixel electrode (PE), an assembly wiring connection pattern (120P), a black matrix (BM) and protection layer 119 and the like.
  • CE connection electrode
  • PE pixel electrode
  • BM black matrix
  • the wiring 120 extends in the column direction, and the third layer VDD3 of the plurality of scan lines SL and the high potential power supply line VDD extends in the row direction.
  • a first transistor TR1 , a second transistor, a third transistor, and a storage capacitor ST may be disposed in each of the plurality of sub-pixels SP.
  • a first layer VDD1 of a high potential power line VDD may be disposed on the substrate 110 .
  • the high-potential power supply wiring VDD is a wiring that transfers a high-potential power supply voltage to each of the plurality of sub-pixels SP, and includes a first layer VDD1, a second layer VDD2, and a third layer VDD3. .
  • the first layer VDD1 of the high potential power line VDD may extend in a column direction in each of the plurality of sub-pixels SP.
  • a light blocking layer LS may be disposed on the substrate 110 .
  • the light blocking layer LS is disposed on the same layer as the first layer VDD1 of the high potential power line VDD and may be made of the same material.
  • the light blocking layer LS blocks light incident from the lower portion of the substrate 110 to the second active layer ACT2 of the second transistor, which will be described later, to minimize leakage current.
  • a buffer layer 111 may be disposed on the first layer VDD1 of the high potential power line VDD and the light blocking layer LS.
  • the buffer layer 111 may reduce penetration of moisture or impurities through the substrate 110 .
  • the buffer layer 111 may include, for example, a single layer or a multi-layer of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the buffer layer 111 may be omitted depending on the type of substrate 110 or the type of transistor, but is not limited thereto.
  • a plurality of scan lines SL, a plurality of reference lines RL, a plurality of data lines DL, a first transistor TR1, a second transistor, a third transistor, and a storage capacitor ST are formed on the buffer layer 111. can be placed in
  • the first transistor TR1 includes a first active layer ACT1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.
  • the first active layer ACT1 may be disposed on the buffer layer 111 .
  • the first active layer ACT1 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • a gate insulating layer 113 may be disposed on the first active layer ACT1.
  • the gate insulating layer 113 is an insulating layer for insulating the first active layer ACT1 and the first gate electrode GE1, and may be composed of a single layer or a multi-layer of silicon oxide (SiOx) or silicon nitride (SiNx). However, it is not limited thereto.
  • a first gate electrode GE1 may be disposed on the gate insulating layer 113 .
  • the first gate electrode GE1 may be electrically connected to the scan line SL.
  • the first gate electrode GE1 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.
  • a first passivation layer 112 may be disposed on the first gate electrode GE1.
  • a contact hole through which each of the first source electrode SE1 and the first drain electrode DE1 is connected to the first active layer ACT1 may be formed in the first passivation layer 112 .
  • the first passivation layer 112 is an insulating layer for protecting the lower portion of the first passivation layer 112, and may be composed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. It doesn't work.
  • a first source electrode SE1 and a first drain electrode DE1 electrically connected to the first active layer ACT1 are disposed on the first passivation layer 112 .
  • the first drain electrode DE1 may be connected to the data line DL, and the first source electrode SE1 may be connected to the second gate electrode GE2 of the second transistor.
  • the first source electrode SE1 and the first drain electrode DE1 may be formed of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium ( Cr) or an alloy thereof, but is not limited thereto.
  • the first source electrode SE1 and the first drain electrode DE1 are respectively connected to the second gate electrode GE2 and the data line DL, but the first source electrode depends on the type of transistor.
  • SE1 may be connected to the data line DL, and the first drain electrode DE1 may be connected to the second gate electrode GE2 of the second transistor, but is not limited thereto.
  • the first transistor TR1 may be turned on or turned off according to a scan signal when the first gate electrode GE1 is connected to the scan line SL.
  • the first transistor TR1 may transmit a data voltage to the second gate electrode GE2 of the second transistor based on the scan signal and may be referred to as a switching transistor.
  • a plurality of data lines DL and a plurality of reference lines RL along with the first gate electrode GE1 may be disposed on the gate insulating layer 113 .
  • the plurality of data lines DL and reference lines RL may be formed of the same material and process as those of the first gate electrode GE1.
  • the plurality of data lines DL are wires that transfer data voltages to each of the plurality of sub-pixels SP.
  • the plurality of data lines DL may transfer data voltages to the first transistor TR1 of each of the plurality of sub-pixels SP.
  • the plurality of reference lines RL is a line that transmits a reference voltage to each of the plurality of sub-pixels SP.
  • the plurality of reference lines RL may transfer the reference voltage to the third transistor of each of the plurality of sub-pixels SP.
  • a second transistor may be disposed in each of the plurality of sub-pixels SP.
  • the second transistor may include a second active layer ACT2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.
  • a second active layer ACT2 may be disposed on the buffer layer 111 .
  • the second active layer ACT2 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • a gate insulating layer 113 may be disposed on the second active layer ACT2 , and a second gate electrode GE2 may be disposed on the gate insulating layer 113 .
  • the second gate electrode GE2 may be electrically connected to the first source electrode SE1 of the first transistor TR1.
  • the second gate electrode GE2 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.
  • a first passivation layer 112 may be disposed on the second gate electrode GE2 , and a second source electrode SE2 and a second drain electrode DE2 may be disposed on the first passivation layer 112 .
  • the second source electrode SE2 is electrically connected to the second active layer ACT2.
  • the second drain electrode DE2 is electrically connected to the second active layer ACT2 and electrically connected to the high potential power line VDD.
  • the second drain electrode DE2 may be disposed between the first layer VDD1 and the second layer VDD2 of the high potential power line VDD and electrically connected to the high potential power line VDD.
  • the second transistor may be turned on by a data voltage transmitted when the second gate electrode GE2 is connected to the first source electrode SE1 of the first transistor TR1 and the first transistor TR1 is turned on. there is. Also, since the turned-on second transistor can transfer driving current to the light emitting device 130 based on the high-potential power supply voltage from the high-potential power line VDD, it may be referred to as a driving transistor.
  • a third transistor may be disposed in each of the plurality of sub-pixels SP.
  • the third transistor includes a third active layer ACT3, a third gate electrode GE3, a third source electrode SE3, and a third drain electrode DE3.
  • a third active layer ACT3 may be disposed on the buffer layer 111 .
  • the third active layer ACT3 may be made of a semiconductor material such as oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • a gate insulating layer 113 may be disposed on the third active layer ACT3 , and a third gate electrode GE3 may be disposed on the gate insulating layer 113 .
  • the third gate electrode GE3 is electrically connected to the scan line SL, and the third transistor may be turned on or off by a scan signal from the scan line SL.
  • the third gate electrode GE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.
  • the third gate electrode GE3 and the first gate electrode GE1 are connected to the same scan line SL
  • the third gate electrode GE3 is a different scan line from the first gate electrode GE1. (SL) may be connected, but is not limited thereto.
  • the first passivation layer 112 may be disposed on the third gate electrode GE3 , and the third source electrode SE3 and the third drain electrode DE3 may be disposed on the first passivation layer 112 .
  • the third source electrode SE3 may be integrally formed with the second source electrode SE2 and electrically connected to the third active layer ACT3 and electrically connected to the second source electrode SE2 of the second transistor. there is. Also, the third drain electrode DE3 may be electrically connected to the reference line RL.
  • a third transistor electrically connected to the second source electrode SE2 of the second transistor serving as a driving transistor, the reference line RL, and the storage capacitor ST may be referred to as a sensing transistor.
  • a storage capacitor ST may be disposed in each of the plurality of sub-pixels SP.
  • the storage capacitor ST includes a first capacitor electrode ST1 and a second capacitor electrode ST2.
  • the storage capacitor ST is connected between the second gate electrode GE2 and the second source electrode SE2 of the second transistor, and stores a voltage of the gate electrode of the second transistor while the light emitting element 130 emits light. The voltage level can be kept constant.
  • the first capacitor electrode ST1 may be integrally formed with the second gate electrode GE2 of the second transistor. Accordingly, the first capacitor electrode ST1 may be electrically connected to the second gate electrode GE2 of the second transistor and the first source electrode SE1 of the first transistor TR1.
  • a second capacitor electrode ST2 may be disposed on the first capacitor electrode ST1 with the first passivation layer 112 interposed therebetween.
  • the second capacitor electrode ST2 may be integrally formed with the second source electrode SE2 of the second transistor and the third source electrode SE3 of the third transistor. Accordingly, the second capacitor electrode ST2 may be electrically connected to the second transistor and the third transistor.
  • first source electrode SE1 , the first drain electrode DE1 , the second source electrode SE2 , the second drain electrode DE2 , the third source electrode SE3 , the third drain electrode DE3 and A plurality of scan lines SL may be disposed on the first passivation layer 112 together with the second capacitor electrode ST2.
  • the plurality of scan lines SL is a line that transmits a scan signal to each of the plurality of sub-pixels SP.
  • the plurality of scan lines SL may transfer scan signals to the first transistor TR1 of each of the plurality of sub-pixels SP.
  • each of the plurality of scan lines SL may extend in a row direction and transmit a scan signal to a plurality of sub-pixels SP disposed in the same row.
  • a coating layer 114 is disposed.
  • the overcoating layer 114 may planarize an upper portion of the substrate 110 on which a plurality of transistors are disposed.
  • the overcoating layer 114 may be composed of a single layer or multiple layers, and may be made of, for example, an acryl-based organic material, but is not limited thereto.
  • a second passivation layer 115 may be disposed on the overcoating layer 114 .
  • the second passivation layer 115 is an insulating layer for protecting the lower portion of the second passivation layer 115 and improving the adhesion of the components formed on the second passivation layer 115, and is made of silicon oxide (SiOx) or It may be composed of a single layer or multiple layers of silicon nitride (SiNx), but is not limited thereto.
  • the second passivation layer 115 may be omitted according to design, but is not limited thereto.
  • the second layer VDD2 of the high-potential power supply line VDD, the plurality of assembly lines 120 , and the connection electrode CE may be disposed on the second passivation layer 115 .
  • the second layer VDD2 extends in a column direction between each of the plurality of sub-pixels SP and may overlap the first layer VDD1.
  • the first layer VDD1 and the second layer VDD2 may be electrically connected through contact holes formed in insulating layers formed between the first layer VDD1 and the second layer VDD2.
  • the second layer VDD2 may be formed of the same material and the same process as the first conductive layer 121a or the second conductive layer 121b of the first assembled wiring 121, but is not limited thereto.
  • the plurality of assembled wires 120 generate an electric field for aligning the plurality of light emitting devices 130 when manufacturing the display device 100, and generate a low potential to the plurality of light emitting devices 130 when driving the display device 100.
  • This is the wire that supplies the power supply voltage.
  • the assembled wiring 120 may be referred to as a low-potential power supply wiring.
  • the plurality of assembly wires 120 are disposed in a column direction along the plurality of sub-pixels SP disposed on the same line.
  • the plurality of assembly wires 120 may be disposed to overlap a plurality of sub-pixels SP disposed in the same column.
  • one pair of assembly wires 120 may be arranged to overlap one sub-pixel SP.
  • the plurality of assembled wires 120 may be made of a conductive material such as copper (Cu), chromium (Cr), molybdenum (Mo), molybdenum titanium (MoTi), and the like, but are not limited thereto.
  • a conductive material such as copper (Cu), chromium (Cr), molybdenum (Mo), molybdenum titanium (MoTi), and the like, but are not limited thereto.
  • the plurality of assembly wires 120 includes a plurality of first assembly wires 121 and a plurality of second assembly wires 122 .
  • the plurality of first assembly wires 121 and the plurality of second assembly wires 122 may be alternately disposed.
  • one first assembly line 121 and one second assembly line 122 may be disposed adjacent to each other.
  • Each of the plurality of first assembled wires 121 may include a first conductive layer 121a and a second conductive layer 121b.
  • a first conductive layer 121a may be disposed on the second passivation layer 115 .
  • the first conductive layer 121a is disposed to overlap the opening 118a in which the plurality of light emitting elements 130 are seated.
  • the first conductive layer 121a may be disposed to overlap at least a portion of the opening 118a.
  • a third passivation layer 116 may be disposed on the first conductive layer 121a.
  • the third passivation layer 116 is an insulating layer for protecting components under the third passivation layer 116 and improving adhesion of components formed on the third passivation layer 116, and is made of silicon oxide (SiOx) or It may be composed of a single layer or multiple layers of silicon nitride (SiNx), but is not limited thereto.
  • the third passivation layer 116 is disposed to cover the first conductive layer 121a of the first assembled wiring 121 overlapping the plurality of openings 118a.
  • the first conductive layer 121a and the light emitting element 130 may not be directly connected by the third passivation layer 116 covering the first conductive layer 121a.
  • a first planarization layer 117 may be disposed on the third passivation layer 116 .
  • the first planarization layer 117 may be formed so as not to overlap the first conductive layer 121a of the first assembly line 121 .
  • a portion of the third passivation layer 116 covering the first conductive layer 121a may be exposed from the first planarization layer 117 .
  • the first planarization layer 117 may be composed of a single layer or multiple layers, and may be made of, for example, an acryl-based organic material, but is not limited thereto.
  • the second conductive layer 121b of each of the plurality of first assembled wires 121 may be disposed on the first planarization layer 117 .
  • a portion of the second conductive layer 121b is disposed on the third passivation layer 116 and the first conductive layer 121a, and the remaining portion of the second conductive layer 121b is disposed on the first planarization layer 117. can be placed.
  • the second conductive layer 121b may be electrically connected to the first conductive layer 121a through a contact hole formed in the third passivation layer 116 .
  • the second conductive layer 121b of the first assembled wiring 121 may extend in a column direction on the substrate 110 and may be disposed in a plurality of sub-pixels SP on the same line. That is, the second conductive layer 121b may be disposed in a wiring shape crossing the plurality of sub-pixels SP.
  • the first conductive layer 121a may be a conductive pattern disposed to correspond to the plurality of openings 118a.
  • the first conductive layer 121a may be partially disposed to correspond only to the plurality of openings 118a.
  • one first assembly line 121 is connected to the plurality of first conductive layers 121a overlapping each of the plurality of openings 118a and the plurality of first conductive layers 121a. It may be made of a conductive layer (121b).
  • the thickness of the first conductive layer 121a overlapping the opening 118a may be smaller than the thickness of the second conductive layer 121b.
  • the light emitting element 130 can be stably self-assembled in the opening 118a. If the first conductive layer 121a of each of the plurality of first assembled wires 121 is thick, the depth of the opening 118a decreases, making it difficult to stably dispose the light emitting element 130 .
  • the thickness of the first conductive layer 121a is reduced, the depth of the opening 118a can be secured, and the region where the first conductive layer 121a is disposed and the first conductive layer 121a are not disposed. It is possible to reduce the step difference between areas that are not covered.
  • the light emitting device 130 can be stably self-assembled in the opening 118a by forming the thickness of the first conductive layer 121a overlapping the opening 118a relatively thin.
  • the thickness of the first conductive layer 121a decreases, resistance increases, and problems such as heat generation may occur.
  • resistance of the plurality of first assembled wires 121 may be lowered.
  • the first conductive layer 121a having a relatively thin thickness and high resistance is formed in the form of a wire like the second conductive layer 121b, problems such as heat generation may occur due to the resistance. Therefore, only the second conductive layer 121b having a relatively thick thickness is formed in the form of a wiring crossing the plurality of sub-pixels SP, so that problems such as heat generation or power consumption due to resistance in the first assembled wiring 121 are avoided. There is a technical effect that can minimize
  • the remaining portion of the second conductive layer 121b is disposed on the first planarization layer 117 except for a portion that contacts the first conductive layer 121a.
  • parasitics between the second conductive layer 121b disposed along the plurality of sub-pixels SP disposed on the same line and various wirings disposed in each of the plurality of sub-pixels SP Capacitance may occur.
  • parasitic capacitance may occur between the second conductive layer 121b and the data line DL.
  • the voltage applied to the second conductive layer 121b may vary due to the parasitic capacitance, and the self-assembly rate of the light emitting element 130 may decrease. Therefore, the second conductive layer 121b is disposed on the first planarization layer 117, and the gap between the first planarization layer 117 and various wirings under the overcoating layer 114 is between the second conductive layer 121b. There is a technical effect that can increase and reduce parasitic capacitance.
  • Each of the plurality of second assembled wires 122 includes a third conductive layer 122a and a fourth conductive layer 122b.
  • a third conductive layer 122a may be disposed on the second passivation layer 115 .
  • the third conductive layer 122a is disposed to overlap the opening 118a in which the plurality of light emitting elements 130 are seated.
  • the third conductive layer 122a may be disposed adjacent to the first conductive layer 121a of the first assembled wiring 121 .
  • one first conductive layer 121a and one third conductive layer 122a may be disposed to overlap each other in one opening 118a.
  • a third passivation layer 116 is disposed on the third conductive layer 122a. Since the third passivation layer 116 is disposed between the third conductive layer 122a and the light emitting device 130, the third conductive layer 122a and the light emitting device 130 may not be directly connected.
  • a first planarization layer 117 may be disposed on the third passivation layer 116 .
  • the first planarization layer 117 may be formed so as not to overlap the third conductive layer 122a of the second assembly line 122 .
  • a portion of the third passivation layer 116 covering the third conductive layer 122a may be exposed from the first planarization layer 117 .
  • the fourth conductive layer 122b of each of the plurality of second assembled wires 122 is disposed on the first planarization layer 117 .
  • a portion of the fourth conductive layer 122b is disposed on the third passivation layer 116 and the third conductive layer 122a, and the remaining portion of the fourth conductive layer 122b is disposed on the first planarization layer 117. can be placed.
  • the fourth conductive layer 122b may be electrically connected to the third conductive layer 122a through a contact hole formed in the third passivation layer 116 .
  • the fourth conductive layer 122b of the second assembled wiring 122 also extends in the column direction on the substrate 110 like the second conductive layer 121b of the first assembled wiring 121, so that a plurality of wires of the same line are formed. It may be disposed in the sub-pixel SP. That is, the fourth conductive layer 122b may be disposed in a wire shape crossing the plurality of sub-pixels SP.
  • the third conductive layer 122a may be a conductive pattern disposed to correspond to the plurality of openings 118a.
  • the third conductive layer 122a may be partially disposed to correspond only to the plurality of openings 118a.
  • one second assembly line 122 is connected to the plurality of third conductive layers 122a overlapping each of the plurality of openings 118a and one fourth conductive layer 122a. It may be made of a conductive layer (122b).
  • the thickness of the third conductive layer 122a overlapping the opening 118a may be smaller than that of the fourth conductive layer 122b.
  • the light emitting element 130 can be stably self-assembled in the opening 118a. If the third conductive layer 122a of each of the plurality of second assembled wires 122 is thick, the depth of the opening 118a decreases, making it difficult to stably dispose the light emitting element 130 . However, when the thickness of the third conductive layer 122a is reduced, the depth of the opening 118a can be secured, and the area where the third conductive layer 122a is disposed and the third conductive layer 122a are not disposed.
  • the third conductive layer 122a overlapping the plurality of openings 118a may be formed relatively thin so that the light emitting device 130 may be stably self-assembled into the openings 118a.
  • the thickness of the third conductive layer 122a decreases, resistance increases, and problems such as heat generation may occur.
  • resistance of the plurality of second assembled wires 122 may be reduced.
  • the third conductive layer 122a having a relatively thin thickness and high resistance is formed in the form of a wire like the fourth conductive layer 122b, problems such as heat generation may occur due to resistance. Therefore, only the fourth conductive layer 122b having a relatively thick thickness is formed in the form of a wiring crossing the plurality of sub-pixels SP, so that problems such as heat generation or power consumption due to resistance in the second assembled wiring 122 are avoided. can be minimized.
  • a remaining portion of the fourth conductive layer 122b except for a portion contacting the third conductive layer 122a may be disposed on the first planarization layer 117 .
  • parasitics between the fourth conductive layer 122b disposed along the plurality of sub-pixels SP disposed on the same line and various wirings disposed in each of the plurality of sub-pixels SP Capacitance may occur.
  • the voltage applied to the fourth conductive layer 122b may vary due to the parasitic capacitance, and the self-assembly rate of the light emitting element 130 may decrease.
  • the fourth conductive layer 122b is disposed on the first planarization layer 117, and the distance between the first planarization layer 117 and various wires under the overcoating layer 114 is between the fourth conductive layer 122b. can be increased, and parasitic capacitance can be reduced.
  • connection electrode CE may be disposed in each of the plurality of sub-pixels SP.
  • the connection electrode CE is electrically connected to the second capacitor electrode ST2 and the second source electrode SE2 of the second transistor through a contact hole formed in the second passivation layer 115 .
  • the connection electrode CE is an electrode for electrically connecting the light emitting element 130 and the second transistor serving as a driving transistor.
  • the connection electrode CE may be formed of the same material on the same layer as the first conductive layer 121a and/or the second conductive layer 121b of the first assembly wire 121 .
  • the connection electrode CE may be formed of a material other than the assembled wiring 120, but is not limited thereto.
  • a second planarization layer 118 may be disposed on the plurality of assembled wires 120 and the connection electrode CE.
  • the second planarization layer 118 may be disposed to cover the plurality of assembly wires 120 .
  • the second planarization layer 118 may be composed of a single layer or multiple layers, and may be made of, for example, an acryl-based organic material, but is not limited thereto.
  • a partial region overlapping the first conductive layer 121a of the first assembly line 121 and the third conductive layer 122a of the second assembly line 122 is open.
  • An opening 118a in which the plurality of light emitting elements 130 are seated may be formed.
  • One or more openings 118a may be disposed in one sub-pixel SP.
  • one opening 118a may be disposed in one sub-pixel SP, or two openings 118a may be disposed.
  • the plurality of openings 118a are grooves in which the plurality of light emitting devices 130 are disposed, and may be referred to as pockets.
  • the plurality of openings 118a may be formed to overlap the plurality of assembly lines 120 .
  • One opening 118a may overlap a pair of assembly lines 120 disposed adjacent to each other in one sub-pixel SP.
  • the opening 118a of the second planarization layer 118 overlaps the first conductive layer 121a of the first assembly line 121 and the third conductive layer 122a of the second assembly line 122. can do. Accordingly, the light emitting device 130 may be self-assembled in the opening 118a by an electric field between the pair of assembly wires 120 overlapping the plurality of openings 118a.
  • the second planarization layer 118 protrudes into the opening 118a beyond the second conductive layer 121b of the first assembly line 121 and the fourth conductive layer 122b of the second assembly line 122. there is.
  • the sidewall of the second planarization layer 118 is disposed closer to the light emitting element 130 than one end of the second conductive layer 121b and one end of the fourth conductive layer 122b.
  • the second planarization layer 118 protrudes into the opening 118a more than the second conductive layer 121b and the fourth conductive layer 122b, when assembling the light emitting element 130, the second conductive layer 121b and Direct contact between the fourth conductive layer 122b and the light emitting element 130 may be prevented.
  • the second conductive layer 121b and the second planarization layer 118, and the fourth conductive layer 122b and the second planarization layer 118 may form an undercut structure.
  • the second planarization layer 118 is disposed to cover the second conductive layer 121b and the fourth conductive layer 122b, but the lower part of the sidewall of the second planarization layer 118 in the opening 118a is
  • the space from the opening 118a to one end of the second conductive layer 121b and the space from the opening 118a to one end of the fourth conductive layer 122b are not filled with the second planarization layer 118, and the second An end of the conductive layer 121b and an end of the fourth conductive layer 122b may be exposed from the second planarization layer 118 .
  • a plurality of light emitting devices 130 may be disposed in each of the plurality of openings 118a.
  • the plurality of light emitting elements 130 are light emitting elements 130 that emit light by current.
  • the plurality of light emitting elements 130 may include light emitting elements 130 emitting red light, green light, blue light, and the like, and a combination thereof may implement light of various colors including white.
  • the plurality of light emitting elements 130 are composed of light emitting elements 130 emitting light of the same color, and a separate light conversion member that converts light from the plurality of light emitting elements 130 into light of a different color is used.
  • images of various colors may be displayed, but the present invention is not limited thereto.
  • the light emitting device 130 may be a light emitting diode (LED) or a micro LED, but is not limited thereto.
  • Each of the plurality of light emitting elements 130 includes a first semiconductor layer 131 , a second semiconductor layer 133 , a light emitting layer 132 , a first electrode 134 and a second electrode 135 .
  • a second semiconductor layer 133 may be disposed on the first semiconductor layer 131 .
  • the first semiconductor layer 131 and the second semiconductor layer 133 may be layers formed by doping a specific material with n-type and p-type impurities.
  • the first semiconductor layer 131 and the second semiconductor layer 133 may include an AlInGaP-based semiconductor layer, for example, a p-p material such as indium aluminum phosphide (InAlP) or gallium arsenide (GaAs). It may be a layer doped with n-type or n-type impurities.
  • the p-type impurity may be magnesium (Mg), zinc (Zn), or beryllium (Be), and the n-type impurity may be silicon (Si), germanium (Ge), or tin (Sn), but is not limited thereto. don't
  • a light emitting layer 132 may be disposed between the first semiconductor layer 131 and the second semiconductor layer 133 .
  • the light emitting layer 132 may emit light by receiving holes and electrons from the first semiconductor layer 131 and the second semiconductor layer 133 .
  • the light emitting layer 132 may be formed of a single-layer or multi-quantum well (MQW) structure, for example, may be formed of indium gallium nitride (InGaN) or gallium nitride (GaN), but is not limited thereto. no.
  • MQW multi-quantum well
  • the first electrode 134 is disposed on the lower surface of the first semiconductor layer 131
  • the second electrode 135 is disposed on the upper surface of the second semiconductor layer 133 .
  • the first electrode 134 is an electrode that is electrically connected to the assembled wiring 120
  • the second electrode 135 is an electrode that electrically connects the pixel electrode PE and the second semiconductor layer 133 to be described later.
  • the first electrode 134 and the second electrode 135 may be formed of a conductive material. However, the first electrode 134 may be omitted according to design, but is not limited thereto.
  • an insulating layer surrounding a portion of each of the plurality of light emitting elements 130 may be disposed. Specifically, the insulating layer may cover at least a side surface of the light emitting element 130 among outer surfaces of the plurality of light emitting elements 130 .
  • An insulating layer is formed on the light emitting element 130 to protect the light emitting element 130, and when the first electrode 134 and the second electrode 135 are formed, the first semiconductor layer 131 and the second semiconductor layer 133 of electrical shorts can be prevented.
  • a conductive connecting member 140 surrounding the lower side of the light emitting element 130 is disposed in the opening 118a.
  • the conductive connection member 140 may fill the space inside the opening 118a to fix the light emitting device 130 .
  • the conductive connection member 140 is filled inside the opening 118a and can electrically connect the first semiconductor layer 131 and the first electrode 134 of the light emitting device 130 and the assembled wiring 120.
  • the conductive connection member 140 surrounding the first semiconductor layer 131 and the first electrode 134 fills the empty space between the second planarization layer 118 and the third passivation layer 116, It may contact the second conductive layer 121b.
  • the second conductive layer 121b of the assembled wiring 120 and the first semiconductor layer 131 of the light emitting element 130 may be electrically connected by the conductive connecting member 140 .
  • the conductive connection member 140 is made of a conductive material such as silver (Ag) and may be formed by an inkjet printing process, but is not limited thereto.
  • An insulating member 150 is disposed inside the opening 118a.
  • the insulating member 150 may fill the inside of the opening 118a to cover the conductive connection member 140 and surround the side surface of the light emitting element 130 .
  • the insulating member 150 may surround a portion of the side surface of the light emitting device 130 including the light emitting layer 132 and may cover all of the conductive connection member 140 exposed through the opening 118a. Accordingly, there is a technical effect of preventing occurrence of a short circuit defect due to electrical connection between the pixel electrode PE and the conductive connection member 140, which will be described later.
  • the pixel electrode PE is disposed on the insulating member 150 and the second planarization layer 118 .
  • the pixel electrode PE is an electrode for electrically connecting the plurality of light emitting elements 130 and the connection electrode CE.
  • the pixel electrode PE may be electrically connected to the light emitting element 130 of the opening 118a and the connection electrode CE through contact holes formed in the second planarization layer 118 and the first planarization layer 117 . Accordingly, the second electrode 135 of the light emitting element 130, the connection electrode CE, and the second transistor may be electrically connected through the pixel electrode PE.
  • the display device 100 may be configured in a top emission or bottom emission method according to a direction in which light emitted from the light emitting device 130 is emitted.
  • the top emission method is a method in which light emitted from the light emitting device 130 is emitted to the top of the substrate 110 on which the light emitting device 130 is disposed.
  • a reflective layer may be formed under the light emitting device 130 to propagate the light emitted from the light emitting device 130 to the top of the substrate 110, that is, toward the pixel electrode PE.
  • the pixel electrode PE may be made of a transparent conductive material.
  • the bottom emission method is a method in which light emitted from the light emitting device 130 is emitted to a lower portion of the substrate 110 on which the light emitting device 130 is disposed.
  • the pixel electrode PE may be made of a metal material having high reflectance to propagate the light emitted from the light emitting device 130 to the lower portion of the substrate 110 .
  • the display device 100 is a top emission type, but is not limited thereto.
  • the pixel electrode PE may be made of a transparent conductive material.
  • the pixel electrode PE may be formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto.
  • the conductive connecting member 140 surrounding the side surface of the ) is made of a highly reflective and opaque metal material, and may function as a reflector for reflecting light emitted from the light emitting device 130 to the top of the substrate 110.
  • the first conductive layer 121a and the second conductive layer 121b of the assembled wiring 120 are made of copper (Cu), chromium (Cr), molybdenum (Mo), molybdenum titanium (MoTi),
  • the conductive connecting member 140 is made of silver (Ag) and can reflect light emitted from the light emitting device 130 to the top of the substrate 110 .
  • the conductive connecting member 140, the second conductive layer 121b, and the fourth conductive layer 122b on the side of the light emitting element 130 transmit light traveling toward the side of the light emitting element 130 through the substrate 110. Light efficiency can be improved by reflecting upward.
  • a plurality of assembled wiring connection patterns 120P may be disposed on the second planarization layer 118 .
  • the plurality of assembled wiring connection patterns 120P are wirings electrically connecting the plurality of assembled wirings 120 to each other.
  • the assembly wiring connection pattern 120P may include a plurality of first assembly wirings 121 through contact holes formed in the second planarization layer 118 , the first planarization layer 117 , and the third passivation layer 116 . may be connected to the second conductive layer 121b of the second assembly line 122 and the fourth conductive layer 122b of the plurality of second assembled wires 122 .
  • the assembled wiring connection pattern 120P may be disposed in an area where the pixel electrode PE is not disposed in the plurality of sub-pixels SP.
  • the plurality of assembly lines 120 may have the same potential through the assembly line connection pattern 120P. That is, the same low potential voltage may be applied as an alternating current to both the plurality of assembled wires 120 and the assembled wire connection pattern 120P. In this case, as the assembled wiring connection pattern 120P connects the plurality of assembled wires 120 , resistance of the plurality of assembled wires 120 may be improved and a voltage drop phenomenon may be reduced.
  • a third layer VDD3 of a high potential power line VDD is disposed on the second planarization layer 118 .
  • the third layer VDD3 may electrically connect the first layer VDD1 and the second layer VDD2 disposed in different columns.
  • the third layer VDD3 extends between the plurality of sub-pixels SP in a row direction, and electrically connects the plurality of second layers VDD2 of the high potential power line VDD extending in the column direction to each other. can be connected to Also, since the plurality of high-potential power lines VDD are connected in a mesh form through the third layer VDD3, a voltage drop phenomenon may be reduced.
  • a black matrix BM is disposed on the second planarization layer 118 .
  • the black matrix BM may be disposed between the plurality of sub-pixels SP on the second planarization layer 118 .
  • the black matrix BM can reduce color mixing between a plurality of sub-pixels SP.
  • the black matrix BM may be made of an opaque material, for example, black resin, but is not limited thereto.
  • a protective layer 119 is disposed on the pixel electrode PE, the second planarization layer 118, and the black matrix BM.
  • the protective layer 119 is a layer for protecting components under the protective layer 119, and may be composed of a single layer or multiple layers of light transmitting epoxy, silicon oxide (SiOx), or silicon nitride (SiNx), but is not limited thereto. .
  • the plurality of assembly lines 120 in the plurality of openings 118a are not directly connected to the light emitting element 130 and may be spaced apart by the third passivation layer 116 or the second planarization layer 118. .
  • different voltages must be applied to the pair of assembly wires 120 disposed adjacent to each other in one opening 118a.
  • Direct contact between the light emitting element 130 and the assembled wiring 120 can be prevented by forming the second planarization layer 118 protruding into the opening 118a beyond the layer 121b and the fourth conductive layer 122b.
  • 4A to 4E are process charts for explaining a method of manufacturing a display device according to an embodiment.
  • 4A to 4E are process diagrams for explaining a process of self-assembling a plurality of light emitting elements 130 in an opening 118a.
  • the light emitting device 130 is inserted into the chamber CB filled with the fluid WT.
  • the fluid WT may include water or the like, and the chamber CB filled with the fluid WT may have an open top.
  • the mother substrate 10 may be placed on the chamber CB filled with the light emitting device 130 .
  • the mother substrate 10 is a substrate 110 composed of a plurality of substrates 110 constituting the display device 100, and when self-assembling the plurality of light emitting devices 130, the plurality of assembly wires 120 and the second planarization
  • the mother substrate 10 formed up to the layer 118 may be used.
  • the mother substrate 10 formed with the assembled wiring 120 and the second planarization layer 118 is placed on the chamber CB or inserted into the chamber CB.
  • the mother substrate 10 may be positioned so that the opening 118a of the second planarization layer 118 and the fluid WT face each other.
  • a magnet MG may be placed on the mother substrate 10 .
  • the light emitting devices 130 sinking or floating on the bottom of the chamber CB may move toward the mother substrate 10 by the magnetic force of the magnet MG.
  • the light emitting element 130 may include a magnetic material to move by a magnetic field.
  • the light emitting element 130 may include a ferromagnetic material such as iron, cobalt, or nickel.
  • the light emitting element 130 moved toward the second planarization layer 118 by the magnet MG is applied to the opening 118a by the electric field formed by the assembly wiring 120. Can be self-assembled.
  • the AC voltage may be applied to the plurality of assembled wires 120 to form an electric field.
  • the light emitting device 130 may be dielectrically polarized by this electric field to have a polarity.
  • the dielectric polarized light emitting device 130 may be moved in a specific direction or fixed by dielectrophoresis (DEP), that is, an electric field. Accordingly, the plurality of light emitting devices 130 may be fixed in the opening 118a of the second planarization layer 118 using dielectrophoresis.
  • the same voltage is applied to the pair of first and second assembly wires 121 and 122 overlapping one opening 118a when the display device 100 is driven, but when the display device 100 is manufactured. Different voltages are applied. To this end, when the display device 100 is manufactured, the first assembly line 121 and the second assembly line 122 adjacent to each other are connected to different assembly pads, and different voltages may be applied thereto.
  • the plurality of assembly lines 120 may be connected to assembly pads.
  • a plurality of substrates 110 constituting the display device 100 a plurality of assembly pads, and a plurality of assembly lines 120 connecting parts are disposed.
  • the plurality of assembly pads are pads for applying a voltage to the plurality of assembly wires 120, and may be electrically connected to the plurality of assembly wires 120 disposed on each of the plurality of boards 110 constituting the mother board 10. there is.
  • a plurality of assembly pads may be formed outside the substrate 110 of the display device 100 on the mother substrate 10, and when the manufacturing process of the display device 100 is completed, the substrate 110 and can be separated. For example, by connecting a first assembly wire 121 of the plurality of assembly wires 120 to a first assembly pad PD1 and connecting a second assembly wire 122 to a second assembly pad PD2, An electric field for aligning the plurality of light emitting devices 130 may be formed.
  • the plurality of first assembly wires 121 are connected to one using the link wires LL, and the plurality of second assembly wires 122 are also connected to one to easily connect all of the plurality of assembly wires 120 to the assembly pad.
  • the plurality of first assembly wires 121 may be connected to one through the link wires LL, and the plurality of second assembly wires 122 may also be connected to one through the link wires LL.
  • an AC voltage may be applied to the plurality of assembled wires 120 through the plurality of assembly pads to form an electric field.
  • the plurality of light emitting elements 130 can be easily self-assembled into the opening 118a.
  • the mother substrate 10 may be turned over by 180° while the light emitting device 130 is fixed in the opening 118a by using the electric field of the plurality of assembled wires 120 . If the mother board 10 is turned over in a state where no voltage is applied to the plurality of assembled wires 120 , the plurality of light emitting devices 130 may come out of the opening 118a. Therefore, the mother board 10 may be turned over in a state in which voltage is applied to the plurality of assembled wires 120 and subsequent processes may be performed.
  • the mother substrate 10 may be cut along the scribing line to separate the plurality of substrates 110 . Thereafter, the same voltage may be easily applied to the plurality of assembly wires 120 through the link wires LL connecting the plurality of assembly wires 120 into one. For example, when the display device 100 is driven, a voltage may be applied to the plurality of assembled wires 120 by connecting a link wire LL connecting each of the plurality of assembled wires 120 into one and a driving IC.
  • a conductive connection member 140 is formed inside the opening 118a.
  • a conductive material may be applied to the inside of the opening 118a to electrically connect the first semiconductor layer 131 of the light emitting device 130 and the plurality of assembly wires 120 .
  • an insulating member 150 is formed inside the opening 118a to insulate the conductive connection member 140 from the pixel electrode PE.
  • the insulating member 150 filling the inside of the opening 118a may be formed to prevent electrical connection between the pixel electrode PE and the conductive connection member 140 .
  • the pixel electrode PE is formed on the insulating member 150 and the light emitting element 130 .
  • the pixel electrode PE may be electrically connected to the second electrode 135 of the light emitting element 130 and the second semiconductor layer 133 exposed from the insulating member 150 inside the opening 118a.
  • the pixel electrode PE may be electrically connected to the connection electrode CE and the second transistor through the contact holes of the first planarization layer 117 and the second planarization layer 118 . Accordingly, the pixel electrode PE may be formed on the second planarization layer 118 to electrically connect the light emitting element 130 and the second transistor.
  • the manufacturing of the display device 100 may be completed by sequentially forming the black matrix (BM) and the protective layer 119 on the entire surface of the substrate 110 .
  • a plurality of assembly wires 120 for self-assembly of the plurality of light emitting elements 130 are applied to the plurality of light emitting elements 130 with a low potential power supply voltage.
  • the plurality of light emitting elements 130 floating in the fluid WT may be moved adjacent to the mother substrate 10 using a magnetic field.
  • different voltages may be applied to the plurality of assembled wires 120 to form an electric field, and the plurality of light emitting devices 130 may be self-assembled into the plurality of openings 118a by the electric field.
  • the plurality of assembled wires 120 and the light emitting element 130 are connected through the conductive connecting member 140.
  • the first semiconductor layer 131 may be electrically connected, and the plurality of assembled wires 120 may be used as wires for supplying a low potential voltage to the plurality of light emitting elements 130 when driving the display device 100 .
  • the plurality of assembly wires 120 can be used not only for self-assembly of the plurality of light emitting elements 130, but also as wires for driving the plurality of light emitting elements 130. It works.
  • an undercut structure is formed between the second planarization layer 118 covering the assembly wires 120 and the plurality of assembly wires 120, so that the plurality of assembly wires 120 and A connection time of the light emitting device 130 may be controlled.
  • the light emitting element 130 is self-assembled, different voltages are applied to the first and second assembly wires 121 and 122, and the plurality of assembly wires 120 and the light emitting element 130 are insulated from each other.
  • the same voltage is applied to the first assembly wiring 121 and the second assembly wiring 122, and the first assembly wiring 121 and the second assembly wiring 122 ) may be electrically connected to the light emitting element 130 to drive the light emitting element 130 .
  • the first conductive layer 121a of the first assembly line 121 and the third conductive layer 122a of the second assembly line 122 are covered with the third passivation layer 116 so that the light emitting element is self-assembled. (130) and can be separated.
  • the second conductive layer 121b of the first assembly line 121 and the fourth conductive layer 122b of the second assembly line 122 are covered with the second planarization layer 118 protruding into the opening 118a. Therefore, it can be separated from the light emitting device 130 in the self-assembly process.
  • the second planarization layer 118 protruding toward the inside of the opening 118a rather than the assembled wiring 120 may form an undercut structure with the second conductive layer 121b and the fourth conductive layer 122b, and the second conductive layer 121b may form an undercut structure. Ends of the layer 121b and the fourth conductive layer 122b may be exposed from the second planarization layer 118 .
  • a conductive connecting member 140 filled up to the undercut structure is formed to connect the second conductive layer 121b and the fourth conductive layer 122b to the light emitting element 130. can be electrically connected.
  • the second planarization layer 118 and the assembly wiring 120 are formed in an undercut structure, and when the light emitting element 130 is self-assembled, the light emitting element 130 and the assembly wiring When the 120 is separated and the self-assembly is completed, there is a technical effect of easily electrically connecting the light emitting element 130 and the assembled wiring 120 .
  • the second conductive layer 121b and the fourth conductive layer 122b of the assembled wiring 120 extending in the column direction along the plurality of sub-pixels SP are formed. It is formed on the first planarization layer 117 to reduce parasitic capacitance.
  • the plurality of assembled wires 120 are formed on the plurality of wires and the plurality of thin film transistors. However, as the distance between the plurality of assembled wires 120 and the plurality of wires or thin film transistors is shorter, the possibility of forming parasitic capacitance in the plurality of assembled wires 120 increases. For example, parasitic capacitance may be formed between the plurality of assembly wires 120 and the data wires DL.
  • the voltage applied to the plurality of assembly lines 120 is varied due to parasitic capacitance, and the self-assembly rate of the light emitting element 130 may decrease.
  • parasitic capacitance between the assembled wiring 120 serving as a low-potential power supply wire and other wires may affect the driving of the display device 100 .
  • the second conductive layer 121b of the first assembly line 121 and the fourth conductive layer 122b of the second assembly line 122 disposed across the plurality of sub-pixels SP are formed as a first planarization layer. 117, it is possible to increase the distance between the second conductive layer 121b and the fourth conductive layer 122b and other components, and reduce parasitic capacitance.
  • the second conductive layer 121b and the fourth conductive layer 122b of the plurality of assembled wires 120 are formed on the first planarization layer 117 to form a plurality of assembled wires.
  • FIG. 5 is an enlarged plan view of a display device according to a second embodiment.
  • FIG. 6 is a cross-sectional view taken along VI-VI′ of FIG. 5 .
  • the display device 500 according to the second embodiment may employ features of the first embodiment.
  • the second embodiment will be described focusing on the arrangement of a plurality of wires and a plurality of transistors on the light emitting device 130 in the bottom emission method.
  • the buffer layer 111 It is disposed on the substrate 110 , and a plurality of assembled wires 520 may be disposed on the buffer layer 111 .
  • the first conductive layer 521a of the first assembled wire 521 and the third conductive layer 522a of the second assembled wire 522 may be disposed on the buffer layer 111 .
  • the first conductive layer 521a and the third conductive layer 522a are disposed to overlap the opening 514a where the plurality of light emitting elements 130 are seated.
  • the first conductive layer 521a and the third conductive layer 522a may be disposed to overlap one opening 514a at a predetermined interval.
  • the first conductive layer 521a and the third conductive layer 522a overlapping the plurality of light emitting elements 130 are made of indium tin oxide (ITO), indium zinc oxide (IZO), or the like. Made of the same transparent conductive material, the light emitted from the light emitting element 130 can be emitted to the bottom of the substrate 110 .
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • a first passivation layer 512 may be disposed on the first conductive layer 521a and the third conductive layer 522a.
  • the first passivation layer 512 is an insulating layer for protecting components under the first passivation layer 512 and improving adhesion of components formed on the third passivation layer 116, and is made of silicon oxide (SiOx) or It may be composed of a single layer or multiple layers of silicon nitride (SiNx), but is not limited thereto.
  • a first planarization layer 513 may be disposed on the first passivation layer 512 .
  • the first planarization layer 513 may be formed so as not to overlap the first conductive layer 521a of the first assembly line 521 and the third conductive layer 522a of the second assembly line 522 .
  • a portion of the first passivation layer 512 covering the first conductive layer 521a may be exposed from the first planarization layer 513 .
  • the first planarization layer 513 may be composed of a single layer or a multi-layer, and may be made of, for example, an acryl-based organic material, but is not limited thereto.
  • the second conductive layer 521b of the first assembly line 521 and the fourth conductive layer 522b of the second assembly line 522 may be disposed on the first planarization layer 513 .
  • a portion of the second conductive layer 521b of the first assembled wiring 521 is disposed on the first passivation layer 512 and the first conductive layer 521a, and the remaining portion of the second conductive layer 521b is disposed on the first passivation layer 512 and the first conductive layer 521a. 1 may be disposed on the planarization layer 513 .
  • a portion of the fourth conductive layer 522b of the second assembled wiring 522 is disposed on the first passivation layer 512, and the remaining portion of the fourth conductive layer 522b is disposed on the first planarization layer 513. can be placed.
  • Each of the second conductive layer 521b and the fourth conductive layer 522b may be electrically connected to the first conductive layer 521a and the third conductive layer 522a through a contact hole formed in the first passivation layer 512. there is.
  • a second planarization layer 514 is disposed on the first planarization layer 513 and the plurality of assembled wires 520 .
  • the second planarization layer 514 may be disposed to cover the plurality of assembled wires 520 .
  • the second planarization layer 514 may be composed of a single layer or a multi-layer, and may be made of, for example, an acryl-based organic material, but is not limited thereto.
  • a partial region of the second planarization layer 514 overlapping the plurality of assembled wires 520 may be open to form a plurality of openings 514a in which the plurality of light emitting elements 130 are seated.
  • Each of the plurality of openings 514a may be formed to overlap the first conductive layer 521a of the first assembly line 521 and the third conductive layer 522a of the second assembly line 522 .
  • the light emitting device 130 may be self-assembled in the opening 514a by an electric field between the first assembly line 521 and the second assembly line 522 overlapping the plurality of openings 514a.
  • the second planarization layer 514 protrudes into the opening 514a more than the second conductive layer 521b and the fourth conductive layer 522b.
  • the sidewall of the second planarization layer 514 is disposed closer to the light emitting element 130 than one end of the second conductive layer 521b and one end of the fourth conductive layer 522b.
  • the second planarization layer 514 protrudes into the opening 514a more than the second conductive layer 521b and the fourth conductive layer 522b, when assembling the light emitting device 130, the second conductive layer 521b and Direct contact between the fourth conductive layer 522b and the light emitting element 130 may be prevented.
  • the second conductive layer 521b and the second planarization layer 514 and the fourth conductive layer 522b and the second planarization layer 514 in the plurality of openings 514a may form an undercut structure.
  • the second planarization layer 514 is disposed to cover the second conductive layer 521b and the fourth conductive layer 522b, but the lower portion of the sidewall of the second planarization layer 514 is partially removed from the opening 514a.
  • One end of the second conductive layer 521b and one end of the fourth conductive layer 522b may be exposed from the second planarization layer 514 .
  • a plurality of light emitting devices 130 are disposed in the plurality of openings 514a.
  • Each of the plurality of light emitting elements 130 includes a first semiconductor layer 131 , a second semiconductor layer 133 , a light emitting layer 132 , a first electrode 134 and a second electrode 135 .
  • a second semiconductor layer 133 may be disposed on the first semiconductor layer 131 .
  • the first semiconductor layer 131 and the second semiconductor layer 133 may be layers formed by doping a specific material with n-type and p-type impurities.
  • the first semiconductor layer 131 and the second semiconductor layer 133 contain p-type or n-type impurities in a material such as gallium nitride (GaN), indium aluminum phosphide (InAlP), or gallium arsenide (GaAs). It may be a doped layer.
  • the p-type impurity may be magnesium (Mg), zinc (Zn), or beryllium (Be), and the n-type impurity may be silicon (Si), germanium (Ge), or tin (Sn), but is not limited thereto. don't
  • a light emitting layer 132 may be disposed between the first semiconductor layer 131 and the second semiconductor layer 133 .
  • the light emitting layer 132 may emit light by receiving holes and electrons from the first semiconductor layer 131 and the second semiconductor layer 133 .
  • the light emitting layer 132 may be formed of a single-layer or multi-quantum well (MQW) structure, for example, may be formed of indium gallium nitride (InGaN) or gallium nitride (GaN), but is not limited thereto. no.
  • MQW multi-quantum well
  • the first electrode 134 may be disposed on the lower surface of the first semiconductor layer 131
  • the second electrode 135 may be disposed on the upper surface of the second semiconductor layer 133 .
  • the first electrode 134 is an electrode electrically connected to the assembled wiring 520
  • the second electrode 135 is an electrode electrically connecting the pixel electrode PE, which will be described later, to the second semiconductor layer 133 .
  • the first electrode 134 and the second electrode 135 may be formed of a conductive material. However, the first electrode 134 may be omitted according to design, but is not limited thereto.
  • an insulating layer surrounding a portion of each of the plurality of light emitting elements 130 may be disposed. Specifically, the insulating layer may cover at least a side surface of the light emitting element 130 among outer surfaces of the plurality of light emitting elements 130 .
  • An insulating layer is formed on the light emitting element 130 to protect the light emitting element 130, and when the first electrode 134 and the second electrode 135 are formed, the first semiconductor layer 131 and the second semiconductor layer 133 of electrical shorts can be prevented.
  • a conductive connection member 140 surrounding the lower side of the light emitting element 130 is disposed in the opening 514a.
  • the conductive connecting member 140 may fill the space inside the opening 514a to fix the light emitting element 130 .
  • the conductive connection member 140 is filled inside the opening 514a and can electrically connect the first semiconductor layer 131 and the first electrode 134 of the light emitting device 130 and the assembled wiring 520. .
  • the conductive connection member 140 surrounding the first semiconductor layer 131 and the first electrode 134 fills an empty space between the third planarization layer 515 and the third passivation layer 116, It may contact the second conductive layer 521b and the fourth conductive layer 522b. Accordingly, the first assembly line 521 , the second assembly line 522 , and the first semiconductor layer 131 of the light emitting element 130 may be electrically connected to each other by the conductive connection member 140 .
  • the conductive connection member 140 is made of a conductive material such as silver (Ag) and may be formed by an inkjet printing process, but is not limited thereto.
  • An insulating member 150 is disposed inside the opening 514a.
  • the insulating member 150 may fill the inside of the opening 514a to cover the conductive connection member 140 and surround the side surface of the light emitting element 130 .
  • the insulating member 150 may surround a portion of the side surface of the light emitting device 130 including the light emitting layer 132 and may cover all of the conductive connection member 140 exposed through the opening 514a. Accordingly, it is possible to prevent a short circuit defect from occurring because the pixel electrode PE and the conductive connection member 140 are electrically connected to each other, which will be described later.
  • a pixel electrode PE may be disposed on the insulating member 150 and the second planarization layer 514 .
  • the pixel electrode PE is an electrode for electrically connecting the plurality of light emitting elements 130 and the second transistor.
  • the display device 500 according to the second embodiment is a bottom emission type display device 500 .
  • the pixel electrode PE may be made of a metal material having a high reflectance and reflect light emitted from the light emitting device 130 to a lower portion of the substrate 110 .
  • the pixel electrode PE covering the upper portion of the light emitting element 130 is formed to correspond to the shape of the upper portion of the light emitting element 130 and may function as a concave cup-shaped reflector.
  • the pixel electrode PE covers the entire upper portion of the light emitting element 130 without gaps, light emitted from the light emitting element 130 may be minimized from being directed to the top of the substrate 110 .
  • the concave cup-shaped pixel electrode PE covers the entire upper portion of the light emitting element 130, the light emitted from the light emitting element 130 can be more easily reflected to the lower part of the substrate 110, and the light extraction efficiency There are technical effects that can be improved.
  • the first transistor TR1 , the second transistor, the third transistor, and the storage capacitor ST may be disposed on the second planarization layer 514 .
  • the first transistor TR1 may be disposed on the second planarization layer 514 .
  • the first transistor TR1 includes a first active layer ACT1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.
  • the first source electrode SE1 and the first drain electrode DE1 of the first transistor TR1 may be disposed on the second planarization layer 514 .
  • the first source electrode SE1 and the first drain electrode DE1 may be formed of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium ( Cr) or an alloy thereof, but is not limited thereto.
  • a third planarization layer 515 may be disposed on the first source electrode SE1 and the first drain electrode DE1 , and a first active layer ACT1 may be disposed on the third planarization layer 515 .
  • the first active layer ACT1 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • a gate insulating layer 516 is disposed on the first active layer ACT1.
  • the gate insulating layer 516 is an insulating layer for insulating the first active layer ACT1 and the first gate electrode GE1, and may include a single layer or a multi-layer of silicon oxide (SiOx) or silicon nitride (SiNx). However, it is not limited thereto.
  • a first gate electrode GE1 may be disposed on the gate insulating layer 516 .
  • the first gate electrode GE1 is electrically connected to the scan line SL, and the first transistor TR1 may be turned on or off by a scan signal from the scan line SL.
  • the first gate electrode GE1 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.
  • the data line DL is not shown in FIG. 5 for convenience of explanation, the first drain electrode DE1 of the first transistor TR1 may be connected to the data line DL.
  • the arrangement and connection structure of the data line DL may be configured in various ways according to design.
  • a second transistor may be disposed on the second planarization layer 514 .
  • the second transistor includes a second active layer ACT2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.
  • the second active layer ACT2 may be disposed on the second planarization layer 514 and the third planarization layer 515 .
  • the second active layer ACT2 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the gate insulating layer 516 is disposed on the second active layer ACT2, and the second gate electrode GE2, the second source electrode SE2, and the second drain electrode DE2 are on the gate insulating layer 516. can be placed in The second gate electrode GE2 may be electrically connected to the first source electrode SE1.
  • the second source electrode SE2 , the second drain electrode DE2 , and the second gate electrode GE2 are made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), or nickel (Ni). , titanium (Ti), chromium (Cr), or may be composed of an alloy thereof, but is not limited thereto.
  • the second drain electrode DE2 of the second transistor may be connected to the high potential power line VDD.
  • the arrangement and connection structure of the high potential power line (VDD) may be configured in various ways according to design.
  • a reference line RL and a third transistor may be disposed on the second planarization layer 514 .
  • the third transistor includes a third active layer ACT3, a third gate electrode GE3, a third source electrode SE3, and a third drain electrode DE3.
  • a third source electrode SE3 and a third drain electrode DE3 may be disposed on the second planarization layer 514 .
  • the third drain electrode DE3 may be electrically connected to the reference line RL, and the third source electrode SE3 may be electrically connected to the second transistor.
  • the third source electrode SE3 and the third drain electrode DE3 are formed of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium ( Cr) or an alloy thereof, but is not limited thereto.
  • a third planarization layer 515 may be disposed on the third source electrode SE3 and the third drain electrode DE3 , and a third active layer ACT3 may be disposed on the third planarization layer 515 .
  • the third active layer ACT3 may be made of a semiconductor material such as oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • a gate insulating layer 516 may be disposed on the third active layer ACT3 , and a third gate electrode GE3 may be disposed on the gate insulating layer 516 .
  • the third gate electrode GE3 is connected to the scan line SL, and the third transistor can be turned on or off by the scan signal.
  • the third gate electrode GE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.
  • a storage capacitor ST may be disposed on the second planarization layer 514 .
  • the storage capacitor ST includes a first capacitor electrode ST1 and a second capacitor electrode ST2.
  • the storage capacitor ST is connected between the second gate electrode GE2 and the second source electrode SE2 of the second transistor, and stores a voltage of the gate electrode of the second transistor while the light emitting element 130 emits light. The voltage level can be kept constant.
  • the first capacitor electrode ST1 may be integrally formed with the pixel electrode PE. Also, the first capacitor electrode ST1 may be electrically connected to the second source electrode SE2 through the second active layer ACT2.
  • a second capacitor electrode ST2 may be disposed on the first capacitor electrode ST1 with the third planarization layer 515 and the gate insulating layer 516 interposed therebetween.
  • the second capacitor electrode ST2 may be integrally formed with the second gate electrode GE2 of the second transistor. Accordingly, the second capacitor electrode ST2 may be electrically connected to the second gate electrode GE2 of the second transistor and the first source electrode SE1 of the first transistor TR1.
  • An assembled wiring connection pattern 520P is disposed on the second planarization layer 514 .
  • the plurality of assembled wiring connection patterns 520P may electrically connect the plurality of assembled wirings 520 to each other.
  • the assembly line connection pattern 520P may be connected to the second conductive layer 521b of the plurality of assembly lines 520 through a contact hole formed in the second planarization layer 514 .
  • the assembly line connection pattern 520P may be disposed on the third planarization layer 515 or the gate insulating layer 516, but is not limited thereto.
  • the display device 500 according to the second embodiment may improve light extraction efficiency of the display device 500 by applying a bottom emission method.
  • a pixel electrode PE, a plurality of wires, and a plurality of thin film transistors are formed on the light emitting device 130 .
  • the pixel electrode PE covering the light emitting element 130 is formed of a material with high reflectivity
  • the pixel electrode PE functions as a reflector that reflects light emitted from the light emitting element 130 toward the substrate 110. can do.
  • the pixel electrode PE formed along the convex upper portion of the light emitting element 130 may be formed in a concave cup shape. Accordingly, the light emitted from the light emitting element 130 can be efficiently reflected to the lower part of the light emitting element 130 .
  • the display device 500 is formed in a bottom emission method, and the pixel electrode PE covering the light emitting element 130 functions as a cup-shaped reflector to form a display device.
  • the pixel electrode PE covering the light emitting element 130 functions as a cup-shaped reflector to form a display device.
  • the structure of the display device 500 is changed. can be simplified.
  • the display device 500 is configured in a bottom emission method, after assembling the light emitting device 130 , a pixel electrode PE or a plurality of thin film transistors may be formed on the light emitting device 130 .
  • a pixel electrode PE or a plurality of thin film transistors may be formed on the light emitting device 130 .
  • the structure of the display device 500 can be simplified.
  • the second transistor is formed directly on the pixel electrode PE to directly connect the pixel electrode PE and the second transistor, an intermediate medium connecting the pixel electrode PE and the second transistor can be simplified.
  • a process of forming the storage capacitor ST and the pixel electrode PE may be simplified by using the pixel electrode PE as a capacitor electrode of the storage capacitor ST.
  • the assembling wire 520 is formed before other components and the other components are formed after self-assembly, in order to reduce parasitic capacitance, additional The insulating layer or the like to be used can be simplified.
  • the display device 500 is implemented by a bottom emission method in which a plurality of wires and a plurality of thin film transistors are formed after self-assembling the light emitting element 130,
  • the structure of 500 can be simplified.
  • parasitic capacitance of the assembled wiring 520 may be reduced and an assembly rate may be improved when the light emitting device 130 is self-assembled by applying the bottom emission method.
  • the light emitting device 130 is self-assembled in a state in which a plurality of assembling wires 520, the first planarization layer 513, and the second planarization layer 514 are formed, and a plurality of light emitting devices 130 are formed. of thin film transistors, a plurality of wirings, and the like can be formed.
  • the display device 500 after self-assembling the light emitting device 130, a plurality of wires and thin film transistors are formed on the light emitting device 130. ), the parasitic capacitance of the plurality of assembled wires 520 can be prevented and the self-assembly rate of the light emitting device 130 can be improved.
  • FIG. 7 is a cross-sectional view of a display device according to a third embodiment.
  • the display device 700 according to the third embodiment may employ features of the second embodiment.
  • the description will focus on the shape of the assembled wiring 720.
  • the second conductive layer 721b of the first assembled wiring 721 and the fourth conductive layer of the second assembled wiring 722 will be described.
  • (722b) is disposed between the first planarization layer 513 and the first passivation layer 512.
  • Each of the second conductive layer 721b and the fourth conductive layer 722b may be electrically connected to the first conductive layer 521a and the third conductive layer 522a through a contact hole formed in the first passivation layer 512. there is.
  • a first planarization layer 513 and a second planarization layer 514 may be disposed on the second conductive layer 721b and the fourth conductive layer 722b. Openings 514a in which the plurality of light emitting devices 130 are disposed are formed in the first planarization layer 513 and the second planarization layer 514 . In this case, the first planarization layer 513 and the second planarization layer 514 may protrude into the opening 514a more than the second conductive layer 721b and the fourth conductive layer 722b. Thus, when assembling the light emitting element 130 , direct contact between the second conductive layer 721b and the fourth conductive layer 722b and the light emitting element 130 can be prevented.
  • the first planarization layer 513 may form an undercut structure with the second conductive layer 721b and the fourth conductive layer 722b.
  • the first planarization layer 513 is disposed to cover the second conductive layer 721b and the fourth conductive layer 722b, but the space from the opening 514a to one end of the second conductive layer 721b and the opening 514a ) to one end of the fourth conductive layer 722b is not filled with the first planarization layer 513, and the end of the second conductive layer 721b and the end of the fourth conductive layer 722b are not filled with the first planarization layer 513. may be exposed from layer 513 .
  • the arrangement of the assembled wires 720 can be designed in various ways without being limited to the parasitic capacitance of the assembled wires 720 .
  • the light emitting device 130 is self-assembled in a state in which the plurality of assembly lines 720, the first planarization layer 513, and the second planarization layer 514 are formed, and the light emitting device 130 is A plurality of thin film transistors, a plurality of wirings, and the like can be formed thereon.
  • the second conductive layer 721b of the first assembly line 721 and the fourth conductive layer 722b of the second assembly line 722 are formed by forming a first passivation layer 512. It may be formed on the surface or may be formed on the first planarization layer 513 .
  • the display device 700 after self-assembling the light emitting element 130, a plurality of wires and thin film transistors are formed on the light emitting element 130 in a bottom emission method. There is a technical effect of preventing parasitic capacitance of the assembled wiring 720 and improving the degree of design freedom of the plurality of assembled wiring 720 .
  • FIG. 8 is a cross-sectional view of a display device according to a fourth embodiment.
  • the display device 800 according to the fourth embodiment may adopt features of the second embodiment.
  • the second planarization layer 1814 will be mainly described.
  • a second planarization layer 814 may be disposed on the plurality of assembled wires 520 .
  • the second planarization layer 814 may cover the second conductive layer 521b of the first assembly line 521 and the fourth conductive layer 522b of the second assembly line 522 .
  • the second planarization layer 814 and the second conductive layer 521b form an undercut structure, so that an end portion of the second conductive layer 521b of the first assembly line 521 is exposed from the second planarization layer 814.
  • the conductive connecting member 140 filled inside the opening 814a is in contact with the end of the second conductive layer 521b exposed from the second planarization layer 814, and the light emitting element 130 and the first assembly line ( 521) may be electrically connected.
  • the second planarization layer 814 is disposed to entirely cover the fourth conductive layer 522b of the second assembly line 522 .
  • the end of the second conductive layer 521b of the first assembly line 521 is exposed from the second planarization layer 814, but the end of the fourth conductive layer 522b of the second assembly line 522 is exposed from the second planarization layer 814. It is not exposed from layer 814. Therefore, the conductive connecting member 140 filled inside the opening 814a cannot be directly connected to the fourth conductive layer 522b.
  • the display device 800 In the display device 800 according to the third exemplary embodiment, only one of the first assembly line 521 and the second assembly line 522 is exposed inside the opening 814a, so that the first assembly line 521 and the second assembly line 521 are exposed. There is a technical effect of improving the short circuit defect of the wiring 522 .
  • different voltages may be applied to the first assembly line 521 and the second assembly line 522 .
  • both the second conductive layer 521b of the first assembly line 521 and the fourth conductive layer 522b of the second assembly line 522 are exposed from the second planarization layer 814 inside the opening 814a.
  • a short circuit defect between the second conductive layer 521b and the fourth conductive layer 522b may occur due to a foreign substance or the like.
  • one of the first assembly wires 521 and the second assembly wires 522 is completely covered with the second planarization layer 814 to reduce a short circuit defect between the first assembly wires 521 and the second assembly wires 522. can do.
  • one of the first assembly line 521 and the second assembly line 522 is exposed from the second planarization layer 814 to form the conductive connection member 140 after self-assembly of the light emitting device 130 is completed.
  • the light emitting element 130 and the assembled wiring 520 may be electrically connected.
  • the display device 800 according to the third exemplary embodiment, only one of the first assembly line 521 and the second assembly line 522 is directly exposed to the inside of the opening 814a in the self-assembly process of the light emitting element 130. There is a technical effect that can minimize the occurrence of short defects.
  • FIG. 9 is a cross-sectional view of a display device 900 according to a fourth embodiment.
  • the display device 900 according to the fourth embodiment may employ features of the first embodiment.
  • the second conductive layer 121b and the fourth conductive layer 122b having a relatively thicker thickness than the first conductive layer 121a and the third conductive layer 122a are disposed.
  • the shape of the third passivation layer 116 will be mainly described.
  • the third passivation layer 116 is disposed on the first conductive layer 121a and the third conductive layer 122a.
  • a recess 116 - 2 may be formed in a region of the third passivation layer 116 in contact with the plurality of conductive connecting members 140 .
  • the recess 116 - 2 may contact the plurality of conductive connecting members 140 and contact at least one of the second conductive layer 121b and the fourth conductive layer 122b.
  • a plurality of recesses 116-2 may be formed.
  • the plurality of conductive connection members 140 may be formed in the recess 116-2.
  • at least one of the second conductive layer 121b and the fourth conductive layer 122b may be formed in the recess 116-2.
  • the conductive connecting member 140 can be formed to have a large thickness in an area in contact with the plurality of assembled wires 120, and accordingly, the conductive connecting member 140 and the It is possible to prevent a problem in which the assembled wiring 120 is not connected, and there are complex technical effects of reducing resistance and improving the amount of current by increasing the contact area due to the large thickness.
  • the display device has a technical effect in that wires for self-assembly of light emitting elements can also be used as wires for driving light emitting elements.
  • the embodiment has a technical effect of minimizing the occurrence of defects during self-assembly or bonding of light emitting devices by improving the structure of a plurality of assembly lines.
  • the embodiment has a technical effect of minimizing a short circuit failure of a plurality of assembled wires.
  • the embodiment has a technical effect of improving resistance of a plurality of assembled wires.
  • the embodiment has a complex technical effect of reducing parasitic capacitance of a plurality of assembled wires and improving the assembly rate of light emitting devices.
  • the embodiment forms a plurality of assembly wires and a flattening layer in an undercut structure to insulate the plurality of assembly wires and light emitting elements during assembly, and to easily electrically connect the plurality of assembly wires and light emitting elements after assembly is completed.
  • a flattening layer in an undercut structure to insulate the plurality of assembly wires and light emitting elements during assembly, and to easily electrically connect the plurality of assembly wires and light emitting elements after assembly is completed.
  • the embodiment has a technical effect of simplifying the structure of the display device by configuring the display device in a bottom emission method.
  • the embodiment has a technical effect of improving the light extraction efficiency of the display device by configuring the display device in a bottom emission method.
  • the embodiment has a technical effect of preventing an issue in which wiring for driving a light emitting element is shorted by forming a thick conductive member.
  • the embodiment has a technical effect of increasing the amount of current transmitted to the light emitting element when driving the light emitting element by increasing the contact area between the conductive member and the assembled wiring.
  • AA display area
  • NA non-display area
  • SP sub-pixel 110: substrate
  • 121a, 521a first conductive layer 121b, 521b, 721b: second conductive layer
  • first semiconductor layer 132 light emitting layer
  • second electrode 140, 140-2 conductive connection member
  • insulation member SL scan wiring
  • VDD high potential power wiring
  • VDD1 first layer
  • VDD2 2nd layer
  • VDD3 3rd layer
  • TR1 first transistor ACT1: first active layer
  • TR3 third transistor ACT3: third active layer
  • Connection electrode BM Black matrix
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment may be adopted in the display field for displaying images or information using a semiconductor light emitting device.
  • the embodiment may be adopted in the display field for displaying images or information using micro-level or nano-level semiconductor light emitting devices.

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Abstract

실시예에 따른 디스플레이 장치는, 기판, 기판 상에 배치되고, 교대로 배치된 제1 조립 배선 및 제2 조립 배선을 포함하는 복수의 조립 배선, 복수의 조립 배선에 중첩하는 복수의 개구부를 갖는 평탄화층, 복수의 개구부 각각에 배치된 복수의 발광 소자, 및 복수의 개구부 각각에 배치되어, 복수의 조립 배선과 복수의 발광 소자를 전기적으로 연결하는 복수의 도전성 연결 부재를 포함하고, 평탄화층은 복수의 조립 배선의 일단보다 복수의 개구부 내측으로 돌출되고, 복수의 조립 배선의 일단은 평탄화층으로부터 노출되어 복수의 도전성 연결 부재와 접한다.

Description

반도체 발광 소자를 포함하는 디스플레이 장치
본 발명은 디스플레이 장치에 관한 것으로서, 보다 상세하게는 반도체 발광소자(Light Emitting Diode)를 이용한 디스플레이 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 디스플레이 장치에는 스스로 광을 발광하는 유기 발광 디스플레이 (Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 디스플레이 (Liquid Crystal Display; LCD), 마이크로-LED 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다. 한편, 반도체 발광 소자를 기판에 전사하는 방법에 있어서, 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 발광 소자를 유체 내에서 전사하는 경우 조립 배선이 유체에 의해 부식되는 문제가 발생하고 있다. 조립 배선의 부식으로 인해 전기적 단락이 발생될 수 있으며, 조립 불량의 문제가 발생될 수 있다.
실시예의 기술적 과제는 조립 배선의 일부분을 평탄화층 상에 배치하여 조립 배선의 기생 커패시턴스를 저감하고, 발광 소자의 조립율을 향상시킨 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 광추출 효율이 향상된 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 조립 배선과 발광 소자의 연결 시점을 용이하게 제어할 수 있는 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 발광 소자의 자가 조립을 위한 조립 배선을 발광 소자의 구동을 위한 배선으로 활용한 디스플레이 장치를 제공하는 것이다.
실시예의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치는 기판; 상기 기판 상에 배치되고, 교대로 배치된 제1 조립 배선 및 제2 조립 배선을 포함하는 복수의 조립 배선; 상기 복수의 조립 배선에 중첩하는 복수의 개구부를 갖는 평탄화층; 상기 복수의 개구부 각각에 배치된 복수의 발광 소자; 및 상기 복수의 개구부 각각에 배치되어, 상기 복수의 조립 배선과 상기 복수의 발광 소자를 전기적으로 연결하는 복수의 도전성 연결 부재를 포함할 수 있다.
상기 평탄화층은 상기 복수의 조립 배선의 일단보다 상기 복수의 개구부 내측으로 돌출되고, 상기 복수의 조립 배선의 일단은 상기 평탄화층으로부터 노출되어 상기 복수의 도전성 연결 부재와 접할 수 있다.
또한, 실시예에서 상기 제1 조립 배선은, 상기 기판 상에 배치된 제1 도전층; 및 상기 제1 도전층 상에 배치된 제2 도전층을 포함하고, 상기 제2 조립 배선은, 상기 기판 상에 배치된 제3 도전층; 및 상기 제3 도전층 상에 배치된 제4 도전층을 포함하고, 상기 제1 도전층 및 상기 제3 도전층은 상기 복수의 개구부에 중첩하고, 상기 제2 도전층 및 상기 제4 도전층은 상기 개구부와 이격될 수 있다.
또한, 실시예는 상기 제1 도전층 및 상기 제3 도전층과 상기 복수의 발광 소자 사이에 배치된 패시베이션층을 더 포함하고, 상기 제2 도전층은 상기 패시베이션층의 컨택홀을 통해 상기 제1 도전층과 전기적으로 연결되고, 상기 제4 도전층은 상기 패시베이션층의 컨택홀을 통해 상기 제3 도전층과 전기적으로 연결될 수 있다.
또한, 실시예에서 상기 복수의 개구부에서 상기 평탄화층의 측벽은 상기 제2 도전층 및 상기 제4 도전층보다 상기 복수의 발광 소자에 인접하게 배치될 수 있다.
또한, 실시예에서 상기 평탄화층과 상기 제2 도전층은 언더컷 구조를 이뤄, 상기 평탄화층으로부터 상기 제2 도전층의 일단이 노출되고, 상기 복수의 도전성 연결 부재는 상기 복수의 개구부 내측에 충진되어 상기 복수의 발광 소자의 하측 측면 및 상기 제2 도전층의 일단에 접할 수 있다.
또한, 실시예에서 상기 평탄화층과 상기 제4 도전층은 언더컷 구조를 이뤄 상기 평탄화층으로부터 상기 제4 도전층의 일단이 노출되고, 상기 복수의 도전성 연결 부재는 상기 복수의 개구부 내측에 충진되어 상기 제4 도전층의 일단에 접할 수 있다.
또한, 실시예에서 상기 평탄화층은 상기 제4 도전층의 일단을 모두 덮고, 상기 복수의 도전성 연결 부재는 상기 평탄화층에 의해 상기 제4 도전층과 분리될 수 있다.
또한, 실시예는 상기 평탄화층 상에 배치되고, 상기 복수의 발광 소자와 전기적으로 연결된 복수의 화소 전극; 및 상기 복수의 개구부 각각에서 상기 복수의 도전성 연결 부재와 상기 복수의 화소 전극 사이에 배치된 복수의 절연 부재를 더 포함할 수 있다.
또한, 실시예는 상기 기판과 상기 복수의 조립 배선 사이에 배치된 복수의 구동 트랜지스터를 더 포함하고, 상기 복수의 화소 전극은 상기 평탄화층의 컨택홀을 통해 상기 복수의 구동 트랜지스터와 상기 복수의 발광 소자를 전기적으로 연결할 수 있다.
또한, 실시예는 상기 복수의 화소 전극 상에 배치된 복수의 구동 트랜지스터를 더 포함하고, 상기 복수의 화소 전극은 반사 전극일 수 있다.
또한, 실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치는 기판; 상기 기판 상에서 교대로 배치되고, 서로 이격된 복수의 제1 도전층 및 복수의 제3 도전층; 상기 복수의 제1 도전층 및 상기 복수의 제3 도전층 상에 배치된 패시베이션층; 상기 패시베이션층 상에 배치되고, 상기 복수의 제1 도전층 각각과 전기적으로 연결된 복수의 제2 도전층; 상기 패시베이션층 상에 배치되고, 상기 복수의 제3 도전층 각각과 전기적으로 연결된 복수의 제4 도전층; 상기 복수의 제2 도전층 및 상기 복수의 제4 도전층 상에 배치되고, 상기 복수의 제1 도전층 및 상기 복수의 제3 도전층과 중첩하는 복수의 개구부를 갖는 평탄화층을 포함할 수 있다.
또한 실시예는 상기 복수의 개구부 각각에 배치되고, 각각이 제1 반도체층 및 상기 제1 도체층 상에 배치된 제2 반도체층을 포함하는 복수의 발광 소자; 및 상기 복수의 개구부에서 상기 제1 반도체층을 둘러싸는 복수의 도전성 연결 부재를 포함하고, 상기 복수의 제2 도전층의 일단은 상기 평탄화층으로부터 노출되어 상기 복수의 도전성 연결 부재에 접할 수 있다.
또한, 실시예에서 상기 평탄화층은 상기 복수의 제2 도전층의 일단보다 상기 복수의 개구부 내측으로 돌출되고, 상기 평탄화층과 상기 복수의 제2 도전층은 상기 평탄화층으로부터 상기 복수의 제2 도전층의 일단이 노출되는 언더컷 구조를 이룰 수 있다.
또한, 실시예에서 상기 평탄화층은, 상기 복수의 제2 도전층과 상기 패시베이션층 사이 및 상기 복수의 제4 도전층과 상기 패시베이션층 사이에 배치된 제1 평탄화층; 및 상기 복수의 제2 도전층 및 상기 복수의 제4 도전층 상에 배치되고, 상기 복수의 개구부를 포함하는 제2 평탄화층을 포함하고, 상기 복수의 제2 도전층의 일부분 및 상기 복수의 제4 도전층의 일부분은 상기 패시베이션층과 상기 제2 평탄화층 사이에 배치되고, 상기 복수의 제2 도전층의 나머지 부분 및 상기 복수의 제4 도전층의 나머지 부분은 상기 제1 평탄화층과 상기 제2 평탄화층 사이에 배치될 수 있다.
또한, 실시예에서 상기 복수의 제4 도전층은 일단이 상기 평탄화층으로부터 노출되어 상기 복수의 도전성 연결 부재에 접할 수 있다.
또한, 실시예에서 상기 복수의 제4 도전층은 일단이 상기 평탄화층으로부터 덮여 상기 복수의 도전성 연결 부재와 이격될 수 있다.
또한, 실시예는 상기 평탄화층 상에 배치되고, 상기 복수의 발광 소자 각각의 상기 제2 반도체층과 전기적으로 연결되는 복수의 화소 전극; 및 상기 복수의 화소 전극과 상기 복수의 도전성 연결 부재 사이에서 상기 복수의 발광 소자를 둘러싸는 복수의 절연 부재를 더 포함할 수 있다.
또한, 실시예는 상기 패시베이션층과 상기 기판 사이에 배치되고, 상기 복수의 화소 전극과 전기적으로 연결되는 복수의 구동 트랜지스터를 더 포함할 수 있다.
또한, 실시예는 상기 복수의 화소 전극 상에 배치된 복수의 구동 트랜지스터를 더 포함하고, 상기 복수의 화소 전극은 상기 복수의 구동 트랜지스터의 게이트 전극과 스토리지 커패시터를 이룰 수 있다.
또한, 실시예에서 상기 패시베이션층은 상기 복수의 도전성 연결 부재와 접하는 영역에 리세스를 포함할 수 있다.
또한, 실시예에서 상기 복수의 도전성 연결 부재 및 상기 조립 배선은 상기 패시베이션층의 상기 리세스에 배치될 수 있다.
실시예에 의하면 발광 소자의 자가 조립을 위한 배선을 발광 소자의 구동을 위한 배선으로도 활용할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 구조를 개선하여 발광 소자의 자가 조립이나 본딩 시 불량이 발생하는 것을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 저항을 개선할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 기생 커패시턴스를 저감할 수 있고, 발광 소자의 조립률을 향상시킬 수 있는 복합적 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선과 평탄화층을 언더컷 구조로 형성하여, 조립 시에는 복수의 조립 배선과 발광 소자를 절연시키고, 조립이 완료된 후에는 복수의 조립 배선과 발광 소자를 용이하게 전기적으로 연결시킬 수 있는 특별한 기술적 효과가 있다.
또한, 실시예는 디스플레이 장치를 바텀 에미션 방식으로 구성하여, 디스플레이 장치의 구조를 간소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 디스플레이 장치를 바텀 에미션 방식으로 구성하여, 디스플레이 장치의 광추출 효율을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 도전성 부재를 두껍게 형성하여 발광 소자의 구동을 위한 배선이 쇼트되는 이슈를 방지할 수 있는 기술적 효과가 있다.
또한, 실시예는 도전성 부재와 조립 배선의 접촉면적을 증가시켜서, 발광 소자를 구동시킬 때 발광 소자에 전달되는 전류량을 증가시킬 수 있는 기술적 효과가 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 실시예에 따른 디스플레이 장치의 확대 평면도이다.
도 3은 도 2의 III-III'에 따른 단면도이다.
도 4a 내지 도 4e는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 5는 제2 실시예에 따른 디스플레이 장치의 확대 평면도이다.
도 6은 도 5의 VI-VI'에 따른 단면도이다.
도 7은 본 제3 실시예에 따른 디스플레이 장치의 단면도이다.
도 8은 제4 실시예에 따른 디스플레이 장치의 단면도이다.
도 9는 제4 실시예에 따른 디스플레이 장치(900)의 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하에서는 도면을 참조하여 실시예에 대해 설명하기로 한다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 디스플레이 장치(100)의 다양한 구성 요소 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
기판(110)은 디스플레이 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자 및 구동 회로가 형성된다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 및/또는 백색 서브 화소 등을 포함할 수 있으며, 이에 제한되는 것은 아니다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다. 한편, 비표시 영역(NA)은 기판(110)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치하거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다. 이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2 및 도 3을 함께 참조한다.
도 2는 실시예에 따른 디스플레이 장치의 확대 평면도이다. 도 3은 도 2의 III-III'에 따른 단면도이다. 도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치(100)는, 스캔 배선(SL), 데이터 배선(DL), 고전위 전원 배선(VDD), 복수의 조립 배선(120), 기준 배선(RL), 제1 트랜지스터(TR1), 제2 트랜지스터, 제3 트랜지스터, 스토리지 커패시터(ST), 반도체 발광 소자(130), 도전성 연결 부재(140), 절연 부재(150), 차광층(LS), 버퍼층(111), 게이트 절연층(113), 복수의 패시베이션층, 복수의 평탄화층, 연결 전극(CE), 화소 전극(PE), 조립 배선 연결 패턴(120P), 블랙 매트릭스(BM) 및 보호층(119)등 을 포함할 수 있다.
도 2 및 도 3을 참조하면, 복수의 데이터 배선(DL), 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 제2 층(VDD2), 복수의 기준 배선(RL) 및 복수의 조립 배선(120)은 열 방향으로 연장되고, 복수의 스캔 배선(SL) 및 고전위 전원 배선(VDD)의 제3 층(VDD3)은 행 방향으로 연장된다. 그리고 복수의 서브 화소(SP) 각각에는 제1 트랜지스터(TR1), 제2 트랜지스터, 제3 트랜지스터 및 스토리지 커패시터(ST)가 배치될 수 있다.
먼저, 고전위 전원 배선(VDD)의 제1 층(VDD1)이 기판(110) 상에 배치될 수 있다. 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달하는 배선으로, 제1 층(VDD1), 제2 층(VDD2) 및 제3 층(VDD3)을 포함한다. 고전위 전원 배선(VDD)의 제1 층(VDD1)은 복수의 서브 화소(SP) 각각에서 열 방향으로 연장될 수 있다.
차광층(LS)이 기판(110) 상에 배치될 수 있다. 차광층(LS)은 고전위 전원 배선(VDD)의 제1 층(VDD1)과 동일 층에 배치되며, 동일 물질로 이루어질 수 있다. 차광층(LS)은 기판(110) 하부에서 후술할 제2 트랜지스터의 제2 액티브층(ACT2)으로 입사하는 광을 차단하여, 누설 전류를 최소화할 수 있다.
버퍼층(111)이 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS) 상에 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터, 제3 트랜지스터 및 스토리지 커패시터(ST)가 버퍼층(111) 상에 배치될 수 있다.
먼저, 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 액티브층(ACT1)이 버퍼층(111) 상에 배치될 수 있다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(113)이 제1 액티브층(ACT1) 상에 배치될 수 있다. 게이트 절연층(113)은 제1 액티브층(ACT1)과 제1 게이트 전극(GE1)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(GE1)이 게이트 절연층(113) 상에 배치될 수 있다. 제1 게이트 전극(GE1)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(112)이 제1 게이트 전극(GE1) 상에 배치될 수 있다. 제1 패시베이션층(112)에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제1 액티브층(ACT1)에 접속하기 위한 컨택홀이 형성될 수 있다. 제1 패시베이션층(112)은 제1 패시베이션층(112) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 제1 패시베이션층(112) 상에 배치된다. 제1 드레인 전극(DE1)은 데이터 배선(DL)에 연결될 수 있고, 제1 소스 전극(SE1)은 제2 트랜지스터의 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 실시예에서는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제2 게이트 전극(GE2) 및 데이터 배선(DL)과 연결된 것으로 설명하였으나, 트랜지스터의 타입에 따라 제1 소스 전극(SE1)이 데이터 배선(DL)에 연결되고, 제1 드레인 전극(DE1)이 제2 트랜지스터의 제2 게이트 전극(GE2)에 연결될 수 있으며, 이에 제한되지 않는다.
제1 트랜지스터(TR1)는 제1 게이트 전극(GE1)이 스캔 배선(SL)에 연결되어, 스캔 신호에 따라 턴 온(Turn-on) 또는 턴 오프(Turn-off) 될 수 있다. 제1 트랜지스터(TR1)는 스캔 신호에 기초하여 데이터 전압을 제2 트랜지스터의 제2 게이트 전극(GE2)으로 전달할 수 있고, 스위칭 트랜지스터로 지칭될 수 있다.
한편, 제1 게이트 전극(GE1)과 함께 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)이 게이트 절연층(113) 상에 배치될 수 있다. 복수의 데이터 배선(DL) 및 기준 배선(RL)은 제1 게이트 전극(GE1)과 동일 물질 및 동일 공정으로 형성될 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선이다. 복수의 데이터 배선(DL)은 데이터 전압을 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다.
복수의 기준 배선(RL)은 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 복수의 기준 배선(RL)은 기준 전압을 복수의 서브 화소(SP) 각각의 제3 트랜지스터로 전달할 수 있다.
복수의 서브 화소(SP) 각각에 제2 트랜지스터가 배치될 수 있다. 제2 트랜지스터는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다. 제2 액티브층(ACT2)이 버퍼층(111) 상에 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(113)이 제2 액티브층(ACT2) 상에 배치되고, 제2 게이트 전극(GE2)이 게이트 절연층(113) 상에 배치될 수 있다. 제2 게이트 전극(GE2)은 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(112)이 제2 게이트 전극(GE2) 상에 배치되고, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 제1 패시베이션층(112) 상에 배치될 수 있다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 전기적으로 연결된다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에 고전위 전원 배선(VDD)과 전기적으로 연결된다. 제2 드레인 전극(DE2)은 고전위 전원 배선(VDD)의 제1 층(VDD1)과 제2 층(VDD2) 사이에 배치되어 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다.
제2 트랜지스터는 제2 게이트 전극(GE2)이 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 연결되어, 제1 트랜지스터(TR1)의 턴 온 시 전달되는 데이터 전압에 의해 턴 온 될 수 있다. 그리고 턴 온 된 제2 트랜지스터는 고전위 전원 배선(VDD)으로부터의 고전위 전원 전압에 기초하여 구동 전류를 발광 소자(130)로 전달할 수 있으므로, 구동 트랜지스터로 지칭될 수 있다.
제3 트랜지스터가 복수의 서브 화소(SP) 각각에 배치될 수 있다. 제3 트랜지스터는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다. 제3 액티브층(ACT3)이 버퍼층(111) 상에 배치될 수 있다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(113)이 제3 액티브층(ACT3) 상에 배치되고, 제3 게이트 전극(GE3)이 게이트 절연층(113) 상에 배치될 수 있다. 제3 게이트 전극(GE3)은 스캔 배선(SL)과 전기적으로 연결되고, 제3 트랜지스터는 스캔 배선(SL)으로부터 스캔 신호에 의해 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
다만, 제3 게이트 전극(GE3) 및 제1 게이트 전극(GE1)이 동일한 스캔 배선(SL)에 연결된 것으로 설명하였으나, 제3 게이트 전극(GE3)은 제1 게이트 전극(GE1)과 서로 다른 스캔 배선(SL)에 연결될 수도 있으며, 이에 제한되지 않는다.
제1 패시베이션층(112)이 제3 게이트 전극(GE3) 상에 배치되고, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 제1 패시베이션층(112) 상에 배치될 수 있다. 제3 소스 전극(SE3)은 제2 소스 전극(SE2)과 일체로 형성되어, 제3 액티브층(ACT3)과 전기적으로 연결되는 동시에 제2 트랜지스터의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 그리고 제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다.
구동 트랜지스터인 제2 트랜지스터의 제2 소스 전극(SE2), 기준 배선(RL) 및 스토리지 커패시터(ST)와 전기적으로 연결된 제3 트랜지스터는 센싱 트랜지스터로 지칭될 수 있다.
스토리지 커패시터(ST)가 복수의 서브 화소(SP) 각각에 배치될 수 있다. 스토리지 커패시터(ST)는 제1 커패시터 전극(ST1) 및 제2 커패시터 전극(ST2)을 포함한다. 스토리지 커패시터(ST)는 제2 트랜지스터의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되고, 전압을 저장하여 발광 소자(130)가 발광하는 동안 제2 트랜지스터의 게이트 전극의 전압 레벨을 일정하게 유지시킬 수 있다.
제1 커패시터 전극(ST1)은 제2 트랜지스터의 제2 게이트 전극(GE2)과 일체로 이루어질 수 있다. 이에, 제1 커패시터 전극(ST1)은 제2 트랜지스터의 제2 게이트 전극(GE2) 및 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
커패시터 전극(ST2)이 제1 패시베이션층(112)을 사이에 두고 제1 커패시터 전극(ST1) 상에 제2 배치될 수 있다. 제2 커패시터 전극(ST2)은 제2 트랜지스터의 제2 소스 전극(SE2)이자 제3 트랜지스터의 제3 소스 전극(SE3)과 일체로 이루어질 수 있다. 따라서, 제2 커패시터 전극(ST2)은 제2 트랜지스터 및 제3 트랜지스터와 전기적으로 연결될 수 있다.
한편, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제2 커패시터 전극(ST2)과 함께 제1 패시베이션층(112) 상에 복수의 스캔 배선(SL)이 배치될 수 있다.
복수의 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호를 전달하는 배선이다. 복수의 스캔 배선(SL)은 스캔 신호를 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 스캔 배선(SL) 각각은 행 방향으로 연장되며, 동일 행에 배치된 복수의 서브 화소(SP)로 스캔 신호를 전달할 수 있다.
다음으로, 복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터, 제3 트랜지스터 및 스토리지 커패시터(ST) 상에 오버 코팅층(114)이 배치된다. 오버 코팅층(114)은 복수의 트랜지스터가 배치된 기판(110)의 상부를 평탄화할 수 있다. 오버 코팅층(114)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(115)이 오버 코팅층(114) 상에 배치될 수 있다. 제2 패시베이션층(115)은 제2 패시베이션층(115) 하부의 구성을 보호하고, 제2 패시베이션층(115) 상에 형성되는 구성의 점착력을 향상시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 설계에 따라 제2 패시베이션층(115)은 생략될 수도 있으며, 이에 제한되지 않는다.
고전위 전원 배선(VDD)의 제2 층(VDD2), 복수의 조립 배선(120) 및 연결 전극(CE)이 제2 패시베이션층(115) 상에 배치될 수 있다.
제2 층(VDD2)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장되며, 제1 층(VDD1)과 중첩할 수 있다. 제1 층(VDD1)과 제2 층(VDD2)은 제1 층(VDD1)과 제2 층(VDD2) 사이에 형성된 절연층들에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다. 제2 층(VDD2)은 제1 조립 배선(121)의 제1 도전층(121a) 또는 제2 도전층(121b)과 동일 물질 및 동일 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
복수의 조립 배선(120)은 디스플레이 장치(100)의 제조 시 복수의 발광 소자(130)를 정렬하기 위한 전기장을 발생시키고, 디스플레이 장치(100)의 구동 시 복수의 발광 소자(130)로 저전위 전원 전압을 공급하는 배선이다. 이에, 조립 배선(120)은 저전위 전원 배선으로 지칭될 수 있다. 복수의 조립 배선(120)은 동일한 라인에 배치된 복수의 서브 화소(SP)를 따라 열 방향으로 배치된다. 복수의 조립 배선(120)은 동일 열에 배치된 복수의 서브 화소(SP)에 중첩하도록 배치될 수 있다. 복수의 조립 배선(120) 중 한 쌍의 조립 배선(120)은 하나의 서브 화소(SP)에 중첩하도록 배치될 수 있다.
복수의 조립 배선(120)은 도전성 물질, 예를 들어, 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등의 물질로 이루어질 수 있으며, 이에 제한되는 것은 아니다.
복수의 조립 배선(120)은 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)을 포함한다. 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 교대로 배치될 수 있다. 그리고 복수이 서브 화소(SP) 각각에서 하나의 제1 조립 배선(121)과 하나의 제2 조립 배선(122)은 서로 인접하게 배치될 수 있다.
복수의 제1 조립 배선(121) 각각은 제1 도전층(121a) 및 제2 도전층(121b)을 포함할 수 있다. 제1 도전층(121a)이 제2 패시베이션층(115) 상에 배치될 수 있다. 제1 도전층(121a)은 복수의 발광 소자(130)가 안착되는 개구부(118a)에 중첩하도록 배치된다. 예를 들어, 제1 도전층(121a)은 적어도 일부분이 개구부(118a)에 중첩하도록 배치될 수 있다.
제3 패시베이션층(116)이 제1 도전층(121a) 상에 배치될 수 있다. 제3 패시베이션층(116)은 제3 패시베이션층(116) 하부의 구성을 보호하고, 제3 패시베이션층(116) 상에 형성되는 구성의 점착력을 향상시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
그리고 제3 패시베이션층(116)은 복수의 개구부(118a)에 중첩하는 제1 조립 배선(121)의 제1 도전층(121a)을 덮도록 배치된다. 이에, 제1 도전층(121a)를 덮는 제3 패시베이션층(116)에 의해 제1 도전층(121a)과 발광 소자(130)는 직접적으로 연결되지 않을 수 있다.
제1 평탄화층(117)이 제3 패시베이션층(116) 상에 배치될 수 있다. 제1 평탄화층(117)은 제1 조립 배선(121)의 제1 도전층(121a)과는 중첩하지 않도록 형성될 수 있다. 제1 평탄화층(117)으로부터 제1 도전층(121a)을 덮는 제3 패시베이션층(116)의 일부분이 노출될 수 있다. 제1 평탄화층(117)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
복수의 제1 조립 배선(121) 각각의 제2 도전층(121b)이 제1 평탄화층(117) 상에 배치될 수 있다. 제2 도전층(121b)의 일부분은 제3 패시베이션층(116) 및 제1 도전층(121a) 상에 배치되고, 제2 도전층(121b)의 나머지 부분은 제1 평탄화층(117) 상에 배치될 수 있다. 제2 도전층(121b)은 제3 패시베이션층(116)에 형성된 컨택홀을 통해 제1 도전층(121a)과 전기적으로 연결될 수 있다.
한편, 제1 조립 배선(121)의 제2 도전층(121b)은 기판(110) 상에서 열 방향으로 연장되어, 동일 라인의 복수의 서브 화소(SP)에 배치될 수 있다. 즉, 제2 도전층(121b)은 복수의 서브 화소(SP)를 가로지르는 배선 형태로 배치될 수 있다. 이와 달리, 제1 도전층(121a)은 복수의 개구부(118a)에 대응하도록 배치된 도전성 패턴일 수 있다. 제1 도전층(121a)은 복수의 개구부(118a)에만 대응하도록 부분적으로 배치될 수 있다. 예를 들어, 하나의 제1 조립 배선(121)은 복수의 개구부(118a) 각각에 중첩하는 복수의 제1 도전층(121a) 및 복수의 제1 도전층(121a)과 연결되는 하나의 제2 도전층(121b)으로 이루어질 수 있다.
한편, 개구부(118a)에 중첩하는 제1 도전층(121a)의 두께는 제2 도전층(121b)의 두께보다 얇을 수 있다. 개구부(118a)에 중첩하는 제1 도전층(121a)의 두께를 저감하여, 발광 소자(130)를 개구부(118a) 내에 안정적으로 자가 조립할 수 있다. 만약, 복수의 제1 조립 배선(121) 각각의 제1 도전층(121a)의 두께가 두꺼운 경우, 개구부(118a)의 깊이가 감소하여 발광 소자(130)가 안정적으로 배치되기 어려울 수도 있다. 그러나, 제1 도전층(121a)의 두께를 저감하는 경우, 개구부(118a)의 깊이를 확보할 수 있고, 제1 도전층(121a)이 배치된 영역과 제1 도전층(121a)이 배치되지 않은 영역 간의 단차를 저감할 수 있다.
따라서, 개구부(118a)에 중첩하는 제1 도전층(121a)의 두께를 상대적으로 얇게 형성하여 발광 소자(130)를 개구부(118a) 내에 안정적으로 자가 조립할 수 있는 기술적 효과가 있다.
한편, 제1 도전층(121a)의 두께가 감소할수록 저항이 증가하여 발열 등의 문제가 발생할 수도 있다. 이에, 제1 도전층(121a)과 연결되는 제2 도전층(121b)의 두께를 향상시켜, 복수의 제1 조립 배선(121)의 저항을 낮출 수 있다. 또한, 상대적으로 얇은 두께를 가져 높은 저항을 갖는 제1 도전층(121a)을 제2 도전층(121b)처럼 배선 형태로 형성하는 경우, 저항으로 인해 발열 등의 문제가 발생할 수 있다. 이에, 상대적으로 두꺼운 두께를 갖는 제2 도전층(121b)만 복수의 서브 화소(SP)를 가로지르는 배선 형태로 형성하여, 제1 조립 배선(121)에서 저항으로 인한 발열이나 소비 전력 등의 문제를 최소화할 수 있는 기술적 효과가 있다.
한편, 제2 도전층(121b)은 제1 도전층(121a)과 컨택하는 부분을 제외하고 나머지 부분이 제1 평탄화층(117) 상에 배치된다. 발광 소자(130)의 자가 조립 시, 동일 라인에 배치된 복수의 서브 화소(SP)를 따라 배치된 제2 도전층(121b)과 복수의 서브 화소(SP) 각각에 배치된 각종 배선 사이에 기생 커패시턴스가 발생할 수 있다. 예를 들어, 제2 도전층(121b)과 데이터 배선(DL) 사이에 기생 커패시턴스가 발생할 수 있다.
이 경우, 기생 커패시턴스로 인해 제2 도전층(121b)에 인가되는 전압이 변동될 수 있고, 발광 소자(130)의 자가 조립률이 저하될 수도 있다. 이에, 제2 도전층(121b)을 제1 평탄화층(117) 상에 배치하여, 제1 평탄화층(117) 및 오버 코팅층(114) 아래의 각종 배선과의 제2 도전층(121b) 간의 간격을 증가시킬 수 있고, 기생 커패시턴스를 저감할 수 있는 기술적 효과가 있다.
복수의 제2 조립 배선(122) 각각은 제3 도전층(122a) 및 제4 도전층(122b)을 포함한다. 제3 도전층(122a)이 제2 패시베이션층(115) 상에 배치될 수 있다. 제3 도전층(122a)은 복수의 발광 소자(130)가 안착되는 개구부(118a)에 중첩하도록 배치된다. 그리고 제3 도전층(122a)은 제1 조립 배선(121)의 제1 도전층(121a)과 인접하게 배치될 수 있다. 예를 들어, 하나의 개구부(118a)에는 하나의 제1 도전층(121a) 및 하나의 제3 도전층(122a)이 중첩하도록 배치될 수 있다.
제3 패시베이션층(116)이 제3 도전층(122a) 상에 배치된다. 제3 도전층(122a)과 발광 소자(130) 사이에 제3 패시베이션층(116)이 배치되므로, 제3 도전층(122a)과 발광 소자(130)는 직접적으로 연결되지 않을 수 있다.
제1 평탄화층(117)이 제3 패시베이션층(116) 상에 배치될 수 있다. 제1 평탄화층(117)은 제2 조립 배선(122)의 제3 도전층(122a)과는 중첩하지 않도록 형성될 수 있다. 제1 평탄화층(117)으로부터 제3 도전층(122a)을 덮는 제3 패시베이션층(116)의 일부분이 노출될 수 있다.
제1 평탄화층(117) 상에 복수의 제2 조립 배선(122) 각각의 제4 도전층(122b)이 배치된다. 제4 도전층(122b)의 일부분은 제3 패시베이션층(116) 및 제3 도전층(122a) 상에 배치되고, 제4 도전층(122b)의 나머지 부분은 제1 평탄화층(117) 상에 배치될 수 있다. 제4 도전층(122b)은 제3 패시베이션층(116)에 형성된 컨택홀을 통해 제3 도전층(122a)과 전기적으로 연결될 수 있다. 한편, 제2 조립 배선(122)의 제4 도전층(122b)도 제1 조립 배선(121)의 제2 도전층(121b)처럼 기판(110) 상에서 열 방향으로 연장되어, 동일 라인의 복수의 서브 화소(SP)에 배치될 수 있다. 즉, 제4 도전층(122b)은 복수의 서브 화소(SP)를 가로지르는 배선 형태로 배치될 수 있다. 이와 달리, 제3 도전층(122a)은 복수의 개구부(118a)에 대응하도록 배치된 도전성 패턴일 수 있다. 제3 도전층(122a)은 복수의 개구부(118a)에만 대응하도록 부분적으로 배치될 수 있다. 예를 들어, 하나의 제2 조립 배선(122)은 복수의 개구부(118a) 각각에 중첩하는 복수의 제3 도전층(122a) 및 복수의 제3 도전층(122a)과 연결되는 하나의 제4 도전층(122b)으로 이루어질 수 있다.
한편, 개구부(118a)에 중첩하는 제3 도전층(122a)의 두께는 제4 도전층(122b)의 두께보다 얇을 수 있다. 개구부(118a)에 중첩하는 제3 도전층(122a)의 두께를 저감하여, 발광 소자(130)를 개구부(118a) 내에 안정적으로 자가 조립할 수 있다. 만약, 복수의 제2 조립 배선(122) 각각의 제3 도전층(122a)의 두께가 두꺼운 경우, 개구부(118a)의 깊이가 감소하여 발광 소자(130)가 안정적으로 배치되기 어려울 수도 있다. 그러나, 제3 도전층(122a)의 두께를 저감하는 경우, 개구부(118a)의 깊이를 확보할 수 있고, 제3 도전층(122a)이 배치된 영역과 제3 도전층(122a)이 배치되지 않은 영역 간의 단차를 저감할 수 있다. 따라서, 복수의 개구부(118a)에 중첩하는 제3 도전층(122a)의 두께를 상대적으로 얇게 형성하여 발광 소자(130)를 개구부(118a) 내에 안정적으로 자가 조립할 수 있다.
한편, 제3 도전층(122a)의 두께가 감소할수록 저항이 증가하여 발열 등의 문제가 발생할 수도 있다. 이에, 제3 도전층(122a)과 연결되는 제4 도전층(122b)의 두께를 향상시켜, 복수의 제2 조립 배선(122)의 저항을 낮출 수 있다. 또한, 상대적으로 얇은 두께를 가져 높은 저항을 갖는 제3 도전층(122a)을 제4 도전층(122b)처럼 배선 형태로 형성하는 경우, 저항으로 인해 발열 등의 문제가 발생할 수 있다. 이에, 상대적으로 두꺼운 두께를 갖는 제4 도전층(122b)만 복수의 서브 화소(SP)를 가로지르는 배선 형태로 형성하여, 제2 조립 배선(122)에서 저항으로 인한 발열이나 소비 전력 등의 문제를 최소화할 수 있다.
한편, 제4 도전층(122b)은 제3 도전층(122a)과 컨택하는 부분을 제외하고 나머지 부분이 제1 평탄화층(117) 상에 배치될 수 있다. 발광 소자(130)의 자가 조립 시, 동일 라인에 배치된 복수의 서브 화소(SP)를 따라 배치된 제4 도전층(122b)과 복수의 서브 화소(SP) 각각에 배치된 각종 배선 사이에 기생 커패시턴스가 발생할 수 있다. 이 경우, 기생 커패시턴스로 인해 제4 도전층(122b)에 인가되는 전압이 변동될 수 있고, 발광 소자(130)의 자가 조립률이 저하될 수도 있다. 이에, 제4 도전층(122b)을 제1 평탄화층(117) 상에 배치하여, 제1 평탄화층(117) 및 오버 코팅층(114) 아래의 각종 배선과의 제4 도전층(122b) 간의 간격을 증가시킬 수 있고, 기생 커패시턴스를 저감할 수 있다.
복수의 서브 화소(SP) 각각에 연결 전극(CE)이 배치될 수 있다. 연결 전극(CE)은 제2 패시베이션층(115)에 형성된 컨택홀을 통해 제2 커패시터 전극(ST2)이자 제2 트랜지스터의 제2 소스 전극(SE2)과 전기적으로 연결된다. 연결 전극(CE)은 발광 소자(130)와 구동 트랜지스터인 제2 트랜지스터를 전기적으로 연결하기 위한 전극이다. 예를 들어, 연결 전극(CE)은 제1 조립 배선(121)의 제1 도전층(121a) 및/또는 제2 도전층(121b)과 동일 층에서 동일 물질로 형성될 수 있다. 다만, 연결 전극(CE)은 조립 배선(120) 외에 다른 물질로 형성될 수도 있으며, 이에 제한되지 않는다.
제2 평탄화층(118)이 복수의 조립 배선(120) 및 연결 전극(CE) 상에 배치될 수 있다. 제2 평탄화층(118)은 복수의 조립 배선(120)을 덮도록 배치될 수 있다. 제2 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
한편, 제2 평탄화층(118)은 제1 조립 배선(121)의 제1 도전층(121a) 및 제2 조립 배선(122)의 제3 도전층(122a)에 중첩하는 일부 영역이 오픈되어, 복수의 발광 소자(130)가 안착되는 개구부(118a)가 형성될 수 있다. 하나의 서브 화소(SP)에서 개구부(118a)는 하나 이상 배치될 수도 있다. 예를 들어, 하나의 서브 화소(SP)에 1개의 개구부(118a)가 배치될 수도 있고, 2개의 개구부(118a)가 배치될 수 있다. 복수의 개구부(118a)는 복수의 발광 소자(130)가 배치되는 홈으로 포켓 등으로 지칭될 수 있다. 복수의 개구부(118a)는 복수의 조립 배선(120)과 중첩하도록 형성될 수 있다. 하나의 개구부(118a)는 하나의 서브 화소(SP)에서 서로 이웃하게 배치된 한 쌍의 조립 배선(120)과 중첩할 수 있다.
예를 들어, 제2 평탄화층(118)의 개구부(118a)는 제1 조립 배선(121)의 제1 도전층(121a) 및 제2 조립 배선(122)의 제3 도전층(122a)과 중첩할 수 있다. 이에, 복수의 개구부(118a)에 중첩하는 한 쌍의 조립 배선(120) 간의 전기장에 의해 발광 소자(130)가 개구부(118a) 내에 자가 조립될 수 있다.
한편, 제2 평탄화층(118)은 제1 조립 배선(121)의 제2 도전층(121b) 및 제2 조립 배선(122)의 제4 도전층(122b)보다 개구부(118a) 내측으로 돌출되어 있다. 개구부(118a)에서 제2 평탄화층(118)의 측벽은 제2 도전층(121b)의 일단 및 제4 도전층(122b)의 일단보다 발광 소자(130)에 인접하게 배치된다. 제2 평탄화층(118)이 제2 도전층(121b) 및 제4 도전층(122b)보다 개구부(118a) 내측으로 돌출됨에 따라, 발광 소자(130) 조립 시, 제2 도전층(121b) 및 제4 도전층(122b)과 발광 소자(130)가 직접적으로 접촉하는 것을 방지할 수 있다.
이때, 복수의 개구부(118a)에서 제2 도전층(121b)과 제2 평탄화층(118), 제4 도전층(122b)과 제2 평탄화층(118)은 언더컷 구조를 이룰 수 있다. 제2 평탄화층(118)이 제2 도전층(121b) 및 제4 도전층(122b)을 덮도록 배치되지만, 개구부(118a)에서 제2 평탄화층(118)의 측벽 중 하측 부분은
개구부(118a)에서부터 제2 도전층(121b)의 일단까지의 공간과 개구부(118a)에서 제4 도전층(122b)의 일단까지의 공간이 제2 평탄화층(118)으로 채워지지 않고, 제2 도전층(121b)의 단부 및 제4 도전층(122b)의 단부는 제2 평탄화층(118)으로부터 노출될 수 있다.
복수의 개구부(118a) 각각에 복수의 발광 소자(130)가 배치될 수 있다. 복수의 발광 소자(130)는 전류에 의해 빛을 발광하는 발광 소자(130)이다. 복수의 발광 소자(130)는 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(130)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 또한, 복수의 발광 소자(130)는 동일한 색상의 광을 발광하는 발광 소자(130)로 이루어지고, 복수의 발광 소자(130)로부터 광을 다른 색상의 광으로 변환하는 별도의 광 변환 부재를 사용하여 다양한 색상의 영상을 표시할 수도 있으며, 이에 제한되는 것은 아니다. 예를 들어, 발광 소자(130)는 LED(Light Emitting Diode) 또는 마이크로 LED일 수 있으나, 이에 제한되지 않는다.
복수의 발광 소자(130) 각각은 제1 반도체층(131), 제2 반도체층(133), 발광층(132), 제1 전극(134) 및 제2 전극(135)을 포함한다.
도 3을 참조하면, 제2 반도체층(133)이 제1 반도체층(131) 상에 배치될 수 있다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 AlInGaP계 반도체층을 포함할 수 있으며, 예를 들어 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(131)과 제2 반도체층(133) 사이에 발광층(132)이 배치될 수 있다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제 제1 전극(134)이 1 반도체층(131) 하면에 배치되고, 제2 반도체층(133) 상면에 제2 전극(135)이 배치된다. 제1 전극(134)은 조립 배선(120)과 전기적으로 연결되는 전극이고, 제2 전극(135)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 제1 전극(134) 및 제2 전극(135)은 도전성 물질로 형성될 수 있다. 다만, 제1 전극(134)은 설계에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
한편, 도면에 도시되지는 않았으나, 복수의 발광 소자(130) 각각의 일부분을 둘러싸는 절연층이 배치될 수 있다. 구체적으로, 절연층은 복수의 발광 소자(130)의 외측면 중 적어도 발광 소자(130)의 측면을 덮을 수 있다. 발광 소자(130)에 절연층을 형성하여 발광 소자(130)를 보호하고, 제1 전극(134) 및 제2 전극(135) 형성 시 제1 반도체층(131)과 제2 반도체층(133)의 전기적인 쇼트를 방지할 수 있다.
개구부(118a)에서 발광 소자(130)의 하측 측면을 둘러싸는 도전성 연결 부재(140)가 배치된다. 도전성 연결 부재(140)는 개구부(118a) 내측의 공간에 충진되어, 발광 소자(130)를 고정할 수 있다. 또한, 도전성 연결 부재(140)는 개구부(118a) 내측에 충진되며, 발광 소자(130)의 제1 반도체층(131) 및 제1 전극(134)과 조립 배선(120)을 전기적으로 연결할 수 있다. 예를 들어, 제1 반도체층(131) 및 제1 전극(134)을 둘러싸는 도전성 연결 부재(140)는 제2 평탄화층(118)과 제3 패시베이션층(116) 사이의 빈 공간에까지 충진되어 제2 도전층(121b)에 접할 수 있다.
따라서, 도전성 연결 부재(140)에 의해 조립 배선(120)의 제2 도전층(121b) 및 발광 소자(130)의 제1 반도체층(131)이 전기적으로 연결될 수 있다. 도전성 연결 부재(140)는 은(Ag) 등의 도전성 물질로 이루어져, 잉크젯 프린팅 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
개구부(118a) 내측에 절연 부재(150)가 배치된다. 절연 부재(150)는 개구부(118a) 내측에 충진되어, 도전성 연결 부재(140)를 덮을 수 있고, 발광 소자(130)의 측면을 둘러쌀 수 있다. 예를 들어, 절연 부재(150)는 발광층(132)을 포함하는 발광 소자(130)의 측면 일부분을 둘러쌀 수 있고, 개구부(118a)에서 노출된 도전성 연결 부재(140)를 모두 덮을 수 있다. 이에, 후술할 화소 전극(PE)과 도전성 연결 부재(140)가 전기적으로 연결되어 쇼트 불량이 발생하는 것을 방지할 수 있는 기술적 효과가 있다.
화소 전극(PE)이 절연 부재(150) 및 제2 평탄화층(118) 상에 배치된다. 화소 전극(PE)은 복수의 발광 소자(130)와 연결 전극(CE)을 전기적으로 연결하기 위한 전극이다. 화소 전극(PE)은 제2 평탄화층(118) 및 제1 평탄화층(117)에 형성된 컨택홀을 통해 개구부(118a)의 발광 소자(130)와 연결 전극(CE)에 전기적으로 연결될 수 있다. 따라서, 화소 전극(PE)을 통해 발광 소자(130)의 제2 전극(135), 연결 전극(CE) 및 제2 트랜지스터가 전기적으로 연결될 수 있다.
한편, 디스플레이 장치(100)는 발광 소자(130)에서 발광된 빛이 방출되는 방향에 따라 탑 에미션 (top emission) 또는 바텀 에미션(bottom emission) 방식으로 구성될 수 있다.
탑 에미션 방식은 발광 소자(130)에서 발광된 빛이 발광 소자(130)가 배치된 기판(110)의 상부로 발광되는 방식이다. 탑 에미션 방식인 경우, 발광 소자(130)에서 발광된 빛을 기판(110)의 상부로, 즉, 화소 전극(PE) 측으로 진행시키기 위해, 발광 소자(130) 하부에 반사층이 형성될 수 있다. 이 경우, 화소 전극(PE)은 투명한 도전성 물질로 이루어질 수 있다.
바텀 에미션 방식은 발광 소자(130)에서 발광된 빛이 발광 소자(130)가 배치된 기판(110)의 하부로 발광되는 방식이다. 바텀 에미션 방식인 경우, 발광 소자(130)에서 발광된 빛을 기판(110)의 하부로 진행시키기 위해, 화소 전극(PE)은 반사율이 높은 금속 물질로 이루어질 수 있다.
이하에서는 실시예에 따른 디스플레이 장치(100)가 탑 에미션 방식인 것으로 가정하여 설명하기로 하나 이에 제한되지 않는다.
실시예에 따른 디스플레이 장치(100)는 탑 에미션 방식이므로, 화소 전극(PE)은 투명한 도전성 물질로 이루어질 수 있다. 예를 들어, 화소 전극(PE)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
그리고 발광 소자(130) 아래 제1 도전층(121a) 및 제3 도전층(122a), 발광 소자(130) 측부의 제2 도전층(121b) 및 제4 도전층(122b)과 발광 소자(130)의 측면을 둘러싸는 도전성 연결 부재(140)는 반사율이 높고, 불투명한 금속 물질로 이루어져, 발광 소자(130)에서 발광되는 광을 기판(110) 상부로 반사시키는 반사판으로 기능할 수 있다. 예를 들어, 조립 배선(120)의 제1 도전층(121a) 및 제2 도전층(121b)은 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 몰리브덴 티타늄(MoTi)으로 이루어지고, 도전성 연결 부재(140)는 은(Ag)으로 이루어져, 발광 소자(130)에서 발광된 광을 기판(110) 상부로 반사시킬 수 있다. 특히, 발광 소자(130) 측부의 도전성 연결 부재(140), 제2 도전층(121b) 및 제4 도전층(122b)은 발광 소자(130)의 측면 방향을 향해 진행하는 광을 기판(110) 상부로 반사시켜 광 효율을 향상시킬 수 있다.
복수의 조립 배선 연결 패턴(120P)이 제2 평탄화층(118) 상에 배치될 수 있다. 복수의 조립 배선 연결 패턴(120P)은 복수의 조립 배선(120)을 서로 전기적으로 연결하는 배선이다. 예를 들어, 조립 배선 연결 패턴(120P)은 제2 평탄화층(118), 제1 평탄화층(117) 및 제3 패시베이션층(116)에 형성된 컨택홀을 통해 복수의 제1 조립 배선(121)의 제2 도전층(121b) 및 복수의 제2 조립 배선(122)의 제4 도전층(122b)에 연결될 수 있다. 이때, 조립 배선 연결 패턴(120P)은 복수의 서브 화소(SP)에서 화소 전극(PE)이 배치되지 않은 영역에 배치될 수 있다.
조립 배선 연결 패턴(120P)을 통해 복수의 조립 배선(120)이 동일한 전위를 가질 수 있다. 즉, 복수의 조립 배선(120) 및 조립 배선 연결 패턴(120P) 모두에 동일한 저전위 전압이 교류로 인가될 수 있다. 이때, 조립 배선 연결 패턴(120P)이 복수의 조립 배선(120)을 연결함에 따라, 복수의 조립 배선(120)에서의 저항을 개선할 수 있고, 전압 강하 현상을 저감할 수 있다.
제2 평탄화층(118) 상에 고전위 전원 배선(VDD)의 제3 층(VDD3)이 배치된다. 제3 층(VDD3)은 다른 열에 배치된 제1 층(VDD1) 및 제2 층(VDD2)을 전기적으로 연결할 수 있다. 예를 들어, 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장되며, 열 방향으로 연장된 고전위 전원 배선(VDD)의 복수의 제2 층(VDD2)을 서로 전기적으로 연결할 수 있다. 그리고 복수의 고전위 전원 배선(VDD)은 제3 층(VDD3)을 통해 메쉬 형태로 연결됨에 따라, 전압 강하 현상이 저감될 수 있다.
제2 평탄화층(118) 상에 블랙 매트릭스(BM)가 배치된다. 블랙 매트릭스(BM)는 제2 평탄화층(118) 상에서 복수의 서브 화소(SP) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 복수의 서브 화소(SP) 간의 혼색을 저감할 수 있다. 블랙 매트릭스(BM)는 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
화소 전극(PE), 제2 평탄화층(118), 블랙 매트릭스(BM) 상에 보호층(119)이 배치된다. 보호층(119)은 보호층(119) 아래의 구성을 보호하기 위한 층으로, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 복수의 개구부(118a)에서 복수의 조립 배선(120)은 발광 소자(130)와 직접적으로 연결되지 않고, 제3 패시베이션층(116)이나 제2 평탄화층(118)에 의해 이격될 수 있다. 발광 소자(130)의 자가 조립 시, 하나의 개구부(118a)에서 서로 이웃하게 배치된 한 쌍의 조립 배선(120)에는 서로 다른 전압이 인가되어야 한다. 발광 소자(130)의 자가 조립 과정에서 발광 소자(130)가 한 쌍의 조립 배선(120) 둘 다에 접촉하여 발생하는 불량을 방지하기 위해, 제1 조립 배선(121)의 제1 도전층(121a) 및 제2 조립 배선(122)의 제3 도전층(122a) 상에는 제3 패시베이션층(116)을 형성하고, 제2 도전층(121b) 및 제4 도전층(122b) 상에 제2 도전층(121b) 및 제4 도전층(122b)보다 개구부(118a) 내측으로 돌출된 제2 평탄화층(118)을 형성하여 발광 소자(130)와 조립 배선(120)이 직접적으로 접촉하는 것을 방지할 수 있는 기술적 효과가 있다.
이하에서는 도 4a 내지 도 4f를 참조하여 실시예에 따른 디스플레이 장치(100)의 제조 방법에 대해 상세히 설명하기로 한다.
도 4a 내지 도 4e는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다. 도 4a 내지 도 4e는 복수의 발광 소자(130)를 개구부(118a)에 자가 조립하는 공정을 설명하기 위한 공정도들이다.
도 4a를 참조하면, 유체(WT)가 채워진 챔버(CB)에 발광 소자(130)를 투입한다. 유체(WT)는 물 등을 포함할 수 있고, 유체(WT)가 채워진 챔버(CB)는 상부가 오픈된 형상일 수 있다.
이어서, 발광 소자(130)가 채워진 챔버(CB) 상에 원장 기판(10)을 위치시킬 수 있다. 원장 기판(10)은 디스플레이 장치(100)를 이루는 복수의 기판(110)으로 구성된 기판(110)으로, 복수의 발광 소자(130)의 자가 조립 시에는 복수의 조립 배선(120)과 제2 평탄화층(118)까지 형성한 원장 기판(10)을 사용할 수 있다.
그리고 조립 배선(120)과 제2 평탄화층(118)까지 형성된 원장 기판(10)을 챔버(CB) 상에 위치시키거나, 챔버(CB) 내에 투입한다. 이때, 제2 평탄화층(118)의 개구부(118a)와 유체(WT)가 서로 마주하도록 원장 기판(10)을 위치시킬 수 있다.
이어서, 원장 기판(10) 상에 자석(MG)을 위치시킬 수 있다. 챔버(CB)의 바닥에 가라앉거나 부유하는 발광 소자(130)들은 자석(MG)의 자기력에 의해 원장 기판(10) 측으로 이동할 수 있다.
이때, 발광 소자(130)는 자기장에 의해 이동하도록 자성체를 포함할 수 있다. 예를 들어, 발광 소자(130)는 철이나 코발트, 니켈과 같은 강자성체 물질을 포함할 수 있다.
다음으로, 도 4b 및 도 4c를 참조하면, 자석(MG)에 의해 제2 평탄화층(118) 측으로 이동한 발광 소자(130)는 조립 배선(120)에 의해 형성된 전기장에 의해 개구부(118a)에 자가 조립될 수 있다.
복수의 조립 배선(120)에는 교류 전압이 인가되어 전기장이 형성될 수 있다. 이러한 전기장에 의해 발광 소자(130)는 유전 분극되어 극성을 가질 수 있다. 그리고 유전 분극된 발광 소자(130)는 유전 영동(Dielectrophoresis, DEP), 즉, 전기장에 의해 특정 방향으로 이동하거나 고정될 수 있다. 따라서, 유전 영동을 이용하여 복수의 발광 소자(130)를 제2 평탄화층(118)의 개구부(118a) 내에 고정시킬 수 있다.
이때, 하나의 개구부(118a)에 중첩하는 한 쌍의 제1 조립 배선(121) 및 제2 조립 배선(122)은 디스플레이 장치(100) 구동 시 동일한 전압이 인가되나, 디스플레이 장치(100) 제조 시 서로 다른 전압이 인가된다. 이를 위해, 디스플레이 장치(100) 제조 시 서로 이웃하는 제1 조립 배선(121) 및 제2 조립 배선(122)은 서로 다른 조립 패드에 연결되어, 서로 다른 전압이 인가될 수 있다.
이와 관련하여 도 4c를 참조하면, 디스플레이 장치(100) 제조 시, 복수의 발광 소자(130)의 자가 조립 시, 복수의 조립 배선(120)은 조립 패드와 연결될 수 있다. 구체적으로, 원장 기판(10) 상에는 디스플레이 장치(100)를 이루는 복수의 기판(110)과 함께 복수의 조립 패드 및 복수의 조립 배선(120) 연결부가 배치된다.
복수의 조립 패드는 복수의 조립 배선(120)에 전압을 인가하기 위한 패드로, 원장 기판(10)을 이루는 복수의 기판(110) 각각에 배치된 복수의 조립 배선(120)과 전기적으로 연결될 수 있다. 복수의 조립 패드는 원장 기판(10)에서 디스플레이 장치(100)의 기판(110) 외측에 형성될 수 있으며, 디스플레이 장치(100)의 제조 공정이 완료되면 디스플레이 장치(100)의 기판(110)과는 분리될 수 있다. 예를 들어, 복수의 조립 배선(120) 중 제1 조립 배선(121)을 제1 조립 패드(PD1)와 연결하고, 제2 조립 배선(122)을 제2 조립 패드(PD2)와 연결하여, 복수의 발광 소자(130)를 정렬하기 위한 전기장을 형성할 수 있다.
이때, 링크 배선(LL)을 이용해 복수의 제1 조립 배선(121)을 하나로 연결하고, 복수의 제2 조립 배선(122) 또한 하나로 연결하여 복수의 조립 배선(120) 모두를 용이하게 조립 패드에 연결할 수 있다. 예를 들어, 복수의 제1 조립 배선(121)은 링크 배선(LL)을 통해 하나로 연결되고, 복수의 제2 조립 배선(122)도 링크 배선(LL)을 통해 하나로 연결될 수 있다.
따라서, 원장 기판(10)을 복수의 발광 소자(130)가 투입된 챔버(CB)에 위치시킨 후, 복수의 조립 패드를 통해 복수의 조립 배선(120)에 교류 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(130)를 개구부(118a)에 용이하게 자가 조립할 수 있다.
다음으로, 복수의 조립 배선(120)의 전기장을 이용해 개구부(118a) 내에 발광 소자(130)를 고정시킨 상태에서 원장 기판(10)을 180° 뒤집을 수 있다. 만약, 복수의 조립 배선(120)에 전압을 인가하지 않은 상태에서 원장 기판(10)을 뒤집는 경우, 복수의 발광 소자(130)가 개구부(118a) 내에서 이탈할 수도 있다. 그러므로, 복수의 조립 배선(120)에 전압을 인가한 상태에서 원장 기판(10)을 뒤집고, 후속 공정을 진행할 수 있다.
그리고 복수의 발광 소자(130)의 자가 조립 공정이 완료된 후, 스크라이빙 라인을 따라 원장 기판(10)을 절단하여 복수의 기판(110)으로 분리할 수 있다. 이후, 복수의 조립 배선(120)을 하나로 연결하는 링크 배선(LL)을 통해 복수의 조립 배선(120)에 용이하게 동일한 전압을 인가할 수 있다. 예를 들어, 디스플레이 장치(100) 구동 시, 복수의 조립 배선(120) 각각을 하나로 연결하는 링크 배선(LL)과 구동 IC를 연결함으로써 복수의 조립 배선(120)에 전압을 인가할 수 있다.
다음으로, 도 4d를 참조하면, 개구부(118a) 내측에 도전성 연결 부재(140)를 형성한다. 개구부(118a) 내측에 도전성 물질을 도포하여 발광 소자(130)의 제1 반도체층(131)과 복수의 조립 배선(120)을 전기적으로 연결할 수 있다.
도 4e를 참조하면, 도전성 연결 부재(140)와 화소 전극(PE)을 절연시키기 위해, 개구부(118a) 내측에 절연 부재(150)를 형성한다. 개구부(118a) 내측을 채우는 절연 부재(150)를 형성하여 화소 전극(PE)과 도전성 연결 부재(140)가 전기적으로 연결되는 것을 방지할 수 있다.
다음으로, 화소 전극(PE)을 절연 부재(150) 및 발광 소자(130) 상에 형성한다. 화소 전극(PE)은 개구부(118a) 내측에서 절연 부재(150)로부터 노출된 발광 소자(130)의 제2 전극(135) 및 제2 반도체층(133)에 전기적으로 연결될 수 있다. 그리고 화소 전극(PE)은 제1 평탄화층(117) 및 제2 평탄화층(118)의 컨택홀을 통해 연결 전극(CE) 및 제2 트랜지스터와 전기적으로 연결될 수 있다. 따라서, 제2 평탄화층(118) 상에 화소 전극(PE)을 형성하여 발광 소자(130)와 제2 트랜지스터를 전기적으로 연결할 수 있다.
마지막으로, 기판(110) 전면에 블랙 매트릭스(BM) 및 보호층(119)을 순차적으로 형성하여 디스플레이 장치(100)의 제조를 완료할 수 있다.
실시예에 따른 디스플레이 장치(100) 및 이의 제조 방법에서는 복수의 발광 소자(130)의 자가 조립을 위한 복수의 조립 배선(120)을 복수의 발광 소자(130)에 저전위 전원 전압을 인가하는 배선으로 활용할 수 있다. 디스플레이 장치(100) 제조 시, 자기장을 이용해 유체(WT) 내에서 부유하는 복수의 발광 소자(130)를 원장 기판(10)에 인접하게 이동시킬 수 있다. 이어서, 복수의 조립 배선(120)에 서로 다른 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(130)는 전기장에 의해 복수의 개구부(118a) 내에 자가 조립될 수 있다. 이때, 저전위 전압을 공급하는 배선을 별도로 형성하고 이를 자가 조립된 복수의 발광 소자(130)에 연결하는 대신, 도전성 연결 부재(140)를 통해 복수의 조립 배선(120)과 발광 소자(130)의 제1 반도체층(131)을 전기적으로 연결할 수 있고, 디스플레이 장치(100) 구동 시 복수의 조립 배선(120)을 복수의 발광 소자(130)에 저전위 전압을 공급하는 배선으로 사용할 수 있다.
따라서, 실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)을 복수의 발광 소자(130)의 자가 조립만이 아니라 복수의 발광 소자(130)의 구동을 위한 배선으로 사용할 수 있는 기술적 효과가 있다.
실시예에 따른 디스플레이 장치(100) 및 이의 제조 방법에서는 조립 배선(120)을 덮는 제2 평탄화층(118)과 복수의 조립 배선(120) 간의 언더컷 구조를 형성하여 복수의 조립 배선(120)과 발광 소자(130)를 연결 시점을 제어할 수 있다. 발광 소자(130)의 자가 조립 시, 제1 조립 배선(121)과 제2 조립 배선(122)에는 서로 다른 전압이 인가되고, 복수의 조립 배선(120)과 발광 소자(130)는 절연된 상태일 수 있다. 그리고 발광 소자(130)의 자가 조립이 완료된 후에는 제1 조립 배선(121) 및 제2 조립 배선(122)은 동일한 전압이 인가되고, 이러한 제1 조립 배선(121) 및 제2 조립 배선(122)을 발광 소자(130)와 전기적으로 연결하여 발광 소자(130)를 구동할 수 있다. 이때, 제1 조립 배선(121)의 제1 도전층(121a) 및 제2 조립 배선(122)의 제3 도전층(122a)은 제3 패시베이션층(116)으로 덮여 있어 자가 조립 과정에서 발광 소자(130)와 분리될 수 있다. 그리고 제1 조립 배선(121)의 제2 도전층(121b) 및 제2 조립 배선(122)의 제4 도전층(122b)은 개구부(118a) 내측으로 돌출된 제2 평탄화층(118)으로 덮여 있어 자가 조립 과정에서 발광 소자(130)와 분리될 수 있다. 이때, 조립 배선(120)보다 개구부(118a) 내측으로 돌출된 제2 평탄화층(118)은 제2 도전층(121b) 및 제4 도전층(122b)과 언더컷 구조를 이룰 수 있고, 제2 도전층(121b) 및 제4 도전층(122b)의 단부는 제2 평탄화층(118)으로부터 노출될 수 있다. 이에, 발광 소자(130)의 자가 조립이 완료된 후, 언더컷 구조에까지 충진되는 도전성 연결 부재(140)를 형성하여 제2 도전층(121b) 및 제4 도전층(122b)을 발광 소자(130)와 전기적으로 연결할 수 있다.
따라서, 실시예에 따른 디스플레이 장치(100)에서는 제2 평탄화층(118)과 조립 배선(120)을 언더컷 구조로 형성하여, 발광 소자(130)의 자가 조립 시에는 발광 소자(130)와 조립 배선(120)을 분리하고, 자가 조립이 완료되면 발광 소자(130)와 조립 배선(120)을 용이하게 전기적으로 연결할 수 있는 기술적 효과가 있다.
실시예에 따른 디스플레이 장치(100) 및 이의 제조 방법에서는 복수의 서브 화소(SP)를 따라 열 방향으로 연장되는 조립 배선(120)의 제2 도전층(121b) 및 제4 도전층(122b)을 제1 평탄화층(117) 상에 형성하여 기생 커패시턴스를 저감할 수 있다. 복수의 조립 배선(120)은 복수의 배선과 복수의 박막 트랜지스터 상에 형성된다. 다만, 복수의 조립 배선(120)과 복수의 배선이나 박막 트랜지스터 간의 거리가 가까울수록 복수의 조립 배선(120)에 기생 커패시턴스 형성 가능성이 증가한다. 예를 들어, 복수의 조립 배선(120)과 데이터 배선(DL) 사이에 기생 커패시턴스가 형성될 수 있다. 다만 발광 소자(130)의 자가 조립 시, 복수의 조립 배선(120)에 인가되는 전압이 기생 커패시턴스에 의해 변동되고 발광 소자(130)의 자가 조립률이 저하될 수 있다. 또한, 디스플레이 장치(100) 구동 시, 저전위 전원 배선으로 기능하는 조립 배선(120)과 다른 배선 간의 기생 커패시턴스는 디스플레이 장치(100) 구동에 영향을 줄 수 있다. 이에, 복수의 서브 화소(SP)를 가로질러 배치되는 제1 조립 배선(121)의 제2 도전층(121b) 및 제2 조립 배선(122)의 제4 도전층(122b)을 제1 평탄화층(117) 상에 배치하여, 제2 도전층(121b) 및 제4 도전층(122b)과 다른 구성 사이의 간격을 증가시킬 수 있고, 기생 커패시턴스를 저감할 수 있다.
따라서, 실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)의 제2 도전층(121b)과 제4 도전층(122b)을 제1 평탄화층(117)에 형성하여 복수의 조립 배선(120)과 다른 구성 간의 기생 커패시턴스를 저감할 수 있는 기술적 효과가 있다.
도 5는 제2 실시예에 따른 디스플레이 장치의 확대 평면도이다. 도 6은 도 5의 VI-VI'에 따른 단면도이다. 제2 실시예에 따른 디스플레이 장치(500)는 제1 실시예의 특징을 채용할 수 있다. 이하, 제2 실시예는 바텀 에미션 방식으로, 발광 소자(130) 상에 복수의 배선 및 복수의 트랜지스터가 배치되는 것을 중점으로 설명하도록 한다.도 5 및 도 6을 참조하면, 버퍼층(111)이 기판(110) 상에 배치되고, 복수의 조립 배선(520)이 버퍼층(111) 상에 배치될 수 있다. 구체적으로, 제1 조립 배선(521)의 제1 도전층(521a) 및 제2 조립 배선(522)의 제3 도전층(522a)이 버퍼층(111) 상에 배치될 수 있다. 제1 도전층(521a) 및 제3 도전층(522a)은 복수의 발광 소자(130)가 안착되는 개구부(514a)에 중첩하도록 배치된다. 제1 도전층(521a)과 제3 도전층(522a)은 일정 간격을 두고 하나의 개구부(514a)에 중첩하도록 배치될 수 있다. 이때, 복수의 발광 소자(130)에 중첩하는 제1 도전층(521a) 및 제3 도전층(522a)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 이루어져, 발광 소자(130)에서 발광된 광을 기판(110) 하부로 방출시킬 수 있다.
제1 패시베이션층(512)이 제1 도전층(521a) 및 제3 도전층(522a) 상에 배치될 수 있다. 제1 패시베이션층(512)은 제1 패시베이션층(512) 하부의 구성을 보호하고, 제3 패시베이션층(116) 상에 형성되는 구성의 점착력을 향상시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(513)이 제1 패시베이션층(512) 상에 배치될 수 있다. 제1 평탄화층(513)은 제1 조립 배선(521)의 제1 도전층(521a) 및 제2 조립 배선(522)의 제3 도전층(522a)과는 중첩하지 않도록 형성될 수 있다. 제1 평탄화층(513)으로부터 제1 도전층(521a)을 덮는 제1 패시베이션층(512)의 일부분이 노출될 수 있다. 제1 평탄화층(513)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 조립 배선(521)의 제2 도전층(521b) 및 제2 조립 배선(522)의 제4 도전층(522b)이 제1 평탄화층(513) 상에 배치될 수 있다. 제1 조립 배선(521)의 제2 도전층(521b)의 일부분은 제1 패시베이션층(512) 및 제1 도전층(521a) 상에 배치되고, 제2 도전층(521b)의 나머지 부분은 제1 평탄화층(513) 상에 배치될 수 있다. 제2 조립 배선(522)의 제4 도전층(522b)의 일부분은 제1 패시베이션층(512) 상에 배치되고, 제4 도전층(522b)의 나머지 부분은 제1 평탄화층(513) 상에 배치될 수 있다. 제2 도전층(521b) 및 제4 도전층(522b) 각각은 제1 패시베이션층(512)에 형성된 컨택홀을 통해 제1 도전층(521a) 및 제3 도전층(522a)과 전기적으로 연결될 수 있다.
제1 평탄화층(513) 및 복수의 조립 배선(520) 상에 제2 평탄화층(514)이 배치된다. 제2 평탄화층(514)은 복수의 조립 배선(520)을 덮도록 배치될 수 있다. 제2 평탄화층(514)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
한편, 제2 평탄화층(514)은 복수의 조립 배선(520)에 중첩하는 일부 영역이 오픈되어, 복수의 발광 소자(130)가 안착되는 복수의 개구부(514a)가 형성될 수 있다. 복수의 개구부(514a) 각각은 제1 조립 배선(521)의 제1 도전층(521a) 및 제2 조립 배선(522)의 제3 도전층(522a)에 중첩하도록 형성될 수 있다. 이에, 복수의 개구부(514a)에 중첩하는 제1 조립 배선(521)과 제2 조립 배선(522) 간의 전기장에 의해 발광 소자(130)가 개구부(514a) 내에 자가 조립될 수 있다.
한편, 제2 평탄화층(514)은 제2 도전층(521b) 및 제4 도전층(522b)보다 개구부(514a) 내측으로 돌출되어 있다. 개구부(514a)에서 제2 평탄화층(514)의 측벽은 제2 도전층(521b)의 일단 및 제4 도전층(522b)의 일단보다 발광 소자(130)에 인접하게 배치된다. 제2 평탄화층(514)이 제2 도전층(521b) 및 제4 도전층(522b)보다 개구부(514a) 내측으로 돌출됨에 따라, 발광 소자(130) 조립 시, 제2 도전층(521b) 및 제4 도전층(522b)과 발광 소자(130)가 직접적으로 접촉하는 것을 방지할 수 있다.
이때, 복수의 개구부(514a)에서 제2 도전층(521b)과 제2 평탄화층(514) 및 제4 도전층(522b)과 제2 평탄화층(514)은 언더컷 구조를 이룰 수 있다. 제2 평탄화층(514)이 제2 도전층(521b) 및 제4 도전층(522b)을 덮도록 배치되지만, 개구부(514a)에서 제2 평탄화층(514)의 측벽의 하측 부분이 일부 제거되어 제2 평탄화층(514)으로부터 제2 도전층(521b)의 일단 및 제4 도전층(522b)의 일단이 노출될 수 있다.
복수의 개구부(514a)에 복수의 발광 소자(130)가 배치된다. 복수의 발광 소자(130) 각각은 제1 반도체층(131), 제2 반도체층(133), 발광층(132), 제1 전극(134) 및 제2 전극(135)을 포함한다.
제2 반도체층(133)이 제1 반도체층(131) 상에 배치될 수 있다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 질화 갈륨(GaN), 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(131)과 제2 반도체층(133) 사이에 발광층(132)이 배치될 수 있다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극(134)이 제1 반도체층(131) 하면에 배치되고, 제2 전극(135)이 제2 반도체층(133) 상면에 배치될 수 있다. 제1 전극(134)은 조립 배선(520)과 전기적으로 연결되는 전극이고, 제2 전극(135)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 제1 전극(134) 및 제2 전극(135)은 도전성 물질로 형성될 수 있다. 다만, 제1 전극(134)은 설계에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
한편, 도면에 도시되지는 않았으나, 복수의 발광 소자(130) 각각의 일부분을 둘러싸는 절연층이 배치될 수 있다. 구체적으로, 절연층은 복수의 발광 소자(130)의 외측면 중 적어도 발광 소자(130)의 측면을 덮을 수 있다. 발광 소자(130)에 절연층을 형성하여 발광 소자(130)를 보호하고, 제1 전극(134) 및 제2 전극(135) 형성 시 제1 반도체층(131)과 제2 반도체층(133)의 전기적인 쇼트를 방지할 수 있다.
개구부(514a)에서 발광 소자(130)의 하측 측면을 둘러싸는 도전성 연결 부재(140)가 배치된다. 도전성 연결 부재(140)는 개구부(514a) 내측의 공간에 충진되어, 발광 소자(130)를 고정할 수 있다.
또한, 도전성 연결 부재(140)는 개구부(514a) 내측에 충진되며, 발광 소자(130)의 제1 반도체층(131) 및 제1 전극(134)과 조립 배선(520)을 전기적으로 연결할 수 있다. 예를 들어, 제1 반도체층(131) 및 제1 전극(134)을 둘러싸는 도전성 연결 부재(140)는 제3 평탄화층(515)과 제3 패시베이션층(116) 사이의 빈 공간에까지 충진되어 제2 도전층(521b) 및 제4 도전층(522b)에 접할 수 있다. 따라서, 도전성 연결 부재(140)에 의해 제1 조립 배선(521), 제2 조립 배선(522) 및 발광 소자(130)의 제1 반도체층(131)은 서로 전기적으로 연결될 수 있다. 도전성 연결 부재(140)는 은(Ag) 등의 도전성 물질로 이루어져, 잉크젯 프린팅 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
개구부(514a) 내측에 절연 부재(150)가 배치된다. 절연 부재(150)는 개구부(514a) 내측에 충진되어, 도전성 연결 부재(140)를 덮을 수 있고, 발광 소자(130)의 측면을 둘러쌀 수 있다. 예를 들어, 절연 부재(150)는 발광층(132)을 포함하는 발광 소자(130)의 측면 일부분을 둘러쌀 수 있고, 개구부(514a)에서 노출된 도전성 연결 부재(140)를 모두 덮을 수 있다. 이에, 후술할 화소 전극(PE)과 도전성 연결 부재(140)가 전기적으로 연결되어 쇼트 불량이 발생하는 것을 방지할 수 있다.
화소 전극(PE)이 절연 부재(150) 및 제2 평탄화층(514) 상에 배치될 수 있다. 화소 전극(PE)은 화소 전극(PE)은 복수의 발광 소자(130)와 제2 트랜지스터를 전기적으로 연결하기 위한 전극이다.
한편, 제2 실시예에 따른 디스플레이 장치(500)는 바텀 에미션 방식의 디스플레이 장치(500)이다. 이 경우, 화소 전극(PE)은 반사율이 높은 금속 물질로 이루어져 발광 소자(130)에서 발광된 광을 기판(110) 하부로 반사시킬 수 있다. 특히, 발광 소자(130)의 상측 부분을 덮는 화소 전극(PE)은 발광 소자(130) 상측 부분의 형상과 대응되도록 형성되어, 오목한 컵 형상의 반사판으로 기능할 수 있다. 또한, 화소 전극(PE)은 빈틈없이 발광 소자(130)의 상측 부분을 모두 덮기 때문에, 발광 소자(130)로부터 발광된 광이 기판(110) 상부로 향하는 것을 최소화할 수 있다.
따라서, 오목한 컵 형상의 화소 전극(PE)이 발광 소자(130) 상측 부분을 모두 덮기 때문에 발광 소자(130)에서 발광된 광을 보다 용이하게 기판(110) 하부로 반사시킬 수 있고, 광 추출 효율이 향상될 수 있는 기술적 효과가 있다.
제1 트랜지스터(TR1), 제2 트랜지스터, 제3 트랜지스터 및 스토리지 커패시터(ST)가 제2 평탄화층(514) 상에 배치될 수 있다.
도 5를 참조하면, 제1 트랜지스터(TR1)가 제2 평탄화층(514) 상에 배치될 수 있다. 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.
제1 트랜지스터(TR1)의 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 제2 평탄화층(514) 상에 배치될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 평탄화층(515)이 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 상에 배치되고, 제1 액티브층(ACT1)이 제3 평탄화층(515) 상에 배치될 수 있다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1) 상에 게이트 절연층(516)이 배치된다. 게이트 절연층(516)은 제1 액티브층(ACT1)과 제1 게이트 전극(GE1)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(GE1)이 게이트 절연층(516) 상에 배치될 수 있다. 제1 게이트 전극(GE1)은 스캔 배선(SL)과 전기적으로 연결되고, 제1 트랜지스터(TR1)는 스캔 배선(SL)으로부터 스캔 신호에 의해 턴 온 또는 턴 오프 될 수 있다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 도 5에서는 설명의 편의를 위해 데이터 배선(DL)이 미도시 되었으나, 제1 트랜지스터(TR1)의 제1 드레인 전극(DE1)은 데이터 배선(DL)과 연결될 수 있다. 데이터 배선(DL)의 배치 및 연결 구조는 설계에 따라 다양하게 구성될 수 있다.
제2 트랜지스터가 제2 평탄화층(514) 상에 배치될 수 있다. 제2 트랜지스터는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다.
제2 액티브층(ACT2)이 제2 평탄화층(514) 및 제3 평탄화층(515) 상에 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(516)이 제2 액티브층(ACT2) 상에 배치되고, 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 게이트 절연층(516) 상에 배치될 수 있다. 제2 게이트 전극(GE2)은 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 소스 전극(SE2), 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 도 5에서는 설명의 편의를 위해 고전위 전원 배선(VDD)이 미도시 되었으나, 제2 트랜지스터의 제2 드레인 전극(DE2)은 고전위 전원 배선(VDD)과 연결될 수 있다. 고전위 전원 배선(VDD)의 배치 및 연결 구조는 설계에 따라 다양하게 구성될 수 있다.
기준 배선(RL)과 제3 트랜지스터가 제2 평탄화층(514) 상에 배치될 수 있다. 제3 트랜지스터는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다.
제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 제2 평탄화층(514) 상에 배치될 수 있다. 제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결되고, 제3 소스 전극(SE3)은 제2 트랜지스터와 전기적으로 연결될 수 있다. 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 평탄화층(515)이 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3) 상에 배치되고, 제3 액티브층(ACT3)이 제3 평탄화층(515) 상에 배치될 수 있다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(516)이 제3 액티브층(ACT3) 상에 배치되고, 제3 게이트 전극(GE3)이 게이트 절연층(516) 상에 배치될 수 있다. 제3 게이트 전극(GE3)은 스캔 배선(SL)과 연결되고, 제3 트랜지스터는 스캔 신호에 의해 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
스토리지 커패시터(ST)가 제2 평탄화층(514) 상에 배치될 수 있다. 스토리지 커패시터(ST)는 제1 커패시터 전극(ST1) 및 제2 커패시터 전극(ST2)을 포함한다. 스토리지 커패시터(ST)는 제2 트랜지스터의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되고, 전압을 저장하여 발광 소자(130)가 발광하는 동안 제2 트랜지스터의 게이트 전극의 전압 레벨을 일정하게 유지시킬 수 있다.
제1 커패시터 전극(ST1)은 화소 전극(PE)과 일체로 이루어질 수 있다. 또한, 제1 커패시터 전극(ST1)은 제2 액티브층(ACT2)을 통해 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다.
제3 평탄화층(515) 및 게이트 절연층(516)을 사이에 두고 제1 커패시터 전극(ST1) 상에 제2 커패시터 전극(ST2)이 배치될 수 있다. 제2 커패시터 전극(ST2)은 제2 트랜지스터의 제2 게이트 전극(GE2)과 일체로 이루어질 수 있다. 이에, 제2 커패시터 전극(ST2)은 제2 트랜지스터의 제2 게이트 전극(GE2) 및 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
조립 배선 연결 패턴(520P)이 제2 평탄화층(514) 상에 배치된다. 복수의 조립 배선 연결 패턴(520P)은 복수의 조립 배선(520)을 서로 전기적으로 연결할 수 있다. 예를 들어, 조립 배선 연결 패턴(520P)은 제2 평탄화층(514)에 형성된 컨택홀을 통해 복수의 조립 배선(520)의 제2 도전층(521b)에 연결될 수 있다. 다만, 조립 배선 연결 패턴(520P)은 제3 평탄화층(515)이나 게이트 절연층(516) 상에 배치될 수도 있으며, 이에 제한되지 않는다.
제2 실시예에 따른 디스플레이 장치(500)는 바텀 에미션 방식을 적용하여, 디스플레이 장치(500)의 광추출 효율을 향상시킬 수 있다. 바텀 에미션 방식의 경우, 발광 소자(130)를 자가 조립한 후, 발광 소자(130) 상에 화소 전극(PE), 복수의 배선 및 복수의 박막 트랜지스터를 형성한다. 이때, 발광 소자(130)를 덮는 화소 전극(PE)을 반사율이 높은 물질로 형성하는 경우, 화소 전극(PE)이 발광 소자(130)에서 발광된 광을 기판(110) 측으로 반사시키는 반사판으로 기능할 수 있다. 또한, 발광 소자(130)의 볼록한 상측 부분을 따라 형성된 화소 전극(PE)은 오목한 컵 형태로 형성될 수 있다. 이에, 발광 소자(130)에서 발광된 광을 효율적으로 발광 소자(130) 하부로 반사시킬 수 있다.
따라서, 제2 실시예에 따른 디스플레이 장치(500)에서는 바텀 에미션 방식으로 디스플레이 장치(500)를 형성하고, 발광 소자(130)를 덮는 화소 전극(PE)이 컵 형태의 반사판으로 기능하여 디스플레이 장치(500)의 광추출 효율을 향상시킬 수 있는 기술적 효과가 있다.
제2 실시예에 따른 디스플레이 장치(500)에서는 발광 소자(130)를 자가 조립한 후, 발광 소자(130) 상에 복수의 배선과 복수의 박막 트랜지스터를 형성하므로, 디스플레이 장치(500)의 구조를 간소화할 수 있다. 디스플레이 장치(500)를 바텀 에미션 방식으로 구성하는 경우, 발광 소자(130)를 자가 조립한 후, 발광 소자(130) 상에 화소 전극(PE)이나 복수의 박막 트랜지스터 등을 형성할 수 있다. 이때, 화소 전극(PE) 상에 복수의 박막 트랜지스터 및 복수의 배선이 형성됨에 따라 디스플레이 장치(500)의 구조를 간소화할 수 있다.
예를 들어, 화소 전극(PE) 상에 바로 제2 트랜지스터가 형성되어 화소 전극(PE)과 제2 트랜지스터를 직접 연결할 수 있으므로, 화소 전극(PE)과 제2 트랜지스터를 연결하는 중간 매개체를 간소화할 수 있다.
예를 들어, 화소 전극(PE)을 스토리지 커패시터(ST)의 커패시터 전극으로도 활용하여 스토리지 커패시터(ST)와 화소 전극(PE)의 형성 공정을 간소화할 수 있다. 또한, 바텀 에미션 방식에서는 조립 배선(520)이 다른 구성보다 먼저 형성되고, 다른 구성은 자가 조립 이후 형성되기 때문에 기생 커패시턴스를 저감하기 위해 조립 배선(520)과 다른 구성 간의 간격을 증가시키기 위해 추가되는 절연층 등을 간소화할 수 있다.
따라서, 제2 실시예에 따른 디스플레이 장치(500)에서는 발광 소자(130)의 자가 조립 이후 복수의 배선과 복수의 박막 트랜지스터를 형성하는 바텀 에미션 방식으로 디스플레이 장치(500)를 구현하여, 디스플레이 장치(500)의 구조를 간소화할 수 있다.
제2 실시예에 따른 디스플레이 장치(500)에서는 바텀 에미션 방식을 적용하여, 발광 소자(130)의 자가 조립 시, 조립 배선(520)의 기생 커패시턴스를 저감하고 조립률을 향상시킬 수 있다. 바텀 에미션 방식에서는 복수의 조립 배선(520)과 제1 평탄화층(513) 및 제2 평탄화층(514)까지 형성된 상태에서 발광 소자(130)를 자가 조립하고, 발광 소자(130) 상에 복수의 박막 트랜지스터 및 복수의 배선 등을 형성할 수 있다. 다르게 말하면, 발광 소자(130)의 자가 조립 시, 복수의 조립 배선(520) 외에 다른 배선이 형성되지 않은 상태이므로 자가 조립 과정에서 복수의 조립 배선(520)과 다른 배선 간의 기생 커패시턴스를 방지할 수 있고, 발광 소자(130)의 조립률을 향상시킬 수 있다.
따라서, 제2 실시예에 따른 디스플레이 장치(500)에서는 발광 소자(130)를 자가 조립한 후, 발광 소자(130) 상에 복수의 배선과 박막 트랜지스터를 형성하는 바텀 에미션 방식으로 디스플레이 장치(500)를 구현하여, 복수의 조립 배선(520)의 기생 커패시턴스를 방지할 수 있고 발광 소자(130)의 자가 조립률을 향상시킬 수 있는 복합적 기술적 효과가 있다.
도 7은 제3 실시예에 따른 디스플레이 장치의 단면도이다. 제3 실시예에 따른 디스플레이 장치(700)는 제2 실시예의 특징을 채용할 수 있다. 이하, 조립 배선(720)의 형태를 중점으로 설명하도록 한다.도 7을 참조하면, 제1 조립 배선(721)의 제2 도전층(721b) 및 제2 조립 배선(722)의 제4 도전층(722b)은 제1 평탄화층(513)과 제1 패시베이션층(512) 사이에 배치된다. 제2 도전층(721b) 및 제4 도전층(722b) 각각은 제1 패시베이션층(512)에 형성된 컨택홀을 통해 제1 도전층(521a) 및 제3 도전층(522a)과 전기적으로 연결될 수 있다.
제2 도전층(721b) 및 제4 도전층(722b) 상에 제1 평탄화층(513) 및 제2 평탄화층(514)이 배치될 수 있다. 제1 평탄화층(513) 및 제2 평탄화층(514)에는 복수의 발광 소자(130)가 배치되는 개구부(514a)가 형성된다. 이때, 제1 평탄화층(513) 및 제2 평탄화층(514)은 제2 도전층(721b) 및 제4 도전층(722b)보다 개구부(514a) 내측으로 돌출될 수 있다. 이에, 발광 소자(130) 조립 시, 제2 도전층(721b) 및 제4 도전층(722b)과 발광 소자(130)가 직접 접촉하는 것을 방지할 수 있다.
그리고 제1 평탄화층(513)은 제2 도전층(721b) 및 제4 도전층(722b)과 언더컷 구조를 이룰 수 있다. 제1 평탄화층(513)이 제2 도전층(721b) 및 제4 도전층(722b)을 덮도록 배치되지만, 개구부(514a)에서부터 제2 도전층(721b)의 일단까지의 공간과 개구부(514a)에서 제4 도전층(722b)의 일단까지의 공간이 제1 평탄화층(513)으로 채워지지 않고, 제2 도전층(721b)의 단부 및 제4 도전층(722b)의 단부는 제1 평탄화층(513)으로부터 노출될 수 있다.
제3 실시예에 따른 디스플레이 장치(700)에서는 조립 배선(720)의 기생 커패시턴스에 제한되지 않고, 조립 배선(720)의 배치를 다양하게 설계할 수 있다. 바텀 에미션 방식의 경우, 복수의 조립 배선(720)과 제1 평탄화층(513) 및 제2 평탄화층(514)까지 형성된 상태에서 발광 소자(130)를 자가 조립하고, 발광 소자(130) 상에 복수의 박막 트랜지스터나 복수의 배선 등을 형성할 수 있다. 즉, 발광 소자(130)의 자가 조립 시, 복수의 조립 배선(720) 외에 다른 배선이 형성되지 않은 상태이므로 복수의 조립 배선(720)과 다른 배선 간의 기생 커패시턴스를 방지할 수 있고, 발광 소자(130)의 조립률을 향상시킬 수 있다. 그러므로, 복수의 조립 배선(720)의 구조를 다른 배선과의 관계를 고려하지 않고 다양하게 설계할 수 있는 기술적 효과가 있다.
예를 들어, 도 7에 도시된 바와 같이 제1 조립 배선(721)의 제2 도전층(721b) 및 제2 조립 배선(722)의 제4 도전층(722b)을 제1 패시베이션층(512) 상에 형성할 수도 있고, 제1 평탄화층(513)에 형성할 수도 있다.
따라서, 제3 실시예에 따른 디스플레이 장치(700)에서는 발광 소자(130)를 자가 조립한 후, 발광 소자(130) 상에 복수의 배선과 박막 트랜지스터를 형성하는 바텀 에미션 방식으로 구성하여, 복수의 조립 배선(720)의 기생 커패시턴스를 방지할 수 있고 복수의 조립 배선(720)의 설계 자유도를 향상시킬 수 있는 기술적 효과가 있다.
도 8은 제4 실시예에 따른 디스플레이 장치의 단면도이다. 제4 실시예에 따른 디스플레이 장치(800)는 제2 실시예의 특징을 채용할 수 있다. 이하, 제2 평탄화층(1814)를 중점으로 설명하도록 한다. 도 8을 참조하면, 제2 평탄화층(814)이 복수의 조립 배선(520) 상에 배치될 수 있다. 제2 평탄화층(814)은 제1 조립 배선(521)의 제2 도전층(521b)과 제2 조립 배선(522)의 제4 도전층(522b)을 덮을 수 있다. 이때, 제2 평탄화층(814)과 제2 도전층(521b)은 언더컷 구조를 이뤄, 제2 평탄화층(814)으로부터 제1 조립 배선(521)의 제2 도전층(521b)의 단부가 노출될 수 있다. 이에, 개구부(814a) 내측에 충진된 도전성 연결 부재(140)는 제2 평탄화층(814)으로부터 노출된 제2 도전층(521b)의 단부에까지 접하여, 발광 소자(130)와 제1 조립 배선(521)이 전기적으로 연결될 수 있다.
반면, 제2 평탄화층(814)은 제2 조립 배선(522)의 제4 도전층(522b)을 모두 덮도록 배치된다. 제1 조립 배선(521)의 제2 도전층(521b)의 단부는 제2 평탄화층(814)으로부터 노출되나, 제2 조립 배선(522)의 제4 도전층(522b)의 단부는 제2 평탄화층(814)으로부터 노출되지 않는다. 그러므로, 개구부(814a) 내측에 충진된 도전성 연결 부재(140)는 제4 도전층(522b)과는 직접적으로 연결될 수 없다.
제3 실시예에 따른 디스플레이 장치(800)에서는 제1 조립 배선(521) 및 제2 조립 배선(522) 중 하나만 개구부(814a) 내측에서 노출되도록 하여, 제1 조립 배선(521)과 제2 조립 배선(522)의 쇼트 불량을 개선할 수 있는 기술적 효과가 있다. 발광 소자(130)의 자가 조립 시 제1 조립 배선(521)과 제2 조립 배선(522)에는 서로 다른 전압이 인가될 수 있다.
다만, 개구부(814a) 내측에서 제2 평탄화층(814)으로부터 제1 조립 배선(521)의 제2 도전층(521b) 및 제2 조립 배선(522)의 제4 도전층(522b)이 모두 노출된 경우, 이물 등에 의해 제2 도전층(521b)과 제4 도전층(522b) 간의 쇼트 불량이 발생할 수도 있다. 이에, 제1 조립 배선(521) 및 제2 조립 배선(522) 중 하나를 제2 평탄화층(814)으로 완전히 덮어 제1 조립 배선(521)과 제2 조립 배선(522) 간의 쇼트 불량을 저감할 수 있다. 또한, 제1 조립 배선(521) 및 제2 조립 배선(522) 중 하나는 제2 평탄화층(814)으로부터 노출시켜, 발광 소자(130)의 자가 조립이 완료된 후 도전성 연결 부재(140)를 형성하여 발광 소자(130)와 조립 배선(520)을 전기적으로 연결할 수 있다.
따라서, 제3 실시예에 따른 디스플레이 장치(800)에서는 제1 조립 배선(521) 및 제2 조립 배선(522) 중 하나만 개구부(814a) 내측에 직접 노출시켜 발광 소자(130)의 자가 조립 과정에서 쇼트 불량이 발생하는 것을 최소화할 수 있는 기술적 효과가 있다.
도 9는 제4 실시예에 따른 디스플레이 장치(900)의 단면도이다. 제4 실시예에 따른 디스플레이 장치(900)는 제1 실시예의 특징을 채용할 수 있다. 예를 들어, 제4 실시예는 제1 도전층(121a)과 제3 도전층(122a) 보다 상대적으로 두꺼운 두께를 갖는 제2 도전층(121b) 및 제4 도전층(122b)을 배치하여 제1 조립 배선(121)과 제2 조립 배선(122)에서 저항으로 인한 발열이나 소비 전력 등의 문제를 최소화할 수 있는 기술적 효과가 있다. 이하, 제3 패시베이션층(116)의 형태를 중심으로 기술하도록 한다.
도 9를 참조하면, 제3 패시베이션층(116)은 제1 도전층(121a) 및 제3 도전층(122a) 상에 배치된다. 이때, 제3 패시베이션층(116)은 복수의 도전성 연결 부재(140)와 접하는 영역에 리세스(116-2)가 형성될 수 있다. 자세하게, 상기 리세스(116-2)는 상기 복수의 도전성 연결 부재(140)와 접하며, 제2 도전층(121b) 또는 제4 도전층(122b) 중 적어도 어느 하나와 접하도록 형성될 수 있다. 리세스(116-2)는 복수개로 형성될 수 있다.
또한, 상기 복수의 도전성 연결 부재(140)를 잉크젯 프린팅 공정 등으로 형성할 때, 상기 리세스(116-2) 내에 상기 복수의 도전성 연결 부재(140)가 형성될 수 있다. 또한, 상기 리세스(116-2) 내에 상기 제2 도전층(121b) 또는 제4 도전층(122b) 중 적어도 어느 하나가 형성될 수 있다.
따라서, 상기 리세스(116-2)로 인해 도전성 연결 부재(140)가 복수의 조립 배선(120)과 접하는 영역에서 큰 두께를 갖도록 형성될 수 있으며, 이에 따라 상기 도전성 연결 부재(140)와 상기 조립 배선(120)이 연결되지 않는 문제를 방지할 수 있으며, 큰 두께로 인해 접촉 면적이 증가하여 저항이 감소하고, 전류량이 향상되는 복합적 기술적 효과가 있다.
실시예에 따른 디스플레이 장치는 발광 소자의 자가 조립을 위한 배선을 발광 소자의 구동을 위한 배선으로도 활용할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 구조를 개선하여 발광 소자의 자가 조립이나 본딩 시 불량이 발생하는 것을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 저항을 개선할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 기생 커패시턴스를 저감할 수 있고, 발광 소자의 조립률을 향상시킬 수 있는 복합적 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선과 평탄화층을 언더컷 구조로 형성하여, 조립 시에는 복수의 조립 배선과 발광 소자를 절연시키고, 조립이 완료된 후에는 복수의 조립 배선과 발광 소자를 용이하게 전기적으로 연결시킬 수 있는 특별한 기술적 효과가 있다.
또한, 실시예는 디스플레이 장치를 바텀 에미션 방식으로 구성하여, 디스플레이 장치의 구조를 간소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 디스플레이 장치를 바텀 에미션 방식으로 구성하여, 디스플레이 장치의 광추출 효율을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 도전성 부재를 두껍게 형성하여 발광 소자의 구동을 위한 배선이 쇼트되는 이슈를 방지할 수 있는 기술적 효과가 있다.
또한, 실시예는 도전성 부재와 조립 배선의 접촉면적을 증가시켜서, 발광 소자를 구동시킬 때 발광 소자에 전달되는 전류량을 증가시킬 수 있는 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
[부호의 설명]
100, 500, 700, 800: 디스플레이 장치
AA: 표시 영역 NA: 비표시 영역
SP: 서브 화소 110: 기판
111: 버퍼층 112, 512: 제1 패시베이션층
113, 516: 게이트 절연층 114: 오버 코팅층
115: 제2 패시베이션층 116: 제3 패시베이션층
116-2: 리세스 117, 513: 제1 평탄화층
118, 514, 814: 제2 평탄화층 119: 보호층
515: 제3 평탄화층 118a, 514a, 814a: 개구부
120, 520, 720: 조립 배선 121, 521, 721: 제1 조립 배선
121a, 521a: 제1 도전층 121b, 521b, 721b: 제2 도전층
122, 522, 722: 제2 조립 배선 122a, 522a: 제3 도전층
122b, 122b2, 522b, 722b: 제4 도전층
120P, 520P: 조립 배선 연결 패턴 130: 발광 소자
131: 제1 반도체층 132: 발광층
133: 제2 반도체층 134: 제1 전극
135: 제2 전극 140, 140-2: 도전성 연결 부재
150: 절연 부재 SL: 스캔 배선
DL: 데이터 배선 RL: 기준 배선
VDD: 고전위 전원 배선 VDD1: 제1 층
VDD2: 제2 층 VDD3: 제3 층
TR1: 제1 트랜지스터 ACT1: 제1 액티브층
GE1: 제1 게이트 전극 SE1: 제1 소스 전극
DE1: 제1 드레인 전극 TR2: 제2 트랜지스터
ACT2: 제2 액티브층 GE2: 제2 게이트 전극
SE2: 제2 소스 전극 DE2: 제2 드레인 전극
TR3: 제3 트랜지스터 ACT3: 제3 액티브층
GE3: 제3 게이트 전극 SE3: 제3 소스 전극
DE3: 제3 드레인 전극 ST: 스토리지 커패시터
ST1: 제1 커패시터 전극 ST2: 제2 커패시터 전극
LS: 차광층 PE: 화소 전극
CE: 연결 전극 BM: 블랙 매트릭스
WT: 유체 CB: 챔버
MG: 자석 10: 원장 기판
PD1: 제1 조립 패드 PD2: 제2 조립 패드
LL: 링크 배선
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 교대로 배치된 제1 조립 배선 및 제2 조립 배선을 포함하는 복수의 조립 배선;
    상기 복수의 조립 배선에 중첩하는 복수의 개구부를 갖는 평탄화층;
    상기 복수의 개구부 각각에 배치된 복수의 발광 소자; 및
    상기 복수의 개구부 각각에 배치되어, 상기 복수의 조립 배선과 상기 복수의 발광 소자를 전기적으로 연결하는 복수의 도전성 연결 부재를 포함하고,
    상기 평탄화층은 상기 복수의 조립 배선의 일단보다 상기 복수의 개구부 내측으로 돌출되고,
    상기 복수의 조립 배선의 일단은 상기 평탄화층으로부터 노출되어 상기 복수의 도전성 연결 부재와 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 조립 배선은,
    상기 기판 상에 배치된 제1 도전층; 및
    상기 제1 도전층 상에 배치된 제2 도전층을 포함하고,
    상기 제2 조립 배선은,
    상기 기판 상에 배치된 제3 도전층; 및
    상기 제3 도전층 상에 배치된 제4 도전층을 포함하고,
    상기 제1 도전층 및 상기 제3 도전층은 상기 복수의 개구부에 중첩하고, 상기 제2 도전층 및 상기 제4 도전층은 상기 개구부와 이격된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 도전층 및 상기 제3 도전층과 상기 복수의 발광 소자 사이에 배치된 패시베이션층을 더 포함하고,
    상기 제2 도전층은 상기 패시베이션층의 컨택홀을 통해 상기 제1 도전층과 전기적으로 연결되고,
    상기 제4 도전층은 상기 패시베이션층의 컨택홀을 통해 상기 제3 도전층과 전기적으로 연결되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 복수의 개구부에서 상기 평탄화층의 측벽은 상기 제2 도전층 및 상기 제4 도전층보다 상기 복수의 발광 소자에 인접하게 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 평탄화층과 상기 제2 도전층은 언더컷 구조를 이뤄, 상기 평탄화층으로부터 상기 제2 도전층의 일단이 노출되고,
    상기 복수의 도전성 연결 부재는 상기 복수의 개구부 내측에 충진되어 상기 복수의 발광 소자의 하측 측면 및 상기 제2 도전층의 일단에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 평탄화층과 상기 제4 도전층은 언더컷 구조를 이뤄 상기 평탄화층으로부터 상기 제4 도전층의 일단이 노출되고,
    상기 복수의 도전성 연결 부재는 상기 복수의 개구부 내측에 충진되어 상기 제4 도전층의 일단에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  7. 제5항에 있어서,
    상기 평탄화층은 상기 제4 도전층의 일단을 모두 덮고,
    상기 복수의 도전성 연결 부재는 상기 평탄화층에 의해 상기 제4 도전층과 분리되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 평탄화층 상에 배치되고, 상기 복수의 발광 소자와 전기적으로 연결된 복수의 화소 전극; 및
    상기 복수의 개구부 각각에서 상기 복수의 도전성 연결 부재와 상기 복수의 화소 전극 사이에 배치된 복수의 절연 부재를 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 기판과 상기 복수의 조립 배선 사이에 배치된 복수의 구동 트랜지스터를 더 포함하고,
    상기 복수의 화소 전극은 상기 평탄화층의 컨택홀을 통해 상기 복수의 구동 트랜지스터와 상기 복수의 발광 소자를 전기적으로 연결하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  10. 제8항에 있어서,
    상기 복수의 화소 전극 상에 배치된 복수의 구동 트랜지스터를 더 포함하고,
    상기 복수의 화소 전극은 반사 전극인, 반도체 발광 소자를 포함하는 디스플레이 장치.
  11. 기판;
    상기 기판 상에서 교대로 배치되고, 서로 이격된 복수의 제1 도전층 및 복수의 제3 도전층;
    상기 복수의 제1 도전층 및 상기 복수의 제3 도전층 상에 배치된 패시베이션층;
    상기 패시베이션층 상에 배치되고, 상기 복수의 제1 도전층 각각과 전기적으로 연결된 복수의 제2 도전층;
    상기 패시베이션층 상에 배치되고, 상기 복수의 제3 도전층 각각과 전기적으로 연결된 복수의 제4 도전층;
    상기 복수의 제2 도전층 및 상기 복수의 제4 도전층 상에 배치되고, 상기 복수의 제1 도전층 및 상기 복수의 제3 도전층과 중첩하는 복수의 개구부를 갖는 평탄화층;
    상기 복수의 개구부 각각에 배치되고, 각각이 제1 반도체층 및 상기 제1 반도체층 상에 배치된 제2 반도체층을 포함하는 복수의 발광 소자; 및
    상기 복수의 개구부에서 상기 제1 반도체층을 둘러싸는 복수의 도전성 연결 부재를 포함하고,
    상기 복수의 제2 도전층의 일단은 상기 평탄화층으로부터 노출되어 상기 복수의 도전성 연결 부재에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 평탄화층은 상기 복수의 제2 도전층의 일단보다 상기 복수의 개구부 내측으로 돌출되고,
    상기 평탄화층과 상기 복수의 제2 도전층은 상기 평탄화층으로부터 상기 복수의 제2 도전층의 일단이 노출되는 언더컷 구조를 이루는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  13. 제11항에 있어서,
    상기 평탄화층은,
    상기 복수의 제2 도전층과 상기 패시베이션층 사이 및 상기 복수의 제4 도전층과 상기 패시베이션층 사이에 배치된 제1 평탄화층; 및
    상기 복수의 제2 도전층 및 상기 복수의 제4 도전층 상에 배치되고, 상기 복수의 개구부를 포함하는 제2 평탄화층을 포함하고,
    상기 복수의 제2 도전층의 일부분 및 상기 복수의 제4 도전층의 일부분은 상기 패시베이션층과 상기 제2 평탄화층 사이에 배치되고, 상기 복수의 제2 도전층의 나머지 부분 및 상기 복수의 제4 도전층의 나머지 부분은 상기 제1 평탄화층과 상기 제2 평탄화층 사이에 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  14. 제11항에 있어서,
    상기 복수의 제4 도전층은 일단이 상기 평탄화층으로부터 노출되어 상기 복수의 도전성 연결 부재에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  15. 제11항에 있어서,
    상기 복수의 제4 도전층은 일단이 상기 평탄화층으로부터 덮여 상기 복수의 도전성 연결 부재와 이격되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  16. 제11항에 있어서,
    상기 평탄화층 상에 배치되고, 상기 복수의 발광 소자 각각의 상기 제2 반도체층과 전기적으로 연결되는 복수의 화소 전극; 및
    상기 복수의 화소 전극과 상기 복수의 도전성 연결 부재 사이에서 상기 복수의 발광 소자를 둘러싸는 복수의 절연 부재를 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 패시베이션층과 상기 기판 사이에 배치되고, 상기 복수의 화소 전극과 전기적으로 연결되는 복수의 구동 트랜지스터를 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  18. 제16항에 있어서,
    상기 복수의 화소 전극 상에 배치된 복수의 구동 트랜지스터를 더 포함하고,
    상기 복수의 화소 전극은 상기 복수의 구동 트랜지스터의 게이트 전극과 스토리지 커패시터를 이루는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  19. 제1항에 있어서,
    상기 패시베이션층은 상기 복수의 도전성 연결 부재와 접하는 영역에 리세스를 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 복수의 도전성 연결 부재 및 상기 조립 배선은 상기 패시베이션층의 상기 리세스에 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
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