WO2023084610A1 - 光モジュールおよびその作製方法 - Google Patents

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藍 柳原
賢哉 鈴木
祥江 森本
優生 倉田
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日本電信電話株式会社
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    • H01S5/024—Arrangements for thermal management

Definitions

  • the present invention relates to an optical module and its manufacturing method, and more particularly, to a hybrid integrated optical module that is used in the field of optical communication, etc., and is mounted with members having multiple functions, such as optical waveguides and light emitting/receiving elements, made of different materials.
  • the present invention relates to a module and a method for making the same.
  • optical communication devices and optical interconnection technology are also being developed for higher speed and capacity.
  • single-function optical devices such as laser diodes (LD), photodiodes (PD), and optical waveguide filters are individually packaged and combined to produce an optical module.
  • LD laser diodes
  • PD photodiodes
  • optical waveguide filters are individually packaged and combined to produce an optical module.
  • Fig. 1 shows the configuration of a conventional optical module.
  • the optical module 10 is a planar lightwave circuit (PLC ) 14 are mounted on the base substrate 15 . Output from PLC 14 is optically coupled through spatial optics 16 to optical fiber 18 fixed to receptacle 17 .
  • PLC planar lightwave circuit
  • components such as a PD for monitoring the optical signal intensity, an RF circuit for driving and controlling the LD 12, a temperature controller, and an isolator are integrated (for example, non-patented Reference 1).
  • Non-Patent Document 2 As for performance improvement, by using a PLC, for example, it is possible to add a dispersion compensation function or add a wavelength selection filter by devising the circuit structure. For miniaturization, a method of mounting an LD chip on a PLC without using a conventional ceramic butterfly package is being considered (see, for example, Patent Document 1).
  • a counterbore for mounting an InP-based LD chip is formed on a quartz-based PLC by etching, and the LD chip is mounted thereon in alignment. It has a structure in which the InP waveguide of the LD chip and the waveguide of the PLC are connected by butt coupling. According to this structure, it is possible to miniaturize the optical module. However, there is a problem that it is difficult to maintain the alignment accuracy. Further, if the etching amount varies within the wafer surface, it is necessary to use an adhesive for fixing in an amount sufficient to absorb the etching variation. As the thickness of the adhesive increases, the amount of shrinkage during curing increases, which causes misalignment due to thermal expansion.
  • the spot size of the InP waveguide is on the order of submicrons, while the spot size of the quartz waveguide is several microns. big. There is an idea to introduce an SSC (spot size converter) into the InP waveguide to align the spot sizes of both.
  • SSC spot size converter
  • quartz glass has low thermal conductivity
  • mounting the LD on a structure such as a pedestal would also pose the problem that there is no heat dissipation mechanism to dissipate the heat generated by the LD. Therefore, in order to realize a device structure in which a semiconductor chip such as InP-LD, which requires electrical driving, is mounted on a quartz-based PLC, it is necessary to adjust the waveguide height of each chip with high precision and improve the coupling ratio.
  • a low-loss connection structure and a heat dissipation mechanism are required.
  • An object of the present invention is to provide an optical module in which a semiconductor element is integrated in a quartz-based PLC, in which the waveguide of the quartz-based PLC and the waveguide of the semiconductor element are easily aligned, and the heat dissipation function is improved. It is to provide a manufacturing method.
  • one embodiment of the present invention provides a quartz-based planar lightwave circuit and a semiconductor device formed on an SOI wafer in which a SiO2 layer and a Si layer are sequentially laminated on a Si substrate. wherein a part of the Si layer of the quartz-based planar lightwave circuit is exposed, a waveguide of the semiconductor element mounted on the exposed Si layer, and the quartz-based planar lightwave It is characterized in that it is optically coupled with the waveguide of the circuit.
  • FIG. 1 is a diagram showing the configuration of a conventional optical module
  • 2A and 2B are diagrams showing a method for manufacturing an optical module according to the first embodiment
  • FIG. 3 is a diagram showing the structure of the optical module according to the first embodiment
  • FIG. 4 is a diagram showing the structure of an optical module according to a second embodiment
  • FIG. 5 is a diagram illustrating the structure of an optical module according to a third embodiment
  • FIG. 2 shows a method of manufacturing the optical module according to the first embodiment
  • FIG. 3 shows the structure of the optical module according to the first embodiment.
  • the structure of the optical module will be explained according to the production procedure.
  • an SOI wafer is prepared in which a SiO 2 layer 102 of several tens of ⁇ m and a thin Si layer 103 of 200 nm are laminated in order on a Si substrate 101 (FIG. 2(a)).
  • a general exposure etching technique is used to pattern the Si layer 103 so that the Si layer 103a is left on the portion where the InP-LD chip is to be mounted (FIG. 2(b)).
  • a SiO 2 core layer 104 of several ⁇ m is deposited (FIG.
  • a SiO 2 layer 105 is deposited to a thickness of several tens of ⁇ m as an overcladding layer for the SiO 2 waveguide 104 (FIG. 2(d)).
  • a SiO 2 waveguide 104a which is a buried waveguide, is formed between the SiO 2 layer 102 as an undercladding layer and the SiO 2 layer 105 as an overcladding layer.
  • the glass layers of the overcladding layer and the core layer are etched away so that only the portion where the InP-LD chip is mounted is exposed and the end surface of the SiO 2 waveguide 104a facing the LD chip is exposed, exposing the Si layer 103a. (Fig. 2(e)). That is, the Si layer 103a is used as an etch stop layer to expose the portion where the InP-LD chip is to be mounted. Finally, chips are cut out from the SOI wafer for each optical module.
  • the InP-LD chip 121 is flip-chip mounted on the Si layer 103a (FIGS. 3A and 3B).
  • an optical fiber for monitoring is connected to the output side end face of the SiO 2 waveguide 104a, and the LD chip 121 is fixed by active alignment.
  • the InP waveguide 122 of the LD chip 121 and the SiO 2 waveguide 104a are optically coupled by butt coupling.
  • the deposition thickness of the overcladding layer and the etching rate of the glass layer vary within the wafer surface. becomes uniform at Therefore, the height of the InP waveguide 122 of the LD chip 121 can be made uniform within the wafer surface, and can be connected to the SiO 2 waveguide 104a of the quartz-based PLC with low loss.
  • Example 1 the center height of the InP waveguide 122 of the LD chip 121 shown in FIG . Become.
  • the center height of the SiO 2 waveguide 104a of the silica-based PLC shown in FIG. 3D is 2.5 ⁇ m from the upper surface of the Si layer 103a.
  • the spot size of an InP waveguide is significantly different from that of a quartz waveguide.
  • the two are optically coupled by butt coupling.
  • the LD chip 121 is mounted, alignment in the height direction of the InP waveguide 122 can be performed easily and accurately. Therefore, it is possible to eliminate positional deviation in the height direction in butt coupling between the InP waveguide 122 and the SiO 2 waveguide 104a, thereby improving the coupling ratio between the two.
  • Si has a higher thermal conductivity than SiO 2 , and can further improve the heat dissipation compared to the conventional case of mounting on silica glass, which has a low thermal conductivity.
  • Si has a higher thermal conductivity than SiO 2 , and can further improve the heat dissipation compared to the conventional case of mounting on silica glass, which has a low thermal conductivity.
  • An optical adhesive 131 is filled between the InP waveguide 122 of the LD chip 121 and the SiO 2 waveguide 104 of the quartz-based PLC to fix them. If necessary, a cover for locally sealing the LD chip 121 may be installed. Electrical wiring for driving and controlling the InP-LD is connected, and together with parts such as an RF circuit and a temperature controller, an optical module is constructed.
  • the SiO 2 waveguide 104 of the silica-based PLC shown in FIG. 3(a) is represented as a straight waveguide. can do.
  • FIG. 4 shows the structure of the optical module according to the second embodiment.
  • an SOI wafer in which a SiO 2 layer 202 and a Si layer 203 are sequentially laminated on a Si substrate 201 is used.
  • the difference from Example 1 is that when the Si layer 203 is patterned, part of the Si layer is left even in the core portion of the SiO 2 waveguide 204a, and the silica-based PLC side is a hybrid conductor of Si and SiO 2 .
  • a wave path structure is used.
  • the Si layer 203 is patterned not only on the portion of the InP-LD chip 221 contacting the InP waveguide 222 , but also on the portion contacting the InP waveguide 222 and the SiO 2 waveguide 204 of the silica-based PLC. A Si waveguide is left to connect the portion in contact with the waveguide 204 (FIGS. 4(a) to 4(d)).
  • the glass layer is removed by etching using the Si layer 203a as an etch stop layer to expose the Si layer 203a.
  • the InP-LD chips 221 are flip-chip mounted on the Si layer 203a by active alignment (FIGS. 4A, 4B, and 4E).
  • the output light from the LD chip 221 is transferred from the InP waveguide 222 to the Si waveguide composed of the Si layer 203a by adiabatic coupling, and is output to the silica-based PLC side.
  • the quartz-based PLC side has a hybrid structure of a Si waveguide consisting of a Si layer 203a and a SiO2 waveguide 204a. Transfer with batik binding. Therefore, as in the first embodiment, the height of the InP waveguide 222 of the LD chip 221 can be made uniform within the wafer surface, and the adiabatic coupling further improves the vertical alignment tolerance. become.
  • the alignment tolerance in the horizontal direction can be further improved.
  • the LD chip 221 is mounted on the Si layer 203a with the entire surface thereof in contact with the Si layer 202, so that a heat dissipation mechanism can be formed to dissipate sufficient heat to the Si substrate 201 through the SiO2 layer 202. .
  • FIG. 5 shows the structure of the optical module according to the third embodiment.
  • an SOI wafer in which a SiO 2 layer 302 and a Si layer 303 are sequentially laminated on a Si substrate 301 is used.
  • the silica-based PLC side has a hybrid waveguide structure of Si and SiO 2 , and is optically coupled to the InP waveguide 322 SiO 2 waveguide 304 of the InP-LD chip 321 by adiabatic coupling. ing.
  • the difference from Examples 1 and 2 is that it has a structure with improved heat radiation effect.
  • the Si layer 303a is used as an etch stop layer to remove the glass layer by etching to expose the Si layer 303a. Further, a portion of the Si layer 303a where the InP-LD chip 321 is to be mounted is etched together with the SiO 2 layer 302 to form grooves 331a to 331d exposing the surface of the Si substrate 301. As shown in FIG.
  • the InP-LD chip 321 is flip-chip mounted on the Si layer 303a by active alignment (FIGS. 5(a)-(c)).
  • the lower surface of the LD chip 321 and the upper surface of the Si substrate 301 are fixed with solders 332a-332d.
  • the solder 332a-332d is fixed using a solder pellet that is several microns thicker than the SiO 2 layer 302, which melts and then shrinks when solidified, reducing the height of the LD chip. 321 can be pressed against the Si layer 303a for physical contact.
  • the heat of the LD chip 321 is dissipated to the Si substrate 301 not only through the SiO2 layer 302 but also through the solder with high thermal conductivity.
  • the formed grooves may be filled with a material having high thermal conductivity instead of solder.
  • etching is performed using a Si layer as an etch stop layer in order to expose a portion where the semiconductor element is mounted. This facilitates alignment in the height direction of the waveguide of the silica-based PLC and the waveguide of the semiconductor element.
  • a heat dissipation mechanism can be formed via the Si layer.
  • connection between the waveguide of the quartz-based PLC and the waveguide of the semiconductor element can be a butt-coupling connection or adiabatic coupling via the Si layer of the SOI wafer. Furthermore, by forming a groove reaching the Si substrate of the SOI wafer and connecting the semiconductor element and the Si substrate with solder, the heat dissipation function can be improved.
  • the Si layer of the SOI wafer as an etch stop layer, alignment in the height direction of the waveguide of the quartz-based PLC and the waveguide of the semiconductor element is facilitated, and the alignment accuracy can be improved.
  • the power consumption of the optical module can be reduced by the heat dissipation mechanism via the Si layer.
  • an optical transmission module mounted with an InP-LD semiconductor chip as a semiconductor element has been described as an example. It can be applied to various hybrid-type integrated optical modules on which semiconductor devices such as optical amplifiers are mounted.

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Abstract

石英系ＰＬＣの導波路および半導体素子の導波路の位置合わせを容易にし、かつ、放熱機能を向上させた光モジュールを提供する。一実施態様は、Ｓｉ基板上にＳｉＯ２層とＳｉ層とが順に積層されたＳＯＩウエハ上に形成された石英系平面光波回路と半導体素子とを集積した光モジュールであって、前記石英系平面光波回路の前記Ｓｉ層の一部が露出され、前記露出されたＳｉ層に搭載された前記半導体素子の導波路と、前記石英系平面光波回路の導波路とが光学的に結合されている。

Description

光モジュールおよびその作製方法
　本発明は、光モジュールおよびその作製方法に関し、より詳細には、光通信分野等で用いられる、異種材料からなる、光導波路、受発光素子など複数の機能を有する部材を実装したハイブリッド型集積光モジュールと、その作製方法に関する。
　データ通信の高速大容量化に伴い、光通信用デバイス、光インターコネクション技術も高速大容量化に向けた開発が進められている。従来、レーザダイオード（ＬＤ）、フォトダイオード（ＰＤ）、光導波路フィルタといった単一機能の光デバイスを、それぞれパッケージ化し、これらを組み合わせて光モジュールを作製していた。高速大容量化のためには、これら光デバイスをチップベースで集積化して、１つのパッケージに収容し、多チャネル、多機能、高機能で、小型のハイブリッド型集積光モジュールとする要求が高まっている。
　図１に、従来の光モジュールの構成を示す。光モジュール１０は、セラミック製のバタフライパッケージ１１内に、４つのＬＤ１２ａ－１２ｄと、複数のレンズからなる空間光学系１３と、光を合波するためのフィルタ等が実装された平面光波回路（ＰＬＣ）１４とが、ベース基板１５に実装されている。ＰＬＣ１４からの出力は、空間光学系１６を介して、レセプタクル１７に固定された光ファイバ１８に光学的に結合されている。さらに、バタフライパッケージ１１内には、図示しないが、光信号強度をモニターするためのＰＤ、ＬＤ１２を駆動制御するためのＲＦ回路、温度コントローラー、アイソレータなどの部品が集積されている（例えば、非特許文献１参照）。
　従来、ＬＤの出力光を合波する手段として、多層膜反射フィルタなどのバルク部品が用いられてきた。近年、高機能化と、アイソレータ等との集積化が求められおり、複数の光機能素子の集積に適しているＰＬＣの適用が注目されている（例えば、非特許文献２参照）。高性能化については、ＰＬＣを用いることにより、例えば、回路構造の工夫により分散補償機能を追加したり、波長選択フィルタを追加したりすることができる。小型化に向けては、従来のセラミック製のバタフライパッケージを使用せず、ＰＬＣ上にＬＤチップを搭載する方法も考えられている（例えば、特許文献１参照）。
　特許文献１に記載された光モジュールでは、石英系のＰＬＣに、ＩｎＰ系のＬＤチップを搭載するためのザグリをエッチングにより形成し、その上にＬＤチップをアライメントして搭載している。ＬＤチップのＩｎＰ導波路とＰＬＣの導波路とがバットカップリングにより接続された構造を有している。この構造によれば、光モジュールの小型化が可能ではあるが、それぞれの導波路の高さを高精度に合わせるために、ザグリのエッチング深さを制御するのが難しく、特にＬＤチップの垂直方向のアライメント精度を保つのが困難という問題があった。また、エッチング量がウエハ面内でばらついてしまうと、エッチングのばらつきを吸収するだけの量の接着剤を固定に用いる必要がある。接着剤が厚くなるにつれて、硬化時の収縮量が大きくなり、熱膨張による位置ずれの原因となってしまう。
　さらに、ＩｎＰ導波路のスポットサイズはサブミクロンオーダーであるのに対して、石英導波路のスポットサイズは数ミクロン程度であって、大きく異なるため、バットカップリングによる接続損失は、実装精度に関わらず大きい。ＩｎＰ導波路にＳＳＣ（spot size converter）を導入し、両者のスポットサイズを揃える工夫もあるが、ＬＤチップの高さ方向のスポットサイズ変換は困難なので、スポットサイズを揃えるのにも限界がある。
　加えて、石英ガラスは熱伝導率が低いため、台座のような構造上にＬＤを搭載すると、ＬＤで発生した熱を逃がす放熱機構がないという問題もあった。従って、石英系ＰＬＣ上に電気駆動が必要なＩｎＰ－ＬＤなどの半導体チップを搭載するデバイス構造を実現するためには、各チップの導波路高さを高精度に合わせ、結合率を改善する工夫と、低損失接続構造、および放熱機構が必要となる。
特開２０１６－２１３２４６号公報
High Output Power and Compact LAN-WDM EADFB Laser TOSA for 4 × 100-Gbit/s/λ 40-km Fiber-Amplifier-Less Transmission (OFC 2020, M1F.2.) Compact Hybrid-Integrated 100-Gb/s TOSA Using EADFB Laser Array and AWG Multiplexer, IEEE PHOTONICS TECHNOLOGY LETTERS, VOL. 28, NO. 7, APRIL 1, 2016
　本発明の目的は、石英系ＰＬＣに半導体素子を集積した光モジュールにおいて、石英系ＰＬＣの導波路および半導体素子の導波路の位置合わせを容易にし、かつ、放熱機能を向上させた光モジュールおよびその作製方法を提供することにある。
　本発明は、このような目的を達成するために、一実施態様は、Ｓｉ基板上にＳｉＯ２層とＳｉ層とが順に積層されたＳＯＩウエハ上に形成された石英系平面光波回路と半導体素子とを集積した光モジュールであって、前記石英系平面光波回路の前記Ｓｉ層の一部が露出され、前記露出されたＳｉ層に搭載された前記半導体素子の導波路と、前記石英系平面光波回路の導波路とが光学的に結合されていることを特徴とする。
　前記光モジュールの作製方法において、前記半導体素子を搭載する部分を残して前記Ｓｉ層をパターニングする工程と、前記ＳｉＯ２層上に、コアとなるＳｉＯ２導波路を形成する工程と、オーバークラッド層としてＳｉＯ２層を堆積する工程と、前記パターニングされたＳｉ層をエッチストップ層として、前記半導体素子を搭載する前記部分を露出させる工程とを備えることを特徴とする。
図１は、従来の光モジュールの構成を示す図、 図２は、実施例１にかかる光モジュールの作製方法を示す図、 図３は、実施例１にかかる光モジュールの構造を示す図、 図４は、実施例２にかかる光モジュールの構造を示す図、 図５は、実施例３にかかる光モジュールの構造を示す図である。
　以下、図面を参照しながら本発明の実施形態について詳細に説明する。本実施形態では、ＳＯＩ（silicon on insulator）ウエハを用いて作製した石英系ＰＬＣに、半導体素子としてＩｎＰ－ＬＤの半導体チップを搭載した、ハイブリッド集積型モジュールを例に説明する。
　図２に、実施例１にかかる光モジュールの作製方法を示し、図３に、実施例１にかかる光モジュールの構造を示す。作手順に従って光モジュールの構造を説明する。最初に、Ｓｉ基板１０１上に数１０μｍのＳｉＯ２層１０２と、薄膜の２００ｎｍのＳｉ層１０３とが順に積層されたＳＯＩウエハを用意する（図２（ａ））。一般的な露光エッチング技術により、Ｓｉ層１０３をパターニングして、ＩｎＰ－ＬＤチップを搭載する部分にＳｉ層１０３ａを残すようにする（図２（ｂ））。その後、数μｍのＳｉＯ２コア層１０４を堆積し（図２（ｃ））、露光エッチング技術により、石英系ＰＬＣの光機能素子のコアとなるＳｉＯ２導波路１０４ａからなるパターンを形成する。なお、前工程のＳｉ層１０３のパターニングの際、ＳｉＯ２導波路１０４ａとなる部分にもＳｉ層を残しておけば、ＳｉとＳｉＯ２のハイブリッド導波路構造を実現することができる。
　さらに、ＳｉＯ２導波路１０４のオーバークラッド層としてＳｉＯ２層１０５を数１０μｍ堆積する（図２（ｄ））。このようにして、アンダークラッド層としてのＳｉＯ２層１０２とオーバークラッド層としてのＳｉＯ２層１０５との間に、埋込型の導波路であるＳｉＯ２導波路１０４ａが形成される。
　ＩｎＰ－ＬＤチップを搭載する部分のみが露出し、ＬＤチップと対向するＳｉＯ２導波路１０４ａの端面が露出するように、オーバークラッド層およびコア層のガラス層をエッチングで削り、Ｓｉ層１０３ａを露出させる（図２（ｅ））。すなわち、Ｓｉ層１０３ａをエッチストップ層として、ＩｎＰ－ＬＤチップを搭載する部分を露出させる。最後に、ＳＯＩウエハから光モジュール単位にチップとして切り出す。
　次に、切り出された各々のチップにおいて、ＩｎＰ－ＬＤチップ１２１をＳｉ層１０３ａにフリップチップ実装する（図３（ａ），（ｂ））。例えば、ＳｉＯ２導波路１０４ａの出力側端面にモニター用の光ファイバを接続し、アクティブアライメントにより調心して、ＬＤチップ１２１を固定する。このとき、ＬＤチップ１２１のＩｎＰ導波路１２２とＳｉＯ２導波路１０４ａとが、バットカップリングにより光学的に結合される。上述したガラス層のエッチングにおいて、オーバークラッド層の堆積厚さ、ガラス層のエッチングレートは、ウエハ面内でばらつくが、Ｓｉ層がエッチストップ層となるので、Ｓｉ層１０３ａの高さはウエハ面内で均一となる。従って、ＬＤチップ１２１のＩｎＰ導波路１２２の高さを、ウエハ面内で均一にすることができ、石英系ＰＬＣのＳｉＯ２導波路１０４ａと低損失で接続することができる。
　実施例１では、図３（ｃ）に示したＬＤチップ１２１のＩｎＰ導波路１２２の中心高さは、均一な高さのＳｉ層１０３ａ上に固定されて、ＳｉＯ２層１０２の上面から３μｍとなる。一方、図３（ｄ）に示した石英系ＰＬＣのＳｉＯ２導波路１０４ａの中心高さは、Ｓｉ層１０３ａの上面から２．５μｍとなる。上述したように、ＩｎＰ導波路のスポットサイズと石英導波路のスポットサイズとは大きく異なる。実施例１においては、両者をバットカップリングにより光学的に結合させるが、ＬＤチップ１２１の実装に際して、ＩｎＰ導波路１２２の高さ方向の位置合わせを、簡易に精度よくできる。従って、ＩｎＰ導波路１２２とＳｉＯ２導波路１０４ａとのバットカップリングにおける高さ方向の位置ずれをなくして、両者の結合率を改善することができる。
　また、ＬＤチップ１２１は、Ｓｉ層１０３ａに接して実装されるので、Ｓｉ基板１０１へ、熱を逃がすことができる。ＳｉＯ２よりもＳｉの方が、熱伝導率が高く、従来、熱伝導率が低い石英ガラス上に実装していた場合と比較して、より放熱性を向上させることができる。例えば、Ｓｉ層１０３と外部の放熱機構とを熱伝導率の高い材料で接続することにより、さらに、充分な熱を逃がす放熱機構を形成することができる。
　ＬＤチップ１２１のＩｎＰ導波路１２２と石英系ＰＬＣのＳｉＯ２導波路１０４との間は、光学接着剤１３１により充填固定する。必要に応じて、ＬＤチップ１２１を局所的に封止するためのカバーを設置してもよい。ＩｎＰ－ＬＤを駆動制御するための電気配線を接続し、ＲＦ回路、温度コントローラーなどの部品とともに、光モジュールを構成する。なお、図３（ａ）に示した石英系ＰＬＣのＳｉＯ２導波路１０４は、直線導波路として表されているが、この部分に、光合分波回路、フィルタ、スイッチ等の光機能素子を実装することができる。
　図４に、実施例２にかかる光モジュールの構造を示す。実施例１と同様に、Ｓｉ基板２０１上にＳｉＯ２層２０２とＳｉ層２０３とが順に積層されたＳＯＩウエハを用いる。実施例１との相違は、Ｓｉ層２０３のパターニングの際、ＳｉＯ２導波路２０４ａのコアとなる部分にもＳｉ層の一部を残しておき、石英系ＰＬＣ側はＳｉとＳｉＯ２のハイブリッド導波路構造とする。Ｓｉ層２０３のパターニングは、ＩｎＰ－ＬＤチップ２２１のＩｎＰ導波路２２２と接する部分のみならず、石英系ＰＬＣのＳｉＯ２導波路２０４と接する部分に加えて、ＩｎＰ導波路２２２と接する部分およびＳｉＯ２導波路２０４と接する部分を接続するＳｉ導波路が残るようにする（図４（ａ）－（ｄ））。
　オーバークラッド層であるＳｉＯ２層２０５を堆積した後、Ｓｉ層２０３ａをエッチストップ層としてガラス層をエッチングで削り、Ｓｉ層２０３ａを露出させる。ＳＯＩウエハから光モジュール単位にチップとして切り出した後、ＩｎＰ－ＬＤチップ２２１をアクティブアライメントにより、Ｓｉ層２０３ａにフリップチップ実装する（図４（ａ），（ｂ），（ｅ））。
　このとき、ＬＤチップ２２１からの出力光は、ＩｎＰ導波路２２２から、Ｓｉ層２０３ａからなるＳｉ導波路へとアディアバティック結合で移り、石英系ＰＬＣ側に出力される。石英系ＰＬＣ側は、Ｓｉ層２０３ａからなるＳｉ導波路と、ＳｉＯ２導波路２０４ａとのハイブリッド構造となっており、ＬＤチップ２２１から入力光は、Ｓｉ導波路からＳｉＯ２導波路２０４ａへとアディアバティック結合で移る。従って、実施例１と同様に、ＬＤチップ２２１のＩｎＰ導波路２２２の高さを、ウエハ面内で均一にすることができるとともに、アディアバティック結合によって、垂直方向の位置合わせのトレランスが、さらに良好になる。
　また、アディアバティック結合するＳｉ導波路およびＩｎＰ導波路２２２をスラブ構造にしておくことにより、水平方向の位置合わせトレランスを、さらに良好にすることができる。
　実施例１と同様に、ＬＤチップ２２１は、Ｓｉ層２０３ａに全面を接して実装されるので、ＳｉＯ２層２０２を介してＳｉ基板２０１へ、充分な熱を逃がす放熱機構を形成することができる。
　図５に、実施例３にかかる光モジュールの構造を示す。実施例１，２と同様に、Ｓｉ基板３０１上にＳｉＯ２層３０２とＳｉ層３０３とが順に積層されたＳＯＩウエハを用いる。実施例２と同様に、石英系ＰＬＣ側はＳｉとＳｉＯ２のハイブリッド導波路構造であり、ＩｎＰ－ＬＤチップ３２１のＩｎＰ導波路３２２ＳｉＯ２導波路３０４とは、アディアバティック結合によって光学的に結合されている。実施例１，２との相違は、放熱効果を向上させた構造を有することである。
　Ｓｉ層３０３のパターニング、オーバークラッド層であるＳｉＯ２層３０５を堆積した後、Ｓｉ層３０３ａをエッチストップ層としてガラス層をエッチングで削り、Ｓｉ層３０３ａを露出させる。さらに、ＩｎＰ－ＬＤチップ３２１を搭載する部分のＳｉ層３０３ａの一部を、ＳｉＯ２層３０２とともにエッチングし、Ｓｉ基板３０１の表面が露出した溝３３１ａ－３３１ｄを形成する。
　ＳＯＩウエハから光モジュール単位にチップとして切り出した後、ＩｎＰ－ＬＤチップ３２１をアクティブアライメントにより、Ｓｉ層３０３ａにフリップチップ実装する（図５（ａ）－（ｃ））。このとき、ＬＤチップ３２１の下面とＳｉ基板３０１の上面との間を、半田３３２ａ－３３２ｄにより固定する。半田３３２ａ－３３２ｄは、ＳｉＯ２層３０２よりも数ミクロン厚い半田ペレットを用いて固定する、これにより、半田ペレットが溶けて後、固化されるときに収縮して高さが低くなるので、ＬＤチップ３２１がＳｉ層３０３ａに押し付けられてフィジカルコンタクトすることができる。
　このような構造により、ＬＤチップ３２１の熱がＳｉＯ２層３０２だけでなく、熱伝導率の高い半田を介してＳｉ基板３０１に放熱される。ＬＤチップの放熱機能が向上することにより、光モジュールの温度コントローラーの低消費電力化が可能となる。なお、形成した溝には、半田に代えて、熱伝導率の高い材料などを充填してもよい。
　　（本実施形態のまとめ）
　ＳＯＩウエハを用いて作製した石英系ＰＬＣに半導体素子を搭載した光モジュールの作製において、半導体素子を搭載する部分を露出させるために、Ｓｉ層をエッチストップ層として用いてエッチングを行う。これにより、石英系ＰＬＣの導波路および半導体素子の導波路の高さ方向の位置合わせを容易にすることができる。加えて、Ｓｉ層を介した放熱機構を形成することができる。
　石英系ＰＬＣの導波路と半導体素子の導波路との接続は、バットカップリング接続またはＳＯＩウエハのＳｉ層を介したアディアバティック結合とすることができる。さらに、ＳＯＩウエハのＳｉ基板に達する溝を形成し、半導体素子とＳｉ基板とを半田により接続して、放熱機能を向上させることができる。
　このような構造により、石英系ＰＬＣに半導体素子を搭載したハイブリッド型集積光モジュールの小型化が可能であり、空間光学系を介さない構造により、光モジュールの低コスト化も可能である。
　ＳＯＩウエハのＳｉ層をエッチストップ層として用いることにより、石英系ＰＬＣの導波路および半導体素子の導波路の高さ方向の位置合わせが容易になり、アライメントの精度を向上させることができる。また、Ｓｉ層を介した放熱機構により、光モジュールの低消費電力化が可能である。
　なお、本実施形態では、半導体素子としてＩｎＰ－ＬＤの半導体チップを搭載する光送信モジュールを例に説明したが、ＰＤの半導体チップを搭載した光受信モジュールのほか、光変調器、光スイッチ、半導体光増幅器などの半導体素子を搭載する様々なハイブリッド型集積光モジュールに適用することができる。

Claims (7)

  1. 　Ｓｉ基板上にＳｉＯ２層とＳｉ層とが順に積層されたＳＯＩウエハ上に形成された石英系平面光波回路と半導体素子とを集積した光モジュールであって、
    　前記石英系平面光波回路の前記Ｓｉ層の一部が露出され、
    　前記露出されたＳｉ層に搭載された前記半導体素子の導波路と、前記石英系平面光波回路の導波路とが光学的に結合されていることを特徴とする光モジュール。
  2. 　前記石英系平面光波回路の導波路は、アンダークラッド層としての前記ＳｉＯ２層上に、コアとなるＳｉＯ２導波路が形成され、さらにオーバークラッド層としてＳｉＯ２層が堆積されており、
    　前記露出されたＳｉ層に搭載された前記半導体素子の導波路と前記ＳｉＯ２導波路とが、バットカップリングにより光学的に結合されていることを特徴とする請求項１に記載の光モジュール。
  3. 　前記石英系平面光波回路の導波路は、アンダークラッド層としての前記ＳｉＯ２層上に、前記露出されたＳｉ層の一部とコアとなるＳｉＯ２導波路とからなるハイブリッド導波路が形成され、さらにオーバークラッド層としてＳｉＯ２層が堆積されており、
    　前記露出されたＳｉ層に搭載された前記半導体素子の導波路と接する部分のＳｉ層と、前記ＳｉＯ２導波路と接するＳｉ層とが接続され、前記半導体素子の導波路と前記ハイブリッド導波路とが、アディアバティック結合により光学的に結合されていることを特徴とする請求項１に記載の光モジュール。
  4. 　前記露出されたＳｉ層に、前記Ｓｉ基板が露出した溝が形成され、
    　前記半導体素子の下面と前記Ｓｉ基板の上面とが半田により接続されることを特徴とする請求項１、２または３に記載の光モジュール。
  5. 　石英系平面光波回路と半導体素子とを集積した光モジュールであって、前記石英系平面光波回路は、Ｓｉ基板上にアンダークラッド層となるＳｉＯ２層とＳｉ層とが順に積層されたＳＯＩウエハ上に形成されており、前記光モジュールの作製方法において、
    　前記半導体素子を搭載する部分を残して前記Ｓｉ層をパターニングする工程と、
    　前記ＳｉＯ２層上に、コアとなるＳｉＯ２導波路を形成する工程と、
    　オーバークラッド層としてＳｉＯ２層を堆積する工程と、
    　前記パターニングされたＳｉ層をエッチストップ層として、前記半導体素子を搭載する前記部分を露出させる工程とを備え、
    　前記部分に搭載された前記半導体素子の導波路と前記石英系平面光波回路の導波路とが、バットカップリングにより光学的に結合されることを特徴とする光モジュールの作製方法。
  6. 　石英系平面光波回路と半導体素子とを集積した光モジュールであって、前記石英系平面光波回路は、Ｓｉ基板上にアンダークラッド層となるＳｉＯ２層とＳｉ層とが順に積層されたＳＯＩウエハ上に形成されており、前記光モジュールの作製方法において、
    　前記半導体素子を搭載する部分を残して前記Ｓｉ層をパターニングする工程と、
    　前記ＳｉＯ２層上に、コアとなるＳｉＯ２導波路を形成する工程と、
    　オーバークラッド層としてＳｉＯ２層を堆積する工程と、
    　前記パターニングされたＳｉ層をエッチストップ層として、前記半導体素子を搭載する前記部分を露出させる工程とを備え、
    　前記Ｓｉ層をパターニングする工程において、前記コアとなるＳｉＯ２導波路と接する部分に前記Ｓｉ層の一部が残るようにパターニングし、前記Ｓｉ層の一部と前記コアとなるＳｉＯ２導波路とからなるハイブリッド導波路が形成され、前記露出されたＳｉ層に搭載された前記半導体素子の導波路と接する部分のＳｉ層と、前記ＳｉＯ２導波路と接するＳｉ層とが接続され、前記半導体素子の導波路と前記ハイブリッド導波路とが、アディアバティック結合により光学的に結合されることを特徴とする光モジュールの作製方法。
  7. 　前記半導体素子を搭載する前記部分に、前記Ｓｉ基板が露出した溝を形成する工程をさらに備え、
    　前記半導体素子の下面と前記Ｓｉ基板の上面とが半田により接続されることを特徴とする請求項５または６に記載の光モジュールの作製方法。
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