WO2023021002A1 - Verfahren zum vereinzeln von halbleiterbauelementen - Google Patents

Verfahren zum vereinzeln von halbleiterbauelementen Download PDF

Info

Publication number
WO2023021002A1
WO2023021002A1 PCT/EP2022/072777 EP2022072777W WO2023021002A1 WO 2023021002 A1 WO2023021002 A1 WO 2023021002A1 EP 2022072777 W EP2022072777 W EP 2022072777W WO 2023021002 A1 WO2023021002 A1 WO 2023021002A1
Authority
WO
WIPO (PCT)
Prior art keywords
carrier substrate
semiconductor
separating
method step
semiconductor components
Prior art date
Application number
PCT/EP2022/072777
Other languages
English (en)
French (fr)
Inventor
Tobias DÖRSAM
Frank Dimroth
Puzant Baliozian
Armin RICHTER
Original Assignee
Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V. filed Critical Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V.
Priority to EP22764787.2A priority Critical patent/EP4388593A1/de
Publication of WO2023021002A1 publication Critical patent/WO2023021002A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/184—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP

Definitions

  • the invention relates to a method for dicing semiconductor components according to the preamble of claim 1 and to a semiconductor component according to claim 14.
  • a multiplicity of semiconductor components are formed on a carrier substrate and the carrier substrate is then divided in order to singulate the semiconductor components.
  • the present invention relates to a method for dicing III-V semiconductor components.
  • III-V semiconductor components have at least one functional semiconductor layer which is in the form of a III-V compound semiconductor.
  • Typical III-V semiconductor components are photovoltaic solar cells, in particular concentrator solar cells for exposure to concentrated radiation, in particular concentrated sunlight, or solar cells for signal and/or power transmission by means of laser radiation.
  • solar cells can be designed for terrestrial applications or for use in space, in particular on satellites.
  • radiation-emitting III-V semiconductor components are known, in particular light-emitting diodes.
  • wafer saws are used for a cut-off process.
  • Diamonds are typically embedded in a plastic or metal abrasive disc.
  • the abrasive sheet is moved relative to the semiconductor workpiece at a typical speed of 5 to 10 mm/s in order to divide the semiconductor workpiece along separating paths and to separate the semiconductor components. In this case, material is removed with water cooling, which leads to isolation.
  • the sawing process causes a material removal of several 100 ⁇ m width, so that a corresponding spacing of the semiconductor components on the carrier substrate is necessary and limits the area utilization.
  • the sawing process creates microcracks, which damage the electrically active layers in particular and can lead to short circuits.
  • a significant deterioration in the characteristic curves and the efficiency of the solar cells was determined due to short circuits at the edge after the sawing process.
  • the mesa trenches have a greater width than the width of the saw trench, so that there is no contact between the saw blade and the functional semiconductor layers during the subsequent isolation using wafer saws.
  • the invention is therefore based on the object of providing a method for isolating semiconductor components and a semiconductor component which requires the semiconductor components to be spaced less closely on the carrier substrate and which nevertheless avoids a significant impairment of the electronic quality of the semiconductor components due to edge damage occurring during the separating process.
  • the method according to the invention for dicing semiconductor components has the following method steps A and B:
  • method step B comprises the following method steps:
  • a method step B1 the metallic rear side contacting layer of the semiconductor components is severed along the isolating distances on the rear side of the carrier substrate and a separating trench is produced on the rear side of the carrier substrate at least in partial areas of the isolating distances.
  • the carrier substrate is severed along the isolating distances by energy input into the carrier substrate by means of laser radiation, the carrier substrate being heated below the melting temperature of the carrier substrate.
  • the method according to the invention is characterized in that in method step B2 the carrier substrate is severed along the separating paths by energy input by means of laser radiation, the carrier substrate being heated below the melting temperature of the carrier substrate.
  • the present separating method causes no or at least considerably less damage to the edge surfaces along the separating paths, in particular to the edge surfaces the functional semiconductor layers of the semiconductor components.
  • a separating trench is produced in the carrier substrate, at least in partial areas of the separating distances, in order to facilitate the subsequent separating process and to avoid breakouts.
  • the separating trench is formed in the carrier substrate with a depth of at least 5 ⁇ m in order to reduce the risk of fault lines in undesired areas.
  • step B1 laser radiation is used to sever the metallic rear-side contacting layer, with the metallic rear-side contacting layer being ablated by means of laser radiation.
  • Known devices for laser ablation can be used here, which allow processing that is gentle on the material with high accuracy.
  • both the ablation of the metal rear-side contacting layer and the creation of the separating trench take place by means of the laser radiation. This achieves a particularly process-economical method.
  • the separating trench is preferably produced by laser ablation. It is also within the scope of the invention to produce the separating trench by chemical etching or by a sawing process that does not completely sever the carrier substrate.
  • the separating trench In order to further reduce the risk of fracture lines in undesired areas, it is advantageous for the separating trench to be formed in the carrier substrate with a depth of at least 10 ⁇ m, in particular at least 30 ⁇ m, more preferably at least 50 ⁇ m. For this reason it is also advantageous that the separating trench is formed in the carrier substrate with a depth which is at least 5%, in particular at least 10%, more preferably at least 30%, in particular at least 50%, in particular at least 80% of the thickness of the carrier substrate.
  • TLS methods thermal laser separation
  • III-V semiconductor components have a high risk of irregular fracture edges during the dicing process, which can lead to damage or destruction of the III-V semiconductor devices. This applies in particular to III-V semiconductor components based on germanium.
  • the method according to the invention leads to an avoidance or at least a considerable reduction of this risk, in that in method step B1 on the rear side of the carrier substrate along the separating gaps the metallic rear-side contacting layer of the semiconductor components is removed, preferably severed and at least in partial areas of the separating gaps a separating trench on the rear side of the carrier substrate is produced.
  • the backside contacting layer of the semiconductor components is severed, in particular ablated, and the isolating gaps are created in such a way that the functional semiconductor layer of the semiconductor components, which is arranged on the front side of the carrier substrate, is not melted. This avoids an impairment of the electronic quality of the functional semiconductor layer.
  • the semiconductor components have at least one functional semiconductor layer arranged on the front side of the carrier substrate. It is within the scope of the invention that the semiconductor components have further functional semiconductor layers. In particular, it is within the scope of the invention that the carrier substrate is formed as a further functional semiconductor layer of the semiconductor components.
  • the semiconductor components have at least one pn junction. This can be formed between two functional layers which have dopings of opposite doping types. Doping types are p- and n-doping. It is also within the scope of the invention for one or more pn junctions to be formed within a functional layer.
  • a pn junction is formed in the carrier substrate on the front side of the carrier substrate, preferably in a manner known per se by means of diffusion of dopants.
  • method step B2 the energy is introduced into the carrier substrate by means of laser radiation from the rear side of the carrier substrate in order to avoid impairment of the functional semiconductor layer of the semiconductor components.
  • the generated in step B1 Separation trenches are formed with a depth that is less than the thickness of the carrier substrate, preferably less than 90%, in particular less than 80%, more preferably less than 60% of the thickness of the carrier substrate. This ensures that the separating trenches do not extend into the functional layer or, if there are a plurality of functional layers of semiconductor components, into the functional layers of the semiconductor components and lead to damage that reduces the electronic quality of the semiconductor component.
  • separating trenches are only partially formed along the separating distances in method step B1. Due to the crystal structure of the carrier substrate, in method step B2, the formation of cracks nevertheless continues along the separating gaps, even in the areas of the separating gaps in which no separating trenches were formed. Studies by the applicant show that it is advantageous for separating trenches to be formed at least at crossing points of the separating distances.
  • separating trenches In order to reduce the risk of fault lines forming in undesired areas, it is advantageous for separating trenches to be formed completely along the entire length of the separating distances in method step B1. A separating trench is thus formed in each partial area of a separating gap. In this way, the carrier substrate is divided up exclusively along separating paths at which a separating trench is also formed.
  • the isolating distances are advantageously arranged in such a way that at least subsets of the isolating distances intersect. It is therefore particularly advantageous to form separating trenches in the form of a cross (+) at least at the intersection points of the separating distances. This is particularly advantageous when the isolating distances are formed in a straight line. If all isolating distances are formed in a straight line, in a configuration that is advantageous in terms of process economy, only isolating trenches are formed at the intersection points of the isolating distances, preferably in each case in the form of a cross. It is also within the scope of the invention that some or all of the isolating distances are not formed in a straight line.
  • isolating trenches are advantageously formed at least in the non-rectilinear areas, in particular in arcuate areas of the isolating distances. This facilitates cutting through the wafer along the dividing lines and avoids deviating courses.
  • separating trenches are formed completely along the separating distances in method step B1. This significantly reduces the risk of cracks forming outside the isolating gaps in method step B2.
  • the carrier substrate is actively cooled in order to promote crack formation.
  • the active cooling takes place by means of a coolant jet, preferably by means of a coolant jet that follows the laser beam used to heat the carrier substrate.
  • a cooling liquid in particular water, is preferably used as the coolant for the coolant jet.
  • an expandable film is arranged on the front side of the semiconductor workpiece before method step B in method step A1 and after method step B in a method step C a spacing is formed between the semiconductor components by expanding the film.
  • the stretchable film is preferably arranged on the front side of the semiconductor workpiece by means of adhesive or adhesion films, which are preferably stretched over a frame.
  • other fixations for the foil can also be used, which make it possible to additionally hold the semiconductor workpiece during the process and then to create a distance between the components.
  • the side surfaces of the semiconductor components are treated in method step C, while the spatially separated semiconductor components are arranged at a distance from one another on the film.
  • the electronic quality of the semiconductor components can be increased further and/or the further processing of the semiconductor components can be simplified by also compensating for minimal damage to the side faces.
  • such protective layers in particular made of aluminum oxide, silicon oxide or silicon nitride, offer protection against environmental influences and thus a change in the semiconductor side surfaces due to corrosion, oxidation or contamination.
  • a protective layer is preferably arranged on the side faces of the semiconductor components by means of atomic layer deposition (ALD) or by means of a plasma process.
  • the protective layer on the side faces in such a way that edge passivation occurs, so that minority charge carriers recombine less in a non-radiative manner.
  • the protective layer on the side faces of the semiconductor components is preferably formed from amorphous silicon, silicon carbide (in particular when the carrier substrate is formed from germanium), from stoichiometric gallium oxides, particularly in the case of carrier substrates which have surfaces passivated with nitrogen or sulfur. It is within the scope of the invention to form a multilayer protective layer at the edges of the semiconductor components. In particular, it is advantageous to form a multilayer protective layer which has one or more of the layers from the group consisting of aluminum oxide layer and aluminum nitride layer. Depending on the method selected, when the protective layer is applied, the protective layer can also be applied on the front side and/or on the back side of the semiconductor structure.
  • the protective layer on the front or back is disadvantageous for the functioning, in particular the electronic properties and/or the efficiency of the semiconductor component. It is therefore advantageous to remove the protective layer on the front and/or rear, in particular to remove it mechanically by means of abrasion.
  • the semiconductor workpiece is provided with one or more layers between the rear side of the carrier substrate and the rear side contacting layer of the semiconductor components and/or between the front side of the carrier substrate and the functional semiconductor layer of the semiconductor components.
  • the semiconductor components can be in the form of III-V semiconductor components in a manner known per se and preferably have at least one pn junction. It is within the scope of the invention that the III-V semiconductor components have a plurality of functional semiconductor layers and in particular a plurality of pn junctions. In particular, it is within the scope of the invention for the III-V semiconductor components to be in the form of multiple solar cells.
  • the carrier substrate is preferably formed from one or more materials from the group germanium, GaAs, InP, GaSb, sapphire.
  • the carrier substrate is preferably a semiconductor wafer made of semiconductor materials of IV. or III. and V. main group formed, preferably as a germanium wafer, GaAs wafer, InP wafer or GaSb wafer.
  • the thickness of the carrier substrate is preferably in the range of 30-800 ⁇ m, particularly preferably in the range of 50-650 ⁇ m.
  • the method according to the invention is particularly suitable for forming small semiconductor components.
  • the method is therefore designed in such a way that the isolated semiconductor components on the front side Have an area of less than 100 mm 2 , in particular less than 10 mm 2 , preferably less than 3 mm 2 .
  • the semiconductor components are thus preferably in the form of optoelectronic components and have at least one pn junction.
  • the semiconductor components are preferably embodied as photovoltaic solar cells or as radiation-emitting diodes.
  • the semiconductor workpiece preferably has no pn junction on the rear side of the carrier substrate, so that a pn junction is not impaired by the separating trenches. It is therefore advantageous that no separating trench penetrates a pn junction of the semiconductor workpiece, in particular that the depth of the separating trench is selected in such a way that no separating trench penetrates a pn junction of the semiconductor workpiece.
  • no pn junction is formed on the rear side of the carrier substrate between the carrier substrate and the metallic rear-side contacting layer.
  • a semiconductor component according to the invention with a carrier substrate and at least one functional semiconductor layer arranged on a front side of the carrier substrate, which is embodied as a III-V compound semiconductor, and with at least one metallic rear-side contacting layer arranged on a rear side of the carrier substrate, the semiconductor component has at least one pn junction, solved.
  • the carrier substrate of the semiconductor component has a square roughness Rq (rms, root-mean-squared) greater than 0.5 pm, in particular greater than 1 pm, in particular greater than 3 pm on at least one side surface, at least in a partial area adjoining the rear side of the carrier substrate, and the functional one Semiconductor layer of the semiconductor component on the side surface has a square roughness Rq (rms, root-mean-squared) of less than 100 nm, in particular less than 50 nm, in particular less than 10 nm.
  • the roughness is measured using a laser confocal microscope.
  • a measurement using AFM atomic force microscope
  • 5 measurements with a single measurement distance of 1 mm are taken as a basis and the root mean square value is calculated from them.
  • the semiconductor component according to the invention has the advantage that, on the one hand, due to the lower roughness on the side surface in the area of the functional semiconductor layer, there is no or only a slight impairment of the electronic quality, compared to semiconductor components which, for example after a conventional sawing process, have greater roughness in this area have on the side surface.
  • greater roughness in the partial area of the side surfaces adjoining the rear side of the carrier substrate, greater roughness has no or only a slightly disadvantageous effect on the electronic quality of the semiconductor component. Greater roughness can therefore be tolerated in this area, which in particular makes it possible to produce the semiconductor component using the method according to the invention.
  • the semiconductor component according to the invention is preferably singulated using the method according to the invention.
  • the semiconductor component has the aforementioned features on at least two side surfaces, preferably on all side surfaces, that the carrier substrate of the semiconductor component has an effective average roughness Rq (rms, root -mean-squared) greater than 0.5 pm, in particular greater than 1 pm, in particular greater than 3 pm and the functional semiconductor layer of the semiconductor component on the side surface has an effective mean roughness Rq (rms, root-mean-squared) less than 100 nm, in particular less than 50 nm , In particular less than 10 nm.
  • the semiconductor components have one or more pn junctions.
  • no pn junction is advantageously formed, so that a Impairment of the electronic quality of the semiconductor component is avoided by influencing the pn junction due to the greater roughness in the lower area of the side surfaces of the carrier substrate.
  • the semiconductor component has a protective layer which is arranged on the side surface of the semiconductor component at least in the area of the functional semiconductor layer.
  • the protective layer avoids negative influences, in particular due to high recombination speeds on the side surface in the area of the pn junction.
  • the method according to the invention serves to singulate the semiconductor components.
  • the components are therefore advantageously separated after method step B2, so that the components are no longer in a composite, in particular are no longer mechanically or electrically connected.
  • the semiconductor components thus represent autonomous, isolated components.
  • the semiconductor components are preferably detached from the film at the end of the method.
  • FIG. 1 shows a semiconductor workpiece for dicing semiconductor components
  • FIG. 2 generation of a separating trench in an exemplary embodiment of a method according to the invention
  • FIG. 3 the separation by means of energy input in the exemplary embodiment
  • FIG. 4 shows a modification of the separating trench design
  • FIGS. 5 to 7 show a development of the exemplary embodiment using an elastic film
  • FIG. 8 shows an exemplary embodiment of a semiconductor component according to the invention
  • FIG. 11 shows a comparison of the isolation of semiconductor components without the use of separating trenches (partial image a) and with the use of separating trenches (partial image b).
  • FIGS. 1, 5 to 7 and 9 show sectional drawings of semiconductor components to be separated or separated. For better representation, the number of semiconductor components is reduced to 3, and FIGS. 8 and 10 show a semiconductor component as a sectional drawing.
  • FIGS. 2 to 4 show plan views from below of a semiconductor workpiece in each case.
  • FIG. 1 schematically shows a sectional illustration of a semiconductor workpiece 1.
  • the semiconductor workpiece 1 comprises a carrier substrate 2, which is predominantly in the form of a germanium wafer with a thickness of 190 ⁇ m.
  • a layer system with a plurality of semiconductor layers is formed on the front side of the carrier substrate 2, which is shown at the top in FIG. 1, in order to realize semiconductor components 5 formed as photovoltaic solar cells.
  • the layer system includes the following layers:
  • the layers marked with an * in the table represent functional semiconductor layers which are in the form of III-V compound semiconductors.
  • the layer structure shown in Tab. 1 has three pn junctions, two within the III-V structure and one in the germanium carrier substrate 2.
  • the carrier substrate 2 thus represents a further functional layer in this exemplary embodiment Structured development of the exemplary embodiment, the cover layer being removed in the areas not covered by the front-side contact.
  • a full-area metallic rear-side contacting layer 4 is arranged on the rear side of the carrier substrate 2, which is shown at the bottom in FIG.
  • the semiconductor workpiece 1 is to be separated into several parts in order—according to the simplified representation with a reduced number of semiconductor components—to obtain three semiconductor components 5 embodied as photovoltaic solar cells.
  • the separation of the semiconductor workpiece 1 should take place perpendicularly to the front side of the semiconductor workpiece at the positions marked with arrows in FIG. 1 and along the dashed lines.
  • the semiconductor workpiece shown in FIG. 1 is first provided in a method step A.
  • a method step B the semiconductor workpiece is severed along a plurality of isolating distances in order to isolate the semiconductor components 5 .
  • Process step B comprises the following process steps:
  • the metallic rear-side contacting layer 4 of the semiconductor components 5 is ablated by means of laser radiation on the rear side of the carrier substrate 2 along separating gaps.
  • FIG. 2 schematically shows method step B1.
  • the semiconductor workpiece 1 is shown in a plan view from the rear.
  • the isolating distances 6, at which the semiconductor workpiece 1 is to be severed and which thus define the future edges of the semiconductor components 5, are shown as dashed lines and form a rectangular grid.
  • a laser beam in this case with a wavelength of 1070 nm, pulse length in the range 1 ns, laser energy 1.5 W, pulse frequency 30 kHz, traversing speed 50 mm/s, the metallic rear-side contacting layer 4 is completely removed along the isolating distances 6 in method step B1.
  • separating trenches are simultaneously produced along the isolating distances 6, which trenches extend over the entire length of the isolating distances 6, with a width of approximately 30 ⁇ m and a depth in the carrier substrate 2 of approximately 95 ⁇ m.
  • the separating trenches thus penetrate approximately 50% into the carrier substrate 2 from the back.
  • a laser beam with the previously specified parameters is used to generate the isolating distances.
  • Typical carrier substrates have a diameter in the range of 50 mm - 200 mm. In typical applications, tens to several thousand semiconductor devices are formed from a carrier substrate.
  • step B2 the carrier substrate 2 is now severed along the isolating distances 6 by energy input by means of laser radiation, the carrier substrate being heated below the melting temperature of the carrier substrate.
  • This sub-step is shown in Figure 3:
  • a laser beam 7a in this case with the parameters wavelength 1070 nm, continuous laser beam, laser energy 88 W, traversing speed 200 mm/s, which traces the rear side of the semiconductor workpiece along the in Process step B1 applied separating trenches produced, the carrier substrate 2 is heated.
  • the laser beam 7a is tracked by a coolant jet 8, in this case a water jet, which causes local cooling immediately after the carrier substrate 2 has been locally heated by the laser beam 7a.
  • the thermal stress generated as a result leads to crack formation and thus to splitting of the carrier substrate 2 along the isolating distances 6 and perpendicular to the rear side of the carrier substrate 2.
  • FIG. 1 A modification of the exemplary embodiment is shown in FIG.
  • separating trenches are only produced in partial areas of the separating distances 6 in method step B2.
  • separating trenches 9 in the form of a cross (+) are produced at the crossing points of the separating distances 6 (see FIG. 3).
  • two cross-shaped separating trenches are identified in FIG. 4 with the reference number 9 .
  • the parameters of the laser beam 7 used to generate the separating trenches correspond to the parameters for generating separating trenches described above for FIG. These separating trenches also have a width of 30 ⁇ m and a depth of about 95 ⁇ m.
  • the carrier substrate is then severed along the separating paths in method step B2, heating by means of the laser beam 7a and immediately thereafter cooling by the coolant jet 8 taking place according to FIG.
  • FIGS. 5 to 7 A second development of the exemplary embodiment according to FIGS. 1 to 3 is shown in FIGS. 5 to 7:
  • the semiconductor workpiece 1 is arranged on an expandable film 10, in this case a film made of polyolefin with a thickness of 85 ⁇ m.
  • the semiconductor workpiece 1 is placed face-to-face with the foil 10 as shown in FIG. FIG. 5 shows the state in which the separating trenches 9 have already been formed, but the carrier substrate 2 has not yet been completely severed.
  • Method steps B1 and B2 are then carried out as previously described in the exemplary embodiment, so that the semiconductor workpiece 1 is severed perpendicularly to the front side of the semiconductor workpiece at the positions marked with arrows in FIG. 5 and the semiconductor components 5 are isolated. This is shown in FIG. 6: The semiconductor components 5 are already isolated, but are located at the severed edges
  • step B the film is stretched so that the semiconductor components 5 are spatially separated, as shown in FIG.
  • FIG. 8 shows a plan view of the side face identified by reference numeral 12 in FIG. The separating trench in the upper area of the semiconductor component 5 thus runs horizontally.
  • the isolated semiconductor component 5 represents an exemplary embodiment of a semiconductor component according to the invention, with the part of the carrier substrate 2, the functional semiconductor layer 3 arranged on the underlying front side according to the illustration in Figure 8, which is designed as a III-V compound semiconductor and one on the according to 8. Due to the separation as described above with the formation of a separating trench, the semiconductor component 5 has at the edge surface 12 according to FIG. 7, which can be seen in FIG Area a surface 13 with high roughness, which is the side wall of the previously formed separating trench. In the lower area, the carrier substrate 2 was severed in method step B2, so that a surface 14 with less roughness was achieved. Since pn junctions are located in the area of the front side lying underneath, in particular in the area of the functional semiconductor layer 3, the pn junctions do not border on the surface 13 with high roughness, but on the surface 14 with opposite surface
  • FIGS. 9 and 10 A development of the method according to FIGS. 5 to 7 is shown in FIGS. 9 and 10: before the semiconductor components 5 are detached from the film 10, a protective layer 11 is applied.
  • the protective layer 11 in this case an aluminum oxide layer with a layer thickness of 50 nm, is applied to the side surfaces by means of ALD (Atomic Layer Deposition) in order to further increase the electrical quality of the semiconductor components 5 by edge passivation. During this process, the protective layer 11 also covers the rear-side contacting layers 4 of the semiconductor components 5 and the film 10 in the spaces between the spaced-apart semiconductor components 5.
  • ALD Atomic Layer Deposition
  • the protective layer 11 is mechanically removed from the back contact layers 4 by polishing.
  • Such a semiconductor component 5 is shown in FIG. 10 and thus represents a further development of the exemplary embodiment of a semiconductor component according to the invention shown in FIG.
  • FIG. 11 shows photographs of semiconductor workpieces with isolated semiconductor components in a plan view from the rear of the semiconductor workpieces.
  • the semiconductor workpiece according to part a) was not processed using a method according to the invention.
  • isolation was carried out in accordance with method step B2, without separating trenches having been produced beforehand. It is clearly evident that dividing lines according to the desired rectangular grid could only be achieved in partial areas. During the separation, parts with very different sizes were formed.
  • the semiconductor workpiece was also severed along oblique, diagonal and irregular severing lines in some partial areas.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Dicing (AREA)
  • Element Separation (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zum Vereinzeln von Halbleiterbauelementen (5), mit einem Verfahrensschritt A mit Bereitstellen eines Halbleiterwerkstücks (1 ) mit einem Trägersubstrat (2) und mit einer Mehrzahl von Halbleiterbauelementen (5), wobei die Halbleiterbauelemente (5) zumindest eine an einer Vorderseite des Trägersubstrats (2) angeordnete funktionale Halbleiterschicht (3), welche als Ill-V-Verbindungshalbleiter ausgebildet ist, und zumindest eine an einer Rückseite des Trägersubstrats (2) angeordnete metallische Rückseitenkontaktierungsschicht (4) aufweisen, und mit einem Verfahrensschritt B mit Durchtrennen des Halbleiterwerkstücks (1 ) entlang einer Mehrzahl von Trennstrecken, um die Halbleiterbauelemente (5) zu Vereinzeln. Wesentlich ist, dass Verfahrensschritt B folgende Verfahrensschritte umfasst: in einem Verfahrensschritt B1 wird an der Rückseite des Trägersubstrats (2) entlang der Trennstrecken die metallische Rückseitenkontaktierungsschicht (4) der Halbleiterbauelemente (5) durchtrennt und zumindest in Teilbereichen der Trennstrecken wird ein Trenngraben (9) an der Rückseite des Trägersubstrats (2) mittels Ablation durch Laserstrahlung erzeugt und in einem Verfahrensschritt B2 erfolgt entlang der Trennstrecken ein Durchtrennen des Trägersubstrats (2) durch Energieeintrag in das Trägersubstrat (2) mittels Laserstrahlung, wobei das Trägersubstrat (2) unterhalb der Schmelztemperatur des Trägersubstrats (2) erwärmt wird. Die Erfindung betrifft weiterhin ein vereinzeltes Halbleiterbauelement (2).

Description

Verfahren zum Vereinzeln von Halbleiterbauelementen
Beschreibung
Die Erfindung betrifft ein Verfahren zum Vereinzeln von Halbleiterbauelementen gemäß Oberbegriff des Anspruchs 1 sowie ein Halbleiterbauelement gemäß Anspruch 14.
Zur Herstellung kleinflächiger Halbleiterbauelemente wird eine Vielzahl von Halbleiterbauelementen an einem Trägersubstrat ausgebildet und anschließend das Trägersubstrat zerteilt, um die Halbleiterbauelemente zu vereinzeln.
Die vorliegende Erfindung betrifft ein Verfahren zum Vereinzeln von lll-V- Halbleiterbauelementen. Solche Ill-V-Halbleiterbauelemente weisen zumindest eine funktionale Halbleiterschicht auf, welche als Ill-V-Verbindungshalbleiter ausgebildet ist.
Typische Ill-V-Halbleiterbauelemente sind photovoltaische Solarzellen, insbesondere Konzentratorsolarzellen zur Beaufschlagung mit konzentrierter Strahlung, insbesondere konzentriertem Sonnenlicht oder Solarzellen zur Signal- und/oder Leistungsübertragung mittels Laserstrahlung. Solche Solarzellen können für terrestrische Anwendungen oder zum Einsatz im Weltraum, insbesondere auf Satelliten ausgebildet sein.
Ebenso sind Strahlung emittierende Ill-V-Halbleiterbauelemente bekannt, insbesondere Licht emittierende Dioden.
Als Standardprozess zum Vereinzeln von Ill-V-Halbleiterbauelementen werden Wafersägen für ein Trennschleifverfahren verwendet. Hierbei sind typischerweise Diamanten in ein Schleifblatt aus Kunststoff oder Metall eingelassen. Mit einer typischen Geschwindigkeit von 5 bis 10 mm/s wird das Schleifblatt relativ zu dem Halbleiterwerkstück bewegt, um entlang von Trennstrecken das Halbleiterwerkstück zu zerteilen und die Halbleiterbauelemente zu vereinzeln. Hierbei erfolgt unter Wasserkühlung ein Materialabtrag, der zur Vereinzelung führt. Der Sägevorgang bewirkt einen Materialabtrag von mehreren 100 pm Breite, sodass eine entsprechende Beabstandung der Halbleiterbauelemente auf dem Trägersubstrat notwendig ist und die Flächenausnutzung begrenzt.
Darüber hinaus entstehen durch den Sägeprozess Mikrorisse, welche insbesondere die elektrisch aktiven Schichten beschädigen und zu Kurzschlüssen führen können. Bei Ill-V-Solarzellen wurde eine deutliche Verschlechterung der Kennlinien und des Wirkungsgrades der Solarzellen durch Kurzschlüsse am Rand nach dem Sägeprozess festgestellt. Aus diesem Grund ist es bekannt, zum Schutz der funktionalen Halbleiterschichten, insbesondere der lll-V- Verbindungshalbleiterschicht, vor dem Vereinzeln in einem Ätzverfahren die funktionalen Schichten durch Ätzgräben, sogenannte Mesagräben, zu separieren. Die Mesagräben weisen eine größere Breite als die Breite des Sägegrabens auf, sodass bei der nachfolgenden Vereinzelung mittels Wafersägen kein Kontakt zwischen Sägeblatt und den funktionalen Halbleiterschichten erfolgt.
Durch Kombination des Ausbildens von Mesagräben und der Vereinzelung mittels Wafersägen kann zwar eine Verringerung des Wirkungsgrades aufgrund von Randschädigungen vermieden oder zumindest verringert werden, der Prozess ist jedoch aufwendig und somit kostenintensiv und darüber hinaus sind die Halbleiterbauelemente aufgrund der Breite der Mesagräben nochmals weiter voneinander zu beabstanden, sodass sich eine nochmals geringere Ausnutzung der Fläche des Trägersubstrats ergibt.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Vereinzeln von Halbleiterbauelementen und ein Halbleiterbauelement zur Verfügung zu stellen, welches eine geringere Beabstandung der Halbleiterbauelemente auf dem Trägersubstrat erfordert und dennoch eine erhebliche Beeinträchtigung der elektronischen Güte der Halbleiterbauelemente durch beim Trennvorgang entstehende Randschädigungen vermeidet.
Gelöst ist diese Aufgabe durch ein Verfahren zum Vereinzeln vom Halbleiterbauelementen gemäß Anspruch 1 sowie einem Halbleiterbauelement gemäß Anspruch 14. Vorteilhafte Ausgestaltungen finden sich in den abhängigen Ansprüchen. Das erfindungsgemäße Verfahren ist bevorzugt zur Ausbildung des erfin- dungsgemäßen Halbleiterbauelementes ausgebildet, insbesondere einer vorteilhaften Ausführungsform hiervon. Das erfindungsgemäße Halbleiterbauelement wird bevorzugt mittels des erfindungsgemäßen Verfahrens hergestellt, insbesondere einer vorteilhaften Ausführungsform hiervon.
Das erfindungsgemäße Verfahren zum Vereinzeln von Halbleiterbauelementen weist folgende Verfahrensschritte A und B auf:
A. Bereitstellen eines Halbleiterwerkstücks mit einem Trägersubstrat und mit einer Mehrzahl von Halbleiterbauelementen, wobei die Halbleiterbauelemente zumindest eine an einer Vorderseite des Trägersubstrats angeordnete funktionale Halbleiterschicht, welche als lll-V- Verbindungshalbleiter ausgebildet ist, und zumindest eine an einer Rückseite des Trägersubstrats angeordnete metallische Rückseitenkontaktierungsschicht aufweisen, und
B. Durchtrennen des Halbleiterwerkstücks entlang einer Mehrzahl von Trennstrecken, um die Halbleiterbauelemente zu Vereinzeln.
Wesentlich ist, dass Verfahrensschritt B folgende Verfahrensschritte umfasst: In einem Verfahrensschritt B1 wird an der Rückseite des Trägersubstrats entlang der Trennstrecken die metallische Rückseitenkontaktierungsschicht der Halbleiterbauelemente durchtrennt und zumindest in Teilbereichen der Trennstrecken ein Trenngraben an der Rückseite des Trägersubstrats erzeugt. In einem Verfahrensschritt B2 erfolgt entlang der Trennstrecken ein Durchtrennen des Trägersubstrats durch Energieeintrag in das Trägersubstrat mittels Laserstrahlung, wobei das Trägersubstrat unterhalb der Schmelztemperatur des Trägersubstrats erwärmt wird.
Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, dass in Verfahrensschritt B2 entlang der Trennstrecken ein Durchtrennen des Trägersubstrats durch Energieeintrag mittels Laserstrahlung erfolgt, wobei das Trägersubstrat unterhalb der Schmelztemperatur des Trägersubstrats erwärmt wird. Im Gegensatz zum Trennen mittels einer Wafersäge entsteht durch das vorliegende Trennverfahren keine oder zumindest eine erheblich geringere Schädigung an den Randflächen entlang der Trennstrecken, insbesondere an den Randflächen der funktionalen Halbleiterschichten der Halbleiterbauelemente. Zuvor wird in Verfahrensschritt B1 zumindest in Teilbereichen der Trennstrecken ein Trenngraben im Trägersubstrat erzeugt, um den danach folgenden Trennprozess zu erleichtern und Ausbrüche zu vermeiden.
Der Trenngraben wird im Trägersubstrat mit einer Tiefe von zumindest 5 pm ausgebildet, um das Risiko von Bruchlinien in unerwünschten Bereichen zu verringern.
In Verfahrensschritt B1 wird Laserstrahlung zum Durchtrennen der metallischen Rückseitenkontaktierungsschicht verwendet, wobei ein Ablatieren der metallischen Rückseitenkontaktierungschicht mittels Laserstrahlung erfolgt. Hierbei kann auf bekannt Vorrichtungen zur Laserablation zurückgegriffen werden, die eine materialschonende Bearbeitung mit hoher Genauigkeit ermöglichen.
Insbesondere ist es vorteilhaft, dass mittels der Laserstrahlung sowohl die Ablation der metallischen Rückseitenkontaktierungschicht, als auch das Erzeugen des Trenngrabens erfolgt. Hierdurch wird ein besonders prozessökonomisches Verfahren erzielt.
Der Trenngraben wird bevorzugt durch Laserablation erzeugt. Ebenso liegt ein Erzeugen des Trenngrabens durch chemisches Ätzen oder durch einen Sägeprozess, der das Trägersubstrat nicht vollständig durchtrennt, im Rahmen der Erfindung.
Um das Risiko von Bruchlinien in unerwünschten Bereichen weiter zu verringern ist es vorteilhaft, dass der Trenngraben im Trägersubstrat mit einer Tiefe von zumindest 10 pm, insbesondere zumindest 30 pm, weiter bevorzugt zumindest 50 pm ausgebildet wird. Ebenso ist aus diesem Grund es vorteilhaft, dass der Trenngraben im Trägersubstrat mit einer Tiefe ausgebildet wird, welche zumindest 5%, insbesondere zumindest 10%, weiter bevorzugt zumindest 30%, insbesondere zumindest 50%, insbesondere zumidnest 80% der Dicke des Trägersubstrats beträgt. Verfahren zum Zerteilen von Halbleiterwafern mit Erzeugen einer Initialen Trennmulde und Erwärmen des Halbleiterwafers unterhalb der Schmelztemperatur mittels eines Lasers sind als TLS-Verfahren (Thermal Laser Separation) an sich bekannt und werden auch als thermisches Scribe-and-Cleave-Verfahren bezeichnet. Ein solches Verfahren ist in WO 2007/016895 A1 und in M. Koitzsch, D. Lewke, M. Schellenberger, L. Pfitzner, H. Ryssel, R. Kolb, H.-U. Zuhlke, “Improving electric behavior and simplifying production of Si-based diodes by using thermal laser separation,” in ASMC 2013 SEMI Advanced Semiconductor Manufacturing Conference, Saratoga Springs, NY, May. 2013 - May. 2013, pp. 400- 403 beschrieben.
Bisher wurden bei der Ausbildung von Ill-V-Halbleiterbauelementen überwiegend die eingangs beschriebenen Trennverfahren mittels Wafersägen verwendet. Dies ist darin begründet, dass im Gegensatz zu Halbleiterbauelementen, welche in einem Siliziumwafer ausgebildet werden, bei lll-V- Halbleiterbauelementen ein hohes Risiko unregelmäßiger Bruchkanten während des Trennvorgangs besteht, welches zu einer Beschädigung oder Zerstörung der Ill-V-Halbleiterbauelemente führen kann. Dies gilt insbesondere für lll-V Halbeiterbauelemente auf Germanium.
Das erfindungsgemäße Verfahren führt zu einer Vermeidung oder zumindest erheblichen Verringerung dieses Risikos, in dem in Verfahrensschritt B1 an der Rückseite des Trägersubstrats entlang der Trennstrecken die metallische Rückseitenkontaktierungsschicht der Halbleiterbauelemente entfernt, bevorzugt durchtrennt und zumindest in Teilbereichen der Trennstrecken jeweils ein Trenngraben an der Rückseite des Trägersubstrats erzeugt wird.
Hierdurch wird ein negativer Einfluss der an der Rückseite des Trägersubstrats angeordneten metallischen Rückseitenkontaktierungsschicht auf den Rissverlauf während des Trennvorgangs vermieten und darüber hinaus durch die Ausbildung der Trenngräben an der Rückseite des Trägersubstrats zumindest in Teilbereichen der Trennstrecken die kontrollierte Rissausbildung entlang der Trennstrecken beim Zerteilen begünstigt. Weiterhin wird durch Ausführen des Verfahrensschrittes B1 an der Rückseite des Trägersubstrats eine unmittelbare Beeinträchtigung der funktionalen Halbleiterschicht der Halbleiterbauelemente an der Vorderseite des Trägersubstrats vermieden.
Vorteilhafterweise erfolgt in Verfahrensschritt B1 das Durchtrennen, insbesondere die Ablation, der Rückseitenkontaktierungsschicht der Halbleiterbauelemente und die Erzeugung der Trennstrecken derart, dass kein Aufschmelzen der funktionalen Halbleiterschicht der Halbleiterbauelemente, welche an der Vorderseite des Trägersubstrats angeordnet ist, erfolgt. Hierdurch wird eine Beeinträchtigung der elektronischen Güte der funktionalen Halbleiterschicht vermieden.
Die Halbleiterbauelemente weisen zumindest eine an der Vorderseite des Trägersubstrats angeordnete funktionale Halbleiterschicht auf. Es liegt im Rahmen der Erfindung, dass die Halbleiterbauelemente weitere funktionale Halbleiterschichten aufweisen. Insbesondere liegt es im Rahmen der Erfindung, dass das Trägersubstrat als eine weitere funktionale Halbleiterschicht der Halbleiterbauelemente ausgebildet ist.
Die Halbleiterbauelemente weisen zumindest einen pn-Übergang auf. Dieser kann zwischen zwei funktionalen Schichten ausgebildet sein, welche Dotierungen entgegengesetzter Dotierungstypen aufweisen. Dotierungstypen sind die p- und die n-Dotierung. Ebenso liegt es im Rahmen der Erfindung, dass ein oder mehrere pn-Übergänge innerhalb einer funktionalen Schicht ausgebildet ist.
In einer vorteilhaften Ausgestaltung ist an der Vorderseite des Trägersubstrats im Trägersubstrat ein pn-Übergang ausgebildet, bevorzugt in an sich bekannter Weise mittels Diffusion von Dotierstoffen.
Es ist vorteilhaft, dass in Verfahrensschritt B2 der Energieeintrag mittels Laserstrahlung in das Trägersubstrat von der Rückseite des Trägersubstrats erfolgt, um eine Beeinträchtigung der funktionalen Halbleiterschicht der Halbleiterbauelemente zu vermeiden.
Untersuchungen der Erfinder zeigen, dass ein Durchtrennen der funktionalen Halbleiterschicht der Halbleiterbauelemente durch Rissbildung zu keiner oder nur zu einer geringen Schädigung im Randbereich der funktionalen Halbleiterschicht führt. Es ist daher vorteilhaft, dass die in Verfahrensschritt B1 erzeugten Trenngräben mit einer Tiefe ausgebildet werden, die kleiner als die Dicke des Trägersubstrats, bevorzugt kleiner 90 %, insbesondere kleiner 80 %, weiter bevorzugt kleiner 60 % der Dicke des Trägersubstrats ist. Hierdurch ist gewährleistet, dass sich die Trenngräben nicht in die funktionale Schicht oder gegebenenfalls bei Vorliegen mehrerer funktionaler Schichten Halbleiterbauelemente in die funktionalen Schichten der Halbleiterbauelemente erstrecken und zu Schädigungen führen, welche die elektronische Güte des Halbleiterbauelements verringern.
In einer vorteilhaften Ausgestaltung werden in Verfahrensschritt B1 entlang der Trennstrecken nur teilweise Trenngräben ausgebildet. Aufgrund der Kristallstruktur des Trägersubstrats setzen sich in Verfahrensschritt B2 die Rissbildung dennoch entlang der Trennstrecken auch in den Bereichen der Trennstrecken fort, in denen keine Trenngräben ausgebildet wurden. Untersuchungen der Anmelderin zeigen, dass es vorteilhaft ist, dass zumindest an Kreuzungspunkten der Trennstrecken Trenngräben ausgebildet werden.
Um das Risiko der Ausbildung von Bruchlinien in unerwünschten Bereichen zu verringern ist es vorteilhaft, dass in Verfahrensschritt B1 vollständig entlang der gesamten Länge der Trennstrecken Trenngräben ausgebildet werden. In jedem Teilbereich einer Trennstrecke ist somit ein Trenngraben ausgebildet. Auf diese Weise erfolgt eine Zerteilung des Trägersubstrats ausschließlich entlang von Trennstrecken, an denen auch ein Trenngraben ausgebildet ist.
Es liegt im Rahmen der Erfindung, dass ein Teil der Trennstrecken, insbesondere alle Trennstrecken geradlinig sind.
Vorteilhafterweise sind die Trennstrecken derart angeordnet, dass sich zumindest Teilmengen der Trennstrecken schneiden. Es ist daher besonders vorteilhaft, zumindest an den Schnittpunkten der Trennstrecken Trenngräben in Form eines Kreuzes (+) auszubilden. Dies ist insbesondere bei geradliniger Ausbildung der Trennstrecken vorteilhaft. Bei geradliniger Ausbildung aller Trennstrecken werden in einer verfahrensökonomisch vorteilhaften Ausgestaltung ausschließlich Trenngräben an den Schnittpunkten der Trennstrecken, bevorzugt jeweils in Form eines Kreuzes, ausgebildet. Ebenso liegt es im Rahmen der Erfindung, dass ein Teil oder alle Trennstrecken nicht geradlinig ausgebildet sind. Vorteilhafterweise werden bei nicht geradlinigen Trennstrecken zumindest in den nicht geradlinigen Bereichen, insbesondere in bogenförmigen Bereichen der Trennstrecken, Trenngräben ausgebildet. Hierdurch wird ein Durchtrennen des Wafers entlang der Trennlinien begünstigt und abweichende Verläufe vermieden.
In einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens werden in Verfahrensschritt B1 entlang der Trennstrecken vollständig Trenngräben ausgebildet. Hierdurch wird das Risiko, dass in Verfahrensschritt B2 die Rissbildung außerhalb der Trennstrecken erfolgt, erheblich verringert.
Es liegt im Rahmen der Erfindung, in Verfahrensschritt B2 das Durchtrennen des Trägersubstrats ohne aktive Kühlung durchzuführen, insbesondere wie in S. Weinhold, A. Gruner, R. Ebert, J. Schille, H. Exner, “Study of fast laser induced cutting of silicon materials,” Proceedings of the SPIE, no. 8967, 89671 J, 2014 beschrieben.
Es ist jedoch vorteilhaft, dass in Verfahrensschritt B2 nach Erwärmung des Trägersubstrats eine aktive Kühlung des Trägersubstrats erfolgt, um die Rissbildung zu begünstigen. Insbesondere ist es vorteilhaft, dass die aktive Kühlung mittels eines Kühlmittelstrahls, bevorzugt mittels eines dem zur Erwärmung des Trägersubstrats verwendeten Laserstrahl nach geführten Kühlmittelstrahls erfolgt. Als Kühlmittel für den Kühlmittelstrahl wird bevorzugt eine Kühlflüssigkeit, insbesondere Wasser, verwendet.
In einer vorteilhaften Ausgestaltung wird vor Verfahrensschritt B in Verfahrensschritt A1 an der Vorderseite des Halbleiterwerkstücks eine dehnbare Folie angeordnet und nach Verfahrensschritt B wird in einem Verfahrensschritt C ein Abstand zwischen den Halbleiterbauelementen durch Ausdehnen der Folie ausgebildet.
Hierdurch ergibt sich der Vorteil, dass in einfacher Weise durch Ausdehnen der Folie, insbesondere Spannen der Folie an den Folienrändern eine Beabstan- dung der vereinzelten Halbleiterbauelemente möglich ist, die Halbleiterbauelemente jedoch noch geordnet auf der Folie angeordnet sind. Das Anordnen der dehnbaren Folie an der Vorderseite des Halbleiterwerkstücks erfolgt bevorzugt mittels Klebe- oder Adhäsionsfolien, welche bevorzugt auf einen Rahmen gespannt werden. Es können in einer vorteilhaften Weiterbildung auch andere Fixierungen für die Folie verwendet werden, welche es ermöglichen, das Halbleiterwerkstück zusätzlich während des Prozesses zu halten und anschließend einen Abstand zwischen den Bauteilen zu erzeugen.
In einer vorteilhaften Weiterbildung erfolgt in Verfahrensschritt C eine Behandlung der Seitenflächen der Halbleiterbauelemente, während die räumlich separierten Halbleiterbauelemente beabstandet auf der Folie angeordnet sind. Durch eine Behandlung der Seitenflächen kann die elektronische Güte der Halbleiterbauelemente weiter erhöht werden und/oder die weitere Verarbeitung der Halbleiterbauelemente vereinfacht werden, indem auch minimale Schädigungen der Seitenflächen kompensiert werden. Zudem bieten solche Schutzschichten insbesondere aus Aluminiumoxid, Siliciumoxid oder Siliciumnitrid Schutz vor Umwelteinflüssen und damit einer Veränderung der Halbleiterseitenflächen durch Korrosion, Oxidation oder Verschmutzung. Das Anordnen einer Schutzschicht an den Seitenflächen der Halbleiterbauelemente erfolgt bevorzugt mittels Atomlagenabscheidung (ALD, Atomic Layer Deposition)oder mittels eines Plasmaprozesses.
Insbesondere ist es vorteilhaft die Schutzschicht auf den Seitenflächen so auszubilden, dass eine Kantenpassivierung erfolgt, so dass Minoritätsladungsträger weniger nicht-strahlend rekombinieren.
Die Schutzschicht an den Seitenflächen der Halbleiterbauelemente ist bevorzugt ausgebildet aus amorphem Silizium, Siliziumkarbid (insbesondere bei Ausbildung des Trägersubstrats aus Germanium), aus stöchiometrischen Galliumoxiden, insbesondere bei Trägersubstraten, welche mit Stickstoff oder mit Schwefel passivierte Oberflächen aufweisen. Es liegt im Rahmen der Erfindung, eine mehrlagige Schutzschicht an den Rändern der Halbleiterbauelemente auszubilden. Insbesondere ist es vorteilhaft, eine mehrlagige Schutzschicht auszubilden, welche eine oder mehrere der Schichten aus der Gruppe Aluminiumoxidschicht, Aluminiumnitridschicht aufweist. Abhängig von dem gewählten Verfahren kann bei aufbringen der Schutzschicht die Schutzschicht zusätzlich auf der Vorderseite und/oder auf der Rückseite des Halbleiterbaus aufgebracht werden. Typischerweise ist die Schutzschicht an Vorder-oder Rückseite nachteilig für die Funktionsweise, insbesondere die elektronischen Eigenschaften und/oder den Wirkungsgrad des Halbleiterbauelementes. Es ist daher vorteilhaft, die Schutzschicht an der Vorderseite und/oder Rückseite zu entfernen, insbesondere mechanisch mittels Abschleifen zu entfernen.
Es liegt im Rahmen der Erfindung, dass in Verfahrensschritt A das Halbleiterwerkstück mit einer oder mehreren Schichten zwischen der Rückseite des Trägersubstrats und der Rückseitenkontaktierungsschicht der Halbleiterbauelemente und/oder zwischen der Vorderseite des Trägersubstrats und der funktionalen Halbleiterschicht der Halbleiterbauelemente bereitgestellt wird.
Die Halbleiterbauelemente können in an sich bekannter Weise als lll-V- Halbleiterbauelemente ausgebildet sein und weisen bevorzugt zumindest einen pn-Übergang auf. Es liegt im Rahmen der Erfindung, dass die lll-V- Halbleiterbauelemente eine Mehrzahl an funktionalen Halbleiterschichten und insbesondere eine Mehrzahl an pn-Übergängen aufweisen. Insbesondere liegt es im Rahmen der Erfindung, dass die Ill-V-Halbleiterbauelemente als Mehrfachsolarzellen ausgebildet sind.
Das Trägersubstrat ist bevorzugt aus einem oder mehreren Materialien der Gruppe Germanium, GaAs, InP, GaSb, Saphir ausgebildet. Insbesondere ist das Trägersubstrat bevorzugt als Halbleiterwafer aus Halbleitermaterialien der IV. bzw. III. und V. Hauptgruppe ausgebildet, bevorzugt als Germaniumwafer, GaAs-Wafer, InP-Wafer oder GaSb-Wafer. Insbesondere ist es vorteilhaft, das Trägersubstrat als Germaniumsubstrat auszubilden.
Die Dicke des Trägersubstrats liegt bevorzugt im Bereich 30-800 pm, insbesondere bevorzugt im Bereich 50-650 pm.
Das erfindungsgemäße Verfahren ist insbesondere zur Ausbildung kleiner Halb- leiterbauelemte geeignet. Vorteilhafterweise ist das Verfahren daher derart ausgebildet, dass die vereinzelten Halbleiterbauelemente an der Vordersite eine Fläche kleiner 100 mm2, insbesondere kleiner 10 mm2, bevorzugt kleiner 3 mm2 aufweisen.
Die Halbleiterbauelemente sind somit bevorzugt als optoelektronische Bauelemente ausgebildet und weisen zumindest einen pn-Übergang auf. Insbesondere sind die Halbleiterbauelemente bevorzugt als photovoltaische Solarzelle oder als Strahlung emittierende Diode ausgebildet.
Vorzugsweise weist das Halbleiterwerkstück an der Rückseite des Trägersubstrats keinen pn-Übergang auf, so dass keine Beeinträchtigung eines pn-Über- gangs durch die Trenngräben erfolgt. Es ist daher vorteilhaft, dass kein Trenngraben einen pn-Übergang des Halbleiterwerkstücks durchdringt, insbesondere, dass die Tiefe des Trenngrabens derart gewählt ist, dass kein Trenngraben einen pn-Übergang des Halbleiterwerkstücks durchdringt.
Vorteilhafterweise ist daher an der Rückseite des Trägersubstrats zwischen Trägersubstrat und metallischer Rückseitkontaktierungsschicht kein pn-Übergang ausgebildet. Alternativ oder insbesondere bevorzugt zusätzlich ist es vorteilhaft, dass an der Rückseite des Trägersubstrats, bevorzugt in einem an die Rückseite angrenzenden Rückseitenbereich des Trägersubstrats, welcher bevorzugt eine Dicke von 60%, weiter bevorzugt 80%, weiter bevorzugt 90% der Dicke des Trägersubstrats aufweise, kein pn-Übergang ausgebildet ist.
Die eingangs genannte Aufgabe ist weiterhin durch ein erfindungsgemäßes Halbleiterbauelement mit einem Trägersubstrat und zumindest einer an einer Vorderseite des Trägersubstrats angeordneten funktionalen Halbleiterschicht, welche als Ill-V-Verbindungshalbleiter ausgebildet ist und mit zumindest einer an einer Rückseite des Trägersubstrats angeordneten metallischen Rückseitenkontaktierungsschicht, wobei das Halbleiterbauelement zumindest einen pn-Übergang aufweist, gelöst. Wesentlich ist, dass das Trägersubstrat des Halbleiterbauelementes an zumindest einer Seitenfläche zumindest in einem an die Rückseite des Trägersubstrats angrenzenden Teilbereich eine quadratische Rauheit Rq (rms, root-mean-squared) größer 0.5 pm, insbesondere größer 1 pm, insbesondere größer 3 pm aufweist und die funktionale Halbleiterschicht des Halbleiterbauelementes an der Seitenfläche eine quadratische Rauheit Rq (rms, root-mean-squared) kleiner 100 nm, insbesondere kleiner 50 nm, insbesondere kleiner 10 nm aufweist.
Die Messung der Rauheit erfolgt mittels eines Laser-Konfokal-Mikroskops. Ebenso ist eine Messung mittels AFM (atomic force microscope) möglich. Es werden bevorzugt 5 Messungen mit einer Einzelmesstrecke von 1 mm zugrunde gelegt und hieraus der quadratische Mittelwert berechnet.
Das erfindungsgemäße Halbleiterbauelement weist den Vorteil auf, dass einerseits aufgrund der geringeren Rauigkeit an der Seitenfläche im Bereich der funktionalen Halbleiterschicht keine oder nur eine geringere Beeinträchtigung der elektronischen Güte erfolgt, verglichen mit Halbleiterbauelementen, welche zum Beispiel nach einem herkömmlichen Sägeprozess in diesem Bereich eine größere Rauigkeit an der Seitenfläche aufweisen. In dem an die Rückseite des Trägersubstrats angrenzenden Teilbereich der Seitenflächen wirkt sich hingegen eine größere Rauigkeit nicht oder nur geringfügig nachteilig auf die elektronische Güte des Halbleiterbauelemente aus. In diesem Bereich kann daher eine größere Rauigkeit toleriert werden, welche insbesondere die Herstellung des Halbleiterbauelementes mit dem erfindungsgemäßen Verfahren ermöglicht.
Das erfindungsgemäße Halbleiterbauelement wird bevorzugt mittels des erfindungsgemäßen Verfahrens vereinzelt. In einer vorteilhaften Weiterbildung weist das Halbleiterbauelement an zumindest zwei Seitenflächen, bevorzugt an allen Seitenflächen die zuvor genannten Merkmale auf, dass das Trägersubstrat des Halbleiterbauelementes an zumindest einer Seitenfläche zumindest in einem an die Rückseite des Trägersubstrats angrenzenden Teilbereich eine effektive gemittelte Rauigkeit Rq (rms, root-mean-squared) größer 0.5 pm, insbesondere größer 1 pm, insbesondere größer 3 pm aufweist und die funktionale Halbleiterschicht des Halbleiterbauelementes an der Seitenfläche eine effektive gemittelte Rauigkeit Rq (rms, root-mean-squared) kleiner 100 nm, insbesondere kleiner 50 nm, insbesondere kleiner 10 nm aufweist.
Wie zuvor beschrieben, weisen die Halbleiterbauelemente einen oder mehrere pn-Übergänge auf. In dem der Rückseite zugewandten Bereich des Trägersubstrats ist jedoch vorteilhafter weise kein pn-Übergang ausgebildet, sodass eine Beeinträchtigung der elektronischen Güte des Halbleiterbauelementes durch eine Beeinflussung des pn-Übergangs aufgrund der größeren Rauigkeit im unteren Bereich der Seitenflächen des Trägersubstrats vermieden wird.
In einer vorteilhaften Weiterbildung wird ein nachteiliger Einfluss auf die elektronische Güte des Halbleiterbauelementes vermieden, indem das Halbleiterbauelement eine Schutzschicht aufweist, welche an der Seitenfläche des Halbleiterbauelementes zumindest im Bereich der funktionalen Halbleiterschicht angeordnet ist. Die Schutzschicht vermeidet negative Einflüsse insbesondere durch hohe Rekombinationsgeschwindigkeiten an der Seitenfläche im Bereich des pn- Übergangs.
Das erfindungsgemäße Verfahren dient zum Vereinzeln der Halbleiterbauelemente. Vorteilhafterweise werden die Bauelemente daher nach Verfahrensschritt B2 separiert, so dass sich die Bauelemente nicht mehr in einem Verbund befinden, insbesondere nicht mehr mechanisch oder elektrisch verbunden sind. Die Halbleiterbauelemente stellen nach dem Separieren somit autarke, vereinzelte Bauelemente dar. Insbesondere bei Verwenden einer dehnbaren Folie wie zuvor beschrieben werden die Halbleiterbauelement bevorzugt am Ende des Verfahrens von der Folie abgelöst.
Weitere vorteilhafte Merkmale und Ausführungsformen werden im Folgenden anhand von Ausführungsbeispielen und den Figuren erläutert. Dabei zeigt:
Figur 1 ein Halbleiterwerkstück zum Vereinzeln von Halbleiterbauelementen;
Figur 2 eine Trenngrabenerzeugung bei einem Ausführungsbeispiel eines erfindungsgemäßen Verfahrens;
Figur 3 die Vereinzelung mittels Energieeintrag bei dem Ausführungsbeispiel;
Figur 4 eine Abwandlung der Trenngrabenausbildung;
Figuren 5 bis 7 eine Weiterbildung des Ausführungsbeispiels mit Verwendung einer elastischen Folie; Figur 8 ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelements;
Figuren 9 und 10 eine Weiterbildung des Ausführungsbeispiels des Verfahrens mit Kantenpassivierung und
Figur 11 ein Vergleich der Vereinzelung von Halbleiterbauelementen ohne Verwendung von Trenngräben (Teilbild a) und mit Verwendung von Trenngräben (Teilbild b).
Sämtliche Figuren zeigen schematische, nicht maßstabsgetreue Darstellungen. Gleiche Bezugszeichen in den Figuren bezeichnen gleiche oder gleich wirkende Elemente. In den Figuren 1 , 5 bis 7 und 9 sind Schnittzeichnungen von zu vereinzelnden oder vereinzelten Halbleiterbauelementen gezeigt. Zur besseren Darstellung ist die Anzahl der Halbleiterbauelemente auf 3 reduziert und in den Figuren 8 und 10 ist ein Halbleiterbauelement als Schnittzeichnung dargestellt. Die Figuren 2 bis 4 zeigen Draufsichten von unten auf jeweils ein Halbleiterwerkstück.
Figur 1 zeigt schematisch eine Schnittdarstellung eines Halbleiterwerkstücks 1. Das Halbleiterwerkstück 1 umfasst ein Trägersubstrat 2, welches vorwiegend als Germaniumwafer mit einer Dicke von 190 pm ausgebildet ist.
An der in Figur 1 oben liegend dargestellten Vorderseite des Trägersubstrats 2 ist ein Schichtsystem mit einer Mehrzahl von Halbleiterschichten ausgebildet, um als photovoltaische Solarzellen ausgebildete Halbleiterbauelemente 5 zu realisieren. Das Schichtsystem umfasst vorliegend die folgenden Schichten:
Figure imgf000016_0001
Figure imgf000017_0001
Figure imgf000018_0001
Die in der Tabelle mit einem * gekennzeichneten Schichten stellen funktionale Halbleiterschichten dar, welche als Ill-V-Verbindungshalbleiter ausgebildet sind. Die in Tab. 1 wiedergegebene Schichtstruktur weist drei pn-Übergänge auf, zwei innerhalb der lll-V Struktur und einen im Germanium-Trägersubstrat 2. Das Trägersubstrat 2 stellt bei diesem Ausführungsbeispiel somit eine weitere funktionale Schicht dar. Die GaAs Deckschicht ist in einer vorteilhaften Weiterbildung des Ausführungsbeispiels strukturiert, wobei die Deckschicht in den nicht von dem Vorderseitenkontakt bedeckten Bereichen entfernt wurde.
An der in Figur 1 unten liegend dargestellten Rückseite des Trägersubstrats 2 ist eine ganzflächige metallische Rückseitenkontaktierungsschicht 4 angeordnet, welche vorliegend als Schichtsystem mit drei Teilschichten aus Ti/Pd/Ag mit einer Dicke von 30 pm/30 pm/2000 pm ausgebildet ist.
Das Halbleiterwerkstück 1 soll vorliegend in mehrere Teile vereinzelt werden, um - gemäß der vereinfachten Darstellung mit reduzierter Anzahl der Halbleiterbauelemente - drei vorliegend als photovoltaische Solarzellen ausgebildete Halbleiterbauelemente 5 zu erhalten. Die Trennung des Halbleiterwerkstücks 1 soll senkrecht zur Vorderseite des Halbleiterwerkstücks an den in Figur 1 mit Pfeilen gekennzeichneten Positionen und entlang der gestrichelten Linien erfolgen.
In einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird zunächst das in Figur 1 dargestellt Halbleiterwerkstück in einem Verfahrensschritt A bereitgestellt. In einem Verfahrensschritt B erfolgt ein Durchtrennen des Halbleiterwerkstücks entlang einer Mehrzahl von Trennstrecken, um die Halbleiterbauelemente 5 zu vereinzeln. Der Verfahrensschritt B umfasst folgende Verfahrensschritte: In einem Verfahrensschritt B1 wird an der Rückseite des Trägersubstrats 2 entlang von Trennstrecken die metallische Rückseitenkontaktierungsschicht 4 der Halbleiterbauelemente 5 mittels Laserstrahlung ablatiert.
Figur 2 zeigt schematisch Verfahrensschritt B1. Dargestellt ist das Halbleiterwerkstück 1 in Draufsicht von der Rückseite. Die Trennstrecken 6, an denen die Durchtrennung des Halbleiterwerkstücks 1 erfolgen soll, und welche somit die späteren Ränder der Halbleiterbauelemente 5 definieren, sind als gestrichelte Linien dargestellt und bilden ein rechteckiges Gitter. Mittels eines Laserstrahls, vorliegend mit einer Wellenlänge von 1070 nm, Pulslänge im Bereich 1 ns, Laserenergie 1 ,5 W, Pulsfrequenz 30 kHz, Verfahrgeschwindigkeit 50 mm/s wird in Verfahrensschritt B1 die metallische Rückseitenkontaktierungsschicht 4 entlang der Trennstrecken 6 vollständig entfernt. Weiterhin werden entlang der Trennstrecken 6 gleichzeitig Trenngräben erzeugt, welche sich über die gesamte Länge der Trennstrecken 6 erstrecken, mit einer Breite von etwa 30 pm und einer Tiefe im Trägersubstrat 2 von etwa 95 pm. Die Trenngräben dringen somit von der Rückseite zu etwa 50 % in das Trägersubstrat 2 ein. Zum Erzeugen der Trennstrecken wird ein Laserstrahl mit den zuvor angebenenen Parametern verwendet.
Aus Gründen der klareren Darstellung sind in Figur 2 und ebenso in den Figuren 3 und 10 die Halbleiterbauelemente 5 stark vergrößert in Relation zur Fläche des Trägersubstrats 5 dargestellt. Typische Trägersubstrate weisen einen Durchmesser im Bereich 50 mm - 200 mm auf. Bei typischen Anwendungen werden einige zehn bis mehrere tausend Halbleiterbauelemente aus einem Trägersubstrat ausgebildet.
In einem Verfahrensschritt B2 erfolgt nun entlang der Trennstrecken 6 ein Durchtrennen des Trägersubstrats 2 durch Energieeintrag mittels Laserstrahlung, wobei das Trägersubstrat unterhalb der Schmelztemperatur des Trägersubstrats erwärmt wird. Dieser Teilschritt ist in Figur 3 dargestellt:
Mittels eines Laserstrahls 7a, vorliegend mit den Parametern Wellenlänge 1070 nm, kontinuierlicher Laserstrahl, Laserenergie 88 W, Verfahrgeschwindigkeit 200 mm/s, welcher die Rückseite des Halbleiterwerkstücks entlang der in Verfahrensschritt B1 erzeugten Trenngräben beaufschlagt, wird das Trägersubstrat 2 erwärmt. Dem Laserstrahl 7a nachgeführt ist ein Kühlmittelstrahl 8, vorliegend ein Wasserstrahl, der unmittelbar nach der lokalen Erwärmung des Trägersubstrats 2 durch den Laserstrahl 7a eine lokale Abkühlung bewirkt. Der hierdurch erzeugte thermische Stress führt zu einer Rissbildung und somit zur Spaltung des Trägersubstrats 2 entlang der Trennstrecken 6 und senkrecht zur Rückseite des Trägersubstrats 2.
In Figur 4 ist eine Abwandlung des Ausführungsbeispiels dargestellt:
Bei dieser Abwandlung werden in Verfahrensschritt B2 Trenngräben lediglich in Teilbereichen der Trennstrecken 6 erzeugt. Hierbei werden an den Kreuzungspunkten der Trennstrecken 6 (siehe Figur 3) jeweils Trenngräben 9 in Form eines Kreuzes (+) erzeugt. Exemplarisch sind zwei Trenngräben in Kreuzform in Figur 4 mit dem Bezugszeichen 9 gekennzeichnet.
Die Parameter des zum Erzeugen der Trenngräben verwendeten Laserstrahls 7 entsprechen den zuvor zu Figur 2 beschriebenen Parametern zum Erzeugen von Trenngräben. Auch diese Trenngräben weisen eine Breite von 30 pm und eine Tiefe von etwa 95 pm auf.
In gleicher Weise wie zuvor beschrieben erfolgt anschließend in Verfahrensschritt B2 entlang der Trennstrecken ein Durchtrennen des Trägersubstrats, wobei gemäß Figur 3 eine Erwärmung mittels des Laserstrahls 7a und mittelbar darauffolgend eine Abkühlung durch den Kühlmittelstrahl 8 erfolgt.
In den Figuren 5 bis 7 ist eine zweite Weiterbildung des Ausführungsbeispiels gemäß der Figuren 1 bis 3 dargestellt:
Bei dieser Weiterbildung erfolgt vor Verfahrensschritt B ein Anordnen des Halbleiterwerkstücks 1 auf einer dehnbaren Folie 10, vorliegend einer Folie aus Polyolefin mit einer Dicke von 85 pm. Das Halbleiterwerkstück 1 wird mit der Vorderseite an der Folie 10 angeordnet, wie in Figur 5 dargestellt. In Figur 5 ist der Zustand dargestellt, bei welchem die Trenngräben 9 bereits ausgebildet wurden, jedoch noch keine vollständige Durchtrennung des Trägersubstrats 2 erfolgte. Anschließend werden die Verfahrensschritte B1 und B2 wie zuvor bei dem Ausführungsbeispiel beschrieben durchgeführt, sodass an den mit Pfeilen gekennzeichneten Positionen in Figur 5 ein Durchtrennen des Halbleiterwerkstücks 1 senkrecht zur Vorderseite des Halbleiterwerkstücks erfolgt und die Halbleiterbauelemente 5 vereinzelt sind. Dies ist in Figur 6 dargestellt: Die Halbleiterbauelemente 5 sind bereits vereinzelt, liegen jedoch an den durchtrennten Rändern
12 noch aneinander an.
Nach Verfahrensschritt B erfolgt ein Dehnen der Folie, sodass die Halbleiterbauelemente 5 räumlich separiert werden, wie in Figur 7 gezeigt.
Die Halbleiterbauelemente 5 können nun von der Folie 10 entfernt werden. In Figur 8 ist ein solches Halbleiterbauelement 5 dargestellt. Figur 8 zeigt eine Draufsicht auf die in Figur 7 mit Bezugszeichen 12 gekennzeichnete Seitenfläche. Der Trenngraben im oberen Bereich des Halbleiterbauelementes 5 verläuft somit waagerecht.
Das vereinzelte Halbleiterbauelement 5 stellt ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes dar, mit dem Teilstück des Trägersubstrats 2, der gemäß der Darstellung in Figur 8 an der unten liegenden Vorderseite angeordneten funktionalen Halbleiterschicht 3, welche als lll-V- Verbindungshalbleiter ausgebildet ist und einer an der gemäß der Darstellung in Figur 8 oben liegenden Rückseite des Trägersubstrats 2 angeordneten metallischen Rückseitenkontaktierungschicht 4. Aufgrund des Vereinzelns wie zuvor beschrieben mit Ausbildung eines Trenngrabens weist das Halbleiterbauelement 5 an der Randfläche 12 gemäß Figur 7, welche in Figur 8 in Draufsicht zu sehen ist, im oberen Bereich eine Fläche 13 mit hoher Rauheit auf, welche die Seitenwand des zuvor ausgebildeten Trenngrabens darstellt. Im unteren Bereich erfolgte das Durchtrennen des Trägersubstrats 2 in Verfahrensschritt B2, sodass eine Fläche 14 mit geringerer Rauheit erzielt wurde. Da pn-Übergänge sich im Bereich der unten liegenden Vorderseite, insbesondere im Bereich der funktionalen Halbleiterschicht 3 befinden, grenzen die pn-Übergänge nicht an die Fläche 13 mit hoher Rauheit, sondern an die Fläche 14 mit gegenüber der Fläche
13 geringerer Rauheit an. Ein negativer Einfluss auf die elektronische Güte des Halbleiterbauelementes 5 durch die Fläche mit hoher Rauheit 13 wird hierdurch vermieden oder zumindest erheblich verringert. In den Figuren 9 und 10 ist eine Weiterbildung des Verfahrens gemäß der Figuren 5 bis 7 gezeigt: vor Ablösen der Halbleiterbauelemente 5 von der Folie 10 wird eine Schutzschicht 11 aufgebracht.
Mittels ALD (Atomic Layer Deposition) wird an den Seitenflächen die Schutzschicht 11 , vorliegend eine Aluminiumoxidschicht mit einer Schichtdicke von 50 nm aufgebracht, um die elektrische Güte der Halbleiterbauelemente 5 durch Kantenpassivierung weiter zu erhöhen. Bei diesem Vorgang bedeckt die Schutzschicht 11 zusätzlich auch die Rückseitenkontaktierungsschichten 4 der Halbleiterbauelemente 5 sowie die Folie 10 in den Zwischenräumen zwischen den be- abstandeten Halbleiterbauelementen 5.
Anschließend werden die Halbleiterbauelemente 5 von der Folie 10 getrennt.
Die Schutzschicht 11 wird mechanisch mittels Polieren von den Rückseitenkontaktierungschichten 4 entfernt. Ein solches Halbleiterbauelemente 5 Figur 10 gezeigt und stellt somit eine Weiterbildung des in Figur 8 gezeigten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterbauelementes dar. Die Seitenflächen des Halbleiterbauelementes 5 sind mit Schutzschichten 11 bedeckt.
In Figur 11 sind Fotografien von Halbleiterwerkstücken mit vereinzelten Halbleiterbauelementen in Draufsicht von der Rückseite der Halbleiterwerkstücke gezeigt. Das Halbleiterwerkstück gemäß Teilbild a) wurde nicht mit einem erfindungsgemäßen Verfahren bearbeitet. Bei diesem Halbleiterwerkstück erfolgte ein vereinzelten gemäß Verfahrensschritt B2, ohne dass zuvor Trenngräben erzeugt wurden. Es ist deutlich ersichtlich, dass lediglich in Teilbereichen Trennlinien gemäß des gewünschten rechteckigen Gitters erzielt werden konnten. Bei der Vereinzelung entstanden Teilstücke mit stark unterschiedlicher Größe. Insbesondere erfolgte auch in einigen Teilbereichen eine Durchtrennung des Halbleiterwerkstücks entlang schräger, diagonaler und unregelmäßiger Trennlinien.
Das in Teilbild b) gezeigte Halbleiterwerkstück wurde mit einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens bearbeitet, wie zu den Figuren 1 -3 beschrieben. In Teilbild b) ist deutlich erkennbar, dass eine Vereinzelung mit regelmäßigen Trennlinien, welche ein rechteckiges Gitter bilden, erzielt werden konnte. Bezuqszeichen liste
1 Halbeiterwerkstück 2 Trägersubstrat
3 funktionale Halbleiterschicht
4 metallische Rückseitenkontaktierungsschicht
5 Halbleiterbauelement
6 Trennstrecke 7, 7a Laserstrahl
8 Kühlmittelstrahl
9 Trenngraben
10 Folie
11 Schutzschicht 12 Rand eines Halbleiterbauelementes
13 Fläche mit hoher Rauheit
14 Fläche mit geringer Rauheit

Claims

Ansprüche Verfahren zum Vereinzeln von Halbleiterbauelementen (5), mit den Verfahrensschritten
A. Bereitstellen eines Halbleiterwerkstücks (1 ) mit einem Trägersubstrat (2) und mit einer Mehrzahl von Halbleiterbauelementen (5), wobei die Halbleiterbauelemente (5) zumindest eine an einer Vorderseite des Trägersubstrats (2) angeordnete funktionale Halbleiterschicht (3), welche als Ill-V-Verbindungshalbleiter ausgebildet ist, und zumindest eine an einer Rückseite des Trägersubstrats (2) angeordnete metallische Rückseitenkontaktierungsschicht (4) aufweisen, und
B. Durchtrennen des Halbleiterwerkstücks (1 ) entlang einer Mehrzahl von Trennstrecken, um die Halbleiterbauelemente (5) zu Vereinzeln, dadurch gekennzeichnet, dass Verfahrensschritt B folgende Verfahrensschritte umfasst: in einem Verfahrensschritt B1 wird an der Rückseite des Trägersubstrats (2) entlang der Trennstrecken die metallische Rückseitenkontaktierungsschicht (4) der Halbleiterbauelemente (5) durchtrennt wird und zumindest in Teilbereichen der Trennstrecken wird ein Trenngraben (9) an der Rückseite des Trägersubstrats (2) erzeugt, in einem Verfahrensschritt B2 erfolgt entlang der Trennstrecken ein Durchtrennen des Trägersubstrats (2) durch Energieeintrag in das Trägersubstrat (2) mittels Laserstrahlung, wobei das Trägersubstrat (2) unterhalb der Schmelztemperatur des Trägersubstrats (2) erwärmt wird, dass in Verfahrensschritt B1 die metallische Rückseitenkontaktierungsschicht entlang der Trennstrecken mittels Laserstrahlung ablatiert wird, und dass der Trenngraben im Trägersubstrat mit einer Tiefe von zumindest 5 pm ausgebildet wird. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass Verfahrensschritte B1 und B2 als gemeinsamer Verfahrensschritt
22 ausgebildet sind, insbesondere, dass mittels der Laserstrahlung sowohl die metallische Rückseitenkontaktierungschicht entlang der Trennstrecken ablatiert wird, als auch der Trenngraben erzeugt wird.
3. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass in Verfahrensschritt B1 das Durchtrennen, insbesondere die Ablation, der Rückseitenkontaktierungsschicht (4) der Halbleiterbauelemente (5) und die Erzeugung der Trenngräben derart erfolgt, dass kein Aufschmelzen der an der Vorderseite des Trägersubstrats (2) angeordneten funktionalen Halbleiterschicht der Halbleiterbauelemente (5) erfolgt.
4. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Verfahrensschritt B1 erzeugten Trenngräben mit einer Tiefe ausgebildet werden, die kleiner als die Dicke des Trägersubstrats (2), bevorzugt kleiner als 90%, insbesondere kleiner als 80%, weiter bevorzugt kleiner als 60% der Dicke des Trägersubstrats (2) ist.
5. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass in Verfahrensschritt B1 entlang der Trennstrecken nur teilweise Trenngräben ausgebildet werden, insbesondere, dass zumindest an Kreuzungspunkten der Trennstrecken Trenngräben ausgebildet werden.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass in Verfahrensschritt B1 entlang der Trennstrecken vollständig Trenngräben ausgebildet werden.
7. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass in Verfahrensschritt B2 nach Erwärmung des Trägersubstrats (2) eine aktive Kühlung des Trägersubstrats (2) erfolgt, insbesondere mittels eines Kühlmittelstrahls, bevorzugt mittels eines dem zur Erwärmung des Trägersubstrats (2) verwendeten Laserstrahls nachgeführten Kühlmittelstrahls. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass vor Verfahrensschritt B in einem Verfahrensschritt A1 an der Vorderseite des Halbleiterwerkstücks (1 ) eine dehnbare Folie (10) angeordnet wird und dass nach Verfahrensschritt B in einem Verfahrensschritt C wird ein Abstand zwischen den Halbleiterbauelementen (5) durch Ausdehnen der Folie (10) ausgebildet. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass in Verfahrensschritt C eine Behandlung der Seitenflächen der Halbleiterbauelemente (5) erfolgt, während die räumlich separierten Halbleiterbauelemente (5) an der Folie (10) angeordnet sind, insbesondere, dass eine Kantenpassivierung und/oder ein Aufbringen einer Schutzschicht erfolgt, bevorzugt mittels Abscheiden einer Schutzschicht (11 ), insbesondere mittels Atomlagenabscheidung. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass in Verfahrensschritt A das Halbleiterwerkstück (1 ) mit einer oder mehrerer Schichten zwischen der Rückseite des Trägersubstrats (2) und der Rückseitenkontaktierungsschicht (4) der Halbleiterbauelemente (5) und/oder zwischen der Vorderseite des Trägersubstrats (2) und der funktionalen Halbleiterschicht der Halbleiterbauelemente (5) bereitgestellt wird. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass das Trägersubstrat aus einem oder mehreren Materialien der Gruppe Germanium, GaAs, InP, GaSb, Saphir ausgebildet ist, insbesondere, dass das Trägersubstrat (2) als Germanium-Substrat ausgebildet ist. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die vereinzelten Halbleiterbauelemente an der Vordersite eine Fläche kleiner 100 mm2, insbesondere kleiner 10 mm2, bevorzugt kleiner 3 mm2 aufweisen und/oder die Dicke des Trägersubstrats (2) im Bereich 30 pm bis 800 pm, insbesondere bevorzugt im Bereich 50 pm bis 650 pm liegt. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Halbleiterbauelemente (5) als optoelektronische Bauelemente ausgebildet sind und zumindest einen pn-Übergang aufweisen, insbesondere als photovoltaische Solarzelle oder als Strahlung emittierende Diode ausgebildet sind. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass in Verfahrensschritt B1 vollständig entlang der gesamten Länge der Trennstrecken Trenngräben ausgebildet werden. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Bauelemente nach Verfahrensschritt B2 separiert werden, so dass sich die Bauelemente nicht mehr in einem Verbund befinden, insbesondere nicht mehr mechanisch oder elektrisch verbunden sind. Halbleiterbauelement (5), mit einem Trägersubstrat (2) und zumindest einer an einer Vorderseite des Trägersubstrats (2) angeordneten funktionalen Halbleiterschicht, welche als Ill-V-Verbindungshalbleiter ausgebildet ist und mit zumindest einer an einer Rückseite des Trägersubstrats (2) angeordneten metallischen Rückseitenkontaktierungsschicht (4), wobei das Halbleiterbauelement zumindest einen pn-Übergang aufweist, dadurch gekennzeichnet,
25 dass das Trägersubstrat (2) an zumindest einer Seitenfläche zumindest in einem an die Rückseite des Trägersubstrats (2) angrenzenden Teilbereich eine quadratische Rauheit Rq größer 500 nm, insbesondere größer 1 m, insbesondere größer 3 m aufweist und die funktionale Hal bleiter- schicht (3) an der Seitenfläche eine quadratische Rauheit Rq kleiner
100 nm, insbesondere kleiner 50 nm, insbesondere kleiner 10 nm aufweist. Halbleiterbauelement nach Anspruch 16, dadurch gekennzeichnet, dass das Halbleiterbauelement eine Schutzschicht aufweist, welche an der Seitenfläche zumindest im Bereich der funktionalen Halbleiterschicht (3) angeordnet ist.
26
PCT/EP2022/072777 2021-08-20 2022-08-15 Verfahren zum vereinzeln von halbleiterbauelementen WO2023021002A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP22764787.2A EP4388593A1 (de) 2021-08-20 2022-08-15 Verfahren zum vereinzeln von halbleiterbauelementen

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102021121684.2A DE102021121684A1 (de) 2021-08-20 2021-08-20 Verfahren zum Vereinzeln von Halbleiterbauelementen
DE102021121684.2 2021-08-20

Publications (1)

Publication Number Publication Date
WO2023021002A1 true WO2023021002A1 (de) 2023-02-23

Family

ID=83192123

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2022/072777 WO2023021002A1 (de) 2021-08-20 2022-08-15 Verfahren zum vereinzeln von halbleiterbauelementen

Country Status (3)

Country Link
EP (1) EP4388593A1 (de)
DE (1) DE102021121684A1 (de)
WO (1) WO2023021002A1 (de)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007016895A1 (de) 2005-08-06 2007-02-15 Jenoptik Automatisierungstechnik Gmbh Verfahren zum durchtrennen von spröden flachmaterialien mittels laser entlang einer zuvor erzeugten spur
US20130286634A1 (en) * 2012-04-25 2013-10-31 Epistar Corporation Method for manufacturing optoelectronic devices
DE102017202426A1 (de) * 2017-02-15 2018-08-16 3D-Micromac Ag TLS-Verfahren und TLS-Vorrichtung
DE102018123484A1 (de) * 2018-09-24 2020-03-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Vereinzeln eines Halbleiterbauelementes mit einem pn-Übergang und Halbleiterbauelement mit einem pn-Übergang
US20200313011A1 (en) * 2019-03-27 2020-10-01 Panasonic Corporation Method of manufacturing solar cell and splittable solar cell for manufacturing solar cell from splittable solar cell that can be split

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081606B2 (en) 2018-12-27 2021-08-03 Solarpaint Ltd. Flexible and rollable photovoltaic cell having enhanced properties of mechanical impact absorption

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007016895A1 (de) 2005-08-06 2007-02-15 Jenoptik Automatisierungstechnik Gmbh Verfahren zum durchtrennen von spröden flachmaterialien mittels laser entlang einer zuvor erzeugten spur
US20130286634A1 (en) * 2012-04-25 2013-10-31 Epistar Corporation Method for manufacturing optoelectronic devices
DE102017202426A1 (de) * 2017-02-15 2018-08-16 3D-Micromac Ag TLS-Verfahren und TLS-Vorrichtung
DE102018123484A1 (de) * 2018-09-24 2020-03-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Vereinzeln eines Halbleiterbauelementes mit einem pn-Übergang und Halbleiterbauelement mit einem pn-Übergang
US20200313011A1 (en) * 2019-03-27 2020-10-01 Panasonic Corporation Method of manufacturing solar cell and splittable solar cell for manufacturing solar cell from splittable solar cell that can be split

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
BALIOZIAN PUZANT ET AL: "Postmetallization "Passivated Edge Technology" for Separated Silicon Solar Cells", IEEE JOURNAL OF PHOTOVOLTAICS, IEEE, vol. 10, no. 2, 14 January 2020 (2020-01-14), pages 390 - 397, XP011772468, ISSN: 2156-3381, [retrieved on 20200218], DOI: 10.1109/JPHOTOV.2019.2959946 *
H-U ZUHLKE ET AL: "TLS-Dicing - An innovative alternative to known technologies", ADVANCED SEMICONDUCTOR MANUFACTURING CONFERENCE, 2009. ASMC '09. IEEE/SEMI, IEEE, PISCATAWAY, NJ, USA, 10 May 2009 (2009-05-10), pages 28 - 32, XP031483834, ISBN: 978-1-4244-3614-9 *
M. KOITZSCHD. LEWKEM. SCHELLENBERGERL. PFITZNERH. RYSSELR. KOLBH.-U. ZUHLKE: "Improving electric behavior and simplifying production of Si-based diodes by using thermal laser separation", ASMC 2013 SEMI ADVANCED SEMICONDUCTOR MANUFACTURING CONFERENCE, May 2013 (2013-05-01), pages 400 - 403
S. WEINHOLDA. GRUNERR. EBERTJ. SCHILLEH. EXNER: "Study of fast laser induced cutting of silicon materials", PROCEEDINGS OF THE SPIE, no. 8967, 2014, pages 89671J, XP060034447, DOI: 10.1117/12.2039819

Also Published As

Publication number Publication date
EP4388593A1 (de) 2024-06-26
DE102021121684A1 (de) 2023-02-23

Similar Documents

Publication Publication Date Title
EP1977442B1 (de) Verfahren zur herstellung eines halbleiterbauelements mit unterschiedlich stark dotierten bereichen
EP2223344A2 (de) Rückkontaktsolarzelle mit grossflächigen rückseiten-emitterbereichen und herstellungsverfahren hierfür
DE112013006103T5 (de) Metallfolienunterstützte Herstellung von Dünnsilizium-Solarzellen
WO2002025742A2 (de) Verfahren zur herstellung eines halbleiter-metallkontaktes durch eine dielektrische schicht
DE19741832A1 (de) Verfahren zur Herstellung einer Solarzelle und Solarzelle
DE102013221822B4 (de) Chip mit Rückseitenmetall und Verfahren zu seiner Herstellung und Halbleiterscheibe mit Rückseitenmetall
EP2013917A1 (de) Strahlungsemittierender halbleiterkörper mit trägersubstrat und verfahren zur herstellung eines solchen
DE102010006315B4 (de) Verfahren zur lokalen Hochdotierung und Kontaktierung einer Halbleiterstruktur, welche eine Solarzelle oder eine Vorstufe einer Solarzelle ist
EP2347448B1 (de) Verfahren zur herstellung einer waferbasierten, rückseitenkontaktierten hetero-solarzelle und mit dem verfahren hergestellte hetero-solarzelle
DE19930781B4 (de) Diode mit Metall-Halbleiterkontakt und Verfahren zu ihrer Herstellung
DE102017119568B4 (de) Siliziumkarbidbauelemente und Verfahren zum Herstellen von Siliziumkarbidbauelementen
DE112016000371B4 (de) Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
EP1139432A2 (de) Schottky-Diode
DE102017106854A1 (de) Trägeranordnung und Verfahren für die Bearbeitung eines Trägers
DE3531631A1 (de) Asymmetrischer thyristor und verfahren zu seiner herstellung
WO2023021002A1 (de) Verfahren zum vereinzeln von halbleiterbauelementen
EP3857617A1 (de) Verfahren zum vereinzeln eines halbleiterbauelementes mit einem pn-übergang und halbleiterbauelement mit einem pn-übergang
EP0164645A2 (de) Silizium-Halbleiterbauelement mit ätztechnisch hergestellter Randkontur und Verfahren zur Herstellung dieses Bauelementes
DE102018123485B4 (de) Verfahren zum Auftrennen eines Halbleiterbauelements mit einem pn-Übergang
DE102017127010B4 (de) Verbundwafer und Verfahren zur Herstellung eines Halbleiterbauelements
DE102011015283B4 (de) Herstellung eines Halbleiter-Bauelements durch Laser-unterstütztes Bonden und damit hergestelltes Halbleiter-Bauelement
EP3655995B1 (de) Verfahren zur herstellung von pert solarzellen
EP2245657B1 (de) Optoelektronischer halbleiterkörper und verfahren zur herstellung eines optoelektronischen halbleiterkörpers
DE102015120755A1 (de) Verfahren zum Vereinzeln von einer Vielzahl von Chips
DE112016004732B4 (de) Verfahren für Vertiefungsansätze zur folienbasierten Metallisierung von Solarzellen

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22764787

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2022764787

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2022764787

Country of ref document: EP

Effective date: 20240320