WO2023015649A1 - 集成电路的后仿真方法和装置 - Google Patents

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WO2023015649A1
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation

Definitions

  • the present application relates to the field of semiconductor technology, in particular to a post-simulation method and device for integrated circuits.
  • Simulation can be divided into pre-simulation and post-simulation, and these two processes should be included in a complete circuit design.
  • Pre-simulation is functional simulation, the goal is to analyze the correctness of the logical relationship of the circuit, and the waveform of any signal and register inside the circuit can be observed as needed.
  • Pre-simulation is an ideal simulation and does not contain any physical information (such as parasitic effects, interconnection delay, etc.), and the simulation speed is fast.
  • Post-simulation is to back-mark parasitic parameters and interconnection delays into the extracted circuit netlist for simulation, analyze the circuit, and ensure that the circuit meets the design requirements.
  • Post-simulation uses the same methodology as pre-simulation except that parasitics and interconnect delays are added. Post-simulation is much slower than pre-simulation.
  • the purpose of this application is to solve the problem of too long post-simulation time caused by the large number of parasitic parameters of large-scale integrated circuits.
  • the first aspect of the present application provides a post-simulation method for integrated circuits, including:
  • the circuit structure includes at least one circuit unit
  • Post-simulation is performed according to the post-simulation netlist.
  • a post-simulation device for an integrated circuit including:
  • a determination module is used to determine the circuit structure of the layout to be simulated; the circuit structure includes at least one circuit unit;
  • a list module configured to list the circuit units that do not need to be verified in the circuit structure, and generate a blank list
  • An acquisition module configured to acquire the parasitic netlist of the circuit unit to be verified
  • a first generating module configured to generate an empty netlist of each circuit unit that does not need to be verified according to the empty list
  • the second generation module is used to generate a post-imitation netlist according to the parasitic netlist and the empty netlist;
  • the simulation module is used for post-simulation according to the post-simulation netlist.
  • an electronic device including:
  • a processor configured to execute the computer program in the memory, so as to implement the operation steps of the method described in any one of the above embodiments.
  • a computer-readable storage medium on which a computer program is stored, and when the computer program is executed by a processor, the operation steps of the method described in any one of the above embodiments are implemented.
  • FIG. 1 is a schematic flowchart of a post-simulation method for an integrated circuit provided in an embodiment of the present application.
  • FIG. 2 is a schematic diagram of a traditional post-simulation netlist structure.
  • FIG. 3 is a schematic diagram of a "hollowed out" netlist structure provided in the embodiment of the present application.
  • Fig. 4 is a flow chart of implementing a "hollowout method" provided in the embodiment of the present application.
  • FIG. 5 is a schematic diagram of program modules of a post-simulation device for an integrated circuit provided in an embodiment of the present application.
  • FIG. 6 is a schematic diagram of a hardware structure of an electronic device provided in an embodiment of the present application.
  • the Top layer circuit is large in scale and has many parasitic parameters. However, in fact, some sub-circuit units do not need to be verified in many scenarios. Usually, these units cannot be skipped. Users have to simulate all circuit units, resulting in Long simulation time;
  • the premise of post-simulation verification is that the layout design is completed and the layout parasitic parameters can be extracted normally.
  • the layout design of the sub-module is mostly completed, but the layout design of the Top layer cannot be ready in a short time, resulting in delays in post-simulation.
  • This application proposes a novel post-acceleration simulation method, which reduces the number of parasitic parameters and shortens the Time for post-circuit simulation.
  • the solution of the present application can greatly improve the speed and verification efficiency of integrated circuit simulation by solving the above technical problems.
  • Fig. 1 is a flowchart showing a post-simulation method for an integrated circuit according to an exemplary embodiment. The method may include the steps of:
  • Step S1 Determine the circuit structure of the layout to be simulated; the circuit structure includes at least one circuit unit;
  • Step S2 List the circuit units that do not need to be verified in the circuit structure, and generate a blank list
  • Step S3 Obtain the parasitic netlist of the circuit unit to be verified
  • Step S4 Generate an empty netlist of each circuit unit that does not need to be verified according to the empty list
  • Step S5 Generate a post-imitation netlist according to the parasitic netlist and the empty netlist;
  • Step S6 Perform post-simulation according to the post-simulation netlist.
  • the scheme of the present application can filter out some circuit units that do not need to be verified in the parasitic netlist, and replace the parasitic netlist of these circuit units that do not need to be verified with an empty netlist; only the circuits that need to be verified are included in the post-imitation netlist
  • the parasitic netlist of the unit can greatly reduce the number of parasitic parameters, thereby shortening the time required for post-circuit simulation.
  • steps in the flow chart of FIG. 1 are displayed sequentially as indicated by the arrows, these steps are not necessarily executed sequentially in the order indicated by the arrows. Unless otherwise specified herein, there is no strict order restriction on the execution of these steps, and these steps can be executed in other orders. Moreover, at least some of the steps in Fig. 1 may include multiple sub-steps or multiple stages, these sub-steps or stages are not necessarily executed at the same time, but may be executed at different times, the execution of these sub-steps or stages The order is not necessarily performed sequentially, but may be performed alternately or alternately with at least a part of other steps or sub-steps or stages of other steps.
  • some embodiments of the present application adopt the "hollowout method" to accelerate post-simulation. It can be seen from the figure that Cell (circuit unit) D2 and G are hollowed out from the Top parasitic netlist; when the parasitic parameters of A are extracted, D2/G is skipped; the circuit netlist of D2/G needs to be defined as null.
  • A is the Top Cell
  • B/C/D/E/F/G are Unit Cells
  • D1/D2 are sub-cells of Cell D.
  • the parasitic netlist is actually flattened and has no hierarchical structure.
  • the cell hierarchy in the figure is only to describe its logical structure.
  • the step of obtaining the parasitic netlist of the circuit unit that needs to be verified includes:
  • the step of obtaining the parasitic netlist of the layout to be simulated includes:
  • the step of obtaining the parasitic netlist of the layout to be simulated includes:
  • the empty list, the cdl netlist and the gds file are input into the EDA automation tool, so that the EDA automation tool outputs the parasitic netlist.
  • all the circuit cells that do not need to be verified are defined as empty cells in the empty netlist.
  • the step of generating a post-imitation netlist according to the parasitic netlist and the empty netlist includes:
  • step 4 input the three files A.cdl, A.gds and skip.list obtained in the first three steps into the EDA automation tool to make it output the A.spf file; it should be noted that here A The .spf file is a hollowed-out parasitic netlist, that is, it does not contain the parasitic parameters of the circuit units (D2, G) listed in the skip.list file.
  • A.cdl and A.gds files are input into the EDA tool, and the complete A.spf file is output, which contains the parasitic parameters of all circuit cells.
  • the "hollow out method" of this application can filter out some circuit units that do not need to be verified in the parasitic netlist of the Top layer, thereby reducing the number of parasitic parameters and shortening the post-circuit simulation time.
  • the solution of the present application can greatly improve the speed and verification efficiency of integrated circuit simulation.
  • the solution of the present application reduces the scale of parasitic parameters by reducing the number of units in the top-level parasitic netlist, thereby shortening the post-simulation time.
  • This invention is mainly applied to post-simulation of large-scale integrated circuits, and chip designers or verifiers can accelerate post-simulation through this method.
  • Fig. 5 is a circuit block diagram of an integrated circuit post-simulation device according to an exemplary embodiment.
  • the unit includes:
  • a determining module configured to determine the circuit structure of the layout to be simulated; the circuit structure includes at least one circuit unit;
  • a list module configured to list the circuit units that do not need to be verified in the circuit structure, and generate a blank list
  • An acquisition module configured to acquire the parasitic netlist of the circuit unit to be verified
  • a first generating module configured to generate an empty netlist of each circuit unit that does not need to be verified according to the empty list
  • the second generation module is used to generate a post-imitation netlist according to the parasitic netlist and the empty netlist;
  • the simulation module is used for post-simulation according to the post-simulation netlist.
  • the obtaining module when the obtaining module obtains the parasitic netlist of the circuit unit that needs to be verified, it is specifically used to:
  • the obtaining module obtains the parasitic netlist of the layout to be simulated, it is specifically used for:
  • the obtaining module when the obtaining module obtains the parasitic netlist of the layout to be simulated, it is specifically used to:
  • the empty list, the cdl netlist and the gds file are input into the EDA automation tool, so that the EDA automation tool outputs the parasitic netlist.
  • the first generation module when the first generation module generates an empty netlist, it is specifically used for:
  • the second generation module is specifically used for:
  • each module in the post-simulation device of the above-mentioned integrated circuit can be fully or partially realized by software, hardware and a combination thereof.
  • the above-mentioned modules can be embedded in or independent of the processor in the computer device in the form of hardware, and can also be stored in the memory of the computer device in the form of software, so that the processor can invoke and execute the corresponding operations of the above-mentioned modules.
  • FIG. 6 is a schematic diagram of a hardware structure of an electronic device provided by the embodiment of the present application.
  • the electronic device of this embodiment includes a memory for storing computer programs;
  • the processor is configured to execute the computer program in the memory, so as to implement each step in the integrated circuit post-simulation method described in the above embodiment.
  • the processor is configured to execute the computer program in the memory, so as to implement each step in the integrated circuit post-simulation method described in the above embodiment.
  • the memory can be independent or integrated with the processor.
  • the device further includes a bus for connecting the memory and the processor.
  • the embodiments of the present application also provide a computer-readable storage medium, the computer-readable storage medium stores computer-executable instructions, and when the processor executes the computer-executable instructions,
  • the computer-readable storage medium stores computer-executable instructions, and when the processor executes the computer-executable instructions,
  • the processor executes the computer-executable instructions
  • each part of the present application may be realized by hardware, software, firmware or a combination thereof.
  • various steps or methods may be implemented by software or firmware stored in memory and executed by a suitable instruction execution system.
  • a suitable instruction execution system For example, if implemented in hardware, as in another embodiment, it can be implemented by any one or combination of the following techniques known in the art: Discrete logic circuits, ASICs with suitable combinational logic gates, programmable gate arrays (PGAs), field programmable gate arrays (FPGAs), etc.
  • each functional unit in each embodiment of the present application may be integrated into one processing module, each unit may exist separately physically, or two or more units may be integrated into one module.
  • the above-mentioned integrated modules can be implemented in the form of hardware or in the form of software function modules. If the integrated modules are realized in the form of software function modules and sold or used as independent products, they can also be stored in a computer-readable storage medium.
  • the storage medium mentioned above may be a read-only memory, a magnetic disk or an optical disk, and the like.

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Abstract

本申请公开了一种集成电路的后仿真方法和装置；所述方法包括：确定待仿真版图的电路结构；所述电路结构中包括至少一个电路单元；将所述电路结构中不需要验证的所述电路单元列出，生成置空列表；获取需要验证的所述电路单元的寄生网表；根据所述置空列表生成各个不需要验证的所述电路单元的空网表；根据所述寄生网表和所述空网表生成后仿网表；根据所述后仿网表进行后仿真。本申请的方案能够将寄生网表中某些不需要验证的电路单元过滤掉，将这些不需要验证的电路单元的寄生网表用空网表替代；后仿网表中仅包含需要验证的电路单元的寄生网表，这样就能够大大减少寄生参数的数量，从而缩短电路后仿真所需要的时间。

Description

集成电路的后仿真方法和装置
交叉引用
本申请基于申请号为202110907897.6、申请日为2021年8月9日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本申请涉及半导体技术领域，尤其涉及一种集成电路的后仿真方法和装置。
背景技术
仿真可以分为前仿真和后仿真，在一个完整的电路设计中应该包括这两个过程。
前仿真是功能仿真，目标是分析电路的逻辑关系的正确性，可以根据需要观察电路输入输出端口和电路内部任一信号和寄存器的波形。前仿真是比较理想的仿真，并不包含任何物理信息(如寄生效应、互连延迟等)，仿真速度快。
后仿真是将寄生参数、互连延迟反标到所提取的电路网表中进行仿真，对电路进行分析，确保电路符合设计要求。后仿真所使用的方法与前仿真并没有什么不同，只是加入寄生参数以及互连延 迟。后仿真的速度相对于前仿真慢得多。
相关技术中，随着集成电路规模的不断增大，芯片上晶体管的数量不断增加，这导致寄生电阻和电容的数目急剧膨胀，电路后仿真中所需要的时间随之增加，电路验证时间越来越长，一定程度上影响了芯片的设计周期和产品交付时间。
发明内容
本申请的目的是，解决大规模集成电路由于寄生参数的数量过于庞大而造成的后仿真时间过长的问题。
为了解决上述问题，本申请的第一方面，提供一种集成电路的后仿真方法，包括：
确定待仿真版图的电路结构；所述电路结构中包括至少一个电路单元；
将所述电路结构中不需要验证的所述电路单元列出，生成置空列表；
获取需要验证的所述电路单元的寄生网表；
根据所述置空列表生成各个不需要验证的所述电路单元的空网表；
根据所述寄生网表和所述空网表生成后仿网表；
根据所述后仿网表进行后仿真。
根据本申请的第二方面，提供一种集成电路的后仿真装置，包括：
确定模块，用于确定待仿真版图的电路结构；所述电路结构中包 括至少一个电路单元；
列表模块，用于将所述电路结构中不需要验证的所述电路单元列出，生成置空列表；
获取模块，用于获取需要验证的所述电路单元的寄生网表；
第一生成模块，用于根据所述置空列表生成各个不需要验证的所述电路单元的空网表；
第二生成模块，用于根据所述寄生网表和所述空网表生成后仿网表；
仿真模块，用于根据所述后仿网表进行后仿真。
根据本申请的第三方面，提供一种电子设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述存储器中的计算机程序，以实现如上任意一种实施例所述方法的操作步骤。
根据本申请的第四方面，提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上任意一种实施例所述方法的操作步骤。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
图1是本申请实施例中提供的一种集成电路的后仿真方法的流程示意图。
图2是传统的后仿真网表结构示意图。
图3是本申请实施例中提供的一种“挖空”后的网表结构示意图。
图4是本申请实施例中提供的一种“挖空法”实施流程图。
图5是本申请实施例中提供的一种集成电路的后仿真装置的程序模块示意图。
图6是本申请实施例中提供的一种电子设备的硬件结构示意图。
具体实施方式
下面结合附图对本申请提供的集成电路的后仿真方法和装置的具体实施方式做详细说明。
为使本申请的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本申请进一步详细说明。但是应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。
为进一步详述本申请的技术方案，首先具体解释目前的传统后仿真技术存在的两个问题：
一方面，Top层电路规模庞大，寄生参数多，然而实际上很多场景下一些子电路单元是不需要验证的，通常情况下又无法跳过这些单元，用户不得不对所有电路单元进行仿真，导致后仿真时间长；
另一方面，后仿真验证的前提是版图设计完成，能正常提取版图寄生参数。很多时候，子模块的版图设计大部分完成，但Top层版图设计短时间内无法ready，导致后仿真迟迟不能进行。
本申请提出了一种新型的加速后仿真的方法，通过将Top层寄生网表中某些不需要验证的单元模块过滤掉(简称为“挖空法”)，从而减少寄生参数的数目，缩短电路后仿真的时间。本申请的方案通过解决以上技术问题，可以大大提高集成电路仿真的速度和验证效率。
图1是根据一示例性实施例示出的一种集成电路的后仿真方法的流程图。该方法可以包括以下步骤：
步骤S1：确定待仿真版图的电路结构；所述电路结构中包括至少一个电路单元；
步骤S2：将所述电路结构中不需要验证的所述电路单元列出，生成置空列表；
步骤S3：获取需要验证的所述电路单元的寄生网表；
步骤S4：根据所述置空列表生成各个不需要验证的所述电路单元的空网表；
步骤S5：根据所述寄生网表和所述空网表生成后仿网表；
步骤S6：根据所述后仿网表进行后仿真。
本申请的方案能够将寄生网表中某些不需要验证的电路单元过滤掉，将这些不需要验证的电路单元的寄生网表用空网表替代；后仿网表中仅包含需要验证的电路单元的寄生网表，这样就能够大大减少寄生参数的数量，从而缩短电路后仿真所需要的时间。
应当理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制， 这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
下面结合具体的应用场景，对本申请的方案进行拓展说明。
如图2和图3所示，本申请的一些实施例采用“挖空法”加速后仿真。从图中可以看出，Cell(电路单元)D2和G从Top寄生网表中被挖空；抽取A的寄生参数时，D2/G被skip掉；需要将D2/G的电路网表定义为空。
图中，A为Top Cell，B/C/D/E/F/G均为Unit Cell，D1/D2均为Cell D的子Cell。需要说明的是，寄生网表实际上被扁平化，无层次结构，图中的单元层次仅仅为了描述其逻辑结构。
一些实施例中，所述获取需要验证的所述电路单元的寄生网表的步骤包括：
获取所述待仿真版图的寄生网表，在获取过程中根据所述置空列表跳过不需要验证的电路单元。
一些实施例中，所述获取待仿真版图的寄生网表的步骤包括：
导出所述电路结构的cdl网表；
根据所述待仿真版图导出gds文件；
抽取所述待仿真版图的寄生参数，在抽取过程中根据所述置空列表跳过不需要验证的电路单元；
根据所述置空列表、所述cdl网表、所述gds文件和所述寄生参数获得所述待仿真版图的寄生网表。
一些实施例中，所述获得所述待仿真版图的寄生网表的步骤包括：
将所述置空列表、所述cdl网表和所述gds文件输入到EDA自动化工具中，以使EDA自动化工具输出所述寄生网表。
一些实施例中，所有不需要验证的所述电路单元在所述空网表中的定义为空单元。
一些实施例中，所述根据寄生网表和所述空网表生成后仿网表的步骤包括：
将获取的寄生网表和生成的空网表包含到后仿网表中。
如图4所示，本申请实施例的“挖空法”的具体实施流程为：
1、导出Top层电路cdl网表(A.cdl)。
2、导出Top层版图gds文件(A.gds)。
3、列出所有需要skip的cell(skip.list)。
4、抽取Top层版图寄生参数并在抽取寄生参数时skip上一步所列出的cell list。
在步骤4中，将前三个步骤获得的A.cdl、A.gds和skip.list三个文件输入到EDA自动化工具中，以使其输出A.spf文件；需要说明的是，此处A.spf文件为挖空后的寄生网表，即不包含skip.list文件所列出的电路单元(D2、G)的寄生参数。作为对比说明，假设将A.cdl和A.gds文件输入EDA工具，则输出完整的A.spf文件，其中包含所有电路单元的寄生参数。
5、将所有skip电路单元(D2、G)定义为空。
6、将Top层电路寄生网表(挖空后的A.spf)和各个skip cell的空网表(D2.sp和G.sp)包含到仿真网表中。
7、进行仿真。
本申请的“挖空法”能够将Top层寄生网表中某些不需要验证的电路单元过滤掉，从而减少寄生参数的数目，缩短电路后仿真的时间。本申请的方案通过以上技术方案，可以大大提高集成电路仿真的速度和验证效率。本申请的方案通过减少顶层寄生网表的单元数量来减小寄生参数的规模，从而缩短后仿真时间。此发明主要应用于大规模集成电路后仿真，芯片设计或验证者均可通过此方法加速后仿真。
图5是根据一示例性实施例示出的一种集成电路的后仿真装置的电路框图。该装置包括：
确定模块，用于确定待仿真版图的电路结构；所述电路结构中包括至少一个电路单元；
列表模块，用于将所述电路结构中不需要验证的所述电路单元列出，生成置空列表；
获取模块，用于获取需要验证的所述电路单元的寄生网表；
第一生成模块，用于根据所述置空列表生成各个不需要验证的所述电路单元的空网表；
第二生成模块，用于根据所述寄生网表和所述空网表生成后仿网表；
仿真模块，用于根据所述后仿网表进行后仿真。
一些实施例中，所述获取模块在获取需要验证的所述电路单元的寄生网表时，具体用于：
获取所述待仿真版图的寄生网表，在获取过程中根据所述置空列表跳过不需要验证的电路单元。
一些实施例中，所述获取模块在获取待仿真版图的寄生网表时，具体用于：
导出所述电路结构的cdl网表；
根据所述待仿真版图导出gds文件；
抽取所述待仿真版图的寄生参数，在抽取过程中根据所述置空列表跳过不需要验证的电路单元；
根据所述置空列表、所述cdl网表、所述gds文件和所述寄生参数获得所述待仿真版图的寄生网表。
一些实施例中，所述获取模块在获得所述待仿真版图的寄生网表时，具体用于：
将所述置空列表、所述cdl网表和所述gds文件输入到EDA自动化工具中，以使EDA自动化工具输出所述寄生网表。
一些实施例中，所述第一生成模块在生成空网表时，具体用于：
将所有不需要验证的所述电路单元在所述空网表中定义为空单元。
一些实施例中，所述第二生成模块在生成后仿网表时，具体用于：
将获取的寄生网表和生成的空网表包含到后仿网表中。
关于上述实施例中的装置，其中各个模块执行操作的具体步骤已 经在有关该方法的实施例中进行了详细描述，此处不再详细阐述说明。上述集成电路的后仿真装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
为了更好的理解本申请实施例，参照图6，为本申请实施例提供的一种电子设备的硬件结构示意图。如图6所示，本实施例的电子设备包括存储器，用于存储计算机程序；
处理器，用于执行所述存储器中的计算机程序，以实现上述实施例中描述的集成电路后仿真方法中的各个步骤，具体可以参见前述方法实施例中的相关描述，本实施例不再赘述。
可选地，存储器既可以是独立的，也可以跟处理器集成在一起。当存储器独立设置时，该设备还包括总线，用于连接所述存储器和处理器。
基于上述实施例中所描述的内容，本申请实施例中还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，以实现如上述实施例中描述的集成电路后仿真方法中的各个步骤，具体可以参见前述方法实施例中的相关描述，本实施例不再赘述。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。
应当理解，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一 个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应当理解的是，本申请的上述具体实施方式仅仅用于示例性说明或解释本申请的原理，而不构成对本申请的限制。因此，在不偏离本申请的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。此外，本申请所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (14)

  1. 一种集成电路的后仿真方法，其中，包括：
    确定待仿真版图的电路结构；所述电路结构中包括至少一个电路单元；
    将所述电路结构中不需要验证的所述电路单元列出，生成置空列表；
    获取需要验证的所述电路单元的寄生网表；
    根据所述置空列表生成各个不需要验证的所述电路单元的空网表；
    根据所述寄生网表和所述空网表生成后仿网表；
    根据所述后仿网表进行后仿真。
  2. 根据权利要求1所述的方法，其中，所述获取需要验证的所述电路单元的寄生网表的步骤包括：
    获取所述待仿真版图的寄生网表，在获取过程中根据所述置空列表跳过不需要验证的电路单元。
  3. 根据权利要求2所述的方法，其中，所述获取待仿真版图的寄生网表的步骤包括：
    导出所述电路结构的cdl网表；
    根据所述待仿真版图导出gds文件；
    抽取所述待仿真版图的寄生参数，在抽取过程中根据所述置空列表跳过不需要验证的电路单元；
    根据所述置空列表、所述cdl网表、所述gds文件和所述寄生参数获得所述待仿真版图的寄生网表。
  4. 根据权利要求3所述的方法，其中，所述获得所述待仿真版图的寄生网表的步骤包括：
    将所述置空列表、所述cdl网表和所述gds文件输入到EDA自动化工具中，以使EDA自动化工具输出所述寄生网表。
  5. 根据权利要求1-4任一项所述的方法，其中，所有不需要验证的所述电路单元在所述空网表中的定义为空单元。
  6. 根据权利要求5所述的方法，其中，所述根据寄生网表和所述空网表生成后仿网表的步骤包括：
    将获取的寄生网表和生成的空网表包含到后仿网表中。
  7. 一种集成电路的后仿真装置，其中，包括：
    确定模块，用于确定待仿真版图的电路结构；所述电路结构中包括至少一个电路单元；
    列表模块，用于将所述电路结构中不需要验证的所述电路单元列出，生成置空列表；
    获取模块，用于获取需要验证的所述电路单元的寄生网表；
    第一生成模块，用于根据所述置空列表生成各个不需要验证的所述电路单元的空网表；
    第二生成模块，用于根据所述寄生网表和所述空网表生成后仿网表；
    仿真模块，用于根据所述后仿网表进行后仿真。
  8. 根据权利要求7所述的装置，其中，所述获取模块在获取需要验证的所述电路单元的寄生网表时，具体用于：
    获取所述待仿真版图的寄生网表，在获取过程中根据所述置空列表跳过不需要验证的电路单元。
  9. 根据权利要求8所述的装置，其中，所述获取模块在获取待仿真版图的寄生网表时，具体用于：
    导出所述电路结构的cdl网表；
    根据所述待仿真版图导出gds文件；
    抽取所述待仿真版图的寄生参数，在抽取过程中根据所述置空列表跳过不需要验证的电路单元；
    根据所述置空列表、所述cdl网表、所述gds文件和所述寄生参数获得所述待仿真版图的寄生网表。
  10. 根据权利要求9所述的装置，其中，所述获取模块在获得所述待仿真版图的寄生网表时，具体用于：
    将所述置空列表、所述cdl网表和所述gds文件输入到EDA自动化工具中，以使EDA自动化工具输出所述寄生网表。
  11. 根据权利要求7-10任一项所述的装置，其中，所述第一生成模块在生成空网表时，具体用于：
    将所有不需要验证的所述电路单元在所述空网表中定义为空单元。
  12. 根据权利要求11所述的装置，其中，所述第二生成模块在生成后仿网表时，具体用于：
    将获取的寄生网表和生成的空网表包含到后仿网表中。
  13. 一种电子设备，其中，包括：
    存储器，用于存储计算机程序；
    处理器，用于执行所述存储器中的计算机程序，以实现权利要求1至6中任一项所述方法的操作步骤。
  14. 一种计算机可读存储介质，其上存储有计算机程序，其中，所述计算机程序被处理器执行时实现权利要求1至6中任一项所述方法的操作步骤。
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