WO2022244583A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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WO2022244583A1
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semiconductor device
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喜昭 安田
広文 千葉
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スタンレー電気株式会社
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 a semiconductor substrate made of silicon whose entire area is pre-diffused with a P-type impurity (that is, a semiconductor substrate of P-type silicon) and a mounting device in which a light emitting element that is the upper surface in the semiconductor substrate is mounted
  • a semiconductor device in which a Zener diode is formed as a semiconductor element comprising an N layer in which an N-type impurity is implanted and diffused on the surface side.
  • the light emitting element is flip-chip connected to the pair of upper wiring layers formed on the upper surface of the semiconductor substrate via bumps made of gold (Au).
  • the distance between the anode and cathode electrodes of a semiconductor element such as a light emitting element is smaller than the distance between mounting electrodes formed on the outside of the semiconductor device. Therefore, in Patent Document 1, when bonding a wiring layer on the upper surface side of a semiconductor substrate and a light-emitting element using a molten metal such as a gold-tin (AuSn) alloy as a bonding layer, during heat treatment for bonding, one There is a possibility that the melted bonding layer on the polar electrode will come into contact with the other polar portion of the semiconductor element (Zener diode) formed on the upper surface side in the semiconductor substrate, and the semiconductor device will be short-circuited.
  • a molten metal such as a gold-tin (AuSn) alloy
  • the entire semiconductor substrate functions as the P layer of the semiconductor element (Zener diode). Therefore, when an overvoltage is applied to a semiconductor device mounted on a mounting board, current due to electron avalanche breakdown of the semiconductor element (Zener diode) leaks to other semiconductor elements or semiconductor devices adjacent to the semiconductor device on the mounting board. It may be transmitted as a current and cause malfunction.
  • the present invention has been made in view of the above points, and is capable of preventing a short circuit due to molten metal during heat treatment of a bonding layer, and when an overvoltage is applied after mounting on a mounting substrate.
  • An object of the present invention is to provide a semiconductor device and a method for manufacturing a semiconductor device capable of suppressing leakage current to other adjacent semiconductor devices.
  • a semiconductor device has a first conductivity type, thermally oxidized films are formed on an upper surface and a lower surface, and the thermally oxidized film formed on the lower surface has a first opening and a second opening that are separated from each other. is formed in a first region along the lower surface and has a second conductivity type different from the first conductivity type exposed in the first opening.
  • a diode structure comprising a well region and a second well region having the first conductivity type formed in a second region along the bottom surface in the first region and exposed in the second opening.
  • a semiconductor element disposed on the substrate and having a semiconductor layer; and the first well formed in the lower surface of the thermal oxide film and formed in the first opening.
  • first external electrode in contact with the region; and a second external electrode formed on the lower surface of the thermal oxide film, separated from the first external electrode and in contact with the second well region at the second opening. and an external electrode, wherein the second well region extends along the bottom surface of the substrate beyond a midline between the first opening and the second opening. It is characterized by extending to the side.
  • a method of manufacturing a semiconductor device includes the steps of: preparing a substrate made of single crystal silicon having a first conductivity type; a first diffusion step forming a first well region having a second conductivity type different from the first conductivity type; a second diffusion step forming a second well region having a mold; and a first opening exposing the first well region and a second opening exposing the second well region in the lower surface of the substrate.
  • the second well region extends along the lower surface of the substrate to the side of the first opening beyond the middle line between the first opening and the second opening. It is characterized by forming
  • FIG. 1 is a top view of a semiconductor device according to Example 1 of the present invention
  • FIG. 1 is a cross-sectional view of a semiconductor device according to Example 1 of the present invention
  • FIG. 1 is an enlarged view of an element mounting surface of a semiconductor device according to Example 1 of the present invention
  • FIG. 3 is an enlarged cross-sectional view of a bonding region between the composite substrate and the frit glass of the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is an enlarged cross-sectional view of a diode structure portion of the semiconductor device according to Example 1 of the present invention
  • FIG. It is a figure which shows the manufacturing flow of the semiconductor device which concerns on Example 1 of this invention.
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 3 is a cross-sectional view in one step of manufacturing the semiconductor device according to Example 1 of the present invention
  • FIG. 8 is an enlarged cross-sectional view of a diode structure portion of a semiconductor device according to Example 2 of the present invention
  • FIG. 1 shows a top view of a semiconductor device 100 according to Example 1.
  • FIG. 2 shows a cross-sectional view of the semiconductor device 100 of FIG. 1 taken along line AA.
  • a semiconductor device 100 includes a composite substrate 10 having a cavity as a recess on its upper surface, a semiconductor element 40 mounted on an element mounting surface 13 which is the bottom surface of the cavity of the composite substrate 10, and a composite substrate on the upper surface of the composite substrate 10. and a lid member 50 formed to cover the ten cavities. Moreover, the semiconductor device 100 has a plurality of through holes 16 penetrating from the bottom surface of the cavity to the bottom surface of the composite substrate 10 .
  • the semiconductor device 100 fills the first external electrode 21 and the second external electrode 22, which are a pair of mounting electrodes formed on the bottom surface of the composite substrate 10, and the plurality of through holes 16 of the composite substrate 10, and and a plurality of through electrodes 30 electrically connected to the first external electrode 21 and the second external electrode 22 .
  • the semiconductor device 100 also has a diode structure portion 80 formed in a region along the lower surface of the composite substrate 10 inside the composite substrate 10 .
  • the lid member 50 is omitted in FIG. 1 in order to clarify the structure and positional relationship of each element.
  • the semiconductor element 40 is indicated by broken lines in order to clarify the structure and positional relationship of each element.
  • a composite substrate 10 as a substrate includes, for example, a first substrate 11 made of single crystal silicon (Si) of a first conductivity type whose main surface is a (100) crystal plane; A buried oxide film (BOX: Buried Oxide) 14 made of silicon oxide (SiO 2 ) formed on the upper surface of the substrate 11 of No. 1 and a single-crystal silicon (Si) whose main surface is the (100) crystal plane. It is an SOI (Silicon On Insulator) substrate having a second substrate 12 bonded onto the upper surface of the first substrate 11 with a buried oxide film 14 interposed therebetween.
  • SOI Silicon On Insulator
  • the first substrate 11 is, for example, an N-type semiconductor substrate as a first conductivity type in which Si is doped with an N-type impurity such as phosphorus (P) or arsenic (As). Also, the first substrate 11 is doped with an N-type impurity such that the carrier density is approximately 1E 15 cm ⁇ 3 , for example. Also, the first substrate 11 is, for example, a flat semiconductor substrate having a thickness of about 50 ⁇ m.
  • the second substrate 12 is, for example, a substrate made of non-doped single crystal Si. Also, the second substrate 12 is, for example, a substrate having a thickness of about 250 ⁇ m. Further, the second substrate 12 is formed with an upper surface opening 15 which is opened so as to penetrate from the upper surface to the lower surface. In other words, the composite substrate 10 has an upper surface opening 15 that penetrates from the upper surface of the second substrate 12 to the upper surface of the first substrate 11 .
  • the upper surface opening 15 is formed, for example, such that the inner surface of the upper surface opening 15 is aligned with the (111) crystal plane of the second substrate 12, and the opening surface narrows from the upper surface to the lower surface of the second substrate 12. formed. Specifically, the inner side surface of the top opening 15 is formed at an angle of approximately 54.74° with respect to the top surface of the first substrate 11 .
  • the composite substrate 10 forms a cavity consisting of the first substrate 11 and the upper opening 15 of the second substrate 12 . That is, the second substrate 12 functions as a side wall portion of the cavity of the composite substrate 10 .
  • the top surface of the first substrate 11 exposed from the top opening 15 of the second substrate 12 functions as the bottom surface of the cavity and also as the element mounting surface 13 on which the semiconductor element 40 is mounted.
  • the second substrate 12 is a substrate made of non-doped single crystal Si.
  • the semiconductor device 100 includes the composite substrate 10 made of single crystal silicon having N-type conductivity, which is the first conductivity type.
  • the composite substrate 10 includes a plate-like first substrate 11 made of single crystal silicon having a first conductivity type, and a concave portion disposed on the first substrate 11 together with the upper surface of the first substrate 11 .
  • a second substrate 12 provided with an upper opening 15 having an inner side surface forming a cavity is bonded together, and a buried oxide film 14 is formed on the surface of the first substrate 11 on the side of the second substrate 12 . is formed.
  • a plurality of through holes 16 are formed in the lower surface of the composite substrate 10 so as to penetrate from the lower surface of the first substrate 11 to the element mounting surface 13 in a columnar shape. Further, the plurality of through holes 16 are formed in predetermined regions within the region within the element mounting surface 13 which is the bottom surface of the cavity when viewed from above. Furthermore, the plurality of through holes 16 are regularly arranged in the predetermined area.
  • the thermal oxide film 17 is formed so as to cover the element mounting surface 13 and the lower surface of the first substrate 11 and the inner side surfaces of the plurality of through holes 16 .
  • the thermal oxide film 18 is formed so as to cover the second substrate 12 on the upper surface of the second substrate 12 and the inner side surface of the upper surface opening 15 .
  • the thermal oxide films 17 and 18 are formed on the upper and lower surfaces of the composite substrate 10 .
  • Each of the thermal oxide films 17 and 18 is, for example, an oxide film made of SiO 2 formed by subjecting the first substrate 11 and the second substrate 12 of single crystal Si to thermal oxidation treatment.
  • Each of the thermal oxide films 17 and 18 is formed with a thickness of about 0.5 ⁇ m, for example. When the thickness of the thermal oxide films 17 and 18 is small, especially on the upper surface of the second substrate 12, defects such as cracks may occur at the junction with the frit glass layer 60, which is the junction layer with the cover member 50 described later. can occur.
  • the thermal oxide film 17 formed on the inner side surface of the through hole 16 is similarly formed with a film thickness of about 0.5 ⁇ m.
  • the thermal oxide films 17 and 18 insulate the surface of the composite substrate 10 .
  • the composite substrate 10 is formed with a plurality of through holes 16 that penetrate from the bottom surface of the cavity to the back surface of the composite substrate 10 in a columnar shape and whose inner side surfaces are covered with the thermal oxide film 17 .
  • the semiconductor device 100 is a wafer level package (WLP: Wafer Level Package) in which a plurality of semiconductor devices 100 are collectively manufactured continuously in a grid pattern on the wafer-shaped composite substrate 10. is. Moreover, the semiconductor devices 100 are formed in a matrix on the wafer so as to be continuously arranged in the front, rear, left, and right directions. After that, the wafer is singulated by dicing to manufacture a plurality of semiconductor devices 100 . Therefore, the side surfaces of the first substrate 11 and the second substrate 12, which are the outer surfaces of the semiconductor device 100, are cut surfaces by dicing. Therefore, the thermal oxide films 17 and 18 are not formed on the outer side surfaces of the first substrate 11 and the second substrate 12, respectively.
  • the SiO 2 film is formed by natural oxidation on the outer surface of each of the first substrate 11 and the second substrate 12 after the dicing process, the illustration of the SiO 2 film by natural oxidation is omitted in this description. omitted.
  • Each of the plurality of through electrodes 30 is formed in a columnar shape so as to fill the plurality of through holes 16 from the lower surface of the first substrate 11 and protrude from the element mounting surface 13 of the first substrate 11 .
  • the plurality of through electrodes 30 are formed by stacking, for example, a Cu layer 31, a Ni layer 32, and an AuSn layer 33 as a metal bonding layer from the lower surface of the first substrate 11 in this order.
  • the plurality of through holes 16 are formed with the plurality of columnar through electrodes 30 that fill the plurality of through holes 16 of the composite substrate 10 and protrude from the bottom surface of the cavity.
  • the Cu layer 31 is filled inside each of the plurality of through-holes 16 with a thickness of about 49 ⁇ m from the lower surface of the composite substrate 10 . That is, the Cu layer 31 is formed so as to be filled from the lower surface of the first substrate 11 to a height lower than the element mounting surface 13 .
  • the Ni layer 32 is filled in each of the plurality of through-holes 16 with a thickness of about 1 ⁇ m on the upper surface of the Cu layer 31, for example. That is, the Ni layer 32 is formed so that the upper surface of the Ni layer 32 and the upper surface of the element mounting surface 13 are flush with each other, as shown in FIG.
  • the AuSn layer 33 is formed on the upper surface of the Ni layer 32 with a thickness of about 5 ⁇ m so as to protrude from the upper surface of the element mounting surface 13 . That is, the AuSn layer 33 is formed so as to have a top surface shape along the top surface shape of the Ni layer 32, as shown in FIG.
  • the AuSn layer 33 is melted by heat treatment, and functions as a metal bonding layer for eutectic bonding with an anode electrode 42 or a cathode electrode 41 formed on the bottom surface of the semiconductor element 40 described below.
  • the Ni layer 32 functions as a barrier layer that suppresses diffusion mixing of the Cu layer 31 and the AuSn layer 33 .
  • the Ni layers 32 of the plurality of through electrodes 30 have their upper surfaces at the same height as or at the same height as the element mounting surface 13 of the first substrate 11 in order to ensure bonding stability with the semiconductor element 40 described later. preferably lower than If the Ni layer 32 is positioned higher than the element mounting surface 13, contact between the electrodes of the semiconductor element 40 and the Ni layer 32 occurs when the semiconductor element 40 described later is bonded, and the bonding of the semiconductor element 40 is stabilized. may affect sexuality.
  • the plurality of through electrodes 30 are formed in each of the plurality of through holes 16 that are regularly arranged on the element mounting surface 13 , and each of the plurality of through electrodes 30 are the cathode electrode 41 and the anode electrode of the semiconductor element 40 . 42 is connected. This makes it possible to prevent voids from being generated between the cathode electrode 41 and the anode electrode 42 of the semiconductor element 40 and each of the plurality of through electrodes 30 . Specifically, when the cathode electrode 41 and the anode electrode 42 of the semiconductor element 40 are bonded face-to-face with an internal electrode having an upper surface shape of substantially the same shape, air bubbles are trapped in the melted AuSn and voids are formed at unintended random positions. may occur.
  • Each of the first external electrode 21 and the second external electrode 22 is, for example, titanium (Ti)/copper (Cu)/nickel (Ni)/gold (Au) in this order from the thermal oxide film 17 side of the composite substrate 10. It is an electrode consisting of a metal layer laminated with The first external electrode 21 and the second external electrode 22 are formed so as to cover each of the plurality of through electrodes 30 formed on the lower surface of the composite substrate 10 while being spaced apart from each other. The first external electrodes 21 and the second external electrodes 22 and the plurality of through electrodes 30 are in electrical contact with each other on the lower surface of the composite substrate 10 . That is, the lower surface of the semiconductor device 100 serves as a mounting surface to a mounting substrate (not shown), and the first external electrode 21 and the second external electrode 22 function as mounting electrodes to the mounting substrate.
  • each of the plurality of through electrodes 30 is formed to fill each of the plurality of through holes 16 .
  • each of the first external electrode 21 and the second external electrode 22 is formed to cover each of the plurality of through electrodes 30 on the lower surface of the composite substrate 10 .
  • the plurality of through electrodes 30 electrically connect each of the pair of electrodes of the semiconductor element 40 and each of the first external electrode 21 and the second external electrode 22 .
  • the inside of the cavity of the composite substrate 10 is airtight with respect to the lower surface of the composite substrate 10 via the plurality of through holes 16 .
  • the semiconductor element 40 is mounted on the top surface of the element mounting surface 13 .
  • the semiconductor element 40 is, for example, a light-emitting element that emits deep ultraviolet light and has an aluminum gallium nitride (AlGaN)-based semiconductor layer as a light-emitting layer.
  • AlGaN aluminum gallium nitride
  • it is a semiconductor device in which an N-type AlGaN semiconductor layer, an AlGaN active layer, and a P-type AlGaN semiconductor layer are stacked on an aluminum nitride (AlN) substrate, and deep ultraviolet light is emitted from the AlGaN active layer. .
  • an AlN substrate, an N-type AlGaN semiconductor layer, an AlGaN active layer, and a P-type AlGaN semiconductor layer are formed from the upper surface side of the semiconductor element 40 .
  • semiconductor device 100 includes semiconductor element 40 disposed on composite substrate 10 and having a semiconductor layer.
  • the semiconductor element 40 is a light-emitting element that emits ultraviolet light from a semiconductor layer.
  • the semiconductor element 40 includes a cathode electrode 41 made of metal electrically connected to the N-type AlGaN semiconductor layer and an anode electrode 42 made of metal electrically connected to the P-type AlGaN semiconductor layer. is formed on the underside of the
  • the semiconductor element 40 is a flip-chip connected semiconductor element having a pair of electrodes, a cathode electrode 41 and an anode electrode 42, formed on the lower surface thereof. That is, the semiconductor element 40 has a cathode electrode 41 and an anode electrode 42 as a pair of electrodes on its lower surface.
  • the semiconductor element 40 deep ultraviolet light emitted from the AlGaN active layer is transmitted through the AlN substrate and emitted from the upper surface of the semiconductor element 40 . That is, the upper surface of the AlN substrate, which is the upper surface of the semiconductor element 40 , functions as the light extraction surface of the semiconductor element 40 , and the lower surface on which the cathode electrode 41 and the anode electrode 42 are formed functions as the mounting surface to the composite substrate 10 .
  • the semiconductor element 40 is joined such that the cathode electrode 41 and the anode electrode 42 are placed on the top surface of each of the plurality of through electrodes 30 . Specifically, each of the cathode electrode 41 and the anode electrode 42 of the semiconductor element 40 and each AuSn layer 33 of the through electrode 30 are joined. As shown in FIG. 2, the semiconductor element 40 has a cathode electrode 41 electrically connected to the first external electrode 21 through the through electrode 30 and an anode electrode 42 to the second external electrode 21 through the through electrode 30 . It is electrically connected to the external electrode 22 . That is, in the semiconductor device 100, the first external electrode 21 functions as a cathode mounted electrode (negative electrode), and the second external electrode 22 functions as an anode mounted electrode (positive electrode).
  • the semiconductor element 40 is a light-emitting element that emits ultraviolet light from an AlGaN active layer.
  • the semiconductor element 40 is driven by applying a voltage value of 6 V or more in the direction (forward potential) from the anode electrode 42 to the cathode electrode 41 .
  • the lid member 50 is arranged on the upper surface of the composite substrate 10 so as to cover the cavity of the composite substrate 10 .
  • the lid member 50 is made of, for example, SiO 2 as a main material and is a deep ultraviolet transmitting glass that transmits deep ultraviolet rays emitted from the semiconductor element 40 .
  • the thermal expansion coefficient of the lid member 50 is, for example, 3 ⁇ 10 ⁇ 6 /° C. or more and 5 ⁇ 10 ⁇ 6 /° C. or less, and the thermal expansion coefficients of the first substrate 11 and the second substrate 12 which are single crystal Si. (3.9 ⁇ 10 ⁇ 6 /° C.).
  • the lid member 50 is joined to the upper surface of the composite substrate 10 via the frit glass layer 60 .
  • the semiconductor device 100 further includes a lid member 50 made of glass bonded to the upper surface of the composite substrate 10 via the frit glass layer 60 .
  • the fritted glass layer 60 is, for example, a glassy bonding layer made from a paste containing powdery fritted glass.
  • the frit glass layer 60 is applied in advance to the surface of the lid member 50 facing the upper surface of the second substrate 12 so as to surround the cavity of the composite substrate 10 with the raw material paste.
  • the lid member 50 to which the paste is applied is calcined at approximately 500° C. before being joined to the composite substrate 10 .
  • the fritted glass layer 60 is, for example, glass whose main raw material is SiO 2 .
  • the frit glass layer 60 joins the lid member 50 and the second substrate 12 by heating and melting the frit glass layer 60 surrounding the cavity of the composite substrate 10 . Also, the frit glass layer 60 is locally heated in a short period of time by a laser, which will be described later, and is melted to join the lid member 50 and the second substrate 12 .
  • the semiconductor device 100 has an accommodation space HS in which the inside of a cavity formed by the first substrate 11 and the second substrate 12 is hermetically sealed. Further, the housing space HS is filled with a sealing gas such as nitrogen (N 2 ) gas that does not deteriorate with ultraviolet light.
  • a sealing gas such as nitrogen (N 2 ) gas that does not deteriorate with ultraviolet light.
  • the lid member 50 and the frit glass layer 60 are formed so that the frit glass layer 60 is continuously formed in a grid pattern on the surface of the wafer-shaped lid member 50 facing the composite substrate 10 .
  • the lid member 50 is joined via the frit glass layer 60 so as to collectively cover the plurality of cavities formed in a grid pattern on the composite substrate 10 during the manufacturing of the semiconductor device 100 .
  • the lid member 50 is cut at the same time as the composite substrate 10 in the dicing process during manufacturing. Therefore, by using the wafer-shaped composite substrate 10 as the composite substrate 10, the semiconductor device 100 can be manufactured as a wafer level package (WLP: Wafer Level Package) in which the semiconductor devices 100 are formed in a grid pattern on the wafer. becomes.
  • WLP Wafer Level Package
  • the semiconductor device 100 is produced by forming a grid-like cavity on a wafer-like composite substrate 10, hermetically sealing the lid member 50 with a frit glass layer 60, and then dicing the semiconductor device 100 into individual pieces. It becomes possible to convert As a result, the semiconductor device 100 can be manufactured with improved takt time and cost.
  • the AlN substrate and the lid member are hermetically sealed using eutectic bonding with AuSn. Therefore, in the semiconductor device, the eutectic bonding with AuSn was performed twice: bonding the semiconductor element to the element mounting portion and bonding the cover member to the AlN substrate. At this time, during the second AuSn eutectic bonding at the time of bonding the cover member, which is the time of hermetic sealing, the AuSn with which the semiconductor element is bonded melts again, causing manufacturing defects such as misalignment of the mounting position of the semiconductor element. there was a possibility to
  • the eutectic bonding with AuSn is performed only at the bonding of the semiconductor element 40 at the time of manufacturing, and the lid member 50 is locally and for a short time by the laser of the frit glass layer 60. Heat up.
  • remelting of the eutectic bonding layer by AuSn between the semiconductor element 40 and each of the plurality of through electrodes 30 can be prevented when the lid member 50 and the composite substrate 10 are bonded together. Therefore, the semiconductor device 100 can prevent manufacturing defects such as misalignment of the mounting position of the semiconductor element due to remelting of AuSn during manufacturing.
  • the diode structure portion 80 is formed in a region along the bottom surface of the first substrate 11 so as to be separated from the plurality of through holes 16 .
  • the diode structure portion 80 is formed, for example, on the lower surface of the first substrate 11 by boron (B ) and a P-type well region 81 as a first well region of the second conductivity type in which a P-type impurity such as ) is diffused.
  • B boron
  • P-type well region 81 as a first well region of the second conductivity type in which a P-type impurity such as ) is diffused.
  • an N-type impurity such as phosphorus (P) is added to the second region within the first region from the lower surface side of the first substrate 11.
  • It has an N + type well region 82 as a second well region of the first conductivity type which is diffused.
  • the thermal oxide film 17 formed on the lower surface of the P-type well region 81 is formed with a first opening OP1 that penetrates to the lower surface of the P-type well region 81 .
  • the first opening OP1 is formed so as to be filled with the first external electrode 21 . That is, the P-type well region 81 and the first external electrode 21 are in electrical contact at the first opening OP1.
  • the thermal oxide film 17 formed on the lower surface of the N + -type well region 82 is formed with a second opening OP2 that penetrates to the lower surface of the N + -type well region 82 . Further, the second opening OP2 is formed so as to be filled with the second external electrode 22 . That is, the N + -type well region 82 and the second external electrode 22 are in electrical contact at the second opening OP2. In other words, in the semiconductor device 100, the thermal oxide film 17 formed on the lower surface of the composite substrate 10 is formed with the first opening OP1 and the second opening OP2 that are separated from each other.
  • a P-type well region 81 as a first well region having a second conductivity type different from the first conductivity type exposed in the first opening OP1 and a first well region 81 formed in a first region along the first opening OP1.
  • a diode structure portion 80 consisting of an N + -type well region 82 as a second well region having the first conductivity type formed in the second region along the lower surface of the region and exposed in the second opening OP2. including.
  • the diode structure portion 80 has a P-type well region 81 and an N + well region 81 formed between the first external electrode 21 and the second external electrode 22 inside the first substrate 11 which is an N-type semiconductor substrate. It is a pn junction diode consisting of a type well region 82 .
  • the first external electrode 21 is connected to the cathode electrode 41 of the semiconductor element 40 and the P-type well region 81 that is the anode of the diode structure portion 80 .
  • the second external electrode 22 is connected to the anode electrode 42 of the semiconductor element 40 and the N + -type well region 82 that is the cathode of the diode structure portion 80 . That is, the diode structure portion 80 functions as a Zener diode connected in parallel with the semiconductor element 40 between the first external electrode 21 and the second external electrode 22 and in opposite polarity.
  • the semiconductor device 100 includes the first external electrode 21 formed on the lower surface of the thermal oxide film 17 and in contact with the P-type well region 81 at the first opening OP1 and the thermal oxide film 17 formed on the lower surface of the thermal oxide film 17 . , and a second external electrode 22 that is separated from the first external electrode 21 and contacts the N + -type well region 82 at the second opening OP2.
  • the diode structure portion 80 is a Zener diode having a one-sided abrupt junction structure in which the N + -type well region 82 has a higher carrier density than the P-type well region 81 .
  • the diode structure 80 operates to protect the semiconductor element 40 when an overvoltage such as static electricity is applied to the semiconductor element 40 from the outside. Specifically, when an overvoltage due to static electricity is applied in the direction (forward potential) from the second external electrode 22 to the first external electrode 21, the diode structure 80 becomes the N + -type well region 82 which is the cathode. , to the P-type well region 81, which is the anode. As a result, the diode structure portion 80 can keep the potential of the semiconductor element 40 constant and protect the semiconductor element 40 .
  • the semiconductor element 40 is a semiconductor element that is driven by applying a voltage value of 6 V or more to the anode electrode 42 and the cathode electrode 41, as described above. That is, the diode structure portion 80 having a one-sided abrupt junction structure is a Zener diode in which electron avalanche breakdown acts predominantly when an overvoltage is applied. That is, the diode structure 80 is a Zener diode or an avalanche diode.
  • the Zener diode is formed inside the composite substrate 10 of the semiconductor device 100 as the diode structure portion 80 .
  • the semiconductor device 100 of the present embodiment has a mounting area (lower surface area ) can be reduced by about 50%.
  • the semiconductor element 40 is a light-emitting element that emits ultraviolet light from the semiconductor layer.
  • the Zener diode As the diode structure portion 80 inside the composite substrate 10 of the semiconductor device 100, the semiconductor element 40 can be placed in the center of the cavity. As a result, the light emitted from the semiconductor element 40 is uniformly applied to the inner side surface of the upper opening 15, and it is possible to suppress unevenness in brightness and deviation of the light emission direction of the light emitted from the semiconductor device 100.
  • FIG. compared to the case where the semiconductor element 40 and the individual semiconductor Zener diode are arranged side by side in the cavity, the light emitted from the semiconductor element 40 is not blocked or absorbed by the individual semiconductor Zener diode.
  • the semiconductor device 100 of this embodiment has an optical output of about 14% compared to a semiconductor device having a structure in which a Zener diode, which is an individual semiconductor, and a semiconductor element 40 are arranged side by side in a cavity. % can be improved.
  • the semiconductor device 100 is a wafer level package (WLP: Wafer Level Package) in which a plurality of semiconductor devices 100 are collectively manufactured continuously in a grid pattern on a wafer-shaped composite substrate 10. is. That is, the diode structure portion 80 is collectively formed on the lower surface of the manufacturing region of each semiconductor device 100 of the wafer-shaped composite substrate 10 .
  • WLP Wafer Level Package
  • the semiconductor device 100 of this embodiment omits the dicing process, die bonding process, etc. of the individual semiconductor Zener diode, compared to a semiconductor device having a structure in which the individual semiconductor Zener diode and the semiconductor element 40 are arranged side by side in the cavity. becomes possible. Therefore, the semiconductor device 100 of this embodiment can improve the productivity and reduce the manufacturing cost.
  • FIG. 3 is an enlarged top view of the element mounting surface 13 showing the structure of the plurality of through electrodes 30 of the semiconductor device 100 according to the first embodiment.
  • the semiconductor element 40, the cathode electrode 41, the anode electrode 42, and the diode structure 80 are indicated by broken lines in order to clarify the structure and positional relationship of the plurality of through electrodes 30. As shown in FIG.
  • each of the plurality of through electrodes 30 is formed in a region where each of the cathode electrode 41 and the anode electrode 42 of the semiconductor element 40 is placed. Also, each of the plurality of through electrodes 30 is formed so as to be separated from the region where the diode structure portion 80 is formed. That is, the plurality of through electrodes 30 and the diode structure portion 80 are insulated by the thermal oxide film 17 formed on the inner side surfaces of the plurality of through holes 16 .
  • Each of the plurality of through electrodes 30 is formed in a columnar shape with a diameter of 30 ⁇ m, for example.
  • the semiconductor element 40 has a plurality of through electrodes 30 bonded to one electrode surface of each of the cathode electrode 41 and the anode electrode 42 .
  • an internal electrode having a shape equivalent to that of the cathode electrode 41 and the anode electrode 42 of the semiconductor element 40 is formed on the element mounting surface 13
  • the internal electrode and the cathode electrode 41 or the anode electrode 42 are formed on the same surface.
  • An AuSn junction is made.
  • unpredictable or uncontrollable voids may occur inside the AuSn bonding layer at the bonding surface between the internal electrode and the cathode electrode 41 or the anode electrode 42 . These voids may affect reliability such as cracks in the bonding layer when heat is generated during driving of the semiconductor element after manufacture.
  • each of the plurality of through electrodes 30 are formed so as to be separated from each other.
  • the semiconductor element 40 is bonded so as to mount the upper surface of each of the plurality of through electrodes 30 .
  • the plurality of through electrodes 30 are arranged on the lattice points of an equilateral triangular lattice on the bottom surface of the cavity. Further, each of the plurality of through electrodes 30 is formed as a column having a diameter of 30 ⁇ m, for example, and is arranged such that the distance between the center points of adjacent through electrodes 30 is 60 ⁇ m.
  • each of the plurality of through electrodes 30 has a uniform distance between one through electrode 30 and the other through electrodes 30 arranged around it. are arranged so that
  • a plurality of through electrodes 30 are formed in a matrix shape arranged on lattice points of a square lattice, one through electrode 30 is separated from the other through electrodes 30 arranged vertically and horizontally when viewed from above.
  • the distance is equidistant.
  • the distance from one through electrode 30 to another through electrode 30 arranged in an oblique direction is different.
  • each of the plurality of through electrodes 30 is arranged on the lattice points of the equilateral triangular lattice. As a result, the stress applied to the upper surface of the element mounting surface 13 becomes uniform when the semiconductor element 40 is bonded or when the semiconductor element 40 generates heat when the semiconductor element 40 is driven. can be suppressed.
  • each of the plurality of through electrodes 30 can be arranged in a matrix rather than by arranging the plurality of through electrodes 30 in a matrix. It becomes possible to form a large number of a plurality of through electrodes 30 . As a result, it becomes possible to dissipate more heat generated when the semiconductor element 40 is driven to the mounting board.
  • each of the plurality of through electrodes 30 on lattice points of an equilateral triangular lattice as in the present embodiment, one . It becomes possible to arrange a plurality of through electrodes 30 as many as twice as many.
  • FIG. 4 is an enlarged view of the joint CA between the frit glass layer 60 and the second substrate 12 shown in FIG.
  • the composite substrate 10 is joined to the lid member 50 via the frit glass layer 60 .
  • a thermal oxide film 18 is formed on the upper surface of the second substrate 12 .
  • interdiffusion layers 70 as reaction layers in which the fritted glass layer 60 and the thermal oxide film 18 are mutually diffused in order from above, and residual heat.
  • An oxide film 18R is formed.
  • An interdiffusion layer 70 which is a reaction layer between the film 18 and the frit glass layer 60, is formed in sequence.
  • the interdiffusion layer 70 is formed by heating and melting the frit glass layer 60 so that the SiO 2 of the thermal oxide film 18 formed on the upper surface of the second substrate 12 and the SiO 2 of the frit glass layer 60 mutually diffuse. It is formed by That is, at the junction of the frit glass layer 60, the structure is such that the residual thermal oxide film 18R, the interdiffusion layer 70, and the frit glass layer 60 are laminated in this order from the upper surface of the second substrate 12.
  • FIG. Further, the thermal oxide film 18 is formed with a film thickness (T1) of about 0.5 ⁇ m in the thermal oxidation process.
  • the film thickness (T2) of the residual thermal oxide film 18R remains at least 0.5 times the film thickness (T1) of the thermal oxide film 18R. That is, it is preferable that the film thickness (T2) of the residual thermal oxide film 18R remains at a film thickness of 0.25 ⁇ m or more. By setting the film thickness of the thermal oxide film 18 to about 0.5 ⁇ m, the residual thermal oxide film 18R can be ensured to remain after the heat treatment.
  • the film thickness (T2) of the residual thermal oxide film 18R is thin or if the residual thermal oxide film 18R is not formed, cracks may occur in the vicinity of the lower end of the interdiffusion layer 70, breaking the hermetic sealing of the housing space HS. be.
  • the thermal oxide film 18 is formed as a SiO 2 film by diffusing oxygen from the surface of the second substrate 12 made of single crystal Si by thermal oxidation treatment. Therefore, the thermal oxide film 18 is not uniformly formed as perfect SiO 2 from the top surface of the thermal oxide film 18 to the top surface of the second substrate 12, and the SiO 2 film is formed downward from the thermal oxide film 18 .
  • the crystallinity approaches that of single-crystal Si as the amount of oxygen vacancies increases. In other words, the abundance ratio of SiO 2 to Si increases upward from the upper surface of the second substrate 12, and Si crystallinity is also lost. That is, the thermal oxide film 18 in the vicinity of the surface of the second substrate 12 partially has the crystallinity of Si and contains both Si and SiO 2 .
  • the interdiffusion layer 70 between the thermal oxide film 18 and the frit glass layer 60 is SiO 2 with an amorphous structure. That is, when the film thickness (T2) of the residual thermal oxide film 18R is small, the upper end of the residual thermal oxide film 18R may have Si and its crystallinity partially.
  • the remaining thermal oxide film 18R remains with a film thickness of 0.25 ⁇ m or more, which is presumed to be a film thickness of SiO 2 having a sufficiently amorphous structure.
  • the frit glass layer 60 enables bonding with high bonding strength.
  • the residual thermal oxide film 18R functions as a buffer layer that relieves the internal stress caused by the difference in crystal structure between the second substrate 12 made of single crystal silicon and the frit glass layer 60 made of amorphous SiO 2 .
  • the film thickness (T2) of the residual thermal oxide film 18R may be a film thickness equal to or larger than the SiO 2 film having a sufficiently amorphous structure.
  • the accommodation space HS of the semiconductor device 100 was tested in a helium (He) leak test specified by Japanese Industrial Standard JIS-Z2331, and the AlN substrate, which is a conventional product, the AlN substrate, and the lid member. was able to obtain an airtightness equal to or higher than that of a product in which the was bonded with AuSn.
  • He helium
  • FIG. 5 is an enlarged view of the ZD portion showing the diode structure portion 80 shown in FIG.
  • the diode structure portion 80 is formed in a region along the lower surface inside the first substrate 11 .
  • a thermal oxide film 17 is formed on the lower surface of the first substrate 11 by wet thermal oxidation.
  • a first external electrode 21 and a second external electrode 22, which are a pair of external electrodes, are formed on the lower surface of the thermal oxide film 17 so as to be spaced apart from each other.
  • the diode structure portion 80 includes a P-type well region 81 formed in a region extending over the first external electrode 21 and the second external electrode 22 on the lower surface of the first substrate 11, and a P-type well region 81 and an N + type well region 82 formed therein.
  • the P-type well region 81 has a P + segregation layer 81H as a high-concentration well region in which boron as an impurity is segregated in a region along the lower surface of the first substrate 11 .
  • the P + segregation layer 81H is formed, for example, from the bottom surface of the first substrate 11 to a thickness of about several nm to ten-odd nm.
  • boron as an impurity is segregated so that the carrier density is approximately 1E 19 cm ⁇ 3 .
  • the P-type well region 81 has a P + segregation layer 81H having a higher carrier density than other regions in one region facing the first opening OP1.
  • part of the region where the P-type well region 81 and the first external electrode 21 overlap each other is P-shaped from the lower surface of the thermal oxide film 17 .
  • a first opening OP1 is formed so as to penetrate to the lower surface of mold well region 81 .
  • part of the overlapping region of the N + -type well region 82 and the second external electrode 22 penetrates through the thermal oxide film 17 from the bottom surface of the thermal oxide film 17 to the bottom surface of the N + -type well region 82 .
  • a second opening OP2 is formed, which is removed as shown. That is, the P + segregation layer 81H of the P-type well region 81 has its lower surface exposed at the first opening OP1, and the N + -type well region 82 has its lower surface exposed at the second opening OP2. .
  • the first external electrode 21 is formed on the lower surface of the thermal oxide film 17 in a region including the first opening OP1.
  • the second external electrode 22 is formed on the lower surface of the thermal oxide film 17 in a region including the second opening OP2.
  • the first external electrode 21 and the second external electrode 22 are composed of Ti seed layers 21A and 22A made of titanium (Ti), Cu seed layers 21B and 22B made of copper (Cu) from the lower surface side of the thermal oxide film 17, Ni-plated layers 21C and 22C made of nickel (Ni) and AuSn-plated layers 21D and 22D made of a gold-tin (AuSn) alloy are laminated in this order.
  • the Ti seed layers 21A and 22A are formed so as to cover the exposed lower surface of the P + segregation layer 81H and the exposed lower surface of the N + -type well region 82. is formed in
  • the first external electrode 21 forms a first contact portion C1 in which the Ti seed layer 21A and the P + segregation layer 81H are in electrical contact in the first opening OP1.
  • the second external electrode 22 forms a first contact portion C1 in which the Ti seed layer 22A and the N + type well region 82 are in electrical contact in the second opening OP2.
  • the first external electrode 21 and the second external electrode 22 are formed from the lower surface of the composite substrate 10 through the Ti seed layers 21A and 22A and the Cu seed at the first opening OP1 and the second opening OP2, respectively.
  • Layers 21B and 22B and Ni plating layers 21C and 22C are laminated in this order.
  • a P-type semiconductor particularly a P-type semiconductor having a carrier density of about 1E 17 cm ⁇ 3
  • a metal layer such as Ti
  • the P-type semiconductor and the metal layer are bonded together.
  • Heat treatment, laser irradiation treatment, or the like is performed so as to alloy the interface so as to form an ohmic contact.
  • the P-type well region 81 has a P + segregation layer 81H with a carrier density of about 1E 19 cm ⁇ 3 in the contact region between the P-type well region 81 and the Ti seed layer 21A and has a thickness of about several nm to 10 nm. It is formed with a thickness of several nanometers. As a result, the width of the depletion layer between the P + segregation layer 81H and the Ti seed layer 21A can be reduced . It is possible to realize ohmic contact.
  • boron contained as an impurity in the P-type well region 81 has a segregation coefficient of 0.8 in the interior of single crystal silicon, which is one of the large impurities used in semiconductors. Therefore, boron contained in the P-type well region 81 is segregated near the interface of the thermal oxide film 17 in the thermal oxide film forming step by wet thermal oxidation (approximately 950° C.) which is processed multiple times in the manufacturing method described later. A + segregation layer 81H is formed. As a result, the P + segregation layer 81H having a high carrier density and the Ti seed layer 21A are joined to each other at the first contact portion C1, thereby realizing ohmic contact.
  • the diode structure portion 80 of this embodiment when a reverse voltage of 7 V (a voltage in the direction from the second external electrode 22 to the first external electrode 21) is applied to the diode structure portion 80 of this embodiment, the diode structure portion 80 It was confirmed that the flowing leak current was as small as 94 nA. That is, the diode structure portion 80 has a good PN junction between the P-type well region 81 and the N + -type well region 82, and good ohmic contact at the first contact portion C1 and the second contact portion C2. showed that it is obtained.
  • the N + -type well region 82 has a carrier density of about 1E 19 cm ⁇ 3 , it is possible to achieve ohmic contact with the Ti seed layer 21A.
  • a depletion layer is formed by an internal electric field at the junction interface between the P-type well region 81 and the first substrate 11, which is an N-type semiconductor substrate. That is, the first substrate 11 is substantially insulated from the P-type well region 81 and is in an electrically floating state.
  • the semiconductor device 100 can suppress leakage current from the side surface of the first substrate 11 to another adjacent semiconductor device on the mounting substrate. Become.
  • the inter-electrode distance D1 between the first external electrode 21 and the second external electrode 22, which are a pair of mounting electrodes, is, for example, about 0.5 mm.
  • Each of the first contact portion C1 and the second contact portion C2 is connected to the first external electrode 21 and the second external electrode 22 from opposite sides of the first external electrode 21 and the second external electrode 22, respectively. are formed so as to be located inside each of the A distance D2 between each of the first contact portion C1 and the second contact portion C2 is, for example, 0.7 mm.
  • the diode structure portion 80 is covered with the thermal oxide film 17. That is, the diode structure portion 80 is insulated by the thermal oxide film 17 in regions other than the first contact portion C1 and the second contact portion C2. Therefore, when the semiconductor device 100 is mounted on the mounting substrate, even when the first external electrode 21 and the second external electrode 22 are joined using a molten metal such as AuSn or solder, the diode structure portion 80 can be leakage current can be suppressed.
  • the semiconductor element 40 is a light-emitting element that is driven by applying a voltage value of 6 V or higher. Therefore, it is preferable that the diode structure 80 has a breakdown voltage in the direction opposite to the voltage application direction of the driving voltage of the semiconductor element 40, which is twice or more the voltage value.
  • the diode structure portion 80 is a Zener diode having a one-sided abrupt junction structure consisting of a P-type well region 81 and an N + -type well region 82 having a higher carrier density than the P-type well region 81. be. Since the diode structure portion 80 has a one-sided abrupt junction structure, it becomes a Zener diode in which avalanche breakdown acts predominantly, and a high breakdown voltage can be secured.
  • the N + type well region 82 extends from the second contact portion C2 to the first contact portion C1 and the second contact portion C2. It is formed to extend from the middle of the portion C2 to the side of the first contact portion C1.
  • the width D3 of the N + type well region 82 between the first contact portion C1 and the second contact portion C2 is equal to the distance D2 between each of the first contact portion C1 and the second contact portion C2. is formed with a width of 0.5 times or more.
  • the N + -type well region 82 extends along the lower surface of the composite substrate 10 to the side of the first opening OP1 beyond the middle line between the first opening OP1 and the second opening OP2. exist.
  • the breakdown voltage is -33.5V. It was verified that it is possible to obtain
  • FIGS. 6 to 8 are diagrams showing the manufacturing flow of the semiconductor device 100 according to Example 1 of the present invention.
  • 9-24 show cross-sectional views of the semiconductor device 100 in each step of the manufacturing procedure shown in FIGS. 6-8.
  • 9 to 24 similar to FIG. 2, description will be made using the cross section taken along line AA shown in FIG.
  • the semiconductor device 100 is a WLP in which the semiconductor devices 100 are formed in a grid pattern on the wafer-shaped composite substrate 10 .
  • the composite substrate 10 has a plurality of element mounting regions R1 defined by predetermined grid-like division lines CL on the wafer-shaped composite substrate 10 . That is, the processing of each step described below is continuously performed in a grid pattern on the wafer-shaped composite substrate 10 . Further, in the explanation of the processing of each step below, basically, the case where the processing is performed for one element mounting region R1 will be explained.
  • a composite substrate 10 is prepared in which a second substrate 12 made of single crystal Si is bonded to a first substrate 11 made of single crystal Si with a buried oxide film 14 made of SiO 2 interposed therebetween.
  • a step of preparing a substrate to be used is performed (step S101: substrate preparation step).
  • Thermal oxide films 17A and 18A are formed on the upper surface of the first substrate 11 and the lower surface of the second substrate 12, respectively.
  • the method of manufacturing the semiconductor device 100 includes the step of preparing the composite substrate 10 including the first substrate 11 made of single crystal silicon having the first conductivity type.
  • a first diffusion step is performed in which boron is diffused into a first region along the lower surface of the composite substrate 10 to form a P-type well region 81 (step S102: first diffusion). process).
  • the first region of the thermal oxide film 17A formed on the lower surface of the composite substrate 10 is etched from the lower surface side using buffered hydrofluoric acid (BHF) to form the first region on the first region. expose the lower surface of the substrate 11 of the .
  • BHF buffered hydrofluoric acid
  • BSG boron silicate glass
  • the method of manufacturing the semiconductor device 100 is the first step of forming the P-type well region 81 having the second conductivity type different from the first conductivity type in the first region along the lower surface of the composite substrate 10 . Includes a diffusion step. Further, in the first diffusion step, boron silicate glass is formed on the lower surface of the composite substrate 10 in the first region, and boron is solid phase diffused inside the first substrate 11 .
  • the method of diffusing boron into the first substrate 11 is not limited to this.
  • other diffusion methods such as ion implantation that implants boron ions from below the first region may be used.
  • thermal oxide films 17B and 18B are formed on the lower surface of the first substrate 11 and the upper surface of the second substrate 12 (step S103: first thermal oxidation step).
  • the wafer on which the P-type well region 81 is formed is subjected to wet thermal oxidation treatment at 950° C. for 2.5 hours in an atmosphere of oxygen (O 2 ) and water (H 2 O) to form the thermal oxide film 17B. and 18B.
  • Step S104 second diffusion step.
  • the second region of the thermal oxide film 17B formed on the lower surface of the composite substrate 10 is etched from the lower surface side using BHF, and the lower surface of the P-type well region 81 is formed in the second region. expose.
  • a phosphorous silicate glass (PSG) is formed on the lower surface of the composite substrate 10 at 900° C. for 1 hour in a nitrogen atmosphere to deposit phosphorus in the second region within the P-type well region 81 .
  • the method of manufacturing the semiconductor device 100 is a second step of forming the N + -type well region 82 having the first conductivity type in the second region along the lower surface of the composite substrate 10 within the P-type well region 81 .
  • phosphorous silicate glass is formed on the lower surface of the composite substrate 10 in the second region, and phosphorus is diffused into the first substrate 11 in solid phase.
  • step S102 similarly to step S102, the case of using solid-phase diffusion for forming PSG in the second region of the P-type well region 81 will be described, but phosphorus ions are implanted from below the second region.
  • Other diffusion methods such as ion implantation may be used.
  • ion implantation is used to diffuse the dopant from the lower surface of the composite substrate 10 into the composite substrate 10 .
  • thermal oxide films 17C and 18C are formed on the lower surface of the first substrate 11 and the upper surface of the second substrate 12 (step S105: second thermal oxidation step).
  • the wafer on which the P-type well region 81 is formed is subjected to wet thermal oxidation treatment at 950° C. for 2.5 hours in an atmosphere of oxygen (O 2 ) and water (H 2 O) to form the thermal oxide film 17B. and 18B.
  • etching is performed from the lower surface side of the composite substrate 10, and a hole forming step is performed to form a plurality of columnar holes 16A that will become a plurality of through holes 16 in subsequent steps (step S106: hole forming step).
  • each of the plurality of holes 16A is formed from the lower surface side of the first substrate 11 by deep reactive ion etching (DRIE) by the Bosch process. Further, DRIE is performed until the lower surface of the buried oxide film 14 is exposed in the plurality of holes 16A. At this time, the buried oxide film 14 functions as an etch stopper.
  • the manufacturing method of the semiconductor device 100 includes a hole forming step of forming a plurality of columnar holes 16A from the lower surface in a region of the lower surface of the composite substrate 10 excluding the P-type well region 81 .
  • Each of the plurality of holes 16A is formed in a region separated from the P-type well region 81 and in each region corresponding to the cathode electrode 41 and the anode electrode 42 of the semiconductor element 40 in the element mounting step described later. be.
  • the photoresist is applied to the lower surface of the composite substrate 10, the photoresist is exposed to light for removing each region of the plurality of holes 16A, and the photoresist in the region is removed. , etching of the first substrate 11 in the photoresist openings and removal of the photoresist.
  • a thermal oxide film 17D is formed on the inner side surfaces of the plurality of holes 16A (step S107: third thermal oxidation step).
  • the wafer in which the plurality of holes 16A are formed is subjected to wet thermal oxidation treatment at 950° C. for 2.5 hours in an atmosphere of oxygen (O 2 ) and water (H 2 O) to form the plurality of holes 16A.
  • a thermal oxide film 17D is formed on the inner side surface of 16A.
  • the plurality of holes 16A become the plurality of holes 16B by forming the thermal oxide film 17D on the inner side surfaces.
  • etching is performed from the upper surface side of the composite substrate 10 to form recesses in the upper surface of the composite substrate 10 (step S108: recess forming step).
  • the upper surface opening 15A is formed in the upper surface of the second substrate 12 by crystal anisotropic wet etching using a tetramethylammonium hydroxide aqueous solution (TMAH).
  • TMAH tetramethylammonium hydroxide aqueous solution
  • the upper surface opening 15A is formed by etching from the upper surface of the second substrate 12 through the second substrate and until the upper surface of the buried oxide film 14 is exposed.
  • the formation of the upper surface opening 15A forms the bottom surface of the recess in an area including the area in which each of the plurality of holes 16A is formed.
  • the upper opening 15A is etched so that the inner side surface thereof becomes the (111) crystal plane of the single crystal silicon that is the second substrate 12.
  • this step includes applying a photoresist to the upper surface of the second substrate 12, exposing the photoresist to remove the regions of the respective recesses, removing the photoresist in the regions, and removing the thermal oxide film in the openings of the photoresist. 18B and second substrate 12 etching and photoresist removal steps.
  • step S109 thermal oxide film removing step.
  • these oxide films are removed using BHF.
  • the embedded oxide film 14 exposed on the bottom surface of the upper opening 15A is removed, and each of the plurality of holes 16B communicates with the bottom surface of the upper opening 15A.
  • steps S108 and S109 are processed as a cavity forming step of forming a cavity in the composite substrate 10, the bottom surface of which communicates with the plurality of through holes 16C.
  • the method of manufacturing the semiconductor device 100 includes cavity formation in which a region including the plurality of holes 16B from the upper surface of the composite substrate 10 is used as a bottom surface, and recesses are formed so as to communicate the bottom surface with the plurality of holes 16B. Including process.
  • thermal oxide films 17 and 18 are formed on the exposed surface of the first substrate 11 and the exposed surface of the second substrate 12 (step S110: fourth thermal oxidation step).
  • the thermal oxide film 17 is formed on the lower surface of the first substrate 11 , the upper surface of the first substrate 11 exposed at the bottom surface of the upper surface opening 15 ⁇ /b>A, and the inner surface of each of the plurality of through holes 16 .
  • a thermal oxide film 18 is formed on the upper surface of the second substrate 12 and the inner side surface of the upper surface opening 15A.
  • the wafer from which the thermal oxide films 17D and 18C have been removed is subjected to wet thermal oxidation treatment at 950° C. for 2.5 hours in an atmosphere of oxygen (O 2 ) and water (H 2 O) to form a first thermal oxidation process.
  • Thermal oxide films 17 and 18 are formed on the exposed surface of the substrate 11 and the exposed surface of the second substrate 12 .
  • the plurality of through holes 16C become the plurality of through holes 16 by forming the thermal oxide film 17 on the inner side surfaces.
  • a thermal oxide film 18 is formed on the inner side surface of the upper surface opening 15A to form the upper surface opening 15A.
  • Step S111 thermal oxide film opening step.
  • a first opening OP1 and a second opening OP2 are formed in the thermal oxide film 17 so as to expose the lower surfaces of the P-type well region 81 and the N + -type well region 82, respectively. Also, in this step, these oxide films are removed using BHF.
  • the manufacturing method of the semiconductor device 100 has the first opening OP1 exposing the P-type well region 81 and the second opening OP2 exposing the N + -type well region 82 in the lower surface of the composite substrate 10.
  • a thermal oxide film forming step for forming the thermal oxide film 17 is included.
  • the N + -type well region 82 is formed in the thermal oxide film 17 from the first opening OP1 to the second diffusion in the thermal oxide film opening process of step S111, as shown in FIG.
  • An N + -type well region 82 is formed to extend beyond the midpoint between the two openings OP2.
  • the N + -type well region 82 is moved along the lower surface of the composite substrate 10 across the middle line between the first opening OP1 and the second opening OP2 to reach the first opening. It is formed so as to extend to the side of OP1.
  • a P + segregation layer 81H By the wet thermal oxidation process in the first to fourth thermal oxidation processes of steps S103, S105, S107 and S110, as shown in FIG. is segregated to form a P + segregation layer 81H.
  • the P-type well region 81 and the N + -type well region 82 are respectively formed.
  • Thermal oxide films 17B, 17C, 17D and 17 are formed on the lower surface by wet thermal oxidation, and one region facing the first opening OP1 of the P-type well region 81 has a higher carrier density than the other regions.
  • a + segregation layer 81H is formed.
  • a Ti seed layer and a Cu seed layer are formed from the lower surface side of the first substrate 11 (step S112: sputtering step).
  • a titanium seed layer and a copper seed layer are formed in this order from the lower surface side of the thermal oxide film 17 over the entire lower surface of the thermal oxide film 17 by sputtering.
  • the titanium seed layer and the copper seed layer are respectively formed in the first opening OP1 and the second opening OP2 so as to cover the P-type well region 81 and the N + -type well region 82 exposed in the respective openings. are stacked in order from the lower surface of the well region.
  • the titanium seed layer and the copper seed layer are laminated in order on a part of the inner surface of each of the plurality of through holes 16 on the lower surface side thereof.
  • a through-electrode forming step is performed to form a plurality of through-electrodes 30 composed of the Cu layer 31, the Ni layer 32, and the AuSn layer 33 inside each of the plurality of through-holes 16 (step S113).
  • first plating step In this step, the lower surface of the composite substrate 10 is masked, and the Cu layer 31, the Ni layer 32 and the AuSn layer are electroplated in the order of Cu, Ni and AuSn from the lower surface of the composite substrate 10 inside each of the plurality of through holes 16. 33 is formed. Also, the plurality of through electrodes 30 are formed so that the AuSn layer 33 protrudes from the thermal oxide film 17 .
  • the manufacturing method of the semiconductor device 100 includes a through electrode forming step of forming a plurality of columnar through electrodes 30 by electroplating so as to fill the interiors of the plurality of through holes 16 and protrude from the bottom surface of the cavity. include.
  • the top surface of the first substrate 11 which is the bottom surface of the top opening 15 , functions as the element mounting surface 13 .
  • the Cu layer 31 of each of the plurality of through electrodes 30 is exposed on the lower surface of the first substrate 11 by removing the mask on the lower surface of the first substrate 11 .
  • step S114 second plating step.
  • a mask is applied with a resist in which formation regions of the first external electrode 21 and the second external electrode 22 on the lower surface of the composite substrate 10 are opened.
  • Ni plating layers 21C and 22C and AuSn plating layers 21D and 22D are formed in this order on the lower surfaces of the copper seed layer exposed in the opening regions of the resist and the Cu layers 31 of the plurality of through electrodes 30 using electroplating. Laminate.
  • each of the Ni plating layers 21C and 22C and each of the lower surfaces of the Cu layers 31, which are the lower surfaces of the plurality of through electrodes 30, are brought into electrical contact with each other.
  • the resist is removed, and the Ti seed layer and copper seed layer remaining on the lower surface of the thermal oxide film 17 except for the areas where the Ni plating layers 21C and 22C and the AuSn plating layers 21D and 22D are formed are removed. .
  • the Ti seed layer and the copper seed layer become Ti seed layers 21A and 22A and Cu seed layers 21B and 22B which are separated from each other. That is, in this step, a first external electrode 21 and a second external electrode 22, which are a pair of electrically insulated external electrodes, are formed.
  • the Ti seed layers 21A and 22A, the Cu seed layers 21B and 22B, and the Ni plating layers 21C and 22C are sequentially laminated on the lower surface of the composite substrate 10 from the lower surface and separated from each other.
  • it is processed as an external electrode forming step for forming a pair of external electrodes, a first external electrode 21 and a second external electrode 22 .
  • the lower surface of the thermal oxide film 17 is separated from the first external electrode 21 and the first external electrode 21 that are in contact with the P-type well region 81 at the first opening OP1.
  • step S115 element bonding process
  • the cathode electrode 41 of the semiconductor element 40 is made to correspond to the through electrode 30 electrically connected to the first external electrode 21, and the anode electrode 42 of the semiconductor element 40 is electrically connected to the second external electrode 22.
  • Positioning is performed so as to correspond to the through electrode 30 connected to the semiconductor element 40, and the semiconductor element 40 is placed.
  • the wafer on which the semiconductor element 40 is placed is heated at 340° C.
  • the method of manufacturing the semiconductor device 100 includes a die bonding step of mounting the semiconductor element 40 on the bottom surface of the recess.
  • a lid member bonding step is performed to bond the lid member 50 onto the upper surface of the second substrate 12 via the frit glass layer 60 (step S116: lid member bonding step).
  • the lid member 50 having the frit glass layer 60 formed in advance on the surface facing the upper surface of the second substrate 12 is prepared.
  • the frit glass layer 60 is printed on the surface of the wafer-like lid member 50 facing the second substrate 12 so as to surround the upper surface opening 15, and is dried at a temperature of about 500° C. in an oxygen (O 2 ) atmosphere. Time calcined.
  • the lid member 50 is placed in a position that surrounds the upper opening 15 and does not overlap the division line CL of the composite substrate 10 .
  • the composite substrate 10 on which the lid member 50 is placed is irradiated with a laser from above to melt the frit glass layer 60 and bond the composite substrate 10 and the lid member 50 together.
  • the laser is, for example, laser light having a near-infrared wavelength.
  • the frit glass layer 60 is irradiated with a laser in an N 2 atmosphere, and the frit glass layer 60 is locally heated and melted to be bonded to the composite substrate 10 .
  • the melted frit glass layer 60 and the thermal oxide film 18 on the upper surface of the second substrate 12 are interdiffused to form the interdiffusion layer 70 .
  • an accommodation space HS is formed in which the inside of the cavity is filled with N2 , which is an inert gas, and hermetically sealed.
  • the lid member 50 made of glass having the frit glass layer 60 on one surface facing the upper surface of the composite substrate 10 is placed on the upper surface of the composite substrate 10 so as to cover the recess.
  • various laser irradiation conditions are set so that the residual thermal oxide film 18R is formed after the interdiffusion layer 70 is formed. That is, the laser irradiation conditions are such that the residual thermal oxide film 18R, the interdiffusion layer 70, and the frit glass layer 60 are laminated in this order from the upper surface of the second substrate 12 at the junction between the second substrate 12 and the frit glass layer 60. Set the conditions so that the structure is defined.
  • the laser scans the frit glass layer 60 surrounding the cavity along the periphery of the cavity.
  • the laser scanning time is approximately 2 to 3 seconds per semiconductor device 100 .
  • the bonding portion of the frit glass layer 60 is locally heated in a short period of time to bond the frit glass layer 60 .
  • remelting due to overheating of the AuSn layer 33 of the through-electrode 30, which is a joint portion with the semiconductor element 40 can be prevented, and manufacturing defects such as misalignment of the semiconductor element 40 can be suppressed. .
  • the inside of the cavity is a space filled with N2 gas, and the thermal conductivity is very small compared to the composite substrate 10 mainly made of single-crystal Si.
  • the heat of the element mounting surface 13 is radiated to the lower surface side of the composite substrate 10 (for example, the mounting table of the laser irradiation device, etc.) due to the high thermal conductivity of single crystal Si, and the AuSn layer 33 is overheated. can be further suppressed.
  • the temperature of the element mounting surface 13 during laser irradiation was 250° C. or less.
  • the composite substrate 10 to which the lid member 50 is joined is set in a dicing device, and the composite substrate 10 and the lid member 50 are cut along the dividing lines CL to separate them (step S117: dicing step).
  • the wafer is diced into individual units of semiconductor devices 100 to manufacture a plurality of semiconductor devices 100 .
  • the semiconductor device 100 has the diode structure portion 80 formed in a region along the lower surface of the composite substrate 10 inside the composite substrate 10 .
  • the diode structure portion 80 is formed by adding boron (B) or the like from the lower surface side of the first substrate 11 to the first region extending over the first external electrode 21 and the second external electrode 22 on the lower surface of the composite substrate 10 .
  • an N-type impurity such as phosphorus (P) is diffused from the lower surface side of the first substrate 11 into the second region within the first region. It has an N + -type well region 82 of the first conductivity type.
  • the diode structure portion 80 functions as a Zener diode connected in parallel with the semiconductor element 40 between the first external electrode 21 and the second external electrode 22 with opposite polarity.
  • the diode structure portion 80 is a Zener diode having a one-sided abrupt junction structure in which the carrier density is higher in the N + -type well region 82 than in the P-type well region 81 .
  • This is a Zener diode in which avalanche breakdown acts predominantly when an overvoltage is applied in the direction of .
  • the width D3 of the N + type well region 82 between the first contact portion C1 and the second contact portion C2 is equal to that of each of the first contact portion C1 and the second contact portion C2. It is formed with a width of 0.5 times or more of the distance D2 between them. With these configurations, the diode structure 80 can function as a Zener diode with a high breakdown voltage.
  • the lower surface of the diode structure portion 80 is covered and insulated by the thermal oxide film 17 between the electrodes of the first external electrode 21 and the second external electrode 22 .
  • a depletion layer is formed by an internal electric field between the P-type well region 81 of the diode structure 80 and the first substrate 11, and they are substantially insulated from each other.
  • the first substrate 11 is substantially insulated from the P-type well region 81 and is in an electrically floating state.
  • the semiconductor device 100 can suppress leakage current from the side surface of the first substrate 11 to another adjacent semiconductor device on the mounting substrate. Become.
  • the semiconductor device 100 of the present embodiment can prevent a short circuit due to molten metal during the heat treatment of the bonding layer, and can prevent the adjacent parts from being exposed to an overvoltage after being mounted on the mounting substrate. It is possible to provide the semiconductor device 100 and the method for manufacturing the semiconductor device 100 that can suppress leakage current to the semiconductor device.
  • FIG. 25 is an enlarged cross-sectional view of a diode structure portion 80A of a semiconductor device 100A according to Example 2 of the present invention. 25 is an enlarged cross-sectional view at a position corresponding to the ZD portion shown in FIG.
  • the semiconductor device 100A has basically the same configuration and appearance as the semiconductor device 100 of the first embodiment.
  • an interface opening EX is formed in which a region corresponding to the junction interface between the P-type well region 81 and the N + -type well region 82 is opened. It is different from the first embodiment in that the
  • an overvoltage such as static electricity is applied from the N + -type well region 82, which is the cathode, toward the P-type well region 81, causing avalanche breakdown in the diode structure 80 and current to flow.
  • thermal electrons due to avalanche breakdown may be trapped in the thermal oxide film 17 in the region corresponding to the junction interface between the P-type well region 81 and the N + -type well region 82, and the thermal oxide film 17 in this region may be charged.
  • the diode structure 80 When thermal electrons are trapped in the thermal oxide film 17 near the junction interface between the P-type well region 81 and the N + -type well region 82, the diode structure 80 is likely to undergo avalanche breakdown, and the diode structure 80 becomes less effective. Breakdown voltage may decrease. That is, when overvoltage is applied to the semiconductor device 100 a plurality of times, the breakdown voltage of the diode structure 80 decreases. have a nature.
  • Example 2 the avalanche breakdown occurred in the diode structure portion 80 by providing the interface opening EX in the thermal oxide film 17 in the region corresponding to the junction interface between the P-type well region 81 and the N + -type well region 82 . At the same time, it becomes possible to suppress trapping of thermal electrons to the thermal oxide film 17 in the region. That is, even if overvoltage is applied to the semiconductor device 100 multiple times, the breakdown voltage of the diode structure 80 can be maintained at a desired voltage value.
  • the exposed surfaces of the P-type well region 81 and the N + -type well region 82 are insulated only by a native Si oxide film. Therefore, the insulating property inside the interface opening EX is lower than that of the region where the thermal oxide film 17 is formed.
  • the width of the interface opening EX is about several ⁇ m. on a mounting board, there is a low possibility that a joining member such as solder will enter and contact the P-type well region 81 and the N + -type well region 82 .
  • the semiconductor device 100A of Example 2 has the same configuration as that of Example 1 except for the interface opening EX. That is, since a depletion layer is formed at the interface between the P-type well region 81 and the first substrate 11, the diode structure 80 and the first substrate 11 are substantially insulated.
  • Example 2 a semiconductor device capable of suppressing a leak current to another semiconductor device when an overvoltage is applied on a mounting substrate while preventing a short circuit due to molten metal during heat treatment of the bonding layer It becomes possible to provide a device and a semiconductor device.
  • the semiconductor element 40 mounted on the semiconductor device 100 is a light-emitting element that emits ultraviolet light.
  • the semiconductor element 40 mounted on the semiconductor device 100 is not limited to this.
  • the semiconductor element 40 may be, for example, another light-emitting element such as a laser diode, or a light-receiving element such as a photodiode.
  • the semiconductor element 40 mounted on the semiconductor device 100 is a two-terminal element semiconductor element having a pair of electrodes consisting of an anode and a cathode has been described.
  • the semiconductor element 40 may be a three-terminal semiconductor element having three electrodes.
  • three electrodes may be formed in the external electrodes provided in the semiconductor device 100 .
  • the diode structure portion 80 can be arbitrarily formed between desired electrodes.
  • the lid member 50 is a translucent member that transmits light of a desired wavelength.
  • the lid member 50 is not limited to this, and if the semiconductor element 40 is an element that does not involve light, the lid member 50 may be a lid member made of metal or ceramic. Even the lid member 50 made of metal or ceramic can hermetically seal the housing space HS in the cavity by bonding it to the composite substrate 10 with fritted glass.
  • the semiconductor element 40 is arranged so as to be mounted on the plurality of through electrodes 30 formed so as to protrude from the element mounting surface 13 .
  • the method of mounting the semiconductor element 40 is not limited to this.
  • a block-shaped element mounting electrode having an upper surface shape substantially equal to the lower surface shape of the cathode electrode 41 and the anode electrode 42 of the semiconductor element 40 may be formed on the upper surface of the element mounting surface 13 .
  • the insides of the plurality of through holes 16 are filled with a metal such as Cu by plating to form a plurality of through electrodes, and Ni and AuSn are plated in this order so as to be in contact with the upper surface of each of the plurality of through electrodes. to form a pair of block-shaped element mounting electrodes.
  • the mounting position of the semiconductor element 40 can be self-aligned in the element bonding process.

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Abstract

本発明の発光装置は、第１の導電型を有し、上面及び下面に熱酸化膜が形成され、前記下面に形成された前記熱酸化膜に互いに離間する第１の開口部及び第２の開口部が形成されており、前記下面に沿った第１の領域に形成されかつ前記第１の開口部において露出した前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域及び前記第１の領域内の前記下面に沿った第２の領域に形成されかつ前記第２の開口部において露出した前記第１の導電型を有する第２のウェル領域からなるダイオード構造部と、を有する単結晶シリコンからなる基板と、前記基板上に配され、半導体層を有する半導体素子と、前記熱酸化膜の下面に形成され、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極と、前記熱酸化膜の下面に形成され、前記第１の外部電極から離隔しかつ、前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極と、を含み、前記第２のウェル領域は、前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在している。

Description

半導体装置及び半導体装置の製造方法
　本発明は、半導体装置及び半導体装置の製造方法に関する。
　近年、発光素子等の半導体素子を搭載した半導体装置等において、当該半導体素子を搭載する搭載基板の内部に過電圧保護素子を内蔵した発光装置が普及している。
　例えば、特許文献１には、全域が予めＰ型不純物を拡散されたシリコンからなる半導体基板（すなわち、Ｐ型シリコンの半導体基板）と、当該半導体基板内の上面である発光素子が実装される実装面側にＮ型不純物が注入されて拡散されたＮ層とからなる半導体素子としてのツェナーダイオードが形成されている半導体装置が開示されている。また、当該半導体装置において、半導体基板の上面上に形成された一対の上面側配線層上に発光素子が金（Ａｕ）からなるバンプを介してフリップチップの態様で接続されている。
特開２００８－２１９８７号公報
　一般的に、発光素子等の半導体素子のアノード及びカソード電極間距離は半導体装置の外部側に形成された実装電極の電極間距離よりも小さい。そのため、特許文献１においては、半導体基板の上面側配線層と発光素子とを金錫（ＡｕＳｎ）合金のような溶融金属を接合層として接合を行う場合、接合時の加熱処理時において、一方の極性の電極上の溶融した接合層が半導体基板内の上面の側に形成された半導体素子（ツェナーダイオード）の他方の極性部分と接触し、半導体装置が短絡してしまう可能性がある。
　また、特許文献１においては、半導体基板の全域が半導体素子（ツェナーダイオード）のＰ層として機能する。よって、実装基板に実装された半導体装置に過電圧が印加された場合、半導体素子（ツェナーダイオード）の電子なだれ降伏による電流が実装基板上の当該半導体装置に隣接する他の半導体素子又は半導体装置にリーク電流として伝わり、動作不良が発生する可能性がある。
　本発明は、上記の点に鑑みてなされたものであり、接合層の加熱処理時の溶融金属による短絡を防ぐことが可能でありかつ、実装基板に実装された後に過電圧が印加された際に隣接する他の半導体装置へのリーク電流を抑制することが可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
　本発明に係る半導体装置は、第１の導電型を有し、上面及び下面に熱酸化膜が形成され、前記下面に形成された前記熱酸化膜に互いに離間する第１の開口部及び第２の開口部が形成されており、前記下面に沿った第１の領域に形成されかつ前記第１の開口部において露出した前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域及び前記第１の領域内の前記下面に沿った第２の領域に形成されかつ前記第２の開口部において露出した前記第１の導電型を有する第２のウェル領域からなるダイオード構造部と、を有する単結晶シリコンからなる基板と、前記基板上に配され、半導体層を有する半導体素子と、前記熱酸化膜の下面に形成され、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極と、前記熱酸化膜の下面に形成され、前記第１の外部電極から離隔しかつ、前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極と、を含み、前記第２のウェル領域は、前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在していることを特徴としている。
　また、本発明に係る半導体装置の製造方法は、第１の導電型を有する単結晶シリコンからなる基板を用意する工程と、前記基板の下面に沿った第１の領域に前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域を形成する第１の拡散工程と、前記第１の領域内の前記基板の前記下面に沿った第２の領域に前記第１の導電型を有する第２のウェル領域を形成する第２の拡散工程と、前記基板の前記下面に、前記第１のウェル領域を露出する第１の開口部及び前記第２のウェル領域を露出する第２の開口部を有する熱酸化膜を形成する熱酸化膜形成工程と、前記熱酸化膜の下面において、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極及び前記第１の外部電極から離隔しかつ前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極を形成する外部電極形成工程と、を含み、前記第２の拡散工程において、前記第２のウェル領域を前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在するように形成することを特徴としている。
本発明の実施例１に係る半導体装置の上面図である。 本発明の実施例１に係る半導体装置の断面図である。 本発明の実施例１に係る半導体装置の素子載置面の拡大図である。 本発明の実施例１に係る半導体装置の複合基板とフリットガラスとの接合領域の断面の拡大図である。 本発明の実施例１に係る半導体装置のダイオード構造部の断面の拡大図である。 本発明の実施例１に係る半導体装置の製造フローを示す図である。 本発明の実施例１に係る半導体装置の製造フローを示す図である。 本発明の実施例１に係る半導体装置の製造フローを示す図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例１に係る半導体装置の製造時の１ステップにおける断面図である。 本発明の実施例２に係る半導体装置のダイオード構造部の断面の拡大図である。
　以下に本発明の実施例について詳細に説明する。尚、以下の説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。尚、以下の説明において、「材料１／材料２」との記載は、材料１の上に材料２が積層された積層構造を示す。また、「材料１材料２」との記載は、材料１及び２による合金を示す。
　図１は、実施例１に係る半導体装置１００の上面図を示している。また、図２は、図１の半導体装置１００のＡ－Ａ線における断面図を示している。
　半導体装置１００は、上面に凹部としてのキャビティを有する複合基板１０と、複合基板１０のキャビティ底面である素子載置面１３に載置された半導体素子４０と、複合基板１０の上面上に複合基板１０のキャビティを覆うように形成された蓋部材５０と、を有する。また、半導体装置１００は、キャビティの底面から複合基板１０の下面まで貫通する複数の貫通孔１６を有する。また、半導体装置１００は、複合基板１０の底面に形成された一対の実装電極である第１の外部電極２１及び第２の外部電極２２と、複合基板１０の複数の貫通孔１６を充填しかつ第１の外部電極２１及び第２の外部電極２２と電気的に接続する複数の貫通電極３０と、を有する。また、半導体装置１００は、複合基板１０の内部において、当該複合基板１０の下面に沿った領域に形成されたダイオード構造部８０を有する。なお、図１においては、各要素の構造及び位置関係を明確にするために、蓋部材５０は省略している。また、図１においては、各要素の構造及び位置関係を明確にするために、半導体素子４０を破線で示している。
　基板としての複合基板１０は、図２に示すように、例えば、主面が（１００）の結晶面となる第１の導電型の単結晶シリコン（Ｓｉ）からなる第１の基板１１と、第１の基板１１の上面上に形成された酸化シリコン（ＳｉＯ２）からなる埋め込み酸化膜（ＢＯＸ：Buried Oxide）１４と、主面が（１００）の結晶面となる単結晶シリコン（Ｓｉ）からなり第１の基板１１の上面上に埋め込み酸化膜１４を介して貼り合わせた第２の基板１２と、を有するＳＯＩ（Silicon On Insulator）基板である。
　第１の基板１１は、例えば、Ｓｉにリン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物がドープされた第１の導電型としてのＮ型の半導体基板である。また、第１の基板１１は、例えば、キャリア密度が約１Ｅ１５ｃｍ－３となるようにＮ型不純物がドープされている。また、第１の基板１１は、例えば、約５０μｍの厚さを有する平板状の半導体基板である。
　第２の基板１２は、例えば、ノンドープの単結晶Ｓｉからなる基板である。また、第２の基板１２は、例えば、約２５０μｍの厚さを有する基板である。また、第２の基板１２は、上面から下面まで貫通するように開口された上面開口部１５が形成されている。言い換えれば、複合基板１０は、上面に第２の基板１２の上面から第１の基板１１の上面まで貫通するように形成された上面開口部１５を有する。
　上面開口部１５は、例えば、上面開口部１５の内側面が第２の基板１２の（１１１）の結晶面となるように、第２の基板１２の上面から下面に向けて開口面が窄むように形成されている。具体的には、上面開口部１５の内側面は、第１の基板１１の上面に対して約５４．７４°の角度で形成されている。
　複合基板１０は、第１の基板１１と第２の基板１２の上面開口部１５とからなるキャビティを形成している。すなわち、第２の基板１２は、複合基板１０のキャビティの側壁部として機能する。また、第２の基板１２の上面開口部１５から露出している第１の基板１１の上面は、キャビティの底面でありかつ半導体素子４０が載置される素子載置面１３として機能する。
　本実施例においては、第２の基板１２がノンドープの単結晶Ｓｉからなる基板である場合について説明するが、第２の基板１２が第１の基板１１と同様の導電型を有する半導体基板であってもよい。
　上述の通り、半導体装置１００は、第１の導電型であるＮ型の導電性を有する単結晶シリコンからなる複合基板１０を含む。また、複合基板１０は、板状の第１の導電型を有する単結晶シリコンからなる第１の基板１１と、第１の基板１１上に配されかつ第１の基板１１の上面と共に凹部としてのキャビティを形成する内側面を有する上面開口部１５を備えた第２の基板１２とが貼り合わされて形成され、第１の基板１１の第２の基板１２の側の面には、埋め込み酸化膜１４が形成されている。
　複数の貫通孔１６は、複合基板１０の下面に第１の基板１１の下面から素子載置面１３まで柱状に貫通するように形成されている。また、複数の貫通孔１６は、上面視においてキャビティの底面である素子載置面１３内の領域内の所定の領域に形成されている。さらに、複数の貫通孔１６は、当該所定の領域において規則的に配置されている。
　熱酸化膜１７は、第１の基板１１の素子載置面１３、下面及び複数の貫通孔１６の内側面に第１の基板１１を被覆するように形成されている。また、熱酸化膜１８は、第２の基板１２の上面及び上面開口部１５の内側面に第２の基板１２を被覆するように形成されている。言い換えれば、複合基板１０には、上面及び下面に熱酸化膜１７及び１８が形成されている。
　熱酸化膜１７及び１８の各々は、例えば、単結晶Ｓｉである第１の基板１１及び第２の基板１２に熱酸化処理を施して形成されたＳｉＯ２からなる酸化膜である。熱酸化膜１７及び１８の各々は、例えば、約０．５μｍの膜厚で形成されている。熱酸化膜１７及び１８の膜厚が小さい場合、特に第２の基板１２の上面においては、後述の蓋部材５０との接合層であるフリットガラス層６０との接合部において、クラック等の不具合が発生する可能性がある。
　また、貫通孔１６の内側面に形成される熱酸化膜１７においても、同様にその膜厚が約０．５μｍの膜厚で形成されている。これにより、熱酸化膜１７及び１８は、複合基板１０の表面を絶縁している。言い換えれば、複合基板１０には、キャビティの底面から複合基板１０の裏面まで柱状に貫通しかつ内側面が熱酸化膜１７によって覆われている複数の貫通孔１６が形成されている。
　また、本実施例においては、半導体装置１００は、ウェハ状の複合基板１０上に格子状に連続して複数の半導体装置１００を一括的に製造するウェハレベルパッケージ（ＷＬＰ：Wafer Level Package）の態様である。また、半導体装置１００は、前後左右に連続して配列されるように当該ウェハ上でマトリクス状に形成される。その後、ウェハをダイシングによって個片化し、複数の半導体装置１００を製造する。よって、半導体装置１００の外側面である第１の基板１１及び第２の基板１２の側面は、ダイシングによる切断面となる。従って、第１の基板１１及び第２の基板１２の各々の外側面には、熱酸化膜１７及び１８は形成されていない。なお、第１の基板１１及び第２の基板１２の各々の外側面には、ダイシング工程後に自然酸化によるＳｉＯ２膜が形成されているが、本説明においては自然酸化によるＳｉＯ２膜の図示は省略する。
　複数の貫通電極３０の各々は、第１の基板１１の下面から複数の貫通孔１６を充填するようにかつ第１の基板１１の素子載置面１３から突出するように柱状に形成されている。また、複数の貫通電極３０は、例えば、第１の基板１１の下面からＣｕ層３１、Ｎｉ層３２及び金属接合層としてのＡｕＳｎ層３３の順に積層されて形成されている。言い換えれば、複数の貫通孔１６には、複合基板１０の複数の貫通孔１６を充填しかつキャビティの底面から突出した柱状の複数の貫通電極３０が形成されている。
　Ｃｕ層３１は、例えば、複合基板１０の下面から約４９μｍの厚さで複数の貫通孔１６の各々の内部に充填されている。すなわち、Ｃｕ層３１は、第１の基板１１の下面から素子載置面１３よりも低い高さまで充填されるように形成されている。
　Ｎｉ層３２は、例えば、Ｃｕ層３１の上面上に約１μｍの厚さで複数の貫通孔１６の各々の内部に充填されている。すなわち、Ｎｉ層３２は、図２に示すように、Ｎｉ層３２の上面と素子載置面１３の上面とが同一高さとなるように形成されている。
　ＡｕＳｎ層３３は、Ｎｉ層３２の上面上に約５μｍの厚さで素子載置面１３の上面上より突出するように形成されている。すなわち、ＡｕＳｎ層３３は、図２に示すように、Ｎｉ層３２の上面形状に沿った上面形状を有するように形成されている。
　ＡｕＳｎ層３３は、加熱処理されることで溶融し、後述の半導体素子４０の底面に形成されたアノード電極４２又はカソード電極４１と共晶接合する金属接合層として機能する。なお、Ｎｉ層３２は、Ｃｕ層３１とＡｕＳｎ層３３とが拡散混合することを抑制するバリア層として機能する。
　なお、複数の貫通電極３０のＮｉ層３２は、後述の半導体素子４０との接合安定性を確保するため、その上面の高さ位置が第１の基板１１の素子載置面１３と同一又はそれよりも低い位置であることが好ましい。Ｎｉ層３２が素子載置面１３よりも高い位置にある場合、後述の半導体素子４０を接合させる際に当該半導体素子４０の電極とＮｉ層３２の接触等が発生し、半導体素子４０の接合安定性に影響を及ぼす可能性がある。
　また、複数の貫通電極３０は、素子載置面１３に規則的に配置された複数の貫通孔１６の各々に形成され、複数の貫通電極３０の各々が半導体素子４０のカソード電極４１及びアノード電極４２と接合している。これにより、半導体素子４０のカソード電極４１及びアノード電極４２と複数の貫通電極３０の各々との間にボイドを発生することを防ぐことが可能となる。具体的には、半導体素子４０のカソード電極４１及びアノード電極４２を略同等の形状の上面形状を有する内部電極と面同士で接合させる場合、溶融したＡｕＳｎに気泡が閉じ込められ意図しないランダム位置にボイドが発生する可能性がある。
　第１の外部電極２１及び第２の外部電極２２の各々は、例えば、複合基板１０の熱酸化膜１７側からチタン（Ｔｉ）／銅（Ｃｕ）／ニッケル（Ｎｉ）／金（Ａｕ）の順で積層された金属層からなる電極である。第１の外部電極２１及び第２の外部電極２２は、互いに離間しつつ複合基板１０の下面に形成された複数の貫通電極３０の各々を覆うように形成されている。第１の外部電極２１及び第２の外部電極２２と複数の貫通電極３０とは、複合基板１０の下面において電気的に接触している。すなわち、半導体装置１００は、下面の側が図示しない実装基板への実装面となり、第１の外部電極２１及び第２の外部電極２２は、当該実装基板への実装電極として機能する。
　また、複数の貫通電極３０の各々は、複数の貫通孔１６の各々を充填するように形成されている。また、第１の外部電極２１及び第２の外部電極２２の各々は、複合基板１０の下面において複数の貫通電極３０の各々を覆うように形成されている。言い換えれば、複数の貫通電極３０は、半導体素子４０の一対の電極の各々と第１の外部電極２１及び第２の外部電極２２の各々とを電気的に接続する。
　これにより、複合基板１０キャビティ内部は、複数の貫通孔１６を介した複合基板１０の下面の側に対して気密されている。
　半導体素子４０は、素子載置面１３の上面上に載置されている。本実施例においては、半導体素子４０は、例えば、アルミニウム窒化ガリウム（ＡｌＧａＮ）系の半導体層を発光層とする深紫外線の光を放射する発光素子である。具体的には、窒化アルミニウム（ＡｌＮ）の基板上にＮ型のＡｌＧａＮ半導体層、ＡｌＧａＮ活性層及びＰ型のＡｌＧａＮ半導体層を積層させ、ＡｌＧａＮ活性層から深紫外線の光を放射する半導体素子である。本実施例においては、半導体素子４０の上面の側からＡｌＮ基板、Ｎ型のＡｌＧａＮ半導体層、ＡｌＧａＮ活性層及びＰ型のＡｌＧａＮ半導体層が形成されている。言い換えれば、半導体装置１００は、複合基板１０上に配され、半導体層を有する半導体素子４０を含む。また、半導体素子４０は、半導体層から紫外光を放射する発光素子である。
　また、半導体素子４０は、Ｎ型のＡｌＧａＮ半導体層と電気的に接続された金属からなるカソード電極４１及びＰ型のＡｌＧａＮ半導体層と電気的に接続された金属からなるアノード電極４２が半導体素子４０の下面に形成されている。
　カソード電極４１及びアノード電極４２は、露出面にＡｕからなる金属層が被覆されている。すなわち、半導体素子４０は、下面に一対の電極であるカソード電極４１及びアノード電極４２が形成されたフリップチップ接続の態様の半導体素子である。すなわち、半導体素子４０は、下面に一対の電極としてのカソード電極４１及びアノード電極４２を備える。
　よって、半導体素子４０は、ＡｌＧａＮ活性層から放射される深紫外線の光がＡｌＮ基板を透過して半導体素子４０の上面から放射される。すなわち、半導体素子４０の上面であるＡｌＮ基板の上面が半導体素子４０の光取り出し面として機能し、カソード電極４１及びアノード電極４２が形成された下面が複合基板１０への実装面として機能する。
　また、半導体素子４０は、カソード電極４１及びアノード電極４２の各々が複数の貫通電極３０の各々の上面上に載架されるように接合されている。具体的には、半導体素子４０のカソード電極４１及びアノード電極４２の各々と貫通電極３０の各々のＡｕＳｎ層３３とが接合されている。半導体素子４０は、図２に示すように、カソード電極４１が貫通電極３０を介して第１の外部電極２１と電気的に接続されており、アノード電極４２が貫通電極３０を介して第２の外部電極２２と電気的に接続されている。すなわち、半導体装置１００は、第１の外部電極２１がカソード実装電極（負極）として機能し、第２の外部電極２２がアノード実装電極（正極）として機能する。
　本実施例においては、半導体素子４０は、ＡｌＧａＮ活性層から紫外光を放射する発光素子である。半導体素子４０は、アノード電極４２からカソード電極４１の方向（順方向電位）に６Ｖ以上の電圧値を印加して駆動する。
　蓋部材５０は、複合基板１０の上面に複合基板１０のキャビティを覆うように配されている。蓋部材５０は、例えば、ＳｉＯ２を主原料とし、半導体素子４０から放射される深紫外線を透過する深紫外線透過ガラスである。蓋部材５０の熱膨張係数は、例えば、３×１０－６／℃以上５×１０－６／℃以下であり、単結晶Ｓｉである第１の基板１１及び第２の基板１２の熱膨張係数（３．９×１０－６／℃）と整合するように形成されている。
　また、蓋部材５０は、フリットガラス層６０を介して複合基板１０の上面と接合されている。言い換えれば、半導体装置１００は、複合基板１０の上面にフリットガラス層６０を介して接合されたガラスからなる蓋部材５０をさらに含む。
　フリットガラス層６０は、例えば、粉体状のフリットガラスを含むペーストを原料としたガラス状の接合層である。フリットガラス層６０は、原料であるペーストが蓋部材５０の第２の基板１２の上面に対向する面に複合基板１０のキャビティの周囲を囲繞するように予め塗布されている。また、ペーストが塗布された蓋部材５０は、複合基板１０との接合前に約５００℃で仮焼されている。
　フリットガラス層６０は、例えば、ＳｉＯ２を主原料としたガラスである。フリットガラス層６０は、複合基板１０のキャビティの周囲を囲繞するフリットガラス層６０を加熱して溶融させることで蓋部材５０と第２の基板１２とを接合している。また、フリットガラス層６０は、後述するレーザによって局所的にかつ短時間で加熱することで溶融されて蓋部材５０と第２の基板１２とを接合する。
　蓋部材５０がフリットガラス層６０を介して第２の基板１２の上面と接合されることにより、複合基板１０のキャビティ内部は、蓋部材５０及びフリットガラス層６０を介した複合基板１０の上面の側に対して気密されている。すなわち、半導体装置１００は、第１の基板１１及び第２の基板１２によって形成されたキャビティの内部が気密に封止された収容空間ＨＳを有する。また、収容空間ＨＳには、例えば、紫外光で変質しない窒素（Ｎ２）ガス等の封止ガスが充填されている。
　また、蓋部材５０及びフリットガラス層６０は、複合基板１０と同様に、ウェハ状の蓋部材５０の複合基板１０と対向する面に格子状に連続してフリットガラス層６０が形成されている。すなわち、蓋部材５０は、半導体装置１００の製造時において、複合基板１０上に格子状に形成された複数のキャビティを一括的に覆うようにフリットガラス層６０を介して接合されている。また、蓋部材５０は、製造時のダイシング工程において、複合基板１０と同時に切断される。よって、半導体装置１００は、複合基板１０にウェハ状の複合基板１０を用いることにより、ウェハ上に半導体装置１００を格子状に形成するウェハレベルパッケージ（ＷＬＰ：Wafer Level Package）として製造することが可能となる。
　従来においては、個々のＡｌＮからなる基板を用い、当該基板を１つずつ気密封止する必要があったため、製造時のタクトやコストに難点があった。本実施例においては、半導体装置１００は、ウェハ状の複合基板１０上に格子状にキャビティを形成し、フリットガラス層６０を形成した蓋部材５０で一括に気密封止した後、ダイシングによる個片化をすることが可能となる。これにより、半導体装置１００は、製造時のタクトやコストを向上させることが可能となる。
　また、従来においては、ＡｌＮ基板と蓋部材とをＡｕＳｎによる共晶接合を用いて気密封止を行っていた。そのため、半導体装置は素子載置部への半導体素子の接合及びＡｌＮ基板への蓋部材の接合の２度にわたってＡｕＳｎによる共晶接合を行っていた。この際、気密封止時である蓋部材の接合時の２度目のＡｕＳｎ共晶接合時に、半導体素子を接合させたＡｕＳｎが再溶融して半導体素子の載置位置のずれ等の製造不良が発生する可能性があった。
　本実施例においては、半導体装置１００は、製造時にＡｕＳｎによる共晶接合を行う箇所が半導体素子４０の接合のみでありかつ、蓋部材５０をフリットガラス層６０のレーザによって局所的にかつ短時間の加熱を行う。これにより、蓋部材５０と複合基板１０との接合時に半導体素子４０と複数の貫通電極３０の各々とのＡｕＳｎによる共晶接合層の再溶融を防止することができる。従って、半導体装置１００は、製造時のＡｕＳｎの再溶融による半導体素子の載置位置のずれ等の製造不良を防止することが可能となる。
　ダイオード構造部８０は、第１の基板１１内の下面に沿った領域に複数の貫通孔１６と離間するように形成されている。ダイオード構造部８０は、例えば、第１の基板１１の下面において、第１の外部電極２１及び第２の外部電極２２に亘る第１の領域に第１の基板１１の下面の側からホウ素（Ｂ）等のＰ型不純物が拡散された第２の導電型である第１のウェル領域としてのＰ型ウェル領域８１を有する。また、ダイオード構造部８０は、例えば、第１の基板１１の下面において、第１の領域内の第２の領域に第１の基板１１の下面の側からリン（Ｐ）等のＮ型不純物が拡散された第１の導電型である第２のウェル領域としてのＮ＋型ウェル領域８２を有する。
　また、Ｐ型ウェル領域８１の下面に形成されている熱酸化膜１７は、Ｐ型ウェル領域８１の下面まで貫通するように開口された第１の開口部ＯＰ１が形成されている。また、第１の開口部ＯＰ１には、第１の外部電極２１が充填されるように形成されている。すなわち、第１の開口部ＯＰ１において、Ｐ型ウェル領域８１と第１の外部電極２１とが電気的に接触している。
　また、Ｎ＋型ウェル領域８２の下面に形成されている熱酸化膜１７は、Ｎ＋型ウェル領域８２の下面まで貫通するように開口された第２の開口部ＯＰ２が形成されている。また、第２の開口部ＯＰ２には、第２の外部電極２２が充填されるように形成されている。すなわち、第２の開口部ＯＰ２において、Ｎ＋型ウェル領域８２と第２の外部電極２２とが電気的に接触している。言い換えれば、半導体装置１００は、複合基板１０の下面に形成された熱酸化膜１７に互いに離間する第１の開口部ＯＰ１及び第２の開口部ＯＰ２が形成されており、複合基板１０の下面に沿った第１の領域に形成されかつ第１の開口部ＯＰ１において露出した第１の導電型とは異なる第２の導電型を有する第１のウェル領域としてのＰ型ウェル領域８１及び第１の領域内の下面に沿った第２の領域に形成されかつ第２の開口部ＯＰ２において露出した第１の導電型を有する第２のウェル領域としてのＮ＋型ウェル領域８２からなるダイオード構造部８０を含む。
　従って、ダイオード構造部８０は、Ｎ型半導体基板である第１の基板１１の内部において、第１の外部電極２１及び第２の外部電極２２の間に形成されたＰ型ウェル領域８１及びＮ＋型ウェル領域８２からなるｐｎ接合ダイオードである。
　第１の外部電極２１は、半導体素子４０のカソード電極４１及びダイオード構造部８０のアノードであるＰ型ウェル領域８１に接続されている。また、第２の外部電極２２は、半導体素子４０のアノード電極４２及びダイオード構造部８０のカソードであるＮ＋型ウェル領域８２に接続されている。すなわち、ダイオード構造部８０は、第１の外部電極２１及び第２の外部電極２２の間で半導体素子４０と並列にかつ逆極性に接続されたツェナーダイオードとして機能する。言い換えれば、半導体装置１００は、熱酸化膜１７の下面に形成され、第１の開口部ＯＰ１にてＰ型ウェル領域８１と接する第１の外部電極２１と、熱酸化膜１７の下面に形成され、第１の外部電極２１から離隔しかつ、第２の開口部ＯＰ２にてＮ＋型ウェル領域８２と接する第２の外部電極２２と、を含む。
　また、Ｐ型ウェル領域８１は、第１の基板１１の下面の側からキャリア密度が約１Ｅ１７ｃｍ－３となるようにＰ型不純物であるホウ素が拡散されている。また、Ｎ＋型ウェル領域８２は、第１の基板１１の下面の側からキャリア密度が約１Ｅ１９ｃｍ－３となるようにＮ型不純物であるリンが拡散されている。すなわち、ダイオード構造部８０は、Ｐ型ウェル領域８１よりもＮ＋型ウェル領域８２の方がキャリア密度が高い片側階段接合の構造を有するツェナーダイオードである。
　ダイオード構造部８０は、半導体素子４０に外部から、例えば、静電気等の過電圧が印加された場合に、半導体素子４０を保護するように動作する。具体的には、第２の外部電極２２から第１の外部電極２１の方向（順方向電位）に静電気による過電圧が印加された際に、ダイオード構造部８０はカソードであるＮ＋型ウェル領域８２からアノードであるＰ型ウェル領域８１の方向に電流を流す。これにより、ダイオード構造部８０は、半導体素子４０の電位を一定に保ち、半導体素子４０を保護することが可能となる。
　半導体素子４０は、上述の通り、アノード電極４２及びカソード電極４１に６Ｖ以上の電圧値を印加して駆動する半導体素子である。すなわち、片側階段接合の構造を有するダイオード構造部８０は、過電圧が印加された際に電子なだれ降伏（アバランシェ降伏）が優位的に作用するツェナーダイオードである。すなわち、ダイオード構造部８０は、ツェナーダイオード又はアバランシェダイオードである。
　このように、本実施例においては、ツェナーダイオードをダイオード構造部８０として半導体装置１００の複合基板１０の内部に形成する。これにより、複合基板１０の凹部であるキャビティ内に半導体素子４０と個別半導体のツェナーダイオードとを並置することなく、半導体素子４０とツェナーダイオードとしてのダイオード構造部８０とを備えることが可能となる。よって、複合基板１０のキャビティ底面の面積を小さくすることができ、半導体装置１００の外形も小さくすることが可能となる。発明者らの検証によれば、本実施例の半導体装置１００は、個別半導体のツェナーダイオードと半導体素子４０とをキャビティ内に並置する構造の半導体装置に比べ、半導体装置１００の搭載面積（下面面積）を約５０％低減することが可能となった。
　また、本実施例においては、半導体素子４０は半導体層から紫外光を放射する発光素子である。ツェナーダイオードをダイオード構造部８０として半導体装置１００の複合基板１０の内部に形成することにより、半導体素子４０をキャビティの中央に載置することが可能となる。これにより、半導体素子４０から放射された光が上面開口部１５の内側面に均一に照射され、半導体装置１００から出光する光の輝度ムラや出光方向のずれを抑制することが可能となる。また、キャビティ内に半導体素子４０と個別半導体のツェナーダイオードとを並置する場合と比べ、半導体素子４０から放射された光が個別半導体のツェナーダイオードによる遮光及び吸光されることがないため、半導体装置１００の光取り出し効率を向上させることが可能となる。発明者らの検証によれば、本実施例の半導体装置１００は、個別半導体のツェナーダイオードと半導体素子４０とをキャビティ内に並置する構造の半導体装置に比べ、半導体装置１００の光出力を約１４％向上させることが可能となった。
　また、本実施例においては、半導体装置１００は、ウェハ状の複合基板１０上に格子状に連続して複数の半導体装置１００を一括的に製造するウェハレベルパッケージ（ＷＬＰ：Wafer Level Package）の態様である。すなわち、ダイオード構造部８０は、ウェハ状の複合基板１０の各々の半導体装置１００の製造領域の下面に一括的に形成される。これにより、本実施例の半導体装置１００は、個別半導体のツェナーダイオードと半導体素子４０とをキャビティ内に並置する構造の半導体装置に比べ、個別半導体のツェナーダイオードのダイシング工程、ダイボンド工程等を省略することが可能となる。よって、本実施例の半導体装置１００は、生産性を向上させかつ、製造コストを低減させることが可能となる。
　図３は、実施例１に係る半導体装置１００の複数の貫通電極３０の構造を示す素子載置面１３の上面の拡大図である。尚、図３においては、複数の貫通電極３０の構造を及び位置関係を明確にするために、半導体素子４０、カソード電極４１、アノード電極４２及びダイオード構造部８０を破線にて示している。
　図３に示す通り、複数の貫通電極３０の各々は、半導体素子４０のカソード電極４１及びアノード電極４２の各々が載置される領域に形成されている。また、複数の貫通電極３０の各々は、ダイオード構造部８０が形成されている領域とはそれぞれ離間するように形成されている。すなわち、複数の貫通電極３０とダイオード構造部８０とは、複数の貫通孔１６の内側面に形成されている熱酸化膜１７によって絶縁されている。
　複数の貫通電極３０の各々は、例えば、直径が３０μｍの円柱状に形成されている。半導体素子４０は、カソード電極４１及びアノード電極４２の各々の１の電極面に対して、複数の貫通電極３０が接合されている。
　仮に、素子載置面１３に半導体素子４０のカソード電極４１及びアノード電極４２と同等の形状の内部電極を形成する場合、当該内部電極とカソード電極４１又はアノード電極４２とは互いに１つの面同士でＡｕＳｎ接合がなされる。この場合、内部電極とカソード電極４１又はアノード電極４２の接合面において、ＡｕＳｎの接合層内部に予測できない又は制御できないボイドが発生する可能性がある。このボイドによって、製造後の半導体素子の駆動時の発熱時に接合層のクラック等の信頼性に影響を及ぼす恐れがある。
　本実施例においては、複数の貫通電極３０の各々は互いに離間されるように形成されている。また、半導体素子４０は、当該複数の貫通電極３０の各々の上面を載架するように接合されている。これにより、半導体素子４０と複数の貫通電極３０との接合界面に予測できない又は制御できないボイドの発生を抑制することができ、半導体装置１００の製造後に半導体素子４０と複数の貫通電極３０の各々の接合部のボイドによる信頼性への影響を低減することが可能となる。
　また、図３に示すように、複数の貫通電極３０は、キャビティの底面において、各々が正三角形格子の格子点上に配されている。また、複数の貫通電極３０の各々は、例えば、直径が３０μｍの円柱で形成されかつ、隣り合う貫通電極３０の中心点同士の距離が６０μｍとなるように配置されている。上記のような配置で複数の貫通電極３０を配することにより、複数の貫通電極３０の各々は、１の貫通電極３０とその周囲に配置された他の貫通電極３０との離間する距離が統一されるように配置されている。
　仮に、複数の貫通電極３０が正方形格子の格子点上に配されたマトリクス状に形成されていた場合、上面視において１の貫通電極３０と上下左右に配置される他の貫通電極３０とは離間距離が等距離となる。しかし、１の貫通電極３０の斜め方向に配置される他の貫通電極３０との距離は異なる。これにより、半導体素子４０の接合時や半導体素子４０の駆動時等の発熱時等に、素子載置面１３の上面の面内にかかる応力に偏りが生じ、第１の基板１１に微小なクラック等が発生してキャビティ内の気密が破れる可能性がある。
　本実施例においては、上記に通り、複数の貫通電極３０の各々は、正三角形格子の格子点上に配置されている。これにより、半導体素子４０の接合時や半導体素子４０の駆動時の発熱時等において、素子載置面１３の上面の面内にかかる応力が一様となる故、第１の基板１１のクラック等を抑制することが可能となる。
　また、本実施例のように、複数の貫通電極３０の各々を正三角形格子の格子点上に配置することにより、複数の貫通電極３０は、マトリクス状に複数の貫通電極３０を配置するよりも多い数量の複数の貫通電極３０を形成することが可能となる。これにより、半導体素子４０の駆動時の発熱をより多く実装基板へ放熱することが可能となる。発明者らの検証によれば、本実施例のように複数の貫通電極３０の各々を正三角形格子の格子点上に配置することにより、マトリクス状に複数の貫通電極３０を配置するよりも１．２倍多数量の複数の貫通電極３０を配置することが可能となる。
　図４は、図２に示したフリットガラス層６０と第２の基板１２の接合部ＣＡの拡大図である。
　上述の通り、複合基板１０は、フリットガラス層６０を介して蓋部材５０と接合されている。また、第２の基板１２の上面上には、熱酸化膜１８が形成されている。この時、フリットガラス層６０と第２の基板１２との間には、上方から順にフリットガラス層６０と、熱酸化膜１８とが相互に拡散した反応層としての相互拡散層７０と、残存熱酸化膜１８Ｒと、が形成されている。言い換えれば、複合基板１０とフリットガラス層６０との接合部分において、複合基板１０とフリットガラス層６０の間には、複合基板１０の表面から熱酸化膜１８の残存熱酸化膜１８Ｒと、熱酸化膜１８とフリットガラス層６０との反応層である相互拡散層７０とが順に形成されている。
　相互拡散層７０は、フリットガラス層６０を加熱して溶融させることで第２の基板１２の上面上に形成された熱酸化膜１８のＳｉＯ２とフリットガラス層６０のＳｉＯ２とが相互拡散をすることで形成される。すなわち、フリットガラス層６０の接合部においては、第２の基板１２の上面から順に残存熱酸化膜１８Ｒ、相互拡散層７０、フリットガラス層６０が積層された構造となる。また、熱酸化膜１８は、熱酸化処理において、熱酸化膜１８の膜厚（Ｔ１）が約０．５μｍの膜厚で形成されている。
　残存熱酸化膜１８Ｒの膜厚（Ｔ２）は、熱酸化膜１８の膜厚（Ｔ１）の０．５倍以上の膜厚が残存することが好ましい。すなわち、残存熱酸化膜１８Ｒの膜厚（Ｔ２）は、０．２５μｍ以上の膜厚で残存することが好ましい。残存熱酸化膜１８Ｒは、熱酸化膜１８の膜厚を約０．５μｍとすることにより、熱処理後の残存熱酸化膜１８Ｒの残存を確実なものとすることができる。
　残存熱酸化膜１８Ｒの膜厚（Ｔ２）が薄い場合又は残存熱酸化膜１８Ｒが形成されない場合、相互拡散層７０の下端近傍にクラックが生じ、収容空間ＨＳの気密封止が破られる可能性がある。
　熱酸化膜１８は、熱酸化処理によって単結晶Ｓｉである第２の基板１２の表面から酸素が拡散されＳｉＯ２膜として形成される。そのため、熱酸化膜１８は、熱酸化膜１８の上面から第２の基板１２の上面に至るまで一様に完全なＳｉＯ２として形成されておらず、熱酸化膜１８から下方に向かうに従ってＳｉＯ２の酸素欠損量が上昇しつつ単結晶Ｓｉの結晶性に近づいていく。言い換えれば、第２の基板１２の上面から上方に向けてＳｉに対するＳｉＯ２の存在比が上昇しかつ、Ｓｉ結晶性も失われていく。すなわち、第２の基板１２の表面近傍の熱酸化膜１８は、Ｓｉの結晶性を一部有しかつＳｉとＳｉＯ２とが混在している。
　また、熱酸化膜１８とフリットガラス層６０との相互拡散層７０は、アモルファス構造のＳｉＯ２である。すなわち、残存熱酸化膜１８Ｒの膜厚（Ｔ２）が薄い場合、残存熱酸化膜１８Ｒの上端においては、Ｓｉとその結晶性を一部有する可能性がある。
　仮に、アモルファス構造を有するＳｉＯ２層とＳｉとその結晶性を一部含むＳｉＯ２層を接合させた場合、その接合界面において原子の配列が急激に変化する。この場合、当該接合界面の接合強度が低いことが予想される。これにより、半導体素子４０の駆動時の発熱等により当該接合界面に応力が生じた場合、当該接合界面にクラックが生じて収容空間ＨＳの気密封止が破られる可能性がある。これに対して、十分にアモルファス構造化させたＳｉＯ２層同士を接合させた場合、両者とも結晶性は持たないため、原子配列の急激な変化は生じない故、発熱時等に応力が生じにくい。すなわち、残存熱酸化膜１８Ｒは、第２の基板１２及び相互拡散層７０の間の格子不整合を緩和するバッファ層として機能する。
　よって、残存熱酸化膜１８Ｒは、十分にアモルファス構造となったＳｉＯ２となる以上の膜厚と推測される０．２５μｍ以上の膜厚で残存することにより、複合基板１０と蓋部材５０とは、フリットガラス層６０を介して高い接合強度で接合することが可能となる。
　すなわち、残存熱酸化膜１８Ｒは、単結晶シリコンである第２の基板１２とアモルファス構造のＳｉＯ２であるフリットガラス層６０との結晶構造の差による内部応力を緩和するバッファ層として機能する。なお、残存熱酸化膜１８Ｒの膜厚（Ｔ２）は、十分にアモルファス構造となったＳｉＯ２となる以上の膜厚であればよい。
　上記のように、フリットガラス層６０と第２の基板１２の接合部において、第２の基板１２の上面から残存熱酸化膜１８Ｒ、相互拡散層７０、フリットガラス層６０の順で層が形成されることにより、収容空間ＨＳの高い気密性を保持することが可能となる。発明者らの検証によれば、半導体装置１００の収容空間ＨＳは、日本産業規格ＪＩＳ－Ｚ２３３１にて規定されたヘリウム（Ｈｅ）リーク試験において、従来製品であるＡｌＮ基板と、ＡｌＮ基板と蓋部材をＡｕＳｎにて接合させた製品と同等以上の気密性を得ることができた。
　図５は、図２に示したダイオード構造部８０を示すＺＤ部の拡大図である。
　上述の通り、ダイオード構造部８０は、第１の基板１１の内部の下面に沿った領域に形成されている。また、第１の基板１１の下面には、ウェット熱酸化処理によって形成された熱酸化膜１７が形成されている。また、熱酸化膜１７の下面には、互いに離間するように形成された一対の外部電極である第１の外部電極２１及び第２の外部電極２２が形成されている。
　また、ダイオード構造部８０は、第１の基板１１の下面において、第１の外部電極２１及び第２の外部電極２２に亘った領域に形成されたＰ型ウェル領域８１と、Ｐ型ウェル領域８１内に形成されたＮ＋型ウェル領域８２と、からなる。
　また、Ｐ型ウェル領域８１は、第１の基板１１の下面に沿った領域において、不純物であるホウ素が当該領域に偏析した高濃度ウェル領域としてのＰ＋偏析層８１Ｈを有する。Ｐ＋偏析層８１Ｈは、例えば、第１の基板１１の下面から約数ｎｍ～１０数ｎｍの厚みで形成されている。また、Ｐ＋偏析層８１Ｈは、例えば、キャリア密度が約１Ｅ１９ｃｍ－３となるように不純物であるホウ素が偏析している。言い換えれば、Ｐ型ウェル領域８１は、第１の開口部ＯＰ１に面した１の領域に他の領域よりもキャリア密度の高いＰ＋偏析層８１Ｈを有する。
　また、第１の基板１１の下面に形成された熱酸化膜１７には、Ｐ型ウェル領域８１と第１の外部電極２１とが重なり合う領域のうちの一部が熱酸化膜１７の下面からＰ型ウェル領域８１の下面まで貫通するように開口された第１の開口部ＯＰ１が形成されている。また、熱酸化膜１７には、Ｎ＋型ウェル領域８２と第２の外部電極２２とが重なり合う領域のうちの一部が熱酸化膜１７の下面からＮ＋型ウェル領域８２の下面まで貫通するように除去された第２の開口部ＯＰ２が形成されている。すなわち、Ｐ型ウェル領域８１のＰ＋偏析層８１Ｈは第１の開口部ＯＰ１においてその下面が露出しており、Ｎ＋型ウェル領域８２は第２の開口部ＯＰ２においてその下面が露出している。
　第１の外部電極２１は、熱酸化膜１７の下面において、第１の開口部ＯＰ１を含む領域に形成されている。また、第２の外部電極２２は、熱酸化膜１７の下面において、第２の開口部ＯＰ２を含む領域に形成されている。第１の外部電極２１及び第２の外部電極２２は、熱酸化膜１７の下面の側からチタン（Ｔｉ）からなるＴｉシード層２１Ａ及び２２Ａ、銅（Ｃｕ）からなるＣｕシード層２１Ｂ及び２２Ｂ、ニッケル（Ｎｉ）からなるＮｉめっき層２１Ｃ及び２２Ｃ、金錫（ＡｕＳｎ）合金からなるＡｕＳｎめっき層２１Ｄ及び２２Ｄが順に積層されて形成されている。また、第１の開口部ＯＰ１及び第２の開口部ＯＰ２において、Ｔｉシード層２１Ａ及び２２Ａは、Ｐ＋偏析層８１Ｈの下面の露出面、Ｎ＋型ウェル領域８２の下面の露出面を覆うように形成されている。
　すなわち、第１の外部電極２１は、第１の開口部ＯＰ１において、Ｔｉシード層２１ＡとＰ＋偏析層８１Ｈとが電気的に接触する第１のコンタクト部Ｃ１を形成する。また、第２の外部電極２２は、第２の開口部ＯＰ２において、Ｔｉシード層２２ＡとＮ＋型ウェル領域８２とが電気的に接触する第１のコンタクト部Ｃ１を形成する。言い換えれば、第１の外部電極２１及び第２の外部電極２２の各々は、第１の開口部ＯＰ１及び第２の開口部ＯＰ２において、複合基板１０の下面からＴｉシード層２１Ａ及び２２Ａ、Ｃｕシード層２１Ｂ及び２２Ｂ、Ｎｉめっき層２１Ｃ及び２２Ｃがこの順に積層されている。
　通常、Ｐ型半導体、特にキャリア密度が約１Ｅ１７ｃｍ－３のＰ型半導体とＴｉ等の金属層との間でオーミック接触をなすように接合させる場合、当該Ｐ型半導体と金属層とを接合界面で合金化させるように加熱処理又はレーザ照射処理等を施してオーミック接触させる。
　本実施例においては、Ｐ型ウェル領域８１は、Ｐ型ウェル領域８１とＴｉシード層２１Ａとの接触領域において、キャリア密度が約１Ｅ１９ｃｍ－３のＰ＋偏析層８１Ｈが約数ｎｍ～１０数ｎｍの厚みで形成されている。これにより、Ｐ＋偏析層８１ＨとＴｉシード層２１Ａの間の空乏層の幅を小さくすることができ、Ｐ＋偏析層８１ＨとＴｉシード層２１Ａの間の空乏層でトンネル効果を起こすことにより、オーミック接触を実現することが可能である。
　具体的には、Ｐ型ウェル領域８１に不純物として含まれるホウ素は、単結晶シリコンの内部においてその偏析係数が０．８と、半導体に用いられる不純物の中では大きい部類に入る。そのため、Ｐ型ウェル領域８１に含まれるホウ素は、後述の製造方法において複数回処理されるウェット熱酸化（約９５０℃）による熱酸化膜形成工程において熱酸化膜１７の界面近傍に偏析し、Ｐ＋偏析層８１Ｈを形成する。これにより、第１のコンタクト部Ｃ１において、キャリア密度の高いＰ＋偏析層８１ＨとＴｉシード層２１Ａとが接合され、オーミック接触を実現することが可能となる。
　発明者らによれば、本実施例のダイオード構造部８０に７Ｖの逆電圧（第２の外部電極２２から第１の外部電極２１の方向の電圧）を印加した際に、ダイオード構造部８０に流れるリーク電流が９４ｎＡと小さいリーク電流であることを確認した。すなわち、ダイオード構造部８０は、Ｐ型ウェル領域８１とＮ＋型ウェル領域８２との良好なＰＮ接合が得られかつ、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２において良好なオーミック接触が得られていることを示した。
　なお、Ｎ＋型ウェル領域８２のキャリア密度は、約１Ｅ１９ｃｍ－３であるため、Ｔｉシード層２１Ａとオーミック接触を実現することが可能である。
　また、ダイオード構造部８０の動作時において、キャリアの移動は第１の外部電極２１に電気的に接触したＰ型ウェル領域８１と第２の外部電極２２に電気的に接触したＮ＋型ウェル領域８２との間で行われる。Ｐ型ウェル領域８１とＮ型半導体基板である第１の基板１１との接合界面においては、内部電場による空乏層が形成されている。すなわち、第１の基板１１は、Ｐ型ウェル領域８１と実質絶縁されかつ電気的にフローティング状態となっている。これにより、半導体装置１００は、実装基板上で過電圧が印加された際に、第１の基板１１の側面から当該実装基板上の隣接する他の半導体装置へのリーク電流を抑制することが可能となる。
　また、一対の実装電極である第１の外部電極２１及び第２の外部電極２２の電極間距離Ｄ１は、例えば、約０．５ｍｍである。第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の各々は、第１の外部電極２１及び第２の外部電極２２の各々の対抗する辺から第１の外部電極２１及び第２の外部電極２２の各々の内方に位置するように形成される。第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の各々の間の距離Ｄ２は、例えば、０．７ｍｍである。
　第１の外部電極２１及び第２の外部電極２２の電極間において、ダイオード構造部８０は熱酸化膜１７によって覆われている。すなわち、ダイオード構造部８０は、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２を除く領域において熱酸化膜１７によって絶縁されている。従って、半導体装置１００は、実装基板に実装する際に、第１の外部電極２１及び第２の外部電極２２をＡｕＳｎ又ははんだ等の溶融金属を用いて接合する場合においても、ダイオード構造部８０へのリーク電流を抑制することが可能となる。
　また、上述の通り、半導体素子４０は、６Ｖ以上の電圧値を印加して駆動する発光素子である。そのため、ダイオード構造部８０は、半導体素子４０の駆動電圧の電圧印加方向と逆方向に２倍以上の電圧値の降伏電圧を有することが好ましい。
　本実施例において、ダイオード構造部８０は、Ｐ型ウェル領域８１と、当該Ｐ型ウェル領域８１よりもキャリア密度の高いＮ＋型ウェル領域８２と、からなる片側階段接合の構造を有するツェナーダイオードである。ダイオード構造部８０は、片側階段接合の構造を有することにより、アバランシェ降伏が優位的に作用するツェナーダイオードとなり、高い降伏電圧を確保することが可能となる。
　また、本実施例においては、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の間において、Ｎ＋型ウェル領域８２を第２のコンタクト部Ｃ２から第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の中間よりも第１のコンタクト部Ｃ１の側まで延在するように形成されている。言い換えれば、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の間におけるＮ＋型ウェル領域８２の幅Ｄ３は、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の各々の間の距離Ｄ２の０．５倍以上の幅で形成されている。言い換えれば、Ｎ＋型ウェル領域８２は、複合基板１０の下面に沿って、第１の開口部ＯＰ１及び第２の開口部ＯＰ２の中間線を越えて第１の開口部ＯＰ１の側にまで延在している。
　これにより、ダイオード構造部８０がアバランシェ降伏を起こす電圧（耐圧）を高くすることが可能となる。発明者らによれば、本実施例のダイオード構造部８０に逆電圧（第２の外部電極２２から第１の外部電極２１の方向の電圧）を印加した際に、－３３．５Ｖの降伏電圧を得ることが可能であることを検証した。
　次に、図６～８及び図９～２４を用いて、本願の実施例１に係る半導体装置１００の製造手順について説明する。
　図６～８は、本発明の実施例１に係る半導体装置１００の製造フローを示す図である。また、図９～２４は、図６～８に示す製造手順の各ステップにおける半導体装置１００の断面図を示す。図９～２４においては、図２と同様に、図１に示したＡ－Ａ線における断面を用いて説明する。なお、本実施例においては、上述の通り、半導体装置１００は、ウェハ状の複合基板１０上に半導体装置１００を格子状に形成するＷＬＰである。よって、複合基板１０は、ウェハ状の複合基板１０上において格子状の所定の分割ラインＣＬによって画定された複数の素子載置領域Ｒ１を有する。すなわち、以下に説明する各ステップの処理は、ウェハ状の複合基板１０上に格子状に連続してなされている。また、以下の各ステップの処理の説明においては、基本的に１の素子載置領域Ｒ１に対して処理を行う場合にて説明する。
　まず、図９に示すように、単結晶Ｓｉからなる第１の基板１１にＳｉＯ２からなる埋め込み酸化膜１４を介して単結晶Ｓｉからなる第２の基板１２が貼り合わされた複合基板１０を準備する基板を用意する工程を行う（ステップＳ１０１：基板準備工程）。なお、第１の基板１１の上面及び第２の基板１２の下面には、熱酸化膜１７Ａ及び１８Ａが形成されている。言い換えれば、半導体装置１００の製造方法は、第１の導電型を有する単結晶シリコンからなる第１の基板１１を含む複合基板１０を用意する工程を含む。
　次に、図１０に示すように、複合基板１０の下面に沿った第１の領域にホウ素を拡散させ、Ｐ型ウェル領域８１を形成する第１の拡散工程を行う（ステップＳ１０２：第１拡散工程）。本ステップにおいては、まず、複合基板１０の下面に形成された熱酸化膜１７Ａの第１の領域を下面の側からバッファードフッ酸（ＢＨＦ）を用いてエッチングし、第１の領域に第１の基板１１の下面を露出させる。次に、例えば、複合基板１０の下面に窒素雰囲気下にて９００℃、１ｈでボロンシリケートガラス（ＢＳＧ）を形成して第１の基板１１の第１の領域にホウ素を付着させる。その後、ＢＳＧ及び熱酸化膜１７Ａ並びに１８Ａを除去し、窒素雰囲気下にて１１００℃、２．５ｈのドライブイン熱処理を行いホウ素を第１の基板１１の内部に拡散させる。言い換えれば、半導体装置１００の製造方法は、複合基板１０の下面に沿った第１の領域に第１の導電型とは異なる第２の導電型を有するＰ型ウェル領域８１を形成する第１の拡散工程を含む。また、第１の拡散工程において、第１の領域の複合基板１０の下面にボロンシリケートガラスを形成してホウ素を第１の基板１１の内部に固相拡散させる。
　なお、本実施例においては、第１の基板１１の第１の領域にＢＳＧを形成する固相拡散を用いる場合について説明するが、ホウ素を第１の基板１１に拡散させる方法はこれに限定されない。例えば、第１の領域の下方からホウ素イオンを注入するイオン注入法等の他の拡散方法を用いてもよい。
　次に、図１１に示すように、第１の基板１１の下面及び第２の基板１２の上面に熱酸化膜１７Ｂ及び１８Ｂを形成する（ステップＳ１０３：第１熱酸化工程）。本ステップにおいては、Ｐ型ウェル領域８１が形成されたウェハを酸素（Ｏ２）及び水（Ｈ２Ｏ）雰囲気下にて９５０℃、２．５ｈのウェット熱酸化処理を施して熱酸化膜１７Ｂ及び１８Ｂを形成する。
　次に、図１２に示すように、第１の領域の複合基板１０の下面に沿った第２の領域にリンを拡散させ、Ｎ＋型ウェル領域８２を形成する第２の拡散工程を行う（ステップＳ１０４：第２拡散工程）。本ステップにおいては、まず、複合基板１０の下面に形成された熱酸化膜１７Ｂの第２の領域を下面の側からＢＨＦを用いてエッチングし、第２の領域にＰ型ウェル領域８１の下面を露出させる。次に、例えば、複合基板１０の下面に窒素雰囲気下にて９００℃、１ｈでリンシリケートガラス（ＰＳＧ）を形成してＰ型ウェル領域８１内の第２の領域にリンを付着させる。その後、ＰＳＧ及び熱酸化膜１７Ｂ並びに１８Ｂを除去し、窒素雰囲気下にて１１００℃、２．５ｈのドライブイン熱処理を行いリンをＰ型ウェル領域８１の内部に拡散させる。言い換えれば、半導体装置１００の製造方法は、Ｐ型ウェル領域８１内の複合基板１０の下面に沿った第２の領域に第１の導電型を有するＮ＋型ウェル領域８２を形成する第２の拡散工程を含む。また、第２の拡散工程において、第２の領域の複合基板１０の下面にリンシリケートガラスを形成してリンを第１の基板１１の内部に固相拡散させる。
　なお、本実施例においても、ステップＳ１０２と同様に、Ｐ型ウェル領域８１の第２の領域にＰＳＧを形成する固相拡散を用いる場合について説明するが、第２の領域の下方からリンイオンを注入するイオン注入法等の他の拡散方法を用いてもよい。言い換えれば、第１の拡散工程及び前記第２の拡散工程において、イオン注入法を用いて複合基板１０の下面から当該複合基板１０の内部にドーパントを拡散させる。
　次に、図１３に示すように、第１の基板１１の下面及び第２の基板１２の上面に熱酸化膜１７Ｃ及び１８Ｃを形成する（ステップＳ１０５：第２熱酸化工程）。本ステップにおいては、Ｐ型ウェル領域８１が形成されたウェハを酸素（Ｏ２）及び水（Ｈ２Ｏ）雰囲気下にて９５０℃、２．５ｈのウェット熱酸化処理を施して熱酸化膜１７Ｂ及び１８Ｂを形成する。
　次に、図１４に示すように、複合基板１０の下面の側からエッチングを行い、以後のステップで複数の貫通孔１６となる柱状の複数の穴部１６Ａを形成する穴部形成工程を行う（ステップＳ１０６：穴部形成工程）。本ステップにおいては、複数の穴部１６Ａの各々を第１の基板１１の下面の側からボッシュプロセスによる深掘り反応性イオンエッチング（ＤＲＩＥ）にて形成する。また、ＤＲＩＥは、複数の穴部１６Ａにおいて埋め込み酸化膜１４の下面が露出するまで行われる。この際、埋め込み酸化膜１４はエッチストッパとして機能する。言い換えれば、半導体装置１００の製造方法は、複合基板１０の下面のＰ型ウェル領域８１を除く領域に下面から柱状の複数の穴部１６Ａを形成する穴部形成工程を含む。
　なお、複数の穴部１６Ａの各々は、Ｐ型ウェル領域８１と離間した領域でかつ、後述する素子載置工程において半導体素子４０のカソード電極４１及びアノード電極４２に対応する領域の各々に形成される。なお、図示していないが、本ステップにおいては、複合基板１０の下面へのフォトレジストの塗布、当該フォトレジストに複数の穴部１６Ａの各々の領域を除去する露光及び当該領域のフォトレジストの除去、フォトレジスト開口部分の第１の基板１１のエッチング及びフォトレジストの除去工程を含む。
　次に、図１５に示すように、複数の穴部１６Ａの内側面に熱酸化膜１７Ｄを形成する（ステップＳ１０７：第３熱酸化工程）。本ステップにおいては、複数の穴部１６Ａを形成したウェハを酸素（Ｏ２）及び水（Ｈ２Ｏ）雰囲気下にて９５０℃、２．５ｈのウェット熱酸化処理を施して当該複数の穴部１６Ａの内側面に熱酸化膜１７Ｄを形成する。なお、本ステップにおいて、複数の穴部１６Ａは、内側面に熱酸化膜１７Ｄが形成されて複数の穴部１６Ｂとなる。
　次に、図１６に示すように、複合基板１０の上面の側からエッチングを行い、複合基板１０の上面に凹部を形成する（ステップＳ１０８：凹部形成工程）。本ステップにおいては、水酸化テトラメチルアンモニウム水溶液（ＴＭＡＨ）を用いた結晶異方性ウェットエッチングを用いて第２の基板１２の上面に上面開口部１５Ａを形成する。また、上面開口部１５Ａの形成は、第２の基板１２の上面から当該第２の基板を貫通しかつ埋め込み酸化膜１４の上面を露出するまでエッチングを行う。また、上面開口部１５Ａの形成は、複数の穴部１６Ａの各々を形成した領域を含む領域を当該凹部の底面として形成する。また、上面開口部１５Ａは、その内側面が第２の基板１２である単結晶シリコンの（１１１）の結晶面となるようにエッチングを行う。なお、本ステップは、第２の基板１２の上面へのフォトレジストの塗布、当該フォトレジストにそれぞれの凹部の領域を除去する露光及び当該領域のフォトレジストの除去、フォトレジスト開口部分の熱酸化膜１８Ｂ及び第２の基板１２のエッチング及びフォトレジストの除去工程を含む。
　次に、図１７に示すように、第１の基板１１に形成された熱酸化膜１７Ｄ、第２の基板１２に形成された熱酸化膜１８Ｃ及び上面開口部１５Ａの底面に露出した埋め込み酸化膜１４を除去する（ステップＳ１０９：熱酸化膜除去工程）。本ステップにおいては、これらの酸化膜をＢＨＦを用いて除去する。これにより、上面開口部１５Ａの底面に露出した埋め込み酸化膜１４を除去して複数の穴部１６Ｂの各々と上面開口部１５Ａの底面を連通させる。
　また、本ステップにおいて、複数の穴部１６Ｂは、内側面に形成された熱酸化膜１７Ｄが除去されかつ上面開口部１５Ａの底面を連通されて複数の貫通孔１６Ｃとなる。すなわち、ステップＳ１０８及びステップＳ１０９により、複合基板１０に底面が複数の貫通孔１６Ｃと連通させたキャビティを形成するキャビティ形成工程として処理される。言い換えれば、半導体装置１００の製造方法は、複合基板１０の上面から複数の穴部１６Ｂを含む領域を底面としかつ、当該底面と複数の穴部１６Ｂとを連通させるように凹部を形成するキャビティ形成工程を含む。
　次に、図１８に示すように、第１の基板１１の露出面及び第２の基板１２の露出面に熱酸化膜１７及び１８を形成する（ステップＳ１１０：第４熱酸化工程）。具体的には、熱酸化膜１７を第１の基板１１の下面、上面開口部１５Ａの底面に露出した第１の基板１１の上面及び複数の貫通孔１６の各々の内側面に形成する。また、熱酸化膜１８を第２の基板１２の上面及び上面開口部１５Ａの内側面に形成する。本ステップにおいては、熱酸化膜１７Ｄ及び１８Ｃが除去されたウェハを酸素（Ｏ２）及び水（Ｈ２Ｏ）雰囲気下にて９５０℃、２．５ｈのウェット熱酸化処理を施して第１の基板１１の露出面及び第２の基板１２の露出面に熱酸化膜１７及び１８を形成する。
　なお、本ステップにおいて、複数の貫通孔１６Ｃは、内側面に熱酸化膜１７が形成されて複数の貫通孔１６となる。また、上面開口部１５Ａは、内側面に熱酸化膜１８が形成されて上面開口部１５となる。これにより、第１の基板１１と上面開口部１５とに囲まれた空間が複合基板１０のキャビティとして機能する。
　次に、図１９に示すように、第１の基板１１の下面に形成された熱酸化膜１７に互いに離間する領域の各々に第１の開口部ＯＰ１及び第２の開口部ＯＰ２を形成する（ステップＳ１１１：熱酸化膜開口工程）。本ステップにおいては、Ｐ型ウェル領域８１及びＮ＋型ウェル領域８２の各々の下面を露出するように熱酸化膜１７に第１の開口部ＯＰ１及び第２の開口部ＯＰ２を開口させる。また、本ステップにおいては、これらの酸化膜の除去をＢＨＦを用いて除去する。
　上記のステップＳ１１０及びステップＳ１１１を行うことにより、複合基板１０の下面に第１の開口部ＯＰ１及び第２の開口部ＯＰ２が設けられた熱酸化膜１７を形成する熱酸化膜形成工程として処理される。言い換えれば、半導体装置１００の製造方法は、複合基板１０の下面に、Ｐ型ウェル領域８１を露出する第１の開口部ＯＰ１及びＮ＋型ウェル領域８２を露出する第２の開口部ＯＰ２を有する熱酸化膜１７を形成する熱酸化膜形成工程を含む。
　なお、ステップＳ１０４の第２拡散工程において、Ｎ＋型ウェル領域８２は、図５に示したように、ステップＳ１１１の熱酸化膜開口工程において、熱酸化膜１７に第１の開口部ＯＰ１から第２の開口部ＯＰ２までの間の中間点を超えて延在するようにＮ＋型ウェル領域８２が形成される。言い換えれば、第２の拡散工程において、Ｎ＋型ウェル領域８２を複合基板１０の下面に沿って、第１の開口部ＯＰ１及び第２の開口部ＯＰ２の中間線を越えて第１の開口部ＯＰ１の側にまで延在するように形成する。
　なお、上記のステップＳ１０３、Ｓ１０５、Ｓ１０７及びＳ１１０の第１～第４の熱酸化工程におけるウェット熱酸化処理によって、図５に示したように、Ｐ型ウェル領域８１の下面の側の近傍にホウ素を偏析させ、Ｐ＋偏析層８１Ｈを形成する。言い換えれば、第１の拡散工程及び第２の拡散工程にてＰ型ウェル領域８１及びＮ＋型ウェル領域８２の各々を形成した後、Ｐ型ウェル領域８１及びＮ＋型ウェル領域８２の各々の下面にウェット熱酸化によって熱酸化膜１７Ｂ、１７Ｃ、１７Ｄ及び１７を形成すると共に、Ｐ型ウェル領域８１の第１の開口部ＯＰ１に面した１の領域に他の領域よりもキャリア密度の高いＰ＋偏析層８１Ｈを形成する。
　次に、第１の基板１１の下面の側からＴｉシード層及びＣｕシード層を形成する（ステップＳ１１２：スパッタ工程）。本ステップにおいては、スパッタ成膜により熱酸化膜１７の下面の全体に亘って、熱酸化膜１７の下面の側からチタンシード層、銅シード層の順に形成する。なお、チタンシード層及び銅シード層は、第１の開口部ＯＰ１及び第２の開口部ＯＰ２において、各々の開口部に露出したＰ型ウェル領域８１及びＮ＋型ウェル領域８２を覆うように各々のウェル領域の下面から順に積層されて形成される。また、チタンシード層及び銅シード層は、複数の貫通孔１６において、複数の貫通孔１６の各々の下面の側の内側面の一部に順に積層されて形成される。
　次に、図２０に示すように、複数の貫通孔１６の各々の内部にＣｕ層３１、Ｎｉ層３２及びＡｕＳｎ層３３からなる複数の貫通電極３０を形成する貫通電極形成工程を行う（ステップＳ１１３：第１めっき工程）。本ステップにおいては、複合基板１０の下面をマスクし、複数の貫通孔１６の各々の内部に複合基板１０の下面からＣｕ、Ｎｉ、ＡｕＳｎの順に電解めっきによってＣｕ層３１、Ｎｉ層３２及びＡｕＳｎ層３３を形成する。また、複数の貫通電極３０は、ＡｕＳｎ層３３を熱酸化膜１７から突出するように形成する。言い換えれば、半導体装置１００の製造方法は、複数の貫通孔１６の各々の内部を充填しかつキャビティの底面から突出するように柱状の複数の貫通電極３０を電界めっきによって形成する貫通電極形成工程を含む。
　また、複数の貫通電極３０が形成されることにより、上面開口部１５の底面である第１の基板１１の上面が素子載置面１３として機能する。その後、第１の基板１１の下面のマスクを除去することにより、第１の基板１１の下面に複数の貫通電極３０の各々のＣｕ層３１が露出する。
　次に、図２１に示すように、複合基板１０の下面に第１の外部電極２１及び第２の外部電極２２を形成する（ステップＳ１１４：第２めっき工程）。本ステップにおいては、まず、複合基板１０の下面の第１の外部電極２１及び第２の外部電極２２の形成領域を開口させたレジストによるマスクを施す。次に、当該レジストの開口領域に露出した銅シード層及び複数の貫通電極３０のＣｕ層３１の各々の下面に電界めっきを用いてＮｉめっき層２１Ｃ及び２２Ｃ、ＡｕＳｎめっき層２１Ｄ及び２２Ｄの順で積層する。これにより、Ｎｉめっき層２１Ｃ及び２２Ｃの各々と複数の貫通電極３０の下面であるＣｕ層３１の下面の各々とが電気的に接触させる。
　その後、レジストを除去し、熱酸化膜１７の下面の各々のＮｉめっき層２１Ｃ並びに２２Ｃ、ＡｕＳｎめっき層２１Ｄ並びに２２Ｄが形成された領域を除く領域に残存するＴｉシード層及び銅シード層を除去する。これにより、図５に示したように、Ｔｉシード層及び銅シード層が、互いに離間されたＴｉシード層２１Ａ並びに２２Ａ及びＣｕシード層２１Ｂ並びに２２Ｂとなる。すなわち、本ステップにおいて、電気的に絶縁された一対の外部電極である第１の外部電極２１及び第２の外部電極２２を形成する。
　上記のステップＳ１１２及びステップＳ１１４を行うことにより、複合基板１０の下面に、当該下面からＴｉシード層２１Ａ及び２２Ａ、Ｃｕシード層２１Ｂ及び２２Ｂ、Ｎｉめっき層２１Ｃ及び２２Ｃを順に積層しかつ互いに離間させた一対の外部電極である第１の外部電極２１及び第２の外部電極２２を形成する外部電極形成工程として処理される。言い換えれば、半導体装置１００の製造方法は、熱酸化膜１７の下面において、第１の開口部ＯＰ１にてＰ型ウェル領域８１と接する第１の外部電極２１及び第１の外部電極２１から離隔しかつ第２の開口部ＯＰ２にてＮ＋型ウェル領域８２と接する第２の外部電極２２を形成する外部電極形成工程を含む。また、外部電極形成工程において、第１の外部電極２１及び第２の外部電極２２の各々を第１の開口部ＯＰ１及び第２の開口部ＯＰ２において複合基板１０の下面からＴｉシード層２１Ａ及び２２Ａ、Ｃｕシード層２１Ｂ及び２２Ｂ、Ｎｉめっき層２１Ｃ及び２２Ｃの順に積層して形成する。
　次に、図２２に示すように、複合基板１０をダイボンド装置にセットして素子載置面１３に半導体素子４０を載置するダイボンド工程を行う（ステップＳ１１５：素子接合工程）。本ステップにおいては、半導体素子４０のカソード電極４１を第１の外部電極２１に電気的に接続した貫通電極３０に対応させかつ、半導体素子４０のアノード電極４２を第２の外部電極２２に電気的に接続した貫通電極３０に対応させるように位置合わせを行い、半導体素子４０を載置する。その後、半導体素子４０が載置されたウェハを窒素（Ｎ２）雰囲気下で３４０℃で３０秒加熱して複数の貫通電極３０のＡｕＳｎ層３３を溶融させ、複数の貫通電極３０の各々と半導体素子４０のカソード電極４１及びアノード電極４２とを接合させる。言い換えれば、半導体装置１００の製造方法は、凹部の底面に半導体素子４０を載置するダイボンド工程を含む。
　次に、図２３に示すように、第２の基板１２の上面上に蓋部材５０をフリットガラス層６０を介して接合させる蓋部材接合工程を行う（ステップＳ１１６：蓋部材接合工程）。本ステップにおいては、まず、第２の基板１２の上面に対向する面に予めフリットガラス層６０が形成された蓋部材５０を用意する。フリットガラス層６０は、ウェハ状の蓋部材５０の第２の基板１２に対向する面に上面開口部１５を囲繞するようにプリントされ、酸素（Ｏ２）雰囲気下で約５００℃の温度で１時間仮焼されている。蓋部材５０は、上面開口部１５を囲繞しかつ複合基板１０の分割ラインＣＬに重複しない位置に位置合わせされて載置される。
　次に、蓋部材５０が載置された複合基板１０に上方からレーザを照射し、フリットガラス層６０を溶融させて複合基板１０と蓋部材５０とを接合させる。レーザは、例えば、近赤外線の波長を有するレーザ光である。レーザをＮ２雰囲気下でフリットガラス層６０に照射し、フリットガラス層６０を局所加熱し溶融させることで複合基板１０と接合させる。この時、図４で説明した通り、溶融したフリットガラス層６０と第２の基板１２上面上の熱酸化膜１８とが相互拡散して相互拡散層７０を形成する。これにより、キャビティ内部が不活性ガスであるＮ２で充填されかつ気密に封止された収容空間ＨＳが形成される。言い換えれば、半導体装置１００の製造方法は、複合基板１０の上面と対向する１の面にフリットガラス層６０を有するガラスからなる蓋部材５０を凹部を覆うように複合基板１０の上面に載置し、上方からフリットガラス層６０にレーザを凹部の周囲に沿って走査して複合基板１０の上面に蓋部材５０を接合する蓋部材接合工程を含む。
　本ステップにおいて、レーザの照射条件は、相互拡散層７０の形成後に残存熱酸化膜１８Ｒが形成されるように各種条件を設定する。すなわち、レーザの照射条件は、第２の基板１２とフリットガラス層６０との接合部において、第２の基板１２の上面から順に残存熱酸化膜１８Ｒ、相互拡散層７０、フリットガラス層６０が積層された構造となるように条件を設定する。
　また、本実施例においては、レーザをキャビティを囲繞するフリットガラス層６０をキャビティの周囲に沿って走査する。レーザの走査時間は、１の半導体装置１００あたり約２～３秒である。レーザの照射によるフリットガラス層６０の溶融接合を行うことにより、フリットガラス層６０の接合部を局所的にかつ短時間で加熱してフリットガラス層６０を接合する。これにより、半導体素子４０との接合部である貫通電極３０のＡｕＳｎ層３３の過加熱による再溶融を防止することができ、半導体素子４０の位置ずれ等の製造不良を抑制することが可能となる。
　また、キャビティ内部はＮ２の気体で満たされた空間であり、熱伝導率は単結晶Ｓｉを主材料とする複合基板１０と比較して非常に小さい。また、素子載置面１３の熱は、単結晶Ｓｉの高い熱伝導率によって複合基板１０の下面の側（例えば、レーザ照射装置の載置テーブル等）へと放熱され、ＡｕＳｎ層３３の過加熱をより抑制することが可能となる。なお、発明者らの検証によれば、レーザの照射時の素子載置面１３の温度は２５０℃以下であった。
　次に、図２４に示すように、蓋部材５０が接合された複合基板１０をダイシング装置にセットし、分割ラインＣＬに沿って複合基板１０及び蓋部材５０を切断して個片化する（ステップＳ１１７：ダイシング工程）。これにより、ウェハを半導体装置１００の個々の単位にダイシングし、複数の半導体装置１００を製造する。
　本実施例によれば、半導体装置１００は、複合基板１０の内部において、当該複合基板１０の下面に沿った領域に形成されたダイオード構造部８０を有する。また、ダイオード構造部８０は、複合基板１０の下面において、第１の外部電極２１及び第２の外部電極２２に亘る第１の領域に第１の基板１１の下面の側からホウ素（Ｂ）等のＰ型不純物が拡散された第２の導電型であるＰ型ウェル領域８１を有する。
　ダイオード構造部８０は、例えば、第１の基板１１の下面において、第１の領域内の第２の領域に第１の基板１１の下面の側からリン（Ｐ）等のＮ型不純物が拡散された第１の導電型であるＮ＋型ウェル領域８２を有する。また、ダイオード構造部８０は、第１の外部電極２１及び第２の外部電極２２の間で半導体素子４０と並列にかつ逆極性に接続されたツェナーダイオードとして機能する。
　ダイオード構造部８０は、Ｐ型ウェル領域８１よりもＮ＋型ウェル領域８２の方がキャリア密度が高い片側階段接合の構造を有するツェナーダイオードであり、Ｎ＋型ウェル領域８２からＰ型ウェル領域８１の方向に過電圧が印加された際にアバランシェ降伏が優位的に作用するツェナーダイオードである。また、ダイオード構造部８０は、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の間におけるＮ＋型ウェル領域８２の幅Ｄ３が第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の各々の間の距離Ｄ２の０．５倍以上の幅で形成されている。これらの構成を有することにより、ダイオード構造部８０は、高い降伏電圧を有するツェナーダイオードとして機能することが可能となる。
　また、ダイオード構造部８０の下面は、第１の外部電極２１及び第２の外部電極２２の電極間において、熱酸化膜１７によって覆われ絶縁されている。この構成を有することにより、半導体装置１００は、実装基板に実装する際に、第１の外部電極２１及び第２の外部電極２２をＡｕＳｎ又ははんだ等の溶融金属を用いて接合する場合において、ダイオード構造部８０へのリーク電流を抑制することが可能となる。
　また、ダイオード構造部８０のＰ型ウェル領域８１と第１の基板１１との間は、内部電場による空乏層が形成されており、実質的に互いに絶縁されている。この構成を有することにより、第１の基板１１は、Ｐ型ウェル領域８１と実質絶縁されかつ電気的にフローティング状態となっている。これにより、半導体装置１００は、実装基板上で過電圧が印加された際に、第１の基板１１の側面から当該実装基板上の隣接する他の半導体装置へのリーク電流を抑制することが可能となる。
　上記のように本実施例の半導体装置１００は、接合層の加熱処理時の溶融金属による短絡を防ぐことが可能でありかつ、実装基板に実装された後に過電圧が印加された際に隣接する他の半導体装置へのリーク電流を抑制することが可能な半導体装置１００及び半導体装置１００の製造方法を提供することが可能となる。
　図２５は、本発明の実施例２に係る半導体装置１００Ａのダイオード構造部８０Ａの拡大断面図である。なお、図２５は、図２に示したＺＤ部に相当する位置における断面拡大図である。
　半導体装置１００Ａは、実施例１の半導体装置１００と基本的に同様の構成であり、同様の外観を有する。半導体装置１００Ａは、ダイオード構造部８０の下面に形成された熱酸化膜１７において、Ｐ型ウェル領域８１とＮ＋型ウェル領域８２の接合界面に相当する領域が開口された界面開口部ＥＸが形成されている点で実施例１と異なる。
　実施例１においては、カソードであるＮ＋型ウェル領域８２からＰ型ウェル領域８１の方向に静電気等の過電圧を印加され、ダイオード構造部８０がアバランシェ降伏を起こし電流が流れる。この際、アバランシェ降伏による熱電子がＰ型ウェル領域８１とＮ＋型ウェル領域８２の接合界面に相当する領域の熱酸化膜１７にトラップされ、当該領域の熱酸化膜１７が帯電する可能性がある。Ｐ型ウェル領域８１とＮ＋型ウェル領域８２の接合界面の近傍の熱酸化膜１７に熱電子がトラップされると、ダイオード構造部８０がアバランシェ降伏しやすくなり、ダイオード構造部８０の実効的な降伏電圧が低下する可能性がある。すなわち、半導体装置１００に複数回過電圧が印加されるとダイオード構造部８０の降伏電圧が低下していき、降伏電圧が半導体素子４０の駆動電圧を下回ると、半導体素子４０の駆動に影響を及ぼす可能性がある。
　実施例２においては、Ｐ型ウェル領域８１とＮ＋型ウェル領域８２の接合界面に相当する領域の熱酸化膜１７に界面開口部ＥＸを設けることにより、ダイオード構造部８０がアバランシェ降伏を起こした際に当該領域の熱酸化膜１７への熱電子のトラップを抑制することが可能となる。すなわち、半導体装置１００に複数回過電圧が印加されてもダイオード構造部８０の降伏電圧を所望の電圧値に保つことが可能となる。
　界面開口部ＥＸの内部において、Ｐ型ウェル領域８１及びＮ＋型ウェル領域８２の露出面は、Ｓｉの自然酸化膜のみによって絶縁されている。よって、界面開口部ＥＸの内部の絶縁性は、熱酸化膜１７が形成されている領域よりも絶縁性が低い。しかし、Ｐ型ウェル領域８１及びＮ＋型ウェル領域８２の接合界面に形成される空乏層の幅を鑑みても、界面開口部ＥＸの開口される幅は約数μｍであるため、半導体装置１００を実装基板に実装する際のはんだ等の接合部材が入り込み、当該接合部材がＰ型ウェル領域８１及びＮ＋型ウェル領域８２に接触する可能性は低い。
　また、実施例２の半導体装置１００Ａは、界面開口部ＥＸ以外の構成は実施例１と同様である。すなわち、Ｐ型ウェル領域８１と第１の基板１１の界面には空乏層が形成されるため、ダイオード構造部８０と第１の基板１１は実質的に絶縁される。
　よって、実施例２においても、接合層の加熱処理時の溶融金属による短絡を防ぎつつ、実装基板上で過電圧が印加された際に他の半導体装置へのリーク電流を抑制することが可能な半導体装置及び半導体装置を提供することが可能となる。
　また、本実施例においては、半導体装置１００に搭載された半導体素子４０が紫外光を放射する発光素子である場合について説明した。しかし、半導体装置１００に搭載される半導体素子４０はこれに限定されない。半導体素子４０は、例えば、レーザダイオード等の他の発光素子であってもよいし、フォトダイオード等の受光素子であってもよい。
　また、本実施例においては、半導体装置１００に搭載された半導体素子４０がアノード及びカソードからなる一対の電極を有する２端子素子の半導体素子である場合について説明した。しかし、半導体素子４０は、３の電極を有する３端子素子の半導体素子であってもよい。また、半導体装置１００に備える外部電極においても３の電極を形成するようにしてもよい。また、その場合、ダイオード構造部８０は、所望の電極間に任意に形成することができる。
　また、本実施例においては、蓋部材５０が所望の波長の光を透過する透光部材である場合について説明した。しかし、蓋部材５０はこれに限定されず、半導体素子４０が光に関わらない素子である場合は、蓋部材５０は金属又はセラミックからなる蓋部材であってもよい。金属又はセラミックからなる蓋部材５０であっても、フリットガラスによって複合基板１０と接合することにより、キャビティ内の収容空間ＨＳを気密に封止することができる。
　また、本実施例においては、半導体素子４０が素子載置面１３から突出するように形成された複数の貫通電極３０に載架されるように配されている場合について説明した。しかし、半導体素子４０の載置方法はこれに限定されない。例えば、素子載置面１３の上面上に半導体素子４０のカソード電極４１及びアノード電極４２の下面形状と略同等の上面形状を有するブロック状の素子載置電極を形成してもよい。この場合、複数の貫通孔１６の内部にめっきによってＣｕ等の金属を充填して複数の貫通電極を形成し、当該複数の貫通電極の各々の上面と接するようにＮｉ、ＡｕＳｎの順でめっきを施してブロック状の一対の素子載置電極を形成する。これにより、素子接合工程において半導体素子４０の載置位置をセルフアライメントすることが可能となる。
１００　半導体装置
１０　基板
１１　第１の基板
１２　第２の基板
１３　素子載置面
１４　埋め込み酸化膜
１５　開口部
１６　貫通孔
１７、１８　熱酸化膜
２１　第１の外部電極
２２　第２の外部電極
３０　貫通電極
３１　Ｃｕ層
３２　Ｎｉ層
３３　ＡｕＳｎ層
４０　半導体素子
４１　アノード電極
４２　カソード電極
５０　蓋部材
６０　フリットガラス層
７０　相互拡散層
８０　ダイオード構造部
８１　Ｐ型ウェル領域
８２　Ｎ＋型ウェル領域

Claims (17)

  1. 　第１の導電型を有し、上面及び下面に熱酸化膜が形成され、前記下面に形成された前記熱酸化膜に互いに離間する第１の開口部及び第２の開口部が形成されており、前記下面に沿った第１の領域に形成されかつ前記第１の開口部において露出した前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域及び前記第１の領域内の前記下面に沿った第２の領域に形成されかつ前記第２の開口部において露出した前記第１の導電型を有する第２のウェル領域からなるダイオード構造部と、を有する単結晶シリコンからなる基板と、
    　前記基板上に配され、半導体層を有する半導体素子と、
    　前記熱酸化膜の下面に形成され、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極と、
    　前記熱酸化膜の下面に形成され、前記第１の外部電極から離隔しかつ、前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極と、を含み、
    　前記第２のウェル領域は、前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在していることを特徴とする半導体装置。
  2. 　前記第１の外部電極及び前記第２の外部電極の各々は、前記第１の開口部及び前記第２の開口部において、前記基板の前記下面からチタンシード層、銅シード層、ニッケルめっき層がこの順に積層されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２のウェル領域は、前記第２の開口部に面した１の領域に他の領域よりもキャリア密度の高い高濃度ウェル領域を有することを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記ダイオード構造部は、ツェナーダイオード又はアバランシェダイオードであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記第１のウェル領域には、ホウ素がドープされ、
    　前記第２のウェル領域には、リンがドープされていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 　前記基板は、板状の前記第１の導電型を有する単結晶シリコンからなる第１の基板と、前記第１の基板上に配されかつ前記第１の基板の上面と共に凹部を形成する内側面を有する開口を備えた第２の基板とが貼り合わされて形成され、
    　前記第１の基板の前記第２の基板の側の面には、酸化膜が形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　前記半導体素子は、下面に一対の電極を備え、
    　前記基板には、前記凹部の底面から前記基板の裏面まで柱状に貫通しかつ内側面が前記熱酸化膜によって覆われている複数の貫通孔が形成されており、
    　前記複数の貫通孔には、前記基板の前記複数の貫通孔を充填しかつ前記底面から突出した柱状の複数の貫通電極が形成されており、
    　前記複数の貫通電極は、前記半導体素子の前記一対の電極の各々と前記第１の外部電極及び前記第２の外部電極の各々とを電気的に接続することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 　前記複数の貫通電極は、前記凹部の前記底面において、各々が正三角形格子の格子点上に配されていることを特徴とする請求項７に記載の半導体装置。
  9. 　前記基板の前記上面にフリットガラス層を介して接合されたガラスからなる蓋部材をさらに含み、
    　前記基板と前記フリットガラス層との接合部分において、前記基板と前記フリットガラス層の間には、前記基板の表面から前記熱酸化膜と、前記熱酸化膜と前記フリットガラス層との反応層とが順に形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 　前記半導体素子は、前記半導体層から紫外光を放射する発光素子であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 　半導体装置の製造方法であって、
    　第１の導電型を有する単結晶シリコンからなる基板を用意する工程と、
    　前記基板の下面に沿った第１の領域に前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域を形成する第１の拡散工程と、
    　前記第１の領域内の前記基板の前記下面に沿った第２の領域に前記第１の導電型を有する第２のウェル領域を形成する第２の拡散工程と、
    　前記基板の前記下面に、前記第１のウェル領域を露出する第１の開口部及び前記第２のウェル領域を露出する第２の開口部を有する熱酸化膜を形成する熱酸化膜形成工程と、
    　前記熱酸化膜の下面において、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極及び前記第１の外部電極から離隔しかつ前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極を形成する外部電極形成工程と、を含み、
    　前記第２の拡散工程において、前記第２のウェル領域を前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在するように形成することを特徴とする半導体装置の製造方法。
  12. 　前記外部電極形成工程において、前記第１の外部電極及び前記第２の外部電極の各々を前記第１の開口部及び前記第２の開口部において前記基板の前記下面からチタンシード層、銅シード層、ニッケルめっき層の順に積層して形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 　前記第１の拡散工程において、前記第１の領域の前記基板の前記下面にボロンシリケートガラスを形成してホウ素を前記基板の内部に固相拡散させ、
    　前記第２の拡散工程において、前記第２の領域の前記基板の前記下面にリンシリケートガラスを形成してリンを前記基板の内部に固相拡散させることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
  14. 　前記第１の拡散工程及び前記第２の拡散工程において、イオン注入法を用いて前記基板の前記下面から前記基板の内部にドーパントを拡散させることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
  15. 　前記第１の拡散工程及び前記第２の拡散工程にて前記第１のウェル領域及び前記第２のウェル領域の各々を形成した後、前記第１のウェル領域及び前記第２のウェル領域の各々の下面にウェット熱酸化によって前記熱酸化膜を形成すると共に、前記第１のウェル領域の前記第１の開口部に面した１の領域に他の領域よりもキャリア密度の高い高濃度ウェル領域を形成することを特徴とする請求項１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
  16. 　前記基板の前記下面の前記第１の領域を除く領域に前記下面から柱状の複数の穴部を形成する穴部形成工程と、
    　前記基板の上面から前記複数の穴部を含む領域を底面としかつ、当該底面と前記複数の穴部とを連通させるように凹部を形成するキャビティ形成工程と、
    　前記複数の穴部の各々の内部を充填しかつ前記底面から突出するように柱状の複数の貫通電極を電界めっきによって形成する貫通電極形成工程と、をさらに含むことを特徴とする請求項１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
  17. 　前記凹部の前記底面に半導体素子を載置するダイボンド工程と、
    　前記基板の前記上面と対向する１の面にフリットガラス層を有するガラスからなる蓋部材を前記凹部を覆うように前記基板の前記上面に載置し、上方から前記フリットガラス層にレーザを前記凹部の周囲に沿って走査して前記基板の前記上面に前記蓋部材を接合する蓋部材接合工程と、をさらに含むことを特徴とする請求項１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
     
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