JP2022178412A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】接合層の加熱処理時の溶融金属による短絡防止及び過電圧印加時に隣接する半導体装置へのリーク電流を抑制する。【解決手段】第１の導電型を有し、下面に沿った第１の領域に形成され、かつ、第１の開口部ＯＰ１において露出した第２の導電型を有する第１のウェル領域８１及び第１の導電型を有する第２のウェル領域８２からなるダイオード構造部８０を有する第１の基板１１と、第１の基板１１上に配され、半導体層を有する半導体素子４０と、熱酸化膜１７の下面に形成され、第１の開口部ＯＰ１にて第１のウェル領域と接する第１の外部電極２１と、熱酸化膜１７の下面に形成され、第１の外部電極２１から離隔し、かつ、第２の開口部ＯＰ２にて第２のウェル領域と接する第２の外部電極２２と、を含む。第２のウェル領域は、基板の下面に沿って、第１の開口部ＯＰ１及び第２の開口部ＯＰ２の中間線を越えて第１の開口部ＯＰ１の側にまで延在している。【選択図】図２
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
近年、発光素子等の半導体素子を搭載した半導体装置等において、当該半導体素子を搭載する搭載基板の内部に過電圧保護素子を内蔵した発光装置が普及している。
例えば、特許文献１には、全域が予めＰ型不純物を拡散されたシリコンからなる半導体基板（すなわち、Ｐ型シリコンの半導体基板）と、当該半導体基板内の上面である発光素子が実装される実装面側にＮ型不純物が注入されて拡散されたＮ層とからなる半導体素子としてのツェナーダイオードが形成されている半導体装置が開示されている。また、当該半導体装置において、半導体基板の上面上に形成された一対の上面側配線層上に発光素子が金（Ａｕ）からなるバンプを介してフリップチップの態様で接続されている。
一般的に、発光素子等の半導体素子のアノード及びカソード電極間距離は半導体装置の外部側に形成された実装電極の電極間距離よりも小さい。そのため、特許文献１においては、半導体基板の上面側配線層と発光素子とを金錫（ＡｕＳｎ）合金のような溶融金属を接合層として接合を行う場合、接合時の加熱処理時において、一方の極性の電極上の溶融した接合層が半導体基板内の上面の側に形成された半導体素子（ツェナーダイオード）の他方の極性部分と接触し、半導体装置が短絡してしまう可能性がある。
また、特許文献１においては、半導体基板の全域が半導体素子（ツェナーダイオード）のＰ層として機能する。よって、実装基板に実装された半導体装置に過電圧が印加された場合、半導体素子（ツェナーダイオード）の電子なだれ降伏による電流が実装基板上の当該半導体装置に隣接する他の半導体素子又は半導体装置にリーク電流として伝わり、動作不良が発生する可能性がある。
本発明は、上記の点に鑑みてなされたものであり、接合層の加熱処理時の溶融金属による短絡を防ぐことが可能でありかつ、実装基板に実装された後に過電圧が印加された際に隣接する他の半導体装置へのリーク電流を抑制することが可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置は、第１の導電型を有し、上面及び下面に熱酸化膜が形成され、前記下面に形成された前記熱酸化膜に互いに離間する第１の開口部及び第２の開口部が形成されており、前記下面に沿った第１の領域に形成されかつ前記第１の開口部において露出した前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域及び前記第１の領域内の前記下面に沿った第２の領域に形成されかつ前記第２の開口部において露出した前記第１の導電型を有する第２のウェル領域からなるダイオード構造部と、を有する単結晶シリコンからなる基板と、前記基板上に配され、半導体層を有する半導体素子と、前記熱酸化膜の下面に形成され、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極と、前記熱酸化膜の下面に形成され、前記第１の外部電極から離隔しかつ、前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極と、を含み、前記第２のウェル領域は、前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在していることを特徴としている。
また、本発明に係る半導体装置の製造方法は、第１の導電型を有する単結晶シリコンからなる基板を用意する工程と、前記基板の下面に沿った第１の領域に前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域を形成する第１の拡散工程と、前記第１の領域内の前記基板の前記下面に沿った第２の領域に前記第１の導電型を有する第２のウェル領域を形成する第２の拡散工程と、前記基板の前記下面に、前記第１のウェル領域を露出する第１の開口部及び前記第２のウェル領域を露出する第２の開口部を有する熱酸化膜を形成する熱酸化膜形成工程と、前記熱酸化膜の下面において、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極及び前記第１の外部電極から離隔しかつ前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極を形成する外部電極形成工程と、を含み、前記第２の拡散工程において、前記第２のウェル領域を前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在するように形成することを特徴としている。
以下に本発明の実施例について詳細に説明する。尚、以下の説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。尚、以下の説明において、「材料１／材料２」との記載は、材料１の上に材料２が積層された積層構造を示す。また、「材料１材料２」との記載は、材料１及び２による合金を示す。
図１は、実施例１に係る半導体装置１００の上面図を示している。また、図２は、図１の半導体装置１００のＡ－Ａ線における断面図を示している。
半導体装置１００は、上面に凹部としてのキャビティを有する複合基板１０と、複合基板１０のキャビティ底面である素子載置面１３に載置された半導体素子４０と、複合基板１０の上面上に複合基板１０のキャビティを覆うように形成された蓋部材５０と、を有する。また、半導体装置１００は、キャビティの底面から複合基板１０の下面まで貫通する複数の貫通孔１６を有する。また、半導体装置１００は、複合基板１０の底面に形成された一対の実装電極である第１の外部電極２１及び第２の外部電極２２と、複合基板１０の複数の貫通孔１６を充填しかつ第１の外部電極２１及び第２の外部電極２２と電気的に接続する複数の貫通電極３０と、を有する。また、半導体装置１００は、複合基板１０の内部において、当該複合基板１０の下面に沿った領域に形成されたダイオード構造部８０を有する。なお、図１においては、各要素の構造及び位置関係を明確にするために、蓋部材５０は省略している。また、図１においては、各要素の構造及び位置関係を明確にするために、半導体素子４０を破線で示している。
基板としての複合基板１０は、図２に示すように、例えば、主面が（１００）の結晶面となる第１の導電型の単結晶シリコン（Ｓｉ）からなる第１の基板１１と、第１の基板１１の上面上に形成された酸化シリコン（ＳｉＯ２）からなる埋め込み酸化膜（ＢＯＸ：Buried Oxide）１４と、主面が（１００）の結晶面となる単結晶シリコン（Ｓｉ）からなり第１の基板１１の上面上に埋め込み酸化膜１４を介して貼り合わせた第２の基板１２と、を有するＳＯＩ（Silicon On Insulator）基板である。
第１の基板１１は、例えば、Ｓｉにリン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物がドープされた第１の導電型としてのＮ型の半導体基板である。また、第１の基板１１は、例えば、キャリア密度が約１Ｅ１５ｃｍ－３となるようにＮ型不純物がドープされている。また、第１の基板１１は、例えば、約５０μｍの厚さを有する平板状の半導体基板である。
第２の基板１２は、例えば、ノンドープの単結晶Ｓｉからなる基板である。また、第２の基板１２は、例えば、約２５０μｍの厚さを有する基板である。また、第２の基板１２は、上面から下面まで貫通するように開口された上面開口部１５が形成されている。言い換えれば、複合基板１０は、上面に第２の基板１２の上面から第１の基板１１の上面まで貫通するように形成された上面開口部１５を有する。
上面開口部１５は、例えば、上面開口部１５の内側面が第２の基板１２の（１１１）の結晶面となるように、第２の基板１２の上面から下面に向けて開口面が窄むように形成されている。具体的には、上面開口部１５の内側面は、第１の基板１１の上面に対して約５４．７４°の角度で形成されている。
複合基板１０は、第１の基板１１と第２の基板１２の上面開口部１５とからなるキャビティを形成している。すなわち、第２の基板１２は、複合基板１０のキャビティの側壁部として機能する。また、第２の基板１２の上面開口部１５から露出している第１の基板１１の上面は、キャビティの底面でありかつ半導体素子４０が載置される素子載置面１３として機能する。
本実施例においては、第２の基板１２がノンドープの単結晶Ｓｉからなる基板である場合について説明するが、第２の基板１２が第１の基板１１と同様の導電型を有する半導体基板であってもよい。
上述の通り、半導体装置１００は、第１の導電型であるＮ型の導電性を有する単結晶シリコンからなる複合基板１０を含む。また、複合基板１０は、板状の第１の導電型を有する単結晶シリコンからなる第１の基板１１と、第１の基板１１上に配されかつ第１の基板１１の上面と共に凹部としてのキャビティを形成する内側面を有する上面開口部１５を備えた第２の基板１２とが貼り合わされて形成され、第１の基板１１の第２の基板１２の側の面には、埋め込み酸化膜１４が形成されている。
複数の貫通孔１６は、複合基板１０の下面に第１の基板１１の下面から素子載置面１３まで柱状に貫通するように形成されている。また、複数の貫通孔１６は、上面視においてキャビティの底面である素子載置面１３内の領域内の所定の領域に形成されている。さらに、複数の貫通孔１６は、当該所定の領域において規則的に配置されている。
熱酸化膜１７は、第１の基板１１の素子載置面１３、下面及び複数の貫通孔１６の内側面に第１の基板１１を被覆するように形成されている。また、熱酸化膜１８は、第２の基板１２の上面及び上面開口部１５の内側面に第２の基板１２を被覆するように形成されている。言い換えれば、複合基板１０には、上面及び下面に熱酸化膜１７及び１８が形成されている。
熱酸化膜１７及び１８の各々は、例えば、単結晶Ｓｉである第１の基板１１及び第２の基板１２に熱酸化処理を施して形成されたＳｉＯ２からなる酸化膜である。熱酸化膜１７及び１８の各々は、例えば、約０．５μｍの膜厚で形成されている。熱酸化膜１７及び１８の膜厚が小さい場合、特に第２の基板１２の上面においては、後述の蓋部材５０との接合層であるフリットガラス層６０との接合部において、クラック等の不具合が発生する可能性がある。
また、貫通孔１６の内側面に形成される熱酸化膜１７においても、同様にその膜厚が約０．５μｍの膜厚で形成されている。これにより、熱酸化膜１７及び１８は、複合基板１０の表面を絶縁している。言い換えれば、複合基板１０には、キャビティの底面から複合基板１０の裏面まで柱状に貫通しかつ内側面が熱酸化膜１７によって覆われている複数の貫通孔１６が形成されている。
また、本実施例においては、半導体装置１００は、ウェハ状の複合基板１０上に格子状に連続して複数の半導体装置１００を一括的に製造するウェハレベルパッケージ（ＷＬＰ：Wafer Level Package）の態様である。また、半導体装置１００は、前後左右に連続して配列されるように当該ウェハ上でマトリクス状に形成される。その後、ウェハをダイシングによって個片化し、複数の半導体装置１００を製造する。よって、半導体装置１００の外側面である第１の基板１１及び第２の基板１２の側面は、ダイシングによる切断面となる。従って、第１の基板１１及び第２の基板１２の各々の外側面には、熱酸化膜１７及び１８は形成されていない。なお、第１の基板１１及び第２の基板１２の各々の外側面には、ダイシング工程後に自然酸化によるＳｉＯ２膜が形成されているが、本説明においては自然酸化によるＳｉＯ２膜の図示は省略する。
複数の貫通電極３０の各々は、第１の基板１１の下面から複数の貫通孔１６を充填するようにかつ第１の基板１１の素子載置面１３から突出するように柱状に形成されている。また、複数の貫通電極３０は、例えば、第１の基板１１の下面からＣｕ層３１、Ｎｉ層３２及び金属接合層としてのＡｕＳｎ層３３の順に積層されて形成されている。言い換えれば、複数の貫通孔１６には、複合基板１０の複数の貫通孔１６を充填しかつキャビティの底面から突出した柱状の複数の貫通電極３０が形成されている。
Ｃｕ層３１は、例えば、複合基板１０の下面から約４９μｍの厚さで複数の貫通孔１６の各々の内部に充填されている。すなわち、Ｃｕ層３１は、第１の基板１１の下面から素子載置面１３よりも低い高さまで充填されるように形成されている。
Ｎｉ層３２は、例えば、Ｃｕ層３１の上面上に約１μｍの厚さで複数の貫通孔１６の各々の内部に充填されている。すなわち、Ｎｉ層３２は、図２に示すように、Ｎｉ層３２の上面と素子載置面１３の上面とが同一高さとなるように形成されている。
ＡｕＳｎ層３３は、Ｎｉ層３２の上面上に約５μｍの厚さで素子載置面１３の上面上より突出するように形成されている。すなわち、ＡｕＳｎ層３３は、図２に示すように、Ｎｉ層３２の上面形状に沿った上面形状を有するように形成されている。
ＡｕＳｎ層３３は、加熱処理されることで溶融し、後述の半導体素子４０の底面に形成されたアノード電極４２又はカソード電極４１と共晶接合する金属接合層として機能する。なお、Ｎｉ層３２は、Ｃｕ層３１とＡｕＳｎ層３３とが拡散混合することを抑制するバリア層として機能する。
なお、複数の貫通電極３０のＮｉ層３２は、後述の半導体素子４０との接合安定性を確保するため、その上面の高さ位置が第１の基板１１の素子載置面１３と同一又はそれよりも低い位置であることが好ましい。Ｎｉ層３２が素子載置面１３よりも高い位置にある場合、後述の半導体素子４０を接合させる際に当該半導体素子４０の電極とＮｉ層３２の接触等が発生し、半導体素子４０の接合安定性に影響を及ぼす可能性がある。
また、複数の貫通電極３０は、素子載置面１３に規則的に配置された複数の貫通孔１６の各々に形成され、複数の貫通電極３０の各々が半導体素子４０のカソード電極４１及びアノード電極４２と接合している。これにより、半導体素子４０のカソード電極４１及びアノード電極４２と複数の貫通電極３０の各々との間にボイドを発生することを防ぐことが可能となる。具体的には、半導体素子４０のカソード電極４１及びアノード電極４２を略同等の形状の上面形状を有する内部電極と面同士で接合させる場合、溶融したＡｕＳｎに気泡が閉じ込められ意図しないランダム位置にボイドが発生する可能性がある。
第１の外部電極２１及び第２の外部電極２２の各々は、例えば、複合基板１０の熱酸化膜１７側からチタン（Ｔｉ）／銅（Ｃｕ）／ニッケル（Ｎｉ）／金（Ａｕ）の順で積層された金属層からなる電極である。第１の外部電極２１及び第２の外部電極２２は、互いに離間しつつ複合基板１０の下面に形成された複数の貫通電極３０の各々を覆うように形成されている。第１の外部電極２１及び第２の外部電極２２と複数の貫通電極３０とは、複合基板１０の下面において電気的に接触している。すなわち、半導体装置１００は、下面の側が図示しない実装基板への実装面となり、第１の外部電極２１及び第２の外部電極２２は、当該実装基板への実装電極として機能する。
また、複数の貫通電極３０の各々は、複数の貫通孔１６の各々を充填するように形成されている。また、第１の外部電極２１及び第２の外部電極２２の各々は、複合基板１０の下面において複数の貫通電極３０の各々を覆うように形成されている。言い換えれば、複数の貫通電極３０は、半導体素子４０の一対の電極の各々と第１の外部電極２１及び第２の外部電極２２の各々とを電気的に接続する。
これにより、複合基板１０キャビティ内部は、複数の貫通孔１６を介した複合基板１０の下面の側に対して気密されている。
半導体素子４０は、素子載置面１３の上面上に載置されている。本実施例においては、半導体素子４０は、例えば、アルミニウム窒化ガリウム（ＡｌＧａＮ）系の半導体層を発光層とする深紫外線の光を放射する発光素子である。具体的には、窒化アルミニウム（ＡｌＮ）の基板上にＮ型のＡｌＧａＮ半導体層、ＡｌＧａＮ活性層及びＰ型のＡｌＧａＮ半導体層を積層させ、ＡｌＧａＮ活性層から深紫外線の光を放射する半導体素子である。本実施例においては、半導体素子４０の上面の側からＡｌＮ基板、Ｎ型のＡｌＧａＮ半導体層、ＡｌＧａＮ活性層及びＰ型のＡｌＧａＮ半導体層が形成されている。言い換えれば、半導体装置１００は、複合基板１０上に配され、半導体層を有する半導体素子４０を含む。また、半導体素子４０は、半導体層から紫外光を放射する発光素子である。
また、半導体素子４０は、Ｎ型のＡｌＧａＮ半導体層と電気的に接続された金属からなるカソード電極４１及びＰ型のＡｌＧａＮ半導体層と電気的に接続された金属からなるアノード電極４２が半導体素子４０の下面に形成されている。
カソード電極４１及びアノード電極４２は、露出面にＡｕからなる金属層が被覆されている。すなわち、半導体素子４０は、下面に一対の電極であるカソード電極４１及びアノード電極４２が形成されたフリップチップ接続の態様の半導体素子である。すなわち、半導体素子４０は、下面に一対の電極としてのカソード電極４１及びアノード電極４２を備える。
よって、半導体素子４０は、ＡｌＧａＮ活性層から放射される深紫外線の光がＡｌＮ基板を透過して半導体素子４０の上面から放射される。すなわち、半導体素子４０の上面であるＡｌＮ基板の上面が半導体素子４０の光取り出し面として機能し、カソード電極４１及びアノード電極４２が形成された下面が複合基板１０への実装面として機能する。
また、半導体素子４０は、カソード電極４１及びアノード電極４２の各々が複数の貫通電極３０の各々の上面上に載架されるように接合されている。具体的には、半導体素子４０のカソード電極４１及びアノード電極４２の各々と貫通電極３０の各々のＡｕＳｎ層３３とが接合されている。半導体素子４０は、図２に示すように、カソード電極４１が貫通電極３０を介して第１の外部電極２１と電気的に接続されており、アノード電極４２が貫通電極３０を介して第２の外部電極２２と電気的に接続されている。すなわち、半導体装置１００は、第１の外部電極２１がカソード実装電極（負極）として機能し、第２の外部電極２２がアノード実装電極（正極）として機能する。
本実施例においては、半導体素子４０は、ＡｌＧａＮ活性層から紫外光を放射する発光素子である。半導体素子４０は、アノード電極４２からカソード電極４１の方向（順方向電位）に６Ｖ以上の電圧値を印加して駆動する。
蓋部材５０は、複合基板１０の上面に複合基板１０のキャビティを覆うように配されている。蓋部材５０は、例えば、ＳｉＯ２を主原料とし、半導体素子４０から放射される深紫外線を透過する深紫外線透過ガラスである。蓋部材５０の熱膨張係数は、例えば、３×１０－６／℃以上５×１０－６／℃以下であり、単結晶Ｓｉである第１の基板１１及び第２の基板１２の熱膨張係数（３．９×１０－６／℃）と整合するように形成されている。
また、蓋部材５０は、フリットガラス層６０を介して複合基板１０の上面と接合されている。言い換えれば、半導体装置１００は、複合基板１０の上面にフリットガラス層６０を介して接合されたガラスからなる蓋部材５０をさらに含む。
フリットガラス層６０は、例えば、粉体状のフリットガラスを含むペーストを原料としたガラス状の接合層である。フリットガラス層６０は、原料であるペーストが蓋部材５０の第２の基板１２の上面に対向する面に複合基板１０のキャビティの周囲を囲繞するように予め塗布されている。また、ペーストが塗布された蓋部材５０は、複合基板１０との接合前に約５００℃で仮焼されている。
フリットガラス層６０は、例えば、ＳｉＯ２を主原料としたガラスである。フリットガラス層６０は、複合基板１０のキャビティの周囲を囲繞するフリットガラス層６０を加熱して溶融させることで蓋部材５０と第２の基板１２とを接合している。また、フリットガラス層６０は、後述するレーザによって局所的にかつ短時間で加熱することで溶融されて蓋部材５０と第２の基板１２とを接合する。
蓋部材５０がフリットガラス層６０を介して第２の基板１２の上面と接合されることにより、複合基板１０のキャビティ内部は、蓋部材５０及びフリットガラス層６０を介した複合基板１０の上面の側に対して気密されている。すなわち、半導体装置１００は、第１の基板１１及び第２の基板１２によって形成されたキャビティの内部が気密に封止された収容空間ＨＳを有する。また、収容空間ＨＳには、例えば、紫外光で変質しない窒素（Ｎ２）ガス等の封止ガスが充填されている。
また、蓋部材５０及びフリットガラス層６０は、複合基板１０と同様に、ウェハ状の蓋部材５０の複合基板１０と対向する面に格子状に連続してフリットガラス層６０が形成されている。すなわち、蓋部材５０は、半導体装置１００の製造時において、複合基板１０上に格子状に形成された複数のキャビティを一括的に覆うようにフリットガラス層６０を介して接合されている。また、蓋部材５０は、製造時のダイシング工程において、複合基板１０と同時に切断される。よって、半導体装置１００は、複合基板１０にウェハ状の複合基板１０を用いることにより、ウェハ上に半導体装置１００を格子状に形成するウェハレベルパッケージ（ＷＬＰ：Wafer Level Package）として製造することが可能となる。
従来においては、個々のＡｌＮからなる基板を用い、当該基板を１つずつ気密封止する必要があったため、製造時のタクトやコストに難点があった。本実施例においては、半導体装置１００は、ウェハ状の複合基板１０上に格子状にキャビティを形成し、フリットガラス層６０を形成した蓋部材５０で一括に気密封止した後、ダイシングによる個片化をすることが可能となる。これにより、半導体装置１００は、製造時のタクトやコストを向上させることが可能となる。
また、従来においては、ＡｌＮ基板と蓋部材とをＡｕＳｎによる共晶接合を用いて気密封止を行っていた。そのため、半導体装置は素子載置部への半導体素子の接合及びＡｌＮ基板への蓋部材の接合の２度にわたってＡｕＳｎによる共晶接合を行っていた。この際、気密封止時である蓋部材の接合時の２度目のＡｕＳｎ共晶接合時に、半導体素子を接合させたＡｕＳｎが再溶融して半導体素子の載置位置のずれ等の製造不良が発生する可能性があった。
本実施例においては、半導体装置１００は、製造時にＡｕＳｎによる共晶接合を行う箇所が半導体素子４０の接合のみでありかつ、蓋部材５０をフリットガラス層６０のレーザによって局所的にかつ短時間の加熱を行う。これにより、蓋部材５０と複合基板１０との接合時に半導体素子４０と複数の貫通電極３０の各々とのＡｕＳｎによる共晶接合層の再溶融を防止することができる。従って、半導体装置１００は、製造時のＡｕＳｎの再溶融による半導体素子の載置位置のずれ等の製造不良を防止することが可能となる。
ダイオード構造部８０は、第１の基板１１内の下面に沿った領域に複数の貫通孔１６と離間するように形成されている。ダイオード構造部８０は、例えば、第１の基板１１の下面において、第１の外部電極２１及び第２の外部電極２２に亘る第１の領域に第１の基板１１の下面の側からホウ素（Ｂ）等のＰ型不純物が拡散された第２の導電型である第１のウェル領域としてのＰ型ウェル領域８１を有する。また、ダイオード構造部８０は、例えば、第１の基板１１の下面において、第１の領域内の第２の領域に第１の基板１１の下面の側からリン（Ｐ）等のＮ型不純物が拡散された第１の導電型である第２のウェル領域としてのＮ＋型ウェル領域８２を有する。
また、Ｐ型ウェル領域８１の下面に形成されている熱酸化膜１７は、Ｐ型ウェル領域８１の下面まで貫通するように開口された第１の開口部ＯＰ１が形成されている。また、第１の開口部ＯＰ１には、第１の外部電極２１が充填されるように形成されている。すなわち、第１の開口部ＯＰ１において、Ｐ型ウェル領域８１と第１の外部電極２１とが電気的に接触している。
また、Ｎ＋型ウェル領域８２の下面に形成されている熱酸化膜１７は、Ｎ＋型ウェル領域８２の下面まで貫通するように開口された第２の開口部ＯＰ２が形成されている。また、第２の開口部ＯＰ２には、第２の外部電極２２が充填されるように形成されている。すなわち、第２の開口部ＯＰ２において、Ｎ＋型ウェル領域８２と第２の外部電極２２とが電気的に接触している。言い換えれば、半導体装置１００は、複合基板１０の下面に形成された熱酸化膜１７に互いに離間する第１の開口部ＯＰ１及び第２の開口部ＯＰ２が形成されており、複合基板１０の下面に沿った第１の領域に形成されかつ第１の開口部ＯＰ１において露出した第１の導電型とは異なる第２の導電型を有する第１のウェル領域としてのＰ型ウェル領域８１及び第１の領域内の下面に沿った第２の領域に形成されかつ第２の開口部ＯＰ２において露出した第１の導電型を有する第２のウェル領域としてのＮ＋型ウェル領域８２からなるダイオード構造部８０を含む。
従って、ダイオード構造部８０は、Ｎ型半導体基板である第１の基板１１の内部において、第１の外部電極２１及び第２の外部電極２２の間に形成されたＰ型ウェル領域８１及びＮ＋型ウェル領域８２からなるｐｎ接合ダイオードである。
第１の外部電極２１は、半導体素子４０のカソード電極４１及びダイオード構造部８０のアノードであるＰ型ウェル領域８１に接続されている。また、第２の外部電極２２は、半導体素子４０のアノード電極４２及びダイオード構造部８０のカソードであるＮ＋型ウェル領域８２に接続されている。すなわち、ダイオード構造部８０は、第１の外部電極２１及び第２の外部電極２２の間で半導体素子４０と並列にかつ逆極性に接続されたツェナーダイオードとして機能する。言い換えれば、半導体装置１００は、熱酸化膜１７の下面に形成され、第１の開口部ＯＰ１にてＰ型ウェル領域８１と接する第１の外部電極２１と、熱酸化膜１７の下面に形成され、第１の外部電極２１から離隔しかつ、第２の開口部ＯＰ２にてＮ＋型ウェル領域８２と接する第２の外部電極２２と、を含む。
また、Ｐ型ウェル領域８１は、第１の基板１１の下面の側からキャリア密度が約１Ｅ１７ｃｍ－３となるようにＰ型不純物であるホウ素が拡散されている。また、Ｎ＋型ウェル領域８２は、第１の基板１１の下面の側からキャリア密度が約１Ｅ１９ｃｍ－３となるようにＮ型不純物であるリンが拡散されている。すなわち、ダイオード構造部８０は、Ｐ型ウェル領域８１よりもＮ＋型ウェル領域８２の方がキャリア密度が高い片側階段接合の構造を有するツェナーダイオードである。
ダイオード構造部８０は、半導体素子４０に外部から、例えば、静電気等の過電圧が印加された場合に、半導体素子４０を保護するように動作する。具体的には、第２の外部電極２２から第１の外部電極２１の方向（順方向電位）に静電気による過電圧が印加された際に、ダイオード構造部８０はカソードであるＮ＋型ウェル領域８２からアノードであるＰ型ウェル領域８１の方向に電流を流す。これにより、ダイオード構造部８０は、半導体素子４０の電位を一定に保ち、半導体素子４０を保護することが可能となる。
半導体素子４０は、上述の通り、アノード電極４２及びカソード電極４１に６Ｖ以上の電圧値を印加して駆動する半導体素子である。すなわち、片側階段接合の構造を有するダイオード構造部８０は、過電圧が印加された際に電子なだれ降伏（アバランシェ降伏）が優位的に作用するツェナーダイオードである。すなわち、ダイオード構造部８０は、ツェナーダイオード又はアバランシェダイオードである。
このように、本実施例においては、ツェナーダイオードをダイオード構造部８０として半導体装置１００の複合基板１０の内部に形成する。これにより、複合基板１０の凹部であるキャビティ内に半導体素子４０と個別半導体のツェナーダイオードとを並置することなく、半導体素子４０とツェナーダイオードとしてのダイオード構造部８０とを備えることが可能となる。よって、複合基板１０のキャビティ底面の面積を小さくすることができ、半導体装置１００の外形も小さくすることが可能となる。発明者らの検証によれば、本実施例の半導体装置１００は、個別半導体のツェナーダイオードと半導体素子４０とをキャビティ内に並置する構造の半導体装置に比べ、半導体装置１００の搭載面積（下面面積）を約５０％低減することが可能となった。
また、本実施例においては、半導体素子４０は半導体層から紫外光を放射する発光素子である。ツェナーダイオードをダイオード構造部８０として半導体装置１００の複合基板１０の内部に形成することにより、半導体素子４０をキャビティの中央に載置することが可能となる。これにより、半導体素子４０から放射された光が上面開口部１５の内側面に均一に照射され、半導体装置１００から出光する光の輝度ムラや出光方向のずれを抑制することが可能となる。また、キャビティ内に半導体素子４０と個別半導体のツェナーダイオードとを並置する場合と比べ、半導体素子４０から放射された光が個別半導体のツェナーダイオードによる遮光及び吸光されることがないため、半導体装置１００の光取り出し効率を向上させることが可能となる。発明者らの検証によれば、本実施例の半導体装置１００は、個別半導体のツェナーダイオードと半導体素子４０とをキャビティ内に並置する構造の半導体装置に比べ、半導体装置１００の光出力を約１４％向上させることが可能となった。
また、本実施例においては、半導体装置１００は、ウェハ状の複合基板１０上に格子状に連続して複数の半導体装置１００を一括的に製造するウェハレベルパッケージ（ＷＬＰ：Wafer Level Package）の態様である。すなわち、ダイオード構造部８０は、ウェハ状の複合基板１０の各々の半導体装置１００の製造領域の下面に一括的に形成される。これにより、本実施例の半導体装置１００は、個別半導体のツェナーダイオードと半導体素子４０とをキャビティ内に並置する構造の半導体装置に比べ、個別半導体のツェナーダイオードのダイシング工程、ダイボンド工程等を省略することが可能となる。よって、本実施例の半導体装置１００は、生産性を向上させかつ、製造コストを低減させることが可能となる。
図３は、実施例１に係る半導体装置１００の複数の貫通電極３０の構造を示す素子載置面１３の上面の拡大図である。尚、図３においては、複数の貫通電極３０の構造を及び位置関係を明確にするために、半導体素子４０、カソード電極４１、アノード電極４２及びダイオード構造部８０を破線にて示している。
図３に示す通り、複数の貫通電極３０の各々は、半導体素子４０のカソード電極４１及びアノード電極４２の各々が載置される領域に形成されている。また、複数の貫通電極３０の各々は、ダイオード構造部８０が形成されている領域とはそれぞれ離間するように形成されている。すなわち、複数の貫通電極３０とダイオード構造部８０とは、複数の貫通孔１６の内側面に形成されている熱酸化膜１７によって絶縁されている。
複数の貫通電極３０の各々は、例えば、直径が３０μｍの円柱状に形成されている。半導体素子４０は、カソード電極４１及びアノード電極４２の各々の１の電極面に対して、複数の貫通電極３０が接合されている。
仮に、素子載置面１３に半導体素子４０のカソード電極４１及びアノード電極４２と同等の形状の内部電極を形成する場合、当該内部電極とカソード電極４１又はアノード電極４２とは互いに１つの面同士でＡｕＳｎ接合がなされる。この場合、内部電極とカソード電極４１又はアノード電極４２の接合面において、ＡｕＳｎの接合層内部に予測できない又は制御できないボイドが発生する可能性がある。このボイドによって、製造後の半導体素子の駆動時の発熱時に接合層のクラック等の信頼性に影響を及ぼす恐れがある。
本実施例においては、複数の貫通電極３０の各々は互いに離間されるように形成されている。また、半導体素子４０は、当該複数の貫通電極３０の各々の上面を載架するように接合されている。これにより、半導体素子４０と複数の貫通電極３０との接合界面に予測できない又は制御できないボイドの発生を抑制することができ、半導体装置１００の製造後に半導体素子４０と複数の貫通電極３０の各々の接合部のボイドによる信頼性への影響を低減することが可能となる。
また、図３に示すように、複数の貫通電極３０は、キャビティの底面において、各々が正三角形格子の格子点上に配されている。また、複数の貫通電極３０の各々は、例えば、直径が３０μｍの円柱で形成されかつ、隣り合う貫通電極３０の中心点同士の距離が６０μｍとなるように配置されている。上記のような配置で複数の貫通電極３０を配することにより、複数の貫通電極３０の各々は、１の貫通電極３０とその周囲に配置された他の貫通電極３０との離間する距離が統一されるように配置されている。
仮に、複数の貫通電極３０が正方形格子の格子点上に配されたマトリクス状に形成されていた場合、上面視において１の貫通電極３０と上下左右に配置される他の貫通電極３０とは離間距離が等距離となる。しかし、１の貫通電極３０の斜め方向に配置される他の貫通電極３０との距離は異なる。これにより、半導体素子４０の接合時や半導体素子４０の駆動時等の発熱時等に、素子載置面１３の上面の面内にかかる応力に偏りが生じ、第１の基板１１に微小なクラック等が発生してキャビティ内の気密が破れる可能性がある。
本実施例においては、上記に通り、複数の貫通電極３０の各々は、正三角形格子の格子点上に配置されている。これにより、半導体素子４０の接合時や半導体素子４０の駆動時の発熱時等において、素子載置面１３の上面の面内にかかる応力が一様となる故、第１の基板１１のクラック等を抑制することが可能となる。
また、本実施例のように、複数の貫通電極３０の各々を正三角形格子の格子点上に配置することにより、複数の貫通電極３０は、マトリクス状に複数の貫通電極３０を配置するよりも多い数量の複数の貫通電極３０を形成することが可能となる。これにより、半導体素子４０の駆動時の発熱をより多く実装基板へ放熱することが可能となる。発明者らの検証によれば、本実施例のように複数の貫通電極３０の各々を正三角形格子の格子点上に配置することにより、マトリクス状に複数の貫通電極３０を配置するよりも１．２倍多数量の複数の貫通電極３０を配置することが可能となる。
図４は、図２に示したフリットガラス層６０と第２の基板１２の接合部ＣＡの拡大図である。
上述の通り、複合基板１０は、フリットガラス層６０を介して蓋部材５０と接合されている。また、第２の基板１２の上面上には、熱酸化膜１８が形成されている。この時、フリットガラス層６０と第２の基板１２との間には、上方から順にフリットガラス層６０と、熱酸化膜１８とが相互に拡散した反応層としての相互拡散層７０と、残存熱酸化膜１８Ｒと、が形成されている。言い換えれば、複合基板１０とフリットガラス層６０との接合部分において、複合基板１０とフリットガラス層６０の間には、複合基板１０の表面から熱酸化膜１８の残存熱酸化膜１８Ｒと、熱酸化膜１８とフリットガラス層６０との反応層である相互拡散層７０とが順に形成されている。
相互拡散層７０は、フリットガラス層６０を加熱して溶融させることで第２の基板１２の上面上に形成された熱酸化膜１８のＳｉＯ２とフリットガラス層６０のＳｉＯ２とが相互拡散をすることで形成される。すなわち、フリットガラス層６０の接合部においては、第２の基板１２の上面から順に残存熱酸化膜１８Ｒ、相互拡散層７０、フリットガラス層６０が積層された構造となる。また、熱酸化膜１８は、熱酸化処理において、熱酸化膜１８の膜厚（Ｔ１）が約０．５μｍの膜厚で形成されている。
残存熱酸化膜１８Ｒの膜厚（Ｔ２）は、熱酸化膜１８の膜厚（Ｔ１）の０．５倍以上の膜厚が残存することが好ましい。すなわち、残存熱酸化膜１８Ｒの膜厚（Ｔ２）は、０．２５μｍ以上の膜厚で残存することが好ましい。残存熱酸化膜１８Ｒは、熱酸化膜１８の膜厚を約０．５μｍとすることにより、熱処理後の残存熱酸化膜１８Ｒの残存を確実なものとすることができる。
残存熱酸化膜１８Ｒの膜厚（Ｔ２）が薄い場合又は残存熱酸化膜１８Ｒが形成されない場合、相互拡散層７０の下端近傍にクラックが生じ、収容空間ＨＳの気密封止が破られる可能性がある。
熱酸化膜１８は、熱酸化処理によって単結晶Ｓｉである第２の基板１２の表面から酸素が拡散されＳｉＯ２膜として形成される。そのため、熱酸化膜１８は、熱酸化膜１８の上面から第２の基板１２の上面に至るまで一様に完全なＳｉＯ２として形成されておらず、熱酸化膜１８から下方に向かうに従ってＳｉＯ２の酸素欠損量が上昇しつつ単結晶Ｓｉの結晶性に近づいていく。言い換えれば、第２の基板１２の上面から上方に向けてＳｉに対するＳｉＯ２の存在比が上昇しかつ、Ｓｉ結晶性も失われていく。すなわち、第２の基板１２の表面近傍の熱酸化膜１８は、Ｓｉの結晶性を一部有しかつＳｉとＳｉＯ２とが混在している。
また、熱酸化膜１８とフリットガラス層６０との相互拡散層７０は、アモルファス構造のＳｉＯ２である。すなわち、残存熱酸化膜１８Ｒの膜厚（Ｔ２）が薄い場合、残存熱酸化膜１８Ｒの上端においては、Ｓｉとその結晶性を一部有する可能性がある。
仮に、アモルファス構造を有するＳｉＯ２層とＳｉとその結晶性を一部含むＳｉＯ２層を接合させた場合、その接合界面において原子の配列が急激に変化する。この場合、当該接合界面の接合強度が低いことが予想される。これにより、半導体素子４０の駆動時の発熱等により当該接合界面に応力が生じた場合、当該接合界面にクラックが生じて収容空間ＨＳの気密封止が破られる可能性がある。これに対して、十分にアモルファス構造化させたＳｉＯ２層同士を接合させた場合、両者とも結晶性は持たないため、原子配列の急激な変化は生じない故、発熱時等に応力が生じにくい。すなわち、残存熱酸化膜１８Ｒは、第２の基板１２及び相互拡散層７０の間の格子不整合を緩和するバッファ層として機能する。
よって、残存熱酸化膜１８Ｒは、十分にアモルファス構造となったＳｉＯ２となる以上の膜厚と推測される０．２５μｍ以上の膜厚で残存することにより、複合基板１０と蓋部材５０とは、フリットガラス層６０を介して高い接合強度で接合することが可能となる。
すなわち、残存熱酸化膜１８Ｒは、単結晶シリコンである第２の基板１２とアモルファス構造のＳｉＯ２であるフリットガラス層６０との結晶構造の差による内部応力を緩和するバッファ層として機能する。なお、残存熱酸化膜１８Ｒの膜厚（Ｔ２）は、十分にアモルファス構造となったＳｉＯ２となる以上の膜厚であればよい。
上記のように、フリットガラス層６０と第２の基板１２の接合部において、第２の基板１２の上面から残存熱酸化膜１８Ｒ、相互拡散層７０、フリットガラス層６０の順で層が形成されることにより、収容空間ＨＳの高い気密性を保持することが可能となる。発明者らの検証によれば、半導体装置１００の収容空間ＨＳは、日本産業規格ＪＩＳ－Ｚ２３３１にて規定されたヘリウム（Ｈｅ）リーク試験において、従来製品であるＡｌＮ基板と、ＡｌＮ基板と蓋部材をＡｕＳｎにて接合させた製品と同等以上の気密性を得ることができた。
図５は、図２に示したダイオード構造部８０を示すＺＤ部の拡大図である。
上述の通り、ダイオード構造部８０は、第１の基板１１の内部の下面に沿った領域に形成されている。また、第１の基板１１の下面には、ウェット熱酸化処理によって形成された熱酸化膜１７が形成されている。また、熱酸化膜１７の下面には、互いに離間するように形成された一対の外部電極である第１の外部電極２１及び第２の外部電極２２が形成されている。
また、ダイオード構造部８０は、第１の基板１１の下面において、第１の外部電極２１及び第２の外部電極２２に亘った領域に形成されたＰ型ウェル領域８１と、Ｐ型ウェル領域８１内に形成されたＮ＋型ウェル領域８２と、からなる。
また、Ｐ型ウェル領域８１は、第１の基板１１の下面に沿った領域において、不純物であるホウ素が当該領域に偏析した高濃度ウェル領域としてのＰ＋偏析層８１Ｈを有する。Ｐ＋偏析層８１Ｈは、例えば、第１の基板１１の下面から約数ｎｍ～１０数ｎｍの厚みで形成されている。また、Ｐ＋偏析層８１Ｈは、例えば、キャリア密度が約１Ｅ１９ｃｍ－３となるように不純物であるホウ素が偏析している。言い換えれば、Ｐ型ウェル領域８１は、第１の開口部ＯＰ１に面した１の領域に他の領域よりもキャリア密度の高いＰ＋偏析層８１Ｈを有する。
また、第１の基板１１の下面に形成された熱酸化膜１７には、Ｐ型ウェル領域８１と第１の外部電極２１とが重なり合う領域のうちの一部が熱酸化膜１７の下面からＰ型ウェル領域８１の下面まで貫通するように開口された第１の開口部ＯＰ１が形成されている。また、熱酸化膜１７には、Ｎ＋型ウェル領域８２と第２の外部電極２２とが重なり合う領域のうちの一部が熱酸化膜１７の下面からＮ＋型ウェル領域８２の下面まで貫通するように除去された第２の開口部ＯＰ２が形成されている。すなわち、Ｐ型ウェル領域８１のＰ＋偏析層８１Ｈは第１の開口部ＯＰ１においてその下面が露出しており、Ｎ＋型ウェル領域８２は第２の開口部ＯＰ２においてその下面が露出している。
第１の外部電極２１は、熱酸化膜１７の下面において、第１の開口部ＯＰ１を含む領域に形成されている。また、第２の外部電極２２は、熱酸化膜１７の下面において、第２の開口部ＯＰ２を含む領域に形成されている。第１の外部電極２１及び第２の外部電極２２は、熱酸化膜１７の下面の側からチタン（Ｔｉ）からなるＴｉシード層２１Ａ及び２２Ａ、銅（Ｃｕ）からなるＣｕシード層２１Ｂ及び２２Ｂ、ニッケル（Ｎｉ）からなるＮｉめっき層２１Ｃ及び２２Ｃ、金錫（ＡｕＳｎ）合金からなるＡｕＳｎめっき層２１Ｄ及び２２Ｄが順に積層されて形成されている。また、第１の開口部ＯＰ１及び第２の開口部ＯＰ２において、Ｔｉシード層２１Ａ及び２２Ａは、Ｐ＋偏析層８１Ｈの下面の露出面、Ｎ＋型ウェル領域８２の下面の露出面を覆うように形成されている。
すなわち、第１の外部電極２１は、第１の開口部ＯＰ１において、Ｔｉシード層２１ＡとＰ＋偏析層８１Ｈとが電気的に接触する第１のコンタクト部Ｃ１を形成する。また、第２の外部電極２２は、第２の開口部ＯＰ２において、Ｔｉシード層２２ＡとＮ＋型ウェル領域８２とが電気的に接触する第１のコンタクト部Ｃ１を形成する。言い換えれば、第１の外部電極２１及び第２の外部電極２２の各々は、第１の開口部ＯＰ１及び第２の開口部ＯＰ２において、複合基板１０の下面からＴｉシード層２１Ａ及び２２Ａ、Ｃｕシード層２１Ｂ及び２２Ｂ、Ｎｉめっき層２１Ｃ及び２２Ｃがこの順に積層されている。
通常、Ｐ型半導体、特にキャリア密度が約１Ｅ１７ｃｍ－３のＰ型半導体とＴｉ等の金属層との間でオーミック接触をなすように接合させる場合、当該Ｐ型半導体と金属層とを接合界面で合金化させるように加熱処理又はレーザ照射処理等を施してオーミック接触させる。
本実施例においては、Ｐ型ウェル領域８１は、Ｐ型ウェル領域８１とＴｉシード層２１Ａとの接触領域において、キャリア密度が約１Ｅ１９ｃｍ－３のＰ＋偏析層８１Ｈが約数ｎｍ～１０数ｎｍの厚みで形成されている。これにより、Ｐ＋偏析層８１ＨとＴｉシード層２１Ａの間の空乏層の幅を小さくすることができ、Ｐ＋偏析層８１ＨとＴｉシード層２１Ａの間の空乏層でトンネル効果を起こすことにより、オーミック接触を実現することが可能である。
具体的には、Ｐ型ウェル領域８１に不純物として含まれるホウ素は、単結晶シリコンの内部においてその偏析係数が０．８と、半導体に用いられる不純物の中では大きい部類に入る。そのため、Ｐ型ウェル領域８１に含まれるホウ素は、後述の製造方法において複数回処理されるウェット熱酸化（約９５０℃）による熱酸化膜形成工程において熱酸化膜１７の界面近傍に偏析し、Ｐ＋偏析層８１Ｈを形成する。これにより、第１のコンタクト部Ｃ１において、キャリア密度の高いＰ＋偏析層８１ＨとＴｉシード層２１Ａとが接合され、オーミック接触を実現することが可能となる。
発明者らによれば、本実施例のダイオード構造部８０に７Ｖの逆電圧（第２の外部電極２２から第１の外部電極２１の方向の電圧）を印加した際に、ダイオード構造部８０に流れるリーク電流が９４ｎＡと小さいリーク電流であることを確認した。すなわち、ダイオード構造部８０は、Ｐ型ウェル領域８１とＮ＋型ウェル領域８２との良好なＰＮ接合が得られかつ、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２において良好なオーミック接触が得られていることを示した。
なお、Ｎ＋型ウェル領域８２のキャリア密度は、約１Ｅ１９ｃｍ－３であるため、Ｔｉシード層２１Ａとオーミック接触を実現することが可能である。
また、ダイオード構造部８０の動作時において、キャリアの移動は第１の外部電極２１に電気的に接触したＰ型ウェル領域８１と第２の外部電極２２に電気的に接触したＮ＋型ウェル領域８２との間で行われる。Ｐ型ウェル領域８１とＮ型半導体基板である第１の基板１１との接合界面においては、内部電場による空乏層が形成されている。すなわち、第１の基板１１は、Ｐ型ウェル領域８１と実質絶縁されかつ電気的にフローティング状態となっている。これにより、半導体装置１００は、実装基板上で過電圧が印加された際に、第１の基板１１の側面から当該実装基板上の隣接する他の半導体装置へのリーク電流を抑制することが可能となる。
また、一対の実装電極である第１の外部電極２１及び第２の外部電極２２の電極間距離Ｄ１は、例えば、約０．５ｍｍである。第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の各々は、第１の外部電極２１及び第２の外部電極２２の各々の対抗する辺から第１の外部電極２１及び第２の外部電極２２の各々の内方に位置するように形成される。第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の各々の間の距離Ｄ２は、例えば、０．７ｍｍである。
第１の外部電極２１及び第２の外部電極２２の電極間において、ダイオード構造部８０は熱酸化膜１７によって覆われている。すなわち、ダイオード構造部８０は、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２を除く領域において熱酸化膜１７によって絶縁されている。従って、半導体装置１００は、実装基板に実装する際に、第１の外部電極２１及び第２の外部電極２２をＡｕＳｎ又ははんだ等の溶融金属を用いて接合する場合においても、ダイオード構造部８０へのリーク電流を抑制することが可能となる。
また、上述の通り、半導体素子４０は、６Ｖ以上の電圧値を印加して駆動する発光素子である。そのため、ダイオード構造部８０は、半導体素子４０の駆動電圧の電圧印加方向と逆方向に２倍以上の電圧値の降伏電圧を有することが好ましい。
本実施例において、ダイオード構造部８０は、Ｐ型ウェル領域８１と、当該Ｐ型ウェル領域８１よりもキャリア密度の高いＮ＋型ウェル領域８２と、からなる片側階段接合の構造を有するツェナーダイオードである。ダイオード構造部８０は、片側階段接合の構造を有することにより、アバランシェ降伏が優位的に作用するツェナーダイオードとなり、高い降伏電圧を確保することが可能となる。
また、本実施例においては、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の間において、Ｎ＋型ウェル領域８２を第２のコンタクト部Ｃ２から第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の中間よりも第１のコンタクト部Ｃ１の側まで延在するように形成されている。言い換えれば、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の間におけるＮ＋型ウェル領域８２の幅Ｄ３は、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の各々の間の距離Ｄ２の０．５倍以上の幅で形成されている。言い換えれば、Ｎ＋型ウェル領域８２は、複合基板１０の下面に沿って、第１の開口部ＯＰ１及び第２の開口部ＯＰ２の中間線を越えて第１の開口部ＯＰ１の側にまで延在している。
これにより、ダイオード構造部８０がアバランシェ降伏を起こす電圧（耐圧）を高くすることが可能となる。発明者らによれば、本実施例のダイオード構造部８０に逆電圧（第２の外部電極２２から第１の外部電極２１の方向の電圧）を印加した際に、－３３．５Ｖの降伏電圧を得ることが可能であることを検証した。
次に、図６～８及び図９～２４を用いて、本願の実施例１に係る半導体装置１００の製造手順について説明する。
図６～８は、本発明の実施例１に係る半導体装置１００の製造フローを示す図である。また、図９～２４は、図６～８に示す製造手順の各ステップにおける半導体装置１００の断面図を示す。図９～２４においては、図２と同様に、図１に示したＡ－Ａ線における断面を用いて説明する。なお、本実施例においては、上述の通り、半導体装置１００は、ウェハ状の複合基板１０上に半導体装置１００を格子状に形成するＷＬＰである。よって、複合基板１０は、ウェハ状の複合基板１０上において格子状の所定の分割ラインＣＬによって画定された複数の素子載置領域Ｒ１を有する。すなわち、以下に説明する各ステップの処理は、ウェハ状の複合基板１０上に格子状に連続してなされている。また、以下の各ステップの処理の説明においては、基本的に１の素子載置領域Ｒ１に対して処理を行う場合にて説明する。
まず、図９に示すように、単結晶Ｓｉからなる第１の基板１１にＳｉＯ２からなる埋め込み酸化膜１４を介して単結晶Ｓｉからなる第２の基板１２が貼り合わされた複合基板１０を準備する基板を用意する工程を行う（ステップＳ１０１：基板準備工程）。なお、第１の基板１１の上面及び第２の基板１２の下面には、熱酸化膜１７Ａ及び１８Ａが形成されている。言い換えれば、半導体装置１００の製造方法は、第１の導電型を有する単結晶シリコンからなる第１の基板１１を含む複合基板１０を用意する工程を含む。
次に、図１０に示すように、複合基板１０の下面に沿った第１の領域にホウ素を拡散させ、Ｐ型ウェル領域８１を形成する第１の拡散工程を行う（ステップＳ１０２：第１拡散工程）。本ステップにおいては、まず、複合基板１０の下面に形成された熱酸化膜１７Ａの第１の領域を下面の側からバッファードフッ酸（ＢＨＦ）を用いてエッチングし、第１の領域に第１の基板１１の下面を露出させる。次に、例えば、複合基板１０の下面に窒素雰囲気下にて９００℃、１ｈでボロンシリケートガラス（ＢＳＧ）を形成して第１の基板１１の第１の領域にホウ素を付着させる。その後、ＢＳＧ及び熱酸化膜１７Ａ並びに１８Ａを除去し、窒素雰囲気下にて１１００℃、２．５ｈのドライブイン熱処理を行いホウ素を第１の基板１１の内部に拡散させる。言い換えれば、半導体装置１００の製造方法は、複合基板１０の下面に沿った第１の領域に第１の導電型とは異なる第２の導電型を有するＰ型ウェル領域８１を形成する第１の拡散工程を含む。また、第１の拡散工程において、第１の領域の複合基板１０の下面にボロンシリケートガラスを形成してホウ素を第１の基板１１の内部に固相拡散させる。
なお、本実施例においては、第１の基板１１の第１の領域にＢＳＧを形成する固相拡散を用いる場合について説明するが、ホウ素を第１の基板１１に拡散させる方法はこれに限定されない。例えば、第１の領域の下方からホウ素イオンを注入するイオン注入法等の他の拡散方法を用いてもよい。
次に、図１１に示すように、第１の基板１１の下面及び第２の基板１２の上面に熱酸化膜１７Ｂ及び１８Ｂを形成する（ステップＳ１０３：第１熱酸化工程）。本ステップにおいては、Ｐ型ウェル領域８１が形成されたウェハを酸素（Ｏ２）及び水（Ｈ２Ｏ）雰囲気下にて９５０℃、２．５ｈのウェット熱酸化処理を施して熱酸化膜１７Ｂ及び１８Ｂを形成する。
次に、図１２に示すように、第１の領域の複合基板１０の下面に沿った第２の領域にリンを拡散させ、Ｎ＋型ウェル領域８２を形成する第２の拡散工程を行う（ステップＳ１０４：第２拡散工程）。本ステップにおいては、まず、複合基板１０の下面に形成された熱酸化膜１７Ｂの第２の領域を下面の側からＢＨＦを用いてエッチングし、第２の領域にＰ型ウェル領域８１の下面を露出させる。次に、例えば、複合基板１０の下面に窒素雰囲気下にて９００℃、１ｈでリンシリケートガラス（ＰＳＧ）を形成してＰ型ウェル領域８１内の第２の領域にリンを付着させる。その後、ＰＳＧ及び熱酸化膜１７Ｂ並びに１８Ｂを除去し、窒素雰囲気下にて１１００℃、２．５ｈのドライブイン熱処理を行いリンをＰ型ウェル領域８１の内部に拡散させる。言い換えれば、半導体装置１００の製造方法は、Ｐ型ウェル領域８１内の複合基板１０の下面に沿った第２の領域に第１の導電型を有するＮ＋型ウェル領域８２を形成する第２の拡散工程を含む。また、第２の拡散工程において、第２の領域の複合基板１０の下面にリンシリケートガラスを形成してリンを第１の基板１１の内部に固相拡散させる。
なお、本実施例においても、ステップＳ１０２と同様に、Ｐ型ウェル領域８１の第２の領域にＰＳＧを形成する固相拡散を用いる場合について説明するが、第２の領域の下方からリンイオンを注入するイオン注入法等の他の拡散方法を用いてもよい。言い換えれば、第１の拡散工程及び前記第２の拡散工程において、イオン注入法を用いて複合基板１０の下面から当該複合基板１０の内部にドーパントを拡散させる。
次に、図１３に示すように、第１の基板１１の下面及び第２の基板１２の上面に熱酸化膜１７Ｃ及び１８Ｃを形成する（ステップＳ１０５：第２熱酸化工程）。本ステップにおいては、Ｐ型ウェル領域８１が形成されたウェハを酸素（Ｏ２）及び水（Ｈ２Ｏ）雰囲気下にて９５０℃、２．５ｈのウェット熱酸化処理を施して熱酸化膜１７Ｂ及び１８Ｂを形成する。
次に、図１４に示すように、複合基板１０の下面の側からエッチングを行い、以後のステップで複数の貫通孔１６となる柱状の複数の穴部１６Ａを形成する穴部形成工程を行う（ステップＳ１０６：穴部形成工程）。本ステップにおいては、複数の穴部１６Ａの各々を第１の基板１１の下面の側からボッシュプロセスによる深掘り反応性イオンエッチング（ＤＲＩＥ）にて形成する。また、ＤＲＩＥは、複数の穴部１６Ａにおいて埋め込み酸化膜１４の下面が露出するまで行われる。この際、埋め込み酸化膜１４はエッチストッパとして機能する。言い換えれば、半導体装置１００の製造方法は、複合基板１０の下面のＰ型ウェル領域８１を除く領域に下面から柱状の複数の穴部１６Ａを形成する穴部形成工程を含む。
なお、複数の穴部１６Ａの各々は、Ｐ型ウェル領域８１と離間した領域でかつ、後述する素子載置工程において半導体素子４０のカソード電極４１及びアノード電極４２に対応する領域の各々に形成される。なお、図示していないが、本ステップにおいては、複合基板１０の下面へのフォトレジストの塗布、当該フォトレジストに複数の穴部１６Ａの各々の領域を除去する露光及び当該領域のフォトレジストの除去、フォトレジスト開口部分の第１の基板１１のエッチング及びフォトレジストの除去工程を含む。
次に、図１５に示すように、複数の穴部１６Ａの内側面に熱酸化膜１７Ｄを形成する（ステップＳ１０７：第３熱酸化工程）。本ステップにおいては、複数の穴部１６Ａを形成したウェハを酸素（Ｏ２）及び水（Ｈ２Ｏ）雰囲気下にて９５０℃、２．５ｈのウェット熱酸化処理を施して当該複数の穴部１６Ａの内側面に熱酸化膜１７Ｄを形成する。なお、本ステップにおいて、複数の穴部１６Ａは、内側面に熱酸化膜１７Ｄが形成されて複数の穴部１６Ｂとなる。
次に、図１６に示すように、複合基板１０の上面の側からエッチングを行い、複合基板１０の上面に凹部を形成する（ステップＳ１０８：凹部形成工程）。本ステップにおいては、水酸化テトラメチルアンモニウム水溶液（ＴＭＡＨ）を用いた結晶異方性ウェットエッチングを用いて第２の基板１２の上面に上面開口部１５Ａを形成する。また、上面開口部１５Ａの形成は、第２の基板１２の上面から当該第２の基板を貫通しかつ埋め込み酸化膜１４の上面を露出するまでエッチングを行う。また、上面開口部１５Ａの形成は、複数の穴部１６Ａの各々を形成した領域を含む領域を当該凹部の底面として形成する。また、上面開口部１５Ａは、その内側面が第２の基板１２である単結晶シリコンの（１１１）の結晶面となるようにエッチングを行う。なお、本ステップは、第２の基板１２の上面へのフォトレジストの塗布、当該フォトレジストにそれぞれの凹部の領域を除去する露光及び当該領域のフォトレジストの除去、フォトレジスト開口部分の熱酸化膜１８Ｂ及び第２の基板１２のエッチング及びフォトレジストの除去工程を含む。
次に、図１７に示すように、第１の基板１１に形成された熱酸化膜１７Ｄ、第２の基板１２に形成された熱酸化膜１８Ｃ及び上面開口部１５Ａの底面に露出した埋め込み酸化膜１４を除去する（ステップＳ１０９：熱酸化膜除去工程）。本ステップにおいては、これらの酸化膜をＢＨＦを用いて除去する。これにより、上面開口部１５Ａの底面に露出した埋め込み酸化膜１４を除去して複数の穴部１６Ｂの各々と上面開口部１５Ａの底面を連通させる。
また、本ステップにおいて、複数の穴部１６Ｂは、内側面に形成された熱酸化膜１７Ｄが除去されかつ上面開口部１５Ａの底面を連通されて複数の貫通孔１６Ｃとなる。すなわち、ステップＳ１０８及びステップＳ１０９により、複合基板１０に底面が複数の貫通孔１６Ｃと連通させたキャビティを形成するキャビティ形成工程として処理される。言い換えれば、半導体装置１００の製造方法は、複合基板１０の上面から複数の穴部１６Ｂを含む領域を底面としかつ、当該底面と複数の穴部１６Ｂとを連通させるように凹部を形成するキャビティ形成工程を含む。
次に、図１８に示すように、第１の基板１１の露出面及び第２の基板１２の露出面に熱酸化膜１７及び１８を形成する（ステップＳ１１０：第４熱酸化工程）。具体的には、熱酸化膜１７を第１の基板１１の下面、上面開口部１５Ａの底面に露出した第１の基板１１の上面及び複数の貫通孔１６の各々の内側面に形成する。また、熱酸化膜１８を第２の基板１２の上面及び上面開口部１５Ａの内側面に形成する。本ステップにおいては、熱酸化膜１７Ｄ及び１８Ｃが除去されたウェハを酸素（Ｏ２）及び水（Ｈ２Ｏ）雰囲気下にて９５０℃、２．５ｈのウェット熱酸化処理を施して第１の基板１１の露出面及び第２の基板１２の露出面に熱酸化膜１７及び１８を形成する。
なお、本ステップにおいて、複数の貫通孔１６Ｃは、内側面に熱酸化膜１７が形成されて複数の貫通孔１６となる。また、上面開口部１５Ａは、内側面に熱酸化膜１８が形成されて上面開口部１５となる。これにより、第１の基板１１と上面開口部１５とに囲まれた空間が複合基板１０のキャビティとして機能する。
次に、図１９に示すように、第１の基板１１の下面に形成された熱酸化膜１７に互いに離間する領域の各々に第１の開口部ＯＰ１及び第２の開口部ＯＰ２を形成する（ステップＳ１１１：熱酸化膜開口工程）。本ステップにおいては、Ｐ型ウェル領域８１及びＮ＋型ウェル領域８２の各々の下面を露出するように熱酸化膜１７に第１の開口部ＯＰ１及び第２の開口部ＯＰ２を開口させる。また、本ステップにおいては、これらの酸化膜の除去をＢＨＦを用いて除去する。
上記のステップＳ１１０及びステップＳ１１１を行うことにより、複合基板１０の下面に第１の開口部ＯＰ１及び第２の開口部ＯＰ２が設けられた熱酸化膜１７を形成する熱酸化膜形成工程として処理される。言い換えれば、半導体装置１００の製造方法は、複合基板１０の下面に、Ｐ型ウェル領域８１を露出する第１の開口部ＯＰ１及びＮ＋型ウェル領域８２を露出する第２の開口部ＯＰ２を有する熱酸化膜１７を形成する熱酸化膜形成工程を含む。
なお、ステップＳ１０４の第２拡散工程において、Ｎ＋型ウェル領域８２は、図５に示したように、ステップＳ１１１の熱酸化膜開口工程において、熱酸化膜１７に第１の開口部ＯＰ１から第２の開口部ＯＰ２までの間の中間点を超えて延在するようにＮ＋型ウェル領域８２が形成される。言い換えれば、第２の拡散工程において、Ｎ＋型ウェル領域８２を複合基板１０の下面に沿って、第１の開口部ＯＰ１及び第２の開口部ＯＰ２の中間線を越えて第１の開口部ＯＰ１の側にまで延在するように形成する。
なお、上記のステップＳ１０３、Ｓ１０５、Ｓ１０７及びＳ１１０の第１～第４の熱酸化工程におけるウェット熱酸化処理によって、図５に示したように、Ｐ型ウェル領域８１の下面の側の近傍にホウ素を偏析させ、Ｐ＋偏析層８１Ｈを形成する。言い換えれば、第１の拡散工程及び第２の拡散工程にてＰ型ウェル領域８１及びＮ＋型ウェル領域８２の各々を形成した後、Ｐ型ウェル領域８１及びＮ＋型ウェル領域８２の各々の下面にウェット熱酸化によって熱酸化膜１７Ｂ、１７Ｃ、１７Ｄ及び１７を形成すると共に、Ｐ型ウェル領域８１の第１の開口部ＯＰ１に面した１の領域に他の領域よりもキャリア密度の高いＰ＋偏析層８１Ｈを形成する。
次に、第１の基板１１の下面の側からＴｉシード層及びＣｕシード層を形成する（ステップＳ１１２：スパッタ工程）。本ステップにおいては、スパッタ成膜により熱酸化膜１７の下面の全体に亘って、熱酸化膜１７の下面の側からチタンシード層、銅シード層の順に形成する。なお、チタンシード層及び銅シード層は、第１の開口部ＯＰ１及び第２の開口部ＯＰ２において、各々の開口部に露出したＰ型ウェル領域８１及びＮ＋型ウェル領域８２を覆うように各々のウェル領域の下面から順に積層されて形成される。また、チタンシード層及び銅シード層は、複数の貫通孔１６において、複数の貫通孔１６の各々の下面の側の内側面の一部に順に積層されて形成される。
次に、図２０に示すように、複数の貫通孔１６の各々の内部にＣｕ層３１、Ｎｉ層３２及びＡｕＳｎ層３３からなる複数の貫通電極３０を形成する貫通電極形成工程を行う（ステップＳ１１３：第１めっき工程）。本ステップにおいては、複合基板１０の下面をマスクし、複数の貫通孔１６の各々の内部に複合基板１０の下面からＣｕ、Ｎｉ、ＡｕＳｎの順に電解めっきによってＣｕ層３１、Ｎｉ層３２及びＡｕＳｎ層３３を形成する。また、複数の貫通電極３０は、ＡｕＳｎ層３３を熱酸化膜１７から突出するように形成する。言い換えれば、半導体装置１００の製造方法は、複数の貫通孔１６の各々の内部を充填しかつキャビティの底面から突出するように柱状の複数の貫通電極３０を電界めっきによって形成する貫通電極形成工程を含む。
また、複数の貫通電極３０が形成されることにより、上面開口部１５の底面である第１の基板１１の上面が素子載置面１３として機能する。その後、第１の基板１１の下面のマスクを除去することにより、第１の基板１１の下面に複数の貫通電極３０の各々のＣｕ層３１が露出する。
次に、図２１に示すように、複合基板１０の下面に第１の外部電極２１及び第２の外部電極２２を形成する（ステップＳ１１４：第２めっき工程）。本ステップにおいては、まず、複合基板１０の下面の第１の外部電極２１及び第２の外部電極２２の形成領域を開口させたレジストによるマスクを施す。次に、当該レジストの開口領域に露出した銅シード層及び複数の貫通電極３０のＣｕ層３１の各々の下面に電界めっきを用いてＮｉめっき層２１Ｃ及び２２Ｃ、ＡｕＳｎめっき層２１Ｄ及び２２Ｄの順で積層する。これにより、Ｎｉめっき層２１Ｃ及び２２Ｃの各々と複数の貫通電極３０の下面であるＣｕ層３１の下面の各々とが電気的に接触させる。
その後、レジストを除去し、熱酸化膜１７の下面の各々のＮｉめっき層２１Ｃ並びに２２Ｃ、ＡｕＳｎめっき層２１Ｄ並びに２２Ｄが形成された領域を除く領域に残存するＴｉシード層及び銅シード層を除去する。これにより、図５に示したように、Ｔｉシード層及び銅シード層が、互いに離間されたＴｉシード層２１Ａ並びに２２Ａ及びＣｕシード層２１Ｂ並びに２２Ｂとなる。すなわち、本ステップにおいて、電気的に絶縁された一対の外部電極である第１の外部電極２１及び第２の外部電極２２を形成する。
上記のステップＳ１１２及びステップＳ１１４を行うことにより、複合基板１０の下面に、当該下面からＴｉシード層２１Ａ及び２２Ａ、Ｃｕシード層２１Ｂ及び２２Ｂ、Ｎｉめっき層２１Ｃ及び２２Ｃを順に積層しかつ互いに離間させた一対の外部電極である第１の外部電極２１及び第２の外部電極２２を形成する外部電極形成工程として処理される。言い換えれば、半導体装置１００の製造方法は、熱酸化膜１７の下面において、第１の開口部ＯＰ１にてＰ型ウェル領域８１と接する第１の外部電極２１及び第１の外部電極２１から離隔しかつ第２の開口部ＯＰ２にてＮ＋型ウェル領域８２と接する第２の外部電極２２を形成する外部電極形成工程を含む。また、外部電極形成工程において、第１の外部電極２１及び第２の外部電極２２の各々を第１の開口部ＯＰ１及び第２の開口部ＯＰ２において複合基板１０の下面からＴｉシード層２１Ａ及び２２Ａ、Ｃｕシード層２１Ｂ及び２２Ｂ、Ｎｉめっき層２１Ｃ及び２２Ｃの順に積層して形成する。
次に、図２２に示すように、複合基板１０をダイボンド装置にセットして素子載置面１３に半導体素子４０を載置するダイボンド工程を行う（ステップＳ１１５：素子接合工程）。本ステップにおいては、半導体素子４０のカソード電極４１を第１の外部電極２１に電気的に接続した貫通電極３０に対応させかつ、半導体素子４０のアノード電極４２を第２の外部電極２２に電気的に接続した貫通電極３０に対応させるように位置合わせを行い、半導体素子４０を載置する。その後、半導体素子４０が載置されたウェハを窒素（Ｎ２）雰囲気下で３４０℃で３０秒加熱して複数の貫通電極３０のＡｕＳｎ層３３を溶融させ、複数の貫通電極３０の各々と半導体素子４０のカソード電極４１及びアノード電極４２とを接合させる。言い換えれば、半導体装置１００の製造方法は、凹部の底面に半導体素子４０を載置するダイボンド工程を含む。
次に、図２３に示すように、第２の基板１２の上面上に蓋部材５０をフリットガラス層６０を介して接合させる蓋部材接合工程を行う（ステップＳ１１６：蓋部材接合工程）。本ステップにおいては、まず、第２の基板１２の上面に対向する面に予めフリットガラス層６０が形成された蓋部材５０を用意する。フリットガラス層６０は、ウェハ状の蓋部材５０の第２の基板１２に対向する面に上面開口部１５を囲繞するようにプリントされ、酸素（Ｏ２）雰囲気下で約５００℃の温度で１時間仮焼されている。蓋部材５０は、上面開口部１５を囲繞しかつ複合基板１０の分割ラインＣＬに重複しない位置に位置合わせされて載置される。
次に、蓋部材５０が載置された複合基板１０に上方からレーザを照射し、フリットガラス層６０を溶融させて複合基板１０と蓋部材５０とを接合させる。レーザは、例えば、近赤外線の波長を有するレーザ光である。レーザをＮ２雰囲気下でフリットガラス層６０に照射し、フリットガラス層６０を局所加熱し溶融させることで複合基板１０と接合させる。この時、図４で説明した通り、溶融したフリットガラス層６０と第２の基板１２上面上の熱酸化膜１８とが相互拡散して相互拡散層７０を形成する。これにより、キャビティ内部が不活性ガスであるＮ２で充填されかつ気密に封止された収容空間ＨＳが形成される。言い換えれば、半導体装置１００の製造方法は、複合基板１０の上面と対向する１の面にフリットガラス層６０を有するガラスからなる蓋部材５０を凹部を覆うように複合基板１０の上面に載置し、上方からフリットガラス層６０にレーザを凹部の周囲に沿って走査して複合基板１０の上面に蓋部材５０を接合する蓋部材接合工程を含む。
本ステップにおいて、レーザの照射条件は、相互拡散層７０の形成後に残存熱酸化膜１８Ｒが形成されるように各種条件を設定する。すなわち、レーザの照射条件は、第２の基板１２とフリットガラス層６０との接合部において、第２の基板１２の上面から順に残存熱酸化膜１８Ｒ、相互拡散層７０、フリットガラス層６０が積層された構造となるように条件を設定する。
また、本実施例においては、レーザをキャビティを囲繞するフリットガラス層６０をキャビティの周囲に沿って走査する。レーザの走査時間は、１の半導体装置１００あたり約２～３秒である。レーザの照射によるフリットガラス層６０の溶融接合を行うことにより、フリットガラス層６０の接合部を局所的にかつ短時間で加熱してフリットガラス層６０を接合する。これにより、半導体素子４０との接合部である貫通電極３０のＡｕＳｎ層３３の過加熱による再溶融を防止することができ、半導体素子４０の位置ずれ等の製造不良を抑制することが可能となる。
また、キャビティ内部はＮ２の気体で満たされた空間であり、熱伝導率は単結晶Ｓｉを主材料とする複合基板１０と比較して非常に小さい。また、素子載置面１３の熱は、単結晶Ｓｉの高い熱伝導率によって複合基板１０の下面の側（例えば、レーザ照射装置の載置テーブル等）へと放熱され、ＡｕＳｎ層３３の過加熱をより抑制することが可能となる。なお、発明者らの検証によれば、レーザの照射時の素子載置面１３の温度は２５０℃以下であった。
次に、図２４に示すように、蓋部材５０が接合された複合基板１０をダイシング装置にセットし、分割ラインＣＬに沿って複合基板１０及び蓋部材５０を切断して個片化する（ステップＳ１１７：ダイシング工程）。これにより、ウェハを半導体装置１００の個々の単位にダイシングし、複数の半導体装置１００を製造する。
本実施例によれば、半導体装置１００は、複合基板１０の内部において、当該複合基板１０の下面に沿った領域に形成されたダイオード構造部８０を有する。また、ダイオード構造部８０は、複合基板１０の下面において、第１の外部電極２１及び第２の外部電極２２に亘る第１の領域に第１の基板１１の下面の側からホウ素（Ｂ）等のＰ型不純物が拡散された第２の導電型であるＰ型ウェル領域８１を有する。
ダイオード構造部８０は、例えば、第１の基板１１の下面において、第１の領域内の第２の領域に第１の基板１１の下面の側からリン（Ｐ）等のＮ型不純物が拡散された第１の導電型であるＮ＋型ウェル領域８２を有する。また、ダイオード構造部８０は、第１の外部電極２１及び第２の外部電極２２の間で半導体素子４０と並列にかつ逆極性に接続されたツェナーダイオードとして機能する。
ダイオード構造部８０は、Ｐ型ウェル領域８１よりもＮ＋型ウェル領域８２の方がキャリア密度が高い片側階段接合の構造を有するツェナーダイオードであり、Ｎ＋型ウェル領域８２からＰ型ウェル領域８１の方向に過電圧が印加された際にアバランシェ降伏が優位的に作用するツェナーダイオードである。また、ダイオード構造部８０は、第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の間におけるＮ＋型ウェル領域８２の幅Ｄ３が第１のコンタクト部Ｃ１及び第２のコンタクト部Ｃ２の各々の間の距離Ｄ２の０．５倍以上の幅で形成されている。これらの構成を有することにより、ダイオード構造部８０は、高い降伏電圧を有するツェナーダイオードとして機能することが可能となる。
また、ダイオード構造部８０の下面は、第１の外部電極２１及び第２の外部電極２２の電極間において、熱酸化膜１７によって覆われ絶縁されている。この構成を有することにより、半導体装置１００は、実装基板に実装する際に、第１の外部電極２１及び第２の外部電極２２をＡｕＳｎ又ははんだ等の溶融金属を用いて接合する場合において、ダイオード構造部８０へのリーク電流を抑制することが可能となる。
また、ダイオード構造部８０のＰ型ウェル領域８１と第１の基板１１との間は、内部電場による空乏層が形成されており、実質的に互いに絶縁されている。この構成を有することにより、第１の基板１１は、Ｐ型ウェル領域８１と実質絶縁されかつ電気的にフローティング状態となっている。これにより、半導体装置１００は、実装基板上で過電圧が印加された際に、第１の基板１１の側面から当該実装基板上の隣接する他の半導体装置へのリーク電流を抑制することが可能となる。
上記のように本実施例の半導体装置１００は、接合層の加熱処理時の溶融金属による短絡を防ぐことが可能でありかつ、実装基板に実装された後に過電圧が印加された際に隣接する他の半導体装置へのリーク電流を抑制することが可能な半導体装置１００及び半導体装置１００の製造方法を提供することが可能となる。
図２５は、本発明の実施例２に係る半導体装置１００Ａのダイオード構造部８０Ａの拡大断面図である。なお、図２５は、図２に示したＺＤ部に相当する位置における断面拡大図である。
半導体装置１００Ａは、実施例１の半導体装置１００と基本的に同様の構成であり、同様の外観を有する。半導体装置１００Ａは、ダイオード構造部８０の下面に形成された熱酸化膜１７において、Ｐ型ウェル領域８１とＮ＋型ウェル領域８２の接合界面に相当する領域が開口された界面開口部ＥＸが形成されている点で実施例１と異なる。
実施例１においては、カソードであるＮ＋型ウェル領域８２からＰ型ウェル領域８１の方向に静電気等の過電圧を印加され、ダイオード構造部８０がアバランシェ降伏を起こし電流が流れる。この際、アバランシェ降伏による熱電子がＰ型ウェル領域８１とＮ＋型ウェル領域８２の接合界面に相当する領域の熱酸化膜１７にトラップされ、当該領域の熱酸化膜１７が帯電する可能性がある。Ｐ型ウェル領域８１とＮ＋型ウェル領域８２の接合界面の近傍の熱酸化膜１７に熱電子がトラップされると、ダイオード構造部８０がアバランシェ降伏しやすくなり、ダイオード構造部８０の実効的な降伏電圧が低下する可能性がある。すなわち、半導体装置１００に複数回過電圧が印加されるとダイオード構造部８０の降伏電圧が低下していき、降伏電圧が半導体素子４０の駆動電圧を下回ると、半導体素子４０の駆動に影響を及ぼす可能性がある。
実施例２においては、Ｐ型ウェル領域８１とＮ＋型ウェル領域８２の接合界面に相当する領域の熱酸化膜１７に界面開口部ＥＸを設けることにより、ダイオード構造部８０がアバランシェ降伏を起こした際に当該領域の熱酸化膜１７への熱電子のトラップを抑制することが可能となる。すなわち、半導体装置１００に複数回過電圧が印加されてもダイオード構造部８０の降伏電圧を所望の電圧値に保つことが可能となる。
界面開口部ＥＸの内部において、Ｐ型ウェル領域８１及びＮ＋型ウェル領域８２の露出面は、Ｓｉの自然酸化膜のみによって絶縁されている。よって、界面開口部ＥＸの内部の絶縁性は、熱酸化膜１７が形成されている領域よりも絶縁性が低い。しかし、Ｐ型ウェル領域８１及びＮ＋型ウェル領域８２の接合界面に形成される空乏層の幅を鑑みても、界面開口部ＥＸの開口される幅は約数μｍであるため、半導体装置１００を実装基板に実装する際のはんだ等の接合部材が入り込み、当該接合部材がＰ型ウェル領域８１及びＮ＋型ウェル領域８２に接触する可能性は低い。
また、実施例２の半導体装置１００Ａは、界面開口部ＥＸ以外の構成は実施例１と同様である。すなわち、Ｐ型ウェル領域８１と第１の基板１１の界面には空乏層が形成されるため、ダイオード構造部８０と第１の基板１１は実質的に絶縁される。
よって、実施例２においても、接合層の加熱処理時の溶融金属による短絡を防ぎつつ、実装基板上で過電圧が印加された際に他の半導体装置へのリーク電流を抑制することが可能な半導体装置及び半導体装置を提供することが可能となる。
また、本実施例においては、半導体装置１００に搭載された半導体素子４０が紫外光を放射する発光素子である場合について説明した。しかし、半導体装置１００に搭載される半導体素子４０はこれに限定されない。半導体素子４０は、例えば、レーザダイオード等の他の発光素子であってもよいし、フォトダイオード等の受光素子であってもよい。
また、本実施例においては、半導体装置１００に搭載された半導体素子４０がアノード及びカソードからなる一対の電極を有する２端子素子の半導体素子である場合について説明した。しかし、半導体素子４０は、３の電極を有する３端子素子の半導体素子であってもよい。また、半導体装置１００に備える外部電極においても３の電極を形成するようにしてもよい。また、その場合、ダイオード構造部８０は、所望の電極間に任意に形成することができる。
また、本実施例においては、蓋部材５０が所望の波長の光を透過する透光部材である場合について説明した。しかし、蓋部材５０はこれに限定されず、半導体素子４０が光に関わらない素子である場合は、蓋部材５０は金属又はセラミックからなる蓋部材であってもよい。金属又はセラミックからなる蓋部材５０であっても、フリットガラスによって複合基板１０と接合することにより、キャビティ内の収容空間ＨＳを気密に封止することができる。
また、本実施例においては、半導体素子４０が素子載置面１３から突出するように形成された複数の貫通電極３０に載架されるように配されている場合について説明した。しかし、半導体素子４０の載置方法はこれに限定されない。例えば、素子載置面１３の上面上に半導体素子４０のカソード電極４１及びアノード電極４２の下面形状と略同等の上面形状を有するブロック状の素子載置電極を形成してもよい。この場合、複数の貫通孔１６の内部にめっきによってＣｕ等の金属を充填して複数の貫通電極を形成し、当該複数の貫通電極の各々の上面と接するようにＮｉ、ＡｕＳｎの順でめっきを施してブロック状の一対の素子載置電極を形成する。これにより、素子接合工程において半導体素子４０の載置位置をセルフアライメントすることが可能となる。
１００ 半導体装置
１０ 基板
１１ 第１の基板
１２ 第２の基板
１３ 素子載置面
１４ 埋め込み酸化膜
１５ 開口部
１６ 貫通孔
１７、１８ 熱酸化膜
２１ 第１の外部電極
２２ 第２の外部電極
３０ 貫通電極
３１ Ｃｕ層
３２ Ｎｉ層
３３ ＡｕＳｎ層
４０ 半導体素子
４１ アノード電極
４２ カソード電極
５０ 蓋部材
６０ フリットガラス層
７０ 相互拡散層
８０ ダイオード構造部
８１ Ｐ型ウェル領域
８２ Ｎ＋型ウェル領域
１０ 基板
１１ 第１の基板
１２ 第２の基板
１３ 素子載置面
１４ 埋め込み酸化膜
１５ 開口部
１６ 貫通孔
１７、１８ 熱酸化膜
２１ 第１の外部電極
２２ 第２の外部電極
３０ 貫通電極
３１ Ｃｕ層
３２ Ｎｉ層
３３ ＡｕＳｎ層
４０ 半導体素子
４１ アノード電極
４２ カソード電極
５０ 蓋部材
６０ フリットガラス層
７０ 相互拡散層
８０ ダイオード構造部
８１ Ｐ型ウェル領域
８２ Ｎ＋型ウェル領域
Claims (17)
- 第１の導電型を有し、上面及び下面に熱酸化膜が形成され、前記下面に形成された前記熱酸化膜に互いに離間する第１の開口部及び第２の開口部が形成されており、前記下面に沿った第１の領域に形成されかつ前記第１の開口部において露出した前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域及び前記第１の領域内の前記下面に沿った第２の領域に形成されかつ前記第２の開口部において露出した前記第１の導電型を有する第２のウェル領域からなるダイオード構造部と、を有する単結晶シリコンからなる基板と、
前記基板上に配され、半導体層を有する半導体素子と、
前記熱酸化膜の下面に形成され、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極と、
前記熱酸化膜の下面に形成され、前記第１の外部電極から離隔しかつ、前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極と、を含み、
前記第２のウェル領域は、前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在していることを特徴とする半導体装置。 - 前記第１の外部電極及び前記第２の外部電極の各々は、前記第１の開口部及び前記第２の開口部において、前記基板の前記下面からチタンシード層、銅シード層、ニッケルめっき層がこの順に積層されていることを特徴とする請求項１に記載の半導体装置。
- 前記第２のウェル領域は、前記第２の開口部に面した１の領域に他の領域よりもキャリア密度の高い高濃度ウェル領域を有することを特徴とする請求項１または２に記載の半導体装置。
- 前記ダイオード構造部は、ツェナーダイオード又はアバランシェダイオードであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 前記第１のウェル領域には、ホウ素がドープされ、
前記第２のウェル領域には、リンがドープされていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。 - 前記基板は、板状の前記第１の導電型を有する単結晶シリコンからなる第１の基板と、前記第１の基板上に配されかつ前記第１の基板の上面と共に凹部を形成する内側面を有する開口を備えた第２の基板とが貼り合わされて形成され、
前記第１の基板の前記第２の基板の側の面には、酸化膜が形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。 - 前記半導体素子は、下面に一対の電極を備え、
前記基板には、前記凹部の底面から前記基板の裏面まで柱状に貫通しかつ内側面が前記熱酸化膜によって覆われている複数の貫通孔が形成されており、
前記複数の貫通孔には、前記基板の前記複数の貫通孔を充填しかつ前記底面から突出した柱状の複数の貫通電極が形成されており、
前記複数の貫通電極は、前記半導体素子の前記一対の電極の各々と前記第１の外部電極及び前記第２の外部電極の各々とを電気的に接続することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。 - 前記複数の貫通電極は、前記凹部の前記底面において、各々が正三角形格子の格子点上に配されていることを特徴とする請求項７に記載の半導体装置。
- 前記基板の前記上面にフリットガラス層を介して接合されたガラスからなる蓋部材をさらに含み、
前記基板と前記フリットガラス層との接合部分において、前記基板と前記フリットガラス層の間には、前記基板の表面から前記熱酸化膜と、前記熱酸化膜と前記フリットガラス層との反応層とが順に形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。 - 前記半導体素子は、前記半導体層から紫外光を放射する発光素子であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
- 半導体装置の製造方法であって、
第１の導電型を有する単結晶シリコンからなる基板を用意する工程と、
前記基板の下面に沿った第１の領域に前記第１の導電型とは異なる第２の導電型を有する第１のウェル領域を形成する第１の拡散工程と、
前記第１の領域内の前記基板の前記下面に沿った第２の領域に前記第１の導電型を有する第２のウェル領域を形成する第２の拡散工程と、
前記基板の前記下面に、前記第１のウェル領域を露出する第１の開口部及び前記第２のウェル領域を露出する第２の開口部を有する熱酸化膜を形成する熱酸化膜形成工程と、
前記熱酸化膜の下面において、前記第１の開口部にて前記第１のウェル領域と接する第１の外部電極及び前記第１の外部電極から離隔しかつ前記第２の開口部にて前記第２のウェル領域と接する第２の外部電極を形成する外部電極形成工程と、を含み、
前記第２の拡散工程において、前記第２のウェル領域を前記基板の前記下面に沿って、前記第１の開口部及び前記第２の開口部の中間線を越えて前記第１の開口部の側にまで延在するように形成することを特徴とする半導体装置の製造方法。 - 前記外部電極形成工程において、前記第１の外部電極及び前記第２の外部電極の各々を前記第１の開口部及び前記第２の開口部において前記基板の前記下面からチタンシード層、銅シード層、ニッケルめっき層の順に積層して形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記第１の拡散工程において、前記第１の領域の前記基板の前記下面にボロンシリケートガラスを形成してホウ素を前記基板の内部に固相拡散させ、
前記第２の拡散工程において、前記第２の領域の前記基板の前記下面にリンシリケートガラスを形成してリンを前記基板の内部に固相拡散させることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。 - 前記第１の拡散工程及び前記第２の拡散工程において、イオン注入法を用いて前記基板の前記下面から前記基板の内部にドーパントを拡散させることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
- 前記第１の拡散工程及び前記第２の拡散工程にて前記第１のウェル領域及び前記第２のウェル領域の各々を形成した後、前記第１のウェル領域及び前記第２のウェル領域の各々の下面にウェット熱酸化によって前記熱酸化膜を形成すると共に、前記第１のウェル領域の前記第１の開口部に面した１の領域に他の領域よりもキャリア密度の高い高濃度ウェル領域を形成することを特徴とする請求項１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
- 前記基板の前記下面の前記第１の領域を除く領域に前記下面から柱状の複数の穴部を形成する穴部形成工程と、
前記基板の上面から前記複数の穴部を含む領域を底面としかつ、当該底面と前記複数の穴部とを連通させるように凹部を形成するキャビティ形成工程と、
前記複数の穴部の各々の内部を充填しかつ前記底面から突出するように柱状の複数の貫通電極を電界めっきによって形成する貫通電極形成工程と、をさらに含むことを特徴とする請求項１１乃至１５のいずれか１項に記載の半導体装置の製造方法。 - 前記凹部の前記底面に半導体素子を載置するダイボンド工程と、
前記基板の前記上面と対向する１の面にフリットガラス層を有するガラスからなる蓋部材を前記凹部を覆うように前記基板の前記上面に載置し、上方から前記フリットガラス層にレーザを前記凹部の周囲に沿って走査して前記基板の前記上面に前記蓋部材を接合する蓋部材接合工程と、をさらに含むことを特徴とする請求項１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
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