WO2022176807A1 - アナログ－デジタル変換器及び電子機器 - Google Patents

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Sony Semiconductor Solutions Corp
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    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter

Definitions

  • the present disclosure relates to analog-digital converters and electronic devices.
  • SAR ADC Successive Approximation Resister Analog Digital Converter
  • the charge in the capacitor holding the residual voltage may be fully charge transferred to another capacitor to generate the noise shaping signal.
  • the sampling period of the input signal is shortened, there is a risk that all charges will not be transferred in time. Failure to transfer all charges in time will also result in poor SNDR.
  • Patent document 1 samples the residual signal by a method different from the method described above, and does not present a solution to the problems of the above method.
  • the present disclosure provides an analog-to-digital converter and an electronic device that are capable of correctly sampling a residual signal after AD conversion of an input signal, and that are excellent in AD conversion accuracy and SNDR.
  • an analog-to-digital converter that converts an analog signal into a digital signal within a sampling period including consecutive first, second, and third periods, ,
  • the analog signal is sampled within the first period, and the sampled signal is sequentially converted bit by bit into the digital signal with redundancy within the second period, and an unconverted residual is obtained.
  • a digital-to-analog converter that outputs a signal; sampling the residual signal within the third period, and at least within the second period, part of the residual signal sampled during the third period within the immediately preceding sampling period and the sampling period two sampling periods before a filter unit that performs charge transfer or charge redistribution to generate a noise shaping signal based on a portion of the residual signal sampled during the third period in a DAC controller for controlling the digital-to-analog converter within the second time period based on the residual signal and the noise shaping signal.
  • the filter unit in the first period and the second period, selects a part of the residual signal sampled in the third period in the immediately preceding sampling period and the third period in the sampling period two sampling periods before.
  • the noise shaping signal may be generated by charge transferring a portion of the residual signal sampled at .
  • the filter unit in the first period and the second period, selects a part of the residual signal sampled in the third period in the immediately preceding sampling period and the third period in the sampling period two sampling periods before.
  • the noise shaping signal may be generated by charge redistribution with a portion of the residual signal sampled at .
  • the filter section is a plurality of first capacitors; a plurality of first switches that switch between whether or not to store electric charge in each of the plurality of first capacitors; Some of the first capacitors among the plurality of first capacitors accumulate electric charges according to the residual signal within the third period, During the first period and the second period, from the part of the first capacitors that accumulated the residual signal during the third period of the immediately preceding sampling period, charge is transferred to another first capacitor; The noise shaping signal may be generated by charge transferred to the further first capacitor.
  • the filter section is a first differential amplifier having a first differential input terminal to which the residual signal is input and a first differential output terminal to output a differential signal corresponding to the residual signal; a second differential amplifier having a second differential input terminal and a second differential output terminal, and outputting the differential noise shaping signal from the second differential output terminal;
  • the another first capacitor may be connected between the second differential input terminal and the second differential output terminal of the second differential amplifier.
  • a first chopper for periodically interchanging differential input signals input to at least one of the first differential input terminal of the first differential amplifier and the second differential input terminal of the second differential amplifier; , The differential output signal output from at least one of the first differential output terminal of the first differential amplifier and the second differential output terminal of the second differential amplifier is changed by switching the first chopper.
  • a second chopper that synchronizes and periodically replaces may also be provided.
  • the filter section is a plurality of first capacitors; a plurality of first switches that switch between whether or not to store electric charge in each of the plurality of first capacitors; Some of the first capacitors among the plurality of first capacitors accumulate electric charges according to the residual signal within the third period, During the first period and the second period, the accumulated charge of the part of the first capacitors that accumulated the residual signal in the third period of the immediately preceding sampling period is transferred to the part of the first capacitors.
  • the noise shaping signal may be generated by charge redistribution with another first capacitor.
  • Some of the first capacitors of the plurality of first capacitors store and transfer electric charges in each sampling period, and the remaining first capacitors perform one sampling period out of two successive sampling periods. may store and transfer charges.
  • the analog signal is a differential analog signal
  • two said digital-to-analog converters are provided for converting said differential analog signals to said differential digital signals
  • differential residual signals are output from the two digital-analog converters
  • the filter unit generates the differential noise shaping signal within the first period and the second period
  • the DAC controller may control the two digital-to-analog converters based on the differential residual signal and the differential noise shaping signal within the second period.
  • the DAC control unit controls the two digital-analog converters so that the sum of the signal difference of the differential residual signal and the signal difference of the differential noise shaping signal approaches zero. good too.
  • the DAC control unit a comparator that outputs a signal corresponding to the sum of the signal difference between the differential residual signals and the signal difference between the differential noise shaping signals; and a logic circuit for controlling the digital-analog converter based on the output signal of the comparator.
  • the digital-to-analog converter is a plurality of second capacitors to which the analog signal is supplied to one end of each or to which the residual signal is output from one end of each; a plurality of second switches for setting the other end side of the plurality of second capacitors to one of a plurality of voltages;
  • the DAC control section may switch-control the plurality of second switches based on the residual signal and the noise shaping signal.
  • the digital-to-analog converter is a plurality of second capacitors to which the analog signal is supplied to one end of each or to which the residual signal is output from one end of each; a plurality of second switches for setting the other end side of the plurality of second capacitors to one of a plurality of voltages;
  • the filter unit in the second period, divides a part of the residual signal sampled in the third period in the immediately preceding sampling period and the residual signal sampled in the third period in the sampling period two sampling periods before A portion of the signal may be charge redistributed with the plurality of second capacitors in the digital-to-analog converter to generate the noise shaping signal.
  • the filter section is a plurality of first capacitors; a plurality of first switches that switch between whether or not to store electric charge in each of the plurality of first capacitors; Some of the first capacitors among the plurality of first capacitors accumulate electric charges according to the residual signal within the third period, During the second period, the accumulated charges of the partial first capacitors that accumulated the residual signal in the third period of the immediately preceding sampling period are transferred to the filter section including the partial first capacitors. Charge redistribution between a first capacitor and the plurality of second capacitors may generate the noise shaping signal.
  • the analog signal is a differential analog signal
  • two said digital-to-analog converters are provided for converting said differential analog signals to said differential digital signals
  • differential residual signals are output from the two digital-analog converters
  • the filter unit generates the differential noise shaping signal within the second period
  • the DAC controller may control the two digital-to-analog converters based on the differential residual signal and the differential noise shaping signal within the second period.
  • At least some of the second capacitors among the plurality of second capacitors have a capacitance value obtained by multiplying a reference capacitance by a value less than a multiple of 2, and the remaining second capacitors are different from the reference capacitance. It may have a capacitance value that is a multiple of two or a power of two.
  • the plurality of second capacitors have a capacitance value that is a multiple of 2 with respect to the reference capacitance; Some two or more second capacitors among the plurality of second capacitors may have the same capacitance value.
  • the filter section may update the noise shaping signal in units of two consecutive sampling periods.
  • the first period may be shorter than the combined period of the second period and the third period.
  • an analog-to-digital converter that converts an analog signal to a digital signal within sampling periods that include consecutive first, second, and third time periods;
  • An electronic device comprising an information processing unit that performs information processing based on the digital signal,
  • the analog-to-digital converter is The analog signal is sampled within the first period, and the sampled signal is sequentially converted bit by bit into the digital signal with redundancy within the second period, and an unconverted residual is obtained.
  • a digital-to-analog converter that outputs a signal; sampling the residual signal within the third period, and at least within the second period, part of the residual signal sampled during the third period within the immediately preceding sampling period and the sampling period two sampling periods before a filter unit that performs charge transfer or charge redistribution to generate a noise shaping signal based on a portion of the residual signal sampled during the third period in a DAC controller that controls the digital-to-analog converter within the second period based on the residual signal and the noise shaping signal.
  • FIG. 1 is a block diagram showing a schematic configuration of an analog-digital converter according to a first embodiment; FIG. The figure which shows an example of CDAC which does not have a redundancy function.
  • FIG. 2 is a timing diagram of the ADC of FIG. 1;
  • FIG. 4 is a timing chart of ADC according to the first comparative example;
  • FIG. 4 is a timing chart of ADC according to a second comparative example;
  • FIG. 2 is a circuit diagram showing an example of the internal configuration of a filter section; Timing chart of the filter section. 2 is a flowchart showing processing operations of the ADC in FIG. 1;
  • FIG. 2 is a circuit diagram showing an example of the internal configuration of the logic circuit in FIG.
  • FIG. 1 4 is a state transition diagram of switches in the filter unit according to the first embodiment;
  • FIG. 4 is a state transition diagram of switches in the filter unit according to the first embodiment;
  • FIG. 4 is a state transition diagram of switches in the filter unit according to the first embodiment;
  • FIG. 4 is a state transition diagram of switches in the filter unit according to the first embodiment;
  • FIG. 2 is a circuit diagram showing a first example of a CDAC having a redundancy function; 11A and 11B are diagrams for explaining the AD conversion operation of the CDAC in FIG. 10;
  • FIG. 4 is a circuit diagram showing a second example of a CDAC having a redundancy function
  • FIG. 15 is a diagram for explaining the AD conversion operation of the CDAC in FIG. 14
  • FIG. 15 is a diagram for explaining the AD conversion operation of the CDAC in FIG. 14
  • FIG. 4 is a block diagram showing an example in which a chopper is connected to an integrating amplifier;
  • the circuit diagram which shows an example of an internal structure of a chopper.
  • FIG. 17 is an operation timing chart of the chopper of FIG. 16
  • FIG. 4 is a circuit diagram showing the internal configuration of a filter section within the ADC according to the second embodiment;
  • analog-digital converters and electronic devices will be described with reference to the drawings.
  • the analog-to-digital converter and the electronic device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1A is a block diagram showing a schematic configuration of an analog-to-digital converter (hereinafter referred to as ADC) 1 according to the first embodiment.
  • ADC analog-to-digital converter
  • FIG. 1A shows the fully differential circuit as single-ended for simplicity.
  • the ADC 1 of FIG. 1A repeats the process of converting an analog signal into a digital signal within sampling periods including consecutive first, second, and third periods over a plurality of sampling periods. Note that the first period is the sampling period of the input analog signal, the second period is the AD conversion period of the sampled analog signal, and the third period is the residual signal after the AD conversion is performed on a bit-by-bit basis. This is the sampling period.
  • the ADC 1 in FIG. 1A includes a sample switch 2, a capacitive DA converter (hereinafter sometimes referred to as CDAC) 3, a comparator 4, a logic circuit 5, a decoder 6, and a filter section (hereinafter L(z) ) 7 and a filter switch 8 .
  • CDAC capacitive DA converter
  • L(z) filter section
  • the sample switch 2 is turned on or off by the sample clock signal SAMPLE_CLK. For example, when the sample clock signal SAMPLE_CLK goes high, the sample switch 2 turns on and an external analog signal is input to the CDAC 3 .
  • the CDAC 3 samples the analog signal in the first period, converts the sampled signal into a digital signal sequentially bit by bit with redundancy in the second period, and converts the unconverted residual signal into a digital signal. Output.
  • the first period is a period during which the sample switch 2 is turned on and an analog signal is input to the CDAC 3 from the outside.
  • the sample switch 2 is turned on during the first period and turned off during the second and third periods.
  • FIG. 1B is a diagram showing an example of a CDAC 3 without redundant functions.
  • FIG. 1B shows an example of a fully differential ADC1.
  • a fully differential ADC 1 converts differentially input analog signals (hereinafter, also referred to as differential input signals) to AD 1-bit from the upper side by the corresponding CDAC 3 for each signal that constitutes the differential input signal.
  • unconverted residual signals from each CDAC are input to the comparator 4 , and based on the comparison determination signal of the comparator 4 , the logic circuit 5 controls AD conversion of the next bit of each CDAC 3 . AD conversion is thereby performed so that the output signal of the comparator 4 approaches zero.
  • the CDAC 3 of FIG. 1B has five capacitors C1 to C5 whose capacitance values differ by powers of 2 or multiples of 2, and three switches SW11 to SW13 connected to the capacitors C1 to C5, respectively.
  • capacitors C1 to C5 in CDAC 3 may be collectively referred to as second capacitors. Note that the filter unit 7 is omitted in FIG. 1B.
  • each of the capacitors C1 to C5 is connected to the input terminals of the sample switch 2 and the comparator 4 .
  • the switch SW11 switches whether to set one end of the capacitors C1 to C5 to 0V.
  • a switch SW12 switches whether or not to set the other ends of the capacitors C1 to C5 to the common voltage Vcom.
  • the switch SW13 switches whether to set one end of the capacitors C1 to C5 to the reference voltage Vref.
  • the common voltage Vcom is, for example, half the voltage level of the reference voltage Vref.
  • the switches SW11 to SW13 are switched on or off based on the control signal from the logic circuit 5.
  • the logic circuit 5 turns on the switch SW12 within the sampling period (first period).
  • the logic circuit 5 turns on the switch SW11 when the output voltage of the CDAC3 is to be decreased, and turns on the switch SW13 when the output voltage of the CDAC3 is to be increased.
  • the filter unit 7 in FIG. 1 samples the residual signal within the third period, and at least within the second period, part of the residual signal sampled during the third period within the immediately preceding sampling period, and two Based on a portion of the residual signal sampled during a third period within the previous sampling period, charge transfer or charge redistribution is performed to produce a noise shaping signal.
  • charge transfer or charge redistribution is performed to produce a noise shaping signal.
  • the residual signal output from the CDAC 3 and the noise shaping signal output from the filter section 7 are input to the comparator 4 .
  • the ADC 1 according to this embodiment is composed of a fully differential circuit as shown in FIG. 1B, and the comparator 4 actually receives a differential residual signal and a differential noise shaping signal be done.
  • the comparator 4 outputs a signal corresponding to the sum of the signal difference between the differential residual signals and the signal difference between the differential noise shaping signals.
  • the logic circuit 5 feedback-controls the CDAC 3 so that the sum of the signal difference of the differential residual signal and the signal difference of the differential noise shaping signal input to the comparator 4 approaches zero.
  • the logic circuit 5 also supplies the comparator 4 with a control signal EN_COMP for controlling the timing at which the comparator 4 performs the comparison operation.
  • the comparator 4 performs a comparison operation, for example, when the control signal EN_COMP is at high level. Since the comparator 4 stops the comparison operation when the control signal EN_COMP is at low level, power consumption can be reduced.
  • the comparator 4 and the logic circuit 5 are sometimes collectively referred to as the DAC control section 9.
  • the DAC controller 9 controls the CDAC 3 within the second period based on the residual signal and the noise shaping signal.
  • FIG. 2 is a timing diagram of ADC1 in FIG. 1, showing the timing of each signal within one sampling period.
  • Time t1 to t2 in FIG. 2 is an analog signal sampling period (first period).
  • Time t2 to t3 is an AD conversion period (second period) of the sampled analog signal.
  • Time t3 to t4 is a sampling period (third period) of the residual voltage by the filter section .
  • One sampling period is from time t1 to t4, and the sampling period from time t1 to t4 is repeated.
  • the ratio of the length of the first period from time t1 to t2 to the length of the second and third periods from time t2 to t4 is set to 1:2, for example.
  • FIG. 2 shows timings of the sample clock signal SAMPLE_CLK, the control signal EN_COMP, the control signal CONV_END, and the output signal of the integration amplifier 12 in the filter section 7, which will be described later, in one sampling period.
  • the filter section 7 has a capacitor group and an integrating amplifier 12 therein, and the residual signal of the CDAC 3 is transferred to the filter section 7 during a third period from time t3 to t4. are sampled on some capacitors.
  • the capacitor group in the filter section 7 may be called a plurality of first capacitors. A portion of the first capacitors in the filter section 7 accumulate charges according to the residual signal of the CDAC 3 within the third period.
  • the filter unit 7 selects part of the residual signal sampled in the third period in the immediately preceding sampling period and A part of the residual signal sampled in the third period is transferred to the integrating amplifier 12 to generate a noise shaping signal.
  • the transfer of charges from some of the first capacitors in the filter section 7 to the integration amplifier 12 is sometimes referred to as total charge transfer.
  • the filter switch 8 in FIG. 1 is turned on or off by the control signal CONV_END.
  • the filter switch 8 is turned on when the control signal CONV_END is high, and the filter switch 8 is turned off when the control signal CONV_END is low.
  • the filter switch 8 is turned on, the residual signal is input to the filter section 7 . Since the control signal CONV_END is turned on during the third period, the filter section 7 samples the residual signal during the third period.
  • a second period from time t2 to t3 is an AD conversion period for the sampled analog signal, and AD conversion is performed bit by bit from the upper bit, and the residual signal changes with time. Further, during the second period, all charges are transferred inside the filter section 7, so the noise shaping signal output from the integration amplifier 12 in the filter section 7 also changes with time.
  • a solid-line waveform shows how the output signal of the integration amplifier 12 in the filter section changes over time during the period from time t2 to t3. As a result, the comparison determination result of the comparator 4 also fluctuates, and the CDAC 3 may erroneously select the switch.
  • the CDAC 3 is provided with redundancy. , the error can be correctly corrected.
  • the redundancy of CDAC3 will be described later.
  • FIG. 3 is a timing chart of ADC1 according to the first comparative example.
  • the length of the first period from time t1 to t2 and the length of the second and third periods from time t2 to t4 are approximately 1:1.
  • the first period from time t1 to t2 can be made longer than in FIG.
  • the comparison decision of the comparator 4 is not affected by the all charge transfer in the filter section 7, and the CDAC 3 are less likely to make the wrong switch choice.
  • the sampling of the residual signal by the filter unit 7 that is performed may be imperfect. If the sampling of the residual signal is imperfect, AD conversion accuracy and SNDR may deteriorate.
  • FIG. 4 is a timing chart of ADC1 according to the second comparative example.
  • the ratio of the length of the period from time t1 to t2 to the length of the period from time t2 to t4 is, for example, 1:2, as in FIG. Therefore, even if the AD conversion process from time t2 to t3 takes a long time, sampling of the residual signal by the filter unit 7 during the third period from time t3 to t4 can be correctly performed.
  • FIG. 4 it is necessary to transfer all charges to the integration amplifier 12 in the filter section 7 during the sampling period from time t1 to t2. Therefore, there is a possibility that all charge transfer will not be completed by time t2 and will be insufficient, making it impossible to perform noise shaping normally.
  • all charges are transferred to the integrating amplifier 12 during the time t1 to t3 (first period+second period).
  • the noise shaping signal can be output after ensuring sufficient charge transfer and correct transfer of all charges.
  • FIG. 5 is a circuit diagram showing an example of the internal configuration of the filter section 7.
  • FIG. 5 includes a buffer 11, a plurality of first capacitors CA, CB1, CB2, a plurality of switches (first switching units) SW1 to SW6, and an integrating amplifier 12.
  • FIG. The filter section 7 in FIG. 5 is an active filter section 7 since it has the integration amplifier 12 .
  • the buffer 11 has a differential input terminal and a differential output terminal, and the differential residual signal output from the CDAC 3 is input to the differential input terminal. output the dynamic residual signal.
  • the filter section 7 has a capacitor group 7g consisting of three capacitors CA, CB1, and CB2 and six switches SW1 to SW6 for each signal that constitutes the differential signal. Since the capacitance values of the three capacitors CA, CB1, CB2 and the switching timings of the switches SW1 to SW6 are symmetrical, the symmetrical capacitors CA, CB1, CB2, CC and the switches SW1 to SW6 in FIG. attached. The switches SW1 to SW6 are switch-controlled by switch control signals ⁇ 1 to ⁇ 6.
  • the integration amplifier 12 has a differential input/differential output differential amplifier 12a and two capacitors CC connected between the differential input terminal and the differential output terminal of the differential amplifier 12a.
  • a switch SW1 switches whether to sample one of the signals constituting the differential signal to the capacitor CA.
  • the switch SW2 switches whether or not to sample one of the signals constituting the differential signal to the capacitor CB1.
  • the switch SW3 switches whether to sample one signal constituting the differential signal to the capacitor CB2.
  • a switch SW4 switches whether to transfer the charge stored in the capacitor CA to the capacitor CC.
  • a switch SW5 switches whether to transfer the charge accumulated in the capacitor CB1 to the capacitor CC.
  • a switch SW6 switches whether to transfer the charge accumulated in the capacitor CB2 to the capacitor CC.
  • FIG. 6 is a timing chart of the filter section 7.
  • FIG. A switching period of the switches SW1 to SW6 in the filter section 7 corresponds to two sampling periods of the ADC1. Therefore, FIG. 6 shows two sampling periods of ADC1.
  • Time t1 to t2 and time t4 to t5 are the first period (analog signal sampling period), time t2 to t3 and time t5 to t6 are the second period (AD conversion period), time t3 to t4 and time t6 to t7 This is the third period (residual signal sampling period).
  • times t1 to t4 are called a first sampling period
  • times t4 to t7 are called a second sampling period.
  • FIG. 6 shows timings for two sampling cycles of the sample clock signal SAMPLE_CLK, the control signal EN_COMP, the control signal CONV_END, and the switch control signals ⁇ 1 to ⁇ 6. 6 also shows the switching states of the switches SW1 to SW6 in the filter section 7. As shown in FIG. In FIG. 6, for the sake of simplification, three capacitors CA, CB1, and CB2 connected to one signal forming the differential signal in the filter section 7, switches SW1 to SW6, and one of the integration amplifier 12 Only capacitor CC is shown.
  • FIG. 1 The stored charge on capacitor CA is part of the residual signal sampled in the sampling period immediately preceding the first sampling period, and the stored charge on capacitor CB1 is sampled in the second sampling period before the first sampling period. is part of the residual signal.
  • FIG. 1 The accumulated charge on capacitor CA is part of the residual signal sampled in the first sampling period immediately preceding the second sampling period, and the accumulated charge on capacitor CB2 is the portion of the residual signal sampled in the first sampling period immediately preceding the second sampling period. A portion of the sampled residual signal.
  • both the first period and the second period are used, so that all the charges are transferred.
  • the capacitor CA in the filter section 7 accumulates and transfers electric charges in each sampling period, while the capacitors CB1 and CB2 alternately accumulate and transfer electric charges in each sampling period.
  • the noise shaping signal can be generated by the filter unit 7, and the generated noise shaping signal can be used to control the CDAC 3, thereby improving AD conversion accuracy and SNDR. .
  • the ratio of the length of time t1-t2 (first period) and the length of time t2-t4 (second and third periods) is, for example, 1:2, and the residual signal of time t3-t4 is sampled. Since the period for sampling is also sufficiently long, a sufficient sampling period for the residual signal can be ensured.
  • FIG. 7 is a flowchart showing the processing operation of ADC1 in FIG. 1, and shows the processing operation in two sampling cycles, like the timing chart in FIG.
  • a variable n is initialized to zero, and an externally input analog signal is sampled (step S1).
  • Step S1 shows the operation from time t1 to t2 (first period) in FIG.
  • a variable n is a variable that counts the number of times the comparator 4 performs comparison determination.
  • Step S2 an AD conversion operation is performed based on the comparison determination of the comparator 4 (step S2).
  • Steps S2 to S4 show the operation during times t2 to t3 (second period) in FIG.
  • the variable n is incremented by 1 (step S3).
  • step S5 shows the operation from time t3 to t4 (third period) in FIG.
  • steps S1 to S5 are performed during the first sampling period from time t1 to t4 in FIG. Subsequently, when entering the second sampling period, the variable n is initialized to zero and the externally input analog signal is sampled (step S6), as in step S1. Step S6 shows the operation from time t4 to t5 (first period) in FIG.
  • Step S7 an AD conversion operation is performed based on the comparison determination of the comparator 4 (step S7).
  • Steps S7 to S9 show the operation from time t5 to t6 (second period) in FIG.
  • the variable n is incremented by 1 (step S8).
  • step S10 shows the operation from time t6 to t7 (third period) in FIG.
  • FIG. 8 is a circuit diagram showing an example of the internal configuration of the logic circuit 5 of FIG.
  • the logic circuit 5 of FIG. 8 has a NOR gate 21, a shift register 22, inverters 23 and 24, AND gates 25 and 26, and pulse generation circuits 27 and 28.
  • the NOR gate 21 performs a NOR operation on the differential output signals of the comparator 4.
  • the shift register 22 is configured, for example, by cascade-connecting a plurality of flip-flops (hereinafter referred to as F/Fs), and the output signal of the NOR gate 21 is supplied to the clock terminal of each F/F. .
  • F/Fs flip-flops
  • each F/F in the shift register 22 sequentially propagates a high level signal each time the output signal of the NOR gate 21 changes from low level to high level.
  • the number of F/F stages in the shift register 22 is the number of bits of the physical resolution of the ADC1.
  • the control signal CONV_END is the output signal of the F/F at the final stage.
  • the control signal CONV_END goes high during the third period of sampling the residual signal, as shown in FIG.
  • a control signal CONV_END is used to turn the filter switch 8 on or off.
  • the filter switch 8 is turned on when the control signal CONV_END is at high level.
  • the filter unit 7 takes the differential residual signal output from the CDAC 3 into the buffer 11 and samples it with the capacitor CA and the capacitor CB1 or CB2.
  • the AND gate 25 outputs the AND signal of the signal obtained by inverting the control signal CONV_END by the inverter 23 and the output signal of the NOR gate 21 .
  • the output signal of the AND gate 25 temporarily becomes high level each time the output signal of the comparator 4 becomes low level during the second period.
  • the output signal of AND gate 25 is input to the control terminal of comparator 4 .
  • the comparator 4 performs the comparison determination operation only while the output signal of the AND gate 25 is at high level. With such control, the comparator 4 performs comparison determination only when the CDAC 3 performs AD conversion for each bit.
  • the pulse generation circuit 27 generates switch control signals ⁇ 1 to ⁇ 3 based on the sample clock signal SAMPLE_CLK and the output signal of the AND gate 26.
  • AND gate 26 outputs a logical product signal of a signal obtained by inverting sample clock signal SAMPLE_CLK by inverter 24 and control signal CONV_END.
  • the pulse generation circuit 28 generates switch control signals ⁇ 4 to ⁇ 6 based on the sample clock signal SAMPLE_CLK and the control signal CONV_END.
  • FIG. 9A, 9B, 9C and 9D are state transition diagrams of the switches SW1 to SW6 in the filter section 7.
  • FIG. 9A, 9B, 9C and 9D are state transition diagrams of the switches SW1 to SW6 in the filter section 7.
  • the switch control signal ⁇ 1 transitions from low level to high level when the sample clock signal SAMPLE_CLK is at low level and the control signal CONV_END is at high level, and the switch SW1 transitions from off to on. do.
  • the switch control signal ⁇ 1 transitions from high level to low level, and the switch SW1 transitions from on to off.
  • the switch control signal ⁇ 5 transitions from low level to high level, and the switch control signal ⁇ 6 remains low level. Therefore, the switch SW5 transitions from off to on, and the switch SW6 remains off.
  • the switch control signal ⁇ 5 transitions from high level to low level, and the switch control signal ⁇ 6 remains at low level. Therefore, the switch SW5 transitions from high level to low level, and the switch SW6 remains off.
  • the ADC 1 uses not only the analog signal sampling period (first period) but also the AD conversion period (second period) to to the integration amplifier 12. Therefore, the noise shaping signal output from the filter section 7 and input to the comparator 4 changes during AD conversion, and an error may occur in the AD conversion. Therefore, the CDAC 3 according to this embodiment has a redundancy function so that even if an error occurs in AD conversion, the error can be corrected. Since the CDAC 3 has a redundancy function, it can perform AD conversion with redundancy, and even if an error occurs during AD conversion, it can automatically correct the error.
  • FIG. 10 is a circuit diagram showing a first example of CDAC 3 having a redundant function.
  • the CDAC 3 of FIG. 10 has a capacitor group 10a made up of a plurality of capacitors each having a different capacitance value (which may be referred to as second capacitors in this specification), and a plurality of switches 10b.
  • the plurality of second capacitors have different capacitance values, but at least some of the second capacitors have capacitance values that are multiples of 2 or powers of 2 with respect to the reference capacitance value, while the remaining second capacitors It has a capacitance value obtained by multiplying the reference capacitance value by a value less than a multiple of two.
  • FIG. 10 is a circuit diagram showing a first example of CDAC 3 having a redundant function.
  • the CDAC 3 of FIG. 10 has a capacitor group 10a made up of a plurality of capacitors each having a different capacitance value (which may be referred to as second capacitors in this specification), and a plurality of switches 10
  • three of the six capacitors have capacitance values of 1C, 2C, and 4C with a reference capacitance value of C, while the remaining three capacitors have capacitance values of 7C, 12C, and 23C. It has a capacitance value.
  • the ratio between the number of second capacitors having a capacitance value that is a multiple of 2 or a power of 2 and the number of second capacitors having a capacitance value that is less than a multiple of 2 is arbitrary.
  • FIG. 11 is a diagram explaining the AD conversion operation of the CDAC 3 in FIG. If the most significant bit of CDAC3 is zero for the analog input signal, the output signal level LV1 of CDAC3 will be lower than the analog input signal level. Therefore, 1 is selected in the second bit from the uppermost bit, and the output signal level LV2 of CDAC 3 becomes higher than the analog input signal level. Therefore, 0 is selected in the third bit from the highest order, and the output signal level LV3 of CDA becomes lower than the analog input signal level. For this reason, it is supposed that 1 is selected in the fourth bit from the uppermost bit, but 0 is selected by mistake. In this case, the output signal level LV4 of CDAC3 becomes a voltage level lower than the output signal level LV3.
  • the capacitance value of the capacitor corresponding to the upper bit of the CDAC 3 is the capacitance value obtained by multiplying the reference capacitance value by a value smaller than a multiple of 2, even if the AD conversion is erroneous on the way, the correct AD conversion will be performed later.
  • the error can be reduced little by little, and finally a correct digital value is obtained as shown in FIG. 11, and the residual signal is also reduced.
  • FIG. 12 is a circuit diagram showing the internal configuration of the CDAC 3 according to a comparative example.
  • a plurality of capacitors in the CDAC 3 of FIG. 12 have capacitance values that are powers of 2 times the reference capacitance value.
  • FIG. 13 is a diagram explaining the AD conversion operation of the CDAC3 in FIG. FIG. 13, like FIG. 11, shows an example in which the AD conversion operation is erroneous at the 4th bit from the high order. In this case, even if correct AD conversion is performed after the 5th bit, the finally obtained digital signal will be a value that is 0.5 LSB or more away from the AD conversion value of the original analog input signal, and the residual signal will also be growing.
  • FIG. 14 is a circuit diagram showing a second example of CDAC3 having a redundant function.
  • the CDAC 3 of FIG. 14 has a plurality of capacitors C0 to C11, and each capacitor C0 to C11 has a capacitance value that is a power of 2 times the reference capacitance value C0.
  • the plurality of capacitors C0 to C11 include a plurality of capacitors C1, C1R and capacitors C6, C6R having the same capacitance value.
  • two capacitors C1 and C1R each having a capacitance value of 2C0 and two capacitors C6 and C6R each having a capacitance value of 64C0 are provided.
  • switches connected to a plurality of capacitors are omitted in FIG. 14, switches similar to those in FIG. 10 are actually connected to each capacitor.
  • FIG. 15A and 15B are diagrams for explaining the AD conversion operation of the CDAC3 in FIG.
  • FIG. 15A shows the AD conversion operation by the capacitors C4 to C8 within the dashed frame in FIG.
  • the intermediate voltage level of the output signal VR1 of the CDAC 3 before AD conversion of the bit corresponding to the capacitor C8 in FIG. 14 is lower than the analog input signal level. Therefore, the bit corresponding to capacitor C8 will be 1 and the intermediate voltage level of output signal VR2 of CDAC 3 will be higher than the analog input signal level. Therefore, the bit corresponding to the capacitor C7 should be 0, but it is erroneously set to 1. In this case, the intermediate voltage level of output signal VR3 of CDAC3 is higher than the analog input signal level. Therefore, the bit corresponding to capacitor C6 is 0.
  • the intermediate voltage level of the output signal VR4 of CDAC3 becomes higher than the analog input signal level. Therefore, the bit corresponding to capacitor C6R becomes 0.
  • the intermediate voltage level of output signal VR5 of CDAC3 becomes lower than the analog input signal level. Therefore, the bit corresponding to capacitor C5 will be 1.
  • the intermediate voltage level of output signal VR6 of CDAC3 becomes higher than the analog input signal level. Therefore, the bit corresponding to capacitor C4 is 0.
  • the error can be relieved by providing a plurality of capacitors having the same capacitance value, and the accuracy of the finally obtained digital value can be maintained.
  • FIG. 15B is a diagram explaining the AD conversion operation when the analog input signal level is lower than that in FIG. 15A.
  • the intermediate voltage level of the output signal VR1 of the CDAC 3 before AD conversion of the bit corresponding to the capacitor C8 in FIG. 15 is higher than the analog input signal level. Therefore, the bit corresponding to capacitor C8 becomes 0, and the intermediate voltage level of output signal VR2 of CDAC3 becomes lower than the analog input signal level. Therefore, suppose that the bit corresponding to the capacitor C7 should be 1, but is erroneously set to 0. In this case, the intermediate voltage level of output signal VR3 of CDAC3 is lower than the analog input signal level. Therefore, the bit corresponding to capacitor C6 is 1.
  • the bit corresponding to capacitor C6R becomes 1.
  • the intermediate voltage level of the output signal VR5 of CDAC3 becomes higher than the analog input signal level. Therefore, the bit corresponding to capacitor C5 will be 0.
  • the intermediate voltage level of output signal VR6 of CDAC3 becomes lower than the analog input signal level. Therefore, the bit corresponding to capacitor C4 is 1.
  • FIGS. 15A and 15B even if AD conversion is erroneous in some bits in the CDAC 3 regardless of the analog input signal level, the error can be corrected by providing a plurality of capacitors having the same capacitance value. can be rescued.
  • the ADC 1 is a fully differential SAR ADC 1 that AD-converts differential analog signals and outputs differential digital signals.
  • a chopper is a through mode in which a switch group is connected to the differential input terminal and the differential output terminal of a differential input and differential output amplifier to pass through the differential input signal and the differential output signal.
  • a cross mode for crossing each of the dynamic input signal and the differential output signal is periodically interlocked and switched. In the second mode, since the differential input side and the differential output side are synchronous and the differential signals are crossed, no problem occurs in signal transmission.
  • FIG. 16 is a block diagram showing an example in which choppers 31 and 32 are connected to differential input terminals and differential output terminals of at least one of the buffer 11 and integrating amplifier 12 in the filter section 7, respectively.
  • the left side of FIG. 16 schematically shows a through mode signal transmission path, and the right side schematically shows a cross mode signal transmission path.
  • FIG. 17 is a circuit diagram showing an example of the internal configuration of choppers 31 and 32.
  • FIG. Choppers 31 and 32 of FIG. 17 have four switches SW16 to SW19 arranged between differential input terminals TL1 and TL2 and differential output terminals TL3 and TL4.
  • a switch SW16 switches whether to short-circuit the terminals TL1 and TL3.
  • a switch SW17 switches whether to short-circuit the terminals TL3 and TL4.
  • a switch SW18 switches whether to short-circuit the terminals TL1 and TL4.
  • a switch SW19 switches whether to short-circuit the terminals TL2 and TL3.
  • FIG. 18 is an operation timing chart of choppers 31 and 32 in FIG. As shown, the chopper alternates between through mode and cross mode. During the through mode, the switches SW16 and SW17 in FIG. 17 are turned on and the switches SW18 and SW19 are turned off. Further, during the cross code, the switches SW16 and SW17 in FIG. 17 are turned off and the switches SW18 and SW19 are turned on. It is desirable to make the periods of through mode and cross mode equal.
  • the choppers 31 and 32 By providing the choppers 31 and 32, the low-frequency noise of the SAR ADC 1 can be shifted to the high-frequency side, and as a result, the flicker noise can be reduced.
  • the period for sampling the analog signal and the period for AD converting the sampled analog signal are used to transfer from the capacitor group 7g in the filter section 7 to the integrating amplifier 12.
  • a full charge transfer is performed to generate the noise shaping signal. This ensures sufficient time for all charge transfers. If all charges are transferred to the integration amplifier 12 in the filter section 7 during the AD conversion period, the output signal of the integration amplifier 12 in the filter section 7 fluctuates during AD conversion, causing an error in the AD conversion by the CDAC 3. There is a risk.
  • the CDAC 3 according to the present embodiment has a redundancy function, even if an error occurs in the AD conversion operation, the error can be corrected by performing AD conversion with redundancy in the CDAC 3, and finally can maintain the accuracy of the digital signal obtained in
  • the ADC 1 according to the first embodiment includes an active filter section 7 having an integral amplifier 12, but it is also possible to configure the ADC 1 using a passive filter section 7a that does not have an integral amplifier 12. .
  • the ADC 1a according to the second embodiment has the same configuration as the ADC 1 in FIG. 1, but the internal configuration of the filter section 7a is different from the filter section 7 in the ADC 1 in FIG.
  • FIG. 19 is a circuit diagram showing the internal configuration of the filter section 7a within the ADC 1a according to the second embodiment.
  • the filter unit 7a of FIG. 19 has capacitors CA, CB1, CB2, and CC and switches SW21 to SW24 for each signal constituting the differential signal on the rear stage side of the differential input and differential output buffer 11. .
  • Switches SW21 and SW22 are connected in series between the output node of the buffer 11 and the output node of the filter section .
  • a capacitor CA is connected between the common connection node of the switches SW21 and SW24 and the ground node.
  • a switch SW23 and a capacitor CB1 are connected in series between a common connection node of the switches SW21 and SW22 and a ground node.
  • a switch SW24 and a capacitor CB2 are connected in series between a common connection node of the switches SW21 and SW22 and a ground node.
  • a capacitor CC is connected between the output node of the filter section 7 and the ground node.
  • FIG. 20 is a timing chart of ADC1a according to the second embodiment.
  • the switching period of the switches SW1 to SW6 in the filter section 7a in FIG. 19 corresponds to two sampling periods (first sampling period and second sampling period) of the ADC 1a, as in FIG.
  • the switches SW22 and SW23 in the filter section 7a are turned on, and the other switches are turned off.
  • the charge stored in capacitors CA and CB1 is charge redistributed in capacitors CA, CB1, and CC.
  • the noise shaping signal output from the filter section 7a may fluctuate and the capacitor in the CDAC 3 may be selected erroneously.
  • the CDAC 3 by providing the CDAC 3 with a redundant function, it is possible to prevent the deterioration of AD conversion accuracy.
  • the capacitor CA in the filter section 7a is used for sampling the residual signal every sampling period, while the capacitors CB1 and CB2 are alternately used for sampling every sampling period.
  • Capacitor CC is also used for charge redistribution every sampling period.
  • FIG. 21 is a flow chart showing the processing operation of the ADC 1a according to the second embodiment, and shows the processing operation in two sampling periods, like the timing chart of FIG.
  • a variable n is initialized to zero, and an externally input analog signal is sampled (step S11).
  • Step S11 shows the operation from time t1 to t2 (first period) in FIG.
  • a variable n is a variable that counts the number of times the comparator 4 performs comparison determination.
  • Step S12 an AD conversion operation is performed based on the comparison determination of the comparator 4 (step S12).
  • Steps S12 to S14 show the operation during times t2 to t3 (second period) in FIG.
  • the variable n is incremented by 1 (step S13).
  • step S15 shows the operation from time t3 to t4 (third period) in FIG.
  • Step S11 to S15 are performed during the first sampling period from time t1 to t4 in FIG. Subsequently, when entering the second sampling period, the variable n is initialized to zero as in step S11, and the externally input analog signal is sampled (step S16). Step S16 shows the operation from time t4 to t5 (first period) in FIG.
  • Step S17 an AD conversion operation is performed based on the comparison determination of the comparator 4 (step S17).
  • Steps S17 to S9 show the operation during times t5 to t6 (second period) in FIG.
  • the variable n is incremented by 1 (step S18).
  • step S19 When it is determined in step S19 that the variable n has reached N, the residual signal output from the CDAC 3 is sampled in the capacitors CA and CB2 in the filter section 7a (step S20).
  • Step S20 shows the operation from time t6 to t7 (third period) in FIG.
  • the logic circuit 5 has the same internal configuration as that of FIG. It outputs control signals ⁇ 1 to ⁇ 6.
  • 22A, 22B and 22C are state transition diagrams of the switches SW1 to SW6 in the filter section 7a.
  • the switch control signal ⁇ 1 transitions from low level to high level when the sample clock signal SAMPLE_CLK is at low level and the control signal CONV_END is at high level, and the switch SW1 transitions from off to on. do.
  • the switch control signal ⁇ 1 transitions from high level to low level, and the switch SW1 transitions from on to off.
  • the switch control signal ⁇ 2 transitions from low level to high level when the sample clock signal SAMPLE_CLK is at high level or the control signal CONV_END is at low level, and the switch SW2 transitions from off to on. do. Thereafter, when the sample clock signal SAMPLE_CLK is at low level and the control signal CONV_END is at high level, the switch control signal ⁇ 2 transitions from high level to low level, and the switch SW2 transitions from on to off.
  • the switch control signal ⁇ 3 transitions from high level to low level, and the switch control signal ⁇ 4 transitions from low level to high level. Therefore, the switch SW23 transitions from ON to OFF, and the switch SW24 transitions from OFF to ON.
  • the switch control signal ⁇ 3 transitions from low level to high level, and the switch control signal ⁇ 4 transitions from high level to low level. Therefore, the switch SW23 transitions from off to on, and the switch SW24 transitions from on to off.
  • the ADC 1a according to the second embodiment can be configured in the same manner as the ADC 1 according to the first embodiment, except that it includes a passive filter section 7a.
  • CDAC3 has a redundancy function as shown in FIGS. 10-15B.
  • a chopper shown in FIG. 16 may be provided.
  • the ADC 1a includes the passive filter unit 7a. Since charge redistribution is performed within the portion 7a, sufficient time for charge redistribution can be secured. By performing charge redistribution during the AD conversion period, there is a risk of erroneous selection of capacitors in the CDAC 3, but by providing the CDAC 3 with a redundant function, there is no risk of deterioration in AD conversion accuracy.
  • the differential residual signal output from the CDAC 3 and the differential noise shaping signal output from the filter section 7 are input to the comparator 4.
  • a comparator 4 for comparing and judging motion signals is required.
  • the SAR ADC 1b synthesizes the differential noise shaping signal output from the filter section 7b with the output signal of the CDAC 3 and inputs it to the comparator 4.
  • the comparator 4 that performs comparison and determination of one system of differential signals can be used.
  • FIG. 23 is a block diagram showing a schematic configuration of ADC 1b according to the third embodiment.
  • the same reference numerals are assigned to the same components as in FIG. 1, and the following description will focus on the differences.
  • the ADC 1b in FIG. 23 includes a sample switch 2, a CDAC 3, a comparator 4, a logic circuit 5, a decoder 6, a filter section (L(z)) 7b, and a filter switch 8, similarly to the ADIC in FIG. 1A. It has In addition, the ADC 1b in FIG. 23 has an adder 10. FIG.
  • the adder 10 updates the residual signal of the CDAC 3 by performing charge redistribution between the capacitors in the filter section 7 and the capacitors in the CDAC 3 .
  • the ADC 1b in FIG. 23 feeds back the noise shaping signal output from the filter section 7b to the residual signal of the CDAC 3, so it can be called an error feedback SAR ADC 1b.
  • the differential signal of the residual signal of the CDAC 3, which is subjected to error feedback, is input to the comparator 4 of FIG. In this manner, the comparator 4 in FIG. 23 receives a single differential input signal instead of two, so that the internal configuration of the comparator 4 can be simplified.
  • the filter section 7b in FIG. 23 has an internal configuration different from that of the filter section 7 in FIG. 1, and the filter section 7b in FIG. The internal configuration of the filter section 7b in FIG. 23 will be described later.
  • ADC 1b in FIG. 23 shows an example in which a single-ended analog signal is input through sample switch 2, but in reality, like ADC 1 according to the first and second embodiments, a fully differential type is the ADC1 of
  • FIG. 24 is a timing chart of ADC1b in FIG. 23, showing the timing of each signal within one sampling period.
  • ADC1b of FIG. 23 the residual signal sampled in a part of capacitor group 7g in filter section 7b is transferred to capacitors in CDAC3 during the period (second period) from time t2 to t3 in FIG. Allocate.
  • the slight change in the voltage VCOPM from the holding voltage level in the first half of time t2 to t3 is due to the charge redistribution described above.
  • the residual signal input to the comparator 4 fluctuates during the AD conversion, and there is a risk of erroneous selection of the capacitor in the CDAC 3 .
  • the CDAC 3 by providing the CDAC 3 with a redundancy function, errors can be corrected, so AD conversion accuracy can be maintained.
  • FIG. 25 is a timing chart according to a comparative example.
  • FIG. 25 shows that the charge accumulated in the capacitor in the filter section 7b is transferred to the capacitor in the filter section 7b during the period (first period) during which the analog signal is sampled and the period (second period) during which the AD conversion is performed. and the capacitor in the CDAC 3, a period (hereinafter referred to as a fourth period) is provided.
  • the length of the first period to the third period is equal to the length of the fourth period. must be shortened, and there is a possibility that the AD conversion precision will be lowered or the SNDR will be deteriorated.
  • FIG. 26 is a circuit diagram showing an example of the internal configuration of the filter section 7b of FIG.
  • the filter unit 7b shown in FIG. 26 includes a buffer 11 for differential input and differential output, and switches SW31, SW32a, SW32b, SW33a, SW33b, SW34a, SW34b, SW35a, It has SW35b, SW36a and SW36b and capacitors CA, CB1 and CB2.
  • the switches SW31 and SW34 are connected in series between the output node of the buffer 11 and the output node of the filter section 7b, and the capacitor CA is connected between the common connection node of these switches SW31 and SW34 and the ground node. .
  • the switches SW32a and SW35a are connected in series between the output node of the buffer 11 and the ground node.
  • the switches SW35b and SW32b are connected in series between the output node of the filter section 7b and the ground node.
  • a capacitor CB1 is connected between a common connection node of the switches SW32a and SW35a and a common connection node of the switches SW32b and SW35b.
  • the switches SW33a and SW36a are connected in series between the output node of the buffer 11 and the ground node.
  • the switches SW36b and SW33b are connected in series between the output node of the filter section 7b and the ground node.
  • a capacitor CB2 is connected between a common connection node of the switches SW33a and SW36a and a common connection node of the switches SW33b and SW36b.
  • the switch SW31 receives the switch control signal ⁇ 1, the switches SW32a and SW32b use the switch control signal ⁇ 2, the switches SW33a and SW33b use the switch control signal ⁇ 3, the switch SW34 uses the switch control signal ⁇ 4, and the switches SW35a and SW35b use the switch control signal ⁇ 5. , and the switches SW36a and SW36b are switch-controlled by a switch control signal ⁇ 6.
  • FIG. 27 is a timing chart of the filter section 7b in FIG.
  • the switching period of the switches SW1 to SW6 in the filter section 7b in FIG. 23 corresponds to two sampling periods (first sampling period and second sampling period) of the ADC 1b, as in FIG.
  • All the switches in the filter section 7b are in the OFF state during times t4 to t5 (first period) within the second sampling period. As a result, the charges stored in the capacitors CA, CB1 and CB2 in the filter section 7b are held as they are.
  • FIG. 28 is a flow chart showing the processing operation of the ADC 1b in FIG. 23, and shows the processing operation in two sampling periods, like the timing chart in FIG.
  • a variable n is initialized to zero, and an externally input analog signal is sampled (step S21).
  • Step S21 shows the operation from time t1 to t2 (first period) in FIG.
  • a variable n is a variable that counts the number of times the comparator 4 performs comparison determination.
  • Step S22 an AD conversion operation is performed based on the comparison determination of the comparator 4 (step S22).
  • Steps S22 to S24 show the operation during times t2 to t3 (second period) in FIG.
  • the variable n is incremented by 1 (step S23).
  • step S24 When it is determined in step S24 that the variable n has reached N, the residual signal output from the CDAC 3 is sampled in the capacitors CA and CB1 in the filter section 7b (step S25).
  • Step S25 shows the operation from time t3 to t4 (third period) in FIG.
  • Step S21 to S25 are performed during the first sampling period from time t1 to t4 in FIG. Subsequently, in the second sampling period, similarly to step S21, the variable n is initialized to zero, and the externally input analog signal is sampled (step S26). Step S26 shows the operation from time t4 to t5 (first period) in FIG.
  • Step S27 an AD conversion operation is performed based on the comparison determination of the comparator 4 (step S27).
  • Steps S27 to S29 show the operation during time t5 to t6 (second period) in FIG.
  • the variable n is incremented by 1 (step S28).
  • step S29 it is determined whether or not the variable n has reached the number of bits N of the physical resolution of the ADC 1b (step S29). If the variable n has not reached N, the process returns to step S22. While the processing of steps S26 to S29 is being executed, the charges in the capacitors CA and CB2 in the filter section 7b are redistributed to each capacitor in the CDAC3.
  • step S30 shows the operation from time t6 to t7 (third period) in FIG.
  • FIG. 29 is a circuit diagram showing an example of the internal configuration of the logic circuit 5 of FIG.
  • the logic circuit 5 of FIG. 29 has basically the same circuit configuration as the logic circuit 5 of FIG.
  • the pulse generation circuits 27 and 28 in the logic circuit 5 of FIG. 29 output switch control signals ⁇ 1 to ⁇ 6 at timings different from those of the pulse generation circuits 27 and 28 in the logic circuit 5 of FIG.
  • FIGS. 30A, 30B, 30C and 30D are state transition diagrams of the switches SW1 to SW6 in the filter section 7b.
  • the state transition diagrams of FIGS. 30A, 30B, 30C, and 30D are basically the same as those of FIGS. 9A, 9B, 9C, and 9D, and detailed description thereof will be omitted.
  • the ADC 1b according to the third embodiment differs from the ADC 1b according to the first and second embodiments described above in that it is of the error feedback type. It has a redundancy function as shown in 15B. Also, a chopper shown in FIG. 16 may be provided.
  • the charge accumulated in the capacitor in the filter section 7b is transferred to the capacitor in the filter section 7b and the CDAC 3 during the AD conversion period. Since the charge redistribution is performed by the capacitors of , there is no need to provide a separate period for charge redistribution. Therefore, charge redistribution for error feedback is performed without shortening the analog signal sampling period (first period), the AD conversion period (second period), and the residual signal sampling period (third period). be able to. By performing charge redistribution during the AD conversion period, there is a risk of erroneous selection of the capacitance in the CDAC 3. However, as described with reference to FIGS. There is no possibility that the AD conversion precision will be lowered.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to any type of movement such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, robots, construction machinery, agricultural machinery (tractors), etc. It may also be implemented as a body-mounted device.
  • FIG. 31 is a block diagram showing a schematic configuration example of a vehicle control system 7000, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 7000 comprises a plurality of electronic control units connected via communication network 7010 .
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, an outside information detection unit 7400, an inside information detection unit 7500, and an integrated control unit 7600.
  • the communication network 7010 that connects these multiple control units conforms to any standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • Each control unit includes a microcomputer that performs arithmetic processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used in various calculations, and a drive circuit that drives various devices to be controlled. Prepare.
  • Each control unit has a network I/F for communicating with other control units via a communication network 7010, and communicates with devices or sensors inside and outside the vehicle by wired communication or wireless communication. A communication I/F for communication is provided. In FIG.
  • the functional configuration of the integrated control unit 7600 includes a microcomputer 7610, a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle equipment I/F 7660, an audio image output unit 7670, An in-vehicle network I/F 7680 and a storage unit 7690 are shown.
  • Other control units are similarly provided with microcomputers, communication I/Fs, storage units, and the like.
  • the drive system control unit 7100 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 7100 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection section 7110 is connected to the drive system control unit 7100 .
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the axial rotational motion of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, an accelerator pedal operation amount, a brake pedal operation amount, and a steering wheel steering. At least one of sensors for detecting angle, engine speed or wheel rotation speed is included.
  • Drive system control unit 7100 performs arithmetic processing using signals input from vehicle state detection unit 7110, and controls the internal combustion engine, drive motor, electric power steering device, brake device, and the like.
  • the body system control unit 7200 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 7200 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • Body system control unit 7200 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310, which is the power supply source for the driving motor, according to various programs. For example, the battery control unit 7300 receives information such as battery temperature, battery output voltage, or remaining battery capacity from a battery device including a secondary battery 7310 . The battery control unit 7300 performs arithmetic processing using these signals, and performs temperature adjustment control of the secondary battery 7310 or control of a cooling device provided in the battery device.
  • the vehicle exterior information detection unit 7400 detects information outside the vehicle in which the vehicle control system 7000 is installed.
  • the imaging section 7410 and the vehicle exterior information detection section 7420 is connected to the vehicle exterior information detection unit 7400 .
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the vehicle exterior information detection unit 7420 includes, for example, an environment sensor for detecting the current weather or weather, or a sensor for detecting other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. ambient information detection sensor.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunshine sensor that detects the degree of sunshine, and a snow sensor that detects snowfall.
  • the ambient information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • LIDAR Light Detection and Ranging, Laser Imaging Detection and Ranging
  • These imaging unit 7410 and vehicle exterior information detection unit 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 32 shows an example of the installation positions of the imaging unit 7410 and the vehicle exterior information detection unit 7420.
  • the imaging units 7910 , 7912 , 7914 , 7916 , and 7918 are provided, for example, at least one of the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 7900 .
  • An image pickup unit 7910 provided in the front nose and an image pickup unit 7918 provided above the windshield in the vehicle interior mainly acquire an image in front of the vehicle 7900 .
  • Imaging units 7912 and 7914 provided in the side mirrors mainly acquire side images of the vehicle 7900 .
  • An imaging unit 7916 provided in the rear bumper or back door mainly acquires an image behind the vehicle 7900 .
  • An imaging unit 7918 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 32 shows an example of the imaging range of each of the imaging units 7910, 7912, 7914, and 7916.
  • the imaging range a indicates the imaging range of the imaging unit 7910 provided in the front nose
  • the imaging ranges b and c indicate the imaging ranges of the imaging units 7912 and 7914 provided in the side mirrors, respectively
  • the imaging range d is The imaging range of an imaging unit 7916 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 7910, 7912, 7914, and 7916, a bird's-eye view image of the vehicle 7900 viewed from above can be obtained.
  • the vehicle exterior information detectors 7920, 7922, 7924, 7926, 7928, and 7930 provided on the front, rear, sides, corners, and above the windshield of the vehicle interior of the vehicle 7900 may be, for example, ultrasonic sensors or radar devices.
  • the exterior information detectors 7920, 7926, and 7930 provided above the front nose, rear bumper, back door, and windshield of the vehicle 7900 may be LIDAR devices, for example.
  • These vehicle exterior information detection units 7920 to 7930 are mainly used to detect preceding vehicles, pedestrians, obstacles, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging section 7410 to capture an image of the exterior of the vehicle, and receives the captured image data.
  • the vehicle exterior information detection unit 7400 also receives detection information from the vehicle exterior information detection unit 7420 connected thereto.
  • the vehicle exterior information detection unit 7420 is an ultrasonic sensor, radar device, or LIDAR device
  • the vehicle exterior information detection unit 7400 emits ultrasonic waves, electromagnetic waves, or the like, and receives reflected wave information.
  • the vehicle exterior information detection unit 7400 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received information.
  • the vehicle exterior information detection unit 7400 may perform environment recognition processing for recognizing rainfall, fog, road surface conditions, etc., based on the received information.
  • the vehicle exterior information detection unit 7400 may calculate the distance to the vehicle exterior object based on the received information.
  • the vehicle exterior information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing people, vehicles, obstacles, signs, characters on the road surface, etc., based on the received image data.
  • the vehicle exterior information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and synthesizes image data captured by different imaging units 7410 to generate a bird's-eye view image or a panoramic image. good too.
  • the vehicle exterior information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410 .
  • the in-vehicle information detection unit 7500 detects in-vehicle information.
  • the in-vehicle information detection unit 7500 is connected to, for example, a driver state detection section 7510 that detects the state of the driver.
  • the driver state detection unit 7510 may include a camera that captures an image of the driver, a biosensor that detects the biometric information of the driver, a microphone that collects sounds in the vehicle interior, or the like.
  • a biosensor is provided, for example, on a seat surface, a steering wheel, or the like, and detects biometric information of a passenger sitting on a seat or a driver holding a steering wheel.
  • the in-vehicle information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, and determine whether the driver is dozing off. You may The in-vehicle information detection unit 7500 may perform processing such as noise canceling processing on the collected sound signal.
  • the integrated control unit 7600 controls overall operations within the vehicle control system 7000 according to various programs.
  • An input section 7800 is connected to the integrated control unit 7600 .
  • the input unit 7800 is realized by a device that can be input-operated by the passenger, such as a touch panel, button, microphone, switch or lever.
  • the integrated control unit 7600 may be input with data obtained by recognizing voice input by a microphone.
  • the input unit 7800 may be, for example, a remote control device using infrared rays or other radio waves, or may be an externally connected device such as a mobile phone or PDA (Personal Digital Assistant) corresponding to the operation of the vehicle control system 7000.
  • PDA Personal Digital Assistant
  • the input unit 7800 may be, for example, a camera, in which case the passenger can input information through gestures.
  • the input section 7800 may include an input control circuit that generates an input signal based on information input by the passenger or the like using the input section 7800 and outputs the signal to the integrated control unit 7600, for example.
  • a passenger or the like operates the input unit 7800 to input various data to the vehicle control system 7000 and instruct processing operations.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, and the like. Also, the storage unit 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the storage unit 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • the general-purpose communication I/F 7620 is a general-purpose communication I/F that mediates communication between various devices existing in the external environment 7750.
  • General-purpose communication I/F 7620 is a cellular communication protocol such as GSM (registered trademark) (Global System of Mobile communications), WiMAX (registered trademark), LTE (registered trademark) (Long Term Evolution) or LTE-A (LTE-Advanced) , or other wireless communication protocols such as wireless LAN (also referred to as Wi-Fi®), Bluetooth®, and the like.
  • General-purpose communication I / F 7620 for example, via a base station or access point, external network (e.g., Internet, cloud network or operator-specific network) equipment (e.g., application server or control server) connected to You may
  • external network e.g., Internet, cloud network or operator-specific network
  • equipment e.g., application server or control server
  • the general-purpose communication I/F 7620 uses, for example, P2P (Peer To Peer) technology to connect terminals (for example, terminals of drivers, pedestrians, stores, or MTC (Machine Type Communication) terminals) near the vehicle. may be connected with P2P (Peer To Peer) technology to connect terminals (for example, terminals of drivers, pedestrians, stores, or MTC (Machine Type Communication) terminals) near the vehicle.
  • P2P Peer To Peer
  • MTC Machine Type Communication
  • the dedicated communication I/F 7630 is a communication I/F that supports a communication protocol designed for use in vehicles.
  • the dedicated communication I/F 7630 uses standard protocols such as WAVE (Wireless Access in Vehicle Environment), DSRC (Dedicated Short Range Communications), which is a combination of lower layer IEEE 802.11p and higher layer IEEE 1609, or cellular communication protocol. May be implemented.
  • the dedicated communication I/F 7630 is typically used for vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian communication. ) perform V2X communication, which is a concept involving one or more of the communications.
  • the positioning unit 7640 receives GNSS signals from GNSS (Global Navigation Satellite System) satellites (for example, GPS signals from GPS (Global Positioning System) satellites), performs positioning, and obtains the latitude, longitude, and altitude of the vehicle. Generate location information containing Note that the positioning unit 7640 may specify the current position by exchanging signals with a wireless access point, or may acquire position information from a terminal such as a mobile phone, PHS, or smart phone having a positioning function.
  • GNSS Global Navigation Satellite System
  • GPS Global Positioning System
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from wireless stations installed on the road, and acquires information such as the current position, traffic jams, road closures, or required time. Note that the function of the beacon reception unit 7650 may be included in the dedicated communication I/F 7630 described above.
  • the in-vehicle device I/F 7660 is a communication interface that mediates connections between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I/F 7660 may establish a wireless connection using a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I/F 7660 is connected via a connection terminal (and cable if necessary) not shown, USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface, or MHL (Mobile High -definition Link), etc.
  • In-vehicle equipment 7760 includes, for example, at least one of mobile equipment or wearable equipment possessed by passengers, or information equipment carried in or attached to the vehicle. In-vehicle equipment 7760 may also include a navigation device that searches for a route to an arbitrary destination. or exchange data signals.
  • the in-vehicle network I/F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010. In-vehicle network I/F 7680 transmits and receives signals and the like according to a predetermined protocol supported by communication network 7010 .
  • the microcomputer 7610 of the integrated control unit 7600 uses at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning unit 7640, a beacon receiving unit 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680.
  • the vehicle control system 7000 is controlled according to various programs on the basis of the information acquired by. For example, the microcomputer 7610 calculates control target values for the driving force generator, steering mechanism, or braking device based on acquired information on the inside and outside of the vehicle, and outputs a control command to the drive system control unit 7100. good too.
  • the microcomputer 7610 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control may be performed for the purpose of In addition, the microcomputer 7610 controls the driving force generator, the steering mechanism, the braking device, etc. based on the acquired information about the surroundings of the vehicle, thereby autonomously traveling without depending on the operation of the driver. Cooperative control may be performed for the purpose of driving or the like.
  • ADAS Advanced Driver Assistance System
  • Microcomputer 7610 receives information obtained through at least one of general-purpose communication I/F 7620, dedicated communication I/F 7630, positioning unit 7640, beacon receiving unit 7650, in-vehicle device I/F 7660, and in-vehicle network I/F 7680. Based on this, three-dimensional distance information between the vehicle and surrounding objects such as structures and people may be generated, and local map information including the surrounding information of the current position of the vehicle may be created. Further, based on the acquired information, the microcomputer 7610 may predict dangers such as vehicle collisions, pedestrians approaching or entering closed roads, and generate warning signals.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio/image output unit 7670 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 7710, a display section 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display 7720 may include, for example, at least one of an on-board display and a head-up display.
  • the display unit 7720 may have an AR (Augmented Reality) display function.
  • the output device may be headphones, a wearable device such as an eyeglass-type display worn by a passenger, or other devices such as a projector or a lamp.
  • the display device displays the results obtained by various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, and graphs. Display visually.
  • the voice output device converts an audio signal including reproduced voice data or acoustic data into an analog signal and outputs the analog signal audibly.
  • At least two control units connected via the communication network 7010 may be integrated as one control unit.
  • an individual control unit may be composed of multiple control units.
  • vehicle control system 7000 may comprise other control units not shown.
  • some or all of the functions that any control unit has may be provided to another control unit. In other words, as long as information is transmitted and received via the communication network 7010, the predetermined arithmetic processing may be performed by any one of the control units.
  • sensors or devices connected to any control unit may be connected to other control units, and multiple control units may send and receive detection information to and from each other via communication network 7010. .
  • the ADCs 1, 1a, and 1b according to the present embodiment described with reference to FIGS. 1 to 30B can be used when converting the detection signals of various sensors used in the vehicle control system 7000 described above into digital signals.
  • this technique can take the following structures. (1) An analog-to-digital converter that converts an analog signal into a digital signal within a sampling period that includes a first period, a second period, and a third consecutive period, The analog signal is sampled within the first period, and the sampled signal is sequentially converted bit by bit into the digital signal with redundancy within the second period, and an unconverted residual is obtained.
  • a digital-to-analog converter that outputs a signal; sampling the residual signal within the third period, and at least within the second period, part of the residual signal sampled during the third period within the immediately preceding sampling period and the sampling period two sampling periods before a filter unit that performs charge transfer or charge redistribution to generate a noise shaping signal based on a portion of the residual signal sampled during the third period in a DAC controller that controls the digital-to-analog converter within the second time period based on the residual signal and the noise shaping signal.
  • the filter section selects a portion of the residual signal sampled in the third period in the immediately preceding sampling period and the The analog-to-digital converter according to (1), wherein the noise shaping signal is generated by charge transferring a portion of the residual signal sampled in the third period.
  • the filter section selects a part of the residual signal sampled in the third period in the immediately preceding sampling period and the The analog-to-digital converter according to (1), wherein the noise shaping signal is generated by charge redistribution with a portion of the residual signal sampled in the third period.
  • the filter section a plurality of first capacitors; a plurality of first switches that switch between whether or not to store electric charge in each of the plurality of first capacitors; Some of the first capacitors among the plurality of first capacitors accumulate electric charges according to the residual signal within the third period, During the first period and the second period, from the part of the first capacitors that accumulated the residual signal during the third period of the immediately preceding sampling period, charge is transferred to another first capacitor; The analog-to-digital converter of (2), wherein the noise shaping signal is generated by charge transferred to the further first capacitor.
  • the filter section a first differential amplifier having a first differential input terminal to which the residual signal is input and a first differential output terminal to output a differential signal corresponding to the residual signal; a second differential amplifier having a second differential input terminal and a second differential output terminal, and outputting the differential noise shaping signal from the second differential output terminal;
  • the filter section a plurality of first capacitors; a plurality of first switches that switch between whether or not to store electric charge in each of the plurality of first capacitors; Some of the first capacitors among the plurality of first capacitors accumulate electric charges according to the residual signal within the third period, During the first period and the second period, the accumulated charge of the part of the first capacitors that accumulated the residual signal in the third period of the immediately preceding sampling period is transferred to the part of the first capacitors.
  • the analog-to-digital converter of (3) wherein charge redistribution with another first capacitor produces the noise shaping signal.
  • Some of the plurality of first capacitors store and transfer electric charges in each sampling period, and the remaining first capacitors store and transfer electric charge in one of the two consecutive sampling periods.
  • the analog-to-digital converter according to any one of (4) to (7), which stores and transfers charge in the sampling period.
  • the analog signal is a differential analog signal; two said digital-to-analog converters are provided for converting said differential analog signals to said differential digital signals; differential residual signals are output from the two digital-analog converters;
  • the filter unit generates the differential noise shaping signal within the first period and the second period,
  • the DAC control unit controls the two digital-analog converters based on the differential residual signal and the differential noise shaping signal within the second period, (1) to (8) ).
  • the DAC controller controls the two digital-to-analog converters so that the sum of the signal difference between the differential residual signals and the signal difference between the differential noise shaping signals approaches zero.
  • the DAC control unit a comparator that outputs a signal corresponding to the sum of the signal difference between the differential residual signals and the signal difference between the differential noise shaping signals; and a logic circuit that controls the digital-to-analog converter based on the output signal of the comparator.
  • the digital-to-analog converter is a plurality of second capacitors to which the analog signal is supplied to one end of each or to which the residual signal is output from one end of each; a plurality of second switches for setting the other end side of the plurality of second capacitors to one of a plurality of voltages;
  • the analog-digital according to any one of (1) to (11), wherein the DAC control unit switches and controls the plurality of second switches based on the residual signal and the noise shaping signal. converter.
  • the digital-to-analog converter is a plurality of second capacitors to which the analog signal is supplied to one end of each or to which the residual signal is output from one end of each; a plurality of second switches for setting the other end side of the plurality of second capacitors to one of a plurality of voltages;
  • the filter unit in the second period, divides a part of the residual signal sampled in the third period in the immediately preceding sampling period and the residual signal sampled in the third period in the sampling period two sampling periods before
  • the analog-to-digital converter of claim 1 wherein a portion of the signal is charge redistributed with the plurality of second capacitors in the digital-to-analog converter to generate the noise shaping signal.
  • the filter section a plurality of first capacitors; a plurality of first switches that switch between whether or not to store electric charge in each of the plurality of first capacitors; Some of the first capacitors among the plurality of first capacitors accumulate electric charges according to the residual signal within the third period, During the second period, the accumulated charges of the partial first capacitors that accumulated the residual signal in the third period of the immediately preceding sampling period are transferred to the filter section including the partial first capacitors. 13.
  • the analog signal is a differential analog signal; two said digital-to-analog converters are provided for converting said differential analog signals to said differential digital signals; differential residual signals are output from the two digital-analog converters;
  • the filter unit generates the differential noise shaping signal within the second period, (14), wherein the DAC control unit controls the two digital-to-analog converters based on the differential residual signal and the differential noise shaping signal within the second period.
  • Analog-to-digital converter At least some of the plurality of second capacitors have a capacitance value obtained by multiplying a reference capacitance by a value less than a multiple of 2, and the remaining second capacitors have the reference capacitance.
  • the plurality of second capacitors have a capacitance value that is a multiple of 2 with respect to the reference capacitance;
  • an analog-to-digital converter that converts an analog signal to a digital signal within a sampling period that includes a first period, a second period, and a third consecutive period;
  • An electronic device comprising an information processing unit that performs information processing based on the digital signal,
  • the analog-to-digital converter is The analog signal is sampled within the first period, and the sampled signal is sequentially converted bit by bit into the digital signal with redundancy within the second period, and an unconverted residual is obtained.
  • a digital-to-analog converter that outputs a signal; sampling the residual signal within the third period, and at least within the second period, part of the residual signal sampled during the third period within the immediately preceding sampling period and the sampling period two sampling periods before a filter unit that performs charge transfer or charge redistribution to generate a noise shaping signal based on a portion of the residual signal sampled during the third period in and a DAC controller that controls the digital-to-analog converter within the second period based on the residual signal and the noise shaping signal.
  • ADC analog-digital converter
  • 2 sample switch 3 CDAC, 4 comparator, 5 logic circuit, 6 decoder, 7, 7a, 7b filter section, 7g capacitor group, 8 filter switch, 9 DAC control Section 10a Capacitor Group 10b Switch 11 Buffer 12 Integrating Amplifier 12a Differential Amplifier 21 NOR Gate 22 Shift Register 23, 24 Inverter 25, 26 AND Gate 27, 28 Pulse Generation Circuit 31, 32 Chopper 7000 vehicle control system 7010 communication network 7100 drive system control unit 7110 vehicle state detection unit 7200 body system control unit 7300 battery control unit 7310 secondary battery 7400 vehicle exterior information detection unit 7410 imaging unit 7420 vehicle exterior information detection unit 7500 vehicle interior information detection unit 7510 driver state detection unit 7600 integrated control unit 7610 microcomputer 7640 positioning unit 7650 beacon reception unit 7670 audio image output unit 7690 storage unit 7710 audio speaker 7720 Display unit, 7730 instrument panel, 7750 external environment, 7760 in-vehicle equipment, 7800 input unit, 7900 vehicle,

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

［課題］ＡＤ変換精度とＳＮＤＲに優れたアナログ－デジタル変換器及を提供する。 ［解決手段］連続した第１期間、第２期間及び第３期間を含むサンプリング周期内にアナログ信号をデジタル信号に変換するアナログ－デジタル変換器はアナログ信号を第１期間内にサンプリングするとともに、サンプリングされた信号を第２期間内に冗長性を持たせて１ビットずつ順次にデジタル信号に変換するとともに、未変換の残差信号を出力するデジタル－アナログ変換器と、第３期間内に残差信号をサンプリングし、かつ少なくとも第２期間内に、直前のサンプリング周期内の第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の第３期間にサンプリングした残差信号の一部とに基づいて、電荷転送又は電荷再配分を行ってノイズシェーピング信号を生成するフィルタ部と、残差信号とノイズシェーピング信号とに基づいて、第２期間内にデジタル－アナログ変換器を制御するＤＡＣ制御部と、を備える。

Description

アナログ－デジタル変換器及び電子機器
　本開示は、アナログ－デジタル変換器及び電子機器に関する。
　ノイズシェーピングを行う逐次比較型ＡＤ変換器（ＳＡＲ　ＡＤＣ：Successive Approximation Resister Analog Digital Converter）が知られている（特許文献１参照）。この種のＳＡＲ　ＡＤＣは、容量ＤＡ変換器（ＣＤＡＣ）の残差電圧を保持し、保持した残差電圧を次のサンプリング周期でＣＤＡＣの出力に加算してノイズシェーピングを行う。特許文献１では、残差電圧を任意の時間遅延させて保持することにより、高次のノイズシェーピングを行うことができるようにしている。
特開２０１８－５０２８２号公報
　ＳＡＲ　ＡＤＣでは、１つのサンプリング周期の中に、入力信号をサンプリングする期間と、サンプリングした入力信号をＡＤ変換する期間と、残差電圧をサンプリングする期間とを設ける必要がある。
　ＡＤ変換する期間では、サンプリングした入力信号をコンパレータで比較して、その比較結果に基づいてＣＤＡＣを制御する必要があるが、温度条件やスキュー条件等が悪化すると、ＡＤ変換に時間がかかり、その影響で、残差電圧をサンプリングする時間が足りなくなるおそれがある。残差電圧のサンプリングが不完全だと、ノイズシェーピングが正しく行われず、ＳＮＤＲ（Signal-to-Noise and Distortion Ratio）が悪くなる。
　この問題を解決するために、入力信号をサンプリングする期間を短縮して、ＡＤ変換の期間と残差電圧のサンプリング期間を確保することも考えられるが、ＳＡＲ　ＡＤＣでは、入力信号をサンプリングする期間内に、残差電圧を保持するキャパシタ内の電荷を別のキャパシタに全電荷転送してノイズシェーピング信号を生成する場合がある。この場合、入力信号のサンプリング期間が短くなると、全電荷転送が間に合わないおそれがある。全電荷転送が間に合わないと、やはりＳＮＤＲが悪くなる。
　特許文献１は、上述した手法とは異なる手法で残差信号のサンプリングを行っており、上述した手法の問題点に対する解決策を提示していない。
　そこで、本開示では、入力信号のＡＤ変換が終わった後に残差信号を正しくサンプリングでき、ＡＤ変換精度とＳＮＤＲに優れたアナログ－デジタル変換器及び電子機器を提供するものである。
　上記の課題を解決するために、本開示によれば、連続した第１期間、第２期間及び第３期間を含むサンプリング周期内にアナログ信号をデジタル信号に変換するアナログ－デジタル変換器であって、
　前記アナログ信号を前記第１期間内にサンプリングするとともに、前記サンプリングされた信号を前記第２期間内に冗長性を持たせて１ビットずつ順次に前記デジタル信号に変換するとともに、未変換の残差信号を出力するデジタル－アナログ変換器と、
　前記第３期間内に前記残差信号をサンプリングし、かつ少なくとも前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とに基づいて、電荷転送又は電荷再配分を行ってノイズシェーピング信号を生成するフィルタ部と、
　前記残差信号と前記ノイズシェーピング信号とに基づいて、前記第２期間内に前記デジタル－アナログ変換器を制御するＤＡＣ制御部と、を備える、アナログ－デジタル変換器が提供される。
　前記フィルタ部は、前記第１期間及び前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを電荷転送して前記ノイズシェーピング信号を生成してもよい。
　前記フィルタ部は、前記第１期間及び前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを電荷再配分して前記ノイズシェーピング信号を生成してもよい。
　前記フィルタ部は、
　複数の第１キャパシタと、
　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
　前記第１期間及び前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタから、別の第１キャパシタに電荷転送を行い、
　前記別の第１キャパシタに転送された電荷により前記ノイズシェーピング信号が生成されてもよい。
　前記フィルタ部は、
　前記残差信号が入力される第１差動入力端子と、前記残差信号に応じた差動信号を出力する第１差動出力端子とを有する第１差動アンプと、
　第２差動入力端子及び第２差動出力端子を有し、前記第２差動出力端子から差動の前記ノイズシェーピング信号を出力する第２差動アンプを備え、
　前記別の第１キャパシタは、前記第２差動アンプの前記第２差動入力端子及び前記第２差動出力端子の間に接続されてもよい。
　前記第１差動アンプの前記第１差動入力端子と前記第２差動アンプの前記第２差動入力端子との少なくとも一方に入力される差動入力信号を周期的に入れ替える第１チョッパと、
　前記第１差動アンプの前記第１差動出力端子と前記第２差動アンプの前記第２差動出力端子との少なくとも一方から出力される差動出力信号を、前記第１チョッパの入れ替えに同期して、周期的に入れ替える第２チョッパと、をさらに備えてもよい。
　前記フィルタ部は、
　複数の第１キャパシタと、
　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
　前記第１期間及び前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタの蓄積電荷を、前記一部の第１キャパシタと別の第１キャパシタとで電荷再配分して前記ノイズシェーピング信号を生成してもよい。
　前記複数の第１キャパシタのうち一部の第１キャパシタは、前記サンプリング周期ごとに電荷の蓄積及び転送を行い、残りの第１キャパシタは、連続した２つの前記サンプリング周期のうち１つの前記サンプリング周期で電荷の蓄積及び転送を行ってもよい。
　前記アナログ信号は、差動のアナログ信号であり、
　前記差動のアナログ信号を差動の前記デジタル信号に変換する２つの前記デジタル－アナログ変換器が設けられ、
　前記２つのデジタル－アナログ変換器から差動の前記残差信号が出力され、
　前記フィルタ部は、前記第１期間及び前記第２期間内に差動の前記ノイズシェーピング信号を生成し、
　前記ＤＡＣ制御部は、前記第２期間内に前記差動の残差信号と前記差動のノイズシェーピング信号とに基づいて、前記２つのデジタル－アナログ変換器を制御してもよい。
　前記ＤＡＣ制御部は、前記差動の残差信号の信号差と前記差動のノイズシェーピング信号の信号差との加算値がゼロに近づくように、前記２つのデジタル－アナログ変換器を制御してもよい。
　前記ＤＡＣ制御部は、
　前記差動の残差信号の信号差と、前記差動のノイズシェーピング信号の信号差との加算値に応じた信号を出力するコンパレータと、
　前記コンパレータの出力信号に基づいて、前記デジタル－アナログ変換器を制御するロジック回路と、を有してもよい。
　前記デジタル－アナログ変換器は、
　それぞれの一端に前記アナログ信号が供給されるか、又はそれぞれの一端から前記残差信号が出力される複数の第２キャパシタと、
　前記複数の第２キャパシタの他端側を、複数の電圧のうちいずれかに設定する複数の第２切替器と、を有し、
　前記ＤＡＣ制御部は、前記残差信号と前記ノイズシェーピング信号とに基づいて、前記複数の第２切替器を切替制御してもよい。
　前記デジタル－アナログ変換器は、
　それぞれの一端に前記アナログ信号が供給されるか、又はそれぞれの一端から前記残差信号が出力される複数の第２キャパシタと、
　前記複数の第２キャパシタの他端側を、複数の電圧のうちいずれかに設定する複数の第２切替器と、を有し、
　前記フィルタ部は、前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを、前記デジタル－アナログ変換器内の前記複数の第２キャパシタと電荷再配分して、前記ノイズシェーピング信号を生成してもよい。
　前記フィルタ部は、
　複数の第１キャパシタと、
　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
　前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタの蓄積電荷を、前記一部の第１キャパシタを含む前記フィルタ部内の第１キャパシタと前記複数の第２キャパシタとで電荷再配分して前記ノイズシェーピング信号を生成してもよい。
　前記アナログ信号は、差動のアナログ信号であり、
　前記差動のアナログ信号を差動の前記デジタル信号に変換する２つの前記デジタル－アナログ変換器が設けられ、
　前記２つのデジタル－アナログ変換器から差動の前記残差信号が出力され、
　前記フィルタ部は、前記第２期間内に差動の前記ノイズシェーピング信号を生成し、
　前記ＤＡＣ制御部は、前記第２期間内に前記差動の残差信号と前記差動のノイズシェーピング信号とに基づいて、前記２つのデジタル－アナログ変換器を制御してもよい。
　前記複数の第２キャパシタのうち少なくとも一部の第２キャパシタは、基準容量に対して２の倍数未満の値を乗じた容量値を有し、残りの第２キャパシタは、前記基準容量に対して２の倍数又は２のべき乗倍の容量値を有してもよい。
　前記複数の第２キャパシタは、基準容量に対して２の倍数の容量値を有し、
　前記複数の第２キャパシタのうち一部の２以上の第２キャパシタは、同じ容量値を有してもよい。
　前記フィルタ部は、連続した２つの前記サンプリング周期を単位として、前記ノイズシェーピング信号を更新してもよい。
　前記第１期間は、前記第２期間及び前記第３期間を合わせた期間よりも短くてもよい。　
　本開示によれば、連続した第１期間、第２期間及び第３期間を含むサンプリング周期内にアナログ信号をデジタル信号に変換するアナログ－デジタル変換器と、
　前記デジタル信号に基づいて情報処理を行う情報処理部と、を備える電子機器であって、
　前記アナログ－デジタル変換器は、
　前記アナログ信号を前記第１期間内にサンプリングするとともに、前記サンプリングされた信号を前記第２期間内に冗長性を持たせて１ビットずつ順次に前記デジタル信号に変換するとともに、未変換の残差信号を出力するデジタル－アナログ変換器と、
　前記第３期間内に前記残差信号をサンプリングし、かつ少なくとも前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とに基づいて、電荷転送又は電荷再配分を行ってノイズシェーピング信号を生成するフィルタ部と、
　前記残差信号と前記ノイズシェーピング信号とに基づいて、前記第２期間内に前記デジタル－アナログ変換器を制御するＤＡＣ制御部と、を備える、電子機器が提供される。
第１の実施形態によるアナログ－デジタル変換器の概略構成を示すブロック図。 冗長機能を持たないＣＤＡＣの一例を示す図。 図１のＡＤＣのタイミング図。 第１比較例によるＡＤＣのタイミング図。 第２比較例によるＡＤＣのタイミング図。 フィルタ部の内部構成の一例を示す回路図。 フィルタ部のタイミング図。 図１のＡＤＣの処理動作を示すフローチャート。 図１のロジック回路の内部構成の一例を示す回路図。 第１の実施形態によるフィルタ部内のスイッチの状態遷移図。 第１の実施形態によるフィルタ部内のスイッチの状態遷移図。 第１の実施形態によるフィルタ部内のスイッチの状態遷移図。 第１の実施形態によるフィルタ部内のスイッチの状態遷移図。 冗長機能を有するＣＤＡＣの第１例を示す回路図。 図１０のＣＤＡＣのＡＤ変換動作を説明する図。 一比較例によるＣＤＡＣの内部構成を示す回路図。 図１２のＣＤＡＣのＡＤ変換動作を説明する図。 冗長機能を有するＣＤＡＣの第２例を示す回路図。 図１４のＣＤＡＣのＡＤ変換動作を説明する図。 図１４のＣＤＡＣのＡＤ変換動作を説明する図。 積分アンプにチョッパを接続した例を示すブロック図。 チョッパの内部構成の一例を示す回路図。 図１６のチョッパの動作タイミング図。 第２の実施形態によるＡＤＣ内のフィルタ部の内部構成を示す回路図。 第２の実施形態によるＡＤＣのタイミング図。 第２の実施形態によるＡＤＣの処理動作を示すフローチャート。 第２の実施形態によるフィルタ部内のスイッチの状態遷移図。 第２の実施形態によるフィルタ部内のスイッチの状態遷移図。 第２の実施形態によるフィルタ部内のスイッチの状態遷移図。 第３の実施形態によるＡＤＣの概略構成を示すブロック図。 図２３のＡＤＣのタイミング図。 一比較例によるタイミング図。 図２３のフィルタ部の内部構成の一例を示す回路図。 図２３のフィルタ部のタイミング図。 図２３のＡＤＣの処理動作を示すフローチャート。 図２３のロジック回路の内部構成の一例を示す回路図。 第３の実施形態によるフィルタ部内のスイッチの状態遷移図。 第３の実施形態によるフィルタ部内のスイッチの状態遷移図。 第３の実施形態によるフィルタ部内のスイッチの状態遷移図。 第３の実施形態によるフィルタ部内のスイッチの状態遷移図。 移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図。 撮像部及び車外情報検出部の設置位置の例を示す図。
　以下、図面を参照して、アナログ－デジタル変換器及び電子機器の実施形態について説明する。以下では、アナログ－デジタル変換器及び電子機器の主要な構成部分を中心に説明するが、アナログ－デジタル変換器及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１Ａは第１の実施形態によるアナログ－デジタル変換器（以下、ＡＤＣと呼ぶ）１の概略構成を示すブロック図である。図１Ａは、簡略化のために完全差動回路をシングルエンドで表記している。図１ＡのＡＤＣ１は、連続した第１期間、第２期間及び第３期間を含むサンプリング周期内にアナログ信号をデジタル信号に変換する処理を、複数のサンプリング周期にわたって繰り返す。なお、第１期間は、入力されたアナログ信号のサンプリング期間、第２期間は、サンプリングされたアナログ信号のＡＤ変換期間、第３期間は、ビット単位でＡＤ変換を行った後の残差信号のサンプリング期間である。
　図１ＡのＡＤＣ１は、サンプルスイッチ２と、容量ＤＡ変換器（以下、ＣＤＡＣと呼ぶこともある）３と、コンパレータ４と、ロジック回路５と、デコーダ６と、フィルタ部（以下、Ｌ（ｚ）と呼ぶこともある）７と、フィルタスイッチ８とを備えている。
　サンプルスイッチ２は、サンプルクロック信号SAMPLE_CLKによりオン又はオフする。例えば、サンプルクロック信号SAMPLE_CLKがハイになると、サンプルスイッチ２はオンし、外部からのアナログ信号がＣＤＡＣ３に入力される。
　ＣＤＡＣ３は、アナログ信号を第１期間内にサンプリングするとともに、サンプリングされた信号を第２期間内に冗長性を持たせて１ビットずつ順次にデジタル信号に変換するとともに、未変換の残差信号を出力する。第１期間は、サンプルスイッチ２がオンして、外部からアナログ信号がＣＤＡＣ３に入力される期間である。サンプルスイッチ２は、第１期間にオンし、第２期間と第３期間ではオフする。
　図１Ｂは冗長機能を持たないＣＤＡＣ３の一例を示す図である。図１Ｂは完全差動型のＡＤＣ１の一例を示している。完全差動型のＡＤＣ１は、差動で入力されたアナログ信号（以下、差動入力信号とも呼ぶ）を、差動入力信号を構成する信号ごとに、対応するＣＤＡＣ３で上位側から１ビットずつＡＤ変換を行って、各ＣＤＡＣから未変換の残差信号をコンパレータ４に入力し、コンパレータ４の比較判定信号に基づいて、ロジック回路５で各ＣＤＡＣ３の次のビットのＡＤ変換を制御する。これにより、コンパレータ４の出力信号がゼロに近づくようにＡＤ変換が行われる。
　図１ＢのＣＤＡＣ３は、２のべき乗倍又は２の倍数ずつ容量値が異なる５つのキャパシタＣ１～Ｃ５と、キャパシタＣ１～Ｃ５のそれぞれに接続される３つのスイッチＳＷ１１～ＳＷ１３とを有する。本明細書では、ＣＤＡＣ３内のキャパシタＣ１～Ｃ５を総称して第２キャパシタと呼ぶことがある。なお、図１Ｂでは、フィルタ部７を省略している。
　キャパシタＣ１～Ｃ５の各一端は、サンプルスイッチ２とコンパレータ４の入力端子に接続されている。スイッチＳＷ１１は、キャパシタＣ１～Ｃ５の一端を０Ｖに設定するか否かを切り替える。スイッチＳＷ１２は、キャパシタＣ１～Ｃ５の他端をコモン電圧Ｖcomに設定するか否かを切り替える。スイッチＳＷ１３は、キャパシタＣ１～Ｃ５の一端を基準電圧Ｖrefに設定するか否かを切り替える。コモン電圧Ｖcomは、例えば基準電圧Ｖrefの１／２の電圧レベルである。
　スイッチＳＷ１１～ＳＷ１３は、ロジック回路５からの制御信号に基づいて、オン又はオフが切り替えられる。ロジック回路５は、サンプリング期間（第１期間）内にスイッチＳＷ１２をオンする。ＡＤ変換期間（第２期間）になると、ロジック回路５は、ＣＤＡＣ３の出力電圧を下げたい場合にはスイッチＳＷ１１をオンし、ＣＤＡＣ３の出力電圧（を上げたい場合にはスイッチＳＷ１３をオンする。
　図１のフィルタ部７は、第３期間内に残差信号をサンプリングし、かつ少なくとも第２期間内に、直前のサンプリング周期内の第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の第３期間にサンプリングした残差信号の一部とに基づいて、電荷転送又は電荷再配分を行ってノイズシェーピング信号を生成する。フィルタ部７の内部構成には、種々の変形例が考えられ、いくつかの代表例を後述する。
　コンパレータ４には、ＣＤＡＣ３から出力された残差信号と、フィルタ部７から出力されたノイズシェーピング信号とが入力される。本実施形態によるＡＤＣ１は、図１Ｂで示したように完全差動回路で構成されており、コンパレータ４には、実際には、差動の残差信号と、差動のノイズシェーピング信号とが入力される。コンパレータ４は、差動の残差信号の信号差と、差動のノイズシェーピング信号の信号差との加算値に応じた信号を出力する。
　ロジック回路５は、コンパレータ４に入力される差動の残差信号の信号差と差動のノイズシェーピング信号の信号差との加算値がゼロに近づくように、ＣＤＡＣ３を帰還制御する。また、ロジック回路５は、コンパレータ４が比較動作を行うタイミングを制御する制御信号EN_COMPをコンパレータ４に供給する。コンパレータ４は、例えば制御信号EN_COMPがハイレベルのときに比較動作を行う。コンパレータ４は、制御信号EN_COMPがローレベルのときには比較動作を停止するため、消費電力を削減できる。
　本明細書では、コンパレータ４とロジック回路５を合わせてＤＡＣ制御部９と呼ぶことがある。ＤＡＣ制御部９は、残差信号とノイズシェーピング信号とに基づいて、第２期間内にＣＤＡＣ３を制御する。
　図２は図１のＡＤＣ１のタイミング図であり、１サンプリング周期内の各信号のタイミングを示している。図２の時刻ｔ１～ｔ２は、アナログ信号のサンプリング期間（第１期間）である。時刻ｔ２～ｔ３は、サンプリングされたアナログ信号のＡＤ変換期間（第２期間）である。時刻ｔ３～ｔ４は、フィルタ部７による残差電圧のサンプリング期間（第３期間）である。時刻ｔ１～ｔ４が１サンプリング周期であり、時刻ｔ１～ｔ４のサンプリング周期が繰り返される。図２では、時刻ｔ１～ｔ２の第１期間の長さと、時刻ｔ２～ｔ４の第２期間及び第３期間の長さとの比を、例えば１：２としている。これにより、残差信号をサンプリングする十分な長さの第３期間を確保できる。なお、ＡＤＣ１の前段ブロックのバッファ能力や、ＡＤＣ１内のコンパレータ４の判定結果や、ＣＤＡＣ３の帰還速度等に応じて、ユースケースごとに比を最適化するのが望ましい。よって、上述した比は１：２に限定されるものではない。
　図２には、１サンプリング周期における、サンプルクロック信号SAMPLE_CLKと、制御信号EN_COMPと、制御信号CONV_ENDと、フィルタ部７内の後述する積分アンプ１２の出力信号のタイミングが図示されている。
　後述するように、本実施形態によるフィルタ部７は、その内部にキャパシタ群と積分アンプ１２を有しており、時刻ｔ３～ｔ４の第３期間内に、ＣＤＡＣ３の残差信号をフィルタ部７内の一部のキャパシタでサンプリングする。本明細書では、フィルタ部７内のキャパシタ群を複数の第１キャパシタと呼ぶことがある。フィルタ部７内の一部の第１キャパシタは、第３期間内にＣＤＡＣ３の残差信号に応じた電荷を蓄積する。
　また、フィルタ部７は、時刻ｔ１～ｔ３の第１期間及び第２期間には、直前のサンプリング周期内の第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の第３期間にサンプリングした残差信号の一部とを積分アンプ１２に電荷転送してノイズシェーピング信号を生成する。
　本明細書では、フィルタ部７内の一部の第１キャパシタから積分アンプ１２に電荷を転送することを全電荷転送と呼ぶことがある。
　図１のフィルタスイッチ８は、制御信号CONV_ENDによりオン又はオフする。例えば、制御信号CONV_ENDがハイのときにフィルタスイッチ８はオンし、制御信号CONV_ENDがローのときにフィルタスイッチ８はオフする。フィルタスイッチ８がオンすると、残差信号がフィルタ部７に入力される。制御信号CONV_ENDは第３期間にオンするため、フィルタ部７は、第３期間に残差信号をサンプリングする。
　このように、本実施形態では、フィルタ部７内の全電荷転送を、第１期間と第２期間の両期間を使って行う。従って、全電荷転送のための十分な時間的な余裕が得られ、全電荷転送が途中で中断される不具合が生じなくなる。
　時刻ｔ２～ｔ３の第２期間は、サンプリングされたアナログ信号のＡＤ変換期間であり、上位ビットから１ビットずつ順にＡＤ変換されて、残差信号が時間とともに変化する。また、第２期間中には、フィルタ部７の内部で全電荷転送が行われるため、フィルタ部７内の積分アンプ１２から出力されるノイズシェーピング信号も時間とともに変化する。図２には、時刻ｔ２～ｔ３の間に、フィルタ部内の積分アンプ１２の出力信号が時間とともに変化する様子を実線波形で示している。これにより、コンパレータ４の比較判定結果も変動し、ＣＤＡＣ３がスイッチの選択を誤るおそれがある。
　そこで、本実施形態では、後述するように、ＣＤＡＣ３に冗長性を持たせており、ノイズシェーピング信号が時間とともに変化することが原因で、ロジック回路５によるＣＤＡＣ３の制御に誤りが生じても、ＣＤＡＣ３の冗長性により、その誤りを正しく訂正することができる。ＣＤＡＣ３の冗長性については後述する。
　図３は第１比較例によるＡＤＣ１のタイミング図である。図３では、時刻ｔ１～ｔ２の第１期間の長さと、時刻ｔ２～ｔ４の第２期間及び第３期間の長さとを約１：１にしている。この場合、図２よりも時刻ｔ１～ｔ２の第１期間を長くできるため、フィルタ部７内の積分アンプ１２への全電荷転送の時間を十分に確保できる。しかも、全電荷転送は、入力信号のサンプリング期間に行われ、ＡＤ変換期間には全電荷転送を行わないため、コンパレータ４の比較判定がフィルタ部７内の全電荷転送の影響を受けなくなり、ＣＤＡＣ３がスイッチの選択を誤る可能性が低くなる。
　ところが、その分、時刻ｔ２～ｔ４の期間が図２よりも短くなるため、温度条件やスキュー条件などにより時刻ｔ２～ｔ３のＡＤ変換処理に時間がかかると、時刻ｔ３～ｔ４の第３期間に行われるフィルタ部７による残差信号のサンプリングが不完全になるおそれがある。残差信号のサンプリングが不完全だと、ＡＤ変換精度やＳＮＤＲが悪くなるおそれがある。
　図４は第２比較例によるＡＤＣ１のタイミング図である。図４は時刻ｔ１～ｔ２の期間の長さと時刻ｔ２～ｔ４の期間の長さの比を、図２と同様に、例えば１：２としている。このため、時刻ｔ２～ｔ３のＡＤ変換処理に時間がかかっても、時刻ｔ３～ｔ４の第３期間に行われるフィルタ部７による残差信号のサンプリングを正しく行うことができる。その一方で、図４では、時刻ｔ１～ｔ２のサンプリング期間内にフィルタ部７内の積分アンプ１２に全電荷転送を行う必要がある。このため、全電荷転送が時刻ｔ２までに終わらず、不十分になるおそれがあり、ノイズシェーピングを正常に行えなくなる。
　これに対して、本実施形態では、図２に示すように、時刻ｔ１～ｔ３（第１期間＋第２期間）の間に積分アンプ１２への全電荷転送を行うため、全電荷転送期間を十分に確保でき、全電荷転送を正しく行った上で、ノイズシェーピング信号を出力できる。
　図５はフィルタ部７の内部構成の一例を示す回路図である。図５のフィルタ部７は、バッファ１１と、複数の第１キャパシタＣA、ＣB1、ＣB2と、複数のスイッチ（第１切替器）ＳＷ１～ＳＷ６と、積分アンプ１２とを有する。図５のフィルタ部７は、積分アンプ１２を有することから、アクティブ型のフィルタ部７である。
　バッファ１１は、差動入力端子及び差動出力端子を有し、差動入力端子にはＣＤＡＣ３から出力された差動の残差信号が入力され、バッファ１１リングした後に、差動出力端子から差動の残差信号を出力する。
　フィルタ部７は、差動信号を構成する各信号に対して、３つのキャパシタＣA、ＣB1、ＣB2からなるキャパシタ群７ｇと、６つのスイッチＳＷ１～ＳＷ６とを有する。３つのキャパシタＣA、ＣB1、ＣB2の容量値とスイッチＳＷ１～ＳＷ６の切替タイミングが対称的であるため、図５では対称的なキャパシタＣA、ＣB1、ＣB2、ＣCとスイッチＳＷ１～ＳＷ６に同一の符号を付している。スイッチＳＷ１～ＳＷ６は、スイッチ制御信号φ１～φ６で切替制御される。また、積分アンプ１２は、差動入力かつ差動出力の差動アンプ１２ａと、差動アンプ１２ａの差動入力端子と差動出力端子間に接続される２つのキャパシタＣCとを有する。
　スイッチＳＷ１は、差動信号を構成する一方の信号をキャパシタＣAにサンプリングするか否かを切り替える。スイッチＳＷ２は、差動信号を構成する一方の信号をキャパシタＣB1にサンプリングするか否かを切り替える。スイッチＳＷ３は、差動信号を構成する一方の信号をキャパシタＣB2にサンプリングするか否かを切り替える。スイッチＳＷ４は、キャパシタＣAの蓄積電荷をキャパシタＣCに転送するか否かを切り替える。スイッチＳＷ５は、キャパシタＣB1の蓄積電荷をキャパシタＣCに転送するか否かを切り替える。スイッチＳＷ６は、キャパシタＣB2の蓄積電荷をキャパシタＣCに転送するか否かを切り替える。
　キャパシタＣA、ＣB1、ＣB2、ＣCの容量値は、例えば、ＣA＝ＣC＝３ＣB1＝３ＣB2である。
　図６はフィルタ部７のタイミング図である。フィルタ部７内のスイッチＳＷ１～ＳＷ６の切替周期は、ＡＤＣ１の２サンプリング周期に相当する。このため、図６には、ＡＤＣ１の２サンプリング周期が図示されている。
　時刻ｔ１～ｔ２と時刻ｔ４～ｔ５は第１期間（アナログ信号のサンプリング期間）、時刻ｔ２～ｔ３と時刻ｔ５～ｔ６は第２期間（ＡＤ変換期間）、時刻ｔ３～ｔ４と時刻ｔ６～ｔ７は第３期間（残差信号のサンプリング期間）である。以下では、時刻ｔ１～ｔ４を第１サンプリング周期、時刻ｔ４～ｔ７を第２サンプリング周期と呼ぶ。
　図６には、サンプルクロック信号SAMPLE_CLKと、制御信号EN_COMPと、制御信号CONV_ENDと、スイッチ制御信号φ１～φ６との２サンプリング周期分のタイミングが図示されている。また、図６には、フィルタ部７内のスイッチＳＷ１～ＳＷ６の切替状態が図示されている。なお、図６では、簡略化のため、フィルタ部７内の差動信号を構成する一方の信号に接続された３つのキャパシタＣA、ＣB1、ＣB2とスイッチＳＷ１～ＳＷ６と、積分アンプ１２の一方のキャパシタＣCのみを図示している。
　第１サンプリング周期内の時刻ｔ１～ｔ３（第１期間と第２期間）では、フィルタ部７内のスイッチＳＷ４とＳＷ５がオンし、それ以外のスイッチＳＷ１～ＳＷ３、ＳＷ６はオフする。よって、キャパシタＣA、ＣB1の蓄積電荷が、積分アンプ１２のキャパシタＣCに全電荷転送される。キャパシタＣAの蓄積電荷は、第１サンプリング周期の直前のサンプリング周期にサンプリングされた残差信号の一部であり、キャパシタＣB1の蓄積電荷は、第１サンプリング周期の２つ前のサンプリング周期にサンプリングされた残差信号の一部である。
　このように、時刻ｔ１～ｔ２のアナログ信号のサンプリング期間だけでなく、その後の時刻ｔ２～ｔ３のＡＤ変換期間も合わせて、フィルタ部７内のキャパシタＣA、ＣB1からキャパシタＣCへの全電荷転送を行うため、全電荷転送を行うのに十分な時間を確保できる。
　時刻ｔ３～ｔ４では、制御信号CONV_ENDがハイになるとともに、フィルタ部７内のスイッチＳＷ１、ＳＷ２がオンし、それ以外のスイッチＳＷ３～ＳＷ６がオフする。これにより、ＣＤＡＣ３から出力された残差信号がフィルタ部７内のキャパシタＣAとＣB1にサンプリングされる。
　第２サンプリング周期内の時刻ｔ４～ｔ６（第１期間と第２期間）では、フィルタ部７内のスイッチＳＷ４とＳＷ６がオンし、それ以外のスイッチＳＷ１～ＳＷ３、ＳＷ５はオフする。よって、キャパシタＣA、ＣB2の蓄積電荷が、積分アンプ１２のキャパシタＣCに全電荷転送される。キャパシタＣAの蓄積電荷は、第２サンプリング周期の直前の第１サンプリング周期にサンプリングされた残差信号の一部であり、キャパシタＣB2の蓄積電荷は、第２サンプリング周期の２つ前のサンプリング周期にサンプリングされた残差信号の一部である。
　このように、第２サンプリング期間内にフィルタ部７内のキャパシタＣA、ＣB2の蓄積電荷をキャパシタＣCに転送する際も、第１期間と第２期間の両期間を利用するため、全電荷転送のための十分な時間を確保できる。
　時刻ｔ６～ｔ７では、制御信号CONV_ENDがハイになるとともに、フィルタ部７内のスイッチＳＷ１、ＳＷ３がオンし、それ以外のスイッチＳＷ２、ＳＷ４～ＳＷ６がオフする。これにより、ＣＤＡＣ３から出力された残差信号がフィルタ部７内のキャパシタＣAとＣB2にサンプリングされる。
　このように、フィルタ部７内のキャパシタＣAは毎サンプリング周期で電荷の蓄積と転送を行うのに対して、キャパシタＣB1、ＣB2は、１サンプリング周期ごとに交互に電荷の蓄積と転送を行う。このようなキャパシタＣA、ＣB1、ＣB2の充放電制御により、フィルタ部７でノイズシェーピング信号を生成でき、生成されたノイズシェーピング信号を用いてＣＤＡＣ３を制御することで、ＡＤ変換精度とＳＮＤＲを向上できる。
　時刻ｔ１～ｔ２（第１期間）の長さと、時刻ｔ２～ｔ４（第２期間と第３期間）の長さの比は、例えば１：２であり、時間ｔ３～ｔ４の残差信号をサンプリングする期間も十分に長いため、残差信号のサンプリング期間も十分に確保できる。
　図７は図１のＡＤＣ１の処理動作を示すフローチャートであり、図６のタイミング図と同様に、２サンプリング周期の処理動作を示している。まず、変数ｎをゼロに初期設定し、外部から入力されたアナログ信号をサンプリングする（ステップＳ１）。ステップＳ１は、図６の時刻ｔ１～ｔ２（第１期間）の動作を示している。変数ｎは、コンパレータ４が比較判定を行う回数をカウントする変数である。
　次に、コンパレータ４の比較判定によるＡＤ変換動作を行う（ステップＳ２）。ステップＳ２～Ｓ４は、図６の時刻ｔ２～ｔ３（第２期間）の動作を示している。次に、変数ｎを１だけインクリメントする（ステップＳ３）。次に、変数ｎがＡＤＣ１の物理分解能のビット数Ｎに到達したか否かを判定する（ステップＳ４）。変数ｎがＮに到達していなければステップＳ２に戻る。ステップＳ１～Ｓ４の処理を実行している間に、フィルタ部７内のキャパシタＣA、ＣB1の電荷が積分アンプ１２のキャパシタＣCに全電荷転送される。　
　ステップＳ４で変数ｎがＮに到達したと判定されると、ＣＤＡＣ３から出力された残差信号をフィルタ部７内のキャパシタＣA、ＣB1にサンプリングする（ステップＳ５）。ステップＳ５は、図６の時刻ｔ３～ｔ４（第３期間）の動作を示している。
　以上のステップＳ１～Ｓ５は図６の時刻ｔ１～ｔ４の第１サンプリング期間中に行われる。続いて、第２サンプリング期間に入ると、ステップＳ１と同様に、変数ｎをゼロに初期設定し、外部から入力されたアナログ信号をサンプリングする（ステップＳ６）。ステップＳ６は、図６の時刻ｔ４～ｔ５（第１期間）の動作を示している。
　次に、コンパレータ４の比較判定によるＡＤ変換動作を行う（ステップＳ７）。ステップＳ７～Ｓ９は、図６の時刻ｔ５～ｔ６（第２期間）の動作を示している。次に、変数ｎを１だけインクリメントする（ステップＳ８）。次に、変数ｎがＡＤＣ１の物理分解能のビット数Ｎに到達したか否かを判定する（ステップＳ９）。変数ｎがＮに到達していなければステップＳ２に戻る。ステップＳ６～Ｓ９の処理を実行している間に、フィルタ部７内のキャパシタＣA、ＣB2の電荷が積分アンプ１２のキャパシタＣCに全電荷転送される。　
　ステップＳ９で変数ｎがＮに到達したと判定されると、ＣＤＡＣ３から出力された残差信号をフィルタ部７内のキャパシタＣA、ＣB2にサンプリングする（ステップＳ１０）。ステップＳ１０は、図６の時刻ｔ６～ｔ７（第３期間）の動作を示している。
　図８は図１のロジック回路５の内部構成の一例を示す回路図である。図８のロジック回路５は、ＮＯＲゲート２１、シフトレジスタ２２と、インバータ２３，２４と、ＡＮＤゲート２５，２６と、パルス生成回路２７，２８とを有する。
　ＮＯＲゲート２１は、コンパレータ４の差動出力信号のＮＯＲ演算を行う。コンパレータ４の差動出力信号がともにローレベルのときに、ＮＯＲゲート２１の出力はハイレベルになる。シフトレジスタ２２は、例えば複数のフリップフロップ（以下、Ｆ／Ｆと呼ぶ）を縦続接続して構成されており、各Ｆ／Ｆのクロック端子には、ＮＯＲゲート２１の出力信号が供給されている。これにより、ＮＯＲゲート２１の出力信号がローレベルからハイレベルになるたびに、シフトレジスタ２２内の各Ｆ／Ｆは、ハイレベル信号を順次伝搬する。シフトレジスタ２２内のＦ／Ｆの段数は、ＡＤＣ１の物理分解能のビット数である。最終段のＦ／Ｆの出力信号を制御信号CONV_ENDとしている。制御信号CONV_ENDは、図６に示すように、残差信号をサンプリングする第３期間にハイレベルになる。制御信号CONV_ENDは、フィルタスイッチ８のオン又はオフに用いられる。制御信号CONV_ENDがハイレベルのときにフィルタスイッチ８はオンする。フィルタ部７は、フィルタスイッチ８がオンになると、ＣＤＡＣ３から出力された差動の残差信号をバッファ１１に取り込んで、キャパシタＣAとキャパシタＣB1又はＣB2でサンプリングする。
　ＡＮＤゲート２５は、制御信号CONV_ENDをインバータ２３で反転した信号とＮＯＲゲート２１の出力信号との論理積信号を出力する。ＡＮＤゲート２５の出力信号は、第２期間にコンパレータ４の出力信号がローレベルになるたびに一時的にハイレベルになる。ＡＮＤゲート２５の出力信号は、コンパレータ４の制御端子に入力される。これにより、コンパレータ４は、ＡＮＤゲート２５の出力信号がハイレベルの期間に限って、比較判定動作を行う。このような制御により、コンパレータ４は、ＣＤＡＣ３がビットごとにＡＤ変換を行う場合に限って比較判定を行う。
　パルス生成回路２７は、サンプルクロック信号SAMPLE_CLKとＡＮＤゲート２６の出力信号に基づいて、スイッチ制御信号φ１～φ３を生成する。ＡＮＤゲート２６は、サンプルクロック信号SAMPLE_CLKをインバータ２４で反転した信号と、制御信号CONV_ENDとの論理積信号を出力する。パルス生成回路２８は、サンプルクロック信号SAMPLE_CLKと制御信号CONV_ENDに基づいて、スイッチ制御信号φ４～φ６を生成する。
　図９Ａ、図９Ｂ、図９Ｃ及び図９Ｄはフィルタ部７内のスイッチＳＷ１～ＳＷ６の状態遷移図である。
　図９Ａに示すように、スイッチ制御信号φ１は、サンプルクロック信号SAMPLE_CLKがローレベルで、かつ制御信号CONV_ENDがハイレベルのときに、ローレベルからハイレベルに遷移し、スイッチＳＷ１はオフからオンに遷移する。その後、サンプルクロック信号SAMPLE_CLKがハイレベルか、又は制御信号CONV_ENDがローレベルになると、スイッチ制御信号φ１はハイレベルからローレベルに遷移し、スイッチＳＷ１はオンからオフに遷移する。　
　図９Ｂに示すように、サンプルクロック信号SAMPLE_CLKがローレベルで、かつ制御信号CONV_ENDがハイレベルのときに、スイッチ制御信号φ２はローレベルからハイレベルに遷移し、かつスイッチ制御信号φ３はローレベルのままである。よって、スイッチＳＷ２はローレベルからハイレベルに遷移し、スイッチＳＷ３はオフのままである。その後、サンプルクロック信号SAMPLE_CLKがハイレベルか、又は制御信号CONV_ENDがローレベルになると、スイッチ制御信号φ２はハイレベルからローレベルに遷移し、かつスイッチ制御信号φ３はローレベルのままである。よって、スイッチＳＷ２はハイレベルからローレベルに遷移し、スイッチＳＷ３はオフのままである。その後、サンプルクロック信号SAMPLE_CLKがローレベルで、かつ制御信号CONV_ENDがハイレベルになると、スイッチ制御信号φ２はローレベルのままで、かつスイッチ制御信号φ３はローレベルからハイレベルに遷移する。よって、スイッチＳＷ２はオフのままであり、スイッチＳＷ３はオフからオンに遷移する。その後、サンプルクロック信号SAMPLE_CLKがハイレベルか、又は制御信号CONV_ENDがローレベルになると、スイッチ制御信号φ２はローレベルのままで、かつスイッチ制御信号φ３はハイレベルからローレベルに遷移する。よって、スイッチＳＷ２はオフのままで、かつスイッチＳＷ３はオンからオフに遷移する。
　図９Ｃに示すように、サンプルクロック信号SAMPLE_CLKがハイレベルか、又は制御信号CONV_ENDがローレベルになると、スイッチ制御信号φ４はローレベルからハイレベルに遷移し、スイッチＳＷ４はオフからオンに遷移する。その後、サンプルクロック信号SAMPLE_CLKがローレベルで、かつ制御信号CONV_ENDがハイレベルになると、スイッチ制御信号φ４はハイレベルからローレベルに遷移し、スイッチＳＷ４はオンからオフに遷移する。
　図９Ｄに示すように、サンプルクロック信号SAMPLE_CLKがハイレベルか、又は制御信号CONV_ENDがローレベルになると、スイッチ制御信号φ５はローレベルのままであり、かつスイッチ制御信号φ６はローレベルからハイレベルに遷移する。よって、スイッチＳＷ５はオフのままであり、かつスイッチＳＷ６はオフからオンに遷移する。その後、サンプルクロック信号SAMPLE_CLKがローレベルで、かつ制御信号CONV_ENDがハイレベルになると、スイッチ制御信号φ５はローレベルのままであり、スイッチ制御信号φ６はハイレベルからローレベルに遷移する。よって、スイッチＳＷ５はオフのままであり、かつスイッチＳＷ６はオンからオフに遷移する。その後、サンプルクロック信号SAMPLE_CLKがハイレベルか、又は制御信号CONV_ENDがローレベルになると、スイッチ制御信号φ５はローレベルからハイレベルに遷移し、かつスイッチ制御信号φ６はローレベルのままである。よって、スイッチＳＷ５はオフからオンに遷移し、かつスイッチＳＷ６はオフのままである。その後、サンプルクロック信号SAMPLE_CLKがローレベルで、かつ制御信号CONV_ENDがハイレベルになると、スイッチ制御信号φ５はハイレベルからローレベルに遷移し、かつスイッチ制御信号φ６はローレベルのままである。よって、スイッチＳＷ５はハイレベルからローレベルに遷移し、かつスイッチＳＷ６はオフのままである。
　図２で説明したように、本実施形態によるＡＤＣ１は、アナログ信号のサンプリング期間（第１期間）だけでなく、ＡＤ変換期間（第２期間）も利用して、フィルタ部７内のキャパシタ群７ｇから積分アンプ１２への全電荷転送を行う。このため、ＡＤ変換中に、フィルタ部７から出力されてコンパレータ４に入力されるノイズシェーピング信号が変化し、ＡＤ変換に誤りが生じるおそれがある。そこで、本実施形態によるＣＤＡＣ３は、ＡＤ変換に誤りが生じても、その誤りを訂正できるように、冗長機能を有する。ＣＤＡＣ３は、冗長機能を有することで、冗長性を持たせてＡＤ変換を行うことができ、ＡＤ変換途中で誤りが生じても、その誤りを自動的に訂正することができる。
　図１０は冗長機能を有するＣＤＡＣ３の第１例を示す回路図である。図１０のＣＤＡＣ３は、それぞれ容量値が異なる複数のキャパシタ（本明細書では第２キャパシタと呼ぶことがある）からなるキャパシタ群１０ａと、複数のスイッチ１０ｂとを有する。複数の第２キャパシタの容量値はそれぞれ異なるが、少なくとも一部の第２キャパシタは基準容量値に対して２の倍数又は２のべき乗倍の容量値を有するのに対し、残りの第２キャパシタは基準容量値に対して２の倍数未満の値を乗じた容量値を有する。図１０の例では、６つのキャパシタのうち３つは、基準容量値をＣとして、１Ｃ、２Ｃ、４Ｃの容量値を有するのに対して、残りの３つのキャパシタは、７Ｃ、１２Ｃ、２３Ｃの容量値を有する。２の倍数又は２のべき乗倍の容量値を有する第２キャパシタの数と、２の倍数未満の値を乗じた容量値を有する第２キャパシタの数との割合は任意である。
　図１１は図１０のＣＤＡＣ３のＡＤ変換動作を説明する図である。アナログ入力信号に対して、ＣＤＡＣ３の最上位ビットをゼロとした場合、ＣＤＡＣ３の出力信号レベルＬＶ１はアナログ入力信号レベルよりも低くなる。このため、上位から２ビット目では１が選択され、ＣＤＡＣ３の出力信号レベルＬＶ２はアナログ入力信号レベルより高くなる。このため、上位から３ビット目では０が選択され、ＣＤＡの出力信号レベルＬＶ３はアナログ入力信号レベルより低くなる。このため、上位から４ビット目では１が選択されるはずであるが、誤って０が選択されたとする。この場合、ＣＤＡＣ３の出力信号レベルＬＶ４は、出力信号レベルＬＶ３より低い電圧レベルになる。
　しかしながら、ＣＤＡＣ３の上位側ビットに対応するキャパシタの容量値は基準容量値に対して２の倍数より小さな値を乗じた容量値であるため、途中でＡＤ変換を誤っても、その後に正しいＡＤ変換を繰り返すことにより、誤差を少しずつ減らすことができ、最終的には図１１に示すように正しいデジタル値が得られ、残差信号も小さくなる。
　図１２は一比較例によるＣＤＡＣ３の内部構成を示す回路図である。図１２のＣＤＡＣ３内の複数のキャパシタは、基準容量値に対して２のべき乗倍の容量値を有する。
　図１３は図１２のＣＤＡＣ３のＡＤ変換動作を説明する図である。図１３は、図１１と同様に、上位から４ビット目でＡＤ変換動作を誤った例を示している。この場合、５ビット目以降で正しいＡＤ変換を行ったとしても、最終的に得られるデジタル信号は、本来のアナログ入力信号のＡＤ変換値から０．５ＬＳＢ以上離れた値になり、残差信号も大きくなる。
　図１０～図１３に示すように、ＣＤＡＣ３内の複数のキャパシタのうち、少なくとも一部のキャパシタの容量値を、基準容量値に対して２の倍数より小さな値を乗じた容量値にすることで、ＣＤＡＣ３がＡＤ変換途中でＡＤ変換を誤ったとしても、通常よりも細かい単位でＡＤ変換を行うために、誤差を少しずつ減らすことができ、最終的に得られるデジタル信号の誤差を小さくできる。
　図１４は冗長機能を有するＣＤＡＣ３の第２例を示す回路図である。図１４のＣＤＡＣ３は、複数のキャパシタＣ0～Ｃ11を有し、各キャパシタＣ0～Ｃ11は、基準容量値Ｃ0に対して２のべき乗倍の容量値を有する。複数のキャパシタＣ0～Ｃ11の中には、同じ容量値を持つ複数のキャパシタＣ1、Ｃ1RとキャパシタＣ6、Ｃ6Rが含まれている。具体的には、図１４の例では、容量値２Ｃ0を有する２つのキャパシタＣ1、Ｃ1Rと、容量値６４Ｃ0を有する２つのキャパシタＣ6、Ｃ6Rとが設けられている。なお、図１４では、複数のキャパシタに接続されるスイッチを省略しているが、実際には図１０と同様のスイッチが各キャパシタに接続されている。
　図１５Ａ及び図１５Ｂは図１４のＣＤＡＣ３のＡＤ変換動作を説明する図である。図１５Ａは、図１４の破線枠内のキャパシタＣ4～Ｃ8によるＡＤ変換動作を示している。図１４のキャパシタＣ8に対応するビットのＡＤ変換を行う前のＣＤＡＣ３の出力信号ＶＲ１の中間電圧レベルは、アナログ入力信号レベルより低い。よって、キャパシタＣ8に対応するビットは１になり、ＣＤＡＣ３の出力信号ＶＲ２の中間電圧レベルはアナログ入力信号レベルよりも高くなる。このため、本来であれば、キャパシタＣ7に対応するビットは０になるはずであるが、１と誤ったとする。この場合、ＣＤＡＣ３の出力信号ＶＲ３の中間電圧レベルはアナログ入力信号レベルよりも高くなる。よって、キャパシタＣ6に対応するビットは０になる。これにより、ＣＤＡＣ３の出力信号ＶＲ４の中間電圧レベルはアナログ入力信号レベルより高くなる。よって、キャパシタＣ6Rに対応するビットは０になる。これにより、ＣＤＡＣ３の出力信号ＶＲ５の中間電圧レベルはアナログ入力信号レベルより低くなる。よって、キャパシタＣ5に対応するビットは１になる。これにより、ＣＤＡＣ３の出力信号ＶＲ６の中間電圧レベルはアナログ入力信号レベルより高くなる。よって、キャパシタＣ4に対応するビットは０になる。
　このように、ＣＤＡＣ３の一部のビットでＡＤ変換動作を誤っても、同一の容量値を有する複数のキャパシタを設けることで、誤りを救済でき、最終的に得られるデジタル値の精度を維持できる。
　図１５Ｂは図１５Ａよりもアナログ入力信号レベルが低い場合のＡＤ変換動作を説明する図である。図１５のキャパシタＣ8に対応するビットのＡＤ変換を行う前のＣＤＡＣ３の出力信号ＶＲ１の中間電圧レベルは、アナログ入力信号レベルより高い。よって、キャパシタＣ8に対応するビットは０になり、ＣＤＡＣ３の出力信号ＶＲ２の中間電圧レベルはアナログ入力信号レベルよりも低くなる。このため、本来であれば、キャパシタＣ7に対応するビットは１になるはずであるが、０と誤ったとする。この場合、ＣＤＡＣ３の出力信号ＶＲ３の中間電圧レベルはアナログ入力信号レベルよりも低くなる。よって、キャパシタＣ6に対応するビットは１になる。これにより、ＣＤＡＣ３の出力信号ＶＲ４の中間電圧レベルはアナログ入力信号レベルより低くなる。よって、キャパシタＣ6Rに対応するビットは１になる。これにより、ＣＤＡＣ３の出力信号ＶＲ５の中間電圧レベルはアナログ入力信号レベルより高くなる。よって、キャパシタＣ5に対応するビットは０になる。これにより、ＣＤＡＣ３の出力信号ＶＲ６の中間電圧レベルはアナログ入力信号レベルより低くなる。よって、キャパシタＣ4に対応するビットは１になる。図１５Ａと図１５Ｂに示すように、アナログ入力信号レベルによらず、ＣＤＡＣ３内の一部のビットでＡＤ変換を誤ったとしても、同一の容量値を有する複数のキャパシタを設けることで、誤りを救済することができる。
　上述したように、本実施形態によるＡＤＣ１は、差動のアナログ信号をＡＤ変換して、差動のデジタル信号を出力する完全差動型のＳＡＲ　ＡＤＣ１を念頭に置いている。完全差動型のＳＡＲ　ＡＤＣ１の低域ノイズを低減するには、チョッパを実装するのが望ましい。チョッパとは、差動入力及び差動出力のアンプの差動入力端子と差動出力端子にスイッチ群を接続して、差動入力信号及び差動出力信号をスルーで通過させるスルーモードと、差動入力信号及び差動出力信号のそれぞれをクロスさせるクロスモードとを周期的に連動して切り替えるものである。第２モードでは、差動入力側と差動出力側が同期して差動信号をクロスするため、信号伝送上の不具合は起きない。
　図１６はフィルタ部７内のバッファ１１及び積分アンプ１２の少なくとも一方の差動入力端子と差動出力端子にそれぞれチョッパ３１，３２を接続した例を示すブロック図である。図１６の左側はスルーモード、右側はクロスモードの信号伝送経路を模式的に示している。
　図１７はチョッパ３１，３２の内部構成の一例を示す回路図である。図１７のチョッパ３１，３２は、差動入力端子ＴＬ１、ＴＬ２と差動出力端子ＴＬ３、ＴＬ４の間に配置される４つのスイッチＳＷ１６～ＳＷ１９を有する。スイッチＳＷ１６は端子ＴＬ１、ＴＬ３を短絡するか否かを切り替える。スイッチＳＷ１７は端子ＴＬ３、ＴＬ４を短絡するか否かを切り替える。スイッチＳＷ１８は端子ＴＬ１、ＴＬ４を短絡するか否かを切り替える。スイッチＳＷ１９は端子ＴＬ２、ＴＬ３を短絡するか否かを切り替える。
　図１８は図１６のチョッパ３１，３２の動作タイミング図である。図示のように、チョッパは、スルーモードとクロスモードを交互に切り替える。スルーモードの間は、図１７のスイッチＳＷ１６、ＳＷ１７がオンして、スイッチＳＷ１８、ＳＷ１９がオフする。また、クロスコードの間は、図１７のスイッチＳＷ１６、ＳＷ１７がオフして、スイッチＳＷ１８、ＳＷ１９がオンする。スルーモードとクロスモードの期間は等しくするのが望ましい。
　チョッパ３１，３２を設けることで、ＳＡＲ　ＡＤＣ１の低域ノイズを高域側にシフトさせることができ、結果的にフリッカノイズを削減できる。
　このように、第１の実施形態によるＳＡＲ　ＡＤＣ１では、アナログ信号をサンプリングする期間と、サンプリングされたアナログ信号をＡＤ変換する期間とを使って、フィルタ部７内のキャパシタ群７ｇから積分アンプ１２に全電荷転送を行ってノイズシェーピング信号を生成する。これにより、全電荷転送を行うのに十分な時間を確保できる。ＡＤ変換期間にフィルタ部７内で積分アンプ１２への全電荷転送を行うと、ＡＤ変換の最中にフィルタ部７内の積分アンプ１２の出力信号が変動し、ＣＤＡＣ３によるＡＤ変換に誤りが生じるおそれがある。この対策として、本実施形態によるＣＤＡＣ３は冗長機能を有するため、ＡＤ変換動作に誤りが生じても、ＣＤＡＣ３内で冗長性を持たせたＡＤ変換を行うことで、その誤りを訂正でき、最終的に得られるデジタル信号の精度を維持できる。
　（第２の実施形態）
　第１の実施形態によるＡＤＣ１は、積分アンプ１２を有するアクティブ型のフィルタ部７を備えているが、積分アンプ１２を持たないパッシブ型のフィルタ部７ａを用いてＡＤＣ１を構成することも可能である。
　第２の実施形態によるＡＤＣ１ａは、図１のＡＤＣ１と同様の構成を備えているが、フィルタ部７ａの内部構成が図１のＡＤＣ１内のフィルタ部７とは異なる。
　図１９は第２の実施形態によるＡＤＣ１ａ内のフィルタ部７ａの内部構成を示す回路図である。図１９のフィルタ部７ａは、差動入力及び差動出力のバッファ１１の後段側に、差動信号を構成する信号ごとに、キャパシタＣA、ＣB1、ＣB2、ＣCと、スイッチＳＷ２１～ＳＷ２４とを有する。バッファ１１の出力ノードとフィルタ部７の出力ノードの間に、スイッチＳＷ２１、ＳＷ２２が直列に接続されている。スイッチＳＷ２１とＳＷ２４の共通接続ノードと接地ノードの間にキャパシタＣAが接続されている。スイッチＳＷ２１とＳＷ２２の共通接続ノードと接地ノードの間にスイッチＳＷ２３とキャパシタＣB1が直列に接続されている。スイッチＳＷ２１とＳＷ２２の共通接続ノードと接地ノードの間にスイッチＳＷ２４とキャパシタＣB2が直列に接続されている。フィルタ部７の出力ノードと接地ノードの間にキャパシタＣCが接続されている。
　図２０は第２の実施形態によるＡＤＣ１ａのタイミング図である。図１９のフィルタ部７ａ内のスイッチＳＷ１～ＳＷ６の切替周期は、図６と同様にＡＤＣ１ａの２サンプリング周期（第１サンプリング周期と第２サンプリング周期）に相当する。
　第１サンプリング周期内の時刻ｔ１～ｔ３（第１期間＋第２期間）では、フィルタ部７ａ内のスイッチＳＷ２２とＳＷ２３がオンし、それ以外のスイッチはオフする。よって、キャパシタＣAとＣB1の蓄積電荷は、キャパシタＣA、ＣB1、ＣCで電荷再配分される。ＡＤ変換期間（第２期間）中に電荷再配分を行うことで、フィルタ部７ａから出力されるノイズシェーピング信号が変動し、ＣＤＡＣ３内のキャパシタの選択を誤るおそれがあるが、図１０～図１５Ｂで説明したいように、ＣＤＡＣ３に冗長機能を持たせることで、ＡＤ変換精度の低下を防止できる。
　第１サンプリング周期内の時刻ｔ３～ｔ４（第３期間）では、フィルタ部７ａ内のスイッチＳＷ２１とＳＷ２３をオンし、その他のスイッチをオフする。よって、ＣＤＡＣ３から出力された残差信号は、フィルタ部７ａ内のキャパシタＣAとＣB1にサンプリングされる。
　第２サンプリング周期内の時刻ｔ４～ｔ６（第１期間＋第２期間）では、フィルタ部７ａ内のスイッチＳＷ２２とＳＷ２４がオンし、それ以外のスイッチはオフする。よって、キャパシタＣAとＣB2の蓄積電荷は、キャパシタＣA、ＣB2、ＣCで電荷再配分される。
　第２スイッチング周期内の時刻ｔ６～ｔ７（第３期間）では、フィルタ部７ａ内のスイッチＳＷ２１とＳＷ２４がオンし、それ以外のスイッチはオフする。よって、ＣＤＡＣ３から出力された残差信号は、フィルタ部７ａ内のキャパシタＣAとＣB2にサンプリングされる。
　このように、フィルタ部７ａ内のキャパシタＣAは、毎サンプリング周期ごとに残差信号のサンプリングに用いられるのに対して、キャパシタＣB1とＣB2は、１サンプリング周期ごとに交互にサンプリングに用いられる。また、キャパシタＣCは、毎サンプリング周期ごとに電荷再配分に用いられる。
　図２１は第２の実施形態によるＡＤＣ１ａの処理動作を示すフローチャートであり、図２０のタイミング図と同様に、２サンプリング周期の処理動作を示している。まず、変数ｎをゼロに初期設定し、外部から入力されたアナログ信号をサンプリングする（ステップＳ１１）。ステップＳ１１は、図２０の時刻ｔ１～ｔ２（第１期間）の動作を示している。変数ｎは、コンパレータ４が比較判定を行う回数をカウントする変数である。
　次に、コンパレータ４の比較判定によるＡＤ変換動作を行う（ステップＳ１２）。ステップＳ１２～Ｓ１４は、図２０の時刻ｔ２～ｔ３（第２期間）の動作を示している。次に、変数ｎを１だけインクリメントする（ステップＳ１３）。次に、変数ｎがＡＤＣ１ａの物理分解能のビット数Ｎに到達したか否かを判定する（ステップＳ１４）。変数ｎがＮに到達していなければステップＳ１２に戻る。ステップＳ１１～Ｓ１４の処理を実行している間に、フィルタ部７ａ内のキャパシタＣA、ＣB1の電荷がキャパシタＣA、ＣB1、ＣCで電荷再配分される。
　ステップＳ１４で変数ｎがＮに到達したと判定されると、ＣＤＡＣ３から出力された残差信号をフィルタ部７ａ内のキャパシタＣA、ＣB1にサンプリングする（ステップＳ１５）。ステップＳ１５は、図２０の時刻ｔ３～ｔ４（第３期間）の動作を示している。
　以上のステップＳ１１～Ｓ１５は図２０の時刻ｔ１～ｔ４の第１サンプリング期間中に行われる。続いて、第２サンプリング期間に入ると、ステップＳ１１と同様に、変数ｎをゼロに初期設定し、外部から入力されたアナログ信号をサンプリングする（ステップＳ１６）。ステップＳ１６は、図２０の時刻ｔ４～ｔ５（第１期間）の動作を示している。
　次に、コンパレータ４の比較判定によるＡＤ変換動作を行う（ステップＳ１７）。ステップＳ１７～Ｓ９は、図２０の時刻ｔ５～ｔ６（第２期間）の動作を示している。次に、変数ｎを１だけインクリメントする（ステップＳ１８）。次に、変数ｎがＡＤＣ１ａの物理分解能のビット数Ｎに到達したか否かを判定する（ステップＳ１９）。変数ｎがＮに到達していなければステップＳ１２に戻る。ステップＳ１６～Ｓ１９の処理を実行している間に、フィルタ部７ａ内のキャパシタＣA、ＣB2の電荷がキャパシタＣA、ＣB2、ＣCで電荷再配分される。
　ステップＳ１９で変数ｎがＮに到達したと判定されると、ＣＤＡＣ３から出力された残差信号をフィルタ部７ａ内のキャパシタＣA、ＣB2にサンプリングする（ステップＳ２０）。ステップＳ２０は、図２０の時刻ｔ６～ｔ７（第３期間）の動作を示している。
　第２の実施形態によるロジック回路５は、図８と同様の内部構成を有するが、ロジック回路５内のパルス生成回路２７、２８は、図８のパルス生成回路２７、２８とは異なるタイミングのスイッチ制御信号φ１～φ６を出力する。
　図２２Ａ、図２２Ｂ及び図２２Ｃは、フィルタ部７ａ内のスイッチＳＷ１～ＳＷ６の状態遷移図である。
　図２２Ａに示すように、スイッチ制御信号φ１は、サンプルクロック信号SAMPLE_CLKがローレベルで、かつ制御信号CONV_ENDがハイレベルのときに、ローレベルからハイレベルに遷移し、スイッチＳＷ１はオフからオンに遷移する。その後、サンプルクロック信号SAMPLE_CLKがハイレベルか、又は制御信号CONV_ENDがローレベルになると、スイッチ制御信号φ１はハイレベルからローレベルに遷移し、スイッチＳＷ１はオンからオフに遷移する。
　図２２Ｂに示すように、スイッチ制御信号φ２は、サンプルクロック信号SAMPLE_CLKがハイレベルか、又は制御信号CONV_ENDがローレベルのときに、ローレベルからハイレベルに遷移し、スイッチＳＷ２はオフからオンに遷移する。その後、サンプルクロック信号SAMPLE_CLKがローレベルで、かつ制御信号CONV_ENDがハイレベルになると、スイッチ制御信号φ２はハイレベルからローレベルに遷移し、スイッチＳＷ２はオンからオフに遷移する。
　図２２Ｃに示すように、サンプルクロック信号SAMPLE_CLKの立ち上がりで、スイッチ制御信号φ３はハイレベルからローレベルに遷移し、かつスイッチ制御信号φ４はローレベルからハイレベルに遷移する。よって、スイッチＳＷ２３はオンからオフに遷移し、かつスイッチＳＷ２４はオフからオンに遷移する。その後、サンプルクロック信号SAMPLE_CLKの立ち上がりで、スイッチ制御信号φ３はローレベルからハイレベルに遷移し、かつスイッチ制御信号φ４はハイレベルからローレベルに遷移する。よって、スイッチＳＷ２３はオフからオンに遷移し、かつスイッチＳＷ２４はオンからオフに遷移する。
　第２の実施形態によるＡＤＣ１ａは、パッシブ型のフィルタ部７ａを備える点を除けば、第１の実施形態によるＡＤＣ１と同様に構成可能である。ＣＤＡＣ３は、図１０～図１５Ｂに示したように冗長機能を有する。また、図１６に示すチョッパを設けてもよい。
　このように、第２の実施形態によるＡＤＣ１ａは、パッシブ型のフィルタ部７ａを備えているが、アナログ信号のサンプリング期間（第１期間）とＡＤ変換期間（第２期間）を利用して、フィルタ部７ａ内で電荷再配分を行うため、電荷再配分の時間を十分に確保できる。ＡＤ変換期間中に電荷再配分を行うことで、ＣＤＡＣ３内のキャパシタの選択を誤るおそれがあるが、ＣＤＡＣ３に冗長機能を持たせることにより、ＡＤ変換精度が低下するおそれはない。
　（第３の実施形態）
　第１の実施形態によるＳＡＲ　ＡＤＣ１は、ＣＤＡＣ３から出力された差動の残差信号と、フィルタ部７から出力された差動のノイズシェーピング信号とをコンパレータ４に入力しており、２系統の差動信号の比較判定を行うコンパレータ４が必要となる。
　これに対して、第３の実施形態によるＳＡＲ　ＡＤＣ１ｂは、フィルタ部７ｂから出力された差動のノイズシェーピング信号をＣＤＡＣ３の出力信号と合成してコンパレータ４に入力する。これにより、１系統の差動信号の比較判定を行うコンパレータ４を用いることができる。
　図２３は第３の実施形態によるＡＤＣ１ｂの概略構成を示すブロック図である。図２３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
　図２３のＡＤＣ１ｂは、図１ＡのＡＤＩＣと同様に、サンプルスイッチ２と、ＣＤＡＣ３と、コンパレータ４と、ロジック回路５と、デコーダ６と、フィルタ部（Ｌ（ｚ））７ｂと、フィルタスイッチ８とを備えている。この他、図２３のＡＤＣ１ｂは、加算器１０を備えている。
　加算器１０は、フィルタ部７内のキャパシタとＣＤＡＣ３内のキャパシタとの間で電荷再配分を行うことで、ＣＤＡＣ３の残差信号を更新する。
　図２３のＡＤＣ１ｂは、フィルタ部７ｂから出力されたノイズシェーピング信号をＣＤＡＣ３の残差信号に帰還させるため、エラーフィードバック型ＳＡＲ　ＡＤＣ１ｂと呼ぶことができる。図２３のコンパレータ４には、エラーフィードバックされたＣＤＡＣ３の残差信号が差動信号で入力される。このように、図２３のコンパレータ４には、２系統ではなく、１系統の差動入力信号が入力されるため、コンパレータ４の内部構成を簡略化できる。
　図２３のフィルタ部７ｂは、図１のフィルタ部７とは内部構成が異なっており、図２３のフィルタ部７ｂは、積分アンプ１２を備えていない。図２３のフィルタ部７ｂの内部構成は後述する。
　図２３のＡＤＣ１ｂは、シングルエンドのアナログ信号がサンプルスイッチ２を介して入力される例を示しているが、実際には、第１及び第２の実施形態によるＡＤＣ１と同様に、完全差動型のＡＤＣ１である。
　図２４は図２３のＡＤＣ１ｂのタイミング図であり、１サンプリング周期内の各信号のタイミングを示している。図２３のＡＤＣ１ｂでは、図２４の時刻ｔ２～ｔ３の期間（第２期間）内に、フィルタ部７ｂ内のキャパシタ群７ｇの一部にサンプリングされた残差信号を、ＣＤＡＣ３内のキャパシタと電荷再配分する。図２４の時刻ｔ２付近のＣＤＡＣ３の出力電圧ＶCOPMの電圧レベルの大きな変動は、コンパレータ４の判定結果をＣＤＡＣ３に帰還させることにより生じる。時刻ｔ２～ｔ３内の前半部分で電圧ＶCOPMが保持電圧レベルからわずかに変化しているのは、上述した電荷再配分による影響である。このように、時刻ｔ２～ｔ３では、コンパレータ４の判定結果のＣＤＡＣ３への帰還による電圧ＶCOPMの変動と、フィルタ部７ｂ内の電荷とＣＤＡＣ３内の電荷の電荷再配分による電圧ＶCOPMの変動が同時に起こる。なお、図２４のタイミング図においても、時間ｔ１～ｔ２（第１期間）の長さと、時間ｔ２～ｔ４（第２期間＋第３期間）の長さの比は、例えば１：２である。
　ＡＤ変換期間中に電荷再配分を行うことで、ＡＤ変換中にコンパレータ４に入力される残差信号が変動し、ＣＤＡＣ３内のキャパシタの選択を誤るおそれがある。しかしながら、図１０～図１５Ｂで説明したように、ＣＤＡＣ３に冗長機能を持たせることで、誤りを訂正できるため、ＡＤ変換精度を維持できる。
　図２５は一比較例によるタイミング図である。図２５は、アナログ信号をサンプリングする期間（第１期間）と、ＡＤ変換を行う期間（第２期間）の間に、フィルタ部７ｂ内のキャパシタに蓄積された電荷を、フィルタ部７ｂ内のキャパシタとＣＤＡＣ３内のキャパシタとで電荷再配分する期間（以下、第４期間と呼ぶ）を設けている。
　図２５のように、第４期間を第１期間と第２期間の間に設ける場合、１サンプリング周期を変えないとすると、第４期間の長さ分、第１期間～第３期間の長さを短くしなければならず、ＡＤ変換精度が低下したり、ＳＮＤＲが悪化するおそれがある。
　図２６は図２３のフィルタ部７ｂの内部構成の一例を示す回路図である。図２６のフィルタ部７ｂは、差動入力及び差動出力のバッファ１１を備える他に、差動信号を構成する信号ごとに、スイッチＳＷ３１、ＳＷ３２ａ、ＳＷ３２ｂ、ＳＷ３３ａ、ＳＷ３３ｂ、ＳＷ３４ａ、ＳＷ３４ｂ、ＳＷ３５ａ、ＳＷ３５ｂ、ＳＷ３６ａ及びＳＷ３６ｂと、キャパシタＣA、ＣB1、ＣB2とを有する。
　スイッチＳＷ３１とスイッチＳＷ３４は、バッファ１１の出力ノードとフィルタ部７ｂの出力ノードとの間に直列に接続され、これらスイッチＳＷ３１、ＳＷ３４の共通接続ノードと接地ノードの間にキャパシタＣAが接続されている。
　スイッチＳＷ３２ａ及びＳＷ３５ａは、バッファ１１の出力ノードと接地ノードの間に直列に接続されている。スイッチＳＷ３５ｂ及びＳＷ３２ｂは、フィルタ部７ｂの出力ノードと接地ノードの間に直列に接続されている。スイッチＳＷ３２ａとＳＷ３５ａの共通接続ノードとスイッチＳＷ３２ｂとＳＷ３５ｂの共通接続ノードとの間には、キャパシタＣB1が接続されている。
　スイッチＳＷ３３ａ及びＳＷ３６ａは、バッファ１１の出力ノードと接地ノードの間に直列に接続されている。スイッチＳＷ３６ｂ及びＳＷ３３ｂは、フィルタ部７ｂの出力ノードと接地ノードの間に直列に接続されている。
スイッチＳＷ３３ａとＳＷ３６ａの共通接続ノードとスイッチＳＷ３３ｂとＳＷ３６ｂとの共通接続ノードとの間には、キャパシタＣB2が接続されている。
　スイッチＳＷ３１はスイッチ制御信号φ１で、スイッチＳＷ３２ａとＳＷ３２ｂはスイッチ制御信号φ２で、スイッチＳＷ３３ａとＳＷ３３ｂはスイッチ制御信号φ３で、スイッチＳＷ３４はスイッチ制御信号φ４で、スイッチＳＷ３５ａとＳＷ３５ｂはスイッチ制御信号φ５で、スイッチＳＷ３６ａとＳＷ３６ｂはスイッチ制御信号φ６で、それぞれ切替制御される。
　図２７は図２３のフィルタ部７ｂのタイミング図である。図２３のフィルタ部７ｂ内のスイッチＳＷ１～ＳＷ６の切替周期は、図６と同様にＡＤＣ１ｂの２サンプリング周期（第１サンプリング周期と第２サンプリング周期）に相当する。
　第１サンプリング周期内の時刻ｔ１～ｔ２（第１期間）では、フィルタ部７ｂ内の全スイッチがオフ状態である。これにより、フィルタ部７ｂ内のキャパシタＣA、ＣB1、ＣB2の蓄積電荷はそのまま保持される。
　第１サンプリング周期内の時刻ｔ２～ｔ３（第２期間）では、フィルタ部７ｂ内のスイッチＳＷ３４、ＳＷ３５ａ及びＳＷ３５ｂがオンし、それ以外のスイッチはオフする。よって、キャパシタＣAとＣB1内の蓄積電荷は、ＣＤＡＣ３内の各キャパシタと電荷再配分される。
　第１サンプリング周期内の時刻ｔ３～ｔ４（第３期間）では、フィルタ部７ｂ内のスイッチＳＷ３１、ＳＷ３２ａ及びＳＷ３２ｂがオンし、それ以外のスイッチはオフする。よって、ＣＤＡＣ３から出力された残差信号は、キャパシタＣAとＣB1にサンプリングされる。
　第２サンプリング周期内の時刻ｔ４～ｔ５（第１期間）では、フィルタ部７ｂ内の全スイッチがオフ状態である。これにより、フィルタ部７ｂ内のキャパシタＣA、ＣB1、ＣB2の蓄積電荷はそのまま保持される。
　第２サンプリング周期内の時刻ｔ５～ｔ６（第２期間）では、フィルタ部７ｂ内のスイッチＳＷ３４、ＳＷ３６ａ及びＳＷ３６ｂがオンし、それ以外のスイッチはオフする。よって、キャパシタＣＡとＣB2の蓄積電荷は、ＣＤＡＣ３内の各キャパシタと電荷再配分される。
　第２サンプリング周期内の時刻ｔ６～ｔ７（第３期間）では、フィルタ部７ｂ内のスイッチＳＷ３１、ＳＷ３３ａ及びＳＷ３３ｂがオンし、それ以外のスイッチはオフする。よって、ＣＤＡＣ３から出力された残差信号は、キャパシタＣAとＣB2にサンプリングされる。
　図２８は図２３のＡＤＣ１ｂの処理動作を示すフローチャートであり、図２７のタイミング図と同様に、２サンプリング周期の処理動作を示している。まず、変数ｎをゼロに初期設定し、外部から入力されたアナログ信号をサンプリングする（ステップＳ２１）。ステップＳ２１は、図２７の時刻ｔ１～ｔ２（第１期間）の動作を示している。変数ｎは、コンパレータ４が比較判定を行う回数をカウントする変数である。
　次に、コンパレータ４の比較判定によるＡＤ変換動作を行う（ステップＳ２２）。ステップＳ２２～Ｓ２４は、図２７の時刻ｔ２～ｔ３（第２期間）の動作を示している。次に、変数ｎを１だけインクリメントする（ステップＳ２３）。次に、変数ｎがＡＤＣ１ｂの物理分解能のビット数Ｎに到達したか否かを判定する（ステップＳ２４）。変数ｎがＮに到達していなければステップＳ２２に戻る。ステップＳ２１～Ｓ２４の処理を実行している間に、フィルタ部７ｂ内のキャパシタＣA、ＣB1の電荷がＣＤＡＣ３内の各キャパシタと電荷再配分される。
　ステップＳ２４で変数ｎがＮに到達したと判定されると、ＣＤＡＣ３から出力された残差信号をフィルタ部７ｂ内のキャパシタＣA、ＣB1にサンプリングする（ステップＳ２５）。ステップＳ２５は、図２７の時刻ｔ３～ｔ４（第３期間）の動作を示している。
　以上のステップＳ２１～Ｓ２５は図２７の時刻ｔ１～ｔ４の第１サンプリング期間中に行われる。続いて、第２サンプリング期間に入ると、ステップＳ２１と同様に、変数ｎをゼロに初期設定し、外部から入力されたアナログ信号をサンプリングする（ステップＳ２６）。ステップＳ２６は、図２７の時刻ｔ４～ｔ５（第１期間）の動作を示している。
　次に、コンパレータ４の比較判定によるＡＤ変換動作を行う（ステップＳ２７）。ステップＳ２７～Ｓ２９は、図２７の時刻ｔ５～ｔ６（第２期間）の動作を示している。次に、変数ｎを１だけインクリメントする（ステップＳ２８）。次に、変数ｎがＡＤＣ１ｂの物理分解能のビット数Ｎに到達したか否かを判定する（ステップＳ２９）。変数ｎがＮに到達していなければステップＳ２２に戻る。ステップＳ２６～Ｓ２９の処理を実行している間に、フィルタ部７ｂ内のキャパシタＣA、ＣB2の電荷がＣＤＡＣ３内の各キャパシタと電荷再配分される。
　ステップＳ２９で変数ｎがＮに到達したと判定されると、ＣＤＡＣ３から出力された残差信号をフィルタ部７ｂ内のキャパシタＣA、ＣB2にサンプリングする（ステップＳ３０）。ステップＳ３０は、図２７の時刻ｔ６～ｔ７（第３期間）の動作を示している。
　図２９は図２３のロジック回路５の内部構成の一例を示す回路図である。図２９のロジック回路５は、図８のロジック回路５と基本的には同じ回路構成を備えている。ただし、図２９のロジック回路５内のパルス生成回路２７、２８は、図８のロジック回路５内のパルス生成回路２７、２８とは異なるタイミングで、スイッチ制御信号φ１～φ６を出力する。
　図３０Ａ、図３０Ｂ、図３０Ｃ及び図３０Ｄはフィルタ部７ｂ内のスイッチＳＷ１～ＳＷ６の状態遷移図である。図３０Ａ、図３０Ｂ、図３０Ｃ及び図３０Ｄの状態遷移図は、基本的には図９Ａ、図９Ｂ、図９Ｃ及び図９Ｄと同じであるため、詳細な説明を割愛する。
　第３の実施形態によるＡＤＣ１ｂは、エラーフィードバック型である点で、上述した第１及び第２の実施形態によるＡＤＣ１ｂとは異なるが、第３の実施形態によるＡＤＣ１ｂ内のＣＤＡＣ３は、図１０～図１５Ｂに示したように冗長機能を有する。また、図１６に示すチョッパを設けてもよい。
　このように、第３の実施形態では、エラーフィードバック型のＡＤＣ１ｂにおいて、ＡＤ変換を行っている期間内に、フィルタ部７ｂ内のキャパシタに蓄積された電荷を、フィルタ部７ｂ内のキャパシタとＣＤＡＣ３内のキャパシタで電荷再配分を行うため、電荷再配分のための期間を別途設けなくて済む。よって、アナログ信号のサンプリング期間（第１期間）、ＡＤ変換期間（第２期間）、及び残差信号のサンプリング期間（第３期間）を短縮せずに、エラーフィードバックのための電荷再配分を行うことができる。ＡＤ変換期間中に電荷再配分を行うことで、ＣＤＡＣ３内の容量選択を誤るおそれがあるが、図１０～図１５Ｂで説明したように、ＣＤＡＣ３に冗長機能を持たせて誤りを訂正できるため、ＡＤ変換精度が低下するおそれはない。
　＜＜４．応用例＞＞
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図３１に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図３１では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図３２は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３２には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図３１に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。　
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global　System　of　Mobile　communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３１の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　なお、図３１に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　以上説明した車両制御システム７０００に用いられる各種センサの検出信号をデジタル信号に変換する際に、図１～図３０Ｂを用いて説明した本実施形態に係るＡＤＣ１、１ａ、１ｂを用いることができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）連続した第１期間、第２期間及び第３期間を含むサンプリング周期内にアナログ信号をデジタル信号に変換するアナログ－デジタル変換器であって、
　前記アナログ信号を前記第１期間内にサンプリングするとともに、前記サンプリングされた信号を前記第２期間内に冗長性を持たせて１ビットずつ順次に前記デジタル信号に変換するとともに、未変換の残差信号を出力するデジタル－アナログ変換器と、
　前記第３期間内に前記残差信号をサンプリングし、かつ少なくとも前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とに基づいて、電荷転送又は電荷再配分を行ってノイズシェーピング信号を生成するフィルタ部と、
　前記残差信号と前記ノイズシェーピング信号とに基づいて、前記第２期間内に前記デジタル－アナログ変換器を制御するＤＡＣ制御部と、を備える、アナログ－デジタル変換器。
　（２）前記フィルタ部は、前記第１期間及び前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを電荷転送して前記ノイズシェーピング信号を生成する、（１）に記載のアナログ－デジタル変換器。
　（３）前記フィルタ部は、前記第１期間及び前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを電荷再配分して前記ノイズシェーピング信号を生成する、（１）に記載のアナログ－デジタル変換器。
　（４）前記フィルタ部は、
　複数の第１キャパシタと、
　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
　前記第１期間及び前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタから、別の第１キャパシタに電荷転送を行い、
　前記別の第１キャパシタに転送された電荷により前記ノイズシェーピング信号が生成される、（２）に記載のアナログ－デジタル変換器。
　（５）前記フィルタ部は、
　前記残差信号が入力される第１差動入力端子と、前記残差信号に応じた差動信号を出力する第１差動出力端子とを有する第１差動アンプと、
　第２差動入力端子及び第２差動出力端子を有し、前記第２差動出力端子から差動の前記ノイズシェーピング信号を出力する第２差動アンプを備え、
　前記別の第１キャパシタは、前記第２差動アンプの前記第２差動入力端子及び前記第２差動出力端子の間に接続される、（４）に記載のアナログ－デジタル変換器。
　（６）前記第１差動アンプの前記第１差動入力端子と前記第２差動アンプの前記第２差動入力端子との少なくとも一方に入力される差動入力信号を周期的に入れ替える第１チョッパと、
　前記第１差動アンプの前記第１差動出力端子と前記第２差動アンプの前記第２差動出力端子との少なくとも一方から出力される差動出力信号を、前記第１チョッパの入れ替えに同期して、周期的に入れ替える第２チョッパと、をさらに備える、（５）に記載のアナログ－デジタル変換器。
　（７）前記フィルタ部は、
　複数の第１キャパシタと、
　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
　前記第１期間及び前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタの蓄積電荷を、前記一部の第１キャパシタと別の第１キャパシタとで電荷再配分して前記ノイズシェーピング信号を生成する、（３）に記載のアナログ－デジタル変換器。
　（８）前記複数の第１キャパシタのうち一部の第１キャパシタは、前記サンプリング周期ごとに電荷の蓄積及び転送を行い、残りの第１キャパシタは、連続した２つの前記サンプリング周期のうち１つの前記サンプリング周期で電荷の蓄積及び転送を行う、（４）乃至（７）のいずれか一項に記載のアナログ－デジタル変換器。
　（９）前記アナログ信号は、差動のアナログ信号であり、
　前記差動のアナログ信号を差動の前記デジタル信号に変換する２つの前記デジタル－アナログ変換器が設けられ、
　前記２つのデジタル－アナログ変換器から差動の前記残差信号が出力され、
　前記フィルタ部は、前記第１期間及び前記第２期間内に差動の前記ノイズシェーピング信号を生成し、
　前記ＤＡＣ制御部は、前記第２期間内に前記差動の残差信号と前記差動のノイズシェーピング信号とに基づいて、前記２つのデジタル－アナログ変換器を制御する、（１）乃至（８）のいずれか一項に記載のアナログ－デジタル変換器。
　（１０）前記ＤＡＣ制御部は、前記差動の残差信号の信号差と前記差動のノイズシェーピング信号の信号差との加算値がゼロに近づくように、前記２つのデジタル－アナログ変換器を制御する、（９）に記載のアナログ－デジタル変換器。
　（１１）前記ＤＡＣ制御部は、
　前記差動の残差信号の信号差と、前記差動のノイズシェーピング信号の信号差との加算値に応じた信号を出力するコンパレータと、
　前記コンパレータの出力信号に基づいて、前記デジタル－アナログ変換器を制御するロジック回路と、を有する、（９）又は（１０）に記載のアナログ－デジタル変換器。
　（１２）前記デジタル－アナログ変換器は、
　それぞれの一端に前記アナログ信号が供給されるか、又はそれぞれの一端から前記残差信号が出力される複数の第２キャパシタと、
　前記複数の第２キャパシタの他端側を、複数の電圧のうちいずれかに設定する複数の第２切替器と、を有し、
　前記ＤＡＣ制御部は、前記残差信号と前記ノイズシェーピング信号とに基づいて、前記複数の第２切替器を切替制御する、（１）乃至（１１）のいずれか一項に記載のアナログ－デジタル変換器。
　（１３）前記デジタル－アナログ変換器は、
　それぞれの一端に前記アナログ信号が供給されるか、又はそれぞれの一端から前記残差信号が出力される複数の第２キャパシタと、
　前記複数の第２キャパシタの他端側を、複数の電圧のうちいずれかに設定する複数の第２切替器と、を有し、
　前記フィルタ部は、前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを、前記デジタル－アナログ変換器内の前記複数の第２キャパシタと電荷再配分して、前記ノイズシェーピング信号を生成する、（１）に記載のアナログ－デジタル変換器。
　（１４）前記フィルタ部は、
　複数の第１キャパシタと、
　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
　前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタの蓄積電荷を、前記一部の第１キャパシタを含む前記フィルタ部内の第１キャパシタと前記複数の第２キャパシタとで電荷再配分して前記ノイズシェーピング信号を生成する、（１３）に記載のアナログ－デジタル変換器。
　（１５）前記アナログ信号は、差動のアナログ信号であり、
　前記差動のアナログ信号を差動の前記デジタル信号に変換する２つの前記デジタル－アナログ変換器が設けられ、
　前記２つのデジタル－アナログ変換器から差動の前記残差信号が出力され、
　前記フィルタ部は、前記第２期間内に差動の前記ノイズシェーピング信号を生成し、
　前記ＤＡＣ制御部は、前記第２期間内に前記差動の残差信号と前記差動のノイズシェーピング信号とに基づいて、前記２つのデジタル－アナログ変換器を制御する、（１４）に記載のアナログ－デジタル変換器。
　（１６）前記複数の第２キャパシタのうち少なくとも一部の第２キャパシタは、基準容量に対して２の倍数未満の値を乗じた容量値を有し、残りの第２キャパシタは、前記基準容量に対して２の倍数又は２のべき乗倍の容量値を有する、（１３）乃至（１５）のいずれか一項に記載のアナログ－デジタル変換器。
　（１７）前記複数の第２キャパシタは、基準容量に対して２の倍数の容量値を有し、
　前記複数の第２キャパシタのうち一部の２以上の第２キャパシタは、同じ容量値を有する、（１３）至（１５）のいずれか一項に記載のアナログ－デジタル変換器。
　（１８）前記フィルタ部は、連続した２つの前記サンプリング周期を単位として、前記ノイズシェーピング信号を更新する、（１）乃至（１７）のいずれか一項に記載のアナログ－デジタル変換器。
　（１９）前記第１期間は、前記第２期間及び前記第３期間を合わせた期間よりも短い、（１）乃至（１８）のいずれか一項に記載のアナログ－デジタル変換器。
　（２０）連続した第１期間、第２期間及び第３期間を含むサンプリング周期内にアナログ信号をデジタル信号に変換するアナログ－デジタル変換器と、
　前記デジタル信号に基づいて情報処理を行う情報処理部と、を備える電子機器であって、
　前記アナログ－デジタル変換器は、
　前記アナログ信号を前記第１期間内にサンプリングするとともに、前記サンプリングされた信号を前記第２期間内に冗長性を持たせて１ビットずつ順次に前記デジタル信号に変換するとともに、未変換の残差信号を出力するデジタル－アナログ変換器と、
　前記第３期間内に前記残差信号をサンプリングし、かつ少なくとも前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とに基づいて、電荷転送又は電荷再配分を行ってノイズシェーピング信号を生成するフィルタ部と、
　前記残差信号と前記ノイズシェーピング信号とに基づいて、前記第２期間内に前記デジタル－アナログ変換器を制御するＤＡＣ制御部と、を備える、電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１、１ａ、１ｂ　アナログ－デジタル変換器（ＡＤＣ）、２　サンプルスイッチ、３　ＣＤＡＣ、４　コンパレータ、５　ロジック回路、６　デコーダ、７、７ａ、７ｂ　フィルタ部、７ｇ　キャパシタ群、８　フィルタスイッチ、９　ＤＡＣ制御部、１０ａ　キャパシタ群、１０ｂ　スイッチ、１１　バッファ、１２　積分アンプ、１２ａ　差動アンプ、２１　ＮＯＲゲート、２２　シフトレジスタ、２３、２４　インバータ、２５、２６　ＡＮＤゲート、２７、２８　パルス生成回路、３１、３２　チョッパ、７０００　車両制御システム、７０１０　通信ネットワーク、７１００　駆動系制御ユニット、７１１０　車両状態検出部、７２００　ボディ系制御ユニット、７３００　バッテリ制御ユニット、７３１０　二次電池、７４００　車外情報検出ユニット、７４１０　撮像部、７４２０　車外情報検出部、７５００　車内情報検出ユニット、７５１０　運転者状態検出部、７６００　統合制御ユニット、７６１０　マイクロコンピュータ、７６４０　測位部、７６５０　ビーコン受信部、７６７０　音声画像出力部
７６９０　記憶部、７７１０　オーディオスピーカ、７７２０　表示部、７７３０　インストルメントパネル、７７５０　外部環境、７７６０　車内機器、７８００　入力部、７９００　車両、７９１０、７９１２、７９１４、７９１６、７９１８　撮像部、７９２０、７９２１、７９２２、７９２３、７９２４、７９２５、７９２６、７９２７、７９２８、７９２９、７９３０　車外情報検出部

Claims (20)

  1. 　連続した第１期間、第２期間及び第３期間を含むサンプリング周期内にアナログ信号をデジタル信号に変換するアナログ－デジタル変換器であって、
    　前記アナログ信号を前記第１期間内にサンプリングするとともに、前記サンプリングされた信号を前記第２期間内に冗長性を持たせて１ビットずつ順次に前記デジタル信号に変換するとともに、未変換の残差信号を出力するデジタル－アナログ変換器と、
    　前記第３期間内に前記残差信号をサンプリングし、かつ少なくとも前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とに基づいて、電荷転送又は電荷再配分を行ってノイズシェーピング信号を生成するフィルタ部と、
    　前記残差信号と前記ノイズシェーピング信号とに基づいて、前記第２期間内に前記デジタル－アナログ変換器を制御するＤＡＣ制御部と、を備える、アナログ－デジタル変換器。
  2. 　前記フィルタ部は、前記第１期間及び前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを電荷転送して前記ノイズシェーピング信号を生成する、請求項１に記載のアナログ－デジタル変換器。
  3. 　前記フィルタ部は、前記第１期間及び前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを電荷再配分して前記ノイズシェーピング信号を生成する、請求項１に記載のアナログ－デジタル変換器。
  4. 　前記フィルタ部は、
    　複数の第１キャパシタと、
    　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
    　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
    　前記第１期間及び前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタから、別の第１キャパシタに電荷転送を行い、
    　前記別の第１キャパシタに転送された電荷により前記ノイズシェーピング信号が生成される、請求項２に記載のアナログ－デジタル変換器。
  5. 　前記フィルタ部は、
    　前記残差信号が入力される第１差動入力端子と、前記残差信号に応じた差動信号を出力する第１差動出力端子とを有する第１差動アンプと、
    　第２差動入力端子及び第２差動出力端子を有し、前記第２差動出力端子から差動の前記ノイズシェーピング信号を出力する第２差動アンプを備え、
    　前記別の第１キャパシタは、前記第２差動アンプの前記第２差動入力端子及び前記第２差動出力端子の間に接続される、請求項４に記載のアナログ－デジタル変換器。
  6. 　前記第１差動アンプの前記第１差動入力端子と前記第２差動アンプの前記第２差動入力端子との少なくとも一方に入力される差動入力信号を周期的に入れ替える第１チョッパと、
    　前記第１差動アンプの前記第１差動出力端子と前記第２差動アンプの前記第２差動出力端子との少なくとも一方から出力される差動出力信号を、前記第１チョッパの入れ替えに同期して、周期的に入れ替える第２チョッパと、をさらに備える、請求項５に記載のアナログ－デジタル変換器。
  7. 　前記フィルタ部は、
    　複数の第１キャパシタと、
    　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
    　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
    　前記第１期間及び前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタの蓄積電荷を、前記一部の第１キャパシタと別の第１キャパシタとで電荷再配分して前記ノイズシェーピング信号を生成する、請求項３に記載のアナログ－デジタル変換器。
  8. 　前記複数の第１キャパシタのうち一部の第１キャパシタは、前記サンプリング周期ごとに電荷の蓄積及び転送を行い、残りの第１キャパシタは、連続した２つの前記サンプリング周期のうち１つの前記サンプリング周期で電荷の蓄積及び転送を行う、請求項４に記載のアナログ－デジタル変換器。
  9. 　前記アナログ信号は、差動のアナログ信号であり、
    　前記差動のアナログ信号を差動の前記デジタル信号に変換する２つの前記デジタル－アナログ変換器が設けられ、
    　前記２つのデジタル－アナログ変換器から差動の前記残差信号が出力され、
    　前記フィルタ部は、前記第１期間及び前記第２期間内に差動の前記ノイズシェーピング信号を生成し、
    　前記ＤＡＣ制御部は、前記第２期間内に前記差動の残差信号と前記差動のノイズシェーピング信号とに基づいて、前記２つのデジタル－アナログ変換器を制御する、請求項１に記載のアナログ－デジタル変換器。
  10. 　前記ＤＡＣ制御部は、前記差動の残差信号の信号差と前記差動のノイズシェーピング信号の信号差との加算値がゼロに近づくように、前記２つのデジタル－アナログ変換器を制御する、請求項９に記載のアナログ－デジタル変換器。
  11. 　前記ＤＡＣ制御部は、
    　前記差動の残差信号の信号差と、前記差動のノイズシェーピング信号の信号差との加算値に応じた信号を出力するコンパレータと、
    　前記コンパレータの出力信号に基づいて、前記デジタル－アナログ変換器を制御するロジック回路と、を有する、請求項９に記載のアナログ－デジタル変換器。
  12. 　前記デジタル－アナログ変換器は、
    　それぞれの一端に前記アナログ信号が供給されるか、又はそれぞれの一端から前記残差信号が出力される複数の第２キャパシタと、
    　前記複数の第２キャパシタの他端側を、複数の電圧のうちいずれかに設定する複数の第２切替器と、を有し、
    　前記ＤＡＣ制御部は、前記残差信号と前記ノイズシェーピング信号とに基づいて、前記複数の第２切替器を切替制御する、請求項１に記載のアナログ－デジタル変換器。
  13. 　前記デジタル－アナログ変換器は、
    　それぞれの一端に前記アナログ信号が供給されるか、又はそれぞれの一端から前記残差信号が出力される複数の第２キャパシタと、
    　前記複数の第２キャパシタの他端側を、複数の電圧のうちいずれかに設定する複数の第２切替器と、を有し、
    　前記フィルタ部は、前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とを、前記デジタル－アナログ変換器内の前記複数の第２キャパシタと電荷再配分して、前記ノイズシェーピング信号を生成する、請求項１に記載のアナログ－デジタル変換器。
  14. 　前記フィルタ部は、
    　複数の第１キャパシタと、
    　前記複数の第１キャパシタのそれぞれに電荷を蓄積するか否かを切り替える複数の第１切替器と、を有し、
    　前記前記複数の第１キャパシタのうち一部の第１キャパシタは、前記第３期間内に前記残差信号に応じた電荷を蓄積し、
    　前記第２期間内に、直前のサンプリング周期の前記第３期間内に前記残差信号を蓄積した前記一部の第１キャパシタの蓄積電荷を、前記一部の第１キャパシタを含む前記フィルタ部内の第１キャパシタと前記複数の第２キャパシタとで電荷再配分して前記ノイズシェーピング信号を生成する、請求項１３に記載のアナログ－デジタル変換器。
  15. 　前記アナログ信号は、差動のアナログ信号であり、
    　前記差動のアナログ信号を差動の前記デジタル信号に変換する２つの前記デジタル－アナログ変換器が設けられ、
    　前記２つのデジタル－アナログ変換器から差動の前記残差信号が出力され、
    　前記フィルタ部は、前記第２期間内に差動の前記ノイズシェーピング信号を生成し、
    　前記ＤＡＣ制御部は、前記第２期間内に前記差動の残差信号と前記差動のノイズシェーピング信号とに基づいて、前記２つのデジタル－アナログ変換器を制御する、請求項１４に記載のアナログ－デジタル変換器。
  16. 　前記複数の第２キャパシタのうち少なくとも一部の第２キャパシタは、基準容量に対して２の倍数未満の値を乗じた容量値を有し、残りの第２キャパシタは、前記基準容量に対して２の倍数又は２のべき乗倍の容量値を有する、請求項１３に記載のアナログ－デジタル変換器。
  17. 　前記複数の第２キャパシタは、基準容量に対して２の倍数の容量値を有し、
    　前記複数の第２キャパシタのうち一部の２以上の第２キャパシタは、同じ容量値を有する、請求項１３に記載のアナログ－デジタル変換器。
  18. 　前記フィルタ部は、連続した２つの前記サンプリング周期を単位として、前記ノイズシェーピング信号を更新する、請求項１に記載のアナログ－デジタル変換器。
  19. 　前記第１期間は、前記第２期間及び前記第３期間を合わせた期間よりも短い、請求項１に記載のアナログ－デジタル変換器。
  20. 　連続した第１期間、第２期間及び第３期間を含むサンプリング周期内にアナログ信号をデジタル信号に変換するアナログ－デジタル変換器と、
    　前記デジタル信号に基づいて情報処理を行う情報処理部と、を備える電子機器であって、
    　前記アナログ－デジタル変換器は、
    　前記アナログ信号を前記第１期間内にサンプリングするとともに、前記サンプリングされた信号を前記第２期間内に冗長性を持たせて１ビットずつ順次に前記デジタル信号に変換するとともに、未変換の残差信号を出力するデジタル－アナログ変換器と、
    　前記第３期間内に前記残差信号をサンプリングし、かつ少なくとも前記第２期間内に、直前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部と、２つ前のサンプリング周期内の前記第３期間にサンプリングした残差信号の一部とに基づいて、電荷転送又は電荷再配分を行ってノイズシェーピング信号を生成するフィルタ部と、
    　前記残差信号と前記ノイズシェーピング信号とに基づいて、前記第２期間内に前記デジタル－アナログ変換器を制御するＤＡＣ制御部と、を備える、電子機器。
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