WO2022158521A1 - インバータ、インバータの制御方法、インバータの制御プログラム、コンバータ、駆動装置 - Google Patents

インバータ、インバータの制御方法、インバータの制御プログラム、コンバータ、駆動装置 Download PDF

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泰生 大野
ミヒャエル ハイダー
ドミニク ボルティス
ヨハン ベー コラー
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ナブテスコ株式会社
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Definitions

  • the present invention relates to control technology for inverters and converters.
  • An inverter used for AC drive of a motor etc. outputs AC power by complementary on/off control of transistor pairs on the high-potential side and low-potential side of the output terminal.
  • a converter outputs DC power from AC power by an operation opposite to that of an inverter.
  • the current path when the transistor is on (the channel between the source and drain if the transistor is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and the path between the emitter and collector if the transistor is a bipolar transistor ) is in a conducting state, current flows and the voltage can be regarded as zero. Also, when the transistor is off, the current path is in an insulated state, so the current can be regarded as zero and a voltage is generated. Since the voltage is zero when on and the current is zero when off, the transistor consumes no power. However, when the transistors are switched on and off, the voltage and current are not zero, resulting in wasted power consumption known as switching losses.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the present invention has been made in view of this situation, and its purpose is to provide an inverter or converter that can reduce switching loss.
  • an inverter includes a high-potential input terminal with a high potential and a low-potential input terminal with a low potential, and an input terminal to which DC power is input between the two input terminals.
  • an output terminal for outputting AC power a high-potential transistor having a current path connecting the high-potential input terminal side and the output terminal side, and a low-potential transistor having a current path connecting the low-potential input terminal side and the output terminal side
  • a driver that performs switching control to convert DC power into AC power by inputting a control signal to each of a transistor pair comprising a high-potential transistor and a low-potential transistor and switching the conduction state of each current path in a complementary manner and
  • the driver includes at least one of a current regulating element that adjusts the current of each current path and a voltage regulating element that adjusts the voltage of each current path, and at least one of the current regulating element and the voltage regulating element is used in switching control. , the time rate of change of the current in each current path is adjusted to be greater than the time rate of change in the voltage of each current path.
  • the rate of change over time be smaller than the rate of change over time of the current.
  • the time rate of change of current and voltage in the above is defined as follows. If the current switches between the minimum value Imin and the maximum value Imax during the time Ti, the time rate of change of the current is expressed as (Imax ⁇ Imin)/Ti, hereinafter also referred to as di/dt using the differential symbol. show. If the voltage switches between a minimum value Vmin and a maximum value Vmax during time Tv, the time rate of change of the current is expressed as (Vmax ⁇ Vmin)/Tv, hereinafter also referred to as dv/dt using the differential symbol. show. When the current and voltage change in opposite directions, the sign of the time rate of change is reversed. shall be compared.
  • the device includes a high potential output terminal with a high potential and a low potential output terminal with a low potential, between the output terminals outputting DC power, an input terminal receiving AC power, and a high potential output terminal.
  • a transistor pair comprising a high potential transistor having a current path connecting the terminal side and the input terminal side and a low potential transistor having a current path connecting the low potential output terminal side and the input terminal side, a high potential transistor and a low potential transistor and a driver that performs switching control for converting AC power into DC power by inputting a control signal to each of them and switching the conductive states of the respective current paths in a complementary manner.
  • the driver includes at least one of a current regulating element that adjusts the current of each current path and a voltage regulating element that adjusts the voltage of each current path, and at least one of the current regulating element and the voltage regulating element is used in switching control. , the time rate of change of the current in each current path is adjusted to be greater than the time rate of change in the voltage of each current path.
  • This device includes a motor driven by multi-phase AC power with different phases, and a plurality of inverters for generating AC power of each phase.
  • Each inverter includes a high potential input terminal with a high potential and a low potential input terminal with a low potential, between the two input terminals an input terminal to which DC power is input, an output terminal for outputting AC power, and a high potential input terminal.
  • a transistor pair comprising a high potential transistor having a current path connecting a terminal side and an output terminal side and a low potential transistor having a current path connecting a low potential input terminal side and an output terminal side, a high potential transistor and a low potential transistor and a driver that performs switching control for converting DC power into AC power by inputting a control signal to each of them and switching the conductive states of the respective current paths in a complementary manner.
  • the driver includes at least one of a current regulating element that adjusts the current of each current path and a voltage regulating element that adjusts the voltage of each current path, and at least one of the current regulating element and the voltage regulating element is used in switching control. , the time rate of change of the current in each current path is adjusted to be greater than the time rate of change in the voltage of each current path.
  • the method includes a high potential input terminal with a high potential and a low potential input terminal with a low potential, between the two input terminals an input terminal receiving DC power, an output terminal outputting AC power, and a high potential input terminal.
  • a control method for an inverter including a high potential transistor having a current path connecting a terminal side and an output terminal side, and a transistor pair including a low potential transistor having a current path connecting a low potential input terminal side and an output terminal side. and a switching control step of inputting a control signal to each of the high-potential transistor and the low-potential transistor and switching the conductive states of the respective current paths in a complementary manner to convert the DC power into the AC power.
  • the time rate of change of current in each current path is adjusted to be greater than the time rate of change in voltage of each current path.
  • the switching loss of inverters and converters can be reduced.
  • FIG. 2 is a diagram schematically showing the configuration of an inverter
  • FIG. 4 is a diagram illustrating a configuration example of a driver
  • FIG. It is a figure which shows the effect
  • FIG. 4 is a diagram showing the conduction state and current paths of each transistor when the output current is positive
  • FIG. 4 is a diagram showing the conduction state and current paths of each transistor when the output current is negative
  • FIG. 4 is a diagram showing current and voltage of a capacitor provided in a connection path
  • FIG. 4 is a diagram showing an example in which the charge of a capacitor increases or decreases through one switching operation of an inverter
  • FIG. 4 is a diagram illustrating a configuration example of a correction device that corrects switching time imbalance
  • It is a figure which shows the structural example which provided the diode in the connection path instead of the capacitor.
  • FIG. 1 schematically shows the configuration of a motor device 1 including an embodiment of the present invention.
  • the motor device 1 includes an inverter 10 that generates AC power based on DC power, and a motor 20 that is driven by the AC power.
  • the motor 20 is a 3-phase brushless motor having 3-phase coils 20U, 20V, and 20W of U-phase, V-phase, and W-phase.
  • Inverter 10 corresponds to each phase of motor 20, and includes a U-phase inverter 10U that generates U-phase AC power, a V-phase inverter 10V that generates V-phase AC power, and a W-phase inverter that generates W-phase AC power. Includes 10W.
  • Inverters 10U, 10V, and 10W for each phase apply AC power with different phases to coils 20U, 20V, and 20W for each phase based on the rotational position of the rotor detected by Hall elements H1, H2, and H3 of motor 20. By doing so, a rotating magnetic field is generated.
  • Desired rotational power is obtained from the rotor rotating by this rotating magnetic field.
  • motor 20 may be another type of motor that is driven by AC voltage.
  • the number of phases of the motor 20 is not limited to 3, and may be any natural number of 2 or more.
  • An inverter 10 for generating AC power has a high potential input terminal 11 to which a high DC power supply potential Vdd is input, a low potential input terminal 12 to which a low DC power supply potential Vss is input, a high potential input terminal 11 and a low potential input.
  • An output terminal 13 is provided between terminals 12 to output an alternating voltage that varies between Vdd and Vss.
  • Vss may be any potential lower than Vdd, Vss is assumed to be zero for simplicity of explanation below.
  • FIG. 2 schematically shows the configuration of inverter 10 (U-phase inverter 10U).
  • the inverter 10 comprises a first transistor pair 14 , a second transistor pair 15 , a first driver 16 , a second driver 17 , a connection path 18 and a controller 100 .
  • the first transistor pair 14 includes a first high potential transistor 14H having a current path connecting the high potential input terminal 11 side and the output terminal 13 side, and a current connecting the low potential input terminal 12 side and the output terminal 13 side.
  • a first low potential transistor 14L having a path is provided.
  • Each of the transistors 14H and 14L is an N-channel MOSFET, and a channel formed between the source/drain in response to a control signal input to the gate electrode by the first driver 16 constitutes a current path.
  • These transistors 14H and 14L and other transistors to be described later are not limited to N-channel MOSFETs, and all or part of them may be composed of P-channel MOSFETs. Further, these transistors are not limited to MOSFETs, and may be composed of PNP-type or NPN-type bipolar transistors or IGBTs (Insulated Gate Bipolar Transistors).
  • the second transistor pair 15 includes a second high potential transistor 15H having a current path connecting the high potential input terminal 11 side and the first high potential transistor 14H side, and a low potential input terminal 12 side and the first low potential transistor 14H.
  • a second low potential transistor 15L having a current path connecting the potential transistor 14L side is provided. That is, between the output terminal 13 and the high potential input terminal 11, a first high potential transistor 14H and a second high potential transistor 15H are connected in series in the direction from the output terminal 13 toward the high potential input terminal 11.
  • a first low potential transistor 14L and a second low potential transistor 15L are connected in series between the output terminal 13 and the low potential input terminal 12 in the direction from the output terminal 13 to the low potential input terminal 12 .
  • Each of the transistors 15H and 15L is a MOSFET, and a channel formed between the source/drain in response to a control signal input to the gate electrode by the second driver 17 constitutes a current path.
  • the first driver 16 includes a first high potential driver 16H that inputs a control signal to the gate electrode of the first high potential transistor 14H under the control of the controller 100, and a first low potential driver 16H under the control of the controller 100.
  • a first low-potential driver 16L for inputting a control signal to the gate electrode of the potential transistor 14L is provided, and the conduction states of the current paths of the transistors 14H and 14L are switched complementarily to each other to convert DC power into AC power. 1 switching control.
  • “complementary switching” means that the on/off states of the transistors 14H and 14L are controlled to be opposite to each other.
  • the transistor 14H when the transistor 14H is on, the transistor 14L is turned off, when the transistor 14H is off, the transistor 14L is turned on, and when the transistor 14H is switched from on to off, the transistor 14L is turned on. When switching from off to on, the transistor 14L is switched from on to off.
  • the second driver 17 includes a second high potential driver 17H that inputs a control signal to the gate electrode of the second high potential transistor 15H under the control of the controller 100, and a second low potential driver 17H under the control of the controller 100.
  • a second low-potential driver 17L for inputting a control signal to the gate electrode of the potential transistor 15L is provided, and the conduction states of the current paths of the transistors 15H and 15L are switched in a complementary manner to convert DC power into AC power. 2 switching control.
  • the meaning of "complementary switching" means controlling the on/off states of the transistors 15H and 15L to be opposite to each other, as in the case of the first driver 16 described above.
  • the second switching control by the second driver 17 is performed at timing shifted by a predetermined time from the timing of the first switching control by the first driver 16 .
  • connection path 18 mutually connects the connection portion 18H between the first high potential transistor 14H and the second high potential transistor 15H and the connection portion 18L between the first low potential transistor 14L and the second low potential transistor 15L. do.
  • the connection path 18 is provided with a capacitor 181 having a capacitance value C as one aspect of the voltage fluctuation suppressing element.
  • driver 30 Two configuration examples of the driver 30 are shown in FIGS. 3A and 3B.
  • a driver 30 according to the first configuration example of FIG.
  • An operational amplifier 32 connected to a terminal 31, a gate resistor 33 having a resistance value RG provided between the operational amplifier 32 and the gate electrode, and a branch line branched from between the gate resistor 33 and the gate electrode and connected to the drain of the transistor.
  • a mirror capacitor 34 of capacitance value CM is provided. Note that the input voltage vGS is generated by the controller 100 in FIG.
  • the gate resistor 33 functions as a current adjusting element that adjusts the channel current when the transistor is switched on and off. Specifically, the time rate of change di/dt of the current when the transistor is switched on and off can be adjusted by the resistance value RG . If the resistance value RG is increased, di/dt will be reduced, and if the resistance value RG is decreased, di/dt will be increased. As will be described later, in this embodiment, it is preferable to increase di/dt, and it is preferable to decrease the resistance value RG . According to simulations conducted by the present inventor, a substantially infinite di/dt can be realized within a realistic range of resistance values RG .
  • the resistance value RG may be variable even during the operation of the driver 30 to precisely control di/dt when the transistor is switched on and off.
  • Miller capacitor 34 functions as a voltage regulation element that regulates the voltage of the channel when the transistor is switched on and off.
  • the time change rate dv /dt of the voltage when the transistor is switched on and off can be adjusted by the capacitance value CM.
  • CM capacitance value
  • the operational amplifier 32 can function as both a current adjustment element and a voltage adjustment element.
  • the adjustment targets for di/dt and dv/dt are as described above. di/dt is as large as possible (virtually infinite), and dv/dt is Enlarge.
  • a driver 30 according to the second configuration example of FIG.
  • An operational amplifier 32 connected to a terminal 31, a gate resistor 33 having a resistance value RG provided between the operational amplifier 32 and the gate electrode, and a transistor drain branched from between the voltage input terminal 31 on the gate side and the operational amplifier 32.
  • a capacitor 35 having a capacitance value of CV is provided in a branch line connected to the branch line. Only the capacitor 35 is different from the first configuration example of FIG.
  • Capacitor 35 functions as a voltage regulation element that regulates the voltage of the channel when the transistor is switched on and off. Specifically, the time change rate dv/dt of the voltage when the transistor is switched on and off can be adjusted by the capacitance value CV. Similarly to the capacitance value CM of the mirror capacitor 34, the capacitance value CV may be variable even during the operation of the driver 30 to precisely control the dv/dt when the transistor is switched on and off. Furthermore, the capacitor 35 can adjust not only the output waveform of the driver 30 but also the output waveform of the entire inverter 10, so that unnecessary radiation of electromagnetic noise can be suppressed.
  • FIG. 4 shows the action of the inverter 10 having the above configuration.
  • FIG. 4A shows the configuration of inverter 10 shown in FIG.
  • FIG. 4B shows the case where the current iU flowing through the output terminal 13 is positive.
  • FIG. 4C shows the case where the current iU flowing through the output terminal 13 is negative.
  • the current iU is positive when it flows out from the output terminal 13 in FIG. 4A, and negative when it flows into the output terminal 13.
  • FIG. 4(B1) and (C1) show the voltage and current appearing at the output terminal 13.
  • FIGS. 4B2 and 4C2 show the channel voltage and current between the source/drain of the four transistors 15H, 14H, 14L, 15L. 4 (B3) and (C3) show the switching loss of the inverter 10.
  • FIG. 4A shows the configuration of inverter 10 shown in FIG.
  • FIG. 4B shows the case where the current iU flowing through the output terminal 13 is positive.
  • FIG. 4C shows the case where the current
  • FIG. 4B when the current iU is positive will be described.
  • FIG. 4B1 shows the voltage and current appearing at the output terminal 13 when the inverter 10 performs one switching operation.
  • the voltage is a trapezoidal pulse with a height of V DC (Vdd ⁇ Vss), and the magnitude of the current i U is constant.
  • Vdd ⁇ Vss the voltage of the output terminal 13
  • VDC linearly.
  • the switch-off time dT SW determines the width of the trapezoidal voltage pulse.
  • a common pulse width modulation (PWM) technique generates an alternating voltage of a desired frequency by varying the width or duty ratio of each voltage pulse.
  • PWM pulse width modulation
  • FIG. 5 shows the conduction state and current path of each transistor in each interval i-vi.
  • the current iU flowing through the output terminal of FIG. 5 is positive in all intervals and has a constant magnitude as shown in FIG. 4(B1).
  • the transistors 15H and 14H are off and the transistors 14L and 15L are on. Since the low potential input terminal 12 is electrically connected to the output terminal 13, the voltage of the output terminal 13 is 0V. Since the voltage V DC between the high potential input terminal 11 and the output terminal 13 is equally divided by the transistors 15H and 14H, the voltage of each transistor is V DC /2. The voltage of the transistors 14L and 15L in the ON state is 0V, and the current iU flows.
  • the on/off states of transistors 15H and 15L are switched complementarily. That is, the transistor 15H switches from an off state to an on state, and the transistor 15L switches from an on state to an off state. This corresponds to the second switching control of the present invention.
  • the transistor 15H switches to the ON state, the current from the high potential input terminal 11 flows through the transistor 15H and passes through the capacitor 181 of the connection path 18 and the ON state transistor 14L. It flows through the output terminal 13 . Looking at the voltage and current of the transistors 15H and 15L in FIG.
  • a configuration for adjusting dv/dt and di/dt in this way has been described with reference to FIG.
  • the on/off states of the transistors 14H and 14L are switched complementarily. That is, the transistor 14H switches from the off state to the on state, and the transistor 14L switches from the on state to the off state. This corresponds to the first switching control of the present invention.
  • the transistor 14H switches to the ON state, the current from the high potential input terminal 11 flows through the transistor 14H via the transistor 15H which is in the ON state. Looking at the voltage and current of the transistors 14H and 14L in FIG.
  • the second switching control in which the on/off states of the transistors 15H and 15L are switched complementarily is performed in the section ii
  • the first switching control in which the on/off states of the transistors 14H and 14L are complementarily switched is performed in the following section iii. control is performed. That is, the second switching control is performed before the first switching control. In other words, the timing of switching control of each transistor pair is earlier for the transistor pair on the side farther from the output terminal 13 (the second transistor pair 15 in this example). Also, the timings of the second switching control and the first switching control are shifted by the voltage switching transient time t R /2 of the respective channels of the transistors 15H and 15L in the second switching control (section ii). .
  • the voltages of the transistors 14H and 14L are switched in the section iii immediately after the voltages of the transistors 15H and 15L are switched in the section ii. Furthermore, as mentioned above, the time rate of change dv/dt of the voltages in intervals ii and iii are equal to each other at V DC / tR . As a result, a smoothly connected voltage waveform is obtained at time t R /2 as shown in FIG. 4(B1).
  • the trapezoidal voltage pulse has two levels of 0V and VDC . Normally, there are three levels of 0V, V DC /2, and V DC , but two levels of 0 V and V DC are simulated, so this is also called "three-level/pseudo two-level control".
  • interval iv the state at the end of interval iii is maintained, and a voltage pulse of a desired width is formed based on pulse width modulation.
  • the transistors 15H and 14H are on and the transistors 14L and 15L are off. Since the high potential input terminal 11 is conducting with the output terminal 13, the voltage of the output terminal 13 is VDC . Since the voltage V DC between the low potential input terminal 12 and the output terminal 13 is equally divided by the transistors 14L and 15L, the voltage of each transistor is V DC /2. The voltage of the transistors 15H and 14H in the ON state is 0 V, and the current iU flows.
  • the on/off states of the transistors 15H and 15L are switched complementarily. That is, the transistor 15H switches from the ON state to the OFF state, and the transistor 15L switches from the OFF state to the ON state. Like section ii, this also corresponds to the second switching control of the present invention.
  • the current iU flows through the transistors 15H and 14H as in the section iv. Looking at the voltage and current of the transistors 15H and 15L in FIG.
  • the on/off states of the transistors 14H and 14L are switched complementarily. That is, the transistor 14H switches from the ON state to the OFF state, and the transistor 14L switches from the OFF state to the ON state. Similar to section iii, this also corresponds to the first switching control of the present invention.
  • the current from the low-potential input terminal 12 flows through the ON-state transistor 15L, and flows through the output terminal 13 via the capacitor 181 of the connection path 18 and the transistor 14H. Looking at the voltage and current of the transistors 14H and 14L in FIG.
  • the second switching control in which the on/off states of the transistors 15H and 15L are switched complementarily is performed in the section v
  • the first switching control in which the on/off states of the transistors 14H and 14L are complementarily switched is performed in the following section vi. control is performed. That is, the second switching control is performed before the first switching control, similarly to the sections ii and iii described above. In other words, the timing of switching control of each transistor pair is earlier for the transistor pair on the side farther from the output terminal 13 (the second transistor pair 15 in this example).
  • the timings of the second switching control and the first switching control are shifted by the transient time t F /2 of the voltage switching of the respective channels of the transistors 15H and 15L in the second switching control (interval v). .
  • the voltages of the transistors 14H and 14L are switched in the interval vi without an interval.
  • the time rate of change dv/dt of the voltages in sections v and vi are equal to each other at V DC / tF .
  • a smoothly connected voltage waveform is obtained at time dT SW +t F /2, as shown in FIG. 4B1. That is, the aforementioned "three-level/pseudo two-level control" is realized not only on the rising side of the voltage pulse but also on the falling side.
  • FIG. 4B3 shows the switching loss of the inverter 10.
  • the switching loss is the total sum of power consumed by each transistor 15H, 14H, 14L, 15L through one switching operation of the inverter 10.
  • FIG. Power is consumed when the voltage and current of each transistor 15H, 14H, 14L, 15L shown in FIG. 4B2 are not zero.
  • the transistor 15H consumes power in section ii, the transistor 14H in section iii, the transistor 15H in section v, and the transistor 14H in section vi.
  • the power consumed in the four sections ii, iii, v, and vi is represented by the area of a right-angled triangle with a height V DC ⁇ i U /2.
  • the length of the base of each right triangle is t R /2 in intervals ii, iii and t F /2 in intervals v, vi. Therefore, the switching loss, which is the sum of the areas of these four right triangles, is represented by t R ⁇ V DC ⁇ i U /4+t F ⁇ V DC ⁇ i U /4.
  • the power consumed by each of the transistors 15H and 14H is represented by the area of the right-angled triangle because the time rate of change di/dt of the current in each interval ii, iii, v and vi is infinite and the current This is because changes instantaneously in the direction perpendicular to the time axis.
  • a dotted line indicates a case where di/dt is not infinite. In this case, additional switching losses occur adjacent to the right corners of each of the above right triangles. Therefore, the switching loss can be reduced by making di/dt infinite.
  • inverter 10 when current iU is positive has been described above with reference to FIGS. 4(C) and 6 show the operation of the inverter 10 when the current iU is negative.
  • FIG. 4C1 shows the voltage and current appearing at the output terminal 13 when the inverter 10 performs one switching operation.
  • the voltage is a trapezoidal pulse of height VDC and the magnitude of the current iU is constant (since iU is negative, it is indicated in the positive region with a minus sign).
  • the high-potential-side transistors 15H and 14H are sequentially turned on, and the low-potential-side transistors 15L and 14L are complementarily turned off sequentially, so that the voltage of the output terminal 13 is 0V. to VDC linearly.
  • the magnitude of the voltage is constant at VDC until the switch -off time dTSW.
  • the high-potential-side transistors 15H and 14H are sequentially turned off, and the low-potential-side transistors 15L and 14L are complementarily turned on sequentially. decreases linearly from VDC to 0V.
  • FIG. 6 shows the conduction state and current path of each transistor in each interval i-vi.
  • the current iU flowing through the output terminal of FIG. 6 is negative in all intervals and has a constant magnitude as shown in FIG. 4(C1).
  • the transistors 15H and 14H are off and the transistors 14L and 15L are on. Since the low potential input terminal 12 is electrically connected to the output terminal 13, the voltage of the output terminal 13 is 0V. Since the voltage V DC between the high potential input terminal 11 and the output terminal 13 is equally divided by the transistors 15H and 14H, the voltage of each transistor is V DC /2. The voltage of the transistors 14L and 15L in the ON state is 0V, and the current iU flows.
  • the on/off states of the transistors 14H and 14L are switched complementarily. That is, the transistor 14H switches from the off state to the on state, and the transistor 14L switches from the on state to the off state. This corresponds to the first switching control of the present invention.
  • a current from the output terminal 13 flows through the transistor 14L, and flows through the high potential input terminal 11 via the capacitor 181 of the connection path 18 and the ON-state transistor 15H. Looking at the voltage and current of the transistors 14H and 14L in FIG.
  • the second switching control in which the on/off states of the transistors 15H and 15L are switched complementarily is performed in the section ii
  • the first switching control in which the on/off states of the transistors 14H and 14L are complementarily switched is performed in the following section iii. control is performed. That is, the second switching control is performed before the first switching control. Also, the timings of the second switching control and the first switching control are shifted by the voltage switching transient time t R /2 of the respective channels of the transistors 15H and 15L in the second switching control (section ii). .
  • the voltages of the transistors 14H and 14L are switched in the section iii immediately after the voltages of the transistors 15H and 15L are switched in the section ii. Furthermore, as mentioned above, the time rate of change dv/dt of the voltages in intervals ii and iii are equal to each other at V DC / tR . As a result, a smoothly connected voltage waveform is obtained at time t R /2 as shown in FIG. 4(C1) (three-level/pseudo two-level control).
  • interval iv the state at the end of interval iii is maintained, and a voltage pulse of a desired width is formed based on pulse width modulation.
  • the transistors 15H and 14H are on and the transistors 14L and 15L are off. Since the high potential input terminal 11 is conducting with the output terminal 13, the voltage of the output terminal 13 is VDC . Since the voltage V DC between the low potential input terminal 12 and the output terminal 13 is equally divided by the transistors 14L and 15L, the voltage of each transistor is V DC /2. The voltage of the transistors 15H and 14H in the ON state is 0 V, and the current iU flows.
  • the on/off states of the transistors 15H and 15L are switched complementarily. That is, the transistor 15H switches from the ON state to the OFF state, and the transistor 15L switches from the OFF state to the ON state. Like section ii, this also corresponds to the second switching control of the present invention.
  • the transistor 15L As shown in FIG. 6, as the transistor 15L is turned on, the current from the output terminal 13 flows through the on-state transistor 14H and passes through the capacitor 181 of the connection path 18 and the transistor 15L to reach a high potential. It flows through the input terminal 11 . Looking at the voltage and current of the transistors 15H and 15L in FIG.
  • the on/off states of the transistors 14H and 14L are switched complementarily. That is, the transistor 14H switches from the ON state to the OFF state, and the transistor 14L switches from the OFF state to the ON state. Similar to section iii, this also corresponds to the first switching control of the present invention.
  • the transistor 14L turns on, the current from the output terminal 13 flows through the low potential input terminal 12 via the transistor 14L and the on-state transistor 15L. Looking at the voltage and current of the transistors 14H and 14L in FIG.
  • the second switching control in which the on/off states of the transistors 15H and 15L are switched complementarily is performed in the section v
  • the first switching control in which the on/off states of the transistors 14H and 14L are complementarily switched is performed in the following section vi. control is performed. That is, the second switching control is performed before the first switching control, similarly to the sections ii and iii described above. Also, the timings of the second switching control and the first switching control are shifted by the transient time t F /2 of the voltage switching of the respective channels of the transistors 15H and 15L in the second switching control (interval v). .
  • the voltages of the transistors 14H and 14L are switched in the interval vi without an interval. Furthermore, as described above, the time rate of change dv/dt of the voltages in sections v and vi are equal to each other at V DC / tF . As a result, a smoothly connected voltage waveform is obtained at time dT SW +t F /2, as shown in FIG. 4(C1). That is, the aforementioned "three-level/pseudo two-level control" is realized not only on the rising side of the voltage pulse but also on the falling side.
  • FIG. 4 (C3) shows the switching loss of the inverter 10.
  • the switching loss is the total sum of power consumed by each transistor 15H, 14H, 14L, 15L through one switching operation of the inverter 10.
  • FIG. Power is consumed when the voltage and current of each transistor 15H, 14H, 14L, 15L shown in FIG. 4(C2) are not zero. Specifically, the transistor 15L consumes power in section ii, the transistor 14L consumes power in section iii, the transistor 15L consumes power in section v, and the transistor 14L consumes power in section vi. As shown in FIG.
  • the power consumed in the four sections ii, iii, v, and vi are each represented by the area of a right-angled triangle with a height of V DC ⁇ ( ⁇ i U )/2. be.
  • the length of the base of each right triangle is t R /2 in intervals ii, iii and t F /2 in intervals v, vi. Therefore, the switching loss, which is the sum of the areas of these four right triangles, is expressed as t R ⁇ V DC ⁇ (-i U )/4+t F ⁇ V DC ⁇ (-i U )/4.
  • the power consumed by each of the transistors 15L and 14L is represented by the area of the right-angled triangle because the time rate of change di/dt of the current in each section ii, iii, v and vi is infinite and the current This is because changes instantaneously in the direction perpendicular to the time axis.
  • the capacitor 181 provided in the connection path 18 reduces the voltage between the high-potential-side transistor connection portion 18H and the low-potential-side transistor connection portion 18L to about the intermediate voltage V DC /2. to stabilize the operation. That is, the capacitor 181 functions as a voltage variation suppression element that suppresses voltage variation between the high potential side connection portion 18H and the low potential side connection portion 18L.
  • 7(B4) and (C4) show the current and voltage of the capacitor 181.
  • FIG. (B2), (B3), (C2), and (C3) in this figure are the same as those in FIG. 4 for reference.
  • FIG. 8 shows an example in which the charge of the capacitor 181 increases or decreases through one switching operation of the inverter 10 .
  • (B1) to (B4) and (C1) to (C4) in this figure correspond to FIGS. 4 and 7.
  • FIG. 8 shows an example in which the charge of the capacitor 181 increases or decreases through one switching operation of the inverter 10 .
  • (B1) to (B4) and (C1) to (C4) in this figure correspond to FIGS. 4 and 7.
  • FIG. 7 (B1) representing the output of the inverter 10 when the current iU is positive and FIG. 7(C1) representing the output of the inverter 10 when the current iU is negative. Distorted from the trapezoidal shape.
  • this figure shows the case where ta is greater than tb , the voltage pulse waveform is also distorted from the trapezoidal shape when ta is less than tb .
  • the capacitor 181 excessively discharges electric charge through one switching operation of the inverter 10, so that the voltage between the electrodes of the capacitor 181 becomes shifts in the negative direction, which may hinder the stable operation of the inverter 10 .
  • the controller 100 of FIG. 2 controls the input voltage v GS to each driver 30 of FIG. 3 according to these transition times ta and tb .
  • the target voltage providing section 41 provides the target voltage V DC /2 of the capacitor 181 .
  • the voltage error calculator 42 calculates the error of the measured voltage v c of the capacitor 181 from the target voltage V DC /2.
  • the voltage vc of the capacitor 181 is constantly measured, and the high-frequency component thereof is removed by the low-pass filter 421 and supplied to the voltage error calculator 42 .
  • the voltage error calculated by the voltage error calculator 42 is supplied to the voltage controller 431 and converted into a charge correction amount of the capacitor 181 .
  • a divider 432 divides the charge correction amount by the absolute value of the output current iU obtained from the absolute value calculation section 433, and converts it into a time correction amount.
  • the regulation unit 434 performs cap processing based on a predetermined upper limit value so that the absolute value of the time correction amount does not become excessive, and sets the final time correction amount ⁇ t.
  • the switching time correction unit 44 corrects at least one of the first voltage switching transition time tb and the second voltage switching transition time ta based on the voltage error calculated by the voltage error calculation unit 42 .
  • a first correction unit 441 that calculates a correction value for the first transition time tb and a second correction unit 442 that calculates a correction value for the second transition time ta are provided.
  • the sum of the first transition time tb and the second transition time ta is equal to the rise time/ fall time tRF of the inverter 10.
  • the sample/hold circuit 422 supplies the voltage vc of the capacitor 181 obtained based on the trigger signal to the voltage error calculator 42 .
  • the voltage error calculated by the voltage error calculator 42 is multiplied by the capacitance value C of the capacitor 181 and converted into the charge correction amount of the capacitor 181 .
  • Others are the same as the first configuration example of FIG.
  • the inverter 10 that outputs AC power based on input DC power has been described, but the present invention is also applied to a converter that outputs DC power based on input AC power. can.
  • the output terminal 13 is used as an input terminal to which AC power is input, and the high-potential input terminal 11 and the low-potential input terminal 12 are respectively used as a high potential input terminal for outputting DC power.
  • a potential output terminal and a low potential output terminal realize a basic configuration of the converter.
  • N-level/pseudo two-level control of inverter 10 has been described with reference to FIGS. That is, by using two transistor pairs 14 and 15 capable of outputting three-level voltages of 0 V, V DC /2, and V DC , two voltages of 0 V and V DC shown in FIGS. level voltage pulses were quasi-formed.
  • N-level/pseudo-M-level control can be realized by setting N to any natural number of 2 or more and M to any natural number of 2 or more and N ⁇ 1 or less.
  • N-level control can be realized with N-1 transistor pairs.
  • N-level voltage can be output by performing switching control in order from the transistor pair farthest from the output terminal 13 .
  • switching control in order from the transistor pair farthest from the output terminal 13 .
  • the 1st to nth low potential transistors connected in series toward 12 constitute the 1st to nth transistor pairs.
  • 1st to nth drivers are provided for performing switching control for the 1st to nth transistor pairs.
  • First to n-1 connection paths are provided for mutually connecting high-potential-side connection portions and low-potential-side connection portions of adjacent transistor pairs.
  • 1st to n-1 voltage variation suppressing elements for suppressing voltage fluctuations between the connection portion on the high potential side and the connection portion on the low potential side.
  • Switching control of adjacent transistor pairs is performed at timings shifted by a predetermined time. Specifically, the switching control timing of each transistor pair is set earlier for the transistor pair farther from the output terminal 13 . In particular, it is preferable to shift the switching control timings of adjacent transistor pairs by the transition time of voltage switching of the respective current paths of the high-potential transistor and the low-potential transistor forming each transistor pair.
  • FIG. 10 shows an example of the configuration.
  • two diodes 182L and 182H are provided in series for allowing a current to flow in the direction from the connection portion 18L of the transistor on the low potential side to the connection portion 18H of the transistor on the high potential side.
  • each transistor pair is composed of one high-potential transistor and one low-potential transistor has been described, but each transistor pair may have a plurality of high-potential transistors and low-potential transistors.
  • a modular multilevel converter is known as an example of technology that pairs a plurality of high-potential transistors and a plurality of low-potential transistors.
  • groups of circuit elements called cells having the same configuration are provided so as to form a pair on the high potential side and the low potential side.
  • Each cell includes multiple transistors connected in series and/or in parallel.
  • each device described in the embodiments can be realized by hardware resources or software resources, or by cooperation between hardware resources and software resources.
  • Processors, ROMs, RAMs, and other LSIs can be used as hardware resources.
  • Programs such as operating systems and applications can be used as software resources.
  • those in which a plurality of functions are provided in a distributed manner may be provided by consolidating some or all of the plurality of functions. What is provided as a single function may be provided so that part or all of the plurality of functions are distributed. Regardless of whether the functions are centralized or distributed, it is sufficient that they are configured so as to achieve the objects of the invention.
  • the present invention relates to control technology for inverters and converters.

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Abstract

インバータ１０は、高電位入力端子１１と、低電位入力端子１２と、交流電力を出力する出力端子１３と、トランジスタ対１４と、トランジスタ対１４の相補的なスイッチング制御を行うドライバ１６とを備える。ドライバ１６は、トランジスタ対１４のチャネル電流を調整する電流調整素子およびチャネル電圧を調整する電圧調整素子を含み、トランジスタ対１４のスイッチング制御において、チャネル電流の時間変化率が、チャネル電圧の時間変化率よりも大きくなるように調整する。

Description

インバータ、インバータの制御方法、インバータの制御プログラム、コンバータ、駆動装置
　本発明はインバータやコンバータの制御技術に関する。
　モータ等の交流駆動に用いられるインバータは、出力端子の高電位側と低電位側のトランジスタ対を相補的にオンオフ制御することで交流電力を出力する。コンバータは、インバータとは逆の動作によって、交流電力から直流電力を出力する。
特開２０２０－８０６４４号公報
　各トランジスタのオンオフ制御において、トランジスタがオンのときは電流経路（トランジスタがMOSFET（Metal Oxide Semiconductor Field Effect Transistor）の場合はソース／ドレイン間のチャネル、トランジスタがバイポーラトランジスタの場合はエミッタ／コレクタ間の経路）が導通状態にあるため、電流が流れ、電圧はゼロとみなせる。また、トランジスタがオフのときは電流経路が絶縁状態にあるため、電流はゼロとみなせ、電圧が発生する。オン時は電圧がゼロ、オフ時は電流がゼロであるため、トランジスタは電力を消費しない。しかし、トランジスタのオンオフが切り替わる際は、電圧および電流がゼロにならないため、スイッチング損失として知られる無駄な電力消費が発生する。
　本発明はこうした状況に鑑みてなされたものであり、その目的は、スイッチング損失を低減できるインバータやコンバータを提供することにある。
　上記課題を解決するために、本発明のある態様のインバータは、高電位の高電位入力端子と低電位の低電位入力端子を含み、両入力端子の間で直流電力が入力される入力端子と、交流電力を出力する出力端子と、高電位入力端子側と出力端子側を接続する電流経路を有する高電位トランジスタと、低電位入力端子側と出力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対と、高電位トランジスタおよび低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで直流電力を交流電力に変換するスイッチング制御を行うドライバとを備える。ドライバは、各電流経路の電流を調整する電流調整素子および当該各電流経路の電圧を調整する電圧調整素子の少なくともいずれかを含み、電流調整素子および電圧調整素子の少なくともいずれかは、スイッチング制御において、各電流経路の電流の時間変化率が、各電流経路の電圧の時間変化率よりも大きくなるように調整する。
　従来の一般的なインバータは、制御電極（トランジスタがMOSFETの場合はゲート電極、トランジスタがバイポーラトランジスタの場合はベース電極）に入力する制御信号によって各トランジスタのオンとオフを単純に切り替える構成のため、電流が切り替わる際の時間変化率と、電圧が切り替わる際の時間変化率に違いがない。これに対し本態様のインバータでは、ドライバに設けられる電流調整素子および電圧調整素子の少なくともいずれかによって、電流の時間変化率が電圧の時間変化率よりも大きくなるように調整される。急峻な電流変化によって電流スイッチング時間を短くできるため、電流の切り替わりに伴うスイッチング損失を低減できる。一方、電圧の時間変化率が過大になるとモータ巻線の絶縁破壊等のリスクが高まるため、電流の時間変化率よりも小さくなるのが好ましい。このように、本態様のインバータによれば、電流の切り替わりに伴うスイッチング損失の低減と、モータ巻線の絶縁破壊等のリスクの低減を両立できる。
　上記における電流および電圧の時間変化率は次のように定義される。電流が時間Ｔｉの間に最小値Ｉｍｉｎと最大値Ｉｍａｘの間で切り替わる場合、電流の時間変化率は（Ｉｍａｘ－Ｉｍｉｎ）／Ｔｉで表され、以下これを微分の記号を用いてdi/dtとも表す。電圧が時間Ｔｖの間に最小値Ｖｍｉｎと最大値Ｖｍａｘの間で切り替わる場合、電流の時間変化率は（Ｖｍａｘ－Ｖｍｉｎ）／Ｔｖで表され、以下これを微分の記号を用いてdv/dtとも表す。なお、電流と電圧が互いに逆方向に変化する場合、時間変化率の符号は正負逆になるが、本明細書では、電流と電圧の時間変化率の大小比較を行う際は、それぞれの絶対値を比較するものとする。
　本発明の別の態様は、コンバータである。この装置は、高電位の高電位出力端子と低電位の低電位出力端子を含み、両出力端子の間で直流電力を出力する出力端子と、交流電力が入力される入力端子と、高電位出力端子側と入力端子側を接続する電流経路を有する高電位トランジスタと、低電位出力端子側と入力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対と、高電位トランジスタおよび低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで交流電力を直流電力に変換するスイッチング制御を行うドライバとを備える。ドライバは、各電流経路の電流を調整する電流調整素子および当該各電流経路の電圧を調整する電圧調整素子の少なくともいずれかを含み、電流調整素子および電圧調整素子の少なくともいずれかは、スイッチング制御において、各電流経路の電流の時間変化率が、各電流経路の電圧の時間変化率よりも大きくなるように調整する。
　本発明の別の態様は、駆動装置である。この装置は、互いに位相が異なる多相の交流電力で駆動されるモータと、各相の交流電力を生成する複数のインバータとを備える。各インバータは、高電位の高電位入力端子と低電位の低電位入力端子を含み、両入力端子の間で直流電力が入力される入力端子と、交流電力を出力する出力端子と、高電位入力端子側と出力端子側を接続する電流経路を有する高電位トランジスタと、低電位入力端子側と出力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対と、高電位トランジスタおよび低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで直流電力を交流電力に変換するスイッチング制御を行うドライバとを備える。ドライバは、各電流経路の電流を調整する電流調整素子および当該各電流経路の電圧を調整する電圧調整素子の少なくともいずれかを含み、電流調整素子および電圧調整素子の少なくともいずれかは、スイッチング制御において、各電流経路の電流の時間変化率が、各電流経路の電圧の時間変化率よりも大きくなるように調整する。
　本発明のさらに別の態様は、インバータの制御方法である。この方法は、高電位の高電位入力端子と低電位の低電位入力端子を含み、両入力端子の間で直流電力が入力される入力端子と、交流電力を出力する出力端子と、高電位入力端子側と出力端子側を接続する電流経路を有する高電位トランジスタと、低電位入力端子側と出力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対とを備えるインバータの制御方法であって、高電位トランジスタおよび低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで直流電力を交流電力に変換するスイッチング制御ステップを備える。スイッチング制御において、各電流経路の電流の時間変化率が、各電流経路の電圧の時間変化率よりも大きくなるように調整する。
　なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
　本発明によれば、インバータやコンバータのスイッチング損失を低減できる。
本発明の実施形態を含むモータ装置の構成を概略的に示す図である。 インバータの構成を概略的に示す図である。 ドライバの構成例を示す図である。 インバータの作用を示す図である。 出力電流が正の場合の各トランジスタの導通状態と電流経路を示す図である。 出力電流が負の場合の各トランジスタの導通状態と電流経路を示す図である。 接続経路に設けられるキャパシタの電流と電圧を示す図である。 インバータの一回のスイッチング動作を通じてキャパシタの電荷の増減がある例を示す図である。 スイッチング時間の不均衡を補正する補正装置の構成例を示す図である。 キャパシタの代わりにダイオードを接続経路に設けた構成例を示す図である。
　図１は、本発明の実施形態を含むモータ装置１の構成を概略的に示す。モータ装置１は、直流電力に基づいて交流電力を生成するインバータ１０と、その交流電力で駆動されるモータ２０を備える。
　モータ２０は、Ｕ相、Ｖ相、Ｗ相の３相のコイル２０Ｕ、２０Ｖ、２０Ｗを持つ３相ブラシレスモータである。インバータ１０は、モータ２０の各相に対応して、Ｕ相交流電力を生成するＵ相インバータ１０Ｕと、Ｖ相交流電力を生成するＶ相インバータ１０Ｖと、Ｗ相交流電力を生成するＷ相インバータ１０Ｗを含む。各相のインバータ１０Ｕ、１０Ｖ、１０Ｗは、モータ２０のホール素子Ｈ１、Ｈ２、Ｈ３が検知した回転子の回転位置に基づき、互いに位相が異なる交流電力を各相のコイル２０Ｕ、２０Ｖ、２０Ｗに印加することで回転磁界を発生させる。この回転磁界によって回転する回転子から所望の回転動力が得られる。なお、モータ２０は、交流電圧で駆動される他のタイプのモータでもよい。また、モータ２０の相の数は３に限られず、２以上の任意の自然数でよい。
　各相のインバータ１０Ｕ、１０Ｖ、１０Ｗの構成は共通であるため、以下では適宜インバータ１０と総称して、その構成、作用、効果について説明する。交流電力を生成するインバータ１０は、高い直流電源電位Ｖｄｄが入力される高電位入力端子１１と、低い直流電源電位Ｖｓｓが入力される低電位入力端子１２と、高電位入力端子１１と低電位入力端子１２の間に設けられてＶｄｄとＶｓｓの間で変動する交流電圧を出力する出力端子１３を備える。ＶｓｓはＶｄｄよりも低い任意の電位でよいが、以下では説明を簡素化するため、Ｖｓｓをゼロとする。そして、インバータ１０の両入力端子１１、１２の間で入力される直流動作電圧Ｖｄｄ－Ｖｓｓ＝ＶｄｄをＶＤＣとも表す。
　図２は、インバータ１０（Ｕ相インバータ１０Ｕ）の構成を概略的に示す。インバータ１０は、第１のトランジスタ対１４と、第２のトランジスタ対１５と、第１のドライバ１６と、第２のドライバ１７と、接続経路１８と、コントローラ１００を備える。
　第１のトランジスタ対１４は、高電位入力端子１１側と出力端子１３側を接続する電流経路を有する第１の高電位トランジスタ１４Ｈと、低電位入力端子１２側と出力端子１３側を接続する電流経路を有する第１の低電位トランジスタ１４Ｌを備える。各トランジスタ１４Ｈ、１４ＬはNチャネル型のMOSFETであり、第１のドライバ１６がゲート電極に入力する制御信号に応じてソース／ドレイン間に形成されるチャネルが電流経路を構成する。なお、これらのトランジスタ１４Ｈ、１４Ｌや後述する他のトランジスタは、Nチャネル型のMOSFETに限らず、全部または一部をPチャネル型のMOSFETで構成してもよい。また、これらのトランジスタは、MOSFETに限らず、PNP型ないしNPN型のバイポーラトランジスタや、IGBT（Insulated Gate Bipolar Transistor）で構成してもよい。
　第２のトランジスタ対１５は、高電位入力端子１１側と第１の高電位トランジスタ１４Ｈ側を接続する電流経路を有する第２の高電位トランジスタ１５Ｈと、低電位入力端子１２側と第１の低電位トランジスタ１４Ｌ側を接続する電流経路を有する第２の低電位トランジスタ１５Ｌを備える。すなわち、出力端子１３と高電位入力端子１１の間には、出力端子１３から高電位入力端子１１に向かう方向に、第１の高電位トランジスタ１４Ｈと第２の高電位トランジスタ１５Ｈが直列接続され、出力端子１３と低電位入力端子１２の間には、出力端子１３から低電位入力端子１２に向かう方向に、第１の低電位トランジスタ１４Ｌと第２の低電位トランジスタ１５Ｌが直列接続される。各トランジスタ１５Ｈ、１５ＬはMOSFETであり、第２のドライバ１７がゲート電極に入力する制御信号に応じてソース／ドレイン間に形成されるチャネルが電流経路を構成する。
　第１のドライバ１６は、コントローラ１００の制御の下で第１の高電位トランジスタ１４Ｈのゲート電極に制御信号を入力する第１の高電位ドライバ１６Ｈと、コントローラ１００の制御の下で第１の低電位トランジスタ１４Ｌのゲート電極に制御信号を入力する第１の低電位ドライバ１６Ｌを備え、各トランジスタ１４Ｈ、１４Ｌの電流経路の導通状態を互いに相補的に切り替えることで直流電力を交流電力に変換する第１のスイッチング制御を行う。ここで「相補的に切り替える」とは、各トランジスタ１４Ｈ、１４Ｌのオンオフ状態が互いに逆となるように制御することを意味する。すなわち、トランジスタ１４Ｈがオンのときはトランジスタ１４Ｌをオフとし、トランジスタ１４Ｈがオフのときはトランジスタ１４Ｌをオンとし、トランジスタ１４Ｈがオンからオフに切り替わるときはトランジスタ１４Ｌをオフからオンに切り替え、トランジスタ１４Ｈがオフからオンに切り替わるときはトランジスタ１４Ｌをオンからオフに切り替える。
　第２のドライバ１７は、コントローラ１００の制御の下で第２の高電位トランジスタ１５Ｈのゲート電極に制御信号を入力する第２の高電位ドライバ１７Ｈと、コントローラ１００の制御の下で第２の低電位トランジスタ１５Ｌのゲート電極に制御信号を入力する第２の低電位ドライバ１７Ｌを備え、各トランジスタ１５Ｈ、１５Ｌの電流経路の導通状態を互いに相補的に切り替えることで直流電力を交流電力に変換する第２のスイッチング制御を行う。「相補的に切り替える」の意味は、上記の第１のドライバ１６と同様、各トランジスタ１５Ｈ、１５Ｌのオンオフ状態が互いに逆となるように制御することを意味する。詳細は後述するが、第２のドライバ１７による第２のスイッチング制御は、第１のドライバ１６による第１のスイッチング制御のタイミングから所定時間ずれたタイミングで行われる。
　接続経路１８は、第１の高電位トランジスタ１４Ｈと第２の高電位トランジスタ１５Ｈの接続部分１８Ｈと、第１の低電位トランジスタ１４Ｌと第２の低電位トランジスタ１５Ｌの接続部分１８Ｌを、相互に接続する。接続経路１８には、電圧変動抑制素子の一態様としての容量値Ｃのキャパシタ１８１が設けられる。
　以上の構成のインバータ１０の作用を説明する前に、図３を参照してドライバ１６Ｈ、１６Ｌ、１７Ｈ、１７Ｌの詳細な構成を説明する。各ドライバ１６Ｈ、１６Ｌ、１７Ｈ、１７Ｌの構成は共通であるため、図３ではこれらをドライバ３０と総称して説明する。図３（Ａ）および図３（Ｂ）にドライバ３０の二つの構成例を示す。
　図３（Ａ）の第１の構成例に係るドライバ３０は、駆動対象のトランジスタのゲート／ソース間電圧に対応する電圧ｖＧＳが入力される一対の電圧入力端子３１と、ゲート側の電圧入力端子３１に接続されるオペアンプ３２と、オペアンプ３２とゲート電極の間に設けられる抵抗値ＲＧのゲート抵抗３３と、ゲート抵抗３３とゲート電極の間から分岐してトランジスタのドレインと繋がる分岐線に設けられる容量値ＣＭのミラーキャパシタ３４を備える。なお、入力電圧ｖＧＳは、図２のコントローラ１００が生成する。
　ゲート抵抗３３は、トランジスタのオンオフが切り替わる際のチャネルの電流を調整する電流調整素子として機能する。具体的には、抵抗値ＲＧによって、トランジスタのオンオフが切り替わる際の電流の時間変化率di/dtを調整できる。抵抗値ＲＧを大きくすればdi/dtは小さくなり、抵抗値ＲＧを小さくすればdi/dtは大きくなる。後述するように、本実施形態ではdi/dtを大きくするのが好ましく、抵抗値ＲＧを小さくするのが好ましい。本発明者の行ったシミュレーションによれば、現実的な抵抗値ＲＧの範囲で略無限大のdi/dtを実現できる。この場合、トランジスタのオンオフが切り替わる際、電流は瞬時に最小値と最大値の間で切り替わる。このような急峻な電流変化によって電流スイッチング時間を実質的にゼロにできるため、電流の切り替わりに伴うスイッチング損失を低減できる。なお、ドライバ３０の動作中も抵抗値ＲＧを可変として、トランジスタのオンオフが切り替わる際のdi/dtを精緻に制御してもよい。
　ミラーキャパシタ３４は、トランジスタのオンオフが切り替わる際のチャネルの電圧を調整する電圧調整素子として機能する。具体的には、容量値ＣＭによって、トランジスタのオンオフが切り替わる際の電圧の時間変化率dv/dtを調整できる。電圧の切り替わりに伴うスイッチング損失を低減するためには、上記のdi/dtと同様にdv/dtも大きくするのが好ましいが、一方でdv/dtを大きくし過ぎるとモータ２０のコイル２０Ｕ、２０Ｖ、２０Ｗの絶縁破壊のリスクが高まる。そこで、容量値ＣＭを適当な値に設定して、絶縁破壊のリスクが許容できる範囲で可能な限りdv/dtを大きくする。結果的に、このような制約のあるdv/dtは、制約のないdi/dtに比べて小さくなるように調整される。なお、ドライバ３０の動作中も容量値ＣＭを可変として、トランジスタのオンオフが切り替わる際のdv/dtを精緻に制御してもよい。
　オペアンプ３２は、その構成やパラメータを適宜調整することで、電流調整素子としても電圧調整素子としても機能しうる。di/dt, dv/dtそれぞれの調整目標は上述の通りであり、di/dtは可能な限り大きく（実質的に無限大）、dv/dtは絶縁破壊のリスクが許容できる範囲で可能な限り大きくする。
　図３（Ｂ）の第２の構成例に係るドライバ３０は、駆動対象のトランジスタのゲート／ソース間電圧に対応する電圧ｖＧＳが入力される一対の電圧入力端子３１と、ゲート側の電圧入力端子３１に接続されるオペアンプ３２と、オペアンプ３２とゲート電極の間に設けられる抵抗値ＲＧのゲート抵抗３３と、ゲート側の電圧入力端子３１とオペアンプ３２の間から分岐してトランジスタのドレインと繋がる分岐線に設けられる容量値ＣＶのキャパシタ３５を備える。図３（Ａ）の第１の構成例とはキャパシタ３５のみが異なる。
　キャパシタ３５は、ミラーキャパシタ３４と同様に、トランジスタのオンオフが切り替わる際のチャネルの電圧を調整する電圧調整素子として機能する。具体的には、容量値ＣＶによって、トランジスタのオンオフが切り替わる際の電圧の時間変化率dv/dtを調整できる。ミラーキャパシタ３４の容量値ＣＭと同様に、ドライバ３０の動作中も容量値ＣＶを可変として、トランジスタのオンオフが切り替わる際のdv/dtを精緻に制御してもよい。さらにキャパシタ３５によれば、ドライバ３０の出力波形だけでなく、インバータ１０全体の出力波形も調整できるため、不要な電磁ノイズの放射を抑制できる。
　以上の構成のインバータ１０の作用を図４に示す。図４（Ａ）は、図２に示したインバータ１０の構成である。図４（Ｂ）は、出力端子１３を流れる電流ｉＵが正の場合を示す。図４（Ｃ）は、出力端子１３を流れる電流ｉＵが負の場合を示す。電流ｉＵは、図４（Ａ）の出力端子１３から流出する場合を正とし、出力端子１３に流入する場合を負とする。図４（Ｂ１）および（Ｃ１）は、出力端子１３に現れる電圧と電流を示す。図４（Ｂ２）および（Ｃ２）は、四つのトランジスタ１５Ｈ、１４Ｈ、１４Ｌ、１５Ｌのソース／ドレイン間のチャネルの電圧と電流を示す。図４（Ｂ３）および（Ｃ３）は、インバータ１０のスイッチング損失を示す。
　まず、電流ｉＵが正の場合の図４（Ｂ）について説明する。図４（Ｂ１）は、インバータ１０が一回のスイッチング動作を行う際に出力端子１３に現れる電圧と電流を示す。詳細は後述するが、電圧は高さＶＤＣ（Ｖｄｄ－Ｖｓｓ）の台形状のパルスであり、電流ｉＵの大きさは一定である。時刻０ｓから立上り時間ｔＲの間は、高電位側のトランジスタ１５Ｈ、１４Ｈが順次オンし、それと相補的に低電位側のトランジスタ１５Ｌ、１４Ｌが順次オフすることで、出力端子１３の電圧が０ＶからＶＤＣまで線形に増加する。立上り時間ｔＲの後、スイッチオフ時刻ｄＴＳＷまでの間は電圧の大きさはＶＤＣで一定である。すなわち、スイッチオフ時刻ｄＴＳＷは、台形状の電圧パルスの幅を決める。一般的なパルス幅変調（ＰＷＭ）技術により、各電圧パルスの幅あるいはデューティ比を変化させることで、所望の周波数の交流電圧が生成される。スイッチオフ時刻ｄＴＳＷから立下り時間ｔＦの間は、高電位側のトランジスタ１５Ｈ、１４Ｈが順次オフし、それと相補的に低電位側のトランジスタ１５Ｌ、１４Ｌが順次オンすることで、出力端子１３の電圧がＶＤＣから０Ｖまで線形に減少する。
　図４（Ｂ２）の四つのトランジスタ１５Ｈ、１４Ｈ、１４Ｌ、１５Ｌの動作を説明するに当たって、図４（Ｂ３）に示される六つの区間i-viに分ける。図５には、各区間i-viにおける各トランジスタの導通状態と電流経路を示す。図５の出力端子を流れる電流ｉＵは全ての区間で正であり、図４（Ｂ１）に示されるように大きさは一定である。
　時刻０ｓより前の区間iでは、トランジスタ１５Ｈ、１４Ｈがオフ状態、トランジスタ１４Ｌ、１５Ｌがオン状態である。低電位入力端子１２が出力端子１３と導通しているため、出力端子１３の電圧は０Ｖである。高電位入力端子１１と出力端子１３の間の電圧ＶＤＣは、トランジスタ１５Ｈ、１４Ｈで均等に分圧されるため、各トランジスタの電圧はＶＤＣ／２である。オン状態のトランジスタ１４Ｌ、１５Ｌの電圧は０Ｖであり、電流ｉＵが流れる。
　時刻０ｓからｔＲ／２までの区間iiでは、トランジスタ１５Ｈ、１５Ｌのオンオフ状態が相補的に切り替わる。すなわち、トランジスタ１５Ｈはオフ状態からオン状態に切り替わり、トランジスタ１５Ｌはオン状態からオフ状態に切り替わる。これが本発明の第２のスイッチング制御に相当する。このとき、図５に示されるように、トランジスタ１５Ｈがオン状態に切り替わるにつれて、高電位入力端子１１からの電流がトランジスタ１５Ｈを流れ、接続経路１８のキャパシタ１８１とオン状態のトランジスタ１４Ｌを経由して出力端子１３を流れる。図４（Ｂ２）のトランジスタ１５Ｈ、１５Ｌの電圧と電流を見ると、電圧の時間変化率dv/dtは（ＶＤＣ／２）／（ｔＲ／２）＝ＶＤＣ／ｔＲであり、電流の時間変化率di/dtは無限大である。すなわち、電圧は０ｓ～ｔＲ／２の区間iiに亘って線形に変化する一方、電流は区間iiの開始時刻０ｓで瞬時に切り替わる。dv/dt, di/dtをこのように調整する構成については図３で説明した。
　時刻ｔＲ／２からｔＲまでの区間iiiでは、トランジスタ１４Ｈ、１４Ｌのオンオフ状態が相補的に切り替わる。すなわち、トランジスタ１４Ｈはオフ状態からオン状態に切り替わり、トランジスタ１４Ｌはオン状態からオフ状態に切り替わる。これが本発明の第１のスイッチング制御に相当する。このとき、図５に示されるように、トランジスタ１４Ｈがオン状態に切り替わるにつれて、高電位入力端子１１からの電流がオン状態のトランジスタ１５Ｈを経由してトランジスタ１４Ｈを流れる。図４（Ｂ２）のトランジスタ１４Ｈ、１４Ｌの電圧と電流を見ると、電圧の時間変化率dv/dtは（ＶＤＣ／２）／（ｔＲ／２）＝ＶＤＣ／ｔＲであり、電流の時間変化率di/dtは無限大である。すなわち、電圧はｔＲ／２～ｔＲの区間iiiに亘って線形に変化する一方、電流は区間iiiの開始時刻ｔＲ／２で瞬時に切り替わる。
　以上のように、区間iiではトランジスタ１５Ｈ、１５Ｌのオンオフ状態が相補的に切り替わる第２のスイッチング制御が行われ、それに続く区間iiiではトランジスタ１４Ｈ、１４Ｌのオンオフ状態が相補的に切り替わる第１のスイッチング制御が行われる。すなわち、第２のスイッチング制御は第１のスイッチング制御より前に行われる。換言すれば、各トランジスタ対のスイッチング制御のタイミングは、出力端子１３から遠い側のトランジスタ対（本例では第２のトランジスタ対１５）ほど早い。また、第２のスイッチング制御と第１のスイッチング制御のタイミングは、第２のスイッチング制御（区間ii）において、トランジスタ１５Ｈ、１５Ｌのそれぞれのチャネルの電圧スイッチングの過渡時間ｔＲ／２だけずれている。これにより、区間iiでトランジスタ１５Ｈ、１５Ｌの電圧が切り替わった後、間を置かずに区間iiiでトランジスタ１４Ｈ、１４Ｌの電圧が切り替わる。さらに、上記の通り、区間iiとiiiの電圧の時間変化率dv/dtはＶＤＣ／ｔＲで互いに等しい。この結果、図４（Ｂ１）のように、時刻ｔＲ／２で滑らかに接続された電圧波形が得られる。仮に第２のスイッチング制御と第１のスイッチング制御のタイミングがｔＲ／２よりも大きくずれている場合、第２のスイッチング制御の終了時刻ｔＲ／２から第１のスイッチング制御の開始時刻まで出力電圧が中間電圧ＶＤＣ／２付近に留まるため、図４（Ｂ１）のような一つの台形状の電圧パルスとはならず、０Ｖ、ＶＤＣ／２、ＶＤＣの３レベルの階段状の電圧パルスとなる。階段状の電圧パルスでもインバータ１０の動作に支障はないが、電圧パルス波形を整えたい事情がある場合は台形状の電圧パルスとするのが好ましい。台形状の電圧パルスは、０Ｖ、ＶＤＣの２レベルを取る。本来であれば０Ｖ、ＶＤＣ／２、ＶＤＣの３レベルとなるところを、擬似的に０Ｖ、ＶＤＣの２レベルとしているため、これを「３レベル／疑似２レベル制御」ともいう。
　時刻ｔＲからｄＴＳＷまでの区間ivでは、区間iii終了時の状態がそのまま維持され、パルス幅変調に基づく所望幅の電圧パルスが形成される。区間ivでは、トランジスタ１５Ｈ、１４Ｈがオン状態、トランジスタ１４Ｌ、１５Ｌがオフ状態である。高電位入力端子１１が出力端子１３と導通しているため、出力端子１３の電圧はＶＤＣである。低電位入力端子１２と出力端子１３の間の電圧ＶＤＣは、トランジスタ１４Ｌ、１５Ｌで均等に分圧されるため、各トランジスタの電圧はＶＤＣ／２である。オン状態のトランジスタ１５Ｈ、１４Ｈの電圧は０Ｖであり、電流ｉＵが流れる。
　時刻ｄＴＳＷからｄＴＳＷ＋ｔＦ／２までの区間vでは、トランジスタ１５Ｈ、１５Ｌのオンオフ状態が相補的に切り替わる。すなわち、トランジスタ１５Ｈはオン状態からオフ状態に切り替わり、トランジスタ１５Ｌはオフ状態からオン状態に切り替わる。区間iiと同様に、これも本発明の第２のスイッチング制御に相当する。このとき、図５に示されるように、区間ivと同様にトランジスタ１５Ｈ、１４Ｈを電流ｉＵが流れる。図４（Ｂ２）のトランジスタ１５Ｈ、１５Ｌの電圧と電流を見ると、電圧の時間変化率dv/dtは（ＶＤＣ／２）／（ｔＦ／２）＝ＶＤＣ／ｔＦであり、電流の時間変化率di/dtは無限大である。すなわち、電圧はｄＴＳＷ～ｄＴＳＷ＋ｔＦ／２の区間vに亘って線形に変化する一方、電流は区間vの終了時刻ｄＴＳＷ＋ｔＦ／２で瞬時に切り替わる。
　時刻ｄＴＳＷ＋ｔＦ／２からｄＴＳＷ＋ｔＦまでの区間viでは、トランジスタ１４Ｈ、１４Ｌのオンオフ状態が相補的に切り替わる。すなわち、トランジスタ１４Ｈはオン状態からオフ状態に切り替わり、トランジスタ１４Ｌはオフ状態からオン状態に切り替わる。区間iiiと同様に、これも本発明の第１のスイッチング制御に相当する。このとき、図５に示されるように、低電位入力端子１２からの電流がオン状態のトランジスタ１５Ｌを流れ、接続経路１８のキャパシタ１８１とトランジスタ１４Ｈを経由して出力端子１３を流れる。図４（Ｂ２）のトランジスタ１４Ｈ、１４Ｌの電圧と電流を見ると、電圧の時間変化率dv/dtは（ＶＤＣ／２）／（ｔＦ／２）＝ＶＤＣ／ｔＦであり、電流の時間変化率di/dtは無限大である。すなわち、電圧はｄＴＳＷ＋ｔＦ／２～ｄＴＳＷ＋ｔＦの区間viに亘って線形に変化する一方、電流は区間viの終了時刻ｄＴＳＷ＋ｔＦで瞬時に切り替わる。
　以上のように、区間vではトランジスタ１５Ｈ、１５Ｌのオンオフ状態が相補的に切り替わる第２のスイッチング制御が行われ、それに続く区間viではトランジスタ１４Ｈ、１４Ｌのオンオフ状態が相補的に切り替わる第１のスイッチング制御が行われる。すなわち、上述の区間ii, iiiと同様に、第２のスイッチング制御は第１のスイッチング制御より前に行われる。換言すれば、各トランジスタ対のスイッチング制御のタイミングは、出力端子１３から遠い側のトランジスタ対（本例では第２のトランジスタ対１５）ほど早い。また、第２のスイッチング制御と第１のスイッチング制御のタイミングは、第２のスイッチング制御（区間v）において、トランジスタ１５Ｈ、１５Ｌのそれぞれのチャネルの電圧スイッチングの過渡時間ｔＦ／２だけずれている。これにより、区間vでトランジスタ１５Ｈ、１５Ｌの電圧が切り替わった後、間を置かずに区間viでトランジスタ１４Ｈ、１４Ｌの電圧が切り替わる。さらに、上記の通り、区間vとviの電圧の時間変化率dv/dtはＶＤＣ／ｔＦで互いに等しい。この結果、図４（Ｂ１）のように、時刻ｄＴＳＷ＋ｔＦ／２で滑らかに接続された電圧波形が得られる。つまり、電圧パルスの立上り側だけでなく立下り側でも、前述の「３レベル／疑似２レベル制御」が実現される。
　図４（Ｂ３）は、インバータ１０のスイッチング損失を示す。スイッチング損失は、インバータ１０の一回のスイッチング動作を通じて、各トランジスタ１５Ｈ、１４Ｈ、１４Ｌ、１５Ｌで消費される電力の総和である。電力が消費されるのは、図４（Ｂ２）に示される各トランジスタ１５Ｈ、１４Ｈ、１４Ｌ、１５Ｌの電圧と電流が共にゼロでない場合である。具体的には、区間iiでトランジスタ１５Ｈが、区間iiiでトランジスタ１４Ｈが、区間vでトランジスタ１５Ｈが、区間viでトランジスタ１４Ｈが電力を消費する。図４（Ｂ３）に示されるように、四つの区間ii, iii, v, viで消費される電力は、それぞれ高さがＶＤＣ×ｉＵ／２の直角三角形の面積で表される。各直角三角形の底辺の長さは、区間ii, iiiでｔＲ／２であり、区間v, viでｔＦ／２である。したがって、これらの四つの直角三角形の面積の総和であるスイッチング損失はｔＲ×ＶＤＣ×ｉＵ／４＋ｔＦ×ＶＤＣ×ｉＵ／４で表される。ここで、各トランジスタ１５Ｈ、１４Ｈで消費される電力が直角三角形の面積で表されるのは、各区間ii, iii, v, viにおける電流の時間変化率di/dtが無限大であり、電流が時間軸に垂直な方向に瞬時に変化するためである。比較例として、di/dtが無限大でない場合を点線で示す。この場合、上記の各直角三角形の直角部に隣接して追加的なスイッチング損失が生じる。したがって、di/dtを無限大とすることでスイッチング損失を低減できる。
　以上、図４（Ｂ）および図５を参照して電流ｉＵが正の場合のインバータ１０の作用を説明した。図４（Ｃ）および図６に電流ｉＵが負の場合のインバータ１０の作用を示すが、基本的な内容は共通するため、説明を適宜省略する。
　図４（Ｃ１）は、インバータ１０が一回のスイッチング動作を行う際に出力端子１３に現れる電圧と電流を示す。電圧は高さＶＤＣの台形状のパルスであり、電流ｉＵの大きさは一定である（ｉＵは負であるため、マイナスを付けて正領域に表示している）。時刻０ｓから立上り時間ｔＲの間は、高電位側のトランジスタ１５Ｈ、１４Ｈが順次オンし、それと相補的に低電位側のトランジスタ１５Ｌ、１４Ｌが順次オフすることで、出力端子１３の電圧が０ＶからＶＤＣまで線形に増加する。立上り時間ｔＲの後、スイッチオフ時刻ｄＴＳＷまでの間は電圧の大きさはＶＤＣで一定である。スイッチオフ時刻ｄＴＳＷから立下り時間ｔＦの間は、高電位側のトランジスタ１５Ｈ、１４Ｈが順次オフし、それと相補的に低電位側のトランジスタ１５Ｌ、１４Ｌが順次オンすることで、出力端子１３の電圧がＶＤＣから０Ｖまで線形に減少する。
　図４（Ｃ２）の四つのトランジスタ１５Ｈ、１４Ｈ、１４Ｌ、１５Ｌの動作を説明するに当たって、図４（Ｃ３）に示される六つの区間i-viに分ける。図６には、各区間i-viにおける各トランジスタの導通状態と電流経路を示す。図６の出力端子を流れる電流ｉＵは全ての区間で負であり、図４（Ｃ１）に示されるように大きさは一定である。
　時刻０ｓより前の区間iでは、トランジスタ１５Ｈ、１４Ｈがオフ状態、トランジスタ１４Ｌ、１５Ｌがオン状態である。低電位入力端子１２が出力端子１３と導通しているため、出力端子１３の電圧は０Ｖである。高電位入力端子１１と出力端子１３の間の電圧ＶＤＣは、トランジスタ１５Ｈ、１４Ｈで均等に分圧されるため、各トランジスタの電圧はＶＤＣ／２である。オン状態のトランジスタ１４Ｌ、１５Ｌの電圧は０Ｖであり、電流ｉＵが流れる。
　時刻０ｓからｔＲ／２までの区間iiでは、トランジスタ１５Ｈ、１５Ｌのオンオフ状態が相補的に切り替わる。すなわち、トランジスタ１５Ｈはオフ状態からオン状態に切り替わり、トランジスタ１５Ｌはオン状態からオフ状態に切り替わる。これが本発明の第２のスイッチング制御に相当する。このとき、図６に示されるように、区間iと同様にトランジスタ１４Ｌ、１５Ｌを電流ｉＵが流れる。図４（Ｃ２）のトランジスタ１５Ｈ、１５Ｌの電圧と電流を見ると、電圧の時間変化率dv/dtは（ＶＤＣ／２）／（ｔＲ／２）＝ＶＤＣ／ｔＲであり、電流の時間変化率di/dtは無限大である。すなわち、電圧は０ｓ～ｔＲ／２の区間iiに亘って線形に変化する一方、電流は区間iiの終了時刻ｔＲ／２で瞬時に切り替わる。
　時刻ｔＲ／２からｔＲまでの区間iiiでは、トランジスタ１４Ｈ、１４Ｌのオンオフ状態が相補的に切り替わる。すなわち、トランジスタ１４Ｈはオフ状態からオン状態に切り替わり、トランジスタ１４Ｌはオン状態からオフ状態に切り替わる。これが本発明の第１のスイッチング制御に相当する。このとき、図６に示されるように、出力端子１３からの電流がトランジスタ１４Ｌを流れ、接続経路１８のキャパシタ１８１とオン状態のトランジスタ１５Ｈを経由して高電位入力端子１１を流れる。図４（Ｃ２）のトランジスタ１４Ｈ、１４Ｌの電圧と電流を見ると、電圧の時間変化率dv/dtは（ＶＤＣ／２）／（ｔＲ／２）＝ＶＤＣ／ｔＲであり、電流の時間変化率di/dtは無限大である。すなわち、電圧はｔＲ／２～ｔＲの区間iiiに亘って線形に変化する一方、電流は区間iiiの終了時刻ｔＲで瞬時に切り替わる。
　以上のように、区間iiではトランジスタ１５Ｈ、１５Ｌのオンオフ状態が相補的に切り替わる第２のスイッチング制御が行われ、それに続く区間iiiではトランジスタ１４Ｈ、１４Ｌのオンオフ状態が相補的に切り替わる第１のスイッチング制御が行われる。すなわち、第２のスイッチング制御は第１のスイッチング制御より前に行われる。また、第２のスイッチング制御と第１のスイッチング制御のタイミングは、第２のスイッチング制御（区間ii）において、トランジスタ１５Ｈ、１５Ｌのそれぞれのチャネルの電圧スイッチングの過渡時間ｔＲ／２だけずれている。これにより、区間iiでトランジスタ１５Ｈ、１５Ｌの電圧が切り替わった後、間を置かずに区間iiiでトランジスタ１４Ｈ、１４Ｌの電圧が切り替わる。さらに、上記の通り、区間iiとiiiの電圧の時間変化率dv/dtはＶＤＣ／ｔＲで互いに等しい。この結果、図４（Ｃ１）のように、時刻ｔＲ／２で滑らかに接続された電圧波形が得られる（３レベル／疑似２レベル制御）。
　時刻ｔＲからｄＴＳＷまでの区間ivでは、区間iii終了時の状態がそのまま維持され、パルス幅変調に基づく所望幅の電圧パルスが形成される。区間ivでは、トランジスタ１５Ｈ、１４Ｈがオン状態、トランジスタ１４Ｌ、１５Ｌがオフ状態である。高電位入力端子１１が出力端子１３と導通しているため、出力端子１３の電圧はＶＤＣである。低電位入力端子１２と出力端子１３の間の電圧ＶＤＣは、トランジスタ１４Ｌ、１５Ｌで均等に分圧されるため、各トランジスタの電圧はＶＤＣ／２である。オン状態のトランジスタ１５Ｈ、１４Ｈの電圧は０Ｖであり、電流ｉＵが流れる。
　時刻ｄＴＳＷからｄＴＳＷ＋ｔＦ／２までの区間vでは、トランジスタ１５Ｈ、１５Ｌのオンオフ状態が相補的に切り替わる。すなわち、トランジスタ１５Ｈはオン状態からオフ状態に切り替わり、トランジスタ１５Ｌはオフ状態からオン状態に切り替わる。区間iiと同様に、これも本発明の第２のスイッチング制御に相当する。このとき、図６に示されるように、トランジスタ１５Ｌがオン状態に切り替わるにつれて、出力端子１３からの電流がオン状態のトランジスタ１４Ｈを流れ、接続経路１８のキャパシタ１８１とトランジスタ１５Ｌを経由して高電位入力端子１１を流れる。図４（Ｃ２）のトランジスタ１５Ｈ、１５Ｌの電圧と電流を見ると、電圧の時間変化率dv/dtは（ＶＤＣ／２）／（ｔＦ／２）＝ＶＤＣ／ｔＦであり、電流の時間変化率di/dtは無限大である。すなわち、電圧はｄＴＳＷ～ｄＴＳＷ＋ｔＦ／２の区間vに亘って線形に変化する一方、電流は区間vの開始時刻ｄＴＳＷで瞬時に切り替わる。
　時刻ｄＴＳＷ＋ｔＦ／２からｄＴＳＷ＋ｔＦまでの区間viでは、トランジスタ１４Ｈ、１４Ｌのオンオフ状態が相補的に切り替わる。すなわち、トランジスタ１４Ｈはオン状態からオフ状態に切り替わり、トランジスタ１４Ｌはオフ状態からオン状態に切り替わる。区間iiiと同様に、これも本発明の第１のスイッチング制御に相当する。このとき、図６に示されるように、トランジスタ１４Ｌがオン状態に切り替わるにつれて、出力端子１３からの電流がトランジスタ１４Ｌとオン状態のトランジスタ１５Ｌを経由して低電位入力端子１２を流れる。図４（Ｃ２）のトランジスタ１４Ｈ、１４Ｌの電圧と電流を見ると、電圧の時間変化率dv/dtは（ＶＤＣ／２）／（ｔＦ／２）＝ＶＤＣ／ｔＦであり、電流の時間変化率di/dtは無限大である。すなわち、電圧はｄＴＳＷ＋ｔＦ／２～ｄＴＳＷ＋ｔＦの区間viに亘って線形に変化する一方、電流は区間viの開始時刻ｄＴＳＷ＋ｔＦ／２で瞬時に切り替わる。
　以上のように、区間vではトランジスタ１５Ｈ、１５Ｌのオンオフ状態が相補的に切り替わる第２のスイッチング制御が行われ、それに続く区間viではトランジスタ１４Ｈ、１４Ｌのオンオフ状態が相補的に切り替わる第１のスイッチング制御が行われる。すなわち、上述の区間ii, iiiと同様に、第２のスイッチング制御は第１のスイッチング制御より前に行われる。また、第２のスイッチング制御と第１のスイッチング制御のタイミングは、第２のスイッチング制御（区間v）において、トランジスタ１５Ｈ、１５Ｌのそれぞれのチャネルの電圧スイッチングの過渡時間ｔＦ／２だけずれている。これにより、区間vでトランジスタ１５Ｈ、１５Ｌの電圧が切り替わった後、間を置かずに区間viでトランジスタ１４Ｈ、１４Ｌの電圧が切り替わる。さらに、上記の通り、区間vとviの電圧の時間変化率dv/dtはＶＤＣ／ｔＦで互いに等しい。この結果、図４（Ｃ１）のように、時刻ｄＴＳＷ＋ｔＦ／２で滑らかに接続された電圧波形が得られる。つまり、電圧パルスの立上り側だけでなく立下り側でも、前述の「３レベル／疑似２レベル制御」が実現される。
　図４（Ｃ３）は、インバータ１０のスイッチング損失を示す。スイッチング損失は、インバータ１０の一回のスイッチング動作を通じて、各トランジスタ１５Ｈ、１４Ｈ、１４Ｌ、１５Ｌで消費される電力の総和である。電力が消費されるのは、図４（Ｃ２）に示される各トランジスタ１５Ｈ、１４Ｈ、１４Ｌ、１５Ｌの電圧と電流が共にゼロでない場合である。具体的には、区間iiでトランジスタ１５Ｌが、区間iiiでトランジスタ１４Ｌが、区間vでトランジスタ１５Ｌが、区間viでトランジスタ１４Ｌが電力を消費する。図４（Ｃ３）に示されるように、四つの区間ii, iii, v, viで消費される電力は、それぞれ高さがＶＤＣ×（－ｉＵ）／２の直角三角形の面積で表される。各直角三角形の底辺の長さは、区間ii, iiiでｔＲ／２であり、区間v, viでｔＦ／２である。したがって、これらの四つの直角三角形の面積の総和であるスイッチング損失はｔＲ×ＶＤＣ×（－ｉＵ）／４＋ｔＦ×ＶＤＣ×（－ｉＵ）／４で表される。ここで、各トランジスタ１５Ｌ、１４Ｌで消費される電力が直角三角形の面積で表されるのは、各区間ii, iii, v, viにおける電流の時間変化率di/dtが無限大であり、電流が時間軸に垂直な方向に瞬時に変化するためである。
　以上で説明したインバータ１０において、接続経路１８に設けられたキャパシタ１８１は、高電位側のトランジスタの接続部分１８Ｈと低電位側のトランジスタの接続部分１８Ｌの間の電圧を中間電圧ＶＤＣ／２付近に維持することで、動作を安定化する。すなわち、キャパシタ１８１は、高電位側の接続部分１８Ｈと低電位側の接続部分１８Ｌの間の電圧の変動を抑制する電圧変動抑制素子として機能する。図７（Ｂ４）および（Ｃ４）に、キャパシタ１８１の電流と電圧を示す。本図の（Ｂ２）（Ｂ３）（Ｃ２）（Ｃ３）は、図４と同じものを参考に示す。
　電流ｉＵが正の場合の図７（Ｂ４）において、キャパシタ１８１には区間iiとviで電流が流れる。図５に示されるように、区間iiでは高電位側の接続部分１８Ｈから低電位側の接続部分１８Ｌに向かう方向に電流が流れてキャパシタ１８１は電荷を蓄積し、区間viでは低電位側の接続部分１８Ｌから高電位側の接続部分１８Ｈに向かう方向に電流が流れてキャパシタ１８１は電荷を放出する。キャパシタ１８１の電極間電圧は、中間電圧ＶＤＣ／２を中心として、電荷蓄積状態と電荷放出状態の間で振動的に微小変化する。理想的な状況では、区間ii, viでキャパシタ１８１を流れる電流の大きさと、流れる時間ｔＲ／２、ｔＦ／２がそれぞれ等しく、インバータ１０の一回のスイッチング動作を通じて、キャパシタ１８１の電荷は増減しない。
　電流ｉＵが負の場合の図７（Ｃ４）において、キャパシタ１８１には区間iiiとvで電流が流れる。図６に示されるように、区間iiiでは低電位側の接続部分１８Ｌから高電位側の接続部分１８Ｈに向かう方向に電流が流れてキャパシタ１８１は電荷を放出し、区間vでは高電位側の接続部分１８Ｈから低電位側の接続部分１８Ｌに向かう方向に電流が流れてキャパシタ１８１は電荷を蓄積する。キャパシタ１８１の電極間電圧は、中間電圧ＶＤＣ／２を中心として、電荷蓄積状態と電荷放出状態の間で振動的に微小変化する。理想的な状況では、区間iii, vでキャパシタ１８１を流れる電流の大きさと、流れる時間ｔＲ／２、ｔＦ／２がそれぞれ等しく、インバータ１０の一回のスイッチング動作を通じて、キャパシタ１８１の電荷は増減しない。
　図８は、インバータ１０の一回のスイッチング動作を通じてキャパシタ１８１の電荷の増減がある例を示す。本図の（Ｂ１）～（Ｂ４）および（Ｃ１）～（Ｃ４）は、図４および図７と対応する。
　電流ｉＵが正の場合のインバータ１０の出力を表す図７（Ｂ１）、および、電流ｉＵが負の場合のインバータ１０の出力を表す図７（Ｃ１）において、電圧パルス波形は図４の台形状から歪んでいる。各トランジスタの電圧と電流を示す図７（Ｂ２）および（Ｃ２）に示されるように、第２のスイッチング制御に要する過渡時間ｔａ＝ｔａＲ＝ｔａＦと、第１のスイッチング制御に要する過渡時間ｔｂ＝ｔｂＲ＝ｔｂＦが異なるのが原因である。本図はｔａがｔｂより大きい場合を示すが、ｔａがｔｂより小さい場合も電圧パルス波形は台形状から歪む。
　電流ｉＵが正の場合の図７（Ｂ４）では、キャパシタ１８１が電荷を蓄積する時間ｔａＲが、キャパシタ１８１が電荷を放出する時間ｔｂＦより長いため、インバータ１０の一回のスイッチング動作を通じてキャパシタ１８１は電荷を過剰に蓄積する。電流ｉＵが負の場合の図７（Ｃ４）では、キャパシタ１８１が電荷を蓄積する時間ｔａＦが、キャパシタ１８１が電荷を放出する時間ｔｂＲより長いため、インバータ１０の一回のスイッチング動作を通じてキャパシタ１８１は電荷を過剰に蓄積する。いずれの場合も、インバータ１０の一回のスイッチング動作を通じて、キャパシタ１８１の電極間電圧が正方向にシフトしてしまい、インバータ１０の安定動作に支障が生じうる。なお、図示はしないが、本図とは逆にｔａがｔｂより小さい場合は、インバータ１０の一回のスイッチング動作を通じて、キャパシタ１８１は電荷を過剰に放出するため、キャパシタ１８１の電極間電圧が負方向にシフトしてしまい、インバータ１０の安定動作に支障が生じうる。
　図９は、以上のようなスイッチング時間の不均衡を補正する補正装置４０の二つの構成例を示す。これらの補正装置４０は、キャパシタ１８１の中心電圧が目標電圧である中間電圧ＶＤＣ／２になるように、第１の電圧スイッチングの過渡時間ｔｂ＝ｔｂＲ＝ｔｂＦおよび第２の電圧スイッチングの過渡時間ｔａ＝ｔａＲ＝ｔａＦを制御する。図２のコントローラ１００は、これらの過渡時間ｔａおよびｔｂに応じて、図３の各ドライバ３０への入力電圧ｖＧＳを制御する。
　図９（Ａ）の第１の構成例に係る補正装置４０において、目標電圧提供部４１は、キャパシタ１８１の目標電圧ＶＤＣ／２を提供する。電圧誤差算出部４２は、キャパシタ１８１の測定電圧ｖｃの目標電圧ＶＤＣ／２からの誤差を算出する。第１の構成例では、キャパシタ１８１の電圧ｖｃを常時測定し、その高周波成分をローパスフィルタ４２１で除去したものを電圧誤差算出部４２に供給する。電圧誤差算出部４２が算出した電圧誤差は電圧コントローラ４３１に供給され、キャパシタ１８１の電荷補正量に変換される。除算器４３２は、絶対値演算部４３３から得られる出力電流ｉＵの絶対値で電荷補正量を除算し、時間補正量に変換する。規制部４３４は、この時間補正量の絶対値が過大にならないように所定の上限値に基づくキャップ処理を行い、最終的な時間補正量δｔとする。
　スイッチング時間補正部４４は、電圧誤差算出部４２が算出した電圧誤差に基づき、第１の電圧スイッチングの過渡時間ｔｂおよび第２の電圧スイッチングの過渡時間ｔａの少なくともいずれかを補正する。本構成例では、第１の過渡時間ｔｂの補正値を算出する第１の補正部４４１と、第２の過渡時間ｔａの補正値を算出する第２の補正部４４２が設けられる。第１の補正部４４１は、インバータ１０の立上り時間／立下り時間ｔＲＦ（＝ｔＲ＝ｔＦ）から時間補正量δｔを減算した上で１／２を乗算し、第１の過渡時間ｔｂの補正値とする。すなわちｔｂ＝（ｔＲＦ－δｔ）／２である。第２の補正部４４２は、インバータ１０の立上り時間／立下り時間ｔＲＦ（＝ｔＲ＝ｔＦ）に時間補正量δｔを加算した上で１／２を乗算し、第２の過渡時間ｔａの補正値とする。すなわちｔａ＝（ｔＲＦ＋δｔ）／２である。このとき、第１の過渡時間ｔｂと第２の過渡時間ｔａの和は、インバータ１０の立上り時間／立下り時間ｔＲＦに等しい。したがって、スイッチング時間補正部４４は、ｔＲＦを第１の過渡時間ｔｂと第２の過渡時間ｔａに配分する際に、キャパシタ１８１が目標電圧ＶＤＣ／２となる最適な配分割合を時間補正量δｔによって指定するものといえる。
　図９（Ｂ）の第２の構成例に係る補正装置４０では、サンプル／ホールド回路４２２が、トリガー信号に基づいて取得したキャパシタ１８１の電圧ｖｃを電圧誤差算出部４２に供給する。電圧誤差算出部４２が算出した電圧誤差は、キャパシタ１８１の容量値Ｃが乗算され、キャパシタ１８１の電荷補正量に変換される。その他は、図９（Ａ）の第１の構成例と同じである。
　以上、本発明を実施形態に基づいて説明した。実施形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
　実施形態では、入力された直流電力に基づいて交流電力を出力するインバータ１０について説明したが、これとは逆に、入力された交流電力に基づいて直流電力を出力するコンバータにも本発明を適用できる。図２のインバータ１０の構成において、出力端子１３だったものを交流電力が入力される入力端子とし、高電位入力端子１１および低電位入力端子１２だったものを、それぞれ、直流電力を出力する高電位出力端子および低電位出力端子とすることで、コンバータの基本的な構成が実現される。
　実施形態では、図２および図４を参照して、インバータ１０の「３レベル／疑似２レベル制御」について説明した。すなわち、０Ｖ、ＶＤＣ／２、ＶＤＣの３レベルの電圧を出力可能な２個のトランジスタ対１４、１５を用いて、図４（Ｂ１）および（Ｃ１）に示される０Ｖ、ＶＤＣの２レベルの電圧パルスが擬似的に形成された。本発明によれば、Ｎを２以上の任意の自然数とし、Ｍを２以上かつＮ－１以下の任意の自然数として、Ｎレベル／疑似Ｍレベル制御を実現できる。Ｎ＝２の２レベル制御は１個のトランジスタ対で実現できる。Ｎ＝４の４レベル制御は３個のトランジスタ対で実現できる。このように、Ｎレベル制御はＮ－１個のトランジスタ対で実現できる。この場合、３レベル制御の例を示す図４と同様に、出力端子１３から遠いトランジスタ対から順にスイッチング制御を行うことでＮレベルの電圧を出力できる。このようなＮレベルの電圧に基づいて擬似的にＭレベルの電圧パルスを形成するためには、図４に関して説明したように、隣接するトランジスタ対のスイッチング制御を連続的に行い、電圧パルスを滑らかに接続すればよい。
　より具体的な構成は以下の通りである。ｎ（＝Ｎ－１）を２以上の整数として、出力端子１３から高電位入力端子１１に向かって直列に接続された第１～ｎの高電位トランジスタ、および、出力端子１３から低電位入力端子１２に向かって直列に接続された第１～ｎの低電位トランジスタによって第１～ｎのトランジスタ対を構成する。第１～ｎのトランジスタ対に対してスイッチング制御を行う第１～ｎのドライバを設ける。隣接するトランジスタ対の高電位側の接続部分と低電位側の接続部分を相互に接続する第１～ｎ－１の接続経路を設ける。第１～ｎ－１の接続経路において、高電位側の接続部分と低電位側の接続部分の間の電圧の変動を抑制する第１～ｎ－１の電圧変動抑制素子を設ける。隣接するトランジスタ対のスイッチング制御を所定時間ずれたタイミングで行う。具体的には、各トランジスタ対のスイッチング制御のタイミングは、出力端子１３から遠い側のトランジスタ対ほど早くする。特に、隣接するトランジスタ対のスイッチング制御のタイミングを、各トランジスタ対を構成する高電位トランジスタおよび低電位トランジスタのそれぞれの電流経路の電圧スイッチングの過渡時間だけずらすのが好ましい。
　実施形態では、電圧変動抑制素子としてのキャパシタ１８１を接続経路１８に設けることで、その電極間電圧をＶＤＣ／２付近に維持し、インバータ１０の動作を安定化したが、キャパシタ１８１の代わりの電圧変動抑制素子としてダイオードを用いても同様の効果を得られる。図１０にその構成例を示す。このインバータ１０の接続経路１８には、低電位側のトランジスタの接続部分１８Ｌから高電位側のトランジスタの接続部分１８Ｈに向かう方向に電流を流す二つのダイオード１８２Ｌ、１８２Ｈが直列して設けられる。この二つのダイオード１８２Ｌ、１８２Ｈの接続部分１９は、高電位Ｖｄｄと低電位Ｖｓｓの中間電位（Ｖｄｄ－Ｖｓｓ）／２＝ＶＤＣ／２に接続される。中間電位が定電位に接続されているため、ダイオード１８２Ｌ、１８２Ｈは、高電位側の接続部分１８Ｈと低電位側の接続部分１８Ｌの間の電圧の変動を抑制する電圧変動抑制素子として機能する。
　実施形態では、各トランジスタ対が一つの高電位トランジスタと一つの低電位トランジスタで構成される例を説明したが、各トランジスタ対を構成する高電位トランジスタと低電位トランジスタはそれぞれ複数でもよい。複数の高電位トランジスタと複数の低電位トランジスタで対を構成する技術の一例として、モジュラーマルチレベルコンバータ（MMC: Modular Multilevel Converter）が知られている。これは、同一構成のセルと呼ばれる回路素子群を高電位側と低電位側で対になるように設けるものである。各セルは直列接続および／または並列接続された複数のトランジスタを含む。これらのトランジスタのスイッチング制御においてdi/dtがdv/dtよりも大きくなるように調整することで、実施形態で説明したものと同等のスイッチング損失の低減等の効果が得られる。
　なお、実施形態で説明した各装置の機能構成はハードウェア資源またはソフトウェア資源により、あるいはハードウェア資源とソフトウェア資源の協働により実現できる。ハードウェア資源としてプロセッサ、ＲＯＭ、ＲＡＭ、その他のＬＳＩを利用できる。ソフトウェア資源としてオペレーティングシステム、アプリケーション等のプログラムを利用できる。
　本明細書で開示した実施形態のうち、複数の機能が分散して設けられているものは、当該複数の機能の一部又は全部を集約して設けても良く、逆に複数の機能が集約して設けられているものを、当該複数の機能の一部又は全部が分散するように設けることができる。機能が集約されているか分散されているかにかかわらず、発明の目的を達成できるように構成されていればよい。
　本発明はインバータやコンバータの制御技術に関する。
　１　モータ装置、１０　インバータ、１１　高電位入力端子、１２　低電位入力端子、１３　出力端子、１４　第１のトランジスタ対、１５　第２のトランジスタ対、１６　第１のドライバ、１７　第２のドライバ、１８　接続経路、２０　モータ、３０　ドライバ、３２　オペアンプ、３３　ゲート抵抗、３４　ミラーキャパシタ、３５　キャパシタ、４０　補正装置、４１　目標電圧提供部、４２　電圧誤差算出部、４４　スイッチング時間補正部、１８１　キャパシタ、１８２　ダイオード。

Claims (12)

  1. 　高電位の高電位入力端子と低電位の低電位入力端子を含み、両入力端子の間で直流電力が入力される入力端子と、
    　交流電力を出力する出力端子と、
    　前記高電位入力端子側と前記出力端子側を接続する電流経路を有する高電位トランジスタと、前記低電位入力端子側と前記出力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対と、
    　前記高電位トランジスタおよび前記低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで前記直流電力を前記交流電力に変換するスイッチング制御を行うドライバとを備え、
    　前記ドライバは、前記各電流経路の電流を調整する電流調整素子および当該各電流経路の電圧を調整する電圧調整素子の少なくともいずれかを含み、
    　前記電流調整素子および前記電圧調整素子の少なくともいずれかは、前記スイッチング制御において、前記各電流経路の電流の時間変化率が、前記各電流経路の電圧の時間変化率よりも大きくなるように調整する
    　インバータ。
  2. 　前記電流調整素子は、前記スイッチング制御において、前記各電流経路の電流の時間変化率が略無限大になるように調整する
    　請求項１に記載のインバータ。
  3. 　前記トランジスタ対は、ｎを２以上の整数として、前記出力端子から前記高電位入力端子に向かって直列に接続された第１～ｎの高電位トランジスタ、および、前記出力端子から前記低電位入力端子に向かって直列に接続された第１～ｎの低電位トランジスタによって構成される第１～ｎのトランジスタ対を含み、
    　前記ドライバは、前記第１～ｎのトランジスタ対に対して前記スイッチング制御を行う第１～ｎのドライバを含み、
    　隣接するトランジスタ対の高電位側の接続部分と低電位側の接続部分を相互に接続する第１～ｎ－１の接続経路と、
    　前記各接続経路に設けられ、前記高電位側の接続部分と前記低電位側の接続部分の間の電圧の変動を抑制する第１～ｎ－１の電圧変動抑制素子とを備え、
    　隣接するトランジスタ対の前記スイッチング制御は所定時間ずれたタイミングで行われる
    　請求項１または２に記載のインバータ。
  4. 　前記各トランジスタ対の前記スイッチング制御のタイミングは、前記出力端子から遠い側のトランジスタ対ほど早い
    　請求項３に記載のインバータ。
  5. 　前記所定時間は、前記スイッチング制御において、前記トランジスタ対を構成する前記高電位トランジスタおよび前記低電位トランジスタのそれぞれの電流経路の電圧スイッチングの過渡時間である
    　請求項３または４に記載のインバータ。
  6. 　前記電圧変動抑制素子はキャパシタである
    　請求項３から５のいずれかに記載のインバータ。
  7. 　前記キャパシタの目標電圧を提供する目標電圧提供部と、
    　前記キャパシタの測定電圧の前記目標電圧からの誤差を算出する電圧誤差算出部と、
    　前記誤差に基づき、前記隣接するトランジスタ対の少なくともいずれかを構成する前記高電位トランジスタおよび前記低電位トランジスタのそれぞれの電流経路の電圧スイッチングの過渡時間を補正するスイッチング時間補正部と
    　を備える請求項６に記載のインバータ。
  8. 　前記電圧変動抑制素子は、前記低電位側の接続部分から前記高電位側の接続部分に向かう方向に電流を流す直列接続された二つのダイオードであり、
    　前記二つのダイオードの接続部分は、前記高電位と前記低電位の中間電位に接続される
    　請求項３から５のいずれかに記載のインバータ。
  9. 　高電位の高電位出力端子と低電位の低電位出力端子を含み、両出力端子の間で直流電力を出力する出力端子と、
    　交流電力が入力される入力端子と、
    　前記高電位出力端子側と前記入力端子側を接続する電流経路を有する高電位トランジスタと、前記低電位出力端子側と前記入力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対と、
    　前記高電位トランジスタおよび前記低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで前記交流電力を前記直流電力に変換するスイッチング制御を行うドライバとを備え、
    　前記ドライバは、前記各電流経路の電流を調整する電流調整素子および当該各電流経路の電圧を調整する電圧調整素子の少なくともいずれかを含み、
    　前記電流調整素子および前記電圧調整素子の少なくともいずれかは、前記スイッチング制御において、前記各電流経路の電流の時間変化率が、前記各電流経路の電圧の時間変化率よりも大きくなるように調整する
    　コンバータ。
  10. 　互いに位相が異なる多相の交流電力で駆動されるモータと、
    　前記各相の交流電力を生成する複数のインバータとを備え、
    　前記各インバータは、
    　高電位の高電位入力端子と低電位の低電位入力端子を含み、両入力端子の間で直流電力が入力される入力端子と、
    　前記交流電力を出力する出力端子と、
    　前記高電位入力端子側と前記出力端子側を接続する電流経路を有する高電位トランジスタと、前記低電位入力端子側と前記出力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対と、
    　前記高電位トランジスタおよび前記低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで前記直流電力を前記交流電力に変換するスイッチング制御を行うドライバとを備え、
    　前記ドライバは、前記各電流経路の電流を調整する電流調整素子および当該各電流経路の電圧を調整する電圧調整素子の少なくともいずれかを含み、
    　前記電流調整素子および前記電圧調整素子の少なくともいずれかは、前記スイッチング制御において、前記各電流経路の電流の時間変化率が、前記各電流経路の電圧の時間変化率よりも大きくなるように調整する
    　駆動装置。
  11. 　高電位の高電位入力端子と低電位の低電位入力端子を含み、両入力端子の間で直流電力が入力される入力端子と、
    　交流電力を出力する出力端子と、
    　前記高電位入力端子側と前記出力端子側を接続する電流経路を有する高電位トランジスタと、前記低電位入力端子側と前記出力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対と
    　を備えるインバータの制御方法であって、
    　前記高電位トランジスタおよび前記低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで前記直流電力を前記交流電力に変換するスイッチング制御ステップを備え、
    　前記スイッチング制御において、前記各電流経路の電流の時間変化率が、前記各電流経路の電圧の時間変化率よりも大きくなるように調整する
    　インバータの制御方法。
  12. 　高電位の高電位入力端子と低電位の低電位入力端子を含み、両入力端子の間で直流電力が入力される入力端子と、
    　交流電力を出力する出力端子と、
    　前記高電位入力端子側と前記出力端子側を接続する電流経路を有する高電位トランジスタと、前記低電位入力端子側と前記出力端子側を接続する電流経路を有する低電位トランジスタを備えるトランジスタ対と
    　を備えるインバータの制御プログラムであって、
    　前記高電位トランジスタおよび前記低電位トランジスタのそれぞれに制御信号を入力し、それぞれの電流経路の導通状態を互いに相補的に切り替えることで前記直流電力を前記交流電力に変換するスイッチング制御ステップをコンピュータに実行させ、
    　前記スイッチング制御において、前記各電流経路の電流の時間変化率が、前記各電流経路の電圧の時間変化率よりも大きくなるように調整する
    　インバータの制御プログラム。
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