WO2022153663A1 - 表示装置 - Google Patents

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WO2022153663A1
WO2022153663A1 PCT/JP2021/042291 JP2021042291W WO2022153663A1 WO 2022153663 A1 WO2022153663 A1 WO 2022153663A1 JP 2021042291 W JP2021042291 W JP 2021042291W WO 2022153663 A1 WO2022153663 A1 WO 2022153663A1
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region
substrate
liquid crystal
display
pixel
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PCT/JP2021/042291
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龍法 村本
謙太朗 河合
善英 大植
健太郎 奥山
天風 中村
孝次 北村
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株式会社ジャパンディスプレイ
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    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement

Definitions

  • An embodiment of the present invention relates to a display device.
  • a liquid crystal layer having a first translucent substrate, a second translucent substrate, a polymer-dispersed liquid crystal display enclosed between the first translucent substrate and the second translucent substrate, and a liquid crystal layer.
  • a display device including a first translucent substrate and at least one light emitting unit arranged to face at least one side surface of the second translucent substrate is described.
  • An object of the embodiment is to provide a display device capable of suppressing deterioration of display quality.
  • the display device includes a first substrate including a first transparent substrate, a plurality of pixel electrodes arranged on the first transparent substrate, a second transparent substrate having a side surface, and the plurality of pixel electrodes.
  • a second substrate having a common electrode facing each other, a seal formed in a rectangular frame shape and adhering the first substrate and the second substrate, and the first substrate and the second substrate.
  • a liquid crystal layer surrounded by a seal and containing a polymer-dispersed liquid crystal display and a light emitting module arranged along the side surface thereof are provided, and the seal sandwiches the first portion along the side surface and the liquid crystal layer.
  • the liquid crystal layer has a second portion facing the first portion, an injection port formed in the second portion, and a filler filled in the injection port, and the liquid crystal layer has an image in a plan view. Is arranged over a display area for displaying, a first area between the display area and the first portion, and a second area between the display area and the second portion, and the first The first width of the region is larger than the width of the second region.
  • the embodiment it is possible to provide a display device capable of suppressing deterioration of display quality.
  • FIG. 1 is a plan view showing an example of the display device DSP of the embodiment.
  • FIG. 2 is a plan view of a region including the first region A1 shown in FIG.
  • FIG. 3 is a plan view of a region including the second region A2 shown in FIG.
  • FIG. 4 is a plan view of a region including the third region A3 and the fourth region A4 shown in FIG.
  • FIG. 5 is a plan view showing an example of the pixel PX.
  • FIG. 6 is a plan view showing an example of the first pixel electrode PE1 arranged in the pixel PX shown in FIG.
  • FIG. 7 is a plan view showing an example of the switching element SW shown in FIG.
  • FIG. 8 is a cross-sectional view showing an example of the first substrate SUB1 along the line AB shown in FIG.
  • FIG. 9 is a cross-sectional view showing an example of the first substrate SUB1 along the CD line shown in FIG. 7.
  • FIG. 10 is a plan view showing an example of the dummy pixel DP.
  • FIG. 11 is a plan view showing an example of the second pixel electrode PE2 arranged in the dummy pixel DP shown in FIG.
  • FIG. 12 is a cross-sectional view of the first substrate SUB1 including the contact hole CH11 shown in FIG.
  • FIG. 13 is a perspective view showing an example of the light emitting module 100 shown in FIG.
  • FIG. 14 is a perspective view showing a state in which the light emitting module 100 shown in FIG. 13 is arranged on the display panel PNL.
  • FIG. 15 is a plan view showing the state of propagation of the light emitted from the light emitting element 110.
  • FIG. 16 is a cross-sectional view of the display device DSP.
  • FIG. 1 is a plan view showing an example of the display device DSP of the present embodiment.
  • the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
  • the first direction X and the second direction Y correspond to the directions parallel to the main surface of the substrate constituting the display device DSP, and the third direction Z corresponds to the thickness direction of the display device DSP.
  • viewing the XY plane defined by the first direction X and the second direction Y is referred to as a plan view.
  • the display device DSP includes a display panel PNL, a wiring board 1, an IC chip 2, and a light emitting module 100.
  • the display panel PNL includes a first substrate SUB1, a second substrate SUB2, a liquid crystal layer LC including a polymer-dispersed liquid crystal, and a seal SE.
  • the first substrate SUB1 and the second substrate SUB2 are formed in a flat plate shape along an XY plane.
  • the first substrate SUB1 and the second substrate SUB2 are superimposed in a plan view.
  • the region on which the first substrate SUB1 and the second substrate SUB2 overlap includes a display region DA for displaying an image.
  • the first substrate SUB1 includes a first transparent substrate 10
  • the second substrate SUB2 includes a second transparent substrate 20.
  • the first transparent substrate 10 has side surfaces 101 and 102 along the first direction X and side surfaces 103 and 104 along the second direction Y.
  • the second transparent substrate 20 has side surfaces 201 and 202 along the first direction X and side surfaces 203 and 204 along the second direction Y.
  • the side surfaces 102 and 202, the side surfaces 103 and 203, and the side surfaces 104 and 204 are superposed, respectively, but they are not necessarily superposed.
  • the side surface 201 does not overlap the side surface 101 and is located between the side surface 101 and the display area DA.
  • the first substrate SUB1 has an extension portion Ex between the side surface 101 and the side surface 201. That is, the extension portion Ex corresponds to a portion of the first substrate SUB1 that extends in the second direction Y from the portion that overlaps with the second substrate SUB2, and does not overlap with the second substrate SUB2.
  • the display panel PNL is formed in a rectangular shape extending in the first direction X. That is, the side surfaces 101 and 102 and the side surfaces 201 and 202 are side surfaces along the long side of the display panel PNL, and the side surfaces 103 and 104 and the side surfaces 203 and 204 are along the short side of the display panel PNL.
  • the display panel PNL may be formed in a rectangular shape extending in the second direction Y, in a square shape, in another polygonal shape, or in another shape such as a circular shape or an elliptical shape. It may be formed into a shape.
  • the wiring board 1 and the IC chip 2 are mounted on the extension portion Ex.
  • the wiring board 1 is, for example, a bendable flexible printed circuit board.
  • the IC chip 2 has a built-in display driver or the like that outputs a signal necessary for displaying an image, for example.
  • the IC chip 2 may be mounted on the wiring board 1.
  • a plurality of wiring boards 1 arranged in the first direction X are mounted on the display panel PNL, but a single wiring board 1 extending in the first direction X is mounted. May be good.
  • a plurality of IC chips 2 arranged in the first direction X are mounted on the display panel PNL, a single IC chip 2 extending in the first direction X may be mounted.
  • the light emitting module 100 is superposed on the extending portion Ex and arranged along the side surface 201 of the second transparent substrate 20 in a plan view.
  • the seal SE adheres the first substrate SUB1 and the second substrate SUB2. Further, the seal SE is formed in a rectangular frame shape, and surrounds the liquid crystal layer LC between the first substrate SUB1 and the second substrate SUB2. Such a seal SE faces the first portion SE1, the second portion SE2 facing the first portion SE1 with the liquid crystal layer LC interposed therebetween, the third portion SE3, and the third portion SE3 with the liquid crystal layer LC interposed therebetween. It has a fourth portion SE4 and the like.
  • the first portion SE1 and the second portion SE2 extend along the first direction X.
  • the third portion SE3 and the fourth portion SE4 extend along the second direction Y and connect the first portion SE1 and the second portion SE2.
  • the seal SE has an injection port SI formed in the second portion SE2 and a filler SF filled in the injection port SI.
  • the inlet SI is a liquid crystal inlet for injecting a liquid crystal material.
  • the liquid crystal layer LC is held between the first substrate SUB1 and the second substrate SUB2. Such a liquid crystal layer LC is arranged in the display region DA in a plan view. Further, the liquid crystal layer LC is a non-display region around the display region DA, that is, a first region A1 between the display region DA and the first portion SE1, and a second region between the display region DA and the second portion SE2. It is arranged over the region A2, the third region A3 between the display region DA and the third portion SE3, and the fourth region A4 between the display region DA and the fourth portion SE4.
  • the first region A1 is formed wider than any of the second region A2, the third region A3, and the fourth region A4. That is, the first region A1 has a width (first width) W1 between the first portion SE1 and the display region DA along the second direction Y, and the second region A2 has the second portion SE2 and the display region DA. Has a width (second width) W2 along the second direction Y between the third region A3 and a width (third) along the first direction X between the third portion SE3 and the display area DA.
  • the fourth region A4 has a width (fourth width) W4 along the first direction X between the fourth portion SE4 and the display region DA.
  • the first width W1 is larger than the second width W2 (W1> W2). Further, the first width W1 is larger than any of the third width W3 and the fourth width W4 (W1> W3, W1> W4).
  • the liquid crystal layer LC contains a polymer 31 and a liquid crystal molecule 32.
  • the polymer 31 is a liquid crystal polymer.
  • the polymer 31 is formed in a streak extending along the first direction X and is aligned in the second direction Y.
  • the liquid crystal molecules 32 are dispersed in the gaps of the polymer 31, and the long axis thereof is oriented along the first direction X.
  • Each of the polymer 31 and the liquid crystal molecule 32 has optical anisotropy or refractive index anisotropy.
  • the responsiveness of the polymer 31 to the electric field is lower than the responsiveness of the liquid crystal molecule 32 to the electric field.
  • the orientation direction of the polymer 31 hardly changes regardless of the presence or absence of an electric field.
  • the orientation direction of the liquid crystal molecules 32 changes according to the electric field when a voltage higher than the threshold value is applied to the liquid crystal layer LC.
  • the optical axes of the polymer 31 and the liquid crystal molecules 32 are substantially parallel to each other, and the light incident on the liquid crystal layer LC almost all of the liquid crystal layer LC.
  • Transparent transparent state.
  • the orientation direction of the liquid crystal molecules 32 changes, and the optical axes of the polymer 31 and the liquid crystal molecules 32 intersect with each other. Therefore, the light incident on the liquid crystal layer LC is scattered in the liquid crystal layer LC (scattered state).
  • FIG. 2 is a plan view of a region including the first region A1 shown in FIG.
  • the light emitting module 100 includes a plurality of light emitting elements 110 and a light guide body 120.
  • the plurality of light emitting elements 110 are arranged along the first direction X.
  • the light guide body 120 is formed in the shape of an extended rod in the first direction X.
  • the light guide body 120 is located between the first portion SE1 of the seal and the light emitting element 110.
  • the display area DA includes a plurality of pixels PX arranged in a matrix in the first direction X and the second direction Y.
  • the first region A1 includes a plurality of dummy pixel DPs arranged in a matrix in the first direction X and the second direction Y. These pixel PX and dummy pixel DP are shown by dotted lines in the figure. Further, each of the pixel PX and the dummy pixel DP includes a pixel electrode PE shown by a solid square in the figure.
  • the pixel electrode included in each pixel PX is referred to as a first pixel electrode PE1
  • the pixel electrode included in the dummy pixel DP is referred to as a second pixel electrode PE2.
  • 5 to 20 dummy pixel DPs are arranged between the first portion SE1 and the display region DA along the second direction Y.
  • the first width W1 of the first region A1 can be defined as the length between the first pixel electrode PE1 and the first portion SE1 of the outermost pixel PXE in the display region DA.
  • each pixel PX includes a switching element SW.
  • the switching element SW is composed of, for example, a thin film transistor (TFT), and is electrically connected to the scanning line G and the signal line S.
  • the scanning line G is electrically connected to the switching element SW in each of the pixels PX arranged in the first direction X.
  • the signal line S is electrically connected to the switching element SW in each of the pixels PX arranged in the second direction Y.
  • the first pixel electrode PE1 is electrically connected to the switching element SW.
  • the common electrode CE and the feeder line CL are arranged over the display area DA and the first area A1.
  • a predetermined voltage Vcom is applied to the common electrode CE.
  • a voltage having the same potential as the common electrode CE is applied to the feeder line CL.
  • Each of the first pixel electrodes PE1 faces the common electrode CE in the third direction Z.
  • the liquid crystal layer LC (particularly, the liquid crystal molecules 32) is driven by an electric field generated between the first pixel electrode PE1 and the common electrode CE.
  • the capacitance CS is formed, for example, between the feeder line CL and the first pixel electrode PE1.
  • the second pixel electrode PE2 is electrically connected to the feeder line CL.
  • Each of the second pixel electrodes PE2 faces the common electrode CE in the third direction Z.
  • the potential of the second pixel electrode PE2 is the same as the potential of the common electrode CE, an electric field for driving the liquid crystal layer LC is not generated in the first region A1.
  • the scanning line G, the signal line S, the feeder line CL, the switching element SW, the first pixel electrode PE1 and the second pixel electrode PE2 are provided on the first substrate SUB1, and the common electrode CE is the first. 2 It is provided on the substrate SUB2.
  • FIG. 3 is a plan view of a region including the second region A2 shown in FIG. A dummy pixel DP like the first region A1 is not arranged in the second region A2. That is, no pixel electrode is arranged between the first pixel electrode PE1 of the outermost pixel PXE in the display area DA and the second portion SE2 of the seal.
  • the second width W2 of the second region A2 can be defined as the length between the first pixel electrode PE1 and the second portion SE2 of the outermost pixel PXE in the display region DA.
  • FIG. 4 is a plan view of a region including the third region A3 and the fourth region A4 shown in FIG. Dummy pixel DP like the first region A1 is not arranged in the third region A3 and the fourth region A4. That is, in the display area DA, between the first pixel electrode PE1 of the outermost pixel PXE on the left side of the figure and the third portion SE3 of the seal, and the first pixel electrode of the outermost pixel PXE on the right side of the figure. No pixel electrode is arranged between PE1 and the fourth portion SE4 of the seal.
  • the third width W3 of the third region A3 can be defined as the length between the first pixel electrode PE1 and the third portion SE3 of the outermost pixel PXE in the display region DA.
  • the fourth width W4 of the fourth region A4 can be defined as the length between the first pixel electrode PE1 and the fourth portion SE4 of the outermost pixel PXE in the display region DA.
  • the plurality of scanning lines G extend along the first direction X in the display area DA, and are arranged in the second direction Y at intervals.
  • the odd-numbered scanning line GA among the plurality of scanning lines G is drawn out to the third region A3, and the even-numbered scanning line GB is drawn out to the fourth region A4.
  • FIG. 5 is a plan view showing an example of the pixel PX. Here, only a part of the configurations included in the first substrate SUB1 are shown.
  • the first substrate SUB1 includes a plurality of scanning lines G, a plurality of signal lines S, a switching element SW, a feeder line CL, a metal wire ML, and an insulating film IL.
  • the plurality of scanning lines G each extend in the first direction X.
  • Each of the plurality of signal lines S extends in the second direction Y and intersects the plurality of scanning lines G.
  • the pixel PX corresponds to a region defined by two adjacent scanning lines G and two adjacent signal lines S.
  • the switching element SW is arranged at the intersection of the scanning line G and the signal line S.
  • the insulating film IL is formed in a grid pattern that defines the opening OP in each pixel PX.
  • the insulating film IL is, for example, an organic insulating film.
  • the insulating film IL is superimposed on the scanning line G, the signal line S, and the switching element SW, respectively.
  • the drain electrode DE of the switching element SW extends to the opening OP.
  • the connection electrode CN1 is formed in an island shape, is located at the opening OP, and is electrically connected to one end of the drain electrode DE.
  • the feeder line CL is arranged on the insulating film IL and is formed in a grid pattern surrounding the pixel PX.
  • the feeder line CL is separated from the connection electrode CN1.
  • the opening OPC of the feeder line CL is superimposed on the opening OP of the insulating film IL.
  • the metal wire ML is arranged on the feeder line CL and is formed in a grid pattern surrounding the pixel PX.
  • the feeder line CL and the metal wire ML are superimposed on the scanning line G, the signal line S, and the switching element SW, respectively.
  • FIG. 6 is a plan view showing an example of the first pixel electrode PE1 arranged in the pixel PX shown in FIG.
  • the first pixel electrode PE1 indicated by the alternate long and short dash line is superimposed on the opening OPC of the feeder line CL. Further, the peripheral edge of the first pixel electrode PE1 is superimposed on the feeder line CL.
  • An insulating film is interposed between the first pixel electrode PE1 and the feeder line CL, and the capacitance CS shown in FIG. 2 is formed between the peripheral edge of the first pixel electrode PE1 and the feeder line CL. ..
  • the first pixel electrode PE1 is superimposed on the connection electrode CN1 in the opening OPC.
  • a contact hole CH1 is formed in the insulating film interposed between the first pixel electrode PE1 and the connection electrode CN1.
  • the first pixel electrode PE1 is in contact with the connection electrode CN1 in the contact hole CH1.
  • the first pixel electrode PE1 is electrically connected to the switching element SW.
  • FIG. 6 shows a light-shielding layer BM provided on the second substrate SUB2 with a dotted line.
  • the light-shielding layer BM is formed in a grid pattern and is superimposed on the feeder line CL, the switching element SW, the connection electrode CN1, and the like in a plan view.
  • the light-shielding layer BM is also superimposed on the scanning line G, the signal line S, and the metal line ML shown in FIG.
  • the light-shielding layer BM has an opening AP1 that overlaps with the first pixel electrode PE1 in a plan view.
  • FIG. 7 is a plan view showing an example of the switching element SW shown in FIG.
  • the switching element SW includes a semiconductor SC, a gate electrode GE integrated with the scanning line G, a source electrode SO integrated with the signal line S, a drain electrode DE, and an auxiliary gate electrode AG.
  • the feeder line CL indicated by the alternate long and short dash line is superimposed on the switching element SW.
  • the semiconductor SC is, for example, an oxide semiconductor, but may be polycrystalline silicon or amorphous silicon.
  • the three semiconductor SCs are superimposed on the gate electrode GE and are arranged along the second direction Y at intervals.
  • the auxiliary gate electrode AG is superimposed on the gate electrode GE and the semiconductor SC. Further, the auxiliary gate electrode AG is superimposed on the scanning line G.
  • a connection electrode CN2 is interposed between the scanning line G and the auxiliary gate electrode AG.
  • a contact hole CH21 is formed in the insulating film interposed between the scanning line G and the connection electrode CN2.
  • the connection electrode CN2 is in contact with the scanning line G in the contact hole CH21.
  • a contact hole CH22 is formed in the insulating film interposed between the connection electrode CN2 and the auxiliary gate electrode AG.
  • the auxiliary gate electrode AG is in contact with the connection electrode CN2 in the contact hole CH22. As a result, the auxiliary gate electrode AG is electrically connected to the scanning line G in the same manner as the gate electrode GE.
  • the source electrode SO and the drain electrode DE are arranged along the first direction X at intervals.
  • the source electrode SO is in contact with one end side of each of the semiconductor SCs.
  • the drain electrode DE is in contact with the other end side of each of the semiconductor SCs.
  • connection electrode CN3 One end of the drain electrode DE is superimposed on the connection electrode CN3.
  • a contact hole CH3 is formed in the insulating film interposed between the drain electrode DE and the connection electrode CN3.
  • the drain electrode DE is in contact with the connection electrode CN3 in the contact hole CH3.
  • the connecting electrode CN1 indicated by the alternate long and short dash line is in contact with the connecting electrode CN3.
  • the connection electrode CN1 is electrically connected to the switching element SW, and is electrically connected to the first pixel electrode PE1 shown in FIG. 6 in the contact hole CH1.
  • FIG. 8 is a cross-sectional view showing an example of the first substrate SUB1 along the line AB shown in FIG. 7.
  • the first substrate SUB1 includes a first transparent substrate 10, insulating films 11 to 13, insulating films IL, a switching element SW, a feeder line CL, a metal wire ML, and a first pixel electrode PE1. There is.
  • the gate electrode GE integrated with the scanning line G is arranged on the first transparent substrate 10.
  • the insulating film 11 covers the first transparent substrate 10 and the gate electrode GE.
  • the semiconductor SC is arranged on the insulating film 11 and is located directly above the gate electrode GE.
  • the source electrode SO and the drain electrode DE integrated with the signal line S are arranged on the insulating film 11 and are in contact with the semiconductor SC, respectively. These source electrode SO and drain electrode DE are made of the same material.
  • the insulating film 12 covers the insulating film 11, the source electrode SO, and the drain electrode DE. Further, the insulating film 12 is in contact with the semiconductor SC between the source electrode SO and the drain electrode DE.
  • the auxiliary gate electrode AG is arranged on the insulating film 12 and is located directly above the gate electrode GE and the semiconductor SC.
  • the connection electrode CN3 is arranged on the insulating film 12 and is in contact with the drain electrode DE in the contact hole CH3 formed in the insulating film 12.
  • the auxiliary gate electrode AG and the connection electrode CN3 are made of the same material.
  • the insulating film IL covers the auxiliary gate electrode AG.
  • the connection electrode CN3 is located at the opening OP and is exposed from the insulating film IL.
  • the feeder line CL is arranged on the insulating film IL.
  • the connection electrode CN1 is arranged on the connection electrode CN3 in the opening OP and is in contact with the connection electrode CN3.
  • the feeder line CL and the connection electrode CN1 are made of the same material.
  • the metal wire ML is arranged on the feeder line CL and is in contact with the feeder line CL.
  • the insulating film 13 covers the feeder line CL, the metal wire ML, and the connection electrode CN1. Further, the insulating film 13 is in contact with the insulating film 12 between the feeder line CL and the connection electrode CN1.
  • the first pixel electrode PE1 is arranged on the insulating film 13 and is in contact with the connection electrode CN1 in the contact hole CH1 formed in the insulating film 13. The peripheral edge of the first pixel electrode PE1 faces the feeder line CL and the metal wire ML via the insulating film 13.
  • the insulating films 11 to 13 are transparent inorganic insulating films such as silicon oxide, silicon nitride, and silicon oxynitride.
  • the insulating film IL is a transparent organic insulating film such as an acrylic resin.
  • the feeder line CL, the connection electrode CN1, and the first pixel electrode PE1 are transparent electrodes formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • FIG. 9 is a cross-sectional view showing an example of the first substrate SUB1 along the CD line shown in FIG. 7.
  • the connection electrode CN2 is arranged on the insulating film 11 and is in contact with the scanning line G in the contact hole CH21 formed in the insulating film 11.
  • the connection electrode CN2 is made of the same material as the source electrode SO and the drain electrode DE.
  • the insulating film 12 covers the insulating film 11, the connection electrode CN2, the source electrode SO, and the drain electrode DE.
  • the auxiliary gate electrode AG is arranged on the insulating film 12 and is in contact with the connection electrode CN2 in the contact hole CH 22 formed in the insulating film 12.
  • FIG. 10 is a plan view showing an example of the dummy pixel DP.
  • the feeder line CL is arranged on the insulating film IL and is formed in a grid pattern surrounding the dummy pixel DP.
  • the metal wire ML is arranged on the feeder line CL and is formed in a grid pattern surrounding the dummy pixel DP.
  • the feeder line CL and the metal wire ML are superimposed on the scanning line G, the signal line S, and the switching element SW, respectively.
  • the dummy pixel DP shown in FIG. 10 is different from the pixel PX shown in FIG. 5 in that the feeder line CL has a protruding portion CLP protruding from the opening OP. That is, in the dummy pixel DP, the island-shaped connection electrode CN1 electrically connected to the switching element SW does not exist.
  • FIG. 11 is a plan view showing an example of the second pixel electrode PE2 arranged in the dummy pixel DP shown in FIG.
  • the second pixel electrode PE2 shown by the alternate long and short dash line is superimposed on the opening OPC of the feeder line CL. Further, the second pixel electrode PE2 is superimposed on the protruding portion CLP of the feeder line CL.
  • a contact hole CH11 is formed in the insulating film interposed between the second pixel electrode PE2 and the protruding portion CLP. The second pixel electrode PE2 is in contact with the protruding portion CLP in the contact hole CH11. As a result, the second pixel electrode PE2 is not electrically connected to the switching element SW, but is electrically connected to the feeder line CL.
  • FIG. 11 shows a light-shielding layer BM provided on the second substrate SUB2 with a dotted line.
  • the light-shielding layer BM is formed in a grid pattern surrounding the dummy pixel DP, and is superimposed on the feeder line CL or the like including the protruding portion CLP in a plan view.
  • the light-shielding layer BM has an opening AP2 that overlaps with the second pixel electrode PE2 in a plan view.
  • the area of the opening AP2 is equivalent to the area of the opening AP1.
  • FIG. 12 is a cross-sectional view of the first substrate SUB1 including the contact hole CH11 shown in FIG.
  • the switching element SW is also arranged in the dummy pixel DP, but the switching element SW may be omitted.
  • the drain electrode DE extends to just below the protruding portion CLP formed integrally with the feeder line CL, the drain electrode DE may be omitted.
  • the protruding portion CLP is in contact with the connection electrode CN3, the connection electrode CN3 may be omitted.
  • the insulating film 13 covers the protruding portion CLP.
  • the second pixel electrode PE2 is arranged on the insulating film 13 and is in contact with the protruding portion CLP in the contact hole CH11 formed in the insulating film 13.
  • FIG. 13 is a perspective view showing an example of the light emitting module 100 shown in FIG.
  • the light emitting module 100 includes a wiring board F, an adhesive layer AD1, a plurality of light emitting elements 110, and a light guide body (prism lens) 120.
  • the wiring board F is, for example, a bendable flexible printed circuit board.
  • the plurality of light emitting elements 110 are arranged at intervals along the first direction X and are electrically connected to the wiring board F.
  • the light emitting element 110 is, for example, a white light source that emits white light.
  • the light guide body 120 is made of resin, for example, is formed in a transparent rod shape, and extends along the first direction X.
  • the light guide body 120 is adhered to the wiring board F by the adhesive layer AD1.
  • the plurality of light emitting elements 110 face the light guide body 120 in the second direction Y.
  • FIG. 14 is a perspective view showing a state in which the light emitting module 100 shown in FIG. 13 is arranged on the display panel PNL.
  • the light emitting element 110 is shown by a solid line
  • the light guide body 120 is shown by a dotted line
  • the display panel PNL is shown by a alternate long and short dash line
  • the other members are not shown.
  • the light emitting module 100 is arranged in the extension portion Ex.
  • the light guide body 120 is arranged between the light emitting element 110 and the side surface 201.
  • the light emitting element 110 has a light emitting unit EM facing the light guide body 120.
  • the light emitted from the light emitting unit EM of each light emitting element 110 is incident on the light guide body 120.
  • the light incident on the light guide body 120 is appropriately diffused in the light guide body 120 and is incident on the display panel PNL from the side surface 201.
  • FIG. 15 is a plan view showing the state of propagation of the light emitted from the light emitting element 110.
  • the light emitted from the adjacent light emitting elements 110 is incident on the light guide body 120, appropriately diffused by the light guide body 120, and then incident on the display panel PNL.
  • the light from the adjacent light emitting element 110 is not sufficiently mixed, and a difference in brightness is likely to occur.
  • the first width W1 of the first region A1 is set to have a size sufficient to mix the light from the adjacent light emitting elements 110. Therefore, in the display area DA, streak-like display unevenness due to light and darkness can be suppressed, and deterioration of display quality can be suppressed.
  • the liquid crystal material injected from the injection port SI becomes less fluid as the distance from the injection port SI decreases, and it may be difficult to spread to the region in contact with the seal SE. Therefore, the diffusivity of the incident light differs between the region near the injection port SI and the region away from the injection port SI, which may be visually recognized as unevenness.
  • the injection port SI is formed on the side opposite to the side on which the light emitting module 100 is arranged, with the display area DA interposed therebetween. Moreover, of the non-display regions where the liquid crystal layer LC is arranged, the first region A1 on the side opposite to the injection port SI is formed wider than the second region A2 in the vicinity of the injection port SI. Therefore, even if the liquid crystal material is difficult to spread in the first region A1, display unevenness of the image displayed in the display region DA can be suppressed, and deterioration of display quality can be suppressed.
  • a dummy pixel DP configured in the same manner as the pixel PX of the display area DA is arranged, and moreover, it is arranged in the first pixel electrode PE1 and the dummy pixel DP arranged in the pixel PX.
  • the second pixel electrode PE2 faces the openings AP1 and AP2 of the light-shielding layer BM, respectively. Therefore, even in the dummy pixel DP, light is transmitted in the same manner as the pixel PX, the transparency of the display panel PNL can be improved, and the appearance of the dummy pixel DP and the pixel PX can be made uniform.
  • FIG. 16 is a cross-sectional view of the display device DSP. As for the display panel PNL, only the main part is shown in a simplified manner.
  • the first pixel electrode PE1 in the display region DA and the second pixel electrode PE2 in the first region A1 are covered with the alignment film AL1.
  • the light-shielding layer BM having the openings AP1 and AP2 is arranged on the inner surface 20A of the second transparent substrate 20.
  • the opening AP1 faces the first pixel electrode PE1 in the third direction Z
  • the opening AP2 faces the second pixel electrode PE2 in the third direction Z.
  • the common electrode CE is arranged over the display region DA and the first region A1 and faces the first pixel electrode PE1 and the second pixel electrode PE2 in the third direction Z.
  • the common electrode CE is covered with the alignment film AL2.
  • the display panel PNL includes a third transparent substrate 30 in addition to the first substrate SUB1 and the second substrate SUB2.
  • the inner surface 30A of the third transparent substrate 30 faces the outer surface 20B of the second transparent substrate 20 in the third direction Z.
  • the adhesive layer AD adheres the second transparent substrate 20 and the third transparent substrate 30.
  • the third transparent substrate 30 is, for example, a glass substrate, but may be an insulating substrate such as a plastic substrate.
  • the third transparent substrate 30 has a refractive index equivalent to that of the first transparent substrate 10 and the second transparent substrate 20.
  • the adhesive layer AD has a refractive index equivalent to that of each of the second transparent substrate 20 and the third transparent substrate 30.
  • the side surface 301 of the third transparent substrate 30 is located directly above the side surface 201 of the second transparent substrate 20.
  • the light emitting element 110 of the light emitting module 100 is provided between the first substrate SUB1 and the wiring board F in the third direction Z.
  • the light guide body 120 is provided between the light emitting element 110 and the side surface 201 and between the light emitting element 110 and the side surface 301 in the second direction Y.
  • the light guide body 120 is adhered to the wiring board F by the adhesive layer AD1 and is adhered to the first substrate SUB1 by the adhesive layer AD2.
  • the light emitting element 110 emits light L1 toward the light guide body 120.
  • the light L1 emitted from the light emitting element 110 propagates along the direction of the arrow indicating the second direction Y, passes through the light guide body 120, is incident on the second transparent substrate 20 from the side surface 201, and is incident on the second transparent substrate 20 from the side surface 301. 3 It is incident on the transparent substrate 30.
  • the light L1 incident on the second transparent substrate 20 and the third transparent substrate 30 propagates inside the display panel PNL while being repeatedly reflected.
  • Each pixel PX in the display area DA can switch between a state in which a voltage is not applied to the liquid crystal layer LC (transparent state) and a state in which a voltage is applied to the liquid crystal layer LC (scattering state).
  • the dummy pixel DP in the first region A1 is held in a state in which no voltage is applied to the liquid crystal layer LC (transparent state).
  • Such a display device DSP can be observed from the outer surface 10A side of the first transparent substrate 10 and also from the outer surface 30B side of the third transparent substrate 30. Further, the background of the display device DSP can be observed via the display device DSP regardless of whether the display device DSP is observed from the outer surface 10A side or the outer surface 30B side.
  • DSP ... Display device PNL ... Display panel DA ... Display area PX ... Pixel A1 ... 1st area DP ... Dummy pixel A2 ... 2nd area SUB1 ... 1st substrate 10 ... 1st transparent substrate PE1 ... 1st pixel electrode PE2 ... 2nd Pixel electrode CL ... Feed line SW ... Switching element SUB2 ... Second substrate 20 ... Second transparent substrate CE ... Common electrode LC ... Liquid crystal layer 30 ... Third transparent substrate 100 ... Light emitting module 110 ... Light emitting element

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Abstract

実施形態の目的は、表示品位の低下を抑制することが可能な表示装置を提供することにある。　実施形態によれば、表示装置は、第１透明基板と、複数の画素電極と、を備えた第１基板と、側面を有する第２透明基板と、共通電極と、を備えた第２基板と、矩形枠状に形成され第１基板及び第２基板を接着するシールと、第１基板と第２基板との間においてシールによって囲まれ高分子分散型液晶を含む液晶層と、側面に沿って配置された発光モジュールと、を備え、シールは、側面に沿った第１部分と、液晶層を挟んで第１部分に対向する第２部分と、第２部分に形成された注入口と、注入口に充填された充填材と、を有し、平面視において、液晶層は、画像を表示する表示領域と、表示領域と第１部分との間の第１領域と、表示領域と第２部分との間の第２領域と、に亘って配置され、第１領域の第１幅は、第２領域の幅より大きい。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　近年、入射光を散乱する散乱状態と入射光を透過する透明状態とを切り替え可能な高分子分散型液晶を用いた装置が種々提案されている。一例では、第１透光性基板と、第２透光性基板と、第１透光性基板と第２透光性基板との間に封入される高分子分散型液晶を有する液晶層と、第１透光性基板及び第２透光性基板の少なくとも１つの側面に対向して配置される少なくとも１つの発光部とを備える表示装置が記載されている。
特開２０１８－０２１９７４号公報 特開２０２０－０９１４００号公報
　実施形態の目的は、表示品位の低下を抑制することが可能な表示装置を提供することにある。
　一実施形態によれば、
　表示装置は、第１透明基板と、前記第１透明基板の上に配置された複数の画素電極と、を備えた第１基板と、側面を有する第２透明基板と、前記複数の画素電極に対向する共通電極と、を備えた第２基板と、矩形枠状に形成され、前記第１基板及び前記第２基板を接着するシールと、前記第１基板と前記第２基板との間において前記シールによって囲まれ、高分子分散型液晶を含む液晶層と、前記側面に沿って配置された発光モジュールと、を備え、前記シールは、前記側面に沿った第１部分と、前記液晶層を挟んで前記第１部分に対向する第２部分と、前記第２部分に形成された注入口と、前記注入口に充填された充填材と、を有し、平面視において、前記液晶層は、画像を表示する表示領域と、前記表示領域と前記第１部分との間の第１領域と、前記表示領域と前記第２部分との間の第２領域と、に亘って配置され、前記第１領域の第１幅は、前記第２領域の幅より大きい。
　実施形態によれば、表示品位の低下を抑制することが可能な表示装置を提供することができる。
図１は、実施形態の表示装置ＤＳＰの一例を示す平面図である。 図２は、図１に示した第１領域Ａ１を含む領域の平面図である。 図３は、図１に示した第２領域Ａ２を含む領域の平面図である。 図４は、図１に示した第３領域Ａ３及び第４領域Ａ４を含む領域の平面図である。 図５は、画素ＰＸの一例を示す平面図である。 図６は、図５に示した画素ＰＸに配置される第１画素電極ＰＥ１の一例を示す平面図である。 図７は、図６に示したスイッチング素子ＳＷの一例を示す平面図である。 図８は、図７に示したＡ－Ｂ線に沿った第１基板ＳＵＢ１の一例を示す断面図である。 図９は、図７に示したＣ－Ｄ線に沿った第１基板ＳＵＢ１の一例を示す断面図である。 図１０は、ダミー画素ＤＰの一例を示す平面図である。 図１１は、図１０に示したダミー画素ＤＰに配置される第２画素電極ＰＥ２の一例を示す平面図である。 図１２は、図１１に示したコンタクトホールＣＨ１１を含む第１基板ＳＵＢ１の断面図である。 図１３は、図１に示した発光モジュール１００の一例を示す斜視図である。 図１４は、図１３に示した発光モジュール１００が表示パネルＰＮＬに配置された状態を示す斜視図である。 図１５は、発光素子１１０から出射された光の伝播の様子を示す平面図である。 図１６は、表示装置ＤＳＰの断面図である。
　以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本実施形態においては、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面を見ることを平面視という。
　表示装置ＤＳＰは、表示パネルＰＮＬと、配線基板１と、ＩＣチップ２と、発光モジュール１００と、を備えている。
　表示パネルＰＮＬは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、高分子分散型液晶を含む液晶層ＬＣと、シールＳＥと、を備えている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、Ｘ－Ｙ平面に沿った平板状に形成されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、平面視において重畳している。第１基板ＳＵＢ１及び第２基板ＳＵＢ２が重畳する領域は、画像を表示する表示領域ＤＡを含んでいる。
　第１基板ＳＵＢ１は第１透明基板１０を備え、第２基板ＳＵＢ２は第２透明基板２０を備えている。第１透明基板１０は、第１方向Ｘに沿った側面１０１及び１０２と、第２方向Ｙに沿った側面１０３及び１０４と、を有している。第２透明基板２０は、第１方向Ｘに沿った側面２０１及び２０２と、第２方向Ｙに沿った側面２０３及び２０４と、を有している。
　図１に示す例では、平面視において、側面１０２及び２０２、側面１０３及び２０３、及び、側面１０４及び２０４は、それぞれ重畳しているが、必ずしも重畳していなくてもよい。側面２０１は、側面１０１に重畳せず、側面１０１と表示領域ＤＡとの間に位置している。第１基板ＳＵＢ１は、側面１０１と側面２０１との間に延出部Ｅｘを有している。つまり、延出部Ｅｘは、第１基板ＳＵＢ１のうち、第２基板ＳＵＢ２と重畳する部分から第２方向Ｙに延出した部分に相当し、第２基板ＳＵＢ２には重畳していない。
　また、図１に示す例では、表示パネルＰＮＬは、第１方向Ｘに延びた長方形状に形成されている。つまり、側面１０１及び１０２、及び、側面２０１及び２０２は、表示パネルＰＮＬの長辺に沿った側面であり、側面１０３及び１０４、及び、側面２０３及び２０４は、表示パネルＰＮＬの短辺に沿った側面である。なお、表示パネルＰＮＬは、第２方向Ｙに延びた長方形状に形成されてもよいし、正方形状に形成されてもよいし、他の多角形状、あるいは、円形状、楕円形状などの他の形状に形成されてもよい。
　配線基板１及びＩＣチップ２は、延出部Ｅｘに実装されている。配線基板１は、例えば折り曲げ可能なフレキシブルプリント回路基板である。ＩＣチップ２は、例えば、画像表示に必要な信号を出力するディスプレイドライバなどを内蔵している。なお、ＩＣチップ２は、配線基板１に実装されてもよい。図１に示す例では、表示パネルＰＮＬに対して、第１方向Ｘに並んだ複数の配線基板１が実装されているが、第１方向Ｘに延びた単一の配線基板１が実装されてもよい。また、表示パネルＰＮＬに対して、第１方向Ｘに並んだ複数のＩＣチップ２が実装されているが、第１方向Ｘに延びた単一のＩＣチップ２が実装されてもよい。
　発光モジュール１００の詳細については後述するが、発光モジュール１００は、平面視において、延出部Ｅｘに重畳し、第２透明基板２０の側面２０１に沿って配置されている。
　シールＳＥは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２を接着している。また、シールＳＥは、矩形枠状に形成され、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間において液晶層ＬＣを囲んでいる。このようなシールＳＥは、第１部分ＳＥ１と、液晶層ＬＣを挟んで第１部分ＳＥ１に対向する第２部分ＳＥ２と、第３部分ＳＥ３と、液晶層ＬＣを挟んで第３部分ＳＥ３に対向する第４部分ＳＥ４と、を有している。第１部分ＳＥ１及び第２部分ＳＥ２は、第１方向Ｘに沿って延出している。第３部分ＳＥ３及び第４部分ＳＥ４は、第２方向Ｙに沿って延出し、第１部分ＳＥ１と第２部分ＳＥ２とを接続している。
　また、シールＳＥは、第２部分ＳＥ２に形成された注入口ＳＩと、注入口ＳＩに充填された充填材ＳＦと、を有している。注入口ＳＩは、液晶材料を注入するための液晶注入口である。
　液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持されている。このような液晶層ＬＣは、平面視において、表示領域ＤＡに配置されている。また、液晶層ＬＣは、表示領域ＤＡの周囲の非表示領域、すなわち、表示領域ＤＡと第１部分ＳＥ１との間の第１領域Ａ１、表示領域ＤＡと第２部分ＳＥ２との間の第２領域Ａ２、表示領域ＤＡと第３部分ＳＥ３との間の第３領域Ａ３、及び、表示領域ＤＡと第４部分ＳＥ４との間の第４領域Ａ４に亘って配置されている。
　本実施形態においては、第１領域Ａ１は、第２領域Ａ２、第３領域Ａ３、及び、第４領域Ａ４のいずれよりも幅広に形成されている。すなわち、第１領域Ａ１は第１部分ＳＥ１と表示領域ＤＡとの間の第２方向Ｙに沿った幅（第１幅）Ｗ１を有し、第２領域Ａ２は第２部分ＳＥ２と表示領域ＤＡとの間の第２方向Ｙに沿った幅（第２幅）Ｗ２を有し、第３領域Ａ３は第３部分ＳＥ３と表示領域ＤＡとの間の第１方向Ｘに沿った幅（第３幅）Ｗ３を有し、第４領域Ａ４は第４部分ＳＥ４と表示領域ＤＡとの間の第１方向Ｘに沿った幅（第４幅）Ｗ４を有している。
　第１幅Ｗ１は、第２幅Ｗ２より大きい（Ｗ１＞Ｗ２）。
　また、第１幅Ｗ１は、第３幅Ｗ３及び第４幅Ｗ４のいずれよりも大きい（Ｗ１＞Ｗ３、Ｗ１＞Ｗ４）。
　図１において拡大して模式的に示すように、液晶層ＬＣは、ポリマー３１と、液晶分子３２と、を含んでいる。一例では、ポリマー３１は、液晶性ポリマーである。ポリマー３１は、第１方向Ｘに沿って延出した筋状に形成され、第２方向Ｙに並んでいる。液晶分子３２は、ポリマー３１の隙間に分散され、その長軸が第１方向Ｘに沿うように配向される。ポリマー３１及び液晶分子３２の各々は、光学異方性あるいは屈折率異方性を有している。ポリマー３１の電界に対する応答性は、液晶分子３２の電界に対する応答性より低い。
　一例では、ポリマー３１の配向方向は、電界の有無にかかわらずほとんど変化しない。一方、液晶分子３２の配向方向は、液晶層ＬＣにしきい値以上の高い電圧が印加された状態では、電界に応じて変化する。液晶層ＬＣに電圧が印加されていない状態（初期配向状態）では、ポリマー３１及び液晶分子３２のそれぞれの光軸は互いにほぼ平行であり、液晶層ＬＣに入射した光は、液晶層ＬＣをほとんど透過する（透明状態）。液晶層ＬＣに電圧が印加された状態では、液晶分子３２の配向方向が変化し、ポリマー３１及び液晶分子３２のそれぞれの光軸は互いに交差する。このため、液晶層ＬＣに入射した光は、液晶層ＬＣ内で散乱される（散乱状態）。
　図２は、図１に示した第１領域Ａ１を含む領域の平面図である。発光モジュール１００は、複数の発光素子１１０と、導光体１２０と、を備えている。複数の発光素子１１０は、第１方向Ｘに沿って並んでいる。導光体１２０は、第１方向Ｘの延びた棒状に形成されている。導光体１２０は、シールの第１部分ＳＥ１と発光素子１１０との間に位置している。
　表示領域ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数の画素ＰＸを備えている。第１領域Ａ１は、第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数のダミー画素ＤＰを備えている。これらの画素ＰＸ及びダミー画素ＤＰは、図中に点線で示している。また、画素ＰＸ及びダミー画素ＤＰの各々は、図中に実線の四角で示す画素電極ＰＥを備えている。表示領域ＤＡにおいて、各画素ＰＸに含まれる画素電極を第１画素電極ＰＥ１と称し、第１領域Ａ１において、ダミー画素ＤＰに含まれる画素電極を第２画素電極ＰＥ２と称する。一例では、第１領域Ａ１においては、第１部分ＳＥ１と表示領域ＤＡとの間に、第２方向Ｙに沿って、５乃至２０個のダミー画素ＤＰが並んでいる。第１領域Ａ１の第１幅Ｗ１は、表示領域ＤＡにおける最外周の画素ＰＸＥの第１画素電極ＰＥ１と第１部分ＳＥ１との間の長さとして定義することができる。
　図２において拡大して示すように、各画素ＰＸは、スイッチング素子ＳＷを備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと電気的に接続されている。第１画素電極ＰＥ１は、スイッチング素子ＳＷと電気的に接続されている。
　共通電極ＣＥ及び給電線ＣＬは、表示領域ＤＡ及び第１領域Ａ１に亘って配置されている。共通電極ＣＥには、所定の電圧Ｖｃｏｍが印加される。給電線ＣＬには、例えば共通電極ＣＥと同電位の電圧が印加される。
　第１画素電極ＰＥ１の各々は、第３方向Ｚにおいて共通電極ＣＥと対向している。表示領域ＤＡにおいては、液晶層ＬＣ（特に、液晶分子３２）は、第１画素電極ＰＥ１と共通電極ＣＥとの間に生じる電界によって駆動される。容量ＣＳは、例えば、給電線ＣＬと第１画素電極ＰＥ１との間に形成される。
　一方、ダミー画素ＤＰにおいては、第２画素電極ＰＥ２は、給電線ＣＬと電気的に接続されている。第２画素電極ＰＥ２の各々は、第３方向Ｚにおいて共通電極ＣＥと対向している。但し、第２画素電極ＰＥ２の電位が共通電極ＣＥの電位と同電位であるため、第１領域Ａ１においては、液晶層ＬＣを駆動するための電界が生じない。
　後に説明するが、走査線Ｇ、信号線Ｓ、給電線ＣＬ、スイッチング素子ＳＷ、第１画素電極ＰＥ１、及び、第２画素電極ＰＥ２は、第１基板ＳＵＢ１に設けられ、共通電極ＣＥは、第２基板ＳＵＢ２に設けられている。
　図３は、図１に示した第２領域Ａ２を含む領域の平面図である。第２領域Ａ２には、第１領域Ａ１のようなダミー画素ＤＰは配置されていない。つまり、表示領域ＤＡのうち最外周の画素ＰＸＥの第１画素電極ＰＥ１とシールの第２部分ＳＥ２との間には、画素電極は配置されていない。第２領域Ａ２の第２幅Ｗ２は、表示領域ＤＡにおける最外周の画素ＰＸＥの第１画素電極ＰＥ１と第２部分ＳＥ２との間の長さとして定義することができる。
　図４は、図１に示した第３領域Ａ３及び第４領域Ａ４を含む領域の平面図である。第３領域Ａ３及び第４領域Ａ４には、第１領域Ａ１のようなダミー画素ＤＰは配置されていない。つまり、表示領域ＤＡのうち、図の左側の最外周の画素ＰＸＥの第１画素電極ＰＥ１とシールの第３部分ＳＥ３との間、及び、図の右側の最外周の画素ＰＸＥの第１画素電極ＰＥ１とシールの第４部分ＳＥ４との間には、画素電極は配置されていない。
　第３領域Ａ３の第３幅Ｗ３は、表示領域ＤＡにおける最外周の画素ＰＸＥの第１画素電極ＰＥ１と第３部分ＳＥ３との間の長さとして定義することができる。第４領域Ａ４の第４幅Ｗ４は、表示領域ＤＡにおける最外周の画素ＰＸＥの第１画素電極ＰＥ１と第４部分ＳＥ４との間の長さとして定義することができる。
　複数の走査線Ｇは、表示領域ＤＡにおいて、それぞれ第１方向Ｘに沿って延出し、間隔をおいて第２方向Ｙに並んでいる。図４に示す例では、複数の走査線Ｇのうち、奇数番目の走査線ＧＡは第３領域Ａ３に引き出され、また、偶数番目の走査線ＧＢは第４領域Ａ４に引き出されている。
　図５は、画素ＰＸの一例を示す平面図である。ここでは、第１基板ＳＵＢ１に含まれる一部の構成のみを図示している。
　第１基板ＳＵＢ１は、複数の走査線Ｇと、複数の信号線Ｓと、スイッチング素子ＳＷと、給電線ＣＬと、金属線ＭＬと、絶縁膜ＩＬと、を備えている。
　上記の通り、複数の走査線Ｇは、それぞれ第１方向Ｘに延出している。複数の信号線Ｓは、それぞれ第２方向Ｙに延出し、複数の走査線Ｇと交差している。本明細書において、画素ＰＸとは、隣接する２本の走査線Ｇと、隣接する２本の信号線Ｓとで規定された領域に相当する。スイッチング素子ＳＷは、走査線Ｇ及び信号線Ｓの交差部に配置されている。
　絶縁膜ＩＬは、各画素ＰＸにおいて、開口部ＯＰを規定する格子状に形成されている。絶縁膜ＩＬは、例えば有機絶縁膜である。絶縁膜ＩＬは、走査線Ｇ、信号線Ｓ、及び、スイッチング素子ＳＷにそれぞれ重畳している。ただし、スイッチング素子ＳＷのドレイン電極ＤＥは、開口部ＯＰに延出している。接続電極ＣＮ１は、島状に形成され、開口部ＯＰに位置し、ドレイン電極ＤＥの一端部と電気的に接続されている。
　給電線ＣＬは、絶縁膜ＩＬの上に配置され、画素ＰＸを囲む格子状に形成されている。給電線ＣＬは、接続電極ＣＮ１から離間している。給電線ＣＬの開口部ＯＰＣは、絶縁膜ＩＬの開口部ＯＰに重畳している。金属線ＭＬは、給電線ＣＬの上に配置され、画素ＰＸを囲む格子状に形成されている。給電線ＣＬ及び金属線ＭＬは、走査線Ｇ、信号線Ｓ、及び、スイッチング素子ＳＷにそれぞれ重畳している。
　図６は、図５に示した画素ＰＸに配置される第１画素電極ＰＥ１の一例を示す平面図である。一点鎖線で示す第１画素電極ＰＥ１は、給電線ＣＬの開口部ＯＰＣに重畳している。また、第１画素電極ＰＥ１の周縁部は、給電線ＣＬに重畳している。第１画素電極ＰＥ１と給電線ＣＬとの間には絶縁膜が介在しており、図２に示した容量ＣＳは、第１画素電極ＰＥ１の周縁部と給電線ＣＬとの間に形成される。
　また、第１画素電極ＰＥ１は、開口部ＯＰＣにおいて、接続電極ＣＮ１に重畳している。第１画素電極ＰＥ１と接続電極ＣＮ１との間に介在する絶縁膜にはコンタクトホールＣＨ１が形成されている。第１画素電極ＰＥ１は、コンタクトホールＣＨ１において、接続電極ＣＮ１に接している。これにより、第１画素電極ＰＥ１は、スイッチング素子ＳＷと電気的に接続される。
　なお、図６には、第２基板ＳＵＢ２に設けられる遮光層ＢＭを点線で図示している。遮光層ＢＭは、格子状に形成され、平面視において、給電線ＣＬ、スイッチング素子ＳＷ、接続電極ＣＮ１などに重畳している。もちろん、遮光層ＢＭは、図５に示した走査線Ｇ、信号線Ｓ、及び、金属線ＭＬにも重畳している。また、遮光層ＢＭは、平面視において、第１画素電極ＰＥ１に重畳する開口ＡＰ１を有している。
　図７は、図６に示したスイッチング素子ＳＷの一例を示す平面図である。スイッチング素子ＳＷは、半導体ＳＣと、走査線Ｇと一体のゲート電極ＧＥと、信号線Ｓと一体のソース電極ＳＯと、ドレイン電極ＤＥと、補助ゲート電極ＡＧと、を備えている。一点鎖線で示す給電線ＣＬは、スイッチング素子ＳＷに重畳している。
　半導体ＳＣは、例えば、酸化物半導体であるが、多結晶シリコンや非晶質シリコンであってもよい。図７に示す例では、３個の半導体ＳＣは、ゲート電極ＧＥに重畳し、間隔をおいて第２方向Ｙに沿って並んでいる。補助ゲート電極ＡＧは、ゲート電極ＧＥ及び半導体ＳＣに重畳している。また、補助ゲート電極ＡＧは、走査線Ｇに重畳している。走査線Ｇと補助ゲート電極ＡＧとの間には、接続電極ＣＮ２が介在している。
　走査線Ｇと接続電極ＣＮ２との間に介在する絶縁膜にはコンタクトホールＣＨ２１が形成されている。接続電極ＣＮ２は、コンタクトホールＣＨ２１において、走査線Ｇに接している。接続電極ＣＮ２と補助ゲート電極ＡＧの間に介在する絶縁膜にはコンタクトホールＣＨ２２が形成されている。補助ゲート電極ＡＧは、コンタクトホールＣＨ２２において、接続電極ＣＮ２に接している。これにより、補助ゲート電極ＡＧは、ゲート電極ＧＥと同様に、走査線Ｇと電気的に接続される。
　ソース電極ＳＯ及びドレイン電極ＤＥは、間隔をおいて第１方向Ｘに沿って並んでいる。ソース電極ＳＯは、半導体ＳＣの各々の一端側に接している。ドレイン電極ＤＥは、半導体ＳＣの各々の他端側に接している。
　ドレイン電極ＤＥの一端部は、接続電極ＣＮ３に重畳している。ドレイン電極ＤＥと接続電極ＣＮ３との間に介在する絶縁膜にはコンタクトホールＣＨ３が形成されている。ドレイン電極ＤＥは、コンタクトホールＣＨ３において、接続電極ＣＮ３に接している。一点鎖線で示す接続電極ＣＮ１は、接続電極ＣＮ３に接している。これにより、接続電極ＣＮ１は、スイッチング素子ＳＷと電気的に接続され、コンタクトホールＣＨ１において、図６に示した第１画素電極ＰＥ１と電気的に接続される。
　図８は、図７に示したＡ－Ｂ線に沿った第１基板ＳＵＢ１の一例を示す断面図である。第１基板ＳＵＢ１は、第１透明基板１０と、絶縁膜１１乃至１３と、絶縁膜ＩＬと、スイッチング素子ＳＷと、給電線ＣＬと、金属線ＭＬと、第１画素電極ＰＥ１と、を備えている。
　走査線Ｇと一体のゲート電極ＧＥは、第１透明基板１０の上に配置されている。絶縁膜１１は、第１透明基板１０及びゲート電極ＧＥを覆っている。半導体ＳＣは、絶縁膜１１の上に配置され、ゲート電極ＧＥの直上に位置している。信号線Ｓと一体のソース電極ＳＯ、及び、ドレイン電極ＤＥは、絶縁膜１１の上に配置され、それぞれ半導体ＳＣに接している。これらのソース電極ＳＯ及びドレイン電極ＤＥは、同一材料によって形成されている。絶縁膜１２は、絶縁膜１１、ソース電極ＳＯ、及び、ドレイン電極ＤＥを覆っている。また、絶縁膜１２は、ソース電極ＳＯとドレイン電極ＤＥとの間において、半導体ＳＣに接している。
　補助ゲート電極ＡＧは、絶縁膜１２の上に配置され、ゲート電極ＧＥ及び半導体ＳＣの直上に位置している。接続電極ＣＮ３は、絶縁膜１２の上に配置され、絶縁膜１２に形成されたコンタクトホールＣＨ３において、ドレイン電極ＤＥに接している。補助ゲート電極ＡＧ及び接続電極ＣＮ３は、同一材料によって形成されている。絶縁膜ＩＬは、補助ゲート電極ＡＧを覆っている。一方、接続電極ＣＮ３は、開口部ＯＰに位置しており、絶縁膜ＩＬから露出している。
　給電線ＣＬは、絶縁膜ＩＬの上に配置されている。接続電極ＣＮ１は、開口部ＯＰにおいて、接続電極ＣＮ３の上に配置され、接続電極ＣＮ３に接している。給電線ＣＬ及び接続電極ＣＮ１は、同一材料によって形成されている。
　金属線ＭＬは、給電線ＣＬの上に配置され、給電線ＣＬに接している。絶縁膜１３は、給電線ＣＬ、金属線ＭＬ、及び、接続電極ＣＮ１を覆っている。また、絶縁膜１３は、給電線ＣＬと接続電極ＣＮ１との間において、絶縁膜１２に接している。第１画素電極ＰＥ１は、絶縁膜１３の上に配置され、絶縁膜１３に形成されたコンタクトホールＣＨ１において、接続電極ＣＮ１に接している。第１画素電極ＰＥ１の周縁部は、絶縁膜１３を介して、給電線ＣＬ及び金属線ＭＬと対向している。
　絶縁膜１１乃至１３は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの透明な無機絶縁膜である。絶縁膜ＩＬは、例えば、アクリル樹脂などの透明な有機絶縁膜である。給電線ＣＬ、接続電極ＣＮ１、及び、第１画素電極ＰＥ１は、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。
　図９は、図７に示したＣ－Ｄ線に沿った第１基板ＳＵＢ１の一例を示す断面図である。接続電極ＣＮ２は、絶縁膜１１の上に配置され、絶縁膜１１に形成されたコンタクトホールＣＨ２１において、走査線Ｇに接している。接続電極ＣＮ２は、ソース電極ＳＯ及びドレイン電極ＤＥと同一材料によって形成されている。絶縁膜１２は、絶縁膜１１、接続電極ＣＮ２、ソース電極ＳＯ、及び、ドレイン電極ＤＥを覆っている。補助ゲート電極ＡＧは、絶縁膜１２の上に配置され、絶縁膜１２に形成されたコンタクトホールＣＨ２２において、接続電極ＣＮ２に接している。
　図１０は、ダミー画素ＤＰの一例を示す平面図である。給電線ＣＬは、絶縁膜ＩＬの上に配置され、ダミー画素ＤＰを囲む格子状に形成されている。金属線ＭＬは、給電線ＣＬの上に配置され、ダミー画素ＤＰを囲む格子状に形成されている。給電線ＣＬ及び金属線ＭＬは、走査線Ｇ、信号線Ｓ、及び、スイッチング素子ＳＷにそれぞれ重畳している。
　図１０に示すダミー画素ＤＰは、図５に示した画素ＰＸと比較して、給電線ＣＬが開口部ＯＰに突出した突出部ＣＬＰを有している点で相違している。つまり、ダミー画素ＤＰにおいては、スイッチング素子ＳＷと電気的に接続された島状の接続電極ＣＮ１が存在しない。
　図１１は、図１０に示したダミー画素ＤＰに配置される第２画素電極ＰＥ２の一例を示す平面図である。一点鎖線で示す第２画素電極ＰＥ２は、給電線ＣＬの開口部ＯＰＣに重畳している。また、第２画素電極ＰＥ２は、給電線ＣＬの突出部ＣＬＰに重畳している。第２画素電極ＰＥ２と突出部ＣＬＰとの間に介在する絶縁膜にはコンタクトホールＣＨ１１が形成されている。第２画素電極ＰＥ２は、コンタクトホールＣＨ１１において、突出部ＣＬＰに接している。これにより、第２画素電極ＰＥ２は、スイッチング素子ＳＷとは電気的に接続されず、給電線ＣＬと電気的に接続される。
　なお、図１１には、第２基板ＳＵＢ２に設けられる遮光層ＢＭを点線で図示している。遮光層ＢＭは、ダミー画素ＤＰを囲む格子状に形成され、平面視において、突出部ＣＬＰを含む給電線ＣＬなどに重畳している。また、遮光層ＢＭは、平面視において、第２画素電極ＰＥ２に重畳する開口ＡＰ２を有している。開口ＡＰ２の面積は、開口ＡＰ１の面積と同等である。
　図１２は、図１１に示したコンタクトホールＣＨ１１を含む第１基板ＳＵＢ１の断面図である。図１２に示す例では、ダミー画素ＤＰにおいても、スイッチング素子ＳＷが配置されているが、スイッチング素子ＳＷを省略してもよい。また、ドレイン電極ＤＥが給電線ＣＬと一体的に形成された突出部ＣＬＰの直下まで延出しているが、ドレイン電極ＤＥを省略してもよい。また、突出部ＣＬＰが接続電極ＣＮ３に接しているが、接続電極ＣＮ３を省略してもよい。
　絶縁膜１３は、突出部ＣＬＰを覆っている。第２画素電極ＰＥ２は、絶縁膜１３の上に配置され、絶縁膜１３に形成されたコンタクトホールＣＨ１１において、突出部ＣＬＰに接している。
　次に、発光モジュール１００について説明する。
　図１３は、図１に示した発光モジュール１００の一例を示す斜視図である。発光モジュール１００は、配線基板Ｆと、接着層ＡＤ１と、複数の発光素子１１０と、導光体（プリズムレンズ）１２０と、を備えている。
　配線基板Ｆは、例えば折り曲げ可能なフレキシブルプリント回路基板である。複数の発光素子１１０は、第１方向Ｘに沿って間隔をおいて並び、配線基板Ｆに電気的に接続されている。発光素子１１０は、例えば、白色光を出射する白色光源である。導光体１２０は、例えば樹脂製であり、透明な棒状に形成され、第１方向Ｘに沿って延出している。導光体１２０は、接着層ＡＤ１により配線基板Ｆに接着されている。複数の発光素子１１０は、第２方向Ｙにおいて導光体１２０と向かい合っている。
　図１４は、図１３に示した発光モジュール１００が表示パネルＰＮＬに配置された状態を示す斜視図である。図１４において、発光モジュール１００のうち、発光素子１１０は実線で示し、導光体１２０は点線で示し、表示パネルＰＮＬは一点鎖線で示し、他の部材については図示を省略している。
　発光モジュール１００は、延出部Ｅｘに配置されている。導光体１２０は、発光素子１１０と側面２０１との間に配置されている。発光素子１１０は、導光体１２０に対向する発光部ＥＭを有している。
　各発光素子１１０の発光部ＥＭから出射された光は、導光体１２０に入射する。導光体１２０に入射した光は、導光体１２０において適度に拡散し、側面２０１から表示パネルＰＮＬに入射する。
　図１５は、発光素子１１０から出射された光の伝播の様子を示す平面図である。隣接する発光素子１１０からそれぞれ出射された光は、導光体１２０に入射し、導光体１２０において適度に拡散された後に、表示パネルＰＮＬに入射する。側面２０１の近傍においては、模式的に示すように、隣接する発光素子１１０からの光が十分に混ざり合わず、輝度の差が生じやすい。
　本実施形態においては、第１領域Ａ１の第１幅Ｗ１は、隣接する発光素子１１０からの光が混ざり合うのに十分な大きさとして設定されている。このため、表示領域ＤＡにおいては、光の明暗に起因したスジ状の表示ムラが抑制され、表示品位の低下を抑制することができる。
　また、注入口ＳＩから注入された液晶材料は、注入口ＳＩから遠ざかるほど流動性が低下し、シールＳＥに接する領域まで広がりにくくなる場合がある。このため、注入口ＳＩの近傍の領域と、注入口ＳＩから離れた領域とでは、入射光の拡散度が異なってムラとして視認されるおそれがある。
　本実施形態においては、図１に示したように、注入口ＳＩは、表示領域ＤＡを挟んで、発光モジュール１００が配置される側とは反対側に形成されている。しかも、液晶層ＬＣが配置される非表示領域のうち、注入口ＳＩとは反対側の第１領域Ａ１は、注入口ＳＩの近傍の第２領域Ａ２よりも幅広に形成されている。このため、たとえ液晶材料が第１領域Ａ１において広がりにくかったとしても、表示領域ＤＡに表示される画像の表示ムラが抑制され、表示品位の低下を抑制することができる。
　また、第１領域Ａ１には、表示領域ＤＡの画素ＰＸと同様に構成されたダミー画素ＤＰが配置され、しかも、画素ＰＸに配置される第１画素電極ＰＥ１、及び、ダミー画素ＤＰに配置される第２画素電極ＰＥ２は、それぞれ遮光層ＢＭの開口ＡＰ１及びＡＰ２に対向している。このため、ダミー画素ＤＰにおいても、画素ＰＸと同様に光が透過し、表示パネルＰＮＬの透明性を向上できるとともに、ダミー画素ＤＰと画素ＰＸとの見栄えを揃えることができる。
　次に、本実施形態に係る表示装置ＤＳＰの一構成例について説明する。
　図１６は、表示装置ＤＳＰの断面図である。なお、表示パネルＰＮＬについては、主要部のみを簡略化して図示している。表示領域ＤＡの第１画素電極ＰＥ１及び第１領域Ａ１の第２画素電極ＰＥ２は、配向膜ＡＬ１によって覆われている。開口ＡＰ１及びＡＰ２を有する遮光層ＢＭは、第２透明基板２０の内面２０Ａに配置されている。開口ＡＰ１は第３方向Ｚにおいて第１画素電極ＰＥ１と対向し、開口ＡＰ２は第３方向Ｚにおいて第２画素電極ＰＥ２と対向している。共通電極ＣＥは、表示領域ＤＡ及び第１領域Ａ１に亘って配置され、第３方向Ｚにおいて第１画素電極ＰＥ１及び第２画素電極ＰＥ２と対向している。共通電極ＣＥは、配向膜ＡＬ２によって覆われている。
　表示パネルＰＮＬは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の他に、さらに、第３透明基板３０を備えている。第３透明基板３０の内面３０Ａは、第３方向Ｚにおいて、第２透明基板２０の外面２０Ｂと対向している。接着層ＡＤは、第２透明基板２０と第３透明基板３０とを接着している。第３透明基板３０は、例えばガラス基板であるが、プラスチック基板などの絶縁基板であってもよい。第３透明基板３０は、第１透明基板１０及び第２透明基板２０と同等の屈折率を有している。接着層ＡＤは、第２透明基板２０及び第３透明基板３０の各々と同等の屈折率を有している。
　第３透明基板３０の側面３０１は、第２透明基板２０の側面２０１の直上に位置している。発光モジュール１００の発光素子１１０は、第３方向Ｚにおいて、第１基板ＳＵＢ１と配線基板Ｆとの間に設けられている。導光体１２０は、第２方向Ｙにおいて、発光素子１１０と側面２０１との間、及び、発光素子１１０と側面３０１との間に設けられている。導光体１２０は、接着層ＡＤ１により配線基板Ｆに接着されるとともに、接着層ＡＤ２により第１基板ＳＵＢ１に接着されている。
　次に、図１６を参照しながら、発光素子１１０から出射された光Ｌ１について説明する。
　発光素子１１０は、導光体１２０に向かって光Ｌ１を出射する。発光素子１１０から出射された光Ｌ１は、第２方向Ｙを示す矢印の向きに沿って伝播し、導光体１２０を通り、側面２０１から第２透明基板２０に入射するとともに、側面３０１から第３透明基板３０に入射する。第２透明基板２０及び第３透明基板３０に入射した光Ｌ１は、繰り返し反射されながら、表示パネルＰＮＬの内部を伝播する。
　電圧が印加されていない液晶層ＬＣに入射した光Ｌ１は、ほとんど散乱されることなく液晶層ＬＣを透過する。また、電圧が印加された液晶層ＬＣに入射した光Ｌ１は、液晶層ＬＣで散乱される。表示領域ＤＡの各画素ＰＸは、液晶層ＬＣに電圧が印加されていない状態（透明状態）と、液晶層ＬＣに電圧が印加された状態（散乱状態）とを切り替えることができる。第１領域Ａ１のダミー画素ＤＰは、液晶層ＬＣに電圧が印加されていない状態（透明状態）に保持されている。
　このような表示装置ＤＳＰは、第１透明基板１０の外面１０Ａ側から観察可能であるとともに、第３透明基板３０の外面３０Ｂ側からも観察可能である。また、表示装置ＤＳＰが外面１０Ａ側から観察された場合であっても、外面３０Ｂ側から観察された場合であっても、表示装置ＤＳＰを介して、表示装置ＤＳＰの背景を観察可能である。
　以上説明したように、本実施形態によれば、表示品位の低下を抑制することが可能な表示装置を提供することができる。
　なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　ＤＳＰ…表示装置　ＰＮＬ…表示パネル
　ＤＡ…表示領域　ＰＸ…画素　Ａ１…第1領域　ＤＰ…ダミー画素　Ａ２…第２領域
　ＳＵＢ１…第１基板　１０…第１透明基板　ＰＥ１…第１画素電極　ＰＥ２…第２画素電極　ＣＬ…給電線　ＳＷ…スイッチング素子
　ＳＵＢ２…第２基板　２０…第２透明基板　ＣＥ…共通電極
　ＬＣ…液晶層　３０…第３透明基板
　１００…発光モジュール　１１０…発光素子

Claims (5)

  1. 　第１透明基板と、前記第１透明基板の上に配置された複数の画素電極と、を備えた第１基板と、
    　側面を有する第２透明基板と、前記複数の画素電極に対向する共通電極と、を備えた第２基板と、
    　矩形枠状に形成され、前記第１基板及び前記第２基板を接着するシールと、
    　前記第１基板と前記第２基板との間において前記シールによって囲まれ、高分子分散型液晶を含む液晶層と、
    　前記側面に沿って配置された発光モジュールと、を備え、
    　前記シールは、前記側面に沿った第１部分と、前記液晶層を挟んで前記第１部分に対向する第２部分と、前記第２部分に形成された注入口と、前記注入口に充填された充填材と、を有し、
    　平面視において、前記液晶層は、画像を表示する表示領域と、前記表示領域と前記第１部分との間の第１領域と、前記表示領域と前記第２部分との間の第２領域と、に亘って配置され、
    　前記第１領域の第１幅は、前記第２領域の幅より大きい、表示装置。
  2. 　前記第１基板は、前記表示領域に配置されたスイッチング素子と、前記第１領域に配置され前記共通電極と同電位の給電線と、を備え、
    　前記複数の画素電極は、前記表示領域に配置された第１画素電極と、前記第１領域に配置された第２画素電極と、を含み、
    　前記第１画素電極は、前記スイッチング素子と電気的に接続され、
    　前記第２画素電極は、前記給電線と電気的に接続されている、請求項１に記載の表示装置。
  3. 　前記第２基板は、遮光層を備え、
    　前記遮光層は、前記第１画素電極、及び、前記第２画素電極とそれぞれ対向する開口を有している、請求項２に記載の表示装置。
  4. 　前記シールは、さらに、第３部分と、前記液晶層を挟んで前記第３部分と対向する第４部分と、を有し、
    　前記第３部分及び前記第４部分の各々は、前記第１部分と前記第２部分とを接続し、
    　平面視において、前記液晶層は、さらに、前記表示領域と前記第３部分との間の第３領域、及び、前記表示領域と前記第４部分との間の第４領域に亘って配置され、
    　前記第１幅は、前記第３領域の幅、及び、前記第４領域の幅より大きい、請求項１に記載の表示装置。
  5. 　前記画素電極は、前記第２領域、前記第３領域、及び、前記第４領域には配置されていない、請求項４に記載の表示装置。
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