WO2022138463A1 - 積和演算装置およびニューラルネットワーク - Google Patents

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WO2022138463A1
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transistor
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drain terminal
cell
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雅則 塚本
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Sony Semiconductor Solutions Corp
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    • G06N3/04—Architecture, e.g. interconnection topology
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Definitions

  • the present disclosure relates to a product-sum calculation device and a neural network using a ferroelectric capacitor.
  • the product-sum arithmetic unit includes a plurality of cells arranged in a matrix, each including a transistor and a ferroelectric capacitor connected to a first source / drain terminal of the transistor. I have.
  • the product-sum calculation device further includes a plurality of input wirings and a plurality of output wirings.
  • a plurality of input wires are assigned to each row in a plurality of cells, one or more, and are connected to a ferroelectric capacitor.
  • a plurality of output wires are assigned to each column in the plurality of cells. Multiple output wires are connected to the second source / drain terminal of the transistor and are configured to be capable of accumulating charge corresponding to the capacitance of the ferroelectric capacitor in each cell and the multiplication of the input voltage input to the input wire. There is.
  • the neural network according to the second aspect of the present disclosure includes a plurality of multiply-accumulate arithmetic units.
  • Each product-sum calculation device has the same components as the product-sum calculation device according to the first aspect.
  • a ferroelectric capacitor is provided in the cell. This makes it possible to hold parameters (weights) in the ferroelectric capacitor.
  • the variation in the load capacity of the cell is large, the variation becomes noise at the time of inference, and there is a possibility that the inference accuracy is lowered.
  • the variation in the load capacitance in the ferroelectric capacitor that holds the parameter (weight) is small, high-precision inference can be performed.
  • the upper limit of the number of rewrites is extremely large as compared with the case where another memory (for example, ReRAM) is used, and practically, the number of rewrites is not limited.
  • the product-sum calculation device includes a plurality of cells arranged in a matrix. Each cell contains a main cell and a reference cell.
  • the main cell includes a first transistor and a first ferroelectric capacitor connected to a first source / drain terminal of the first transistor.
  • the reference cell includes a second transistor and a second ferroelectric capacitor connected to the second source / drain terminal of the second transistor.
  • the product-sum calculation device further includes a plurality of input wirings, a plurality of first output wirings, and a plurality of second output wirings. The plurality of input wires are assigned one or a plurality of wires for each row in the plurality of cells, and are connected to the first ferroelectric capacitor and the second ferroelectric capacitor.
  • the plurality of first output wires are allocated one for each column in the plurality of cells, connected to the third source / drain terminal of the first transistor, and the capacitance of the first ferroelectric capacitor in each main cell. And it is configured to be able to store the amount of charge corresponding to the multiplication of the input voltage input to the input wiring.
  • the plurality of second output wires are assigned one for each column in the plurality of cells, connected to the fourth source / drain terminal of the second transistor, and the capacitance of the second ferroelectric capacitor of each reference cell. And it is configured to be able to store the amount of charge corresponding to the multiplication of the input voltage input to the input wiring.
  • the neural network according to the fourth aspect of the present disclosure includes a plurality of multiply-accumulate arithmetic units.
  • Each product-sum calculation device has the same components as the product-sum calculation device according to the third aspect.
  • a ferroelectric capacitor is provided in the first cell and the second cell. This makes it possible to hold parameters (weights) in the ferroelectric capacitor.
  • the variation in the load capacity of the cell is large, the variation becomes noise at the time of inference, and there is a possibility that the inference accuracy is lowered.
  • the variation in the load capacitance in the ferroelectric capacitor that holds the parameter (weight) is small, high-precision inference can be performed.
  • the upper limit of the number of rewrites is extremely large as compared with the case where another memory (for example, ReRAM) is used, and practically, the number of rewrites is not limited.
  • a neural network is an information processing system modeled on a biological neural network.
  • Neural networks can efficiently perform operations that are burdensome on digital computers such as image recognition or image compression or restoration.
  • a perceptron in which artificial neurons arranged in layers are connected only between adjacent layers and information is propagated from the input side to the output side in only one direction can be exemplified.
  • FIG. 1 shows an example of a neural network.
  • the neural network includes, for example, an input layer IL, an intermediate layer ML (hidden layer) and an output layer OL.
  • Each layer (IL, ML, OL) comprises one or more neurons.
  • the number of neurons in the input layer IL can be set according to, for example, the number of pixels included in the moving image data.
  • the number of neurons in the middle layer ML can be set as appropriate.
  • the output layer OL can be set according to the number required in the subsequent stage.
  • Neurons in adjacent layers are connected to each other, and a weight (bonding load) is set for each connection.
  • the number of neurons connected may be set as appropriate.
  • a threshold value is set for each neuron, and for example, the output value of each neuron is determined depending on whether or not the sum of the products of the input value and the weight for each neuron exceeds the threshold value.
  • FIG. 2 shows an example of the configuration of the product-sum calculation device 100.
  • the product-sum calculation device 100 includes a product-sum calculation circuit 110 configured by connecting a plurality of cell MCs corresponding to synapses in a matrix, a row decoder 120, a column decoder 130, an input circuit 140, and an output circuit 150. And have.
  • the product-sum calculation circuit 110 is driven by the row decoder 120, the column decoder 130, and the input circuit 140.
  • the product-sum calculation circuit 110 is formed on, for example, a silicon substrate.
  • a plurality of word line WLs are connected to the row decoder 120.
  • a plurality of word lines WL are assigned to a plurality of cell MCs arranged in a matrix, for example, one for each row.
  • a plurality of bit lines BL are connected to the column decoder 130.
  • a plurality of bit lines BL are assigned to a plurality of cell MCs arranged in a matrix, for example, one for each column.
  • a plurality of input wiring PLs are connected to the input circuit 140.
  • a plurality of input wiring PLs are assigned to a plurality of cell MCs arranged in a matrix, for example, one for each row.
  • a plurality of output wiring SLs are connected to each bit line BL one by one.
  • the bit line BL and the output wiring SL are configured to be capable of accumulating a charge amount corresponding to the multiplication of the capacitance of the ferroelectric capacitor Cs of each cell MC and the input voltage input to the input wiring PL
  • the row decoder 120 selects the cell MC to be accessed by applying a selection signal to the word line WL.
  • the selection signal is a pulse having a peak value equal to or higher than the threshold voltage of the transistor Tr (described later) in the cell MC.
  • the transistor Tr is turned on.
  • the column decoder 130 supplies a predetermined voltage Vbl to each cell MC connected to the bit line BL by applying a predetermined voltage Vbl to the bit line BL.
  • the input circuit 140 supplies a predetermined voltage (input voltage Vpl) to each cell MC connected to the input wiring PL by applying a predetermined voltage (input voltage Vpl) to the input wiring PL.
  • a voltage difference between the input voltage Vpl applied to the input wiring PL and the voltage Vbl applied to the bit line BL is applied to each cell MC.
  • the voltage Vbl is, for example, the ground voltage (0V) when the input voltage Vpl is a predetermined positive voltage. At this time, for example, "0" is stored in the cell MC as the polarization state of the cell MC. Further, when the input voltage Vpl is the ground voltage (0V), it is assumed that the voltage Vbl is a predetermined positive voltage. At this time, for example, "1" is stored in the cell MC as the polarization state of the cell MC.
  • the input voltage Vpl is applied to the cell MC from the input circuit 140 through the input wiring PL, and the voltage Vbl is applied from the column decoder 130 through the bit line BL.
  • a switching current corresponding to the polarization of the ferroelectric substance of the cell MC flows through the cell MC.
  • Each output of the cell MC is connected to the output wiring SL via the bit line BL, and the output circuit 150 measures the current flowing through the output wiring SL or the potential of the output wiring SL to add up the products. Get the calculation result.
  • the output circuit 150 has, for example, an AD (Analog-to-Digital) conversion circuit that measures each of the voltages of the output wiring SL simultaneously and in parallel, and is a digital obtained by AD-converting the product-sum calculation result. Output the signal to the outside.
  • the output circuit 150 may further include an amplifier circuit or the like, if necessary.
  • the product-sum calculation circuit 110 has a plurality of cell MCs arranged in a matrix.
  • Each cell MC has a circuit configuration of 1Tr1C including, for example, a transistor Tr and a ferroelectric capacitor Cs connected to a source / drain terminal of the transistor Tr.
  • the transistor Tr is, for example, a MOSFET.
  • the ferroelectric capacitor Cs has a structure in which a ferroelectric material is sandwiched between a pair of electrodes. Examples of the ferroelectric material include hafnium oxide (HfOx), zirconium oxide (ZrOx), and hafnium oxide zirconium (HfZrOx).
  • these materials can be made into a ferroelectric substance by performing crystallization annealing on hafnium oxide (HfOx), zirconium oxide (ZrOx), zirconium oxide (HfZrOx) and the like.
  • the ferroelectric material may be doped with atoms such as La, Si, and Gd.
  • titanium nitride (TiN), tantalum nitride (TaN), or the like can be used.
  • the gate of the transistor Tr is connected to the word line WL, and a signal from the row decoder 120 is input via the word line WL.
  • One source / drain terminal of the transistor Tr is connected to the input wiring PL via the ferroelectric capacitor Cs.
  • One terminal of the ferroelectric capacitor Cs is connected to one source / drain terminal of the transistor Tr, and the other terminal of the ferroelectric capacitor Cs is connected to the input wiring PL.
  • a signal from the input circuit 140 is input to one of the source / drain terminals of the transistor Tr via the ferroelectric capacitor Cs.
  • a bit line BL is connected to the other source / drain terminal of the transistor Tr, and a signal from the column decoder 130 is input via the bit line BL.
  • C is, for example, as shown in FIG. 3, a load capacity cl corresponding to the polarization state (“0”) of the cell MC, or a load capacity corresponding to the polarization state (“1”) of the cell MC.
  • C corresponds to ch. That is, in the product-sum calculation circuit 110, it is possible to perform a "product" between an input (for example, a signal in the previous stage) and a parameter in a neural network represented by a Convolution Neural Network (CNN).
  • CNN Convolution Neural Network
  • FIG. 4 shows an example of the planar layout of the product-sum calculation circuit 110.
  • the plurality of bit lines BL and the plurality of input wiring PL both have wiring extending in the first direction, and the wirings are alternately arranged in the second direction orthogonal to the first direction. ..
  • the two input wiring PLs adjacent to each other are connected to each other by the conductive layer M, and correspond to the one input wiring PL of FIG. 2 above.
  • a plurality of word lines WL extend in the second direction and are arranged in the first direction at predetermined intervals.
  • the bit contact N is connected to the bit wire BL and one of the source / drain terminals of the transistor Tr.
  • the bit contact N is arranged at a position where the bit wire BL and one of the source / drain terminals of the transistor Tr face each other.
  • Ferroelectric capacitors Cs are provided between the other source / drain terminal of the transistor Tr and the input wiring PL.
  • the ferroelectric capacitors Cs are arranged at positions where the input wiring PL and the other source / drain terminals of the transistor Tr face each other.
  • a plurality of bit contacts N and a plurality of ferroelectric capacitors Cs are alternately arranged in the first direction.
  • the transistor Tr is formed so as to extend in a third direction connecting the bit contact N and the ferroelectric capacitor Cs, and in the transistor Tr, one source / drain terminal and the other source / drain terminal are third. They are arranged so as to face each other in the direction of.
  • FIG. 5 shows an example of the configuration of the neural network 200 using the two multiply-accumulate arithmetic units 100.
  • the neural network 200 performs DA (Digital-to-Analog) conversion of a plurality of digital signals output from the two product-sum calculation devices 100 and the output circuit 150 of the product-sum calculation device 100 in the previous stage, and performs the product-sum calculation in the latter stage. It is provided with a DAC 300 for inputting to the input circuit 140 of the device 100. In this way, a neural network can be constructed by connecting the two multiply-accumulate arithmetic units 100 via the DAC 300. It is also possible to construct a neural network using a plurality of product-sum calculation devices 100. At this time, a DAC 300 is provided between the product-sum calculation device 100 on the front stage side and the product-sum calculation device 100 on the rear stage side.
  • DA Digital-to-Analog
  • the row decoder 120 selects a specific word line WL
  • the input circuit 140 applies a positive voltage as the input voltage Vpl to the specific input wiring PL
  • the column decoder 130 applies a specific bit line BL.
  • a ground voltage is applied as the voltage Vbl
  • it is connected to the selected word line WL
  • the bit line BL to which the ground voltage is applied as the voltage Vbl.
  • a voltage corresponding to the accumulated electric charge is generated in the output wiring SL, and the voltage of the output wiring SL is AD-converted in the output circuit 150 and output to the outside.
  • a voltage corresponding to the sum of the charges supplied from each cell MC sharing the output wiring SL is generated in the output wiring SL, the voltage of the output wiring SL is AD converted in the output circuit 150, and the voltage is AD-converted from the output circuit 150. It is output to the outside.
  • a voltage (product-sum calculation result) corresponding to the sum of the charges supplied from each cell MC sharing the output wiring SL is output from the output circuit 150 to the output wiring SL. It is output to the outside every time.
  • the cell MC is provided with ferroelectric capacitors Cs. This makes it possible to hold parameters (weights) in the ferroelectric capacitors Cs.
  • the variation of the load capacities cl and ch is large, the variation becomes noise at the time of inference, and there is a possibility that the inference accuracy is lowered.
  • the variation of the load capacities cl and ch in the ferroelectric capacitor Cs that holds the parameter (weight) is small, high-precision inference can be performed.
  • the cell MC of 1T1C using the ferroelectric capacitors Cs can be formed on the silicon substrate in a smaller area than the product-sum calculation cell using another memory (for example, ReRAM). Therefore, it is possible to provide a low-cost product-sum calculation device 100. Further, in the ferroelectric capacitor Cs, the upper limit of the number of rewrites is extremely large as compared with the case where another memory (for example, ReRAM) is used, and practically, the number of rewrites is not limited.
  • an output circuit 150 is provided that AD-converts and outputs a voltage corresponding to the electric charge stored in each output wiring PL.
  • an ADC is provided between the product-sum calculation device 100 on the front stage side and the product-sum calculation device 100 on the rear stage side, thereby providing a neural network. It is possible to build.
  • each transistor Tr extends in an oblique direction intersecting both the row direction and the column direction in the plurality of cell MCs, and in each transistor Tr, the pair of source / drain terminals are in the oblique direction. They are arranged facing each other.
  • the product-sum calculation circuit 110 can be formed in a square shape on the surface of the semiconductor substrate, and the degree of freedom in design can be improved.
  • the input wiring PL is arranged at a position facing one source / drain terminal via the ferroelectric capacitor Cs, and the output wiring SL is arranged at a position facing the other source / drain terminal.
  • the product-sum calculation circuit 110 can be formed in a square shape on the surface of the semiconductor substrate, and the degree of freedom in design can be improved.
  • FIG. 6 shows an example of the configuration of the product-sum calculation device 400.
  • the product-sum calculation device 400 includes a product-sum calculation circuit 410 composed of a plurality of cells MCd corresponding to synapses connected in a matrix, a row decoder 420, a column decoder 430, an input circuit 440, and an output circuit 450. And have.
  • the product-sum calculation circuit 410 is driven by the row decoder 420, the column decoder 430, and the input circuit 440.
  • the product-sum calculation circuit 410 is formed on, for example, a silicon substrate.
  • a plurality of word lines WL + and WL- are connected to the row decoder 420.
  • a plurality of word lines WL + are assigned to a plurality of cells MCd arranged in a matrix, for example, one line for each row.
  • a plurality of bit lines BL + and BL ⁇ are connected to the column decoder 430.
  • a plurality of bit lines BL + are assigned to a plurality of cells MCd arranged in a matrix, for example, one for each column.
  • a plurality of input wiring PLs are connected to the input circuit 440.
  • a plurality of input wiring PLs are assigned to a plurality of cells MCd arranged in a matrix, for example, one for each row.
  • a plurality of output wiring SL + are connected to each bit line BL + one by one.
  • a plurality of output wiring SL-s are connected to each bit line BL-.
  • the bit line BL- and the output wiring SL- are configured to be capable of accumulating a charge amount corresponding to the multiplication of the capacitance of the ferroelectric capacitor Cs1 of each cell MC1 and the input voltage input to the input wiring PL.
  • the product-sum calculation circuit 410 has a plurality of cells MCd arranged in a matrix. As shown in FIG. 7, each cell MCd has, for example, a circuit configuration of 2Tr2C including two cell MCs (cells MC1 and MC2). In each cell MCd, the cell MC1 is the main cell and the cell MC2 is the reference cell. When a predetermined state is set for the cell MC1, a state in which the state of the cell MC1 is inverted is set for the cell MC2. The role of the reference cell will be described in detail later.
  • the cells MC1 and MC2 have the same configuration and function as the cell MC according to the above embodiment.
  • the cell MC1 has a circuit configuration of 1Tr1C including, for example, a transistor Tr1 and a ferroelectric capacitor Cs1 connected to a source / drain terminal of the transistor Tr1.
  • the cell MC2 has a circuit configuration of 1Tr1C including, for example, a transistor Tr2 and a ferroelectric capacitor Cs2 connected to a source / drain terminal of the transistor Tr2.
  • the transistors Tr1 and Tr2 are, for example, MOSFETs.
  • the ferroelectric capacitors Cs1 and Cs2 have a structure in which a ferroelectric material is sandwiched between a pair of electrodes.
  • the gate of the transistor Tr1 is connected to the word line WL-, and a signal from the row decoder 420 is input via the word line WL-.
  • One source / drain terminal of the transistor Tr1 is connected to the input wiring PL via the ferroelectric capacitor Cs1.
  • One terminal of the ferroelectric capacitor Cs1 is connected to one source / drain terminal of the transistor Tr1, and the other terminal of the ferroelectric capacitor Cs1 is connected to the input wiring PL.
  • a signal from the input circuit 440 is input to one of the source / drain terminals of the transistor Tr1 via the ferroelectric capacitor Cs1.
  • a bit line BL- is connected to the other source / drain terminal of the transistor Tr1, and a signal from the column decoder 430 is input via the bit line BL-.
  • the gate of the transistor Tr2 is connected to the word line WL +, and a signal from the row decoder 420 is input via the word line WL +.
  • One source / drain terminal of the transistor Tr2 is connected to the input wiring PL to which the ferroelectric capacitor Cs1 is connected via the ferroelectric capacitor Cs2.
  • One terminal of the ferroelectric capacitor Cs2 is connected to one source / drain terminal of the transistor Tr2, and the other terminal of the ferroelectric capacitor Cs2 is connected to the input wiring PL to which the ferroelectric capacitor Cs1 is connected. .. That is, in the cell MCd, the ferroelectric capacitors Cs1 and Cs2 are connected to the common input wiring PL.
  • a signal from the input circuit 440 is input to one of the source / drain terminals of the transistor Tr2 via the ferroelectric capacitor Cs2.
  • a bit line BL + is connected to the other source / drain terminal of the transistor Tr2, and a signal from the column decoder 430 is input via the bit line BL +.
  • the row decoder 420 selects the cell MCd (or cell MC1) to be accessed by applying the selection signal to the word line WL-.
  • the selection signal is a pulse having a peak value equal to or higher than the threshold voltage of the transistor Tr1.
  • the transistor Tr1 is turned on.
  • the column decoder 430 supplies a predetermined voltage Vbl1 to each cell MC1 connected to the bit line BL- by applying a predetermined voltage Vbl1 to the bit line BL-. A voltage difference between the input voltage Vpl applied to the input wiring PL and the voltage Vbl1 applied to the bit line BL- is applied to each cell MC1.
  • the row decoder 420 selects the cell MCd (or cell MC2) to be accessed by applying the selection signal to the word line WL +.
  • the selection signal is a pulse having a peak value equal to or higher than the threshold voltage of the transistor Tr2.
  • the transistor Tr2 is turned on.
  • the column decoder 430 supplies a predetermined voltage Vbl2 to each cell MC2 connected to the bit line BL + by applying a predetermined voltage Vbl2 to the bit line BL +.
  • a voltage difference between the input voltage Vpl applied to the input wiring PL and the voltage Vbl2 applied to the bit line BL + is applied to each cell MC2.
  • the voltage Vbl1 is, for example, the ground voltage (0V) when the input voltage Vpl is a predetermined positive voltage. At this time, for example, "0" is stored in the cell MC1 as the polarization state of the cell MC1. Further, it is assumed that the voltage Vbl1 is a predetermined positive voltage when the input voltage Vpl is the ground voltage (0V). At this time, for example, "1" is stored in the cell MC1 as the polarization state of the cell MC1.
  • the voltage Vbl2 is, for example, the ground voltage (0V) when the input voltage Vpl is a predetermined positive voltage. At this time, for example, "0" is stored in the cell MC2 as the polarization state of the cell MC2. Further, it is assumed that the voltage Vbl2 is a predetermined positive voltage when the input voltage Vpl is the ground voltage (0V). At this time, for example, "1" is stored in the cell MC2 as the polarization state of the cell MC2.
  • the input voltage Vpl is applied to the cell MC1 from the input circuit 440 through the input wiring PL, and the voltage Vbl1 is applied from the column decoder 430 through the bit line BL-.
  • a switching current corresponding to the polarization of the ferroelectric substance of the cell MC1 flows through the cell MC1.
  • Each output of the cell MC1 is connected to the output wiring SL- via the bit line BL-, and the output circuit 450 measures the current flowing through the output wiring SL- or the potential of the output wiring SL-. To get the product-sum operation result.
  • the output circuit 450 has, for example, an AD conversion circuit that simultaneously and in parallel measures each of the voltages of the output wiring SL-, and outputs a digital signal obtained by AD conversion of the product-sum calculation result to the outside. ..
  • the output circuit 450 may further include an amplifier circuit or the like, if necessary.
  • C is, for example, as shown in FIG. 3, a load capacity cl corresponding to the polarization state (“0”) of the cell MC1, or a load capacity corresponding to the polarization state (“1”) of the cell MC1.
  • C corresponds to ch. That is, in the product-sum calculation circuit 110, it is possible to perform a "product" between an input (for example, a signal in the previous stage) and a parameter in a neural network represented by a Convolution Neural Network (CNN).
  • CNN Convolution Neural Network
  • FIG. 8 shows an example of the planar layout of the product-sum calculation circuit 410.
  • a plurality of bit lines BL-, BL + and a plurality of input wiring PLs have wiring extending in the first direction, and the wirings are in the second direction orthogonal to the first direction, the bit line BL.
  • the two input wiring PL and the bit line BL + are repeatedly arranged in this order.
  • the two input wiring PLs adjacent to each other are connected to each other by the conductive layer M, and correspond to the one input wiring PL of FIG. 7 above.
  • a plurality of word lines WL + and WL- extend in the second direction and are alternately arranged in the first direction.
  • the bit contact N1 is connected to the bit wire BL- and one of the source / drain terminals of the transistor Tr1.
  • the bit contact N1 is arranged at a position where the bit wire BL- and one source / drain terminal of the transistor Tr1 face each other.
  • a ferroelectric capacitor Cs1 is provided between the other source / drain terminal of the transistor Tr1 and the input wiring PL.
  • the ferroelectric capacitor Cs1 is arranged at a position where the input wiring PL and the other source / drain terminal of the transistor Tr face each other.
  • the bit contact N2 is connected to the bit line BL + and one of the source / drain terminals of the transistor Tr2.
  • the bit contact N2 is arranged at a position where the bit line BL + and one of the source / drain terminals of the transistor Tr2 face each other.
  • a ferroelectric capacitor Cs2 is provided between the other source / drain terminal of the transistor Tr2 and the input wiring PL.
  • the ferroelectric capacitor Cs2 is arranged at a position where the input wiring PL and the other source / drain terminal of the transistor Tr2 face each other.
  • a plurality of bit contacts N1 and N2 and a plurality of ferroelectric capacitors Cs1 and Cs2 are repeatedly arranged in the first direction in the order of the bit contact N1, the ferroelectric capacitor Cs1, the ferroelectric capacitor Cs2, and the bit contact N2.
  • the transistor Tr1 is formed so as to extend in a third direction intersecting the first direction and the second direction, and in the transistor Tr1, one source / drain terminal and the other source / drain terminal are the first. They are arranged so as to face each other in the direction of 3.
  • the transistor Tr2 is formed so as to extend in a first direction and a third direction intersecting the second direction, and in the transistor Tr2, one source / drain terminal and the other source / drain terminal are the first. They are arranged so as to face each other in the direction of 3.
  • FIG. 9 shows an example of the configuration of the neural network 500 using the two multiply-accumulate arithmetic units 400.
  • the neural network 500 performs DA (Digital-to-Analog) conversion of a plurality of digital signals output from the two product-sum calculation devices 400 and the output circuit 450 of the product-sum calculation device 400 in the previous stage, and performs the product-sum calculation in the latter stage.
  • DA Digital-to-Analog
  • DAC 600 Digital-to-Analog
  • a DAC 600 to be input to the input circuit 440 of the device 400.
  • a neural network can be constructed by connecting the two multiply-accumulate arithmetic units 400 via the DAC 600.
  • a DAC 600 is provided between the product-sum calculation device 400 on the front stage side and the product-sum calculation device 400 on the rear stage side.
  • the row decoder 420 selects a specific word line WL-, the input circuit 140 applies a positive voltage as the input voltage Vpl to the specific input wiring PL, and the column decoder 130 applies a specific bit line.
  • a ground voltage is applied to BL- as a voltage Vbl
  • the selected word line WL- an input wiring PL to which a positive voltage is applied as an input voltage Vpl
  • a bit line BL- to which a ground voltage is applied as a voltage Vbl.
  • a voltage corresponding to the accumulated electric charge is generated in the output wiring SL-, and the voltage of the output wiring SL- is AD converted in the output circuit 450 and output to the outside.
  • a voltage corresponding to the sum of the charges supplied from each cell MC1 sharing the output wiring SL- is generated in the output wiring SL-, and the voltage of this output wiring SL- is AD converted in the output circuit 450 and output. It is output to the outside from the circuit 450.
  • a voltage (product-sum calculation result) corresponding to the sum of the charges supplied from each cell MC1 sharing the output wiring SL- is output from the output circuit 450. It is output to the outside for each wiring SL-.
  • the product-sum calculation circuit 110 gives the cell MC2, which is a reference cell, a function of backing up the cell MC1.
  • the product-sum calculation circuit 110 for example, writes "1" as a state in the cell MC1, writes a state "0" in which the state of the cell MC1 is inverted, in the cell MC2, and then infers the product-sum calculation.
  • the cell MC1 becomes “0”.
  • the product-sum calculation device 400 writes in the cell MC1 a state (“1”) in which the state (“0”) read from the cell MC2 is inverted. In this way, rewriting to the cell MC1 is performed. Such rewriting can be realized by making the cell MC2 function as a backup of the cell MC1.
  • the cell MC is provided with the ferroelectric capacitors Cs1 and Cs2. This makes it possible to hold parameters (weights) in the ferroelectric capacitors Cs1 and Cs2.
  • the variation of the load capacities cl and ch is large, the variation becomes noise at the time of inference, and there is a possibility that the inference accuracy is lowered.
  • the variation of the load capacities cl and ch in the ferroelectric capacitors Cs1 and Cs2 that hold the parameters (weights) is small, high-precision inference can be performed.
  • the 1T1C cell MC1 using the ferroelectric capacitor Cs1 and the 1T1C cell MC2 using the ferroelectric capacitor Cs2 have a smaller area than the product-sum operation cell using another memory (for example, ReRAM). It can be formed on a silicon substrate. Therefore, it is possible to provide a low-cost product-sum calculation device 100. Further, in the ferroelectric capacitors Cs1 and Cs2, the upper limit of the number of rewrites is extremely large as compared with the case where other memories (for example, ReRAM) are used, and practically, the number of rewrites is not limited.
  • an output circuit 450 is provided that AD-converts and outputs a voltage corresponding to the electric charge stored in each output wiring PL-.
  • an ADC is provided between the product-sum calculation device 400 on the front stage side and the product-sum calculation device 400 on the rear stage side, thereby providing a neural network. It is possible to build.
  • each transistor Tr1 and Tr2 extends in an oblique direction intersecting both the row direction and the column direction in the plurality of cells MCd, and each transistor Tr1 and Tr2 has a pair of source / drain terminals. Are arranged so as to face each other in the diagonal direction.
  • the product-sum calculation circuit 410 can be formed in a square shape on the surface of the semiconductor substrate, and the degree of freedom in design can be improved.
  • the input wiring PL is arranged at a position facing one source / drain terminal via the ferroelectric capacitors Cs1 and Cs2, and the output wiring SL- faces the other source / drain terminal. It is placed in a position.
  • the product-sum calculation circuit 410 can be formed in a square shape on the surface of the semiconductor substrate, and the degree of freedom in design can be improved.
  • 11 and 12 show an example of the distribution of the voltage V0 at “0” and the voltage V1 at “1” read from each cell MC in the 64-kbit cell array.
  • 11 and 12 illustrate the distribution of voltages V0 and V1 when the areas of the ferroelectric capacitors Cs1 included in the cell MC1 are # 0, # 1, # 2, and # 3.
  • the voltage V1 when "1" is held in the cell MC1 having the area # 1 is Vb1
  • the voltage V0 when "0” is held in the cell MC1 having the area # 1 is Vb0.
  • Vc1 be the voltage V1 when "1" is held in the cell MC1 having the area # 3
  • Vc0 be the voltage V0 when "0" is held in the cell MC1 having the area # 3.
  • the product-sum operation when the area of the cell MC1 is # 1 and the area of the cell MC2 is # 3 will be described below.
  • the control device that controls the product-sum calculation device 400 writes “1" in the cell MC1 and writes "0" in the cell MC2, and then infers the product-sum calculation. At this time, since the inference of the product-sum operation is a destructive read, the cell MC1 becomes “0” (FIG. 11). Subsequently, the control device that controls the product-sum calculation device 400 reads "0" from the cell MC1 and "0” from the cell MC2, and obtains the voltage Vb0 obtained from the cell MC1 and the voltage Vb0 obtained from the cell MC2. When it is confirmed that Vb0> Vc0 by comparing with the voltage Vc0, "1" is written in the cell MC1 (FIG. 11). In this way, rewriting to the cell MC1 is performed. Such rewriting can be realized by making the cell MC2 function as a backup of the cell MC1.
  • the control device that controls the product-sum calculation device 400 writes “0" in the cell MC1 and writes “1” in the cell MC2, and then infers the product-sum calculation. At this time, the cell MC1 remains “0” (FIG. 12). Subsequently, the control device that controls the product-sum calculation device 400 reads "0" from the cell MC1 and "1” from the cell MC2, and obtains the voltage Vb0 obtained from the cell MC1 and the voltage Vb0 obtained from the cell MC2. When it is confirmed that Vb0 ⁇ Vc1 by comparing with the voltage Vc1, "0" is written in the cell MC1 (FIG. 12). In this way, rewriting to the cell MC1 is performed. Such rewriting can be realized by making the cell MC2 function as a backup of the cell MC1.
  • the bit line BL itself may also serve as the output wiring PL.
  • the plurality of input wiring PLs may be assigned one by one for each row in the plurality of cell MCs, or may be assigned by two. .. Further, in the second embodiment and the modified examples thereof, one plurality of input wirings may be assigned to each row in the plurality of cell MCs, or two wiring wirings may be assigned to each row. ..
  • the present disclosure may have the following structure.
  • (1) A plurality of cells arranged in a matrix, each including a transistor and a ferroelectric capacitor connected to a first source / drain terminal of the transistor.
  • a plurality of input wires assigned to each row in the plurality of cells and connected to the ferroelectric capacitor, and a plurality of input wires. Allocated one for each column in the plurality of cells, connected to the second source / drain terminal of the transistor, and multiplied by the capacitance of the dielectric capacitor in each cell and the input voltage input to the input wiring.
  • the product-sum calculation device further comprising an output circuit that AD-converts and outputs a voltage corresponding to the electric charge accumulated in each output wiring.
  • Each of the transistors extends in an oblique direction intersecting both the row and column directions in the plurality of cells.
  • the product-sum calculation device according to (1) or (2), wherein in each of the transistors, the first source / drain terminal and the second source / drain terminal are arranged so as to face each other in the diagonal direction.
  • the input wiring is arranged at a position facing the first source / drain terminal via the ferroelectric capacitor.
  • the product-sum calculation device wherein the output wiring is arranged at a position facing the second source / drain terminal.
  • a main cell each containing a first transistor and a first dielectric capacitor connected to a first source / drain terminal of the first transistor, a second transistor, and a second transistor, respectively.
  • a plurality of cells arranged in a matrix including a reference cell including a second dielectric capacitor connected to a second source / drain terminal of the transistor, and a plurality of cells.
  • a plurality of input wires allocated to each row in the plurality of cells and connected to the first ferroelectric capacitor and the second ferroelectric capacitor.
  • One is assigned to each column in the plurality of cells, connected to the third source / drain terminal of the first transistor, and to the capacitance of the first dielectric capacitor and the input wiring of each main cell.
  • a plurality of first output wires capable of accumulating the amount of charge corresponding to the multiplication of the input input voltage, and One is assigned to each row in the plurality of cells, connected to the fourth source / drain terminal of the second transistor, and to the capacity of the second dielectric capacitor and the input wiring of each reference cell.
  • Each said first transistor and each said second transistor extends in an oblique direction intersecting both the row and column directions in the plurality of cells.
  • the first source / drain terminal and the third source / drain terminal are arranged so as to face each other in the diagonal direction.
  • Device Two of the plurality of input wires are assigned to each row in the plurality of cells.
  • the first input wiring is arranged at a position facing the first source / drain terminal via the first strong dielectric capacitor.
  • Each of the product-sum calculation devices A plurality of cells arranged in a matrix, each including a transistor and a ferroelectric capacitor connected to a first source / drain terminal of the transistor.
  • Each of the product-sum calculation devices A main cell, each containing a first transistor and a first dielectric capacitor connected to a first source / drain terminal of the first transistor, a second transistor, and a second transistor, respectively.
  • a plurality of cells arranged in a matrix including a reference cell including a second dielectric capacitor connected to a second source / drain terminal of the transistor, and a plurality of cells.
  • One is assigned to each row in the plurality of cells, connected to the third source / drain terminal of the first transistor, and to the capacitance of the first dielectric capacitor and the input wiring of each main cell.
  • a plurality of first output wires capable of accumulating the amount of charge corresponding to the multiplication of the input input voltage, and One is assigned to each row in the plurality of cells, connected to the fourth source / drain terminal of the second transistor, and to the capacity of the second dielectric capacitor and the input wiring of each reference cell.
  • a ferroelectric capacitor is provided in the cell. This makes it possible to hold parameters (weights) in the ferroelectric capacitor.
  • the variation in the load capacity of the cell is large, the variation becomes noise at the time of inference, and there is a possibility that the inference accuracy is lowered.
  • the variation in the load capacitance in the ferroelectric capacitor that holds the parameter (weight) is small, high-precision inference can be performed.
  • the upper limit of the number of rewrites is extremely large as compared with the case where another memory (for example, ReRAM) is used, and practically, the number of rewrites is not limited. Therefore, it is possible to provide a product-sum calculation device capable of holding parameters and performing writing a number of times to withstand practical use.
  • a ferroelectric capacitor is provided in the first cell and the second cell. This makes it possible to hold parameters (weights) in the ferroelectric capacitor.
  • the variation in the load capacity of the cell is large, the variation becomes noise at the time of inference, and there is a possibility that the inference accuracy is lowered.
  • the variation in the load capacitance in the ferroelectric capacitor that holds the parameter (weight) is small, high-precision inference can be performed.
  • the upper limit of the number of rewrites is extremely large as compared with the case where another memory (for example, ReRAM) is used, and practically, the number of rewrites is not limited. Therefore, it is possible to provide a product-sum calculation device capable of holding parameters and performing writing a number of times to withstand practical use.

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Abstract

本開示の一側面に係る積和演算装置は、各々がトランジスタと、トランジスタの第１のソース・ドレイン端子に接続された強誘電キャパシタとを含み、行列状に配置された複数のセルを備えている。この積和演算装置は、さらに、複数の入力配線と、複数の出力配線とを備えている。複数の入力配線は、複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、強誘電キャパシタに接続されている。複数の出力配線は、複数のセルにおける列ごとに１本ずつ割り当てられている。複数の出力配線は、トランジスタの第２のソース・ドレイン端子に接続され、各セルの強誘電キャパシタの容量および入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能に構成されている。

Description

積和演算装置およびニューラルネットワーク
　本開示は、強誘電キャパシタを用いた積和演算装置およびニューラルネットワークに関する。
　近年、画像やパターンの認証を行う応用としてニューラルネットワーク回路が実用されている。メモリアレイをニューラルネットワーク回路の積和演算として利用することで、ノイマン型コンピューティングの課題であるメモリとＣＰＵ間の遅延や消費電力を解決することが期待できる。積和演算の例として、例えば、特許文献１～３に記載の方法が挙げられる。
特開２０１８－１２０４３３号公報 特開２０１９－２１９９９０号公報 特開２０１９－１７９４９９号公報
　ところで、上記特許文献１，２に記載の発明では、揮発性の容量結合メモリにパラメータ（重み）が記憶されるため、パラメータを保持することができない。また、上記特許文献３に記載の発明では、強誘電トランジスタにパラメータが記憶されるため、書き込み回数（パラメータの書き換え回数）に実用に耐えない制限がある。従って、パラメータを保持することができ、かつ実用に耐える程度の回数の書き込みを行うことの可能な積和演算装置およびニューラルネットワークを提供することが望ましい。
　本開示の第１の側面に係る積和演算装置は、各々がトランジスタと、トランジスタの第１のソース・ドレイン端子に接続された強誘電キャパシタとを含み、行列状に配置された複数のセルを備えている。この積和演算装置は、さらに、複数の入力配線と、複数の出力配線とを備えている。複数の入力配線は、複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、強誘電キャパシタに接続されている。複数の出力配線は、複数のセルにおける列ごとに１本ずつ割り当てられている。複数の出力配線は、トランジスタの第２のソース・ドレイン端子に接続され、各セルの強誘電キャパシタの容量および入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能に構成されている。
　本開示の第２の側面に係るニューラルネットワークは、複数の積和演算装置を備えている。各積和演算装置は、上記の第１の側面に係る積和演算装置と同様の構成要素を備えている。
　本開示の第１の側面に係る積和演算装置、および本開示の第２の側面に係るニューラルネットワークでは、セルには強誘電キャパシタが設けられている。これにより、強誘電キャパシタにパラメータ（重み）を保持することが可能となる。ここで、セルの負荷容量のばらつきが大きい場合、そのばらつきが推論の際のノイズとなり、推論精度の低下が生じる可能性がある。しかし、本開示では、パラメータ（重み）を保持させる強誘電キャパシタにおける負荷容量のばらつきは小さいので、高精度の推論を行うことができる。また、強誘電キャパシタでは、他のメモリ（例えば、ＲｅＲＡＭ）を用いた場合と比べて、書き換え回数の上限が極めて大きく、実用上、書き換え回数の制限を受けない。
　本開示の第３の側面に係る積和演算装置は、行列状に配置された複数のセルを備えている。各セルは、メインセルとレファレンスセルとを含む。メインセルは、第１のトランジスタと、第１のトランジスタの第１のソース・ドレイン端子に接続された第１の強誘電キャパシタとを含む。レファレンスセルは、第２のトランジスタと、第２のトランジスタの第２のソース・ドレイン端子に接続された第２の強誘電キャパシタとを含む。この積和演算装置は、さらに、複数の入力配線と、複数の第１の出力配線と、複数の第２の出力配線とを備えている。複数の入力配線は、複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、第１の強誘電キャパシタおよび第２の強誘電キャパシタに接続されている。複数の第１の出力配線は、複数のセルにおける列ごとに１本ずつ割り当てられ、第１のトランジスタの第３のソース・ドレイン端子に接続され、各メインセルの第１の強誘電キャパシタの容量および入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能に構成されている。複数の第２の出力配線は、複数のセルにおける列ごとに１本ずつ割り当てられ、第２のトランジスタの第４のソース・ドレイン端子に接続され、各レファレンスセルの第２の強誘電キャパシタの容量および入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能に構成されている。
　本開示の第４の側面に係るニューラルネットワークは、複数の積和演算装置を備えている。各積和演算装置は、上記の第３の側面に係る積和演算装置と同様の構成要素を備えている。
　本開示の第３の側面に係る積和演算装置、および本開示の第４の側面に係るニューラルネットワークでは、第１のセルおよび第２のセルには強誘電キャパシタが設けられている。これにより、強誘電キャパシタにパラメータ（重み）を保持することが可能となる。ここで、セルの負荷容量のばらつきが大きい場合、そのばらつきが推論の際のノイズとなり、推論精度の低下が生じる可能性がある。しかし、本開示では、パラメータ（重み）を保持させる強誘電キャパシタにおける負荷容量のばらつきは小さいので、高精度の推論を行うことができる。また、強誘電キャパシタでは、他のメモリ（例えば、ＲｅＲＡＭ）を用いた場合と比べて、書き換え回数の上限が極めて大きく、実用上、書き換え回数の制限を受けない。
ニューラルネットワークの一例を表す模式図である。 本開示の第１の実施の形態に係る積和演算装置の構成の一例を表す図である。 図２の積和演算回路における各セルの入力電圧と分極との関係の一例を表す図である。 図２の積和演算回路の平面レイアウトの一例を表す図である。 図２の積和演算回路を用いたニューラルネットワークの一例を表す図である。 本開示の第２の実施の形態に係る積和演算装置の一例を表す図である。 図６のメモリセルの回路構成の一例を表す図である。 図６の積和演算回路の平面レイアウトの一例を表す図である。 図６の積和演算回路を用いたニューラルネットワークの一例を表す図である。 図６のメモリセルの回路構成の一変形例を表す図である。 図１０のメモリセルを備えた積和演算回路における読み出し電圧の一例を表す図である。 図１０のメモリセルを備えた積和演算回路における読み出し電圧の一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
＜１．本開示に係る技術的背景＞
　まず、図１を参照して、本開示に係る技術的背景について説明する。ニューラルネットワークは、生体の神経回路網をモデルとした情報処理システムである。ニューラルネットワークは、画像認識、又は画像の圧縮若しくは復元等のデジタル計算機では負荷が高い演算を効率良く実行することができる。このようなニューラルネットワークの１つとして、例えば、層状に並べられた人工ニューロンが隣接層間でのみ結合し、入力側から出力側に一方向にのみ情報が伝搬するパーセプトロンを例示することができる。
　図１は、ニューラルネットワークの一例を表したものである。ニューラルネットワークは、例えば、入力層ＩＬ、中間層ＭＬ（隠れ層）および出力層ＯＬを含む。各層（ＩＬ，ＭＬ，ＯＬ）は、１または複数のニューロンを備えている。例えば、入力層ＩＬのニューロンの数は、例えば、動画データに含まれる画素数に応じて設定することができる。中間層ＭＬのニューロンの数は、適宜設定することができる。出力層ＯＬは、後段で必要となる数に応じて設定することができる。
　互いに隣接する層のニューロン同士は結合されており、各結合には重み（結合荷重）が設定されている。ニューロンの結合数は、適宜設定されてよい。各ニューロンには閾値が設定されており、例えば、各ニューロンへの入力値と重みとの積の和が閾値を超えているか否かによって各ニューロンの出力値が決定される。
＜２．第１の実施の形態＞
　次に、本開示の第１の実施の形態に係る積和演算装置１００について説明する。図２は、積和演算装置１００の構成の一例を表したものである。積和演算装置１００は、シナプスに対応する複数のセルＭＣが行列状に接続されることにより構成される積和演算回路１１０と、行デコーダ１２０、列デコーダ１３０、入力回路１４０と、出力回路１５０とを備えている。行デコーダ１２０、列デコーダ１３０および入力回路１４０によって積和演算回路１１０が駆動される。積和演算回路１１０は、例えば、シリコン基板上に形成されている。
　行デコーダ１２０には複数のワード線ＷＬが接続されている。複数のワード線ＷＬは、行列状に配置された複数のセルＭＣに対して、例えば、行ごとに１本ずつ割り当てられている。列デコーダ１３０には複数のビット線ＢＬが接続されている。複数のビット線ＢＬは、行列状に配置された複数のセルＭＣに対して、例えば、列ごとに１本ずつ割り当てられている。入力回路１４０には複数の入力配線ＰＬが接続されている。複数の入力配線ＰＬは、行列状に配置された複数のセルＭＣに対して、例えば、行ごとに１本ずつ割り当てられている。各ビット線ＢＬには、複数の出力配線ＳＬが１本ずつ接続されている。ビット線ＢＬおよび出力配線ＳＬは、各セルＭＣの強誘電キャパシタＣｓの容量および入力配線ＰＬへ入力される入力電圧の乗算に対応する電荷量を蓄積可能に構成されている。
　行デコーダ１２０は、ワード線ＷＬに選択信号を印可することにより、アクセス対象であるセルＭＣを選択する。選択信号は、セルＭＣ内のトランジスタＴｒ（後述）の閾値電圧以上の波高値を有するパルスである。行デコーダ１２０によって選択されたセルＭＣでは、トランジスタＴｒが導通状態（オン）となる。列デコーダ１３０は、ビット線ＢＬに所定の電圧Ｖｂｌを印可することにより、ビット線ＢＬに接続された各セルＭＣに所定の電圧Ｖｂｌを供給する。入力回路１４０は、入力配線ＰＬに所定の電圧（入力電圧Ｖｐｌ）を印可することにより、入力配線ＰＬに接続された各セルＭＣに所定の電圧（入力電圧Ｖｐｌ）を供給する。各セルＭＣには、入力配線ＰＬに印加された入力電圧Ｖｐｌと、ビット線ＢＬに印加された電圧Ｖｂｌとの差分の電圧が印可される。
　ここで、入力電圧Ｖｐｌが所定の正の電圧となっている場合に、電圧Ｖｂｌが、例えば、グラウンド電圧（０Ｖ）となっているとする。このとき、セルＭＣには、セルＭＣの分極状態として例えば、“０”が記憶される。また、入力電圧Ｖｐｌがグラウンド電圧（０Ｖ）となっている場合に、電圧Ｖｂｌが所定の正の電圧となっているとする。このとき、セルＭＣには、セルＭＣの分極状態として例えば、“１”が記憶される。
　セルＭＣには、入力回路１４０から入力配線ＰＬを通じて入力電圧Ｖｐｌが印加されるとともに、列デコーダ１３０からビット線ＢＬを通じて電圧Ｖｂｌが印可される。これにより、セルＭＣには、セルＭＣの強誘電体の分極に応じたスイッチング電流が流れる。セルＭＣの各々の出力は、ビット線ＢＬを介して出力配線ＳＬに接続されており、出力回路１５０は、出力配線ＳＬに流れる電流、または、出力配線ＳＬの電位を測定することで、積和演算結果を取得する。出力回路１５０は、例えば、出力配線ＳＬの電圧の各々を同時かつ並列に測定するＡＤ（Analog-to-Digital）変換回路を有しており、積和演算結果をＡＤ変換することにより得られるデジタル信号を外部に出力する。なお、出力回路１５０は、必要に応じて、増幅回路などをさらに有していてもよい。
　積和演算回路１１０は、行列状に配置された複数のセルＭＣを有している。各セルＭＣは、例えば、トランジスタＴｒと、トランジスタＴｒのソース・ドレイン端子に接続された強誘電キャパシタＣｓとを含んで構成された１Ｔｒ１Ｃの回路構成となっている。トランジスタＴｒは、例えば、ＭＯＳＦＥＴである。強誘電キャパシタＣｓは、一対の電極間に強誘電体材料が挟み込まれた構成となっている。強誘電体材料としては、例えば、酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などが挙げられる。例えば、酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などに対して結晶化アニールを行うことにより、これらの材料を強誘電体にすることが可能である。強誘電体材料には、Ｌａ，Ｓｉ，Ｇｄ等の原子がドープされていてもよい。強誘電キャパシタＣｓの電極には、例えば、窒化チタン（ＴｉＮ）や窒化タンタル（ＴａＮ）等が用いられ得る。
　トランジスタＴｒのゲートはワード線ＷＬに接続されており、ワード線ＷＬを介して行デコーダ１２０からの信号が入力される。トランジスタＴｒの一方のソース・ドレイン端子は強誘電キャパシタＣｓを介して入力配線ＰＬに接続されている。強誘電キャパシタＣｓの一方の端子がトランジスタＴｒの一方のソース・ドレイン端子に接続されており、強誘電キャパシタＣｓの他方の端子が入力配線ＰＬに接続されている。トランジスタＴｒの一方のソース・ドレイン端子には強誘電キャパシタＣｓを介して入力回路１４０からの信号が入力される。トランジスタＴｒの他方のソース・ドレイン端子にはビット線ＢＬが接続されており、ビット線ＢＬを介して列デコーダ１３０からの信号が入力される。
　積和演算回路１１０では、例えば、行デコーダ１２０によって選択されたセルＭＣの入力（入力配線ＰＬ）に電圧（入力電圧Ｖｐｌ）が印可されると、強誘電キャパシタＣｓの容量と、入力電圧Ｖｐｌとの乗算に対応する電荷量が出力配線ＳＬに蓄積され、これにより積和演算を行うことができる。例えば、積和演算の推論においては、行デコーダ１２０によって選択されたセルＭＣの入力（入力配線ＰＬ）に電圧（入力電圧Ｖｐｌ）が印可されると、Ｃ×Ｖ＝Ｑに応じた電荷量が出力配線ＳＬに蓄積される。ここで、Ｃは、例えば、図３に示したように、セルＭＣの分極状態（“０”）に応じた負荷容量ｃｌ、または、セルＭＣの分極状態（“１”）に応じた負荷容量ｃｈに対応する。すなわち、積和演算回路１１０において、Convolution Neural Network（ＣＮＮ）に代表されるニューラルネットワークにおける入力（例えば、前段の信号）とパラメータとの“積” を行うことができる。
　なお、強誘電キャパシタＣｓの分極状態が“１”のときにキャパシタＣｓに印加される電圧が０（Ｖ）→Ｖａ（Ｖ）→０（Ｖ）と変化すると、キャパシタＣｓの分極状態が“０”となる。また、強誘電キャパシタＣｓの分極状態が“０”のときにキャパシタＣｓに印加される電圧が０（Ｖ）→Ｖａ（Ｖ）→０（Ｖ）と変化すると、キャパシタＣｓの分極状態は、遷移前と同じ状態“０”となる。従って、積和演算回路１１０では、データ読み出しの際に、セルＭＣに保持されたデータが破壊される場合がある。
　図４は、積和演算回路１１０の平面レイアウトの一例を表したものである。複数のビット線ＢＬおよび複数の入力配線ＰＬがともに第１の方向に延在する配線を有しており、それらの配線が第１の方向と直交する第２の方向に交互に配置されている。互いに隣接する２本の入力配線ＰＬは、導電層Ｍで互いに接続されており、上記の図２の１本の入力配線ＰＬに対応している。複数のワード線ＷＬが第２の方向に延在しており、第１の方向に所定の間隔で配列されている。
　ビット線ＢＬと、トランジスタＴｒの一方のソース・ドレイン端子とにビットコンタクトＮが接続されている。ビットコンタクトＮは、ビット線ＢＬとトランジスタＴｒの一方のソース・ドレイン端子とが互いに対向する位置に配置されている。トランジスタＴｒの他方のソース・ドレイン端子と入力配線ＰＬとの間に強誘電キャパシタＣｓが設けられている。強誘電キャパシタＣｓは入力配線ＰＬとトランジスタＴｒの他方のソース・ドレイン端子とが互いに対向する位置に配置されている。
　複数のビットコンタクトＮと複数の強誘電キャパシタＣｓとが第１の方向に交互に配置されている。トランジスタＴｒは、ビットコンタクトＮと強誘電キャパシタＣｓとを結ぶ第３の方向に延在して形成されており、トランジスタＴｒにおいて、一方のソース・ドレイン端子と他方のソース・ドレイン端子とが第３の方向において互いに対向して配置されている。
　図５は、２つの積和演算装置１００を用いたニューラルネットワーク２００の構成の一例を表したものである。ニューラルネットワーク２００は、２つの積和演算装置１００と、前段の積和演算装置１００の出力回路１５０から出力された複数のデジタル信号をＤＡ（Digital-to-Analog）変換し、後段の積和演算装置１００の入力回路１４０に入力するＤＡＣ３００とを備えている。このように、ＤＡＣ３００を介して、２つの積和演算装置１００を連結することにより、ニューラルネットワークを構築することができる。なお、複数の積和演算装置１００を用いてニューラルネットワークを構築することも可能である。このとき、前段側の積和演算装置１００と後段側の積和演算装置１００との間にはＤＡＣ３００が設けられている。
［動作］
　次に、積和演算装置１００の動作について説明する。本実施の形態では、行デコーダ１２０が特定のワード線ＷＬを選択し、入力回路１４０が特定の入力配線ＰＬに入力電圧Ｖｐｌとして正の電圧を印可するとともに、列デコーダ１３０が特定のビット線ＢＬに電圧Ｖｂｌとしてグラウンド電圧を印可すると、選択されたワード線ＷＬと、入力電圧Ｖｐｌとして正の電圧が印可された入力配線ＰＬと、電圧Ｖｂｌとしてグラウンド電圧が印可されたビット線ＢＬとに接続されたセルＭＣ（アクセス対象のセルＭＣ）から入力配線ＰＬに対して、Ｃ×Ｖ＝Ｑに応じた電荷が供給される。その結果、アクセス対象のセルＭＣに接続された出力配線ＳＬには、Ｃ×Ｖ＝Ｑに応じた電荷が蓄積される。出力配線ＳＬには、蓄積された電荷に応じた電圧が発生し、この出力配線ＳＬの電圧が出力回路１５０においてＡＤ変換され、外部に出力される。
　行デコーダ１２０が複数のワード線ＷＬを順次、選択することにより、１本の出力配線ＳＬには、当該出力配線ＳＬを共有する各セルＭＣから、Ｃ×Ｖ＝Ｑに応じた電荷が供給される。これにより、出力配線ＳＬを共有する各セルＭＣから供給された電荷の和に応じた電圧が出力配線ＳＬに発生し、この出力配線ＳＬの電圧が出力回路１５０においてＡＤ変換され、出力回路１５０から外部に出力される。このような読み出し動作が出力配線ＳＬごとに行われることにより、出力配線ＳＬを共有する各セルＭＣから供給された電荷の和に応じた電圧（積和演算結果）が出力回路１５０から出力配線ＳＬごとに外部に出力される。
［効果］
　次に、積和演算装置１００の効果について説明する。本実施の形態では、セルＭＣには、強誘電キャパシタＣｓが設けられている。これにより、強誘電キャパシタＣｓにパラメータ（重み）を保持することが可能となる。ここで、負荷容量ｃｌ，ｃｈのばらつきが大きい場合、そのばらつきが推論の際のノイズとなり、推論精度の低下が生じる可能性がある。しかし、本実施の形態では、パラメータ（重み）を保持させる強誘電キャパシタＣｓにおける負荷容量ｃｌ，ｃｈのばらつきは小さいので、高精度の推論を行うことができる。また、強誘電キャパシタＣｓを用いた１Ｔ１ＣのセルＭＣは、他のメモリ（例えば、ＲｅＲＡＭ）を用いた積和演算セルと比べて、小面積でシリコン基板上に形成することができる。従って、低コストの積和演算装置１００を提供することができる。また、強誘電キャパシタＣｓでは、他のメモリ（例えば、ＲｅＲＡＭ）を用いた場合と比べて、書き換え回数の上限が極めて大きく、実用上、書き換え回数の制限を受けない。
　本実施の形態では、各出力配線ＰＬに蓄積された電荷に応じた電圧をＡＤ変換し、出力する出力回路１５０が設けられている。これにより、複数の積和演算装置１００を用いてニューラルネットワークを構築する際に、前段側の積和演算装置１００と後段側の積和演算装置１００との間にＡＤＣを設けることで、ニューラルネットワークを構築することが可能である。
　本実施の形態では、各トランジスタＴｒは、複数のセルＭＣにおける行方向および列方向の双方と交差する斜め方向に延在しており、各トランジスタＴｒにおいて、一対のソース・ドレイン端子は斜め方向において互いに対向配置されている。これにより、積和演算回路１１０を半導体基板の表面に方形状に形成することが可能となり、設計の自由度を向上させることができる。
　本実施の形態では、入力配線ＰＬは、強誘電キャパシタＣｓを介して一方のソース・ドレイン端子と対向する位置に配置されており、出力配線ＳＬは他方のソース・ドレイン端子と対向する位置に配置されている。これにより、積和演算回路１１０を半導体基板の表面に方形状に形成することが可能となり、設計の自由度を向上させることができる。
＜３．第２の実施の形態＞
　次に、本開示の第２の実施の形態に係る積和演算装置４００について説明する。図６は、積和演算装置４００の構成の一例を表したものである。積和演算装置４００は、シナプスに対応する複数のセルＭＣｄが行列状に接続されることにより構成される積和演算回路４１０と、行デコーダ４２０、列デコーダ４３０、入力回路４４０と、出力回路４５０とを備えている。行デコーダ４２０、列デコーダ４３０および入力回路４４０によって積和演算回路４１０が駆動される。積和演算回路４１０は、例えば、シリコン基板上に形成されている。
　行デコーダ４２０には複数のワード線ＷＬ＋，ＷＬ－が接続されている。複数のワード線ＷＬ＋は、行列状に配置された複数のセルＭＣｄに対して、例えば、行ごとに１本ずつ割り当てられている。複数のワード線ＷＬ－は、行列状に配置された複数のセルＭＣｄに対して、例えば、行ごとに１本ずつ割り当てられている。つまり、複数組のワード線ＷＬ＋，ＷＬ－が、行列状に配置された複数のセルＭＣｄに対して、例えば、行ごとに一組ずつ割り当てられている。列デコーダ４３０には複数のビット線ＢＬ＋，ＢＬ－が接続されている。複数のビット線ＢＬ＋は、行列状に配置された複数のセルＭＣｄに対して、例えば、列ごとに１本ずつ割り当てられている。複数のビット線ＢＬ－は、行列状に配置された複数のセルＭＣｄに対して、例えば、列ごとに１本ずつ割り当てられている。つまり、複数組のビット線ＢＬ＋，ＢＬ－が、行列状に配置された複数のセルＭＣｄに対して、例えば、行ごとに一組ずつ割り当てられている。入力回路４４０には複数の入力配線ＰＬが接続されている。複数の入力配線ＰＬは、行列状に配置された複数のセルＭＣｄに対して、例えば、行ごとに１本ずつ割り当てられている。各ビット線ＢＬ＋には、複数の出力配線ＳＬ＋が１本ずつ接続されている。各ビット線ＢＬ－には、複数の出力配線ＳＬ－が１本ずつ接続されている。ビット線ＢＬ－および出力配線ＳＬ－は、各セルＭＣ１の強誘電キャパシタＣｓ１の容量および入力配線ＰＬへ入力される入力電圧の乗算に対応する電荷量を蓄積可能に構成されている。
　積和演算回路４１０は、行列状に配置された複数のセルＭＣｄを有している。各セルＭＣｄは、例えば、図７に示したように、２つのセルＭＣ（セルＭＣ１，ＭＣ２）を含んで構成された２Ｔｒ２Ｃの回路構成となっている。各セルＭＣｄにおいて、セルＭＣ１が主セルであり、セルＭＣ２はレファレンスセルである。セルＭＣ１に対して所定の状態が設定されたとき、セルＭＣ２に対しては、セルＭＣ１の状態を反転させた状態が設定される。レファレンスセルの役割については後に詳述する。
　セルＭＣ１，ＭＣ２は、上記実施の形態に係るセルＭＣと同様の構成・機能となっている。セルＭＣ１は、例えば、トランジスタＴｒ１と、トランジスタＴｒ１のソース・ドレイン端子に接続された強誘電キャパシタＣｓ１とを含んで構成された１Ｔｒ１Ｃの回路構成となっている。セルＭＣ２は、例えば、トランジスタＴｒ２と、トランジスタＴｒ２のソース・ドレイン端子に接続された強誘電キャパシタＣｓ２とを含んで構成された１Ｔｒ１Ｃの回路構成となっている。トランジスタＴｒ１，Ｔｒ２は、例えば、ＭＯＳＦＥＴである。強誘電キャパシタＣｓ１，Ｃｓ２は、一対の電極間に強誘電体材料が挟み込まれた構成となっている。
　トランジスタＴｒ１のゲートはワード線ＷＬ－に接続されており、ワード線ＷＬ－を介して行デコーダ４２０からの信号が入力される。トランジスタＴｒ１の一方のソース・ドレイン端子は強誘電キャパシタＣｓ１を介して入力配線ＰＬに接続されている。強誘電キャパシタＣｓ１の一方の端子がトランジスタＴｒ１の一方のソース・ドレイン端子に接続されており、強誘電キャパシタＣｓ１の他方の端子が入力配線ＰＬに接続されている。トランジスタＴｒ１の一方のソース・ドレイン端子には強誘電キャパシタＣｓ１を介して入力回路４４０からの信号が入力される。トランジスタＴｒ１の他方のソース・ドレイン端子にはビット線ＢＬ－が接続されており、ビット線ＢＬ－を介して列デコーダ４３０からの信号が入力される。
　トランジスタＴｒ２のゲートはワード線ＷＬ＋に接続されており、ワード線ＷＬ＋を介して行デコーダ４２０からの信号が入力される。トランジスタＴｒ２の一方のソース・ドレイン端子には強誘電キャパシタＣｓ２を介して、強誘電キャパシタＣｓ１が接続された入力配線ＰＬに接続されている。強誘電キャパシタＣｓ２の一方の端子がトランジスタＴｒ２の一方のソース・ドレイン端子に接続されており、強誘電キャパシタＣｓ２の他方の端子が、強誘電キャパシタＣｓ１が接続された入力配線ＰＬに接続されている。つまり、セルＭＣｄにおいて、強誘電キャパシタＣｓ１，Ｃｓ２は共通の入力配線ＰＬに接続されている。トランジスタＴｒ２の一方のソース・ドレイン端子には強誘電キャパシタＣｓ２を介して入力回路４４０からの信号が入力される。トランジスタＴｒ２の他方のソース・ドレイン端子にはビット線ＢＬ＋が接続されており、ビット線ＢＬ＋を介して列デコーダ４３０からの信号が入力される。
　行デコーダ４２０は、ワード線ＷＬ－に選択信号を印可することにより、アクセス対象であるセルＭＣｄ（またはセルＭＣ１）を選択する。選択信号は、トランジスタＴｒ１の閾値電圧以上の波高値を有するパルスである。行デコーダ４２０によって選択されたセルＭＣ１では、トランジスタＴｒ１が導通状態（オン）となる。列デコーダ４３０は、ビット線ＢＬ－に所定の電圧Ｖｂｌ１を印可することにより、ビット線ＢＬ－に接続された各セルＭＣ１に所定の電圧Ｖｂｌ１を供給する。各セルＭＣ１には、入力配線ＰＬに印加された入力電圧Ｖｐｌと、ビット線ＢＬ－に印加された電圧Ｖｂｌ１との差分の電圧が印可される。
　行デコーダ４２０は、ワード線ＷＬ＋に選択信号を印可することにより、アクセス対象であるセルＭＣｄ（またはセルＭＣ２）を選択する。選択信号は、トランジスタＴｒ２の閾値電圧以上の波高値を有するパルスである。行デコーダ４２０によって選択されたセルＭＣ２では、トランジスタＴｒ２が導通状態（オン）となる。列デコーダ４３０は、ビット線ＢＬ＋に所定の電圧Ｖｂｌ２を印可することにより、ビット線ＢＬ＋に接続された各セルＭＣ２に所定の電圧Ｖｂｌ２を供給する。各セルＭＣ２には、入力配線ＰＬに印加された入力電圧Ｖｐｌと、ビット線ＢＬ＋に印加された電圧Ｖｂｌ２との差分の電圧が印可される。
　ここで、入力電圧Ｖｐｌが所定の正の電圧となっている場合に、電圧Ｖｂｌ１が、例えば、グラウンド電圧（０Ｖ）となっているとする。このとき、セルＭＣ１には、セルＭＣ１の分極状態として例えば、“０”が記憶される。また、入力電圧Ｖｐｌがグラウンド電圧（０Ｖ）となっている場合に、電圧Ｖｂｌ１が所定の正の電圧となっているとする。このとき、セルＭＣ１には、セルＭＣ１の分極状態として例えば、“１”が記憶される。
　また、入力電圧Ｖｐｌが所定の正の電圧となっている場合に、電圧Ｖｂｌ２が、例えば、グラウンド電圧（０Ｖ）となっているとする。このとき、セルＭＣ２には、セルＭＣ２の分極状態として例えば、“０”が記憶される。また、入力電圧Ｖｐｌがグラウンド電圧（０Ｖ）となっている場合に、電圧Ｖｂｌ２が所定の正の電圧となっているとする。このとき、セルＭＣ２には、セルＭＣ２の分極状態として例えば、“１”が記憶される。
　セルＭＣ１には、入力回路４４０から入力配線ＰＬを通じて入力電圧Ｖｐｌが印加されるとともに、列デコーダ４３０からビット線ＢＬ－を通じて電圧Ｖｂｌ１が印可される。これにより、セルＭＣ１には、セルＭＣ１の強誘電体の分極に応じたスイッチング電流が流れる。セルＭＣ１の各々の出力は、ビット線ＢＬ－を介して出力配線ＳＬ－に接続されており、出力回路４５０は、出力配線ＳＬ－に流れる電流、または、出力配線ＳＬ－の電位を測定することで、積和演算結果を取得する。出力回路４５０は、例えば、出力配線ＳＬ－の電圧の各々を同時かつ並列に測定するＡＤ変換回路を有しており、積和演算結果をＡＤ変換することにより得られるデジタル信号を外部に出力する。なお、出力回路４５０は、必要に応じて、増幅回路などをさらに有していてもよい。
　積和演算回路４１０では、例えば、行デコーダ４２０によって選択されたセルＭＣ１の入力（入力配線ＰＬ）に電圧（入力電圧Ｖｐｌ）が印可されると、強誘電キャパシタＣｓ１の容量と、入力電圧Ｖｐｌとの乗算に対応する電荷量が出力配線ＳＬ－に蓄積され、これにより積和演算を行うことができる。例えば、積和演算の推論においては、行デコーダ４２０によって選択されたセルＭＣ１の入力（入力配線ＰＬ）に電圧（入力電圧Ｖｐｌ）が印可されると、Ｃ×Ｖ＝Ｑに応じた電荷量が出力配線ＳＬ－に蓄積される。ここで、Ｃは、例えば、図３に示したように、セルＭＣ１の分極状態（“０”）に応じた負荷容量ｃｌ、または、セルＭＣ１の分極状態（“１”）に応じた負荷容量ｃｈに対応する。すなわち、積和演算回路１１０において、Convolution Neural Network（ＣＮＮ）に代表されるニューラルネットワークにおける入力（例えば、前段の信号）とパラメータとの“積” を行うことができる。
　図８は、積和演算回路４１０の平面レイアウトの一例を表したものである。複数のビット線ＢＬ－，ＢＬ＋および複数の入力配線ＰＬが第１の方向に延在する配線を有しており、それらの配線が第１の方向と直交する第２の方向に、ビット線ＢＬ－、２本の入力配線ＰＬおよびビット線ＢＬ＋の順で繰り返し配置されている。互いに隣接する２本の入力配線ＰＬは、導電層Ｍで互いに接続されており、上記の図７の１本の入力配線ＰＬに対応している。複数のワード線ＷＬ＋，ＷＬ－が第２の方向に延在しており、第１の方向に交互に配置されている。
　ビット線ＢＬ－と、トランジスタＴｒ１の一方のソース・ドレイン端子とにビットコンタクトＮ１が接続されている。ビットコンタクトＮ１は、ビット線ＢＬ－とトランジスタＴｒ１の一方のソース・ドレイン端子とが互いに対向する位置に配置されている。トランジスタＴｒ１の他方のソース・ドレイン端子と入力配線ＰＬとの間に強誘電キャパシタＣｓ１が設けられている。強誘電キャパシタＣｓ１は入力配線ＰＬとトランジスタＴｒの他方のソース・ドレイン端子とが互いに対向する位置に配置されている。
　ビット線ＢＬ＋と、トランジスタＴｒ２の一方のソース・ドレイン端子とにビットコンタクトＮ２が接続されている。ビットコンタクトＮ２は、ビット線ＢＬ＋とトランジスタＴｒ２の一方のソース・ドレイン端子とが互いに対向する位置に配置されている。トランジスタＴｒ２の他方のソース・ドレイン端子と入力配線ＰＬとの間に強誘電キャパシタＣｓ２が設けられている。強誘電キャパシタＣｓ２は入力配線ＰＬとトランジスタＴｒ２の他方のソース・ドレイン端子とが互いに対向する位置に配置されている。
　複数のビットコンタクトＮ１，Ｎ２および複数の強誘電キャパシタＣｓ１，Ｃｓ２が第１の方向に、ビットコンタクトＮ１、強誘電キャパシタＣｓ１、強誘電キャパシタＣｓ２、ビットコンタクトＮ２の順で繰り返し配置されている。トランジスタＴｒ１は、第１の方向および第２の方向と交差する第３の方向に延在して形成されており、トランジスタＴｒ１において、一方のソース・ドレイン端子と他方のソース・ドレイン端子とが第３の方向において互いに対向して配置されている。トランジスタＴｒ２は、第１の方向および第２の方向と交差する第３の方向に延在して形成されており、トランジスタＴｒ２において、一方のソース・ドレイン端子と他方のソース・ドレイン端子とが第３の方向において互いに対向して配置されている。
　図９は、２つの積和演算装置４００を用いたニューラルネットワーク５００の構成の一例を表したものである。ニューラルネットワーク５００は、２つの積和演算装置４００と、前段の積和演算装置４００の出力回路４５０から出力された複数のデジタル信号をＤＡ（Digital-to-Analog）変換し、後段の積和演算装置４００の入力回路４４０に入力するＤＡＣ６００とを備えている。このように、ＤＡＣ６００を介して、２つの積和演算装置４００を連結することにより、ニューラルネットワークを構築することができる。なお、複数の積和演算装置４００を用いてニューラルネットワークを構築することも可能である。このとき、前段側の積和演算装置４００と後段側の積和演算装置４００との間にはＤＡＣ６００が設けられている。
［動作］
　次に、積和演算装置４００の動作について説明する。本実施の形態では、行デコーダ４２０が特定のワード線ＷＬ－を選択し、入力回路１４０が特定の入力配線ＰＬに入力電圧Ｖｐｌとして正の電圧を印可するとともに、列デコーダ１３０が特定のビット線ＢＬ－に電圧Ｖｂｌとしてグラウンド電圧を印可すると、選択されたワード線ＷＬ－と、入力電圧Ｖｐｌとして正の電圧が印可された入力配線ＰＬと、電圧Ｖｂｌとしてグラウンド電圧が印可されたビット線ＢＬ－とに接続されたセルＭＣ１（アクセス対象のセルＭＣ１）から出力配線ＳＬに対して、Ｃ×Ｖ＝Ｑに応じた電荷が供給される。その結果、アクセス対象のセルＭＣ１に接続された出力配線ＳＬ－には、Ｃ×Ｖ＝Ｑに応じた電荷が蓄積される。出力配線ＳＬ－には、蓄積された電荷に応じた電圧が発生し、この出力配線ＳＬ－の電圧が出力回路４５０においてＡＤ変換され、外部に出力される。
　行デコーダ４２０が複数のワード線ＷＬ－を順次、選択することにより、１本の出力配線ＳＬ－には、当該出力配線ＳＬ－を共有する各セルＭＣ１から、Ｃ×Ｖ＝Ｑに応じた電荷が供給される。これにより、出力配線ＳＬ－を共有する各セルＭＣ１から供給された電荷の和に応じた電圧が出力配線ＳＬ－に発生し、この出力配線ＳＬ－の電圧が出力回路４５０においてＡＤ変換され、出力回路４５０から外部に出力される。このような読み出し動作が出力配線ＳＬ－ごとに行われることにより、出力配線ＳＬ－を共有する各セルＭＣ１から供給された電荷の和に応じた電圧（積和演算結果）が出力回路４５０から出力配線ＳＬ－ごとに外部に出力される。
　ところで、積和演算回路１１０では、上述したように、データ読み出しの際に、セルＭＣに保持されたデータが破壊される場合がある。そこで、積和演算回路１１０は、レファレンスセルであるセルＭＣ２に、セルＭＣ１のバックアップの機能を持たせている。積和演算回路１１０は、例えば、セルＭＣ１に状態として“１”を書き込み、セルＭＣ２に、セルＭＣ１の状態を反転させた状態“０”を書き込んだ後、積和演算の推論を行う。このとき、積和演算の推論は破壊読出しとなるので、セルＭＣ１は“０”となる。続いて、積和演算装置４００は、セルＭＣ２から読み出した状態（“０”）を反転させた状態（“１”）をセルＭＣ１に書き込む。このようにして、セルＭＣ１に対する再書き込みが行われる。このような再書き込みは、セルＭＣ２をセルＭＣ１のバックアップとして機能させることにより実現することができる。
［効果］
　次に、積和演算装置４００の効果について説明する。本実施の形態では、セルＭＣには、強誘電キャパシタＣｓ１，Ｃｓ２が設けられている。これにより、強誘電キャパシタＣｓ１，Ｃｓ２にパラメータ（重み）を保持することが可能となる。ここで、負荷容量ｃｌ，ｃｈのばらつきが大きい場合、そのばらつきが推論の際のノイズとなり、推論精度の低下が生じる可能性がある。しかし、本実施の形態では、パラメータ（重み）を保持させる強誘電キャパシタＣｓ１，Ｃｓ２における負荷容量ｃｌ，ｃｈのばらつきは小さいので、高精度の推論を行うことができる。また、強誘電キャパシタＣｓ１を用いた１Ｔ１ＣのセルＭＣ１、および強誘電キャパシタＣｓ２を用いた１Ｔ１ＣのセルＭＣ２は、他のメモリ（例えば、ＲｅＲＡＭ）を用いた積和演算セルと比べて、小面積でシリコン基板上に形成することができる。従って、低コストの積和演算装置１００を提供することができる。また、強誘電キャパシタＣｓ１，Ｃｓ２では、他のメモリ（例えば、ＲｅＲＡＭ）を用いた場合と比べて、書き換え回数の上限が極めて大きく、実用上、書き換え回数の制限を受けない。
　本実施の形態では、各出力配線ＰＬ－に蓄積された電荷に応じた電圧をＡＤ変換し、出力する出力回路４５０が設けられている。これにより、複数の積和演算装置４００を用いてニューラルネットワークを構築する際に、前段側の積和演算装置４００と後段側の積和演算装置４００との間にＡＤＣを設けることで、ニューラルネットワークを構築することが可能である。
　本実施の形態では、各トランジスタＴｒ１，Ｔｒ２は、複数のセルＭＣｄにおける行方向および列方向の双方と交差する斜め方向に延在しており、各トランジスタＴｒ１，Ｔｒ２において、一対のソース・ドレイン端子は斜め方向において互いに対向配置されている。これにより、積和演算回路４１０を半導体基板の表面に方形状に形成することが可能となり、設計の自由度を向上させることができる。
　本実施の形態では、入力配線ＰＬは、強誘電キャパシタＣｓ１，Ｃｓ２を介して一方のソース・ドレイン端子と対向する位置に配置されており、出力配線ＳＬ－は他方のソース・ドレイン端子と対向する位置に配置されている。これにより、積和演算回路４１０を半導体基板の表面に方形状に形成することが可能となり、設計の自由度を向上させることができる。
＜３．第２の実施の形態の変形例＞
　上記第２の実施の形態において、例えば、図１０に示したように、セルＭＣ１に含まれる強誘電キャパシタＣｓ１の面積と、セルＭＣ２に含まれる強誘電キャパシタＣｓ２の面積とが互いに異なっていてもよい。
　図１１、図１２は、６４ｋビットのセルアレイにおいて各セルＭＣから読み出した、“０”のときの電圧Ｖ０および“１”のときの電圧Ｖ１の分布の一例を表したものである。図１１、図１２には、セルＭＣ１に含まれる強誘電キャパシタＣｓ１の面積が＃０、＃１、＃２、＃３のときの電圧Ｖ０，Ｖ１の分布が例示されている。以下では、面積が＃１のセルＭＣ１に“１”が保持されているときの電圧Ｖ１をＶｂ１とし、面積が＃１のセルＭＣ１に“０”が保持されているときの電圧Ｖ０をＶｂ０とし、面積が＃３のセルＭＣ１に“１”が保持されているときの電圧Ｖ１をＶｃ１とし、面積が＃３のセルＭＣ１に“０”が保持されているときの電圧Ｖ０をＶｃ０とする。以下に、セルＭＣ１の面積が＃１、セルＭＣ２の面積が＃３となっているときの積和演算について説明する。
　積和演算装置４００を制御する制御装置は、セルＭＣ１に“１”を書き込み、セルＭＣ２に“０”に書き込んだ後、積和演算の推論を行う。このとき、積和演算の推論は破壊読出しとなるので、セルＭＣ１は“０”となる（図１１）。続いて、積和演算装置４００を制御する制御装置は、セルＭＣ１から“０”を読み出すとともに、セルＭＣ２から“０”を読み出し、セルＭＣ１から得られた電圧Ｖｂ０と、セルＭＣ２から得られた電圧Ｖｃ０とを比較し、Ｖｂ０＞Ｖｃ０であることを確認したときは、セルＭＣ１に“１”を書き込む（図１１）。このようにして、セルＭＣ１に対する再書き込みが行われる。このような再書き込みは、セルＭＣ２をセルＭＣ１のバックアップとして機能させることにより実現することができる。
　積和演算装置４００を制御する制御装置は、セルＭＣ１に“０”を書き込み、セルＭＣ２に“１”に書き込んだ後、積和演算の推論を行う。このとき、セルＭＣ１は“０”のままとなる（図１２）。続いて、積和演算装置４００を制御する制御装置は、セルＭＣ１から“０”を読み出すとともに、セルＭＣ２から“１”を読み出し、セルＭＣ１から得られた電圧Ｖｂ０と、セルＭＣ２から得られた電圧Ｖｃ１とを比較し、Ｖｂ０＜Ｖｃ１であることを確認したときは、セルＭＣ１に“０”を書き込む（図１２）。このようにして、セルＭＣ１に対する再書き込みが行われる。このような再書き込みは、セルＭＣ２をセルＭＣ１のバックアップとして機能させることにより実現することができる。
　以上、複数の実施の形態およびそれらの変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　上記各実施の形態およびそれらの変形例において、ビット線ＢＬ自体が出力配線ＰＬを兼ねていてもよい。また、上記第１の実施の形態およびその変形例において、複数の入力配線ＰＬは、複数のセルＭＣにおける行ごとに１本ずつ割り当てられていてもよいし、２本ずつ割り当てられていてもよい。また、上記第２の実施の形態およびそれらの変形例において、複数の入力配線は、複数のセルＭＣにおける行ごとに１本ずつ割り当てられていてもよいし、２本ずつ割り当てられていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　各々がトランジスタと、前記トランジスタの第１のソース・ドレイン端子に接続された強誘電キャパシタとを含み、行列状に配置された複数のセルと、
　前記複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、前記強誘電キャパシタに接続された複数の入力配線と、
　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記トランジスタの第２のソース・ドレイン端子に接続され、各前記セルの前記強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の出力配線と
　を備えた
　積和演算装置。
（２）
　各前記出力配線に蓄積された電荷に応じた電圧をＡＤ変換し、出力する出力回路を更に備えた
　（１）に記載の積和演算装置。
（３）
　各前記トランジスタは、前記複数のセルにおける行方向および列方向の双方と交差する斜め方向に延在しており、
　各前記トランジスタにおいて、前記第１のソース・ドレイン端子および前記第２のソース・ドレイン端子は、前記斜め方向において互いに対向配置されている
　（１）または（２）に記載の積和演算装置。
（４）
　前記入力配線は、前記強誘電キャパシタを介して前記第１のソース・ドレイン端子と対向する位置に配置され、
　前記出力配線は、前記第２のソース・ドレイン端子と対向する位置に配置されている
　（３）に記載の積和演算装置。
（５）
　各々が第１のトランジスタと、前記第１のトランジスタの第１のソース・ドレイン端子に接続された第１の強誘電キャパシタとを含むメインセルと、各々が第２のトランジスタと、前記第２のトランジスタの第２のソース・ドレイン端子に接続された第２の強誘電キャパシタとを含むレファレンスセルとを含み、行列状に配置された複数のセルと、
　前記複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、前記第１の強誘電キャパシタおよび前記第２の強誘電キャパシタに接続された複数の入力配線と、
　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記第１のトランジスタの第３のソース・ドレイン端子に接続され、各前記メインセルの前記第１の強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の第１の出力配線と、
　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記第２のトランジスタの第４のソース・ドレイン端子に接続され、各前記レファレンスセルの前記第２の強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の第２の出力配線と
　を備えた
　積和演算装置。
（６）
　各前記第１の出力配線に蓄積された電荷に応じた電圧をＡＤ変換し、出力する出力回路を更に備えた
　（５）に記載の積和演算装置。
（７）
　各前記第１のトランジスタおよび各前記第２のトランジスタは、前記複数のセルにおける行方向および列方向の双方と交差する斜め方向に延在しており、
　各前記第１のトランジスタにおいて、前記第１のソース・ドレイン端子および前記第３のソース・ドレイン端子は、前記斜め方向において互いに対向配置され、
　各前記第２のトランジスタにおいて、前記第２のソース・ドレイン端子および前記第４のソース・ドレイン端子は、前記斜め方向において互いに対向配置されている
　（５）または（６）に記載の積和演算装置。
（８）
　前記複数の入力配線は、前記複数のセルにおける行ごとに２本ずつ割り当てられ、
　前記複数のセルにおける行ごとに割り当てられた２本の前記入力配線において、第１の入力配線は、前記第１の強誘電キャパシタを介して前記第１のソース・ドレイン端子と対向する位置に配置され、第２の入力配線は、前記第２のソース・ドレイン端子と対向する位置に配置されている
　（７）に記載の積和演算装置。
（９）
　前記第１の強誘電キャパシタの面積と前記第２の強誘電キャパシタの面積とが互いに異なっている
　（５）ないし（８）のいずれか１つに記載の積和演算装置。
（１０）
　複数の積和演算装置を備え、
　各前記積和演算装置は、
　各々がトランジスタと、前記トランジスタの第１のソース・ドレイン端子に接続された強誘電キャパシタとを含み、行列状に配置された複数のセルと、
　前記複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、前記強誘電キャパシタに接続された複数の入力配線と、
　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記トランジスタの第２のソース・ドレイン端子に接続され、各前記セルの前記強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の出力配線と
　を有する
　ニューラルネットワーク。
（１１）
　複数の積和演算装置を備え、
　各前記積和演算装置は、
　各々が第１のトランジスタと、前記第１のトランジスタの第１のソース・ドレイン端子に接続された第１の強誘電キャパシタとを含むメインセルと、各々が第２のトランジスタと、前記第２のトランジスタの第２のソース・ドレイン端子に接続された第２の強誘電キャパシタとを含むレファレンスセルとを含み、行列状に配置された複数のセルと、
　前記複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、前記第１の強誘電キャパシタおよび前記第２の強誘電キャパシタに接続された複数の入力配線と、
　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記第１のトランジスタの第３のソース・ドレイン端子に接続され、各前記メインセルの前記第１の強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の第１の出力配線と、
　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記第２のトランジスタの第４のソース・ドレイン端子に接続され、各前記レファレンスセルの前記第２の強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の第２の出力配線と
　を有する
　ニューラルネットワーク。
　本開示の第１の側面に係る積和演算装置、および本開示の第２の側面に係るニューラルネットワークでは、セルには強誘電キャパシタが設けられている。これにより、強誘電キャパシタにパラメータ（重み）を保持することが可能となる。ここで、セルの負荷容量のばらつきが大きい場合、そのばらつきが推論の際のノイズとなり、推論精度の低下が生じる可能性がある。しかし、本開示では、パラメータ（重み）を保持させる強誘電キャパシタにおける負荷容量のばらつきは小さいので、高精度の推論を行うことができる。また、強誘電キャパシタでは、他のメモリ（例えば、ＲｅＲＡＭ）を用いた場合と比べて、書き換え回数の上限が極めて大きく、実用上、書き換え回数の制限を受けない。従って、パラメータを保持することができ、かつ実用に耐える程度の回数の書き込みを行うことの可能な積和演算装置を提供することができる。
　本開示の第３の側面に係る積和演算装置、および本開示の第４の側面に係るニューラルネットワークでは、第１のセルおよび第２のセルには強誘電キャパシタが設けられている。これにより、強誘電キャパシタにパラメータ（重み）を保持することが可能となる。ここで、セルの負荷容量のばらつきが大きい場合、そのばらつきが推論の際のノイズとなり、推論精度の低下が生じる可能性がある。しかし、本開示では、パラメータ（重み）を保持させる強誘電キャパシタにおける負荷容量のばらつきは小さいので、高精度の推論を行うことができる。また、強誘電キャパシタでは、他のメモリ（例えば、ＲｅＲＡＭ）を用いた場合と比べて、書き換え回数の上限が極めて大きく、実用上、書き換え回数の制限を受けない。従って、パラメータを保持することができ、かつ実用に耐える程度の回数の書き込みを行うことの可能な積和演算装置を提供することができる。
　本出願は、日本国特許庁において２０２０年１２月２５日に出願された日本特許出願番号第２０２０－２１７２８６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　各々がトランジスタと、前記トランジスタの第１のソース・ドレイン端子に接続された強誘電キャパシタとを含み、行列状に配置された複数のセルと、
    　前記複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、前記強誘電キャパシタに接続された複数の入力配線と、
    　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記トランジスタの第２のソース・ドレイン端子に接続され、各前記セルの前記強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の出力配線と
    　を備えた
    　積和演算装置。
  2. 　各前記出力配線に蓄積された電荷に応じた電圧をＡＤ変換し、出力する出力回路を更に備えた
    　請求項１に記載の積和演算装置。
  3. 　各前記トランジスタは、前記複数のセルにおける行方向および列方向の双方と交差する斜め方向に延在しており、
    　各前記トランジスタにおいて、前記第１のソース・ドレイン端子および前記第２のソース・ドレイン端子は、前記斜め方向において互いに対向配置されている
    　請求項１に記載の積和演算装置。
  4. 　前記入力配線は、前記強誘電キャパシタを介して前記第１のソース・ドレイン端子と対向する位置に配置され、
    　前記出力配線は、前記第２のソース・ドレイン端子と対向する位置に配置されている
    　請求項３に記載の積和演算装置。
  5. 　各々が第１のトランジスタと、前記第１のトランジスタの第１のソース・ドレイン端子に接続された第１の強誘電キャパシタとを含むメインセルと、各々が第２のトランジスタと、前記第２のトランジスタの第２のソース・ドレイン端子に接続された第２の強誘電キャパシタとを含むレファレンスセルとを含み、行列状に配置された複数のセルと、
    　前記複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、前記第１の強誘電キャパシタおよび前記第２の強誘電キャパシタに接続された複数の入力配線と、
    　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記第１のトランジスタの第３のソース・ドレイン端子に接続され、各前記メインセルの前記第１の強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の第１の出力配線と、
    　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記第２のトランジスタの第４のソース・ドレイン端子に接続され、各前記レファレンスセルの前記第２の強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の第２の出力配線と
    　を備えた
    　積和演算装置。
  6. 　各前記第１の出力配線に蓄積された電荷に応じた電圧をＡＤ変換し、出力する出力回路を更に備えた
    　請求項５に記載の積和演算装置。
  7. 　各前記第１のトランジスタおよび各前記第２のトランジスタは、前記複数のセルにおける行方向および列方向の双方と交差する斜め方向に延在しており、
    　各前記第１のトランジスタにおいて、前記第１のソース・ドレイン端子および前記第３のソース・ドレイン端子は、前記斜め方向において互いに対向配置され、
    　各前記第２のトランジスタにおいて、前記第２のソース・ドレイン端子および前記第４のソース・ドレイン端子は、前記斜め方向において互いに対向配置されている
    　請求項５に記載の積和演算装置。
  8. 　前記複数の入力配線は、前記複数のセルにおける行ごとに２本ずつ割り当てられ、
    　前記複数のセルにおける行ごとに割り当てられた２本の前記入力配線において、第１の入力配線は、前記第１の強誘電キャパシタを介して前記第１のソース・ドレイン端子と対向する位置に配置され、第２の入力配線は、前記第２のソース・ドレイン端子と対向する位置に配置されている
    　請求項７に記載の積和演算装置。
  9. 　前記第１の強誘電キャパシタの面積と前記第２の強誘電キャパシタの面積とが互いに異なっている
    　請求項５に記載の積和演算装置。
  10. 　複数の積和演算装置を備え、
    　各前記積和演算装置は、
    　各々がトランジスタと、前記トランジスタの第１のソース・ドレイン端子に接続された強誘電キャパシタとを含み、行列状に配置された複数のセルと、
    　前記複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、前記強誘電キャパシタに接続された複数の入力配線と、
    　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記トランジスタの第２のソース・ドレイン端子に接続され、各前記セルの前記強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の出力配線と
    　を有する
    　ニューラルネットワーク。
  11. 　複数の積和演算装置を備え、
    　各前記積和演算装置は、
    　各々が第１のトランジスタと、前記第１のトランジスタの第１のソース・ドレイン端子に接続された第１の強誘電キャパシタとを含むメインセルと、各々が第２のトランジスタと、前記第２のトランジスタの第２のソース・ドレイン端子に接続された第２の強誘電キャパシタとを含むレファレンスセルとを含み、行列状に配置された複数のセルと、
    　前記複数のセルにおける行ごとに１もしくは複数本ずつ割り当てられ、前記第１の強誘電キャパシタおよび前記第２の強誘電キャパシタに接続された複数の入力配線と、
    　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記第１のトランジスタの第３のソース・ドレイン端子に接続され、各前記メインセルの前記第１の強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の第１の出力配線と、
    　前記複数のセルにおける列ごとに１本ずつ割り当てられ、前記第２のトランジスタの第４のソース・ドレイン端子に接続され、各前記レファレンスセルの前記第２の強誘電キャパシタの容量および前記入力配線へ入力される入力電圧の乗算に対応する電荷量を蓄積可能な複数の第２の出力配線と
    　を有する
    　ニューラルネットワーク。
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