TW202341150A - 記憶體系統及記憶體陣列的操作方法 - Google Patents

記憶體系統及記憶體陣列的操作方法 Download PDF

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Abstract

提供記憶體系統及記憶體系統的操作方法。用於執行記憶體內運算(CiM)操作的記憶體系統包含記憶體陣列及處理電路。記憶體陣列包含複數個記憶體單元。處理電路耦接至記憶體陣列並包含程式化電路及控制電路。程式化電路耦接至記憶體陣列並用以執行寫入操作，以程式化記憶體單元之電氣特性。控制電路耦接至程式化電路並用以：接收對應於複數個權重值的複數個權重資料；及控制由程式化電路執行的寫入操作，從而按照權重值之順序次序程式化記憶體單元之電氣特性。

Description

記憶體系統及記憶體系統的操作方法
無。
高效能計算(high performance computing，HPC)之實施，諸如人工智慧(artificial intelligence，AI)、深度學習(deep learning，DL)、機器學習(machine learning，ML)、增強學習等，經常涉及大量的矩陣乘法，其速度受到記憶體存取速度的限制，這亦稱為範紐曼瓶頸。鑒於這一速度限制，記憶體內運算(computing-in-memory，CiM)架構引起了關注，因為其有可能突破當前計算架構中之範紐曼瓶頸。
無。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本發明。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本發明在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」、「在……上」、「在……上方」、及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。源極/汲極區可係指源極或汲極，單獨或共同地取決於上下文。
第1圖圖示根據一些實施例的記憶體系統1之示意性方塊圖。記憶體系統1可用於執行記憶體內運算(computing-in-memory，CiM)操作。記憶體系統1包含記憶體陣列10及耦接至記憶體陣列10的處理電路(亦稱為控制器)12。處理電路12用以控制記憶體陣列10之操作。處理電路12用以在記憶體陣列10上執行寫入操作(亦稱為程式化操作)或讀取操作中之至少一者。在一些實施例中，記憶體系統1以晶片上系統(system on a chip，SOC)之方式整合並設置於單一晶圓上。在一些實施例中，記憶體系統1包括為更大的IC裝置的一部分，IC裝置包含除記憶體系統以外的其他功能性的電路系統。在一些實施例中，記憶體系統1設置於至少一個晶片上。
在第1圖中記憶體系統1的例示性組態中，儘管未圖示，但記憶體陣列10包含以行與列配置的複數個記憶體單元。記憶體單元可包含至少一個記憶元件。各個記憶元件之電氣特性(例如，電阻或臨界電壓或其他適合的電氣特性)可在不同位準上程式化。因此，記憶體單元可藉由在相應位準上對記憶元件之電氣特性進行程式化來儲存資料。在一些實施例中，記憶體陣列10中的記憶體單元中之各者係多位準單元(multi-level cell，MLC)、三位準單元(tri-level cell，TLC)、四位準單元(quadra-level cell，QLC)、或類似者。在一些實施例中，包含複數個記憶體單元的記憶體系統1組態為MLC、TLC、或QLC記憶體中之一者，用於儲存資料。在一或多個實施例中，MLC、TLC、或QLC記憶體進一步用以執行CiM操作。在至少一個實施例中，有可能達成一或多個優點，包括但不限於更大的記憶體窗口(用於自記憶體讀取資料之餘裕)、更佳的計算效能、或類似者。
記憶體陣列10進一步包含複數個字元線、複數個源極線、及至少一個位元線。記憶體單元中之各者經由相應位元線及相應字元線耦接至處理電路12。字元線用以傳輸待自其讀取、及/或寫入、或類似者的記憶體單元、或記憶體單元中記憶元件的位址。字元線有時稱為「位址線」。至少一個位元線及/或源極線用以傳輸資料，待寫入由相應字元線上的位址指示的記憶體單元或記憶體單元中的記憶元件、及/或自其讀出、或類似者。至少一個位元線及/或源極線有時稱為「資料線」。記憶體陣列10中的字元線、位元線、及/或源極線的各種數目在各種實施例的範疇內。
可程式化為具有不同電氣特性值的記憶元件之實例包括但不限於電阻式隨機存取記憶體(ReRAM或RRAM)、磁性隨機存取記憶體(magnetic RAM，MRAM)、相變記憶體(phase change memory，PCM)、包含電荷儲存材料或浮動閘極的快閃記憶體、或類似者。在一或多個實施例中，反或閘及反及閘快閃記憶體兩者均適用於實施記憶體單元的記憶元件。RRAM、MRAM或PCM記憶元件包含與記憶體層串聯電耦接的存取電晶體。記憶體層可程式化為具有對應於記憶元件的兩個或兩個以上電阻值的兩個或兩個以上狀態。RRAM、MRAM、或PCM記憶元件的存取電晶體的閘極對應於記憶元件的控制端子，並電耦接至相應字元線。快閃記憶體元件包含具有浮動閘極或電荷儲存層的電晶體。浮動閘極或電荷儲存層係可程式化的，以儲存對應於記憶元件的兩個或兩個以上電阻值的兩個或兩個以上位準之電荷。快閃記憶體元件的電晶體的閘極對應於記憶元件的控制端子，並電耦接至相應字元線。其他類型或組態的記憶元件亦在各種實施例之範疇內。
處理電路12包含程式化電路120、控制電路122、及讀出電路124。在至少一個實施例中，處理電路12進一步包括用於為記憶體系統1的各種組件提供時脈訊號的一或多個時脈產生器、用於與外部裝置進行資料交換的一或多個輸入/輸出(input/output，I/O)電路、及/或用於控制記憶體系統1中各種操作的一或多個控制器。
程式化電路120經由至少一個位元線及源極線耦接至記憶體陣列10之記憶體單元，以對記憶體陣列10的至少一個記憶體單元執行寫入操作。在至少一個實施例中，處理電路12進一步包括透過字元線耦接至記憶體陣列10的字元線驅動器(亦稱為「字元線解碼器」)。字元線驅動器用以對被選記憶體單元的列位址進行解碼，該記憶體單元經選擇以在讀取操作或寫入操作中進行存取。在至少一個實施例中，由程式化電路120藉由控制相應源極線上的電壓對被選記憶體單元執行寫入操作，因此被選記憶體單元的電氣特性可調整至與施加之電壓相對應的位準。
讀出電路124經由至少一個位元線耦接至記憶體陣列10之記憶體單元，以對記憶體陣列10的至少一個記憶體單元執行讀取操作。在至少一個實施例中，讀出電路124進一步包括透過至少一個位元線耦接至記憶體陣列10的感測放大器。感測放大器用以在讀出操作中自至少一個位元線讀出記憶體單元之電氣特性。
控制電路122耦接至程式化電路120及讀出電路124以控制在記憶體陣列10上執行的寫入操作及/或讀取操作。在至少一個實施例中，控制電路122用以接收對應於複數個權重值的複數個權重資料，並控制程式化電路120以在記憶體單元上執行寫入操作，從而記憶體單元之電氣特性可程式化為按照權重值之次序。在至少一個實施例中，個別記憶體單元之電氣特性按照權重值之順序次序進行程式化。各個記憶體單元之電氣特性隨著權重值的增加或減少而持續增加或減少。控制電路122之實例包括但不限於中央處理單元(central processing unit，CPU)、記憶體控制器、微處理器控制單元(microprocessor control unit，MCU)、特殊應用積體電路(application specific integrated circuit，ASIC)、現場可程式閘陣列(field programmable gate array，FPGA)之電路實施、或來自硬體描述語言(例如，Verilog、VHDL)的電路實施、及類似者。控制電路122的其他類型或組態亦在各種實施例的範疇內。
舉例而言，在寫入操作中，被選記憶體單元用以經由相應字元線供應有寫入電壓。此外，亦經由程式化電路120的相應位元線、及/或相應源極線將低電壓提供至被選記憶體單元。因此，將足夠大的電壓差提供至被選記憶體單元以執行寫入操作。對於未被選記憶體單元，將高電壓提供至未被選記憶體單元的相應位元線。因此，對該些未被選記憶體單元提供不足的電壓。
更特別地，對於有符號數及無符號數，權重資料的相對於權重值的次序係不同的。以下第1表顯示以位元次序配置的二位元有符號數及無符號數的權重資料及權重值之實例。舉例而言，權重資料之位元次序隨著按照這一次序：00、01、10、11的權重資料之二進制值的增加而增加。如第1表中所示，有符號數及無符號數的權重資料以位元次序列出。對於無符號數，權重值按照權重資料的位元次序單一地增加。然而，對於有符號數，權重值不會隨著權重資料的位元次序增加而單一地增加或單一地減少。當有符號數的符號位元不變時，有符號數之權重值隨著權重資料之位元次序而增加。然而，當有符號數的符號位元改變時(例如，權重資料自01至10)，有符號數的權重值減少，但權重資料之位元次序增加。換言之，對於無符號數，權重資料之位元次序與權重值之順序次序相同，但對於有符號數而言係不同的。權重資料之位元次序與權重值之順序次序之間的此類差異導致控制電路122在執行有符號數的寫入操作時需要額外的轉換，從而記憶體單元之電氣特性可按照相應權重值之順序次序進行程式化。換言之，記憶體單元之電氣特性係按照由控制電路102接收的權重值之次序而非權重資料之位元次序來程式化的。在這一實例中，儘管權重值分別以二補數記法編碼為權重資料，但應注意，其他適合的編碼機制，諸如用於有符號數的一補數亦在各種實施例的範疇內。
第1表
二位元無符號數 二位元有符號數
權重資料 權重值 權重資料 權重值
11 3 11 -1
10 2 10 -2
01 1 01 1
00 0 00 0
在至少一個實施例中，處理電路12進一步包括耦接至控制電路122的暫存器。暫存器用以儲存記錄對應於有符號數及無符號數的所有權重資料的程式化參數之表格。程式化參數可係，舉例而言但非限制性地，待施加於相應源極線及/或相應位元線的寫入電壓。因此，控制電路122可識別接收之權重資料是否為有符號數或無符號數，以根據識別結果及接收之權重資料自儲存之表格獲得適當的程式化參數，從而可按照相應權重值之順序次序來程式化被選記憶體單元之電氣特性。
另外，除包括暫存器以外，處理電路12亦可包括耦接至控制電路122的轉換邏輯以供資料轉換。舉例而言，轉換邏輯可用以在有符號數之權重資料上執行資料轉換。當判定權重資料為無符號數時，轉換邏輯可禁用，從而無符號數之權重資料可在寫入操作期間直接提供至程式化電路120。當判定權重資料為有符號數時，轉換邏輯可啟用以將權重資料轉換為權重值，從而程式化電路120啟用，以在寫入操作期間按照權重值之順序次序來程式化記憶體單元之電氣特性。
第2A圖圖示根據一些實施例的當權重資料為無符號數及有符號數時MLC上的程式化操作之表格200a、表格200b。表格200a顯示待程式化的無符號數之權重資料、對應於權重資料的權重值、及用於程式化MLC的電氣特性，包括單元電阻及電導率。在表格200a中，權重值在第二行中以順序次序配置，而相應待程式化之權重資料在第一行中，且相應MLC之電氣特性在第三行及第四行中。可看出，隨著無符號數之權重值的增加，MLC之單元電阻及電導率分別減少及增加。此外，權重資料之位元次序與權重值之順序次序一致。
表格200b顯示待程式化的有符號數之權重資料、對應於權重資料的權重值、及用於程式化MLC的電氣特性，包括單元電阻及電導率。在表格200b中，權重值在第二行中以順序次序配置，而相應待程式化之權重資料在第一行中，且相應MLC之電氣特性在第三行及第四行中。同樣地，隨著權重值的增加，MLC之單元電阻減少，而記憶體單元之電導率增加。因此，在表格200a、表格200b中，電氣特性之次序，無論單元電阻亦或電導率，均係按照權重值之順序次序來程式化的，且當用有符號數及無符號數來程式化時，電氣特性相對於權重值之順序次序的此類次序係相同的。
第2B圖圖示根據一些實施例的當權重資料為無符號數及有符號數時TLC上的程式化操作之表格200c、200d。表格200c顯示待程式化的無符號數之權重資料、對應於權重資料的權重值、及用於程式化TLC的電氣特性，包括單元電阻及電導率。在表格200c中，權重值在第二列中以順序次序配置，而相應待程式化之權重資料在第一行中，且相應TLC之電氣特性在第三行及第四行中。可看出，隨著無符號數之權重值的增加，TLC之單元電阻及電導率分別減少及增加。此外，權重資料之位元次序與權重值之順序次序一致。
表格200d顯示待程式化的有符號數之權重資料、對應於權重資料的權重值、及用於程式化TLC的電氣特性，包括單元電阻及電導率。在表格200d中，權重值在第二列中以順序次序配置，而相應待程式化之權重資料在第一行中，且相應TLC之電氣特性在第三行及第四行中。同樣，隨著權重值的增加，TLC之單元電阻減少，而記憶體單元之電導率增加。因此，在表格200c、200d中，電氣特性之順序，無論單元電阻亦或電導率，均係按照權重值之順序次序來程式化的，且當用有符號數及無符號數來程式化時，電氣特性的相對於權重值之順序次序的此類順序係相同的。
此外，對於無符號數之電氣特性，無論係二位元或三位元，單元電阻與權重值成反比，而電導率與權重值成正比。更特別地，程式化電導率與權重值呈線性關係，進一步有利於用MLC執行的CiM操作。CiM操作將在下文更詳細地描述。
舉例而言，在讀取操作中，被選記憶體單元用以經由相應字元線供應讀取電壓，以充分啟用被選記憶體單元。此外，亦經由相應源極線將讀出電流提供至被選記憶體單元。因此，被選記憶體單元啟用，以執行讀取操作，且流動穿過記憶體單元的電流由記憶體單元內的記憶元件之電氣特性(電氣特性在對應於權重資料的位準上程式化)判定，並提供至相應位元線。感測放大器用以接收電流，並將其與至少一個電流臨界值進行比較，以判定接收之電流位準。因此，儲存於被選記憶體單元中的資料可經由由感測放大器產生的比較結果獲得。
第3A圖圖示根據一些實施例的當權重資料為無符號數及有符號數時在MLC上執行的讀取操作之表格300a、300b。表格300a顯示無符號數的儲存之權重資料、對應於權重資料的權重值、及待讀取之MLC的電氣特性，包括單元電阻及電導率。在表格300a中，權重值之順序次序與權重資料之位元次序係相同的，從而自MLC讀取的電氣特性(特別是電導率)之次序亦按照權重資料之位元次序。
表格300b顯示有符號數的儲存之權重資料、對應於權重資料的權重值、及待讀取之MLC的電氣特性，包括單元電阻及電導率。在表格300b中，權重值之順序次序與權重資料之位元次序係不同的，這使得自MLC讀取的電氣特性(特別是電導率)之次序與權重資料之位元次序不一致。
在至少一個實施例中，讀取操作係由讀出電路124感測流動穿過記憶體單元的電流位準來執行的。程式化為按照權重值之順序次序的電氣特性的優點中之一者係，當在儲存無符號數之權重資料的MLC上執行讀取操作時，由讀出電路124指定的電氣特性之順序次序可很容易地用作無符號數之權重資料，因為自MLC讀取的電氣特性(無論電阻亦或電導率)之次序與權重資料之位元次序一致。因此，當在儲存無符號數之權重資料的MLC上執行讀取操作時，需要進行簡單的資料轉換或無需資料轉換。在至少一個實施例中，當在儲存有符號數之權重資料的MLC上執行讀取操作時，由於來自感測放大器的比較結果將MLC之電氣特性指定為無符號數，故讀出電路124需要額外的資料轉換。
第3B圖圖示根據一些實施例的當在儲存有符號數之權重資料的MLC上執行讀取操作時由讀出電路124執行的資料轉換。第3B圖中圖示兩根線L1、L2，分別對應於電導率與無符號數及有符號數之權重值之間的關係。在至少一個實施例中，讀出電路124自MLC讀取電導率，並產生無符號資料之第一讀出資料。第一讀出資料對應於第3A圖中圖示的表格300b的第二行中列出的資料，且亦涵蓋第3B圖中線L1上圖示的自0至3的權重值範圍。為了將第一讀出資料自無符號轉換為有符號，需要將線L1左移2 n-1的偏移量至線L2，其中n係各個權重資料攜帶的位元數，即，在本實施例中為2。有時，n亦稱為權重資料之位元數。將線L1左移2 n-1的操作對應於自第一讀出資料減去2 n-1的資料轉換。舉例而言，參考表格300b中的第一列，其中第一讀出資料為11，藉由減去資料10(對應於二進制值2 2-1)，計算出對應於在MLC上程式化的權重資料的有符號讀出資料01。因此，在自MLC讀取有符號數之權重資料的讀取操作期間，可利用自由感測放大器產生的比較結果減去值2 2-1的資料轉換來獲得有符號數之權重資料。
第3C圖圖示根據一些實施例的當權重資料分別為無符號數及有符號數時在TLC上執行的讀取操作之表格300c、300d。表格300c顯示儲存之無符號數的權重資料、對應於權重資料的權重值、及程式化TLC之電氣特性，包括單元電阻及電導率。表格300d顯示儲存之有符號數的權重資料、對應於權重資料的權重值、及程式化TLC之電氣特性，包括單元電阻及電導率。類似於以上討論的表格300a、300b，表格300c顯示權重值之順序次序與權重資料之位元次序係相同的，從而自TLC讀出的電氣特性(特別是電導率)之次序亦按照權重資料之位元次序。表格300d顯示，權重值之順序次序與權重資料之位元次序係不同的，這導致自TLC讀出的電氣特性(特別是電導率)之次序與權重資料之位元次序不一致。
第3D圖圖示根據一些實施例的當在儲存有符號數之權重資料的TLC上執行讀取操作時由讀出電路124執行之資料轉換。第3D圖中圖示兩根線L3、L4，分別對應於無符號數及有符號數之電導率與權重值之間的關係。在至少一個實施例中，讀出電路124讀取TLC之電導率並產生無符號資料之第一讀出資料。第一讀出資料對應於第3C圖中圖示的表格300d的第二行中列出的資料，亦涵蓋第3D圖中線L3上圖示的自0至7的權重值範圍。為了將第一讀出資料自無符號轉換為有符號，需要將線L3左移2 n-1的偏移量至線L4，其中n係各個權重資料攜帶的位元數，即，在本實施例中為3。將線L3左移2 n-1的操作對應於自第一讀出資料減去2 n-1的資料轉換。舉例而言，參考表格300d中的第五列，其中讀出資料為011，藉由減去資料100(其對應於二進制值2 3-1)，計算出對應於在TLC上程式化的權重資料的有符號讀出資料111。因此，在自TLC讀取有符號數之權重資料的讀取操作中，可利用自由感測放大器產生的比較結果減去數值2 3-1的資料轉換來獲得有符號數之權重資料。
第4A圖圖示根據一些實施例的記憶體系統4。記憶體系統4可用於執行記憶體內運算(computing-in-memory，CiM)操作。記憶體系統4包含記憶體陣列40及耦接至記憶體陣列40的處理電路42。處理電路42用以控制記憶體陣列40之操作。處理電路42用以執行對記憶體陣列40的寫入操作及/或讀取操作中之至少一者。
記憶體陣列40包括複數個記憶體單元MC1~MCn，分別耦接至字元線WL1~WLn。記憶體單元MC1~MCn中之各者具有耦接至源極線SL的一個端子、及耦接至位元線BL的另一端子，而各個記憶體單元的控制端子由字元線中之相應一者控制。在至少一個實施例中，各個記憶體單元包含記憶元件及串聯耦接於源極線SL與位元線BL之間的選擇器。選擇器之控制端子耦接至字元線中之相應一者，從而將記憶體單元控制為由字元線上提供的電壓來啟用或禁用。各個記憶體單元之電氣特性(例如，電阻或臨界電壓或其他適合之電氣特性)可在不同位準上程式化。因此，記憶體單元能夠藉由在相應位準上程式化記憶元件之電氣特性來儲存資料。儘管在第4A圖中僅圖示一個源極線及一個位元線，但記憶體陣列40中字元線及/或位元線及/或源極線之各種數目在各種實施例的範疇內。
處理電路42包含程式化電路420、控制電路422、讀出電路424、移位轉換器426。在至少一個實施例中，處理電路42進一步包括用於為記憶體系統4的各種組件提供時脈訊號的一或多個時脈產生器、用於與外部裝置進行資料交換的一或多個輸入/輸出(input/output，I/O)電路、及/或用於控制記憶體系統4之各種操作的一或多個控制器。
程式化電路420經由位元線BL及源極線SL耦接至記憶體陣列40的記憶體單元MC1~MCn，以在記憶體陣列40的記憶體單元MC1~MCn上執行寫入操作。在至少一個實施例中，處理電路42進一步包括透過字元線耦接至記憶體陣列40的字元線驅動器(亦稱為「字元線解碼器」)。字元線驅動器用以解碼被選記憶體單元之列位址，記憶體單元經選擇以在讀取操作或寫入操作中經存取。此外，關於寫入操作的細節在上文參考第2A圖、第2B圖進行描述，且此處不再重複。
讀出電路424經由位元線BL耦接至記憶體陣列40的記憶體單元MC1~MCn，以在記憶體陣列40的至少一個記憶體單元上執行讀取操作。在至少一個實施例中，讀出電路424進一步包括透過位元線耦接至記憶體陣列40的感測放大器。感測放大器用以在讀取操作中自位元線BL讀取啟用之記憶體單元MC1~MCn的等效電氣特性之位準。此外，讀出電路424產生與自位元線BL接收的等效電氣特性線性相關的求和總和結果SR1。
控制電路422耦接至程式化電路420及讀出電路424，以控制在記憶體陣列40上執行的寫入操作及/或讀取操作。在至少一個實施例中，控制電路422用以接收對應於複數個權重值的複數個權重資料，並控制程式化電路420以在記憶體單元上執行寫入操作，從而記憶體單元之電氣特性可程式化為按照權重值之次序。在至少一個實施例中，記憶體單元之電氣特性係按照權重值之順序次序來程式化的。控制電路422之實例包括但不限於中央處理單元(central processing unit，CPU)、記憶體控制器、微處理器控制單元(microprocessor control unit，MCU)、特殊應用積體電路(application specific integrated circuit，ASIC)、現場可程式化閘陣列(field programmable gate array，FPGA)之電路實施、或來自硬體描述語言(例如，Verilog、VHDL)的電路實施、或類似者。控制電路422的其他類型或組態亦在各種實施例的範疇內。
第4B圖圖示根據一些實施例的表格400a，表格400a顯示當權重資料為有符號數時由讀出電路424執行的讀取操作的權重值及記憶體單元電阻值。在這一實施例中，四個記憶體單元MC1~MC4平行設置於記憶體陣列40中的源極線SL與位元線BL之間，而所有記憶體單元MC1~MC4經控制以由字元線WL1~WL4啟用。此外，記憶體單元MC1~MC4中之各者係MLC，能夠儲存兩個位元之權重資料。
表格400a顯示由記憶體單元MC1~MC4儲存的權重值、記憶體單元MC1~MC4的單元電阻、及平行設置的記憶體單元MC1~MC4的等效電阻Req及電導率1/Req。更特別地，表格400a顯示在儲存有負權重值的記憶體單元MC1~MC4上執行的讀取操作。在這一實例中，各個記憶體單元的電氣特性係按照權重值之順序次序而非權重資料之位元次序來程式化的。更特別地，各個記憶體單元的單元電阻程式化為與權重值成反比，而電導率則與權重值成正比。因此，各個記憶體單元的電導率與相應權重值呈線性關係。
如表格400a中所見，記憶體單元MC1~MC4的總電導率1/Req亦與記憶體單元MC1~MC4中程式化的權重值之總和成比例。換言之，當權重資料為有符號數時，各個記憶體單元的程式化電導率與儲存之權重值之間的線性關係亦保存在同一位元線之記憶體單元中。這一線性關係使讀出電路424能夠經由位元線BL上的總電流獲得與權重值之總和線性相關的總和結果SR1。因此，同一位元線上的權重值之總和可由讀出電路424藉由接收同一位元線上的記憶體單元之總電流來執行並獲得，而無需在加法之前轉換有符號數及無符號數的額外電路。因此，讀出電路424能夠藉由執行讀取操作對儲存於耦接至同一位元線的記憶體單元中的有符號數及/或無符號數求和。在至少一個實施例中，由讀出電路424產生的總和結果SR1係無符號資料，從而總和結果SR1與權重值呈線性關係，如上文關於第3A圖至第3D圖的討論。
在至少一個實施例中，由記憶體系統4執行CiM操作，用於計算積項和(sum of product，SOP)結果。在至少一個實施例中，輸入資料In1~Inn由控制電路422接收，以分別控制字元線WL1~WLn上的電壓，從而各個記憶體單元MC1~MCn可相應地啟用或禁用。舉例而言，當接收輸入值為1的輸入資料時，可由位址解碼器提供讀取電壓至相應字元線，以啟用被選記憶體單元。否則，當接收輸入值為0的輸入資料時，相應記憶體單元禁用。因此，各個記憶體單元根據相應輸入資料來啟用或禁用，並將對應於啟用之記憶體單元的電導率之總和的總電流提供至位元線BL。流動穿過位元線BL的總電流等效於輸入資料In1~Inn分別與由記憶體單元MC1~MCn儲存的權重資料相乘的SOP結果。換言之，輸入資料In1~Inn分別與由記憶體單元MC1~MCn儲存的權重資料相乘的SOP結果係在記憶體單元MC1~MCn上執行讀取操作時獲得的，從而完成CiM操作。
然而，由於由讀出電路424產生的總和結果SR1係無符號資料，故當儲存於記憶體單元中的權重資料為有符號數時，需要額外的資料轉換。在至少一個實施例中，移位轉換器426耦接至讀出電路424，並用以基於來自讀出電路424的總和結果SR1產生有符號總和結果SSR。具體地，如上文關於第3A圖至第3D圖的描述，總和結果SR1係按照權重值之順序次序的無符號資料，這不同於有符號權重資料之位元次序。因此，移位轉換器426設置於處理電路42中。移位轉換器426耦接至讀出電路424並用以藉由使用二補數記法將總和結果SR1轉換為有符號資料來產生有符號總和結果SSR。
在至少一個實施例中，移位轉換器426包括累加器428及減法器430。累加器428用以接收輸入資料In1~Inn並求和，並將輸入資料In1~Inn之總和乘以2 n-1以產生總和結果SR2。減法器430耦接至累加器428，並用以自總和結果SR1減去總和結果SR2以產生有符號總和結果SSR。
具體地，輸入資料In1~Inn與由記憶體單元MC1~MCn儲存的權重資料之間的乘法及累加結果可按以下方式得出： 其中W s1至W sn分別表示待儲存於記憶體單元MC1~MCn中的權重資料，而W u1至W un分別表示自相應記憶體單元讀取的無符號權重資料。如上文關於第3A圖至第3D圖的描述，各個有符號權重資料等效於相應無符號資料減去2 n-1。因此，在以上推導中，各個有符號權重資料W sn可由相應無符號權重資料W un減去2 n-1來取代。此外，輸入資料In1~Inn分別乘以有符號權重資料Ws1~Wsn的SOP結果可組織為兩個部分之和。第一部分等於輸入資料In1~Inn與無符號權重資料Wu1~Wun相乘的乘項和，這對應於總和結果SR1。第二部分等於輸入資料In1~Inn乘以(-2 n-1)的總和，這對應於總和結果SR2的負值。結果，輸入資料In1~Inn分別乘以有符號權重資料W s1~W sn的SOP結果可藉由基於上述推導自總和結果SR1減去總和結果SR2來獲得。因此，經由累加器428及減法器430之運算，當權重資料為有符號數時，可產生有符號總和結果SSR。在一些實施例中，當權重資料為有符號數時，移位轉換器426啟用。否則，當權重資料為無符號數時，移位轉換器426禁用，且總和結果SR1可提供為輸入資料與權重值的SOP結果。
第5A圖圖示根據一些實施例的操作方法500之流程圖。操作方法500可由第1圖及第4A圖中所示的記憶體系統1及4實施及執行。操作方法500包括步驟S50、S51。
儘管第4A圖中的記憶體陣列40係反及型記憶體陣列，但亦適用其他類型之記憶體陣列，諸如反或型記憶體陣列。舉例而言，反或型記憶體陣列中的記憶體單元可串聯耦接，而計算結果可經由對串聯耦接之記憶體單元的電壓或等效電阻的測量獲得。此外，第2A圖至第2B圖、第3A圖至第3D圖、第4B圖中的電阻及/或電導率值僅用於例示性目的。熟習此項技術者可對記憶體單元的電性值進行修改，從而記憶體系統可適於各種設計概念及系統要求。
在步驟S50中，接收對應於複數個權重值的複數個權重資料。在步驟S51中，在記憶體單元上執行寫入操作，以便按照權重值之順序次序程式化記憶體單元之電氣特性。
更具體地，接收之權重資料可係有符號或無符號數。由於對於無符號數，權重資料之位元次序與權重值之順序次序相同，但對於有符號數而言係不同的，故在執行有符號數之寫入操作時，需要由控制電路122或控制電路422執行額外的轉換，從而記憶體單元之電氣特性可按照相應權重值之順序次序來程式化。在至少一個實施例中，程式化操作可藉由經由暫存器存取程式化參數來執行，這不僅根據接收之資料，但亦根據權重資料是否有符號的識別結果。
第5B圖圖示根據一些實施例的另一操作方法502之流程圖。操作方法502包括步驟S52~S54。操作方法502可由第1圖及第4A圖中圖示之記憶體系統1及4來實施及執行。操作方法502包括步驟S52~S54。
在步驟S52中，根據複數個輸入資料分別控制字元線上的電壓，從而儲存有符號數的各個記憶體單元經控制以啟用或禁用。在步驟S53中，執行讀取操作以讀取啟用之記憶體單元的電氣特性並產生第一總和結果，其中第一總和結果係基於無符號資料的。在步驟S54中，有符號總和結果係藉由使用二補數記法編碼第一總和結果來產生的。
更具體地，各個記憶體單元的電氣特性程式化為儲存有符號數之權重資料。電氣特性經程式化以按照對應於權重資料的權重值之順序次序。更特別地，電氣特性程式化為與權重值線性相關，從而權重值之第一總和結果可經由在步驟S53中讀取記憶體單元的等效電氣特性來獲得。然而，由於電氣特性與權重值呈線性關係，故自記憶體單元之電氣特性獲得的第一總和結果對應於無符號資料。因此，在步驟S54中需要自無符號第一總和結果至有符號總和結果的資料轉換。
在至少一個實施例中，用於執行記憶體內運算(computing-In-memory，CiM)操作的記憶體系統包含記憶體陣列及處理電路。記憶體陣列包含複數個記憶體單元。處理電路耦接至記憶體陣列。處理電路包括程式化電路及控制電路。程式化電路耦接至記憶體陣列，並用以執行寫入操作，以程式化記憶體單元之電氣特性。控制電路耦接至程式化電路並用以：接收對應於複數個權重值的複數個權重資料；及控制由程式化電路執行的寫入操作，從而按照權重值之順序次序程式化記憶體單元之電氣特性。
在至少一個實施例中，用於執行記憶體內運算(computing-In-memory，CiM)操作的記憶體系統包含記憶體陣列及處理電路。記憶體陣列包含複數個記憶體單元，分別儲存對應於複數個權重值的複數個權重資料。複數個權重資料為有符號數。記憶體單元耦接至位元線並分別由複數個字元線控制。處理電路耦接至記憶體陣列。處理電路包含控制電路、讀出電路、及移位轉換器。控制電路耦接至程式化電路並用以：接收對應於複數個輸入值的複數個輸入資料；及根據複數個輸入資料分別控制字元線上的電壓，從而各個記憶體單元控制為啟用或禁用。讀出電路耦接至位元線並用以執行讀取操作以讀取啟用之記憶體單元的電氣特性並產生第一總和結果，其中第一總和結果基於無符號資料。移位轉換器耦接至讀出電路並用以藉由使用二補數編碼第一總和結果來產生有符號總和結果。
在至少一個實施例中，記憶體陣列包含複數個記憶體單元，分別儲存對應於複數個權重值的複數個權重資料，記憶體單元耦接至位元線並分別由複數個字元線控制。用於操作記憶體陣列的操作方法包含：根據複數個輸入資料分別控制字元線上的電壓，從而各個記憶體單元控制為啟用或禁用；執行讀取操作以讀取啟用之記憶體單元的電氣特性並產生第一總和結果，其中第一總和結果係無符號資料；及藉由使用二補數記法編碼第一總和結果來產生有符號總和結果。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本發明的態樣。熟習此項技術者應瞭解，其可易於使用本發明作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本發明的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本發明的精神及範疇。
1:記憶體系統 4:記憶體系統 10:記憶體陣列 12:處理電路 40:記憶體陣列 42:處理電路 120:程式化電路 122:控制電路 124:讀出電路 200a~200d:表格 300a~300d:表格 400a:表格 420:程式化電路 422:控制電路 424:讀出電路 426:移位轉換器 428:累加器 430:減法器 500~502:操作方法 BL:位元線 L1~L4:線 MC1~MCn:記憶體單元 S50~S54:步驟 SL:源極線 WL1~WLn:字元線 In1-Inn:輸入資料 SR1:總和結果 SR2:總和結果 SSR:有符號總和結果
本發明的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施例的記憶體系統之示意性方塊圖。 第2A圖圖示根據一些實施例的當權重資料分別為無符號數及有符號數時多位準單元(multi-level cell，MLC)上的程式化操作之表格。 第2B圖圖示根據一些實施例的當權重資料分別為無符號數及有符號數時三位準單元(tri-level cell，TLC)上的程式化操作之表格。 第3A圖圖示根據一些實施例的當權重資料分別為無符號數及有符號數時在MLC上執行的讀取操作之表格。 第3B圖圖示根據一些實施例的當在儲存有符號數之權重資料的MLC上執行讀取操作時由讀出電路執行的資料轉換。 第3C圖圖示根據一些實施例的當權重資料分別為無符號數及有符號數時在TLC上執行的讀取操作之表格。 第3D圖圖示根據一些實施例的當在儲存有符號數之權重資料的TLC上執行讀取操作時由讀出電路執行的資料轉換。 第4A圖圖示根據一些實施例的記憶體系統。 第4B圖圖示根據一些實施例的當權重資料為有符號數時由讀出電路執行的讀取操作之表格。 第5A圖圖示根據一些實施例的操作方法之流程圖。 第5B圖圖示根據一些實施例的另一操作方法之流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
4:記憶體系統
40:記憶體陣列
42:處理電路
420:程式化電路
422:控制電路
424:讀出電路
426:移位轉換器
428:累加器
430:減法器
BL:位元線
MC1~MCn:記憶體單元
SL:源極線
WL1~WLn:字元線
In1-Inn:輸入資料
SR1:總和結果
SR2:總和結果
SSR:有符號總和結果

Claims (20)

  1. 一種用於執行一記憶體內運算操作的記憶體系統，包含： 一記憶體陣列，該記憶體陣列包含複數個記憶體單元；及 一處理電路，耦接至該記憶體陣列，該處理電路包含： 一程式化電路，耦接至該記憶體陣列並用以執行一寫入操作，用於程式化該些記憶體單元的多個電氣特性；及 一控制電路，耦接至該程式化電路，且用以： 接收對應於複數個權重值的複數個權重資料；及 控制由該程式化電路執行的該寫入操作，從而按照該些權重值的一順序次序程式化該些記憶體單元的該些電氣特性。
  2. 如請求項1所述之記憶體系統，其中該些權重資料為以二補數記法編碼的多個有符號數。
  3. 如請求項1所述之記憶體系統，其中該些記憶體單元的該些電氣特性經程式化，從而該些電氣特性隨著相應的該權重值增加而增加。
  4. 如請求項1所述之記憶體系統，其中該些記憶體單元中每一者的該電氣特性程式化為與相應的該權重值成比例。
  5. 如請求項1所述之記憶體系統，其中該些記憶體單元耦接至一位元線並分別由複數個字元線控制，該記憶體系統進一步包含： 一讀出電路，耦接至該位元線並用以在該些記憶體單元上執行一讀取操作，用於讀取該些記憶體單元的該些電氣特性，以產生一第一總和結果，該第一總和結果對應於複數個輸入值乘以該些權重值的一積項和。
  6. 如請求項5所述之記憶體系統，其中該控制電路進一步用以： 接收對應於該些輸入值的複數個輸入資料；及 根據該些輸入資料分別控制該些字元線上的多個電壓，以控制該些記憶體單元中的每一者經啟用或禁用。
  7. 如請求項6所述之記憶體系統，其中該讀出電路進一步用以讀取一總電流，該總電流由耦接至該位元線的啟用之該些記憶體單元產生，以產生該第一總和結果。
  8. 如請求項5所述之記憶體系統，其中該第一總和結果與該些記憶體單元的一等效電氣特性呈線性關係。
  9. 如請求項5所述之記憶體系統，其中該第一總和結果係基於無符號資料。
  10. 如請求項5所述之記憶體系統，其進一步包含: 一移位轉換器，耦接至該讀出電路並用以藉由使用二補數記法編碼該第一總和結果來產生一有符號總和結果。
  11. 如請求項10所述之記憶體系統，其中該移位轉換器包含： 一累加器，用以接收並相加複數個輸入資料，並將該些輸入資料的一總和乘以2 n-1，以產生一第二總和結果，其中n係該權重資料的一位元數；及 一減法器，用以自該第一總和結果減去該第二總和結果，以產生該有符號總和結果。
  12. 如請求項10所述之記憶體系統，其中當該些權重資料為多個有符號數時，該移位轉換器啟用。
  13. 一種用於執行一記憶體內運算操作的記憶體系統，包含: 一記憶體陣列，包含複數個記憶體單元，分別儲存對應於複數個權重值的複數個權重資料，該些權重資料為多個有符號數，該些記憶體單元耦接至一位元線並分別由複數個字元線控制；及 一處理電路，耦接至該記憶體陣列，該處理電路包含： 一控制電路，耦接至一程式化電路，且用以： 接收對應於複數個輸入值的複數個輸入資料；及 根據該些輸入資料分別控制該些字元線上的多個電壓，從而該些記憶體單元中的每一者控制為啟用或禁用； 一讀出電路，耦接至該位元線並用以執行一讀出操作，以讀取該些啟用之記憶體單元的多個電氣特性並產生一第一總和結果，其中該第一總和結果係基於無符號資料；及 一移位轉換器，耦接至該讀出電路並用以藉由使用二補數記法編碼該第一總和結果來產生一有符號總和結果。
  14. 如請求項13所述之記憶體系統，其中該讀出電路用以自該位元線讀取由啟用之該些記憶體單元產生的一總電流，以產生該第一總和結果。
  15. 如請求項13所述之記憶體系統，其中該第一總和結果對應於該些輸入值分別乘以該些權重值的一積項和。
  16. 如請求項13所述之記憶體系統，其中該第一總和結果與啟用之該些記憶體單元的一等效電氣特性呈線性關係。
  17. 如請求項13所述之記憶體系統，其中該移位轉換器包含： 一累加器，用以接收並相加該些輸入資料，並將該些輸入資料的一總和乘以2 n-1，以產生一第二總和結果，其中n係該權重資料的一位元數；及 一減法器，用以自該第一總和結果減去該第二總和結果，以產生該有符號總和結果。
  18. 一種一記憶體陣列的操作方法，該記憶體陣列包含複數個記憶體單元，分別儲存對應於複數個權重值的複數個權重資料，該些權重資料為多個有符號數，該些記憶體單元耦接至一位元線並分別由複數個字元線控制，該操作方法包含： 根據複數個輸入資料分別控制該些字元線上的多個電壓，從而該些記憶體單元中的每一者控制為啟用或禁用； 執行一讀取操作，以讀取該些啟用之記憶體單元的多個電氣特性，並產生一第一總和結果，其中該第一總和結果係一無符號資料；及 藉由使用二補數記法編碼該第一總和結果來產生一有符號總和結果。
  19. 如請求項18所述之操作方法，其中藉由使用二補數記法編碼該第一總和結果來產生該有符號總和結果的該步驟包含： 接收並相加該些輸入資料，並將該些輸入資料的一總和乘以2 n-1以產生一第二總和結果，其中n係該權重資料的一位元數；及 自該第一總和結果減去該第二總和結果，以產生該有符號總和結果。
  20. 如請求項18所述之操作方法，其中該第一總和結果與該些啟用之記憶體單元的一等效電氣特性呈線性關係。
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