WO2022128713A1 - Vorrichtung zum testen einer integrierten schaltung - Google Patents

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WO2022128713A1
WO2022128713A1 PCT/EP2021/084891 EP2021084891W WO2022128713A1 WO 2022128713 A1 WO2022128713 A1 WO 2022128713A1 EP 2021084891 W EP2021084891 W EP 2021084891W WO 2022128713 A1 WO2022128713 A1 WO 2022128713A1
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module
analog
output
signal
integrated circuit
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PCT/EP2021/084891
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English (en)
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Inventor
Thomas Wieja
Carsten Hermann
Matthias Kuehnle
Original Assignee
Robert Bosch Gmbh
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/3167—Testing of combined analog and digital circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318508—Board Level Test, e.g. P1500 Standard

Definitions

  • the present invention relates to a device for testing an integrated circuit and for self-testing the device.
  • Integrated circuits with increased requirements in terms of functional safety usually contain extensive measures for self-diagnosis in the sense of BIST functions (Built-in Self Test).
  • Volume 11 of the current edition of ISO 26262 from 2018 describes, for example, increased security requirements for integrated circuits, especially for ASICs (Application Specific Integrated Circuits) for applications in motor vehicles. Since such integrated BIST functions are used within the framework of the regular application conditions (online BIST or start-up BIST), they are to be regarded as regular system functions with regard to the quality requirements of the components. In order to safeguard these intrinsically safety-critical functions, a complete test of the components produced is required in addition to complete verification. The aim here is not to violate specified and standardized safety goals in the sense of ISO 26262, i.e. to be able to guarantee their perfect function in the application.
  • DfT means making a circuit part fundamentally testable, or the highest possible quantifiable test coverage reach.
  • Another task of the DfT concept is to minimize the test time with regard to test costs, since test costs represent a significant proportion of the product costs. In concrete terms, this means minimizing the chip area expenditure for DfT measures and the test time for economic reasons.
  • a device for testing an integrated circuit which has an analog part and a digital part.
  • the analog part has at least one analog module with a plurality of inputs and at least one output.
  • the digital part of the device is designed to detect a signal at the output of the integrated circuit during a first operating mode of the device and to compare the detected signal with a first desired value.
  • the digital part is designed to detect a signal at the output of the integrated circuit during a second operating mode of the device using the analog part and to compare the detected signal with a second desired value.
  • the digital part is also designed to detect a signal at an output of the analog module during a third operating mode and to compare the detected signal with a third target value.
  • the device according to the invention has the advantage that the security implementations required due to the specification of the internal circuit are used here in order to be able to map extended test functions.
  • Using the same circuitry reduces test costs by minimizing DfT area and test time while increasing quality.
  • the resulting test coverage is thus extended to analog components on the one hand, and on the other hand it can only be quantified beyond digital circuit parts.
  • the failure rate of the device and in particular of the integrated circuit is reduced both during the production process at the end of the line and in the field.
  • Digital side will preferably based on the IEEE 1500 standard (IEEE Standard Testability Method for Embedded Core-based Integrated Circuits). This standard allows both the isolation of the digital part for structural testing using Automatic Test Pattern Generation, ATPG, and the stimulation of digital input and output pins for functional analysis or DfT measures.
  • the concept advantageously provides for expanding IEEE 1500 structures in such a way that they can not only be used for DfT measures, as currently planned, but can also be used in terms of functional safety with regard to the current ISO 26262 for online monitoring in the field .
  • the quality is advantageously increased by risk minimization through a metric evaluation of the now possible structural mixed-signal ATPG.
  • the expansion of the structural test beyond the analog-digital border also affects the quality. This advantageously enables controllable test coverage for specific analog blocks.
  • the concept is scalable and expandable to other analog functional groups.
  • the device according to the invention also has a first wrapper boundary register, WBR, module, which is connected to the inputs of the digital part, and a second WBR module, which is connected to the outputs of the digital part.
  • WBR wrapper boundary register
  • the first WBR module is additionally connected to the outputs of the at least one analog module.
  • a further preferred embodiment of the device according to the invention provides that the digital part of the device has a port.
  • the port is preferably designed to be based on the first operating mode of the device from external inputs to drive the WBR modules to stimulate and observe the input and output of the integrated circuit.
  • the port is also preferably designed to detect a signal at the output of the integrated circuit in the first operating mode of the device and to compare the detected signal with the first desired value.
  • the digital part also has a system controller which is connected to the WBR modules via a multiplexer structure.
  • the system controller is preferably designed to control the analog part by means of the WBR modules in the second operating mode of the device.
  • the system controller is preferably designed to stimulate and monitor the at least one input and output of the integrated circuit using the analog part and using the WBR modules.
  • the system controller is preferably also designed to detect a signal at the output of the integrated circuit and to compare the detected signal with the second desired value.
  • the analog part additionally has at least one circuit module which is designed to apply signals to the inputs of the at least one analog module during the third operating mode of the device.
  • a likewise preferred embodiment of the device according to the invention provides that the system controller is additionally designed to control the circuit module for applying at least one test signal to the inputs of the at least one analog module in the third operating mode of the device by means of the second WBR module. Furthermore, the system controller is preferably also designed to monitor the output of the at least one analog module in the third operating mode of the device by means of the first WBR module. The system controller is also preferably designed to detect a signal at the output of the analog module and to compare the detected signal with the first desired value. The system controller preferably detects and compares in the third operating mode of the device.
  • the integrated circuit is in a test mode during the first operating mode and is in proper operation during the second and third operating modes. Furthermore, the at least one analog module is preferably in a test mode during the third operating mode.
  • a likewise preferred embodiment of the device according to the invention also has a controller which is designed to produce the first, the second or the third operating mode of the device.
  • a further preferred embodiment of the device according to the invention additionally has a sequence control which is designed to plan the stimulation in the second and third operating modes of the device in such a way that the proper operation of the integrated circuit and the device is not impaired.
  • FIG. 1 shows a block diagram of the device according to the invention in an exemplary embodiment
  • FIG. 2 shows a block diagram of a circuit module according to the invention in an exemplary embodiment
  • Figure 3 shows a block diagram of the interconnection of a comparator of the device according to the invention in an exemplary embodiment that Allows switching to a test signal at the inputs of the comparator and
  • FIG. 4 shows a block diagram of a form of implementation of the switchover to a test signal at the inputs of a comparator of the device according to the invention in an exemplary embodiment.
  • FIG. 1 shows a block diagram of the device according to the invention in an exemplary embodiment.
  • the device has an analog part 1 and a digital part 2, which has basic functionality and is supplemented by circuit parts in order to describe the digital parts of the mixed-signal BIST functionality by way of example.
  • the basic functionality consists of a modular bus concept, having a bus system 30 and a plurality of modules 31, 32, through which the system functionality is mapped.
  • system access in test mode is guaranteed through port 23, preferably with the IEEE 1149.1 protocol.
  • the port 23 controls the first and the second wrapper boundary register, WBR, module 21, 22, in particular the IEEE 1500 "wrapper boundary chain” (WBR), through which inputs and outputs of the digital part 2, and thus also the analog modules 11 connected in this way can be stimulated and observed as desired.
  • WBR wrapper boundary chain
  • the WBR modules 21 , 22 can not only be controlled via the external interface via the port 23 using the IEEE 1149.1 protocol, but are also accessible to an internal system controller 24 via a multiplexer structure 27 .
  • analog structures for "Mixed Signal Built-in Self Test” can be controlled in functional operation, i.e. the operating mode in which the system application runs. This extension of the functional operation is also referred to below as MS-BIST operation.
  • the results can be evaluated via the WBR modules 21, 22 in functional operation. Two things in particular must be observed during functional operation:
  • MS-BIST sequencer a scheduling (chronological sequence) of the MS-BIST functions. This is taken over by a sequence control 26, the so-called MS-BIST sequencer.
  • the switching sequences must be specified functionally. It must therefore be ensured that the availability of the circuit parts currently in MS-BIST operation is not necessary for the system application and that the fundamental change in time between MS-BIST and application was designed at the system level.
  • the test functions must be safeguarded to such an extent that the risk of incorrect activation of the WBR modules 21, 22 and/or the test circuits is minimized in order to be able to guarantee the robustness of the system as before the integration of the MS-BIST functionality.
  • the logic or function required for this is distributed and monitored by port 23 and controller 25 with regard to test mode monitoring and by system controller 24 for triggering and evaluating the MS-BIST functionality.
  • the functional mode is expanded to include the online BIST functions: According to IEEE 1500, the internal system controller 24 is now able to load WBR chains (initiation of MS-BIST) and evaluate them (capture the MS-BIST results). To initiate the online BIST, one or more output chains of the second WBR module 22 are loaded, thereby setting test inputs of the analog modules 11 (comparators here), including their test configuration. The result of the comparator test can be queried via the WBR IN chains from the first WBR module 21 via programmable time constants in order to ensure a so-called “Go-NoGo” test of the respective analog module 11.
  • the resulting ATPG patterns which go beyond the digital part, ensure increased test coverage and allow this to be quantified for the integrated analog modules 11, for example by means of a corresponding percentage for fault coverage.
  • a corresponding percentage for fault coverage Depending on the modeling accuracy, more precise statements can be made about the productive protection of the system, equivalent to metrics for digital fault coverage.
  • Previous operating modes such as "Digital Structural Test” (ATPG) and “Digital Functional Test” (TAP mode) remain in place.
  • the digital interface 20 contains the connections that are used for communication (physical level) between the circuit and the higher-level system.
  • analog peripheral units 13 supply input signals or are controlled by digital output signals.
  • the circuit modules 10 are designed in such a way that they can decouple this punch-through in test mode.
  • An internal signal analysis 15 is used to evaluate and compress the output signals from circuit module 10. The compressed result of this evaluation is fed back as an input signal.
  • the output multiplexer AMIIX 14 allows the output of internal digital or analog signals, especially the signal monitors (TOLIT+, TOUT-) for external monitoring.
  • the level adjustment between different supply domains is carried out by so-called "level shift" assemblies 16.
  • the scan isolation 37 is used to decouple the digital circuit in operating states that are only used for the structural test of this assembly, and thus supports the classic ATPG-based test.
  • An interface 36 is used for protocol processing (protocol level) of the regular communication interface.
  • the internal digital memory modules 33 of the circuit can by specific self-test algorithms as "Memory BIST” (M-BIST) 34 designated control units.
  • M-BIST memory BIST
  • L-BIST Logic BIST
  • FIG. 2 shows a block diagram of a circuit module 10 according to the invention in an exemplary embodiment.
  • the function of the circuit module 10 is shown here in a simplified manner.
  • test signals such as, for example, MS-ATPG patterns, can be routed via its scan_in inputs to the inputs of analog components.
  • FIG. 3 shows a block diagram of the interconnection of an analog module 11, in particular a comparator, of the device according to the invention in an exemplary embodiment, which enables switching to a test signal at the inputs of the comparator 11.
  • FIG. 3 shows the possibility of an online BIST switchover for a comparator 11.
  • the test of the comparator 11 provides for the two inputs “+” and of the comparator 11 to be switched off from the input signals of the actual function 17 using the switches S1 and S2 separate, in order to then connect them via the alternative inputs TIN+ and TIN-, for example, to signal sources with which test conditions for the comparator 11 can be created.
  • the positive input "+" of the comparator can be connected to a digital-to-analog converter 12 by switching S1 via TIN+, while the negative input of the comparator is connected to a reference voltage VREF_TEST via TIN- by switching S2, it being possible for this reference voltage to be identical to the reference voltage VREF in functional operation.
  • the positive input of the comparator 11 connected to the output of the digital-to-analog converter 12 can now assume different voltage levels in a time sequence, so that it can be tested, for example, whether the comparator 11 with the expected delay expected output level.
  • This way is a automated test of any analog module - here in the example of a comparator 11 - possible at suitable times during the operation of the device 1 and in particular the integrated circuit. For example, such a test can take place during the power-up sequence of the device 1 or periodically during operation at times when the analog module 11 is not required for the proper operation of the device 1 .
  • FIG. 4 shows a block diagram of a form of implementation of the switchover to a test signal at the inputs of an analog module 11, in particular a comparator 11, of the device according to the invention in an exemplary embodiment.
  • FIG. 4 shows a form of realization of FIG. 3 with the aid of the transmission gates TG1-TG6.
  • the inputs TIN+, TIN- can also be stimulated by the digital part 2 according to the method described above for the circuit module 10 and with a suitable switch position of S1-S4 in FIG. 3 or suitable control of the transmission gates TG1-TG6 in FIG outputs TOUT+, TOUT- can be read back from the digital part 3.
  • test signals such as MS-ATPG patterns can be used here.
  • the analog components are broken down into sub-functions, which are supplemented with standardized test functions in the form of library elements and their function can be modeled using combinatorial networks.
  • combinatorial networks On the basis of such networks, there is a closed description of digital and analog assemblies in a form of representation to which current and state-of-the-art CAD tools (Computer Aided Design Tools) can be used for the design and testing of digital circuit parts.
  • the imaging accuracy of analogue error models combinatorial networks is defined by the implementation of the models, while the applicability of the process is determined by the architecture. This differentiation allows a gradual expansion of the scope of assemblies to be considered independently of the optimization of library elements and their modeling.

Abstract

Die Erfindung betrifft eine Vorrichtung zum Testen einer integrierten Schaltung, welche einen analogen Teil (1) und einen digitalen Teil (2) aufweist. Der analoge Teil (1) weist zumindest ein analoges Modul (11) mit einer Mehrzahl von Eingängen und zumindest einem Ausgang auf. Der digitale Teil (2) der Vorrichtung ist zum Detektieren eines Signals am Ausgang der integrierten Schaltung während eines ersten Betriebsmodus der Vorrichtung und zum Vergleichen des detektierten Signals mit einem ersten Sollwert ausgebildet. Ferner ist der digitale Teil (2) zum Detektieren eines Signals am Ausgang der integrierten Schaltung während eines zweiten Betriebsmodus der Vorrichtung unter Verwendung des analogen Teils (1) und zum Vergleichen des detektierten Signals mit einem zweiten Sollwert ausgebildet. Der digitale Teil (2) ist ferner dazu ausgebildet, ein Signal an einem Ausgang des analogen Moduls (11) während eines dritten Betriebsmodus zu detektieren und das detektierte Signal mit einem dritten Sollwert zu vergleichen.

Description

Beschreibung
Titel
Vorrichtung zum Testen einer integrierten Schaltung
Die vorliegende Erfindung betrifft eine Vorrichtung zum Testen einer integrierten Schaltung sowie zum Selbsttest der Vorrichtung.
Stand der Technik
Integrierte Schaltungen mit erhöhten Anforderungen bezüglich der funktionalen Sicherheit beinhalten in der Regel umfangreiche Maßnahmen zur Eigendiagnose im Sinne von BIST-Funktionen (Built-in Self Test). Band 11 der aktuellen Ausgabe der ISO 26262 von 2018 beschreibt beispielsweise erhöhte Sicherheitsanforderungen von integrierten Schaltkreisen insbesondere bei ASICs (Application Specific Integrated Circuits) für Anwendungen in Kraftfahrzeugen. Da solche integrierten BIST-Funktionen im Rahmen der regulären Applikationsbedingungen angewendet werden (Online BIST bzw. Start-up BIST), sind sie in Bezug auf die Qualitätsanforderungen der Komponenten wie reguläre Systemfunktionen zu betrachten. Zur Absicherung dieser immanent sicherheitskritischen Funktionen ist neben der vollständigen Verifikation auch ein vollständiger Test der produzierten Bauelemente erforderlich. Ziel ist hierbei, spezifizierte und standardisierte Sicherheitsziele im Sinne der ISO 26262 nicht zu verletzen, d.h. deren einwandfreie Funktion in der Anwendung gewährleisten zu können.
Naturgemäß entsteht bei BIST-Funktionen durch das implizite Merkmal einer hohen Fehlerabdeckung auch ein entsprechend hohes Potential zur Beeinträchtigung der Produktqualität. Daraus ergibt sich die Notwendigkeit, die Funktionalität dieser BIST Maßnahmen beim Test der Bauelemente vollständig und mit kontrollierter Sicherheitsmarge zu prüfen, um einen Qualitätsverlust durch diese BIST-Funktionen auszuschließen. Da die BIST-Architekturen heutiger ASICs häufig analoge und digitale Teilfunktionen überdecken (Mixed Signal BIST, im Folgenden als MS-BIST bezeichnet), ist auch beim Test dieser Strukturen ein übergreifender Ansatz im Sinne von „Mixed Signal Tests“ erforderlich. Die klassischen Test-Methoden setzen dabei eher auf isolierte strukturale Tests von digitalen Schaltungsteilen und parametrisch funktionale Tests von analogen Baugruppen. Eine hinreichend hohe Testabdeckung insbesondere im Bereich der Schnittstellen zwischen analogen und digitalen Schaltungsteilen kann dabei in der Regel nur durch spezifische und aufwändige Zusatzfunktionen im Sinne von DfT-Maßnahmen (Design for Test) erreicht werden.
Die Anforderungen an Feld- und Bandqualität verschärfen sich aufgrund der kontinuierlichen Steigerung der Komplexität der Systeme (mehr ASICs pro System bzw. pro Fahrzeug). Als Folge entstehen härtere Anforderungen an Ausfallraten einzelner Komponenten, insbesondere auch dem ASIC. Daraus abgeleitet, entstehen erhöhte DfT-Anforderungen, insbesondere - wie bereits erwähnt - an der Schnittstelle zwischen dem Analog- und dem Digitalteil sowie im Analogteil selbst. DfT beinhaltet in diesem Kontext, einen Schaltungsteil grundsätzlich testbar zu machen, beziehungsweise eine möglichst hohe quantifizierbare Testabdeckung zu erreichen. Des Weiteren ist eine Aufgabe des DfT Konzeptes, die Testzeit im Hinblick auf Testkosten zu minimieren, da Testkosten einen wesentlichen Anteil der Produktkosten darstellen. Konkret bedeutet dies, den Chipflächenaufwand für DfT-Maßnahmen und die Testzeit aus wirtschaftlichen Gründen zu minimieren.
Bei Betrachtung der Historie des Tests digitaler Schaltungsteile wird deutlich, wie Fehlermodelle sukzessive erweitert wurden. Angefangen bei einfachen Leitungsdefekten für „stuck at“ ATPG („Automated Test Pattern Generation“) existieren heute als Stand der Technik verfeinerte Fehlermodelle bis hin zu sog. „CellAware“-Ansätzen, bei denen digitale Bauteile auf Transistorebene charakterisiert und Layout-Informationen in Analyse-Bibliotheken integriert werden, mit der Möglichkeit für umfassendere und genauere Testmuster- Erzeugung. Ziel ist schließlich, qualitativ höherwertigere ASIC-Produkte erzeugen zu können. ln Analogie zu der Entwicklung der automatisierten Diagnose- und Testmöglichkeiten in der Digitaltechnik können die dort bestehenden Metriken in die Qualitätssicherung analoger Schaltungsteile adaptiert und entsprechend empirisch weiterentwickelt werden.
Offenbarung der Erfindung
Erfindungsgemäß wird eine Vorrichtung zum Testen einer integrierten Schaltung zur Verfügung gestellt, welche einen analogen Teil und einen digitalen Teil aufweist. Der analoge Teil weist zumindest ein analoges Modul mit einer Mehrzahl von Eingängen und zumindest einem Ausgang auf. Der digitale Teil der Vorrichtung ist zum Detektieren eines Signals am Ausgang der integrierten Schaltung während eines ersten Betriebsmodus der Vorrichtung und zum Vergleichen des detektierten Signals mit einem ersten Sollwert ausgebildet. Ferner ist der digitale Teil zum Detektieren eines Signals am Ausgang der integrierten Schaltung während eines zweiten Betriebsmodus der Vorrichtung unter Verwendung des analogen Teils und zum Vergleichen des detektierten Signals mit einem zweiten Sollwert ausgebildet. Der digitale Teil ist ferner dazu ausgebildet, ein Signal an einem Ausgang des analogen Moduls während eines dritten Betriebsmodus zu detektieren und das detektierte Signal mit einem dritten Sollwert zu vergleichen.
Die erfindungsgemäße Vorrichtung hat den Vorteil, dass hier die aufgrund der Spezifikation der internen Schaltung notwendigen Sicherheits- Implementierungen verwendet werden, um erweiterte Test-Funktionen abbilden zu können. Dies bedeutet, Design for Test (DfT)- und Safety-Anforderungen synergetisch zu vereinen. Durch Verwendung derselben Schaltungsteile werden Testkosten verringert, indem der DfT-Flächenaufwand und die Testzeit bei gleichzeitiger Erhöhung der Qualität minimiert werden. Die resultierende Testabdeckung wird dadurch zum einen auf Analogkomponenten ausgeweitet und zum anderen überhaupt erst über digitale Schaltungsteile hinaus quantifizierbar. Resultierend verringert sich dadurch die Ausfallrate der Vorrichtung und insbesondere der integrierten Schaltung sowohl während des Fertigungsprozesses am Band-Ende als auch im Feld. Digitalseitig wird bevorzugt auf dem Standard IEEE 1500 (IEEE Standard Testability Method for Embedded Core-based Integrated Circuits) aufgebaut. Dieser Standard erlaubt sowohl die Isolierung des Digitalteils für den strukturalen Test mittels Automatic Test Pattern Generation, ATPG, als auch das Stimulieren von digitalen Eingangs- und Ausgangspins für funktionale Analysen bzw. DfT-Maßnahmen.
Das Konzept sieht vorteilhaft vor, IEEE 1500 Strukturen so zu erweitern, dass diese nicht nur, wie aktuell vorgesehen für DfT-Maßnahmen anwendbar sind, sondern auch im Sinne der funktionalen Sicherheit bzgl. der aktuellen ISO 26262 für Online-Monitoring im Feld verwendet werden können. Daraus resultieren Vorteile in den drei zum Teil gegensätzlichen Anforderungen Sicherheit, Qualität und Kosten. Wenn Schaltungsteile, die aufgrund von Anforderungen der funktionalen Sicherheit mit geringer Modifikation auch für DfT-Zwecke einsetzbar sind, verringert sich der relative Anteil von DfT-Fläche zur Gesamtfläche. Die DfT-Kosten sind somit wesentlich reduziert. Die Qualität wird vorteilhaft durch eine Risikominimierung durch eine Metrik-Auswertung der nun möglichen strukturalen Mixed-Signal-ATPG gesteigert. Auf die Qualität wirkt sich auch die Ausweitung des strukturalen Tests über die Analog-Digital Grenze hinaus aus. Hierdurch wird vorteilhaft eine kontrollierbare Testabdeckung für bestimmte analoge Blöcke möglich. Das Konzept ist dabei skalierbar und erweiterbar auf andere analoge Funktionsgruppen. Durch die beschriebenen
Qualitätsmaßnahmen wird zusätzlich auch das Risiko für sicherkritische Ausfälle im Feld vorteilhaft minimiert
In einer bevorzugten Ausführungsform weist die erfindungsgemäße Vorrichtung ferner ein erstes Wrapper Boundary Register, WBR, Modul, auf, welches an den Eingängen des digitalen Teils angeschlossen ist und ein zweites WBR Modul, welches an den Ausgängen des digitalen Teils angeschlossen ist.
In einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Vorrichtung ist vorgesehen, dass das erste WBR Modul zusätzlich an den Ausgängen des zumindest einen analogen Moduls angeschlossen ist.
Eine weitere bevorzugte Ausführungsform der erfindungsgemäßen Vorrichtung sieht vor, dass der digitale Teil der Vorrichtung einen Port aufweist. Der Port ist bevorzugt dazu ausgebildet, im ersten Betriebsmodus der Vorrichtung auf Grund von externen Eingaben die WBR Module zum Stimulieren und Beobachten des Ein- und Ausgangs der integrierten Schaltung anzusteuern. Ebenfalls bevorzugt ist der Port dazu ausgebildet, im ersten Betriebsmodus der Vorrichtung ein Signal am Ausgang der integrierten Schaltung zu detektieren und das detektierte Signal mit dem ersten Sollwert zu vergleichen.
In einer ebenfalls bevorzugten Ausgestaltung der erfindungsgemäßen Vorrichtung weist der digitale Teil zusätzlich einen System Controller auf, der über eine Multiplexer Struktur mit den WBR Modulen verbunden ist. Der System Controller ist bevorzugt dazu ausgebildet, im zweiten Betriebsmodus der Vorrichtung den analogen Teil mittels der WBR Module anzusteuern. Ferner bevorzugt ist der System Controller dazu ausgebildet, den zumindest einen Ein- und Ausgang der integrierten Schaltung mit Hilfe des analogen Teils und mittels der WBR Module zu stimulieren und zu beobachten. Der System Controller ist bevorzugt ferner dazu ausgebildet, ein Signal am Ausgang der integrierten Schaltung zu detektieren und das detektierte Signal mit dem zweiten Sollwert zu vergleichen.
In einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Vorrichtung weist der analoge Teil zusätzlich zumindest ein Schaltungsmodul auf, das dazu ausgebildet ist, während des dritten Betriebsmodus der Vorrichtung Signale an den Eingängen des zumindest einen analogen Moduls anzulegen.
Eine ebenfalls bevorzugte Ausführungsform der erfindungsgemäßen Vorrichtung sieht vor, dass der System Controller zusätzlich dazu ausgebildet ist, im dritten Betriebsmodus der Vorrichtung mittels des zweiten WBR Moduls das Schaltungsmodul zum Anlegen zumindest eines Testsignals an den Eingängen des zumindest einen analogen Moduls anzusteuern. Ferner bevorzugt ist der System Controller zusätzlich dazu ausgebildet im dritten Betriebsmodus der Vorrichtung mittels des ersten WBR Moduls den Ausgang des zumindest einen analogen Moduls zu beobachten. Ebenfalls bevorzugt ist der System Controller ferner dazu ausgebildet ein Signal am Ausgang des analogen Moduls zu detektieren und das detektierte Signal mit dem ersten Sollwert zu vergleichen. Bevorzugt erfolgt das Detektieren und Vergleichen durch den System Controller im dritten Betriebsmodus der Vorrichtung. ln einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Vorrichtung ist vorgesehen, dass sich die integrierte Schaltung während des ersten Betriebsmodus in einem Testmodus und während des zweiten und dritten Betriebsmodus im ordnungsgemäßen Betrieb befindet. Ferner bevorzugt befindet sich das zumindest eine analoge Modul während des dritten Betriebsmodus in einem Testmodus.
Eine ebenfalls bevorzugte Ausgestaltung der erfindungsgemäßen Vorrichtung weist ferner einen Regler auf, der dazu ausgebildet ist, den ersten, den zweiten oder den dritten Betriebsmodus der Vorrichtung herzustellen.
Eine ferner bevorzugte Ausgestaltung der erfindungsgemäßen Vorrichtung weist zusätzlich eine Ablaufsteuerung auf, die dazu ausgebildet ist, das Stimulieren im zweiten und dritten Betriebsmodus der Vorrichtung so zu planen, dass der ordnungsgemäße Betrieb der integrierten Schaltung und der Vorrichtung nicht beeinträchtigt wird.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.
Zeichnungen
Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 ein Blockschaltbild der erfindungsgemäßen Vorrichtung in einer beispielhaften Ausführungsform,
Figur 2 ein Blockschaltbild eines erfindungsgemäßen Schaltungsmoduls in einer beispielhaften Ausführungsform,
Figur 3 ein Blockschaltbild der Verschaltung eines Komparators der erfindungsgemäßen Vorrichtung in einer beispielhaften Ausführungsform, die das Umschalten auf ein Testsignal an den Eingängen des Komparators ermöglicht und
Figur 4 ein Blockschaltbild einer Realisierungsform der Umschaltung auf ein Testsignal an den Eingängen eines Komparators der erfindungsgemäßen Vorrichtung in einer beispielhaften Ausführungsform.
Ausführungsformen der Erfindung
Figur 1 zeigt ein Blockschaltbild der erfindungsgemäßen Vorrichtung in einer beispielhaften Ausführungsform. Die Vorrichtung weist einen analogen Teil 1 auf und einen digitalen Teil 2, der Basisfunktionalität besitzt und um Schaltungsteile ergänzt ist, um die digitalen Anteile der Mixed-Signal-BIST-Funktionalität exemplarisch zu beschreiben. Die Basisfunktionalität besteht aus einem modularen Buskonzept, aufweisend ein Bus System 30 und eine Mehrzahl von Modulen 31 , 32, durch welches die Systemfunktionalität abgebildet wird. Darüber hinaus wird durch den Port 23 vorzugsweise mit IEEE 1149.1 Protokoll der System Zugang im Testbetrieb gewährleitet. In gleicher Weise steuert der Port 23 das erste und das zweite Wrapper Boundary Register, WBR, Modul 21 , 22, insbesondere die IEEE 1500 „wrapper boundary chain“ (WBR), durch welche Ein- und Ausgänge des digitalen Teils 2, und damit auch die so angebundenen analogen Module 11 beliebig stimuliert und beobachtet werden können. Durch die Steuerung 25 kann entsprechend dieser Testbetrieb aktiviert bzw. umgeschaltet werden. Im funktionalen Betriebsmodus sind der Port 23 und die WBR Module 21, 22, deaktiviert und transparent geschaltet.
Einerseits sind die WBR Module 21 , 22 nicht nur über das externe Interface über den Port 23 per IEEE 1149.1 Protokoll steuerbar, sondern über eine Multiplexer Struktur 27 einem internen System Controller 24 zugänglich. Dadurch können im funktionalen Betrieb, also dem Betriebsmodus, in dem die Systemapplikation abläuft, analoge Strukturen für „Mixed Signal Built-in Self Test“ angesteuert werden. Diese Erweiterung des funktionalen Betriebs, wird im Folgenden auch als MS-BIST Betrieb bezeichnet. Andererseits wird die Auswertung der Ergebnisse über die WBR Module 21, 22 im funktionalen Betrieb ermöglicht. Hierbei müssen während des funktionalen Betriebs insbesondere zwei Dinge beachtet werden:
Systemanforderungen wie Verfügbarkeit erfordern ein entsprechendes Scheduling (zeitlicher Ablauf) der MS-BIST Funktionen. Dieses wird von einer Ablaufsteuerung 26, dem sogenannten MS-BIST-Sequenzer, übernommen. Die Umschaltungssequenzen sind funktional zu spezifizieren. Es muss also gewährleistet sein, dass die Verfügbarkeit der gerade im MS-BIST-Betrieb befindlichen Schaltungsteile für die Systemapplikation nicht notwendig ist und der grundsätzliche zeitliche Wechsel zwischen MS-BIST und Applikation auf Systemebene konzipiert wurde.
Die Umschaltung der WBR Module 21, 22 zwischen DfT-Testmode und Funktional-mode muss gewährleistet sein. Die Testfunktionen müssen im Sinne von ISO 26262 soweit abgesichert sein, dass das Risiko der Fehlaktivierungen der WBR Module 21 , 22 und/oder der Testschaltungen minimiert sind, um die Robustheit des Systems wie vor Integration der MS-BIST-Funktionalität gewährleisten zu können. Die hierzu notwendige Logik bzw. Funktion wird verteilt und überwacht vom Port 23 und Steuerung 25 bzgl. der Testmodus- Überwachung und von dem System Controller 24 zur Ansteuerung und Auswertung der MS-BIST-Funktionalität.
Insgesamt wird die Anzahl der Betriebsmodi erhöht, bzw. deren Funktionalität erweitert. Der funktionale Modus wird um die Online-BIST Funktionen erweitert: Entsprechend IEEE 1500 ist nun der interne System Controller 24 in der Lage WBR-Ketten zu laden (Initiierung von MS-BIST) und zu evaluieren (Capture der MS-BIST-Resultate). Zur Initiierung des Online-BIST wird eine oder mehrere Ausgangsketten des zweiten WBR Moduls 22 geladen und dadurch Testeingänge der analogen Module 11 (hier Komparatoren) inklusive deren Testkonfiguration gesetzt. Über programmierbare Zeitkonstanten lässt sich das Ergebnis des Komparator-Tests über die WBR-IN-Ketten vom ersten WBR Modul 21 abfragen, um so einen sog. „Go-NoGo“-Test des jeweiligen analogen Moduls 11 zu gewährleisten.
Für die Produktion ergibt sich mit den neuen Schaltungsteilen eine Möglichkeit, die die Qualität des Produkts durch erweiterte Tests wesentlich verbessern kann. Entsprechend der zum Stand der Technik gehörenden ATPG Systematik, kann diese mit den im Folgenden beschriebenen Erweiterungen auf die hier beschriebenen Analogkomponenten, beispielsweise die analogen Module 11 , ausgeweitet werden. Dieser Modus kann daher als „Extended Mixed Signal Structural Test“ (Mixed-Signal ATPG) bezeichnet werden: Voraussetzung für diesen erweiterten und automatisierten Strukturtest ist die synthetisierbare Modellierung der analogen Module 11. Ein um analoge Modelle erweiterter Wrapper kann mit - für die digitale Schaltungsentwicklung vorgesehenen - Tools wie Tetramax analysiert werden. Die dadurch entstehenden, über den Digitalteil hinausgehenden ATPG Pattern, sorgen für eine erhöhte Testabdeckung und erlauben diese für die eingebundenen analogen Module 11 zu quantifizieren, beispielsweise durch eine entsprechende Prozentangabe zur Fehlerabdeckung. Je nach Modellierungsgenauigkeit können äquivalent zu Metriken für die digitale Fehlerabdeckung, genauere Aussagen über die produktive Absicherung des Systems getroffen werden. Bisherige Betriebsmodi, wie „Digital Structural Test“ (ATPG) und „Digital Functional Test“ (TAP-Mode) bleiben bestehen.
Die digitale Schnittstelle 20 beinhaltet die Anschlüsse, die zur Kommunikation (physical level) der Schaltung mit dem übergeordneten System dienen. Analoge Peripherieeinheiten 13 liefern im regulären Betriebszustand Eingangssignale bzw. werden von digitalen Ausgangssignalen gesteuert. Die Schaltungsmodule 10 sind dabei so ausgeführt, dass sie diesen Durchgriff im Testbetrieb entkoppeln können. Eine interne Signalanalyse 15 dient zur Bewertung und Kompression der Ausgangssignale von Schaltungsmodul 10. Das komprimierte Ergebnis dieser Bewertung wird als Eingangssignal zurückgeführt. Der Ausgangsmultiplexer AMIIX 14 erlaubt die Ausgabe von internen digitalen oder analogen Signalen, insbesondere der Signalmonitore (TOLIT+, TOUT-) zur externen Beobachtung. Die Pegelanpassung zwischen unterschiedlichen Versorgungsdomänen erfolgt durch sogenannte „Level Shift“ Baugruppen 16.
Die Scan Isolation 37 dient zur Entkopplung der Digitalschaltung in Betriebszuständen, die ausschließlich für den strukturalen Test dieser Baugruppe angewendet werden, und unterstützt damit den klassischen ATPG basierten Test. Ein Interface 36 dient zur Protokollverarbeitung (protocol level) der regulären Kommunikationsschnittstelle. Die internen digitalen Speichermodule 33 der Schaltung können durch spezifische Selbsttest Algorithmen über die als „Memory BIST“ (M-BIST) 34 bezeichneten Steuereinheiten geprüft werden. Die als „Logic BIST“ (L-BIST) 35 bezeichnete Baugruppe erlaubt den Selbsttest von digitalen Schaltungsteilen.
In Figur 2 ist ein Blockschaltbild eines erfindungsgemäßen Schaltungsmoduls 10 in einer beispielhaften Ausführungsform gezeigt. Insbesondere ist hier die Funktion des Schaltungsmoduls 10 vereinfacht dargestellt. Das Schaltungsmodul 10 verbindet in Abhängigkeit von scan_en einen der Eingänge anajn (scan_en = 0) bzw. scanjn (scan_en=1) mit dem Ausgang ana_out. Auf diese Weise können mit Hilfe des Schaltungsmoduls 10 für scan_en=1 Testsignale, wie beispielsweise MS-ATPG-Pattern, über dessen scanJn-Eingänge an die Eingänge von Analogkomponenten geführt werden.
Figur 3 zeigt ein Blockschaltbild der Verschaltung eines analogen Moduls 11 , insbesondere eines Komparators, der erfindungsgemäßen Vorrichtung in einer beispielhaften Ausführungsform, die das Umschalten auf ein Testsignal an den Eingängen des Komparators 11 ermöglicht. Insbesondere zeigt Figur 3 die Möglichkeit einer Online-BIST-Umschaltung für einen Komparator 11. Der Test des Komparators 11 sieht vor, die beiden Eingänge „+“ und des Komparators 11 von den Eingangssignalen der eigentlichen Funktion 17 mit Hilfe der Schalter S1 und S2 zu trennen, um diese dann über die alternativen Eingänge TIN+ und TIN- beispielsweise mit Signalquellen zu verbinden, mit denen Testbedingungen für den Komparator 11 geschaffen werden können. So kann beispielsweise der positive Eingang „+“ des Komparators durch Umschalten von S1 über TIN+ mit einem Digital-Analog-Konverter 12 verbunden werden, während der negative Eingang
Figure imgf000012_0001
des Komparators durch Umschalten von S2 über TIN- mit einer Referenzspannung VREF_TEST verbunden wird, wobei diese Referenzspannung identisch mit der Referenzspannung VREF im funktionalen Betrieb sein kann.
Im Zuge des Built-in Self-Tests kann der mit dem Ausgang des Digital-Analog- Konverters 12 verbundene positive Eingang des Komparators 11 nun in einer zeitlichen Abfolge verschiedene Spannungspegel annehmen, so dass beispielsweise getestet werden kann, ob der Komparator 11 mit erwarteter Verzögerung erwartete Ausgangspegel annimmt. Auf diese Weise ist ein automatisierter Test eines beliebigen analogen Moduls - hier im Beispiel eines Komparators 11 - zu geeigneten Zeitpunkten während des Betriebes der Vorrichtung 1 und insbesondere der integrierten Schaltung möglich. Beispielsweise kann ein solcher Test während der Power-Up-Sequenz der Vorrichtung 1 erfolgen oder periodisch während des Betriebes in Zeiten, in denen das analoge Modul 11 für den ordnungsgemäßen Betrieb der Vorrichtung 1 entbehrlich ist.
Figur 4 zeigt ein Blockschaltbild einer Realisierungsform der Umschaltung auf ein Testsignal an den Eingängen eines analogen Moduls 11 , insbesondere eines Komparators 11, der erfindungsgemäßen Vorrichtung in einer beispielhaften Ausführungsform. Insbesondere zeigt Figur 4 eine Realisierungsform von Figur 3 mit Hilfe der Transmission-Gates TG1 - TG6. Die Eingänge TIN+, TIN- können auch vom digitalen Teil 2 entsprechend dem oben für das Schaltungsmodul 10 beschriebenen Verfahren stimuliert werden und bei geeigneter Schalterstellung von S1 - S4 in Figur 3 bzw. geeigneter Ansteuerung der Transmission-Gates TG1 - TG6 in Figur 4 an den Ausgängen TOUT+, TOUT- vom digitalen Teil 3 rückgelesen werden. Auf diese Weise können hier Testsignale, wie beispielsweise MS-ATPG-Pattern, angewendet werden. So ist es beispielsweise möglich das Leitungssystem des ASICs während eines Fertigungstests einem gewissen Stress beispielsweise in Bezug auf Spannung und Frequenz zu unterziehen und es in den für den digitalen Teil 3 üblichen Testablauf einzubeziehen.
Hier wird also eine erweiterte DFT-Architektur für die testgerechte Partitionierung von analogen und digitalen Schaltungskomponenten vorgestellt, die auf Basis von standardisierten Bibliothekselementen die Erweiterung eines strukturalen Testansatzes auf analoge Komponenten der BIST-Funktionen erlaubt.
Zu diesem Zweck werden die analogen Komponenten in Teilfunktionen zerlegt, die in Form von Bibliothekselementen mit standardisierten Testfunktionen ergänzt, und in ihrer Funktion durch kombinatorische Netzwerke modelliert werden können. Auf Basis solcher Netzwerke erfolgt eine geschlossene Beschreibung digitaler und analoger Baugruppen in einer Darstellungsform, auf die aktuelle und dem Stand der Technik entsprechende CAD-Tools (Computer Aided Design Tools) für den Entwurf und Test digitaler Schaltungsteile anwendbar sind. Die Abbildungsgenauigkeit analoger Fehlermodelle durch kombinatorische Netzwerke wird dabei durch die Implementierung der Modelle definiert, während die Anwendbarkeit des Prozesses durch die Architektur bestimmt wird. Durch diese Differenzierung kann eine sukzessive Erweiterung des Umfanges zu berücksichtigender Baugruppen unabhängig von der Optimierung von Bibliothekselementen und ihrer Modellierung erfolgen.
Obwohl die Erfindung im Detail durch bevorzugte Ausführungsbeispiele näher illustriert und beschrieben wurde, so ist die Erfindung nicht durch die offenbarten Beispiele eingeschränkt und andere Variationen können vom Fachmann hieraus abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen.

Claims

Ansprüche
1. Vorrichtung zum Testen einer integrierten Schaltung, aufweisend: einen analogen Teil, aufweisend zumindest ein analoges Modul mit einer Mehrzahl von Eingängen und zumindest einem Ausgang, und einen digitalen Teil, ausgebildet zum a) Detektieren eines Signals am Ausgang der integrierten Schaltung während eines ersten Betriebsmodus der Vorrichtung, b) Vergleichen des detektierten Signals mit einem ersten Sollwert, c) Detektieren eines Signals am Ausgang der integrierten Schaltung während eines zweiten Betriebsmodus der Vorrichtung unter Verwendung des analogen Teils, d) Vergleichen des detektierten Signals mit einem zweiten Sollwert, e) Detektieren eines Signals an einem Ausgang des analogen Moduls während eines dritten Betriebsmodus, und f) Vergleichen des detektierten Signals mit einem dritten Sollwert.
2. Vorrichtung nach Anspruch 1 , ferner aufweisend ein erstes Wrapper Boundary Register, WBR Modul, angeschlossen an den Eingängen des digitalen Teils und ein zweites WBR Modul, angeschlossen an den Ausgängen des digitalen Teils.
3. Vorrichtung nach Anspruch 2, wobei das erste WBR Modul zusätzlich an den Ausgängen des zumindest einen analogen Moduls angeschlossen ist.
4. Vorrichtung nach Anspruch 3, wobei der digitale Teil einen Port aufweist, der dazu ausgebildet ist, im ersten Betriebsmodus der Vorrichtung auf Grund von externen Eingaben die WBR Module zum Stimulieren und Beobachten des Ein- und Ausgangs der integrierten Schaltung anzusteuern, ein Signal am Ausgang der integrierten Schaltung zu detektieren, und das detektierte Signal mit dem ersten Sollwert zu vergleichen. Vorrichtung nach Anspruch 3 oder 4, wobei der digitale Teil zusätzlich einen System Controller aufweist, der über eine Multiplexer Struktur mit den WBR Modulen verbunden ist und dazu ausgebildet ist, im zweiten Betriebsmodus der Vorrichtung den analogen Teil mittels der WBR Module anzusteuern, den zumindest einen Ein- und Ausgang der integrierten Schaltung mit Hilfe des analogen Teils und mittels der WBR Module zu stimulieren und zu beobachten, ein Signal am Ausgang der integrierten Schaltung zu detektieren, und das detektierte Signal mit dem zweiten Sollwert zu vergleichen. Vorrichtung nach einem der Ansprüche 1 bis 5, wobei der analoge Teil zusätzlich zumindest ein Schaltungsmodul aufweist, das dazu ausgebildet ist, während des dritten Betriebsmodus der Vorrichtung Signale an den Eingängen des zumindest einen analogen Moduls anzulegen. Vorrichtung nach Anspruch 6, wobei der System Controller zusätzlich dazu ausgebildet ist, im dritten Betriebsmodus der Vorrichtung mittels des zweiten WBR Moduls das Schaltungsmodul zum Anlegen zumindest eines Testsignals an den Eingängen des zumindest einen analogen Moduls anzusteuern, mittels des ersten WBR Moduls den Ausgang des zumindest einen analogen Moduls zu beobachten, ein Signal am Ausgang des analogen Moduls zu detektieren, und das detektierte Signal mit dem ersten Sollwert zu vergleichen. Vorrichtung nach einem der Ansprüche 1 bis 7, wobei sich die integrierte Schaltung während des ersten Betriebsmodus in einem Testmodus und während des zweiten und dritten Betriebsmodus im ordnungsgemäßen Betrieb befindet. Vorrichtung nach einem der Ansprüche 1 bis 8, ferner aufweisend einen Regler, der dazu ausgebildet ist, den ersten, den zweiten oder den dritten Betriebsmodus der Vorrichtung herzustellen. - 15 - Vorrichtung nach einem der Ansprüche 1 bis 9, ferner aufweisend eine Ablaufsteuerung, die dazu ausgebildet ist, das Stimulieren im zweiten und dritten Betriebsmodus der Vorrichtung so zu planen, dass der ordnungsgemäße Betrieb der integrierten Schaltung und der Vorrichtung nicht beeinträchtigt wird.
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