WO2022102099A1 - 電力変換器の制御装置 - Google Patents

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WO2022102099A1
WO2022102099A1 PCT/JP2020/042507 JP2020042507W WO2022102099A1 WO 2022102099 A1 WO2022102099 A1 WO 2022102099A1 JP 2020042507 W JP2020042507 W JP 2020042507W WO 2022102099 A1 WO2022102099 A1 WO 2022102099A1
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voltage command
command value
power converter
feedback control
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PCT/JP2020/042507
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French (fr)
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一誠 深澤
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東芝三菱電機産業システム株式会社
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M1/32—Means for protecting converters other than automatic disconnection
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    • H02M1/00—Details of apparatus for conversion
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0025—Arrangements for modifying reference values, feedback values or error values in the control loop of a converter

Definitions

  • This disclosure relates to a control device for a power converter.
  • Patent Document 1 discloses an electric power system. According to the power system, a plurality of power converters can be operated and controlled by one control device.
  • An object of the present disclosure is to provide a control device for a power converter capable of suppressing an overvoltage of the output of the power converter when the impedance suddenly increases on the output side of the power converter.
  • the control device of the power converter according to the present disclosure is provided with a voltage command value limiting unit that limits the absolute value of each phase component or vector of the voltage command value to be equal to or less than a preset value.
  • the control device of the power converter according to the present disclosure is provided with a current feedback control output limiting unit that limits the absolute value of each phase component or vector of the current feedback control output to be equal to or less than a preset value.
  • the absolute value of each phase component or vector of the voltage command value or the current feedback control output is limited to be less than or equal to a preset value. Therefore, it is possible to suppress the overvoltage of the output of the power converter when the impedance suddenly increases on the output side of the power converter.
  • FIG. 1 It is a block diagram of the electric power system to which the control device of the electric power converter in Embodiment 1 is applied. It is a block diagram of the main part of the control device of the power converter in Embodiment 1.
  • FIG. It is a block diagram of the main part of the control device of the power converter in Embodiment 1.
  • FIG. It is a figure which shows the output voltage of the power converter controlled by the control device of the power converter in Embodiment 1.
  • FIG. It is a hardware block diagram of the control device of the power converter in Embodiment 1.
  • FIG. It is a block diagram of the control device of the power converter in Embodiment 2.
  • FIG. It is a block diagram of the control device of the power converter in Embodiment 3.
  • FIG. 1 is a configuration diagram of a power system to which the control device of the power converter according to the first embodiment is applied.
  • the DC power supply 1 is provided outdoors.
  • the DC power supply 1 is a solar cell.
  • the AC power supply 2 is operated by an electric power company or the like.
  • the power conversion system 3 is connected between the DC power supply 1 and the AC power supply 2.
  • the plurality of circuit breakers 4 are connected between the AC power supply 2 and the power conversion system 3.
  • Another device 5 is connected between the plurality of circuit breakers 4 and the power conversion system 3.
  • the power conversion system 3 includes a power converter 6, a DC capacitor 7, a plurality of AC reactors 8, a plurality of AC switches 9, a transformer 10, and a control device 11.
  • the power converter 6 is provided so as to be able to convert the DC power from the DC power source 1 into AC power.
  • the DC capacitor 7 is provided so as to be able to smooth the DC voltage from the DC power supply 1.
  • the plurality of AC reactors 8 are provided so as to be able to suppress the harmonics of the AC voltage from the power converter 6.
  • the plurality of AC switches 9 are provided so that the wiring on the output side of the power converter 6 can be closed or opened.
  • the control device 11 is provided so as to be able to control the power converter 6 based on the output current of the power converter 6.
  • FIG. 2 is a block diagram of a main part of the control device of the power converter according to the first embodiment.
  • the first inverse dq conversion unit 12, the first proportional unit 13, the second proportional unit 14, and the third proportional unit 15 are combined with the first filter unit 16 and the second filter unit. It includes 17, a second inverse dq conversion unit 18, a current feedback control output limiting unit 19, and a voltage command value limiting unit 20.
  • the first inverse dq conversion unit 12 receives inputs of the d -axis current command value id * and the q-axis current command value i q * .
  • the first reverse dq conversion unit 12 reverses dq-converts the d -axis current command value id * and the q-axis current command value i q * to convert the U-phase current command value i u * and the V-phase current command value iv *.
  • W phase current command value i w * are output.
  • the first proportional unit 13 receives an input of the deviation between the U-phase current command value i u * and the U-phase current measured value i u .
  • the first proportional unit 13 outputs a U-phase reference voltage command value by proportionally controlling the deviation between the U-phase current command value i u * and the U-phase current measured value i u .
  • the second proportional unit 14 receives the input of the deviation between the V-phase current command value iv * and the V-phase current measured value iv .
  • the second proportional unit 14 outputs the V-phase reference voltage command value by proportionally controlling the deviation between the V-phase current command value iv * and the V-phase current actual measurement value iv .
  • the third proportional unit 15 receives an input of the deviation between the W phase current command value i w * and the W phase current actual measurement value i w .
  • the third proportional unit 15 outputs a W-phase reference voltage command value by proportionally controlling the deviation between the W-phase current command value and the W-phase current actual measurement value.
  • the first filter unit 16 receives the input of the d-axis component v d of the measured AC voltage value.
  • the first filter unit 16 outputs the d-axis low frequency component v df of the AC voltage actually measured value by applying a low-pass filter to the d-axis component v d of the AC voltage actually measured value.
  • the second filter unit 17 receives the input of the q-axis component v q of the measured AC voltage value.
  • the second filter unit 17 outputs the q-axis low frequency component v qf of the AC voltage measured value by applying a low-pass filter to the q-axis component v q of the AC voltage measured value.
  • the second inverse dq conversion unit 18 receives inputs of the d-axis low frequency component v df and the q-axis low frequency component v qf of the AC voltage measured value.
  • the second inverse dq conversion unit 18 reverse dq-converts the d-axis low frequency component v df and the q-axis low frequency component v qf of the AC voltage measured value to convert the U-phase low-frequency component and the V-phase low.
  • the frequency component and the low frequency component of the W phase are output.
  • the U-phase voltage command value v u * is obtained by adding the U-phase reference voltage command value v mu * and the U-phase low-frequency component v uf .
  • the V-phase voltage command value v v * is obtained by adding the V-phase reference voltage command value v mv * and the low-frequency component v vff of the V phase.
  • the W phase voltage command value v w * is obtained by adding the W phase reference voltage command value v mw * and the low frequency component v wff of the W phase.
  • the current feedback control output limiting unit 19 is located on the side of the first proportional unit 13, the second proportional unit 14, and the third proportional unit 15 rather than the addition unit of the reference voltage command of each phase and the low frequency component. It is provided in.
  • the current feedback control output limiting unit 19 directly limits the absolute value of each phase component or vector of the current feedback control output.
  • the voltage command value limiting unit 20 is located on the side of the first proportional unit 13, the second proportional unit 14, and the third proportional unit 15 rather than the addition unit of the reference voltage command of each phase and the low frequency component. It is installed on the side that is not.
  • the voltage command value limiting unit 20 directly limits the absolute value of each phase component or vector of the voltage command value.
  • FIG. 3 is a block diagram of a main part of the control device of the power converter according to the first embodiment.
  • v 1u , v 1v, and v 1w shown in FIG. 3 correspond to v mu ** , v mv ** , and v mw ** , respectively, and v 2u , v 2v , and v 2v, respectively.
  • v 2w corresponds to v mu * , v mv * , and v mw * , respectively.
  • v 1u, v 1v , and v 1w shown in FIG. 3 correspond to v u ** , v v ** , and v w ** , respectively, and v 2u , v 2v , and v. 2w corresponds to v u * , v v * , and v w * , respectively.
  • the current feedback control output limiting unit 19 and the voltage command value limiting unit 20 include a first dq conversion unit 21 and a first limiting setting unit 22.
  • the first limit setting unit 22 includes a first vector absolute value calculation unit 23, a first comparison unit 24, and a first absolute value limit unit 25.
  • the first dq conversion unit 21 accepts the inputs of v 1u , v 1v , and v 1w .
  • the first dq conversion unit 21 outputs the d-axis voltage v 1d and the q-axis voltage v 1q by dq-converting v 1u , v 1v , and v 1w .
  • the first vector absolute value calculation unit 23 accepts inputs of the d-axis voltage v 1d and the q-axis voltage v 1q .
  • the first vector absolute value calculation unit 23 outputs the absolute value y of the voltage command value vector by calculating the square root of the sum of the square of the d-axis voltage v 1d and the square of the q-axis voltage v 1q .
  • the first comparison unit 24 accepts inputs of the absolute value y of the vector of the voltage command value and the reference absolute value x.
  • the first comparison unit 24 outputs the value of the ratio of the absolute value y of the voltage command value vector to the reference absolute value x by dividing the absolute value y of the voltage command value vector by the reference absolute value x.
  • the first absolute value limiting unit 25 accepts the input of the ratio of the absolute value y of the vector of the voltage command value to the reference absolute value x. When the value of the ratio of the absolute value y of the voltage command value vector to the reference absolute value x is less than 1, the first absolute value limiting unit 25 sets the ratio of the absolute value y of the voltage command value vector to the reference absolute value x. Outputs the value of. When the value of the ratio of the absolute value y of the voltage command value vector to the reference absolute value x is 1 or more, the first absolute value limiting unit 25 outputs 1.
  • the U-phase voltage V 2u is obtained by multiplying the U-phase voltage V 1u by the output value of the first absolute value limiting unit 25.
  • the V-phase voltage V 2v is obtained by multiplying the U-phase voltage V 1v by the output value of the first absolute value limiting unit 25.
  • the W-phase voltage V 2w is obtained by multiplying the U-phase voltage V 1w by the output value of the first absolute value limiting unit 25.
  • FIG. 4 is a diagram showing an output voltage of the power converter controlled by the control device of the power converter in the first embodiment.
  • FIG. 4A is a phase voltage when the voltage command value is 100% of the rating and the output voltage is not limited.
  • FIG. 4B is a line voltage when the voltage command value is 100% of the rating and the output voltage is not limited.
  • FIG. 4C is a phase voltage when the voltage command value is 120% of the rating and the phase voltage is limited to 100% of the rating.
  • FIG. 4D is a line voltage when the voltage command value is 120% of the rating and the phase voltage is limited to 100% of the rating.
  • the peak value of the phase voltage is 100% of the rating. In this case, the phase voltage is trapezoidal.
  • the peak value of the line voltage is 115% of the rating. In this case, the line voltage has a triangular wave shape.
  • the current feedback control output limiting unit 19 directly limits the absolute value of each phase component or vector of the current feedback control output. Therefore, it is possible to suppress the overvoltage of the output of the power converter 6 when the impedance suddenly increases on the output side of the power converter 6.
  • the current feedback control output limiting unit 19 suppresses the time-varying interest rate of the output voltage of the power converter 6. Therefore, it is possible to reduce voltage overshoot when an overvoltage is detected at the output of the power converter 6.
  • the voltage command value limiting unit 20 directly limits the absolute value of each phase component or vector of the voltage command value. Therefore, it is possible to suppress the overvoltage of the output of the power converter 6 when the impedance suddenly increases on the output side of the power converter 6.
  • each phase component of the output voltage when each phase component of the output voltage is simply limited, each phase component of the output voltage becomes trapezoidal.
  • the line voltage has a triangular wave shape.
  • the peak value of the line voltage is larger than the value obtained by multiplying the peak value of the phase voltage by the square root of 3.
  • the peak value of the phase voltage is limited to 110% of the rating, but the peak value of the line voltage becomes larger than 110% of the rating. .. Therefore, it may be insufficient as an overvoltage countermeasure for another device 5 connected to the output of the power converter 6.
  • each phase component after the limitation becomes a sine wave. Therefore, the line voltage is also a sine wave. As a result, the peak value can be appropriately limited between the phase voltage and the line voltage.
  • FIG. 5 is a hardware configuration diagram of the control device of the power converter according to the first embodiment.
  • Each function of the control device 11 can be realized by a processing circuit.
  • the processing circuit comprises at least one processor 100a and at least one memory 100b.
  • the processing circuit comprises at least one dedicated hardware 200.
  • each function of the control device 11 is realized by software, firmware, or a combination of software and firmware. At least one of the software and firmware is written as a program. At least one of the software and firmware is stored in at least one memory 100b. At least one processor 100a realizes each function of the control device 11 by reading and executing a program stored in at least one memory 100b. At least one processor 100a is also referred to as a central processing unit, a processing unit, an arithmetic unit, a microprocessor, a microcomputer, and a DSP.
  • At least one memory 100b is a non-volatile or volatile semiconductor memory such as RAM, ROM, flash memory, EPROM, EEPROM, a magnetic disk, a flexible disk, an optical disk, a compact disk, a mini disk, a DVD, or the like.
  • the processing circuit comprises at least one dedicated hardware 200
  • the processing circuit may be implemented, for example, as a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC, an FPGA, or a combination thereof.
  • each function of the control device 11 is realized by a processing circuit.
  • each function of the control device 11 is collectively realized by a processing circuit.
  • a part may be realized by the dedicated hardware 200, and the other part may be realized by software or firmware.
  • the functions of the current feedback control output limiting unit 19 and the voltage command value limiting unit 20 are realized by a processing circuit as dedicated hardware 200, and the current feedback control output limiting unit 19 and the voltage command value limiting unit 20 are used.
  • Functions other than the functions may be realized by reading and executing a program stored in at least one memory 100b by at least one processor 100a.
  • the processing circuit realizes each function of the control device 11 by hardware 200, software, firmware, or a combination thereof.
  • FIG. 6 is a configuration diagram of the control device of the power converter according to the second embodiment.
  • the same or corresponding parts as those of the first embodiment are designated by the same reference numerals. The explanation of this part is omitted.
  • the control device 11 includes a fourth proportional unit 26, a fifth proportional unit 27, a third filter unit 28, a fourth filter unit 29, and a second restriction setting unit 30 inside the DSP.
  • the second limit setting unit 30 has the same function as the first limit setting unit 22.
  • the second limit setting unit 30 includes a second vector absolute value calculation unit 31, a second comparison unit 32, and a second absolute value limit unit 33.
  • the fourth proportional unit 26 receives an input of a deviation between the d -axis current command value id * and the d -axis current measured value id *.
  • the fourth proportional unit 26 outputs the d -axis component v ** d_comp of the reference correction term by proportionally controlling the deviation between the d -axis current command value id * and the d-axis current actual measurement value id.
  • the fifth proportional unit 27 receives an input of a deviation between the q-axis current command value i q * and the q-axis current measured value i q .
  • the fifth proportional unit 27 outputs the q-axis component v ** q_comp of the reference correction term by proportionally controlling the deviation between the q-axis current command value i q * and the q-axis current measured value i q .
  • the third filter unit 28 receives the input of the d-axis component v ** d_comp of the reference voltage command value.
  • the third filter unit 28 outputs a low frequency component of the d-axis of the reference voltage command value with respect to the d-axis component v ** d_comp of the reference voltage command value.
  • the fourth filter unit 29 receives the input of the q-axis component v ** q_comp of the reference voltage command value.
  • the fourth filter unit 29 outputs a low frequency component of the q-axis of the reference voltage command value with respect to the q-axis component v ** q_comp of the reference voltage command value.
  • the second vector absolute value calculation unit 31 accepts inputs of the d-axis low frequency component and the q-axis low frequency component of the reference voltage command value.
  • the second vector absolute value calculation unit 31 calculates the square root of the sum of the square of the low frequency component on the d-axis of the reference voltage command value and the square of the low-frequency component on the q-axis of the reference voltage command value. Outputs the absolute value of the voltage command value vector.
  • the second comparison unit 32 accepts the input of the absolute value of the vector of the reference voltage command value and the reference absolute value.
  • the second comparison unit 32 outputs the value of the ratio of the absolute value of the vector of the reference voltage command value to the reference absolute value by dividing the absolute value of the vector of the reference voltage command value by the reference absolute value.
  • the second absolute value limiting unit 33 accepts the input of the ratio of the absolute value of the vector of the reference voltage command value to the reference absolute value. When the value of the ratio of the absolute value of the reference voltage command value vector to the reference absolute value is less than 1, the second absolute value limiting unit 33 is the value of the ratio of the absolute value of the reference voltage command value vector to the reference absolute value. Is output. When the value of the ratio of the absolute value of the vector of the reference voltage command value to the reference absolute value is 1 or more, the second absolute value limiting unit 33 outputs 1.
  • the d-axis component v * d_comp of the voltage command value is obtained by multiplying the d-axis component v ** d_comp of the reference voltage command value by the output value of the second absolute value limiting unit 33.
  • the q-axis component v * q_comp of the correction term is obtained by multiplying the q-axis component v ** q_comp of the reference voltage command value by the output value of the second absolute value limiting unit 33.
  • the correction term ⁇ v * d_comp of the d-axis component is obtained by subtracting the d-axis component v * d_comp of the voltage command value from the d-axis component v ** d_comp of the reference voltage command value.
  • the correction term of the d-axis component is added to the low-frequency component vdf of the q-axis of the measured AC voltage value.
  • the correction term ⁇ v * q_comp of the q-axis component is obtained by subtracting the q-axis component v * q_comp of the voltage command value from the q-axis component v ** q_comp of the reference voltage command value.
  • the correction term ⁇ v * q_comp of the q-axis component is added to the low-frequency component v qf of the q-axis of the measured AC voltage value.
  • the proportional gains of the first proportional part 13, the second proportional part 14, and the third proportional part 15 inside the FPGA and the proportional gains of the fourth proportional part 26 and the fifth proportional part 27 inside the DSP are all Kp . Is equal. Therefore, if the difference between the calculation steps of DSP and FPGA is ignored, the d-axis component and q-axis component obtained by dq-converting v mu * , v mv * , and v mw * , and the d-axis component v ** d_comp , q-axis. Each of them matches the component v ** q_comp .
  • Each of v * d_comp and v * q_comp is a value obtained by limiting v ** d_comp and v ** q_comp by the second restriction setting unit 30, respectively. Therefore, the value obtained by subtracting the result of performing the inverse dq conversion of ⁇ v * d_comp and ⁇ v * q_comp from the internal v mu * , v mv * , and v mw * of the FPGA is v mu * .
  • the v mv * and v mw * are converted into dq, and the absolute value is limited to the reference absolute value by using the same operation as that of the second restriction setting unit 30.
  • the absolute value of the voltage vector corresponding to the internal values of the FPGA, v mu * , v mv * , and v mw * is indirectly the reference absolute value of the second limit setting unit 30 by the internal calculation of the DSP. Limited to value.
  • the third filter unit 28 and the fourth filter unit 29 are applied before the operation of the second limit setting unit 30 is applied to v ** d_comp and v ** q_comp . Therefore, the indirectly limited amount is obtained by dq-converting v mu * , v mv * , and v mw * inside the FPGA, and applying a filter corresponding to the third filter unit 28 and the fourth filter unit 29. It is the value after.
  • the frequency band that limits v mu * , v mv * , and v mw * can be adjusted by the characteristics of the third filter unit 28 and the fourth filter unit 29.
  • the vector of the low frequency region of the current control output is equal to or less than the preset value inside the FPGA.
  • the correction term is added to the feed forward term so that the vector of the voltage command value inside the FPGA matches the vector of the voltage command value inside the DSP. Therefore, in the calculation inside the DSP, the voltage command value inside the FPGA can be indirectly limited. As a result, the degree of freedom in mounting the control device can be increased.
  • the calculation of the correction term is executed in the carrier mountain valley cycle. Therefore, the frequency band of the correction term is lower than the frequency band of the current control output of the FPGA itself. Therefore, the harmonic component of the original voltage command value, which is the result of the control calculation inside the FPGA, is not removed. Therefore, the correction term does not affect the current controllability when the current changes instantaneously.
  • FIG. 7 is a configuration diagram of the control device of the power converter according to the third embodiment.
  • the same or corresponding parts as those of the second embodiment are designated by the same reference numerals. The explanation of this part is omitted.
  • the control device 11 includes a third restriction setting unit 34 inside the DSP.
  • the third limit setting unit 34 has the same function as the second limit setting unit 30.
  • the third limit setting unit 34 receives the input of the d-axis low frequency component of the reference voltage estimated value from the third filter unit 28.
  • the third limit setting unit 34 receives the input of the low frequency component of the q-axis of the reference voltage estimated value from the fourth filter unit 29.
  • the third limit setting unit 34 receives the input of the reference absolute value of the current feedback control output.
  • the third limit setting unit 34 estimates the reference voltage by calculating the square root of the sum of the square of the low frequency component on the d-axis of the reference voltage estimate and the square of the low-frequency component on the q-axis of the reference voltage estimate. Calculate the absolute value of the value vector.
  • the third limit setting unit 34 divides the absolute value of the vector of the reference voltage estimated value by the reference absolute value of the current feedback control output to obtain the absolute value of the vector of the reference voltage estimated value with respect to the reference absolute value of the current feedback control output. Calculate the percentage value.
  • the third limit setting unit 34 is the reference voltage estimated value with respect to the reference absolute value of the current feedback control output. Outputs the value of the percentage of the absolute value of the vector of. When the value of the ratio of the absolute value of the vector of the reference voltage estimated value to the reference absolute value of the current feedback control output is 1 or more, the third limit setting unit 34 outputs 1.
  • the d-axis component v ** md_comp of the command value is obtained by multiplying the d-axis component v * md_est of the estimated value by the output value of the third restriction setting unit 34.
  • the q-axis component v ** mq_comp of the command value is obtained by multiplying the q-axis component v * mq_est of the estimated value by the output value of the third restriction setting unit 34.
  • the d-axis component v ** d_comp of the reference voltage command value is obtained by adding the d-axis component v ** md_comp of the command value and the d-axis low frequency component v df of the measured AC voltage value.
  • the q-axis component v ** q_comp of the reference voltage command value is obtained by adding the q-axis component v ** mq_comp of the command value and the q-axis low frequency component v qf of the measured AC voltage value.
  • the d-axis component v * d_est of the estimated value is obtained by adding the d-axis component v * md_est of the estimated value and the d-axis low frequency component v df of the measured AC voltage value.
  • the q-axis component v * q_est of the estimated value is obtained by adding the q-axis component v * mq_est of the estimated value and the low-frequency component v qf of the q-axis of the measured AC voltage value.
  • the correction term ⁇ v * d_comp of the d-axis component is obtained by subtracting the d-axis component v * d_comp of the voltage command value from the d-axis component v * d_est of the estimated value.
  • the correction term ⁇ v * q_comp of the q-axis component is obtained by subtracting the q-axis component v * q_comp of the voltage command value from the q-axis component v * q_est of the estimated value.
  • the absolute value of the vector of the voltage command value is equal to or less than the preset value inside the FPGA.
  • the correction term is added to the feed forward term so that the vector of the voltage command value inside the FPGA matches the vector of the voltage command value inside the DSP. Therefore, in the calculation inside the DSP, the voltage command value inside the FPGA can be indirectly limited. As a result, the degree of freedom in mounting the control device can be increased.
  • the AC side may be added.
  • control device 11 of the first to third embodiments may be applied to the power converter 6 that converts alternating current to direct current.
  • control device 11 of the first to third embodiments may be applied to a single-phase power system.
  • control device of the power converter of the present disclosure can be used for the power system.

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Abstract

電力変換器の出力の側においてインピーダンスが急増した際に電力変換器の出力の過電圧を抑制することができる電力変換器の制御装置を提供する。電力変換器の制御装置は、電圧指令値の各相成分またはベクトルの絶対値を予め設定された値以下となるように制限する電圧指令値制限部、を備えた。当該構成によれば、電力変換器の制御装置は、電圧指令値の各相成分またはベクトルの絶対値を予め設定された値以下となるように制限する。このため、電力変換器の出力の側においてインピーダンスが急増した際に電力変換器の出力の過電圧を抑制することができる。

Description

電力変換器の制御装置
　本開示は、電力変換器の制御装置に関する。
　特許文献１は、電力システムを開示する。当該電力システムによれば、複数の電力変換器を１台の制御装置で運転制御し得る。
日本特開平１０－２０１１０５号公報
　しかしながら、特許文献１に記載の電力システムにおいて、系統の不具合等の要因で電力変換器の出力側の遮断器が開放すると、電力変換器の出力の側においてインピーダンスが急増する。このため、電力変換器の出力において過電圧が発生し得る。
　本開示は、上述の課題を解決するためになされた。本開示の目的は、電力変換器の出力の側においてインピーダンスが急増した際に電力変換器の出力の過電圧を抑制することができる電力変換器の制御装置を提供することである。
　本開示に係る電力変換器の制御装置は、電圧指令値の各相成分またはベクトルの絶対値を予め設定された値以下となるように制限する電圧指令値制限部、を備えた。
　本開示に係る電力変換器の制御装置は、電流フィードバック制御出力の各相成分またはベクトルの絶対値を予め設定された値以下となるように制限する電流フィードバック制御出力制限部、を備えた。
　本開示によれば、電圧指令値または電流フィードバック制御出力の各相成分またはベクトルの絶対値が予め設定された値以下となるように制限される。このため、電力変換器の出力の側においてインピーダンスが急増した際に電力変換器の出力の過電圧を抑制することができる。
実施の形態１における電力変換器の制御装置が適用される電力システムの構成図である。 実施の形態１における電力変換器の制御装置の要部の構成図である。 実施の形態１における電力変換器の制御装置の要部の構成図である。 実施の形態１における電力変換器の制御装置により制御される電力変換器の出力電圧を示す図である。 実施の形態１における電力変換器の制御装置のハードウェア構成図である。 実施の形態２における電力変換器の制御装置の構成図である。 実施の形態３における電力変換器の制御装置の構成図である。
　実施の形態について添付の図面に従って説明する。なお、各図中、同一または相当する部分には同一の符号が付される。当該部分の重複説明は適宜に簡略化ないし省略する。
実施の形態１．
　図１は実施の形態１における電力変換器の制御装置が適用される電力システムの構成図である。
　図１の電力システムにおいて、直流電源１は、屋外に設けられる。例えば、直流電源１は、太陽電池である。交流電源２は、電力会社等により運用される。電力変換システム３は、直流電源１と交流電源２との間に接続される。複数の遮断器４は、交流電源２と電力変換システム３との間に接続される。別の装置５は、複数の遮断器４と電力変換システム３との間に接続される。
　電力変換システム３は、電力変換器６と直流コンデンサ７と複数の交流リアクトル８と複数の交流スイッチ９とトランス１０と制御装置１１とを備える。
　電力変換器６は、直流電源１からの直流電力を交流電力に変換し得るように設けられる。直流コンデンサ７は、直流電源１からの直流電圧を平滑化し得るように設けられる。複数の交流リアクトル８は、電力変換器６からの交流電圧の高調波を抑制し得るように設けられる。複数の交流スイッチ９は、電力変換器６の出力の側の配線を閉じたり開いたりし得るように設けられる。制御装置１１は、電力変換器６の出力電流に基づいて電力変換器６を制御し得るように設けられる。
　次に、図２を用いて、制御装置１１の要部を説明する。
　図２は実施の形態１における電力変換器の制御装置の要部の構成図である。
　図２に示されるように、制御装置１１は、第１逆ｄｑ変換部１２と第１比例部１３と第２比例部１４と第３比例部１５とを第１フィルタ部１６と第２フィルタ部１７と第２逆ｄｑ変換部１８と電流フィードバック制御出力制限部１９と電圧指令値制限部２０とを備える。
　ＤＳＰの内部において、第１逆ｄｑ変換部１２は、ｄ軸電流指令値ｉｄ ＊とｑ軸電流指令値ｉｑ ＊との入力を受け付ける。第１逆ｄｑ変換部１２は、ｄ軸電流指令値ｉｄ ＊とｑ軸電流指令値ｉｑ ＊とを逆ｄｑ変換することでＵ相電流指令値ｉｕ ＊とＶ相電流指令値ｉｖ ＊とＷ相電流指令値ｉｗ ＊とを出力する。
　ＦＰＧＡの内部において、第１比例部１３は、Ｕ相電流指令値ｉｕ ＊とＵ相電流実測値ｉｕとの偏差の入力を受け付ける。第１比例部１３は、Ｕ相電流指令値ｉｕ ＊とＵ相電流実測値ｉｕとの偏差を比例制御することでＵ相基準電圧指令値を出力する。
　ＦＰＧＡの内部において、第２比例部１４は、Ｖ相電流指令値ｉｖ ＊とＶ相電流実測値ｉｖとの偏差の入力を受け付ける。第２比例部１４は、Ｖ相電流指令値ｉｖ ＊とＶ相電流実測値ｉｖとの偏差を比例制御することでＶ相基準電圧指令値を出力する。
　ＦＰＧＡの内部において、第３比例部１５は、Ｗ相電流指令値ｉｗ ＊とＷ相電流実測値ｉｗとの偏差の入力を受け付ける。第３比例部１５は、Ｗ相電流指令値とＷ相電流実測値との偏差を比例制御することでＷ相基準電圧指令値を出力する。
　ＤＳＰの内部において、第１フィルタ部１６は、交流電圧実測値のｄ軸成分ｖｄの入力を受け付ける。第１フィルタ部１６は、交流電圧実測値のｄ軸成分ｖｄに対してローパスフィルタを施すことで交流電圧実測値のｄ軸の低周波成分ｖｄｆを出力する。
　ＤＳＰの内部において、第２フィルタ部１７は、交流電圧実測値のｑ軸成分ｖｑの入力を受け付ける。第２フィルタ部１７は、交流電圧実測値のｑ軸成分ｖｑに対してローパスフィルタを施すことで交流電圧実測値のｑ軸の低周波成分ｖｑｆを出力する。
　ＤＳＰの内部において、第２逆ｄｑ変換部１８は、交流電圧実測値のｄ軸の低周波成分ｖｄｆとｑ軸の低周波成分ｖｑｆとの入力を受け付ける。第２逆ｄｑ変換部１８は、交流電圧実測値のｄ軸の低周波成分ｖｄｆとｑ軸の低周波成分ｖｑｆとを逆ｄｑ変換することでＵ相の低周波成分とＶ相の低周波成分とＷ相の低周波成分とを出力する。
　Ｕ相電圧指令値ｖｕ ＊は、Ｕ相基準電圧指令値ｖｍｕ ＊とＵ相の低周波成分ｖｕｆｆとを加算することで得られる。Ｖ相電圧指令値ｖｖ ＊は、Ｖ相基準電圧指令値ｖｍｖ ＊とＶ相の低周波成分ｖｖｆｆとを加算することで得られる。Ｗ相電圧指令値ｖｗ ＊は、Ｗ相基準電圧指令値ｖｍｗ ＊とＷ相の低周波成分ｖｗｆｆとを加算することで得られる。
　ＦＰＧＡの内部において、電流フィードバック制御出力制限部１９は、各相の基準電圧指令と低周波成分との加算部よりも第１比例部１３と第２比例部１４と第３比例部１５との側に設けられる。電流フィードバック制御出力制限部１９は、電流フィードバック制御出力の各相成分またはベクトルの絶対値を直接的に制限する。
　ＦＰＧＡの内部において、電圧指令値制限部２０は、各相の基準電圧指令と低周波成分との加算部よりも第１比例部１３と第２比例部１４と第３比例部１５との側ではない側に設けられる。電圧指令値制限部２０は、電圧指令値の各相成分またはベクトルの絶対値を直接的に制限する。
　次に、図３を用いて、電流フィードバック制御出力制限部１９および電圧指令値制限部２０の例を説明する。
　図３は実施の形態１における電力変換器の制御装置の要部の構成図である。
　電流フィードバック制御出力制限部１９においては、図３に示されたv1u、v1v、v1wがそれぞれvmu **、vmv **、vmw **に対応し、v2u、v2v、v2wがそれぞれvmu *、vmv *、vmw *に対応する。電圧指令値制限部２０においては、図３に示されたv1u、v1v、v1wがそれぞれvu **、vv **、vw **に対応し、v2u、v2v、v2wがそれぞれvu *、vv *、vw *に対応する。
　図３に示されるように、電流フィードバック制御出力制限部１９および電圧指令値制限部２０は、第１ｄｑ変換部２１と第１制限設定部２２とを備える。第１制限設定部２２は、第１ベクトル絶対値算出部２３と第１比較部２４と第１絶対値制限部２５とを備える。
　第１ｄｑ変換部２１は、v1u、v1v、v1wの入力を受け付ける。第１ｄｑ変換部２１は、v1u、v1v、v1wをｄｑ変換することでｄ軸電圧v1dとｑ軸電圧v1qとを出力する。
　第１ベクトル絶対値算出部２３は、ｄ軸電圧v1dとｑ軸電圧v1qとの入力を受け付ける。第１ベクトル絶対値算出部２３は、ｄ軸電圧v1dの２乗とｑ軸電圧v1qの２乗との合計の平方根を算出することで電圧指令値のベクトルの絶対値ｙを出力する。
　第１比較部２４は、電圧指令値のベクトルの絶対値ｙと基準絶対値ｘとの入力を受け付ける。第１比較部２４は、電圧指令値のベクトルの絶対値ｙを基準絶対値ｘで除することで基準絶対値ｘに対する電圧指令値のベクトルの絶対値ｙの割合の値を出力する。
　第１絶対値制限部２５は、基準絶対値ｘに対する電圧指令値のベクトルの絶対値ｙの割合の値の入力を受け付ける。基準絶対値ｘに対する電圧指令値のベクトルの絶対値ｙの割合の値が１未満である場合、第１絶対値制限部２５は、基準絶対値ｘに対する電圧指令値のベクトルの絶対値ｙの割合の値を出力する。基準絶対値ｘに対する電圧指令値のベクトルの絶対値ｙの割合の値が１以上である場合、第１絶対値制限部２５は、１を出力する。
　Ｕ相電圧V２uは、Ｕ相電圧V１uと第１絶対値制限部２５の出力値とを乗算することで得られる。Ｖ相電圧V２ｖは、Ｕ相電圧V１ｖと第１絶対値制限部２５の出力値とを乗算することで得られる。Ｗ相電圧V２ｗは、Ｕ相電圧V１ｗと第１絶対値制限部２５の出力値とを乗算することで得られる。
　次に、図４を用いて、電力変換器６の出力の相電圧と線間電圧とを説明する。
　図４は実施の形態１における電力変換器の制御装置により制御される電力変換器の出力電圧を示す図である。
　図４の（ａ）は、電圧指令値が定格の１００％で出力電圧が制限されない場合の相電圧である。図４の（ｂ）は、電圧指令値が定格の１００％で出力電圧が制限されない場合の線間電圧である。
　図４の（ａ）と（ｂ）とに示されるように、電圧指令値が定格の１００％である場合、相電圧と線間電圧とのピーク値は、定格の１００％となる。
　図４の（ｃ）は、電圧指令値が定格の１２０％で相電圧が定格の１００％に制限される場合の相電圧である。図４の（ｄ）は、電圧指令値が定格の１２０％で相電圧が定格の１００％に制限される場合の線間電圧である。
　図４の（ｃ）に示されるように、電圧指令値が定格の１２０％である場合、相電圧のピーク値は、定格の１００％となる。この場合、相電圧は、台形状となる。図４の（ｄ）に示されるように、電圧指令値が定格の１２０％である場合、線間電圧のピーク値は、定格の１１５％となる。この場合、線間電圧は、三角波状になる。
　以上で説明した実施の形態１によれば、電流フィードバック制御出力制限部１９は、電流フィードバック制御出力の各相成分またはベクトルの絶対値を直接的に制限する。このため、電力変換器６の出力の側においてインピーダンスが急増した際に電力変換器６の出力の過電圧を抑制することができる。
　また、電流フィードバック制御出力制限部１９により、電力変換器６の出力電圧の時間変化利率が抑制される。このため、電力変換器６の出力において過電圧が検出される際の電圧のオーバーシュートを減らすことができる。
　または、電圧指令値制限部２０は、電圧指令値の各相成分またはベクトルの絶対値を直接的に制限する。このため、電力変換器６の出力の側においてインピーダンスが急増した際に電力変換器６の出力の過電圧を抑制することができる。
　また、図４に示されるように、単に出力電圧の各相成分が制限される場合、出力電圧の各相成分は台形状となる。これに対し、線間電圧は三角波状となる。
　したがって、線間電圧のピーク値は、相電圧のピーク値に対して３の平方根を乗じた値よりも大きくなる。例えば、出力電圧の各相成分を定格の１１０％に制限した場合、相電圧のピーク値は、定格の１１０％に制限されるものの、線間電圧のピーク値は定格の１１０％よりも大きくなる。このため、電力変換器６の出力に接続された別の装置５に対する過電圧対策としては、不十分となり得る。
　これに対し、出力電圧のベクトルの絶対値が制限される場合、制限後の各相成分は正弦波となる。このため、線間電圧も正弦波となる。その結果、相電圧と線間電圧とにおいて、ピーク値を適切に制限することができる。
　次に、図５を用いて、制御装置１１の例を説明する。
　図５は実施の形態１における電力変換器の制御装置のハードウェア構成図である。
　制御装置１１の各機能は、処理回路により実現し得る。例えば、処理回路は、少なくとも１つのプロセッサ１００ａと少なくとも１つのメモリ１００ｂとを備える。例えば、処理回路は、少なくとも１つの専用のハードウェア２００を備える。
　処理回路が少なくとも１つのプロセッサ１００ａと少なくとも１つのメモリ１００ｂとを備える場合、制御装置１１の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせで実現される。ソフトウェアおよびファームウェアの少なくとも一方は、プログラムとして記述される。ソフトウェアおよびファームウェアの少なくとも一方は、少なくとも１つのメモリ１００ｂに格納される。少なくとも１つのプロセッサ１００ａは、少なくとも１つのメモリ１００ｂに記憶されたプログラムを読み出して実行することにより、制御装置１１の各機能を実現する。少なくとも１つのプロセッサ１００ａは、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＤＳＰともいう。例えば、少なくとも１つのメモリ１００ｂは、ＲＡＭ、ＲＯＭ、フラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ等である。
　処理回路が少なくとも１つの専用のハードウェア２００を備える場合、処理回路は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ、またはこれらの組み合わせで実現される。例えば、制御装置１１の各機能は、それぞれ処理回路で実現される。例えば、制御装置１１の各機能は、まとめて処理回路で実現される。
　制御装置１１の各機能について、一部を専用のハードウェア２００で実現し、他部をソフトウェアまたはファームウェアで実現してもよい。例えば、電流フィードバック制御出力制限部１９と電圧指令値制限部２０との機能については専用のハードウェア２００としての処理回路で実現し、電流フィードバック制御出力制限部１９と電圧指令値制限部２０との機能以外の機能については少なくとも１つのプロセッサ１００ａが少なくとも１つのメモリ１００ｂに格納されたプログラムを読み出して実行することにより実現してもよい。
　このように、処理回路は、ハードウェア２００、ソフトウェア、ファームウェア、またはこれらの組み合わせで制御装置１１の各機能を実現する。
実施の形態２．
　図６は実施の形態２における電力変換器の制御装置の構成図である。なお、実施の形態１の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。
　実施の形態２において、制御装置１１は、ＤＳＰの内部において、第４比例部２６と第５比例部２７と第３フィルタ部２８と第４フィルタ部２９と第２制限設定部３０とを備える。第２制限設定部３０は、第１制限設定部２２と同等の機能を備える。具体的には、第２制限設定部３０は、第２ベクトル絶対値算出部３１と第２比較部３２と第２絶対値制限部３３とを備える。
　第４比例部２６は、ｄ軸電流指令値ｉｄ ＊とｄ軸電流実測値ｉｄとの偏差の入力を受け付ける。第４比例部２６は、ｄ軸電流指令値ｉｄ ＊とｄ軸電流実測値ｉｄとの偏差を比例制御することで基準補正項のｄ軸成分ｖ＊＊ ｄ＿ｃｏｍｐを出力する。
　第５比例部２７は、ｑ軸電流指令値ｉｑ ＊とｑ軸電流実測値ｉｑとの偏差の入力を受け付ける。第５比例部２７は、ｑ軸電流指令値ｉｑ ＊とｑ軸電流実測値ｉｑとの偏差を比例制御することで基準補正項のｑ軸成分ｖ＊＊ ｑ＿ｃｏｍｐを出力する。
　第３フィルタ部２８は、基準電圧指令値のｄ軸成分ｖ＊＊ ｄ＿ｃｏｍｐの入力を受け付ける。第３フィルタ部２８は、基準電圧指令値のｄ軸成分ｖ＊＊ ｄ＿ｃｏｍｐに対して基準電圧指令値のｄ軸の低周波成分を出力する。
　第４フィルタ部２９は、基準電圧指令値のｑ軸成分ｖ＊＊ ｑ＿ｃｏｍｐの入力を受け付ける。第４フィルタ部２９は、基準電圧指令値のｑ軸成分ｖ＊＊ ｑ＿ｃｏｍｐに対して基準電圧指令値のｑ軸の低周波成分を出力する。
　第２ベクトル絶対値算出部３１は、基準電圧指令値のｄ軸の低周波成分とｑ軸の低周波成分との入力を受け付ける。第２ベクトル絶対値算出部３１は、基準電圧指令値のｄ軸の低周波成分の２乗と基準電圧指令値のｑ軸の低周波成分の２乗との合計の平方根を算出することで基準電圧指令値のベクトルの絶対値を出力する。
　第２比較部３２は、基準電圧指令値のベクトルの絶対値と基準絶対値との入力を受け付ける。第２比較部３２は、基準電圧指令値のベクトルの絶対値を基準絶対値で除することで基準絶対値に対する基準電圧指令値のベクトルの絶対値の割合の値を出力する。
　第２絶対値制限部３３は、基準絶対値に対する基準電圧指令値のベクトルの絶対値の割合の値の入力を受け付ける。基準絶対値に対する基準電圧指令値のベクトルの絶対値の割合の値が１未満である場合、第２絶対値制限部３３は、基準絶対値に対する基準電圧指令値のベクトルの絶対値の割合の値を出力する。基準絶対値に対する基準電圧指令値のベクトルの絶対値の割合の値が１以上である場合、第２絶対値制限部３３は、１を出力する。
　電圧指令値のｄ軸成分ｖ＊ ｄ＿ｃｏｍｐは、基準電圧指令値のｄ軸成分ｖ＊＊ ｄ＿ｃｏｍｐと第２絶対値制限部３３の出力値とを乗算することで得られる。補正項のｑ軸成分ｖ＊ ｑ＿ｃｏｍｐは、基準電圧指令値のｑ軸成分ｖ＊＊ ｑ＿ｃｏｍｐと第２絶対値制限部３３の出力値とを乗算することで得られる。
　ｄ軸成分の補正項Δｖ＊ ｄ＿ｃｏｍｐは、基準電圧指令値のｄ軸成分ｖ＊＊ ｄ＿ｃｏｍｐから電圧指令値のｄ軸成分ｖ＊ ｄ＿ｃｏｍｐを差し引くことで得られる。ｄ軸成分の補正項は、交流電圧実測値のｑ軸の低周波成分ｖｄｆに加算される。
　ｑ軸成分の補正項Δｖ＊ ｑ＿ｃｏｍｐは、基準電圧指令値のｑ軸成分ｖ＊＊ ｑ＿ｃｏｍｐから電圧指令値のｑ軸成分ｖ＊ ｑ＿ｃｏｍｐを差し引くことで得られる。ｑ軸成分の補正項Δｖ＊ ｑ＿ｃｏｍｐは、交流電圧実測値のｑ軸の低周波成分ｖｑｆに加算される。
　ＦＰＧＡの内部の第１比例部１３、第２比例部１４、第３比例部１５の比例ゲインと、ＤＳＰの内部の第４比例部２６、第５比例部２７の比例ゲインは、いずれもＫｐで等しい。このため、ＤＳＰとＦＰＧＡの演算ステップの違いを無視すれば、ｖｍｕ ＊、ｖｍｖ ＊、ｖｍｗ ＊をｄｑ変換したｄ軸成分、ｑ軸成分と、ｄ軸成分ｖ＊＊ ｄ＿ｃｏｍｐ、ｑ軸成分ｖ＊＊ ｑ＿ｃｏｍｐとはそれぞれ一致する。
　ｖ＊ ｄ＿ｃｏｍｐとｖ＊ ｑ＿ｃｏｍｐとのそれぞれは、ｖ＊＊ ｄ＿ｃｏｍｐとｖ＊＊ ｑ＿ｃｏｍｐとをそれぞれ第２制限設定部３０で制限した値である。このため、Δｖ＊ ｄ＿ｃｏｍｐとΔｖ＊ ｑ＿ｃｏｍｐとに逆ｄｑ変換を施した結果をＦＰＧＡの内部のｖｍｕ ＊、ｖｍｖ ＊、ｖｍｗ ＊から減じた結果をｄｑ変換した値は、ｖｍｕ ＊とｖｍｖ ＊とｖｍｗ ＊とをｄｑ変換して第２制限設定部３０と同等の演算を用いてその絶対値を基準絶対値に制限した値に一致する。
　すなわち、ＤＳＰの内部の演算によって、ＦＰＧＡの内部の値であるｖｍｕ ＊とｖｍｖ ＊とｖｍｗ ＊とに対応する電圧ベクトルの絶対値は、間接的に第２制限設定部３０の基準絶対値に制限される。
　さらに、ｖ＊＊ ｄ＿ｃｏｍｐとｖ＊＊ ｑ＿ｃｏｍｐとに第２制限設定部３０の演算を施す前に、第３フィルタ部２８および第４フィルタ部２９が施される。このため、間接的に制限される量は、ＦＰＧＡの内部のｖｍｕ ＊とｖｍｖ ＊とｖｍｗ ＊とをｄｑ変換し、第３フィルタ部２８および第４フィルタ部２９に相当するフィルタを施した後の値である。
　したがって、第３フィルタ部２８および第４フィルタ部２９の特性によって、ｖｍｕ ＊とｖｍｖ ＊とｖｍｗ ＊とを制限する周波数帯域を調整することができる。
　なお、前述の説明における逆ｄｑ変換、減算の順序と、図６における逆ｄｑ変換、減算の順序は、一部異なるが、各演算の線形性を考慮すれば、互いに等価である。
　以上で説明した実施の形態２によれば、ＦＰＧＡの内部において、電流制御出力の低周波領域のベクトルが予め設定された値以下となる。この際、ＦＰＧＡの内部の電圧指令値のベクトルがＤＳＰの内部の電圧指令値のベクトルと一致するように、補正項がフィードフォワード項に加算される。このため、ＤＳＰの内部の演算において、ＦＰＧＡの内部の電圧指令値を間接的に制限することができる。その結果、制御装置の実装の自由度を高めることができる。
　なお、補正項の演算は、キャリア山谷周期で実行される。このため、補正項の周波数帯域は、ＦＰＧＡ自身の電流制御出力の周波数帯域よりも低い。したがって、ＦＰＧＡの内部での制御演算結果である元の電圧指令値の高調波成分は取り除かれない。このため、補正項は、瞬時的に電流が変化した場合の電流制御性には影響を与えることはない。
実施の形態３．
　図７は実施の形態３における電力変換器の制御装置の構成図である。なお、実施の形態２の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。
　実施の形態３においては、制御装置１１は、ＤＳＰの内部において、第３制限設定部３４を備える。第３制限設定部３４は、第２制限設定部３０と同等の機能を備える。第３制限設定部３４は、第３フィルタ部２８から基準電圧推定値のｄ軸の低周波成分の入力を受け付ける。第３制限設定部３４は、第４フィルタ部２９から基準電圧推定値のｑ軸の低周波成分の入力を受け付ける。第３制限設定部３４は、電流フィードバック制御出力の基準絶対値の入力を受け付ける。
　第３制限設定部３４は、基準電圧推定値のｄ軸の低周波成分の２乗と基準電圧推定値のｑ軸の低周波成分の２乗との合計の平方根を算出することで基準電圧推定値のベクトルの絶対値を算出する。第３制限設定部３４は、基準電圧推定値のベクトルの絶対値を電流フィードバック制御出力の基準絶対値で除することで電流フィードバック制御出力の基準絶対値に対する基準電圧推定値のベクトルの絶対値の割合の値を算出する。
　電流フィードバック制御出力の基準絶対値に対する基準電圧推定値のベクトルの絶対値の割合の値が１未満である場合、第３制限設定部３４は、電流フィードバック制御出力の基準絶対値に対する基準電圧推定値のベクトルの絶対値の割合の値を出力する。電流フィードバック制御出力の基準絶対値に対する基準電圧推定値のベクトルの絶対値の割合の値が１以上である場合、第３制限設定部３４は、１を出力する。
　指令値のｄ軸成分ｖ＊＊ ｍｄ＿ｃｏｍｐは、推定値のｄ軸成分ｖ＊ ｍｄ＿ｅｓｔと第３制限設定部３４の出力値とを乗算することで得られる。指令値のｑ軸成分ｖ＊＊ ｍｑ＿ｃｏｍｐは、推定値のｑ軸成分ｖ＊ ｍｑ＿ｅｓｔと第３制限設定部３４の出力値とを乗算することで得られる。
　基準電圧指令値のｄ軸成分ｖ＊＊ ｄ＿ｃｏｍｐは、指令値のｄ軸成分ｖ＊＊ ｍｄ＿ｃｏｍｐと交流電圧実測値のｄ軸の低周波成分ｖｄｆとを加算することで得られる。基準電圧指令値のｑ軸成分ｖ＊＊ ｑ＿ｃｏｍｐは、指令値のｑ軸成分ｖ＊＊ ｍｑ＿ｃｏｍｐと交流電圧実測値のｑ軸の低周波成分ｖｑｆとを加算することで得られる。
　推定値のｄ軸成分ｖ＊ ｄ＿ｅｓｔは、推定値のｄ軸成分ｖ＊ ｍｄ＿ｅｓｔと交流電圧実測値のｄ軸の低周波成分ｖｄｆとを加算することで得られる。推定値のｑ軸成分ｖ＊ ｑ＿ｅｓｔは、推定値のｑ軸成分ｖ＊ ｍｑ＿ｅｓｔと交流電圧実測値のｑ軸の低周波成分ｖｑｆとを加算することで得られる。
　ｄ軸成分の補正項Δｖ＊ ｄ＿ｃｏｍｐは、推定値のｄ軸成分ｖ＊ ｄ＿ｅｓｔから電圧指令値のｄ軸成分ｖ＊ ｄ＿ｃｏｍｐを差し引くことで得られる。ｑ軸成分の補正項Δｖ＊ ｑ＿ｃｏｍｐは、推定値のｑ軸成分ｖ＊ ｑ＿ｅｓｔから電圧指令値のｑ軸成分ｖ＊ ｑ＿ｃｏｍｐを差し引くことで得られる。
　以上で説明した実施の形態３によれば、ＦＰＧＡの内部において、電圧指令値のベクトルの絶対値が予め設定された値以下となる。この際、ＦＰＧＡの内部の電圧指令値のベクトルがＤＳＰの内部の電圧指令値のベクトルと一致するように、補正項がフィードフォワード項に加算される。このため、ＤＳＰの内部の演算において、ＦＰＧＡの内部の電圧指令値を間接的に制限することができる。その結果、制御装置の実装の自由度を高めることができる。
　なお、実施の形態１から実施の形態３において、交流側を付加としてもよい。
　また、実施の形態１から実施の形態３の制御装置１１を交流から直流に変換する電力変換器６に適用してもよい。
　また、実施の形態１から実施の形態３の制御装置１１を単相の電力システムに適用してもよい。
　以上のように、本開示の電力変換器の制御装置は、電力システムに利用できる。
　１　直流電源、　２　交流電源、　３　電力変換システム、　４　遮断器、　５　別の装置、　６　電力変換器、　７　直流コンデンサ、　８　交流リアクトル、　９　交流スイッチ、　１０　トランス、　１１　制御装置、　１２　第１逆ｄｑ変換部、　１３　第１比例部、　１４　第２比例部、　１５　第３比例部、　１６　第１フィルタ部、　１７　第２フィルタ部、　１８　第２逆ｄｑ変換部、　１９　電流フィードバック制御出力制限部、　２０　電圧指令値制限部、　２１　第１ｄｑ変換部、　２２　第１制限設定部、　２３　第１ベクトル絶対値算出部、　２４　第１比較部、　２５　第１絶対値制限部、　２６　第４比例部、　２７　第５比例部、　２８　第３フィルタ部、　２９　第４フィルタ部、　３０　第２制限設定部、　３１　第２ベクトル絶対値算出部、　３２　第２比較部、　３３　第２絶対値制限部、　３４　第３制限設定部、　１００ａ　プロセッサ、　１００ｂ　メモリ、　２００　ハードウェア

Claims (12)

  1. 　電圧指令値の各相成分またはベクトルの絶対値を予め設定された値以下となるように制限する電圧指令値制限部、
    を備えた電力変換器の制御装置。
  2. 　前記電圧指令値制限部は、制限前の電圧指令値から制限前の電圧指令値に対して制限した値を差し引いた値を第１値とする第１算出を行い、制限前の電圧指令値から前記第１値を差し引いた値を制限後の電圧指令値とする第２算出を行う請求項１に記載の電力変換器の制御装置。
  3. 　前記電圧指令値制限部は、制限前の電圧指令値に対して制限した値から制限前の電圧指令値を差し引いた値を第１値とする第１算出を行い、前記第１値から制限前の電圧指令値を差し引いた値を制限後の電圧指令値とする第２算出を行う請求項１に記載の電力変換器の制御装置。
  4. 　前記電圧指令値制限部は、制限前の電圧指令値に対してローパスフィルタを施した値を制限する請求項２または請求項３に記載の電力変換器の制御装置。
  5. 　前記電圧指令値制限部は、第１プロセッサにおいて前記第１算出を行い、第２プロセッサにおいて前記第２算出を行う請求項２から請求項４のいずれか一項に記載の電力変換器の制御装置。
  6. 　前記電圧指令値制限部は、制限前の電圧指令値に対して制限した値として、制限前の電圧指令値と同等の電圧指令値または推定値に対して制限した値を算出する請求項２から請求項５のいずれか一項に記載の電力変換器の制御装置。
  7. 　電流フィードバック制御出力の各相成分またはベクトルの絶対値を予め設定された値以下となるように制限する電流フィードバック制御出力制限部、
    を備えた電力変換器の制御装置。
  8. 　前記電流フィードバック制御出力制限部は、制限前の電流フィードバック制御出力から制限前の電流フィードバック制御出力に対して制限した値を差し引いた値を第１値とする第１算出を行い、制限前の電流フィードバック制御出力から前記第１値を差し引いた値を制限後の電流フィードバック制御出力とする第２算出を行う請求項７に記載の電力変換器の制御装置。
  9. 　前記電流フィードバック制御出力制限部は、制限前の電流フィードバック制御出力に対して制限した値から制限前の電流フィードバック制御出力を差し引いた値を第１値とする第１算出を行い、前記第１値から制限前の電流フィードバック制御出力を差し引いた値を制限後の電流フィードバック制御出力とする第２算出を行う請求項７に記載の電力変換器の制御装置。
  10. 　前記電流フィードバック制御出力制限部は、制限前の電流フィードバック制御出力に対してローパスフィルタを施した値を制限する請求項８または請求項９に記載の電力変換器の制御装置。
  11. 　前記電流フィードバック制御出力制限部は、第１プロセッサにおいて前記第１算出を行い、第２プロセッサにおいて前記第２算出を行う請求項８から請求項１０のいずれか一項に記載の電力変換器の制御装置。
  12. 　前記電流フィードバック制御出力制限部は、制限前の電流フィードバック制御出力に対して制限した値として、制限前の電流フィードバック制御出力と同等の電流フィードバック制御出力または推定値に対して制限した値を算出する請求項８から請求項１１のいずれか一項に記載の電力変換器の制御装置。
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