WO2022087829A1 - 数据处理电路、数据处理方法及电子设备 - Google Patents

数据处理电路、数据处理方法及电子设备 Download PDF

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WO2022087829A1
WO2022087829A1 PCT/CN2020/124032 CN2020124032W WO2022087829A1 WO 2022087829 A1 WO2022087829 A1 WO 2022087829A1 CN 2020124032 W CN2020124032 W CN 2020124032W WO 2022087829 A1 WO2022087829 A1 WO 2022087829A1
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processing
sequence
data
circuit
data processing
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PCT/CN2020/124032
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魏祥野
修黎明
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京东方科技集团股份有限公司
北京京东方技术开发有限公司
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    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30134—Register stacks; shift registers

Definitions

  • the present disclosure relates to the technical field of digital integrated circuits, and in particular, to a data processing circuit, a data processing method and an electronic device.
  • the present disclosure aims to solve at least one of the technical problems existing in the prior art, and provides a data processing circuit, a data processing method and an electronic device.
  • the present disclosure provides a data processing circuit, which includes a first data processing sub-circuit and a second data processing sub-circuit; wherein,
  • the output end of the first data processing sub-circuit is connected with the input end of the second data processing sub-circuit
  • the first data processing subcircuit is configured to receive the original sequence to generate a first processing sequence; wherein, any first processing number in the first processing sequence is calculated from at least two original data in the original data;
  • the second data processing subcircuit is configured to receive the first processing sequence and generate a second processing sequence; wherein the nth second processing number in the second processing sequence is processed by the nth first processing number and the n-1th second processing number calculated; n ⁇ 2 and n is a positive integer.
  • the first data processing subcircuit includes a first register and a data selector, the first register is connected to the data selector;
  • the first register is configured to receive the raw data
  • the data selector is configured to receive the raw data stored by the first register to generate the first processing sequence.
  • the first data processing sub-circuit includes three first registers and a data selector; wherein the three first registers are cascaded in sequence; the first first register is configured to receive the the original sequence, each of the three first registers is connected to the data selector configured to output the first processing sequence.
  • the first data processing subcircuit is configured to implement a first preset algorithm to generate a first processing sequence based on the original sequence; the first preset algorithm includes:
  • fa(n) is the first processing number
  • sn is the n -th original data of the original sequence
  • sn+1 is the n+1-th original data of the original sequence
  • sn+2 is the n -th original data of the original sequence +2 raw data.
  • the first register includes a first D flip-flop.
  • the second data processing subcircuit includes a logic processing circuit and a second register
  • the input end of the logic processing circuit is connected to the output end of the first data processing sub-circuit, the output end of the logic processing circuit is connected to the input end of the second register, and the logic processing circuit The output terminal is used as the output terminal of the second processing sub-circuit;
  • the logic processing circuit receives the nth first processing number in the first processing sequence generated by the first data processing sub-circuit, and the second processing sequence stored in the second register. A logical operation is performed on the n-1th second processing number to obtain the nth second processing number in the second processing sequence.
  • the logic processing circuit includes an XOR gate
  • the second register includes a second D flip-flop, wherein an output terminal of the second D flip-flop is connected to an input terminal of the XOR gate, The output terminal of the XOR gate is connected to the input terminal of the second D flip-flop, and the output terminal of the XOR gate is used as the output terminal of the second processing sub-circuit.
  • the data processing circuit further includes an original sequence generation subcircuit configured to randomly generate the original sequence.
  • the original sequence generation subcircuit includes a random number generator or a digital chip fingerprint generator.
  • the data processing circuit further includes an output subcircuit configured to output the second processing sequence in the form of an image.
  • the image comprises a digital image or a color image.
  • an embodiment of the present disclosure further provides a data processing method, which is applied to the above-mentioned data processing circuit, and the method includes:
  • the first data processing subcircuit receives the original sequence to generate a first processing sequence; wherein, any first processing number in the first processing sequence is calculated from at least two original data in the original data;
  • the second data processing subcircuit receives the first processing sequence and generates a second processing sequence; wherein, the nth second processing number in the second processing sequence is composed of the nth first processing number and the n-1 second processing numbers are calculated; n ⁇ 2 and n is a positive integer.
  • an embodiment of the present disclosure further provides an electronic device, which includes the above-mentioned data processing circuit.
  • FIG. 1 is a schematic structural diagram of a data processing circuit according to an embodiment of the present disclosure
  • FIG. 2 is a circuit diagram of a data processing circuit provided by an embodiment of the present disclosure
  • FIG. 3 is a schematic diagram of data processing performed by a data processing circuit according to an embodiment of the present disclosure
  • FIG. 4 is a schematic structural diagram of another data processing circuit provided by an embodiment of the present disclosure.
  • FIG. 5 is a schematic diagram of a random number generator according to an embodiment of the present disclosure.
  • FIG. 6 shows a schematic diagram of the visualization effect of the original sequence generated by the random number generator according to an embodiment of the present disclosure
  • FIG. 7 shows a schematic diagram of the visualization effect of a sequence generated after processing by a data processing circuit according to an embodiment of the present disclosure
  • FIG. 8 is a flowchart of a data processing method provided by an embodiment of the present disclosure.
  • the first aspect is a data processing circuit provided by an embodiment of the present disclosure.
  • FIG. 1 is a schematic structural diagram of a data processing circuit provided by an embodiment of the present disclosure.
  • the data processing circuit 100 includes a first data processing sub-circuit The circuit 101 and the second data processing subcircuit 102, the output terminal of the first data processing subcircuit 101 is connected to the input terminal of the second data processing subcircuit 102, and the input terminal of the first data processing subcircuit 101 is used to receive the original sequence , the output terminal of the second data processing sub-circuit 102 is used for outputting the second processing sequence.
  • the first data processing subcircuit 101 is configured to generate a first processing sequence based on the original sequence, and the first processing sequence includes a plurality of first processing numbers. Wherein, any one first processing number in the first processing sequence is calculated from at least two original data in the original data.
  • the original sequence is the data sequence to be encrypted, and the original sequence contains multiple original data.
  • the first data processing subcircuit 101 is used to receive an original sequence containing multiple original data, obtain any first processing number by calculating at least two original data, and then obtain a first processing sequence, and output the first processing sequence to the first processing sequence.
  • Two data processing subcircuits 102 are used to receive an original sequence containing multiple original data, obtain any first processing number by calculating at least two original data, and then obtain a first processing sequence, and output the first processing sequence to the first processing sequence.
  • the original sequence is a sequence composed of multiple binary numbers, and a binary number in the original sequence is an original data, for example: the original sequence is 0110001, in which a "0" or a "1" represents an original data .
  • the first processing sequence is a new binary number sequence generated by the original binary number sequence through the first data processing subcircuit 101, wherein any one of the first processing numbers in the first processing sequence is composed of at least two of the original binary number sequences. Binary numbers are calculated.
  • the second data processing subcircuit 102 is configured to generate a second processing sequence based on the first processing sequence; wherein, the nth second processing number in the second processing sequence is determined by the nth first processing number And the n-1th second processing number is calculated; n ⁇ 2 and n is a positive integer.
  • the second processing sequence is an encrypted data sequence, and the second processing sequence includes a plurality of second processing numbers.
  • the second data processing subcircuit 102 calculates the nth second processing number by calculating the nth first processing number and the n-1th second processing number based on the acquired first processing sequence, thereby obtaining the second processing sequence.
  • the first data processing subcircuit generates the first processing sequence based on the original sequence
  • the second data processing subcircuit generates the second processing sequence based on the first processing sequence, so that the generated second processing sequence is higher than the original sequence. More complex and more random.
  • the first data processing subcircuit includes a first register and a data selector, the first register being connected to the data selector.
  • the first register is configured to receive raw data; the data selector is configured to receive the raw data stored in the first register to generate a first processing sequence.
  • the number of the first registers and the data selectors is not limited, as long as the first data processing sub-circuit formed by the first registers and the data selectors can generate the second processing sequence based on the first processing sequence, that is, Can.
  • FIG. 2 is a circuit diagram of a data processing circuit provided by an embodiment of the present disclosure.
  • the first data processing sub-circuit 101 includes three first registers 21 , 22 , and 23 and a data selection device 24.
  • the three first registers 21, 22, 23 are cascaded in sequence, the first first register 21 is configured to receive the original sequence, each of the three first registers 21, 22, 23 is connected to the data selector 24,
  • the data selector 24 is configured to output the first processing sequence.
  • the three first registers 21 , 22 and 23 can be the same register or different registers. In this embodiment, the three first registers 21 , 22 and 23 are all first D flip-flops for description. .
  • the data selector 24 includes at least one arithmetic circuit of an AND gate, an OR gate, and a NOT gate.
  • the first data processing sub-circuit 101 includes three first registers 21 , 22 , 23 and one data selector 24 .
  • the original sequence is named S
  • the length of the entire original sequence is set to n
  • the original sequence is expressed as: ⁇ s 1 , s 2 , s 3 , s 4 , ..., s n ⁇ .
  • the first data processing subcircuit is configured to implement a first preset algorithm to generate a first processing sequence based on the original sequence; in an example, the above-mentioned first preset algorithm may be, but not limited to: Among them, fa(n) is the n-th first processing number, sn is the n -th original data of the original sequence, sn+1 is the n+1-th original data of the original sequence, and sn +2 is the original sequence The n+2th original data of . It can be known from the first preset algorithm that any first processing number in the first processing sequence is calculated from three original data in the original data, that is, determined by its own original data and the last two original numbers of its own original number. Of course, it should be understood that the first preset algorithm is not limited to the above-mentioned one, and when the first preset algorithm changes, the first data processing subcircuit for implementing the algorithm will also change accordingly.
  • the second data processing sub-circuit 102 is configured to implement a second preset algorithm to generate a second processing sequence based on the first processing sequence; the second preset algorithm includes: n first processed numbers (the first processed number is obtained) and the n-1th second processing number in the second processing sequence to perform XOR calculation to obtain the nth second processing number in the second processing sequence.
  • the above-mentioned second preset algorithm may be, but is not limited to:
  • fb(n) fb(n-1)xor[fa(n)], where fa(n) is the nth first processed number, fb(n) is the nth second processed number, and fb(n- 1) is the n-1th second processing number.
  • the n-th second processing number in the second processing sequence is calculated from the n-th first processing number and the n-1-th second processing number.
  • the second preset algorithm is not limited to the above one situation, and when the second preset algorithm changes, the second data processing subcircuit 102 for implementing the algorithm will also change accordingly.
  • the first data processing sub-circuit 101 is configured to implement the first preset algorithm
  • the circuit's data processing circuitry is configured to implement: It can be seen from the above formula that the processing number fb(n) in the second processing sequence is related to the processing number fb(n-1), that is, the value of the latter processing number in the second processing sequence is related to the value of the previous processing number, Therefore, the method implemented by the entire data processing circuit is a chaotic method, and the sequence obtained by the original sequence processed by the data processing circuit is unpredictable.
  • the sequence obtained by the original sequence through the data processing circuit is 011010, so the randomness and complexity of the original sequence are enhanced by the data processing circuit.
  • the second data processing subcircuit 102 includes a logic processing circuit and a second register.
  • the input end of the logic processing circuit is connected to the output end of the first data processing sub-circuit, the output end of the logic processing circuit is connected to the input end of the second register, and the output end of the logic processing circuit is used as the second processing sub-circuit 's output.
  • the logic processing circuit performs the processing by receiving the nth first processing number in the first processing sequence generated by the first data processing sub-circuit and the n-1th second processing number in the second processing sequence stored in the second register. A logical operation to obtain the nth second processing number in the second processing sequence.
  • the logic processing circuit 25 includes an exclusive OR gate
  • the second register 26 includes a second D flip-flop.
  • the output terminal of the second D flip-flop 26 is connected to the input terminal of the XOR gate 25, the output terminal of the XOR gate 25 is connected to the input terminal of the D flip-flop 26, and the output terminal of the XOR gate 25 is used as the second data processing sub-circuit 102 output.
  • the second D flip-flop 26 may be the same as the first D flip-flops 21 , 22 and 23 , or may be different. It should be noted that, in this implementation, the first and the second are only used to distinguish different flip-flops, but the implemented functions are the same, and both are used to register sequence data.
  • the processing process of the data processing circuit is as follows: input the original sequence S, complete the three-level cache, and then perform XOR with the previous output after passing through the data selector 24, and output a second processing number, as shown in Figure 3 As shown, based on the same processing steps, all the second processing numbers in the second processing sequence are obtained.
  • rn is the nth second processed number in the processed second processing sequence
  • s n , s n+1 , and s n +2 are the three-level register values of S
  • rn -1 is the value of rn Register value.
  • the data processing circuit includes a first data processing sub-circuit 101 and a second data processing sub-circuit 102.
  • the first data processing sub-circuit 101 includes three first registers 21 , 22 , 23 and a data selector 24 .
  • the second data processing subcircuit includes a logic processing circuit and a second register. Among them, the three first registers 21, 22, 23 are cascaded in sequence, the first first register 21 is configured to receive the original sequence, and each of the three first registers 21, 22, 23 is connected with the data selector 24 Connected, the data selector 24 is configured to output a first processing sequence.
  • the logic processing circuit 25 includes an XOR gate, the second register 26 includes a second D flip-flop, the output terminal of the second D flip-flop 26 is connected to the input terminal of the XOR gate 25, and the output terminal of the XOR gate 25 is connected to the D flip-flop 26
  • the input terminal of the XOR gate 25 is used as the output terminal of the second data processing sub-circuit 102 .
  • a first processing sequence is generated based on the original sequence by the first data processing subcircuit, and any first processing number in the first processing sequence is related to at least two original data in the original sequence, and the second data
  • the processing subcircuit generates a second processing sequence based on the first processing sequence, and any second processing number in the second processing sequence is related to its previous second processing number, so the first data processing subcircuit and the second data processing subcircuit
  • the second processing sequence generated by the circuit is more complex and more random than the original sequence.
  • FIG. 4 is a schematic structural diagram of another data processing circuit provided by an embodiment of the present disclosure.
  • the data processing circuit further includes an original sequence generation subcircuit 103 and an output subcircuit 104 .
  • the original sequence generation sub-circuit 103 is configured to randomly generate the original sequence.
  • the output subcircuit 104 is configured to output the second processing sequence in the form of an image.
  • the output subcircuit 104 includes but is not limited to a level conversion module (not shown in the figure) and a display module (not shown in the figure), and the level conversion module is used to output the second data processing subcircuit
  • the voltage signal is converted into a digital signal
  • the display module outputs image data in response to the digital signal input by the level conversion module, and the image includes but is not limited to a digital image or a color image.
  • digital images include but are not limited to binary sequences, IDs, etc.; color images include, but are not limited to, images composed of black and white squares.
  • the original sequence generation subcircuit 103 includes a random number generator and a digital chip fingerprint generator.
  • the random number generator 51 includes: a logic operation unit 512, a shift register and a plurality of data selectors 513, and the number of bits of the random number seed SG is n+1,
  • the shift register includes n+1 stage D flip-flops 514, and the input terminals of the n+1 stage D flip-flops 514 are connected to the output terminals o1 of the n+1 data selectors 513 in one-to-one correspondence.
  • the first stage D flip-flop The input end of the selector 514 is connected to the output end o1 of the first data selector 513, the input end 514 of the second stage D flip-flop is connected to the output end o1 of the second data selector 513, and so on, until the n+1th stage The input terminal of the D flip-flop 514 is connected to the output terminal o1 of the n+1th data selector 513 .
  • the first input end i1 of the first data selector 513 is connected to the output end of the logic operation unit 512, and the first input end i1 of the jth data selector 513 is connected to the output end of the j-1th stage D flip-flop 514, wherein , j is an integer, and 1 ⁇ j ⁇ n+1.
  • the values of the n+1 bits of the random number seed SG are respectively input to the second input terminals i2 of the n+1 data selectors 512, and the two input terminals of the logic operation unit 512 are respectively connected to the second input terminals of the latter two-stage D flip-flops 514. output.
  • each data selector 513 When the random number generator 51 is triggered to generate a random number, the second input terminal i2 of each data selector 513 is controlled to conduct with the output terminal o1, so that the n+1 bits of data of the random number seed SG are respectively input to the n+1 stage
  • the input terminal of the D flip-flop 514 controls the first input terminal i1 and the output terminal o1 of each data selector 513 to conduct.
  • Each bit in the binary sequence output by the n+1-level D flip-flop 514 is denoted as prbs[0], prbs[1]...prbs[n], and prbs[n-1] and prbs[n] are respectively input to Two input terminals of the logic operation unit 512 .
  • multiple binary sequences generated by the random number generator 51 through multiple right shifts are arranged in sequence to form the random number sequence, and the first bit prbs[0] in the first binary sequence is used as the first bit of the random number sequence , the last bit prbs[n] of the last binary sequence is used as the last bit of the random number sequence.
  • the random number seed is 01100010
  • the binary sequence generated by the random number generator 51 after the first right shift operation is: 10110001
  • the binary sequence generated by the second right shift operation is: 11011000
  • the third right shift is performed.
  • the binary sequence generated by the operation is: 01101100
  • the binary sequence generated by the fourth right shift operation is: 00110110, and so on.
  • the random number sequence is composed of four binary sequences arranged in sequence according to the generation sequence, that is, the random number sequence is 10110001110110000110110000110110.
  • FIG. 6 shows a schematic diagram of the visualization effect of the original sequence generated by the random number generator 51 according to some embodiments of the present disclosure, each pixel corresponds to a random number, and the gray level of each pixel is determined by the corresponding random number The value of is determined, when the random number is 0, the pixel is black, and when the random number is 1, the pixel is white.
  • FIG. 7 shows a schematic diagram of the image effect of the sequence processed by the data processing circuit according to the original sequence in FIG. 6 . It can be seen that the processed sequence has a high improvement in both complexity and randomness.
  • FIG. 8 is a flowchart of a data processing method provided by an embodiment of the present disclosure. As shown in FIG. 8, a data processing method, which is applied to the above-mentioned data processing circuit, includes:
  • the first data processing subcircuit receives the original sequence and generates a first processing sequence, wherein each first processing number in the first processing sequence is calculated from at least two original data in the original data.
  • the first data processing sub-circuit 101 receives the original sequence to generate the first processing sequence.
  • the original sequence is a data sequence to be encrypted
  • the original sequence contains multiple original data
  • the first processing sequence includes multiple first processing numbers.
  • the first data processing sub-circuit 101 is configured to receive an original sequence containing a plurality of original data, obtain any first processing number by calculating at least two original data, and then obtain a first processing sequence, and output it to the second data processing sub-circuit 102.
  • the second data processing subcircuit receives the first processing sequence and generates a second processing sequence, wherein the nth second processing number in the second processing sequence is determined by the nth first processing number and the n-1 second processing numbers are calculated; n ⁇ 1 and n is a positive integer.
  • the second data processing sub-circuit 102 is configured to receive the first processing sequence to generate the second processing sequence; specifically, the second processing sequence is an encrypted data sequence, and the second processing sequence includes a plurality of second processing sequences. number of processing.
  • the second data processing subcircuit 102 calculates the nth second processing number by calculating the nth first processing number and the n-1th second processing number based on the acquired first processing sequence, thereby obtaining the second processing sequence.
  • the first data processing subcircuit generates the first processing sequence based on the original sequence
  • the second data processing subcircuit generates the second processing sequence based on the first processing sequence, so that the generated second processing sequence is higher than the original sequence. More complex and more random.
  • An embodiment of the present disclosure further provides an electronic device, and the electronic device includes the above-mentioned data processing circuit provided in the embodiment of the present disclosure.
  • the electronic device in the embodiment of the present disclosure may be a chip in a communication device.
  • Each part of the data processing circuit provided by the embodiments of the present disclosure adopts digital circuits, so that they can be easily integrated into various chips.
  • the sequence generated by the data processing circuit in the embodiment of the present disclosure has high complexity and randomness, thereby improving the security and reliability of the electronic device in communication.

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Abstract

一种数据处理电路、数据处理方法及电子设备，数据处理电路包括第一数据处理子电路（101）和第二数据处理子电路（102），第一数据处理子电路（101）的输出端与第二数据处理子电路（102）的输入端相连接。第一数据处理子电路（101）被配置为接收原始序列生成第一处理序列，其中，第一处理序列中任一第一处理数由原始数据中的至少两个原始数据计算得到；第二数据处理子电路（102）被配置为接收第一处理序列生成第二处理序列，其中，第二处理序列中的第n个第二处理数由第n个第一处理数以及第n-1个第二处理数计算得到；n≥2且n为正整数。通过数据处理电路增强了原始序列的随机性和复杂度。

Description

数据处理电路、数据处理方法及电子设备 技术领域
本公开涉及数字集成电路技术领域，具体涉及一种数据处理电路、数据处理方法及电子设备。
背景技术
物联网的快速发展使联网终端指数上升，随着AI技术的提升，未来更多的应用场景将是机器与机器之间的通信，因此信息安全对未来设备是最基本的需求。
目前为了快速占领市场，许多联网终端设备厂商甚至不采用安全模块，或者有的厂商也仅仅采用简单的密钥模块加软件算法，存在很大的安全风险，例如黑客可使用机器学习技术，通过终端芯片随机数或密钥的片段数据便可学习电路的架构模型，通过参数设置预测未来产生的数据，一旦与终端芯片产生同样的数据，便可入侵至芯片内核中，威胁到终端设备的安全。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提供一种数据处理电路、数据处理方法及电子设备。
本公开提供一种数据处理电路，其包括第一数据处理子电路和第二数据处理子电路；其中，
所述第一数据处理子电路的输出端与所述第二数据处理子电路的输入端相连接；
所述第一数据处理子电路被配置为接收原始序列生成第一处理序列；其中，所述第一处理序列中任一第一处理数由所述原始数据中的至少两个原始 数据计算得到；
所述第二数据处理子电路被配置为接收所述第一处理序列生成第二处理序列；其中，所述第二处理序列中的第n个第二处理数由所述第n个第一处理数以及第n-1个第二处理数计算得到；n≥2且n为正整数。
在一些实施例中，所述第一数据处理子电路包括第一寄存器和数据选择器，所述第一寄存器与所述数据选择器连接；
所述第一寄存器被配置为接收所述原始数据；
所述数据选择器被配置为接收所述第一寄存器存储的所述原始数据生成所述第一处理序列。
在一些实施例中，所述第一数据处理子电路包括三个第一寄存器和一个数据选择器；其中，所述三个第一寄存器依次级联；第一个第一寄存器被配置为接收所述原始序列，所述三个第一寄存器中的每一个均与所述数据选择器相连，所述数据选择器被配置为输出所述第一处理序列。
在一些实施例中，所述第一数据处理子电路被配置为实现第一预设算法，以基于原始序列生成第一处理序列；所述第一预设算法包括：
Figure PCTCN2020124032-appb-000001
fa(n)为所述第一处理数，s n是原始序列的第n个原始数据，s n+1是原始序列的第n+1个原始数据，s n+2是原始序列的第n+2个原始数据。
在一些实施例中，所述第一寄存器包括第一D触发器。
在一些实施例中，所述第二数据处理子电路，包括逻辑处理电路和第二寄存器；
其中，所述逻辑处理电路的输入端与所述第一数据处理子电路的输出端相连接，所述逻辑处理电路的输出端和所述第二寄存器的输入端相连接，所述逻辑处理电路的输出端用作所述第二处理子电路的输出端；
所述逻辑处理电路通过接收所述第一数据处理子电路产生的所述第一处理序列中的第n个第一处理数，以及所述第二寄存器中存储的所述第二处理序列中的第n-1个第二处理数进行逻辑运算，得到所述第二处理序列中的第n个第二处理数。
在一些实施例中，所述逻辑处理电路包括异或门，所述第二寄存器包括第二D触发器，其中，所述第二D触发器的输出端连接所述异或门的输入端，所述异或门的输出端连接所述第二D触发器的输入端，且异或门的输出端用作所述第二处理子电路的输出端。
在一些实施例中，数据处理电路还包括原始序列生成子电路，被配置为随机生成所述原始序列。
在一些实施例中，所述原始序列生成子电路包括随机数发生器或者数字芯片指纹发生器。
在一些实施例中，数据处理电路还包括输出子电路，被配置为将所述第二处理序列以图像的形式进行输出。
在一些实施例中，所述图像包括数字图像或者颜色图像。，为所述第一处理数，是原始序列的第
相应地，本公开实施例还提供一种数据处理方法，其应用于上述的数据处理电路中，所述方法包括：
所述第一数据处理子电路接收原始序列生成第一处理序列；其中，所述第一处理序列中任一第一处理数由所述原始数据中的至少两个原始数据计算得到；
所述第二数据处理子电路接收所述第一处理序列生成第二处理序列；其中，所述第二处理序列中的第n个第二处理数由所述第n个第一处理数以及第n-1个第二处理数计算得到；n≥2且n为正整数。
相应地，本公开实施例还提供一种电子设备，其包括上述的数据处理电 路。
附图说明
图1为本公开实施例提供的一种数据处理电路的结构示意图；
图2为本公开实施例提供的一种数据处理电路的电路图；
图3为本公开实施例的数据处理电路进行数据处理的示意图；
图4为本公开实施例提供的另一种数据处理电路的结构示意图；
图5为本公开实施例的随机数发生器的示意图；
图6示出了根据本公开实施例的随机数发生器生成的原始序列的图像化效果示意图；
图7示出了根据本公开实施例的数据处理电路处理后生成的序列的图像化效果示意图；
图8为本公开实施例提供的一种数据处理方法的流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
这里用于描述本公开的实施例的术语并非旨在限制和/或限定本公开的范围。例如，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。应该理解的是，本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。除非上下文另外清楚地指出， 否则单数形式“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。
将进一步理解的是，术语“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
第一方面，本公开实施例提供的一种数据处理电路，图1为本公开实施例提供的一种数据处理电路的结构示意图，如图1所示，数据处理电路100包括第一数据处理子电路101和第二数据处理子电路102，第一数据处理子电路101的输出端与第二数据处理子电路102的输入端相连接，第一数据处理子电路101的输入端用于接收原始序列，第二数据处理子电路102的输出端用于输出第二处理序列。
在本实施例中，第一数据处理子电路101被配置为基于原始序列生成第一处理序列，第一处理序列中含有多个第一处理数。其中，第一处理序列中任意一个第一处理数由原始数据中的至少两个原始数据计算得到。
原始序列为待加密的数据序列，原始序列中含有多个原始数据。第一数据处理子电路101用于接收含有多个原始数据的原始序列，通过至少两个原始数据计算得到任意一个第一处理数，进而得到第一处理序列，并将第一处理序列输出到第二数据处理子电路102。
需要说明的是，原始序列为多个二进制数组成的序列，原始序列中的一个二进制数为一个原始数据，例如：原始序列为0110001，其中的一个“0”或者一个“1”代表一个原始数据。第一处理序列为原始二进制数序列通过第一数据处理子电路101而生成的新的二进制数序列，其中，第一处理序列 中的任意一个第一处理数由原始二进制数序列中的至少两个二进制数计算得到。
在本实施例中，第二数据处理子电路102被配置为基于第一处理序列生成第二处理序列；其中，第二处理序列中的第n个第二处理数由第n个第一处理数以及第n-1个第二处理数计算得到；n≥2且n为正整数。
第二处理序列为加密后的数据序列，第二处理序列含有多个第二处理数。第二数据处理子电路102基于获取的第一处理序列，通过第n个第一处理数以及第n-1个第二处理数计算得到第n个第二处理数，进而得到第二处理序列。
在本实施例中，通过第一数据处理子电路基于原始序列生成第一处理序列，以及第二数据处理子电路基于第一处理序列生成第二处理序列，使生成的第二处理序列比原始序列更加复杂，随机性更大。
在一些实施例中，第一数据处理子电路包括第一寄存器和数据选择器，第一寄存器与数据选择器连接。第一寄存器被配置为接收原始数据；数据选择器被配置为接收所述第一寄存器存储的原始数据生成第一处理序列。在本公开实施例中对第一寄存器和数据选择器个数均均不做限定，只要第一寄存器和数据选择器所形成第一数据处理子电路能够基于第一处理序列生成第二处理序列即可。
在一个示例中，图2为本公开实施例提供的一种数据处理电路的电路图，如图2所示，第一数据处理子电路101包括三个第一寄存器21、22、23和一个数据选择器24。三个第一寄存器21、22、23依次级联，第一个第一寄存器21被配置为接收原始序列，三个第一寄存器21、22、23中的每一个均与数据选择器24相连，数据选择器24被配置为输出第一处理序列。
在本实施例中，三个第一寄存器21、22、23可为相同寄存器也可为不同寄存器，本实施例是以三个第一寄存器21、22、23均为第一D触发器进 行说明。数据选择器24中包含与门、或门、非门等中的至少一种运算电路。
例如：在一些实施例中，第一数据处理子电路101包括三个第一寄存器21、22、23和一个数据选择器24。其中，将原始序列命名为S，设整个原始序列的长度为n，原始序列表示为：{s 1，s 2，s 3，s 4，...，s n}。
第一数据处理子电路被配置为实现第一预设算法，以基于原始序列生成第一处理序列；在一个示例中，上述的第一预设算法可以但不限于：
Figure PCTCN2020124032-appb-000002
其中，fa(n)为第n个第一处理数，s n是原始序列的第n个原始数据，s n+1是原始序列的第n+1个原始数据，s n+2是原始序列的第n+2个原始数据。由第一预设算法可知第一处理序列中任一第一处理数由原始数据中的三个原始数据计算得到，即由自身原始数据和自身原始数的后两个原始数决定。当然，应当理解的是，第一预设算法也不局限于上述一种情况，当第一预设算法发生改变时，用于实现该算法的第一数据处理子电路也将随之改变。
在一些实施例中，第二数据处理子电路102被配置为实现第二预设算法，以基于第一处理序列生成第二处理序列；第二预设算法包括：通过第一处理序列中的第n个第一处理数(第一处理数是通过算法
Figure PCTCN2020124032-appb-000003
得到的)以及所述第二处理序列中的第n-1个第二处理数进行异或计算，得到所述第二处理序列中的第n个第二处理数。在一个示例中，上述第二预设算法可以是但不限于：
fb(n)＝fb(n-1)xor[fa(n)]，其中，fa(n)第n个第一处理数，fb(n)为第n个第二处理数，fb(n-1)为第n-1个第二处理数。由第二预设算法可知第二处理序列中的第n个第二处理数由第n个第一处理数以及第n-1个第二处理数计算得到。当然，应当理解的是，第二预设算法也不局限 于上述一种情况，当第二预设算法发生改变时，用于实现该算法的第二数据处理子电路102也将随之改变。
在本实施例中，由于第一数据处理子电路101被配置为实现第一预设算法
Figure PCTCN2020124032-appb-000004
第二数据处理子电路102被配置为实现第二预设算法fb(n)＝fb(n-1)xor[fa(n)]，因此，包含第一数据处理子电路和第二数据处理子电路的数据处理电路被配置为实现：
Figure PCTCN2020124032-appb-000005
通过上式可知，第二处理序列中处理数fb(n)与处理数fb(n-1)有关，即第二处理序列中的后一个处理数的值都与前一个处理数的值有关，因此整个数据处理电路实现的方法是混沌方法，原始序列经过数据处理电路处理得到的序列是不可预测的。
在一个示例中，数据处理电路被配置为实现：
Figure PCTCN2020124032-appb-000006
例如某个原始序列为01110101，可知S1＝0，S2＝1，S3＝1，S4＝1，S5＝0，S6＝1，S7＝0，S8＝1；通过数据处理电路后：
Figure PCTCN2020124032-appb-000007
Figure PCTCN2020124032-appb-000008
Figure PCTCN2020124032-appb-000009
Figure PCTCN2020124032-appb-000010
Figure PCTCN2020124032-appb-000011
Figure PCTCN2020124032-appb-000012
原始序列经过数据处理电路得到的序列为011010，因此通过数据处理电路增强了原始序列的随机性和复杂度。
在一些实施例中，第二数据处理子电路102包括逻辑处理电路和第二寄存器。其中，逻辑处理电路的输入端与第一数据处理子电路的输出端相连接， 逻辑处理电路的输出端和第二寄存器的输入端相连接，逻辑处理电路的输出端用作第二处理子电路的输出端。
逻辑处理电路通过接收第一数据处理子电路产生的第一处理序列中的第n个第一处理数，以及第二寄存器中存储的第二处理序列中的第n-1个第二处理数进行逻辑运算，得到第二处理序列中的第n个第二处理数。
继续参考图2，在一些实施例中，逻辑处理电路25包括异或门，第二寄存器26包括第二D触发器。第二D触发器26的输出端连接异或门25的输入端，异或门25的输出端连接D触发器26的输入端，且异或门25的输出端用作第二数据处理子电路102的输出端。第二D触发器26可与第一D触发器21、22、23相同，也可不同。需要说明的是，在本实施中，第一、第二仅用于区分不同的触发器，但所实现的功能是一样的，都是用于寄存序列数据的。
如图2所示，数据处理电路的处理过程如下，输入原始序列S，完成三级缓存，然后经过数据选择器24后与前一个输出进行异或，输出一个第二处理数，如图3所示，基于相同处理步骤，得到第二处理序列中所有第二处理数。
整个数据处理过程描述如下：
Figure PCTCN2020124032-appb-000013
其中，r n是经过处理的第二处理序列中的第n个第二处理数，s n，s n+1，s n+2是S的三级寄存值，r n-1是r n的寄存值。
在一个示例中，当输入数据处理电路的原始序列为001和011时，这两个序列经过数据处理电路后均产生一位数据0，因此，即使输出数据0被窃取，也无法判断s n，s n+1，s n+2的具体数值和关系。
在一个示例中，继续参考图2，数据处理电路包括第一数据处理子电路 101和第二数据处理子电路102。第一数据处理子电路101包括三个第一寄存器21、22、23和一个数据选择器24。第二数据处理子电路，包括逻辑处理电路和第二寄存器。其中，三个第一寄存器21、22、23依次级联，第一个第一寄存器21被配置为接收原始序列，三个第一寄存器21、22、23中的每一个均与数据选择器24相连，数据选择器24被配置为输出第一处理序列。逻辑处理电路25包括异或门，第二寄存器26包括第二D触发器，第二D触发器26的输出端连接异或门25的输入端，异或门25的输出端连接D触发器26的输入端，且异或门25的输出端用作第二数据处理子电路102的输出端。
对于该数据处理电路中第一数据处理子电路101和第二数据处理子电路102中的各个部分工作原理与上述工作原理相同，故在此不再详细描述。
本实施例中，通过第一数据处理子电路基于原始序列生成第一处理序列，且第一处理序列中的任一第一处理数与原始序列中的至少两个原始数据相关，以及第二数据处理子电路基于第一处理序列生成第二处理序列，且第二处理序列中的任一第二处理数与其前一个第二处理数相关，因此通过第一数据处理子电路和第二数据处理子电路生成的第二处理序列比原始序列更加复杂，随机性更大。
图4为本公开实施例提供的另一种数据处理电路的结构示意图，如图4所示，数据处理电路还包括原始序列生成子电路103和输出子电路104。其中，原始序列生成子电路103被配置为随机生成所述原始序列。输出子电路104被配置为将第二处理序列以图像的形式进行输出。
在一些实施例中，输出子电路104包括但不限于电平转换模块(图中未示出)和显示模块(图中未示出)，电平转换模块用于将第二数据处理子电路输出的电压信号转换为数字信号，显示模块响应于电平转换模块输入的数字信号，输出图像数据，图像包括但不限于数字图像或者颜色图像。其中， 数字图像包括但不限于二进制序列、ID等；颜色图像包括但不限于由黑白方格构成的图像。
在一些实施例中，原始序列生成子电路103包括随机数发生器和数字芯片指纹发生器。
在一些实施例中，如图5所示，随机数发生器51包括：逻辑运算单元512、移位寄存器和多个数据选择器513，随机数种子SG的比特位的位数为n+1，移位寄存器包括n+1级D触发器514，n+1级D触发器514的输入端与n+1个数据选择器513的输出端o1一一对应连接，具体地，第1级D触发器514的输入端连接第1个数据选择器513的输出端o1，第2级D触发器的输入端514连接第2个数据选择器513的输出端o1，依次类推，直至第n+1级D触发器514的输入端连接第n+1个数据选择器513的输出端o1。第1个数据选择器513的第一输入端i1连接逻辑运算单元512的输出端，第j个数据选择器513的第一输入端i1连接第j-1级D触发器514的输出端，其中，j为整数，且1＜j≤n+1。随机数种子SG的n+1位比特位的值分别输入到n+1个数据选择器512的第二输入端i2，逻辑运算单元512的两个输入端分别连接后两级D触发器514的输出端。在触发随机数发生器51生成随机数时，控制每个数据选择器513的第二输入端i2与输出端o1导通，从而使得随机数种子SG的n+1位数据分别输入n+1级D触发器514的输入端，之后，控制每个数据选择器513的第一输入端i1与输出端o1导通。n+1级D触发器514每次输出的二进制序列中的各位分别记作prbs[0]、prbs[1]……prbs[n]，prbs[n-1]和prbs[n]分别输入至逻辑运算单元512的两个输入端。
例如，随机数发生器51经过多次右移生成的多个二进制序列依次排列，组成所述随机数序列，第一个二进制序列中的第一位prbs[0]作为随机数序列的第一位，最后一个二进制序列的最后一位prbs[n]作为随机数序列的最后一位。
例如，随机数种子为01100010，随机数发生器51进行第一次右移操作后生成的二进制序列为：10110001；进行第二次右移操作生成的二进制序列为：11011000；进行第三次右移操作生成的二进制序列为：01101100；进行第四次右移操作生成的二进制序列为：00110110，以此类推。随机数序列由四个二进制序列按照生成顺序依次排列后组成，即，随机数序列为10110001110110000110110000110110。
图6示出了根据本公开的一些实施例的，随机数发生器51生成的原始序列的图像化效果示意图，每个像素点对应一个随机数，每个像素点的灰度由相应的随机数的值确定，随机数为0时，像素点呈黑色，随机数为1时，像素点呈白色。图7示出了根据图6中原始序列经过数据处理电路处理后的序列的图像化效果示意图，可以看出处理后的序列无论从复杂度还是随机度上都有较高的提升。
图8为本公开实施例提供的一种数据处理方法的流程图，如图8所示，一种数据处理方法，其应用于上述的数据处理电路，本方法包括：
S101、第一数据处理子电路接收原始序列生成第一处理序列，其中，所述第一处理序列中每一第一处理数由所述原始数据中的至少两个原始数据计算得到。
在本实施例中，第一数据处理子电路101接收原始序列生成第一处理序列。具体的，原始序列为待加密的数据序列，原始序列中含有多个原始数据，第一处理序列中含有多个第一处理数。第一数据处理子电路101用于接收含有多个原始数据的原始序列，通过至少两个原始数据计算得到任一第一处理数，进而得到第一处理序列，并输出到第二数据处理子电路102。
S102、第二数据处理子电路接收所述第一处理序列生成第二处理序列，其中，所述第二处理序列中的第n个第二处理数由所述第n个第一处理数以及第n-1个第二处理数计算得到；n≥1且n为正整数。
在本实施例中，第二数据处理子电路102被配置为接收第一处理序列生成第二处理序列；具体的，第二处理序列为加密后的数据序列，第二处理序列含有多个第二处理数。第二数据处理子电路102基于获取的第一处理序列，通过第n个第一处理数以及第n-1个第二处理数计算得到第n个第二处理数，进而得到第二处理序列。
在本实施例中，通过第一数据处理子电路基于原始序列生成第一处理序列，以及第二数据处理子电路基于第一处理序列生成第二处理序列，使生成的第二处理序列比原始序列更加复杂，随机性更大。
本公开实施例还提供一种电子设备，该电子设备包括本公开实施例中提供的上述数据处理电路。
本公开实施例中的电子设备可以为通信设备中的芯片。本公开实施例提供的数据处理电路的各部分均采用数字电路，从而可以轻松地集成在各种芯片中。
本公开实施例中的数据处理电路生成的序列具有较高的复杂度和随机性，从而提高了电子设备在通信中的安全性以及可靠性。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (13)

  1. 一种数据处理电路，其包括第一数据处理子电路和第二数据处理子电路；其中，
    所述第一数据处理子电路的输出端与所述第二数据处理子电路的输入端相连接；
    所述第一数据处理子电路被配置为接收原始序列生成第一处理序列；其中，所述第一处理序列中任一第一处理数由所述原始数据中的至少两个原始数据计算得到；
    所述第二数据处理子电路被配置为接收所述第一处理序列生成第二处理序列；其中，所述第二处理序列中的第n个第二处理数由所述第n个第一处理数以及第n-1个第二处理数计算得到；n≥2且n为正整数。
  2. 根据权利要求1所述的数据处理电路，其中，
    所述第一数据处理子电路包括第一寄存器和数据选择器，所述第一寄存器与所述数据选择器连接；
    所述第一寄存器被配置为接收所述原始数据；
    所述数据选择器被配置为接收所述第一寄存器存储的所述原始数据生成所述第一处理序列。
  3. 根据权利要求2所述的数据处理电路，其中，所述第一数据处理子电路包括三个第一寄存器和一个数据选择器；其中，所述三个第一寄存器依次级联；第一个第一寄存器被配置为接收所述原始序列，所述三个第一寄存器中的每一个均与所述数据选择器相连，所述数据选择器被配置为输出所述第一处理序列。
  4. 根据权利要求3所述的数据处理电路，其中，
    所述第一数据处理子电路被配置为实现第一预设算法，以基于原始序列生成第一处理序列；所述第一预设算法包括：
    Figure PCTCN2020124032-appb-100001
    fa(n)为所述第一处理数，s n是原始序列的第n个原始数据，s n+1是原始序列的第n+1个原始数据，s n+2是原始序列的第n+2个原始数据。
  5. 根据权利要求3所述的数据处理电路，其中，所述第一寄存器包括第一D触发器。
  6. 根据权利要求1-4中任一项所述的数据处理电路，其中，所述第二数据处理子电路，包括逻辑处理电路和第二寄存器；
    其中，所述逻辑处理电路的输入端与所述第一数据处理子电路的输出端相连接，所述逻辑处理电路的输出端和所述第二寄存器的输入端相连接，所述逻辑处理电路的输出端用作所述第二处理子电路的输出端；
    所述逻辑处理电路通过接收所述第一数据处理子电路产生的所述第一处理序列中的第n个第一处理数，以及所述第二寄存器中存储的所述第二处理序列中的第n-1个第二处理数进行逻辑运算，得到所述第二处理序列中的第n个第二处理数。
  7. 根据权利要求6所述的数据处理电路，其中，所述逻辑处理电路包括异或门，所述第二寄存器包括第二D触发器，其中，所述第二D触发器的输出端连接所述异或门的输入端，所述异或门的输出端连接所述第二D触发器的输入端，且异或门的输出端用作所述第二处理子电路的输出端。
  8. 根据权利要求1-4中任一项所述的数据处理电路，其中，还包括原始序列生成子电路，被配置为随机生成所述原始序列。
  9. 根据权利要求8所述的数据处理电路，其中，所述原始序列生成子电路包括随机数发生器或者数字芯片指纹发生器。
  10. 根据权利要求1-4中任一项所述的数据处理电路，其中，还包括输出子电路，被配置为将所述第二处理序列以图像的形式进行输出。
  11. 根据权利要求10所述的数据处理电路，其中，所述图像包括数字图像或者颜色图像。
  12. 一种数据处理方法，其应用于权利要求1-11中任一项所述的数据处理电路中，所述方法包括：
    所述第一数据处理子电路接收原始序列生成第一处理序列；其中，所述第一处理序列中任一第一处理数由所述原始数据中的至少两个原始数据计算得到；
    所述第二数据处理子电路接收所述第一处理序列生成第二处理序列；其中，所述第二处理序列中的第n个第二处理数由所述第n个第一处理数以及第n-1个第二处理数计算得到；n≥2且n为正整数。
  13. 一种电子设备，其包括权利要求1-11中任一项所述的数据处理电路。
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