WO2022080685A1 - 디스플레이 장치 및 그 제어 방법 - Google Patents

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WO2022080685A1
WO2022080685A1 PCT/KR2021/012611 KR2021012611W WO2022080685A1 WO 2022080685 A1 WO2022080685 A1 WO 2022080685A1 KR 2021012611 W KR2021012611 W KR 2021012611W WO 2022080685 A1 WO2022080685 A1 WO 2022080685A1
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gate
gate line
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data
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임성진
김창훈
김혜진
서정필
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삼성전자주식회사
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    • G09G2340/0435—Change or adaptation of the frame rate of the video stream

Definitions

  • the present disclosure relates to a display device and a control method thereof, and more particularly, to a display device capable of displaying an image through high-speed driving and a control method thereof.
  • an image having a high frame rate is provided.
  • Such an image may be continuously reproduced by a display device capable of processing image data at a frequency such as 120 (Hz) or 240 (Hz), that is, capable of high-speed driving.
  • the conventional display device processes image data only according to a preset driving frequency or a frequency lower than the preset driving frequency. There was a problem that it could not operate at the frequency.
  • the present disclosure has been made to solve the above-described problems, and an object of the present disclosure is to provide a display device capable of smoothly reproducing an image having a high frame rate through high-speed driving without interruption, and a method for controlling the same.
  • a display device includes a display panel including a plurality of pixels connected to a plurality of gate lines and a plurality of data lines through a panel driver, a plurality of switching elements, and a gate through the plurality of gate lines.
  • the processor controls the panel driver to sequentially output a gate signal to the plurality of gate lines one by one in order to process image data at a first driving frequency in the first mode, and in the second mode controlling the panel driver to output a gate signal to the plurality of gate lines by at least two or more gate lines to process image data at a second driving frequency higher than the first driving frequency, in the second mode,
  • Each of the gate signals output to the plurality of gate lines by the at least two or more gate lines may have different output timings.
  • the processor may include, while operating in the first mode, the panel driver to apply a data voltage to the plurality of pixels based on output timings of gate signals sequentially output to the plurality of switching devices by one gain line. and to apply a data voltage to the plurality of pixels based on different output timings of each gate signal output to the plurality of switching devices by at least two or more gain lines during operation in the second mode.
  • the panel driver may be controlled.
  • the gate line includes a first gate line and a second gate line
  • the processor transmits a first gate signal through the first gate line to the first gate at a first timing while operating in the first mode.
  • the panel driver is output to a plurality of switching devices connected to a line to charge a first data voltage to the plurality of pixels connected to the first gate line, and a second gate signal is transmitted through the second gate line at a second timing. is outputted to the plurality of switching devices connected to the second gate line to control the panel driver so that a second data voltage is charged to the plurality of pixels connected to the second gate line.
  • the gate line includes a first gate line and a second gate line
  • the processor transmits a first gate signal through the first gate line to the first gate at a first timing while operating in the second mode.
  • the panel driver is output to a plurality of switching devices connected to a line to charge a first data voltage to the plurality of pixels connected to the first gate line, and a second gate signal is transmitted through the second gate line at a second timing. is outputted to the plurality of switching devices connected to the second gate line to control the panel driver so that the first data voltage and the second data voltage are charged to the plurality of pixels connected to the second gate line.
  • the plurality of pixels connected to the second gate line may be charged with the first data voltage for a first time based on the second timing and may be charged with the second data voltage for a second time.
  • the gate line further includes a third gate line, and the processor outputs a third gate signal to a plurality of switching devices connected to the third gate line through the third gate line at a third timing to output the second gate signal.
  • the panel driver may be controlled so that the data voltage is charged to the plurality of pixels connected to the third gate line.
  • the plurality of pixels connected to the second gate line includes a first value in which the plurality of pixels connected to the first gate line are charged by the first data voltage and the plurality of pixels connected to the third gate line are the second values. It may be charged to a third value that is between the second values charged by the data voltage.
  • the processor determines the type of the image data by performing an Automatic Content Recognition (ACR) function, and when the type of the image data is determined as the first type, the second It operates in the first mode to process the image data at the first driving frequency, and when the type of the image data is determined to be the second type, operates in the second mode to process the image data at the second driving frequency.
  • ACR Automatic Content Recognition
  • the processor determines the number of frames per second (fps) of the image data, and operates in the first mode when the number of frames per second of the image data is a first value.
  • the image data may be processed at the second driving frequency by operating in the second mode.
  • the processor converts the image data into second image data having a frame rate per second of a second value, and uses the second driving frequency
  • the second image data may be processed.
  • each of the gate signals output to the plurality of gate lines by the at least two or more gate lines may have different output timings.
  • the applying of the data voltage may include applying a data voltage to the plurality of pixels based on an output timing of a gate signal sequentially output to the plurality of switching devices by one gain line while operating in the first mode. and while operating in the second mode, the data voltage may be applied to the plurality of pixels based on different output timings of each gate signal output to the plurality of switching devices by at least two or more gain lines. there is.
  • the gate line includes a first gate line and a second gate line, and outputting the gate signal may include, while operating in the first mode, a first gate signal through the first gate line at a first timing. is outputted to the plurality of switching devices connected to the first gate line to charge a first data voltage to the plurality of pixels connected to the first gate line, and a second gate signal is applied through the second gate line at a second timing.
  • the second data voltage may be charged to the plurality of pixels connected to the second gate line by outputting the output to the plurality of switching devices connected to the second gate line.
  • the gate line includes a first gate line and a second gate line, and outputting the gate signal may include, while operating in the second mode, a first gate signal through the first gate line at a first timing. is outputted to the plurality of switching devices connected to the first gate line to charge a first data voltage to the plurality of pixels connected to the first gate line, and a second gate signal is applied through the second gate line at a second timing.
  • the first data voltage and the second data voltage may be charged to the plurality of pixels connected to the second gate line by outputting the output to the plurality of switching devices connected to the second gate line.
  • the plurality of pixels connected to the second gate line may be charged with the first data voltage for a first time based on the second timing and may be charged with the second data voltage for a second time.
  • the gate line further includes a third gate line, and the outputting of the gate signal may include transmitting a third gate signal to a plurality of switching devices connected to the third gate line through the third gate line at a third timing. output to charge the second data voltage to a plurality of pixels connected to the third gate line.
  • the plurality of pixels connected to the second gate line includes a first value in which the plurality of pixels connected to the first gate line are charged by the first data voltage and the plurality of pixels connected to the third gate line are the second values. It may be charged to a third value that is between the second values charged by the data voltage.
  • the control method of the display device when the image data is received from the outside, performing an automatic content recognition (ACR, Automatic Content Recognition) function to determine the type of the image data, and the type of the image data is the first type , it operates in the first mode to process the image data at the first driving frequency, and if it is determined that the type of image data is the second type, operates in the second mode to transmit the image data It may further include the step of processing with two driving frequencies.
  • ACR Automatic Content Recognition
  • control method of the display apparatus includes the steps of determining the number of frames per second (fps) of the image data when the image data is received from the outside, and when the number of frames per second of the image data is a first value, the second operating in the first mode and processing the image data at the first driving frequency, and when the number of frames per second of the image data is a second value, operating in the second mode and processing the image data at the second driving frequency may further include.
  • the control method of the display apparatus when first image data having a frame rate per second of a first value is received from the outside, the image data is converted into second image data having a frame rate per second of a second value, and the second image data is received from the outside.
  • the method may further include processing the second image data at two driving frequencies.
  • a display device capable of smoothly reproducing an image having a high frame rate without interruption and a method for controlling the same may be provided.
  • the present disclosure may compensate for resolution degradation that may occur by outputting each gate signal at the same timing by differently controlling the output timing of each gate signal output by at least two or more gate lines.
  • FIG. 1 is a block diagram illustrating a display apparatus according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram for explaining driving of a display device according to an embodiment of the present disclosure.
  • FIG 3 is a view for explaining an embodiment of outputting a gate signal by at least two gate lines according to an embodiment of the present disclosure.
  • FIG. 4 is a view for explaining an embodiment of sequentially outputting a gate signal by one gate line according to an embodiment of the present disclosure.
  • FIG. 5 is a diagram illustrating a configuration of a display device according to an embodiment of the present disclosure.
  • FIG. 6 is a block diagram of a display device according to an embodiment of the present disclosure.
  • FIG. 7 is a detailed block diagram of a display device according to an embodiment of the present disclosure.
  • FIG. 8 is a flowchart illustrating a display control method according to an embodiment of the present disclosure.
  • FIG. 1 is a block diagram illustrating a display device according to an embodiment of the present disclosure
  • FIG. 2 is a diagram illustrating driving of the display device according to an embodiment of the present disclosure.
  • the display apparatus 100 may be various electronic devices having a display, such as a TV, a monitor, a notebook computer, a tablet, a PDA, a smart phone, and the like.
  • the display apparatus 100 may include a display panel 110 , a panel driver 120 , and a processor 130 .
  • the display panel 110 may display various images.
  • the panel of the display 110 may display a pre-stored image as well as an image received from an external device.
  • the external device may be a server, a computer, a notebook computer, a smart phone, etc., various electronic devices capable of transmitting an image to the display device 100 .
  • an image is a concept including at least one of a still image or a moving image
  • the display panel 110 may display various images such as broadcast content and multimedia content.
  • the display panel 110 may display various user interfaces (UIs) and icons.
  • the display panel 110 may display, for example, an image having a high frame rate (HFR) by the panel driver 120 operating at a driving frequency of 120 (Hz) or 240 (Hz).
  • HFR image is an image with a number of frames per second of, for example, 120 frames or more, and may be, for example, a game image or a sports image, but is not necessarily limited thereto.
  • the display panel 110 may be implemented as a liquid crystal display panel (LCD) type display.
  • the display panel 110 may be implemented as a display of various types such as a light emitting diode (LED), organic light emitting diodes (OLED), liquid crystal on silicon (LCoS), digital light processing (DLP), etc.
  • the display panel 110 may include a driving circuit, a backlight unit, etc. that may be implemented in the form of an a-si TFT, a low temperature poly silicon (LTPS) TFT, or an organic TFT (OTFT).
  • a-si TFT a low temperature poly silicon
  • OTFT organic TFT
  • the display panel 110 may be implemented as a touch screen in combination with a touch sensing unit.
  • the display panel 110 may include a plurality of pixels connected to a plurality of gate lines and a plurality of data lines through a plurality of switching elements.
  • the panel driver 120 may display an image through a plurality of pixels included in the display panel 110 .
  • the panel driver 120 includes a gate driver 121 connected to a switching element included in each pixel PX through a plurality of gate lines GL1, GL2, .., GLn, and a plurality of data
  • the data driver 122 may be connected to the switching element included in each pixel PX through the lines DL1, DL2, .., and DLn.
  • the pixel may include a switching element, a pixel electrode connected to the switching element, and a common electrode.
  • the switching element may be, for example, a thin film transistor (TFT).
  • TFT thin film transistor
  • the switching element may be turned on by a gate signal output through the gate line.
  • a plurality of data lines connected to the data driver 122 are electrically connected to a plurality of turned-on switches, and the data driver 122 is a pixel included in each pixel along the plurality of data lines.
  • a data voltage may be applied (or charged) to an electrode (eg, a capacitor).
  • a first terminal of the switching element may be connected to a gate line, and a second terminal may be connected to a data line.
  • the switching device is turned off when the gate low signal is output through the gate line, and in this case, the data voltage charged in the pixel electrode may be maintained for a predetermined time.
  • the gate driver 121 may receive a gate driving control signal from the processor 130 .
  • the gate driving control signal may include a scan start signal including scan start information and a clock control signal for controlling an output time of the gate signal.
  • the gate driver 121 may adjust the output timing of the gate signal according to the scan start signal.
  • the gate signal for example, as a pulse signal, may be sequentially output to the switching element included in each pixel PX through at least one gate line.
  • the switching element may be turned on by a gate signal output through the gate line, and the data line and the pixel electrode may be electrically connected.
  • the gate driver 121 may sequentially output a gate signal one by one gate line. This will be described later with reference to FIG. 4 .
  • the gate driver 121 may output a gate signal by at least two or more gate lines. This will be described later with reference to FIG. 3 .
  • the data driver 122 may receive a data driving control signal and a digital image signal from the processor 130 .
  • the digital image signal may include information on a plurality of grayscale values corresponding to a plurality of pixels positioned in at least one row (or horizontal line) among the plurality of pixels.
  • the data driver 122 may acquire a data voltage (or a grayscale voltage) corresponding to the digital image signal based on information on a plurality of grayscale values included in the digital image signal. In addition, the data driver 122 may apply the data voltage to the plurality of pixel electrodes included in the plurality of pixels through the plurality of data lines.
  • the pixel including the pixel electrode to which the data voltage is applied may be a pixel including the switching element turned on according to the gate signal.
  • the data voltage applied through the plurality of data lines may be applied to the pixel electrode of the pixel including the corresponding switching element through the turned-on switching element.
  • the third terminal of the switching element may be connected to a pixel electrode included in each pixel.
  • the arrangement of liquid crystal molecules included in each pixel may be different according to a difference between the data voltage applied to the pixel electrode and the common voltage applied to the common electrode. Accordingly, the light transmittance of each pixel is changed, and the display panel 110 implements a grayscale according to the change in light transmittance.
  • the processor 130 controls the overall operation of the display apparatus 100 .
  • the processor 130 may control hardware or software components connected to the processor 130 by driving an operating system or an application program, and may perform various data processing and operations.
  • the processor 130 may load and process commands or data received from at least one of the other components into the volatile memory, and store various data in the non-volatile memory.
  • the processor 130 may be, for example, a timing controller, but is not limited thereto.
  • the processor 120 controls the panel driver 120 (eg, the gate driver 121 ) to output a gate signal through a plurality of gate lines, and includes a plurality of switching elements outputting gate signals through a plurality of data lines;
  • the panel driver 120 eg, the data driver 122
  • the panel driver 120 may be controlled to apply a data voltage to a plurality of connected pixels.
  • the processor 130 may generate a digital image signal corresponding to each pixel of the display panel 110 by processing a digital image signal (or image data) received from the outside.
  • the processor 130 generates a gate driving control signal and a data driving control signal based on the horizontal sync signal, the vertical sync signal, and the clock signal received from the outside, and transmits the gate driving control signal to the gate driving unit 121 , a digital image signal and a data driving control signal may be transmitted to the data driver 122 .
  • the gate driving control signal may include a scan start signal including scan start information and a clock control signal for controlling an output time of the gate signal.
  • the gate driver 121 may output at least one gate line or at least two or more gate lines at an appropriate timing according to the scan start signal and the clock control signal.
  • the plurality of switching elements connected to the gate line outputting the gain signal may be turned on.
  • the data driving control signal may include, for example, a horizontal synchronization start signal including information on the start of data transmission and a control signal for controlling application of a data voltage through a plurality of data lines.
  • the data driver 122 may apply the data voltage to the plurality of pixels through the plurality of data lines at appropriate timings according to the horizontal synchronization start signal and the control signal.
  • the pixel to which the data voltage is applied may be a pixel connected to the switching element turned on as the gate signal is output.
  • the processor 130 may process image data received from the outside at a high-speed driving frequency.
  • the processor 130 may process image data at a second frequency higher than a first frequency preset in the display apparatus 100 .
  • the first frequency may be 60 (Hz)
  • the second frequency may be 120 (Hz).
  • the first frequency is 120 (Hz) and the second frequency is 240 (Hz)
  • the first and second frequencies may vary according to embodiments.
  • the processor 130 may control the panel driver 120 to output a gate signal by at least two or more gate lines.
  • the processor 130 may control the panel driver 120 to output gate signals having different output timings by at least two or more gate lines.
  • the panel driver 120 may be the aforementioned gate driver 121 .
  • the processor 130 may control the gate driver 121 to output a gate signal by two gate lines.
  • each gate signal output to the plurality of gate lines by two gate lines may have different output timings as described above.
  • the processor 130 transmits to the gate driver 121 a scan start signal including scan start information and a clock control signal for outputting a gate signal by at least two gate lines to the gate driver 121 , may output gate signals having different timings according to the scan start signal and the clock control signal by two gate lines.
  • the processor 130 is configured to apply the data voltage to the plurality of pixels based on different output timings of the respective gate signals output to the plurality of switching devices by at least two or more gain lines by the panel driver 120 (eg, The data driver 122 may be controlled.
  • the gate driver 121 is connected to the first to eighth gate lines, and the processor 130 applies gate signals having different output timings to two gates.
  • the gate driver 121 may be controlled to output line by line.
  • the processor 130 outputs the first gate signal CKV1 to the plurality of switching devices connected to the first gate line through the first gate line at a first timing so that the first data voltage is connected to the first gate line.
  • the panel driver 120 is controlled to charge the plurality of pixels, and at a second timing, the second gate signal CKV2 is output to the plurality of switching devices connected to the second gate line through the second gate line to output the first data voltage.
  • the panel driver 120 may be controlled so that a part of the 'A' and a part of the second data voltage are charged in the plurality of pixels connected to the second gate line.
  • the processor 130 controls the gate driver 121 to output the gate signal CKV1 to the plurality of switching devices connected to the first gate line through the first gate line at a first timing, and the first timing
  • the gate driver 121 may be controlled to output the gate signal CKV2 to the plurality of switching devices connected to the second gate line through the second gate line at a later second timing.
  • the second timing may be faster than a third timing for outputting the gate signal CKV3 through a third gate line, which will be described later.
  • the plurality of switching elements connected to the first and second gate lines may be turned on by the gate signals CKV1 and CKV2 output through the gate lines.
  • the plurality of switching elements connected to the first gate line may be turned on at a first timing by the gate signal CKV1 output through the first gate line, and accordingly, the pixel electrically connected to the first gate line
  • the electrode may be electrically connected to the data line connected to the data driver 122 at the first timing.
  • the data driver 122 applies the first data voltage to the pixel electrode electrically connected to the first gate line for a predetermined time at the first timing according to the driving control signal, and accordingly, the first data voltage is electrically connected to the first gate line.
  • the pixel electrode may be charged with the first data voltage applied by the data driver 122 .
  • the plurality of switching elements connected to the second gate line may be turned on at the second timing by the gate signal CKV2 output through the second gate line, and accordingly, the pixel electrode electrically connected to the second gate line. may be electrically connected to the data line connected to the data driver 122 for a preset time from the second timing.
  • the data driver 122 applies the first data voltage to the pixel electrode electrically connected to the data line for a preset time from the first timing according to the driving control signal, and the second gate line and the electrical A portion of the first data voltage applied by the data driver 122 may be charged in the pixel electrode connected to .
  • the processor 130 controls the gate driver 121 to output the gate signal CKV3 to the plurality of switching devices connected to the third gate line through the third gate line at the third timing, and at the fourth timing
  • the gate driver 121 may be controlled to output the gate signal CKV4 to the plurality of switching devices connected to the fourth gate line through the fourth gate line.
  • the plurality of switching elements connected to the third and fourth gate lines may be turned on by the gate signals CKV3 and CKV4 output through the gate lines.
  • the plurality of switching devices connected to the third gate line may be turned on at the third timing by the gate signal CKV3 output through the third gate line, and accordingly, the pixels electrically connected to the third gate line
  • the electrode may be electrically connected to the data line connected to the data driver 122 at the third timing.
  • the data driver 122 applies the second data voltage to the pixel electrode electrically connected to the third gate line for a predetermined time at the third timing according to the driving control signal, and accordingly, the data driver 122 is electrically connected to the third gate line.
  • the pixel electrode may be charged with the second data voltage applied by the data driver 122 .
  • the pixel electrode electrically connected to the second gate line may be electrically connected to the data line connected to the data driver 122 for a preset time from the second timing.
  • the pixel electrode electrically connected to the second gate line is electrically connected to the data line supplying the first data voltage for a first time from the second timing, and is electrically connected to the second data for a second time from the third timing. It may be electrically connected to a data line for supplying a voltage.
  • the sum of the first time and the second time may be the above-described preset time. Accordingly, the pixel electrode electrically connected to the second gate line may be charged with the first data voltage for the first time period and may be charged with the second data voltage for the second time period.
  • the plurality of pixels connected to the second gate line may be charged with the first data voltage for a first time based on the second timing and may be charged with the second data voltage for a second time.
  • the plurality of pixels connected to the first gate line have a first value charged by the first data voltage
  • the plurality of pixels connected to the third gate line are charged with the second data voltage. It may be charged with a third value that is between the second values charged by .
  • the second value may be an intermediate value between the first value and the third value, but is not limited thereto.
  • the pixel electrode electrically connected to the fourth gate line may be electrically connected to the data line connected to the data driver 122 for a predetermined time from the fourth timing.
  • the pixel electrode electrically connected to the fourth gate line is electrically connected to the data line supplying the second data voltage for a first time from the fourth timing, and is electrically connected to the third data for the second time from the fifth timing to be described later. It may be electrically connected to a data line for supplying a voltage. Accordingly, the pixel electrode electrically connected to the fourth gate line may be charged by the second data voltage during the first time period and may be charged by the third data voltage during the second time period.
  • the gate driver 121 outputs the gate signal CKV5 to the plurality of switching devices connected to the fifth gate line through the fifth gate line at the fifth timing, and outputs the sixth gate line at the sixth timing.
  • the gate signal CKV6 may be output to the plurality of switching devices connected to the sixth gate line through A portion of the third data voltage and a portion of the fourth data voltage output by the data driver 122 may be charged in the plurality of pixels electrically connected to the sixth gate line.
  • the gate driver 121 outputs the gate signal CKV7 to the plurality of switching devices connected to the seventh gate line through the seventh gate line at the seventh timing, and the gate signal through the eighth gate line at the eighth timing.
  • (CKV6) may be output to the plurality of switching devices connected to the eighth gate line, and accordingly, the fourth data voltage output by the data driver 122 is charged to the plurality of pixels electrically connected to the seventh gate line, , a portion of the fourth data voltage and a portion of the fifth data voltage output by the data driver 122 may be charged in a plurality of pixels electrically connected to the eighth gate line.
  • the arrangement of liquid crystal molecules included in each pixel may be different according to a difference between the data voltage applied to the pixel electrode and the common voltage applied to the common electrode. Accordingly, the light transmittance of each pixel is changed according to the application of the above-described data voltage, and the display panel 110 implements a grayscale according to the change in light transmittance.
  • the present disclosure enables high-speed driving by outputting gate signals by at least two or more gate lines compared to a conventional display device that outputs a gate signal by one gain line, and thus HFR image is not interrupted. Playable.
  • a conventional display device operating at a driving frequency of 60 (Hz)
  • 60 (Hz) is the basic value of the display device.
  • the present disclosure in outputting the gate signal by at least two or more gate lines, by controlling the output timing of the gate signal output to each gate line differently, it is possible to compensate for the resolution degradation. That is, as compared with the case of outputting gate signals by at least two or more gate lines at the same timing, the present disclosure can compensate for resolution degradation through interpolation of image quality between pixel lines.
  • the present disclosure may output a gate signal by three or more gate lines according to the frame rate of image data, the number of frames per second of image data, etc. .
  • the output timing of the gate signal and the output timing of the data voltage shown in FIG. 3 is an example, and the timing at which the gate driver 121 outputs the gate signal and the timing at which the data driver 122 outputs the data voltage are It may be different from FIG. 3 . That is, the timing at which the gate driver 121 outputs the gate signal and the timing at which the data driver 122 outputs the data voltage may be variously set or changed according to an embodiment.
  • the processor 130 may control the gate driver 121 to output the gate signal by one gate line or two or more gate lines according to the mode of the display device.
  • the processor 130 sequentially outputs gate signals one gate line at a time by the panel driver 120 (eg, the gate driver 121 ). control and in the second mode, the panel driver 120 (eg, the gate driver 121 )) can be controlled.
  • the operation of the display apparatus 100 according to the second mode is the same as described with reference to FIG. 3 .
  • the processor 130 may process image data received from the outside as a basic driving frequency.
  • the processor 130 may process image data at a driving frequency preset in the display apparatus 100 .
  • the preset driving frequency may be, for example, 60 (Hz), but is not necessarily limited thereto.
  • the processor 130 may control the panel driver 120 to sequentially output the gate signal one gate line at a time.
  • the panel driver 120 may be the aforementioned gate driver 121 .
  • the processor 130 transmits a scan start signal including scan start information and a clock control signal for controlling the output time of the gate signal by one gate line to the gate driver 121, and the gate driver ( 121) may sequentially output the gate signal one gate line by one by adjusting the output timing of the gate signal by one gate line according to the scan start signal and the clock control signal.
  • the panel driver ( 120) can be controlled.
  • the gate driver 121 is connected to the first to eighth gate lines, and the processor 130 gates each gate line to output a gate signal.
  • the driving unit 121 may be controlled.
  • the gate driver 121 may output the gate signal CKV1 to the plurality of switching devices connected to the first gate line through the first gate line at the first timing.
  • the plurality of switching elements connected to the first gate line may be turned on by a gate signal output through the first gate line. Also, as the switching element is turned on, the pixel electrode included in the pixel may be electrically connected to the data line connected to the data driver 122 .
  • the first data voltage output by the data driver 122 may be applied to the pixel electrode connected to the turned-on switching element through a plurality of data lines.
  • the gate driver 121 may output the gate signal CKV2 to the plurality of switching devices connected to the second gate line through the second gate line at a second timing.
  • the plurality of switching elements connected to the second gate line may be turned on by a gate signal output through the gate line. Also, as the switching element is turned on, the pixel electrode included in the pixel may be electrically connected to the data line connected to the data driver 122 .
  • the second data voltage output by the data driver 122 may be applied to the pixel electrode connected to the turned-on switching element through a plurality of data lines.
  • the processor 130 outputs the first gate signal to the plurality of switching devices connected to the first gate line through the first gate line at a first timing while the processor 130 operates in the first mode, so that the first data voltage is applied to the first
  • the panel driver 120 is controlled so that the plurality of pixels connected to the gate line are charged, and at a second timing, the second gate signal is output to the plurality of switching elements connected to the second gate line through the second gate line to output the second data.
  • the panel driver 120 may be controlled so that a voltage is charged to the plurality of pixels connected to the second gate line.
  • the gate driver 121 outputs the gate signal CKVn to the plurality of switching devices connected to the n-th gate line through the n-th gate line at the n-th timing, and outputs the second output by the data driver 122 .
  • the n data voltage may be applied to the pixel electrode connected to the turned-on switching element through a plurality of data lines.
  • the output timing of the gate signal and the output timing of the data voltage shown in FIG. 4 is an example, and the timing at which the gate driver 121 outputs the gate signal and the timing at which the data driver 122 outputs the data voltage are It may be different from FIG. 4 . That is, the timing at which the gate driver 121 outputs the gate signal and the timing at which the data driver 122 outputs the data voltage may be variously set or changed according to an embodiment.
  • the light transmittance of each pixel is changed according to the application of the above-described first to nth data voltages, and the display panel 110 implements a grayscale according to the change in light transmittance.
  • the mode of the display apparatus 100 may be set according to a user command received through the input unit.
  • the processor 130 when a user command for setting the mode of the display apparatus 100 to the first mode is received through the input unit, the processor 130 operates in the first mode to process image data at a first driving frequency, and display
  • the device 100 may operate in the second mode to process image data at a second driving frequency higher than the first driving frequency.
  • processing with the first driving frequency may be controlling the gate driver 121 to sequentially output the gain signal by one gate line
  • processing with the second driving frequency may include at least two gates.
  • the gate driver 121 may be controlled to output the gain signal line by line at different timings.
  • the input unit may be a keyboard, a mouse, or the like, as well as a touch screen.
  • the input unit is a communication unit, and when a signal corresponding to a user command for setting or changing the mode of the display apparatus 100 is received from an external device through the communication unit, the processor 130 controls the display apparatus 100 based on the user command.
  • the mode may be set to the first mode or the second mode.
  • the processor 130 may display a user interface (UI) for mode setting of the display device on the screen of the display panel 110 .
  • UI user interface
  • the processor 130 may automatically set or change the mode of the display apparatus 100 .
  • the processor 130 may determine the type of image data by performing an Automatic Content Recognition (ACR) function.
  • ACR Automatic Content Recognition
  • the automatic content recognition function is a technology for recognizing image data by extracting image information or sound information of the content.
  • the automatic content recognition function uses image information or sound information extracted from the content to be stored in image information or sound information. It can be a technology for obtaining information about the title, type, etc. of the content compared to the .
  • the display apparatus 100 may store image information or sound information for a plurality of contents.
  • the processor 130 extracts image information or sound information from image data, transmits the extracted image information or sound information to an external device (eg, a server), and provides image information or sound information of image data from the external device.
  • an external device eg, a server
  • Information on the title, type, etc. of the content determined based on the content may be received.
  • the processor 130 operates in the first mode to process the image data at the first driving frequency, and the type of image data is the second type , the image data may be processed at the second driving frequency by operating in the second mode.
  • the first type of image may be a general broadcast image
  • the second type of image may be a game image or a sports image, but is not limited thereto.
  • the processor 130 may set or change the mode of the display apparatus 100 based on frames per second (fps) of image data received from the outside.
  • fps frames per second
  • the processor 130 may determine the number of frames per second (fps) of the image data. For example, the processor 130 may determine the number of frames per second of the image data based on meta information of the image data.
  • the processor 130 operates in the first mode to process the image data at the first driving frequency. If the number of frames per second of the image data is the second value, the processor 130 operates in the second mode. operation to process image data at the second driving frequency.
  • the first value may be 60 (fps) and the second value may be 120 (fps), but is not limited thereto.
  • information on the first and second values may be stored in the display apparatus 100 .
  • the processor 130 may change the number of frames per second (or frame rate) of image data received from the outside and process the image data through high-speed driving.
  • the processor 130 converts the image data into second image data having the frames per second of the second value, and performs a second driving.
  • the second image data may be processed by frequency.
  • the first value may be 60 (fps) and the second value may be 120 (fps), but is not limited thereto.
  • the display apparatus 100 may further include a frame rate converter (FRC) for converting the number of frames per second of image data or a frame rate of image data.
  • FRC frame rate converter
  • the processor 130 converts the number of frames per second of the image data to a second value through FRC, and Image data can be processed at the driving frequency.
  • the gate driver 121 of FIG. 2 may be implemented as a gate driver on array (GOA) as shown in FIG. 5 .
  • the GOA refers to manufacturing a data driving circuit performing the function of the above-described gate driver 121 on a substrate around the pixel, and the GOA is one gate line at a time or at least according to the control of the processor 130 .
  • a gate signal may be output by two or more gate lines.
  • the pixel electrode (left capacitor of reference numeral 10) of the pixel 10 and the data line are electrically connected, and accordingly, a data voltage is applied to the pixel electrode through the data line.
  • the arrangement of the liquid crystal molecules included in the pixel 10 is different according to the difference between the pixel electrode and the common electrode (the right capacitor of reference numeral 10) of the pixel 10, and the light transmittance of the pixel 10 is the liquid crystal It changes according to the arrangement of molecules, and the pixel 10 implements a grayscale according to a change in light transmittance.
  • FIG. 6 is a block diagram illustrating a display apparatus according to an embodiment of the present disclosure.
  • FIG. 2 shows the display panel 110 and the panel driver 120 separately for convenience of explanation, the panel driver 120 may be included in the display panel 110 as shown in FIG. 6 .
  • processor 130 of FIG. 2 may be implemented as one, and may be separately implemented like the image control unit 131 and the driving control unit 132 of FIG. 6 .
  • the image controller 131 may receive image data from the outside and determine a driving frequency for processing the image data. To this end, the image controller 131 may determine the type of image data through the above-described automatic content recognition function, or may determine the frame rate or the number of frames per second of the image data based on meta information of the image data.
  • the image controller 131 determines the driving frequency of the display apparatus 100 based on the type of image data, the frame rate of the image data, or the number of frames per second, and the driving controller 132 to process the image data with the corresponding driving frequency. ) can be controlled.
  • the image controller 131 determines a driving frequency of the display device 100 based on a mode of the display device 100 selected according to a user command, and operates the driving controller 132 to process image data with the corresponding driving frequency. You can also control it.
  • the driving controller 132 may process image data at a basic driving frequency or a high-speed driving frequency under the control of the image controller 131 .
  • the basic driving frequency may be the above-described first driving frequency
  • the high-speed driving frequency may be the above-described second driving frequency.
  • the image processing unit of the driving control unit 132 converts the image data into image data corresponding to the first driving frequency when a control signal and image data for processing image data at the first driving frequency are received from the image control unit 131 . can be processed
  • the signal generating unit of the driving control unit 132 generates image signals corresponding to a plurality of pixels of a horizontal line based on image data corresponding to the first driving frequency to generate an image signal corresponding to a plurality of pixels of a horizontal line to generate an image signal corresponding to the source IC (the above-described data driving unit) of the display panel 110 . can be).
  • the gate timing control unit of the driving control unit 132 transmits a signal for outputting a gate signal by one gate line to the gate unit (the above-mentioned gate driving unit) of the display panel 110 in order to process image data at the first driving frequency. can be).
  • the image processing unit of the driving controller 132 converts the image data to an image corresponding to the second driving frequency. data can be processed.
  • the signal generator of the driving controller 132 may generate image signals corresponding to a plurality of pixels of a horizontal line based on image data corresponding to the second driving frequency and transmit the image signals to the source IC of the display panel 110 .
  • the gate timing controller of the driving controller 132 may transmit a signal for outputting a gate signal by at least two gate lines to the gate unit of the display panel 110 in order to process image data at the second driving frequency.
  • each gate signal may have a different output timing as described above.
  • FIG. 7 is a detailed block diagram illustrating a display device according to an embodiment of the present disclosure.
  • the display apparatus 100 includes a display panel 110 , a panel driver 120 , a storage unit 140 , an input unit 150 , a communication unit 160 , and a microphone ( 170 ), a speaker 180 , a signal processing unit 190 , and a processor 130 .
  • a display panel 110 the display panel 110
  • a panel driver 120 the display panel 110
  • a storage unit 140 the storage unit 140
  • an input unit 150 the input unit 150
  • a communication unit 160 includes a communication unit 160 , and a microphone ( 170 ), a speaker 180 , a signal processing unit 190 , and a processor 130 .
  • the storage unit 140 may store an operating system (OS) for controlling overall operations of the components of the display apparatus 100 and commands or data related to components of the display apparatus 100 .
  • OS operating system
  • the processor 130 may control a plurality of hardware or software components of the display apparatus 100 using various commands or data stored in the storage unit 140 , and use at least one of the other components.
  • the received command or data may be loaded into the volatile memory for processing, and various data may be stored in the non-volatile memory.
  • the input unit 150 may receive various user commands.
  • the processor 130 may execute a function corresponding to a user command input through the input unit 150 .
  • the input unit 150 may receive a user command for setting the mode of the display apparatus 100 .
  • the input unit 150 may receive a user command for performing turn-on, channel change, volume control, etc., and the processor 130 turns on the display device 100 according to the input user command, or You can change the channel, adjust the volume, and the like.
  • the input unit 150 may be implemented as an input panel.
  • the input panel may be implemented as a touch pad or a keypad including various function keys, number keys, special keys, character keys, or the like, or a touch screen method.
  • the communication unit 160 may communicate with an external device to transmit/receive various data.
  • the communication unit 160 may communicate with the electronic device through a local area network (LAN), an Internet network, and a mobile communication network, as well as BT (Bluetooth), BLE (Bluetooth Low Energy) , WI-FI (Wireless Fidelity), Zigbee, it is possible to communicate with the electronic device through various communication methods such as NFC.
  • the communication unit 160 may include various communication modules for performing network communication.
  • the communication unit 160 may include a Bluetooth chip, a Wi-Fi chip, a wireless communication chip, and the like.
  • the communication unit 160 may communicate with an external device to receive image data from the external device.
  • the external device may be a server, a smart phone, a computer, a laptop computer, etc., but is not necessarily limited thereto.
  • the microphone 170 may receive a user's voice.
  • the user's voice may be a voice for executing a specific function of the display apparatus 100 .
  • the processor 130 may analyze the user's voice through a speech to text (STT) algorithm and perform a function corresponding to the user's voice.
  • STT speech to text
  • the processor 130 when a user voice for mode setting of the display apparatus 100 is received through the microphone 170 , the processor 130 operates in the first mode according to the user voice to process image data at a first driving frequency or , may be operated in the second mode to process image data at the second driving frequency.
  • the speaker 180 may output various sounds. For example, a sound corresponding to image data may be output.
  • the signal processing unit 190 performs signal processing on the image data received through the communication unit 160 .
  • the signal processing unit 190 may perform operations such as decoding, scaling, and frame rate conversion of an image constituting the image data to process the image data in a form that can be output by the display apparatus 100 .
  • the signal processing unit 190 may perform signal processing such as decoding on the audio signal to process the audio signal in a form that can be output from the speaker 180 .
  • FIG. 8 is a flowchart illustrating a method of controlling a display apparatus according to an embodiment of the present disclosure.
  • the display apparatus 100 may output a gate signal through a plurality of gate lines ( S810 ).
  • the display apparatus 100 sequentially outputs a gate signal to a plurality of gate lines one by one in order to process image data at the first driving frequency in the first mode, and in the second mode, the second driving signal is output.
  • a gate signal may be output to a plurality of gate lines by at least two or more gate lines.
  • each gate signal output to the plurality of gate lines by at least two or more gate lines may have different output timings.
  • the display apparatus 100 may apply a data voltage to a plurality of pixels connected to a plurality of switching elements to which gate signals are output through a plurality of data lines ( S820 ).
  • the data voltage may be applied to the plurality of pixels based on the timing of sequentially outputting the gate signal to the plurality of switching devices by one gain line. .
  • the data voltage is applied to the plurality of pixels based on different output timings of each gate signal output to the plurality of switching devices by at least two or more gain lines. can do.
  • the mode of the display apparatus 100 may be determined based on a user command received through the input unit, as well as based on the type of image data, the number of frames per second of the image data, or the frame rate of the image data.
  • the display apparatus 100 may convert the number of frames per second of image data and process the image data at a high speed driving frequency.
  • various embodiments of the present invention described above may be performed through an embedded server provided in the display device or a server external to the display device.
  • a non-transitory computer readable medium in which a program for sequentially executing the method of controlling a display device according to the present invention is stored may be provided.
  • the non-transitory readable medium refers to a medium that stores data semi-permanently, rather than a medium that stores data for a short moment, such as a register, cache, memory, and the like, and can be read by a device.
  • a non-transitory readable medium such as a CD, DVD, hard disk, Blu-ray disk, USB, memory card, ROM, and the like.

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Abstract

디스플레이 장치는, 패널 구동부, 복수의 픽셀을 포함하는 디스플레이 패널 및 패널 구동부를 제어하는 프로세서를 포함하고, 프로세서는, 제1 모드에서는 제1 구동 주파수로 영상 데이터를 처리하기 위해, 하나의 게이트 라인씩 순차적으로 복수의 게이트 라인에 게이트 신호를 출력하도록 패널 구동부를 제어하고, 제2 모드에서는 제1 구동 주파수보다 높은 제2 구동 주파수로 영상 데이터를 처리하기 위해, 적어도 두 개 이상의 게이트 라인씩 복수의 게이트 라인에 게이트 신호를 출력하도록 패널 구동부를 제어하며, 제2 모드에서, 적어도 두 개 이상의 게이트 라인씩 복수의 게이트 라인에 출력되는 각각의 게이트 신호는 서로 다른 출력 타이밍을 가질 수 있다.

Description

디스플레이 장치 및 그 제어 방법
본 개시는 디스플레이 장치 및 그 제어 방법에 관한 것으로, 보다 상세하게는 고속 구동을 통해 영상을 표시할 수 있는 디스플레이 장치 및 그 제어 방법에 관한 것이다.
최근 전자 기술의 발전에 따라 하이 프레임 레이트(HFR, High Frame Rate)를 갖는 영상이 제공되고 있다. 이와 같은 영상은 120(Hz) 또는 240(Hz)와 같은 주파수로 영상 데이터를 처리할 수 있는, 즉 고속 구동이 가능한 디스플레이 장치에 의해 끊김 없이 재생될 수 있다.
그런데, 종래의 디스플레이 장치는 미리 설정된 구동 주파수 또는 미리 설정된 구동 주파수보다 낮은 주파수에 따라 영상 데이터를 처리할 뿐이어서, 가령 60(Hz)의 구동 주파수가 설정된 경우이면 디스플레이 장치는 120(Hz) 이상의 구동 주파수로 동작하지 못하는 문제가 있었다.
이는, 높은 프레임 레이트를 갖는(또는, 높은 초당 프레임 수를 갖는) 게임 영상, 스포츠 영상 등의 재생 시 끊김 현상을 발생시키고 사용자는 영상을 원활하게 감상하지 못하는 문제를 야기한다.
본 개시는 상술한 문제점을 해결하기 위해 안출된 것으로써, 본 개시의 목적은 고속 구동을 통해 높은 프레임 레이트의 영상도 끊김 없이 원활하게 재생할 수 있는 디스플레이 장치 및 그 제어 방법을 제공함에 있다.
본 개시의 일 실시 예에 따른 디스플레이 장치는, 패널 구동부, 복수의 스위칭 소자를 통해, 복수의 게이트 라인 및 복수의 데이터 라인과 연결된 복수의 픽셀을 포함하는 디스플레이 패널 및 상기 복수의 게이트 라인을 통해 게이트 신호를 출력하도록 상기 패널 구동부를 제어하고, 상기 복수의 데이터 라인을 통해, 상기 게이트 신호가 출력된 복수의 스위칭 소자와 연결된 복수의 픽셀에 데이터 전압을 인가하도록 상기 패널 구동부를 제어하는 프로세서를 포함하고, 상기 프로세서는, 제1 모드에서는 제1 구동 주파수로 영상 데이터를 처리하기 위해, 하나의 게이트 라인씩 순차적으로 상기 복수의 게이트 라인에 게이트 신호를 출력하도록 상기 패널 구동부를 제어하고, 제2 모드에서는 상기 제1 구동 주파수보다 높은 제2 구동 주파수로 영상 데이터를 처리하기 위해, 적어도 두 개 이상의 게이트 라인씩 상기 복수의 게이트 라인에 게이트 신호를 출력하도록 상기 패널 구동부를 제어하며, 상기 제2 모드에서, 상기 적어도 두 개 이상의 게이트 라인씩 상기 복수의 게이트 라인에 출력되는 각각의 게이트 신호는 서로 다른 출력 타이밍을 가질 수 있다.
상기 프로세서는, 상기 제1 모드로 동작하는 동안, 하나의 게인트 라인씩 순차적으로 상기 복수의 스위칭 소자로 출력되는 게이트 신호의 출력 타이밍에 기초하여 상기 복수의 픽셀에 데이터 전압을 인가하도록 상기 패널 구동부를 제어하고, 상기 제2 모드로 동작하는 동안, 적어도 두 개 이상의 게인트 라인씩 상기 복수의 스위칭 소자로 출력되는 각 게이트 신호의 서로 다른 출력 타이밍에 기초하여 상기 복수의 픽셀에 데이터 전압을 인가하도록 상기 패널 구동부를 제어할 수 있다.
상기 게이트 라인은 제1 게이트 라인 및 제2 게이트 라인을 포함하고, 상기 프로세서는, 상기 제1 모드로 동작하는 동안, 제1 타이밍에 상기 제1 게이트 라인을 통해 제1 게이트 신호를 상기 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압이 상기 제1 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어하고, 제2 타이밍에 상기 제2 게이트 라인을 통해 제2 게이트 신호를 상기 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제2 데이터 전압이 상기 제2 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어할 수 있다.
상기 게이트 라인은 제1 게이트 라인 및 제2 게이트 라인을 포함하고, 상기 프로세서는, 상기 제2 모드로 동작하는 동안, 제1 타이밍에 상기 제1 게이트 라인을 통해 제1 게이트 신호를 상기 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압이 상기 제1 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어하고, 제2 타이밍에 상기 제2 게이트 라인을 통해 제2 게이트 신호를 상기 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압 및 제2 데이터 전압이 상기 제2 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어할 수 있다.
상기 제2 게이트 라인과 연결된 복수의 픽셀은, 상기 제2 타이밍에 기초하여 제1 시간 동안 상기 제1 데이터 전압에 의해 충전되고, 제2 시간 동안 상기 제2 데이터 전압에 의해 충전될 수 있다.
상기 게이트 라인은 제3 게이트 라인을 더 포함하고, 상기 프로세서는, 제3 타이밍에 상기 제3 게이트 라인을 통해 제3 게이트 신호를 상기 제3 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 상기 제2 데이터 전압이 상기 제3 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어할 수 있다.
상기 제2 게이트 라인과 연결된 복수의 픽셀은, 상기 제1 게이트 라인에 연결된 복수의 픽셀이 상기 제1 데이터 전압에 의해 충전되는 제1 값과 상기 제3 게이트 라인에 연결된 복수의 픽셀이 상기 제2 데이터 전압에 의해 충전되는 제2 값의 사이인 제3 값으로 충전될 수 있다.
상기 프로세서는, 외부로부터 영상 데이터가 수신되면, 자동 컨텐츠 인식(ACR, Automatic Content Recognition) 기능을 수행하여 상기 영상 데이터의 타입을 판단하고, 상기 영상 데이터의 타입이 제1 타입으로 판단되면, 상기 제1 모드로 동작하여 상기 영상 데이터를 상기 제1 구동 주파수로 처리하고, 상기 영상 데이터의 타입이 제2 타입으로 판단되면, 상기 제2 모드로 동작하여 상기 영상 데이터를 상기 제2 구동 주파수로 처리할 수 있다.
상기 프로세서는, 외부로부터 영상 데이터가 수신되면, 상기 영상 데이터의 초당 프레임 수 (fps, frames per second)를 판단하고, 상기 영상 데이터의 초당 프레임 수가 제1 값이면, 상기 제1 모드로 동작하여 상기 제1 구동 주파수로 상기 영상 데이터를 처리하고, 상기 영상 데이터의 초당 프레임 수가 제2 값이면, 상기 제2 모드로 동작하여 상기 제2 구동 주파수로 상기 영상 데이터를 처리할 수 있다.
상기 프로세서는, 외부로부터 제1 값의 초당 프레임 수를 갖는 제1 영상 데이터가 수신되면, 상기 영상 데이터를 제2 값의 초당 프레임 수를 갖는 제2 영상 데이터로 변환하고, 상기 제2 구동 주파수로 상기 제2 영상 데이터를 처리할 수 있다.
한편, 본 개시의 일 실시 예에 따른 디스플레이 장치의 제어 방법은, 복수의 게이트 라인을 통해 게이트 신호를 출력하는 단계 및 복수의 데이터 라인을 통해, 상기 게이트 신호가 출력된 복수의 스위칭 소자와 연결된 복수의 픽셀에 데이터 전압을 인가하는 단계를 포함하고, 상기 게이트 신호를 출력하는 단계는, 제1 모드에서는 제1 구동 주파수로 영상 데이터를 처리하기 위해, 하나의 게이트 라인씩 순차적으로 상기 복수의 게이트 라인에 게이트 신호를 출력하고, 제2 모드에서는 상기 제1 구동 주파수보다 높은 제2 구동 주파수로 영상 데이터를 처리하기 위해, 적어도 두 개 이상의 게이트 라인씩 상기 복수의 게이트 라인에 게이트 신호를 출력하며, 상기 제2 모드에서, 상기 적어도 두 개 이상의 게이트 라인씩 상기 복수의 게이트 라인에 출력되는 각각의 게이트 신호는 서로 다른 출력 타이밍을 가질 수 있다.
상기 데이터 전압을 인가하는 단계는, 상기 제1 모드로 동작하는 동안, 하나의 게인트 라인씩 순차적으로 상기 복수의 스위칭 소자로 출력되는 게이트 신호의 출력 타이밍에 기초하여 상기 복수의 픽셀에 데이터 전압을 인가하고, 상기 제2 모드로 동작하는 동안, 적어도 두 개 이상의 게인트 라인씩 상기 복수의 스위칭 소자로 출력되는 각 게이트 신호의 서로 다른 출력 타이밍에 기초하여 상기 복수의 픽셀에 데이터 전압을 인가할 수 있다.
상기 게이트 라인은 제1 게이트 라인 및 제2 게이트 라인을 포함하고, 상기 게이트 신호를 출력하는 단계는, 상기 제1 모드로 동작하는 동안, 제1 타이밍에 상기 제1 게이트 라인을 통해 제1 게이트 신호를 상기 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압을 상기 제1 게이트 라인과 연결된 복수의 픽셀에 충전하고, 제2 타이밍에 상기 제2 게이트 라인을 통해 제2 게이트 신호를 상기 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제2 데이터 전압을 상기 제2 게이트 라인과 연결된 복수의 픽셀에 충전할 수 있다.
상기 게이트 라인은 제1 게이트 라인 및 제2 게이트 라인을 포함하고, 상기 게이트 신호를 출력하는 단계는, 상기 제2 모드로 동작하는 동안, 제1 타이밍에 상기 제1 게이트 라인을 통해 제1 게이트 신호를 상기 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압을 상기 제1 게이트 라인과 연결된 복수의 픽셀에 충전하고, 제2 타이밍에 상기 제2 게이트 라인을 통해 제2 게이트 신호를 상기 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압 및 제2 데이터 전압을 상기 제2 게이트 라인과 연결된 복수의 픽셀에 충전할 수 있다.
상기 제2 게이트 라인과 연결된 복수의 픽셀은, 상기 제2 타이밍에 기초하여 제1 시간 동안 상기 제1 데이터 전압에 의해 충전되고, 제2 시간 동안 상기 제2 데이터 전압에 의해 충전될 수 있다.
상기 게이트 라인은 제3 게이트 라인을 더 포함하고, 상기 게이트 신호를 출력하는 단계는, 제3 타이밍에 상기 제3 게이트 라인을 통해 제3 게이트 신호를 상기 제3 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 상기 제2 데이터 전압을 상기 제3 게이트 라인과 연결된 복수의 픽셀에 충전할 수 있다.
상기 제2 게이트 라인과 연결된 복수의 픽셀은, 상기 제1 게이트 라인에 연결된 복수의 픽셀이 상기 제1 데이터 전압에 의해 충전되는 제1 값과 상기 제3 게이트 라인에 연결된 복수의 픽셀이 상기 제2 데이터 전압에 의해 충전되는 제2 값의 사이인 제3 값으로 충전될 수 있다.
한편, 상기 디스플레이 장치의 제어 방법은 외부로부터 영상 데이터가 수신되면, 자동 컨텐츠 인식(ACR, Automatic Content Recognition) 기능을 수행하여 상기 영상 데이터의 타입을 판단하는 단계 및 상기 영상 데이터의 타입이 제1 타입으로 판단되면, 상기 제1 모드로 동작하여 상기 영상 데이터를 상기 제1 구동 주파수로 처리하고, 상기 영상 데이터의 타입이 제2 타입으로 판단되면, 상기 제2 모드로 동작하여 상기 영상 데이터를 상기 제2 구동 주파수로 처리하는 단계를 더 포함할 수 있다.
또한, 상기 디스플레이 장치의 제어 방법은 외부로부터 영상 데이터가 수신되면, 상기 영상 데이터의 초당 프레임 수 (fps, frames per second)를 판단하는 단계 및 상기 영상 데이터의 초당 프레임 수가 제1 값이면, 상기 제1 모드로 동작하여 상기 제1 구동 주파수로 상기 영상 데이터를 처리하고, 상기 영상 데이터의 초당 프레임 수가 제2 값이면, 상기 제2 모드로 동작하여 상기 제2 구동 주파수로 상기 영상 데이터를 처리하는 단계를 더 포함할 수 있다.
또한, 디스플레이 장치의 제어 방법은 외부로부터 제1 값의 초당 프레임 수를 갖는 제1 영상 데이터가 수신되면, 상기 영상 데이터를 제2 값의 초당 프레임 수를 갖는 제2 영상 데이터로 변환하고, 상기 제2 구동 주파수로 상기 제2 영상 데이터를 처리하는 단계를 더 포함할 수 있다.
이상과 같은 본 개시의 다양한 실시 예에 따르면, 높은 프레임 레이트의 영상도 끊김 없이 원활하게 재생할 수 있는 디스플레이 장치 및 그 제어 방법이 제공될 수 있다.
또한, 본 개시는 적어도 두 개 이상의 게이트 라인씩 출력되는 각 게이트 신호의 출력 타이밍을 상이하게 제어함으로써, 동일 타이밍에 각 게이트 신호를 출력함에 의해 발생할 수 있는 해상도 열화를 보상할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도이다.
도 2는 본 개시의 일 실시 예에 따른 디스플레이 장치의 구동을 설명하기 위한 도면이다.
도 3은 본 개시의 일 실시 예에 따른 적어도 두 개의 게이트 라인씩 게이트 신호를 출력하는 실시 예를 설명하기 위한 도면이다.
도 4는 본 개시의 일 실시 예에 따른 하나의 게이트 라인씩 순차적으로 게이트 신호를 출력하는 실시 예를 설명하기 위한 도면이다.
도 5는 본 개시의 일 실시 예에 따른 디스플레이 장치의 구성을 도시한 도면이다.
도 6은 본 개시의 일 실시 예에 따른 디스플레이 장치의 블록도이다.
도 7은 본 개시의 일 실시 예에 따른 디스플레이 장치의 상세 블록도이다.
도 8은 본 개시의 일 실시 예에 따른 디스플레이 제어 방법을 설명하기 위한 순서도이다.
먼저, 본 명세서 및 청구범위에서 사용되는 용어는 본 개시의 기능을 고려하여 일반적인 용어들을 선택하였다. 하지만, 이러한 용어들은 당 분야에 종사하는 기술자의 의도나 법률적 또는 기술적 해석 및 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 일부 용어는 출원인이 임의로 선정한 용어도 있다. 이러한 용어에 대해서는 본 명세서에서 정의된 의미로 해석될 수 있으며, 구체적인 용어 정의가 없으면 본 명세서의 전반적인 내용 및 당해 기술 분야의 통상적인 기술 상식을 토대로 해석될 수도 있다.
또한, 본 개시를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다.
나아가, 이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 개시의 실시 예를 상세하게 설명하지만, 본 개시가 실시 예들에 의해 제한되거나 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 개시를 상세히 설명한다.
도 1은 본 개시의 일 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도이고, 도 2는 본 개시의 일 실시 예에 따른 디스플레이 장치의 구동을 설명하기 위한 도면이다.
본 개시의 일 실시 예에 따른 디스플레이 장치(100)는 TV, 모니터, 노트북, 태블릿, PDA, 스마트 폰 등과 같이 디스플레이를 구비한 다양한 전자 장치가 될 수 있다.
도 1을 참조하면, 본 개시의 일 실시 예에 따른 디스플레이 장치(100)는 디스플레이 패널(110), 패널 구동부(120) 및 프로세서(130)를 포함할 수 있다.
디스플레이 패널(110)은 다양한 영상을 표시할 수 있다. 일 예로, 디스플레이(110) 패널은 기저장된 영상을 표시할 수 있음은 물론, 외부 장치로부터 수신한 영상을 표시할 수 있다. 여기에서, 외부 장치는 서버, 컴퓨터, 노트북, 스마트 폰 등 영상을 디스플레이 장치(100)로 전송할 수 있다는 다양한 전자 장치가 될 수 있다.
한편, 영상은 정지 영상 또는 동영상 중 적어도 하나를 포함하는 개념으로써, 디스플레이 패널(110)은 방송 컨텐츠, 멀티 미디어 컨텐츠 등과 같은 다양한 영상을 표시할 수 있다. 또한, 디스플레이 패널(110)은 각종 유저 인터페이스(UI) 및 아이콘을 표시할 수도 있다.
특히, 디스플레이 패널(110)은 일 예로, 120(Hz) 또는 240(Hz)의 구동 주파수로 동작하는 패널 구동부(120)에 의해 하이 프레임 레이트(HFR, High Frame Rate)을 갖는 영상을 표시할 수 있다. 여기에서, HFR 영상은 초당 프레임 수가 가령 120 프레임 이상인 영상으로써, 일 예로 게임 영상, 스포츠 영상 등이 될 수 있으나 반드시 이에 한정되는 것은 아니다.
이와 같은, 디스플레이 패널(110)은 LCD(Liquid Crystal Display Panel) 형태의 디스플레이로 구현될 수 있다. 다만 실시 예에 따라, 디스플레이 패널(110)은 LED(light emitting diode), OLED(Organic Light Emitting Diodes), LCoS(Liquid Crystal on Silicon), DLP(Digital Light Processing) 등과 같은 다양한 형태의 디스플레이로 구현될 수 있다. 또한, 디스플레이 패널(110) 내에는 a-si TFT, LTPS(low temperature poly silicon) TFT, OTFT(organic TFT) 등과 같은 형태로 구현될 수 있는 구동 회로, 백라이트 유닛 등도 함께 포함될 수 있다.
또한, 디스플레이 패널(110)은 터치 감지부와 결합되어 터치 스크린으로 구현될 수도 있다.
그리고, 디스플레이 패널(110)은 복수의 스위칭 소자를 통해, 복수의 게이트 라인 및 복수의 데이터 라인과 연결된 복수의 픽셀을 포함할 수 있다.
패널 구동부(120)는 디스플레이 패널(110)에 포함된 복수의 픽셀을 통해 영상을 표시할 수 있다.
도 2를 참조하면, 패널 구동부(120)는 복수의 게이트 라인(GL1, GL2, .., GLn)을 통해 각 픽셀(PX)에 포함된 스위칭 소자와 연결되는 게이트 구동부(121) 및 복수의 데이터 라인(DL1, DL2, .., DLn)을 통해 각 픽셀(PX)에 포함된 스위칭 소자와 연결되는 데이터 구동부(122)를 포함할 수 있다.
여기에서, 픽셀은 스위칭 소자, 스위칭 소자에 연결된 픽셀 전극 및 공통 전극을 포함할 수 있다.
그리고, 스위칭 소자는 일 예로 박막 트랜지스터(Thin Film Transistor, TFT)가 될 수 있다.
스위칭 소자는 게이트 라인을 통해 출력되는 게이트 신호에 의해 턴 온 될 수 있다. 이 경우, 후술하는 바와 같이, 데이터 구동부(122)에 연결된 복수의 데이터 라인은 턴 온 된 복수의 스위치와 전기적으로 연결되고, 데이터 구동부(122)는 복수의 데이터 라인을 따라 각 픽셀에 포함된 픽셀 전극(가령, 커패시터)으로 데이터 전압을 인가(또는, 충전)할 수 있다. 이를 위해, 스위칭 소자의 제1 단자는 게이트 라인과 연결되고, 제2 단자는 데이터 라인과 연결될 수 있다.
한편, 스위칭 소자는 게이트 라인을 통해 게이트 로우 신호가 출력되면 턴 오프되고, 이 경우 픽셀 전극에 충전된 데이터 전압은 일정 시간 동안 유지될 수 있다.
게이트 구동부(121)는 프로세서(130)로부터 게이트 구동 제어 신호를 수신할 수 있다. 여기에서, 게이트 구동 제어 신호는, 스캔 시작에 대한 정보를 포함하는 스캔 개시 신호 및 게이트 신호의 출력 시간을 제어하기 위한 클록 제어 신호를 포함할 수 있다.
그리고, 게이트 구동부(121)는 스캔 개시 신호에 따라 게이트 신호의 출력 타이밍을 조절할 수 있다. 여기에서, 게이트 신호는 일 예로, 펄스 신호로써 적어도 하나의 게이트 라인을 통해 각 픽셀(PX)에 포함된 스위칭 소자로 순차적으로 출력될 수 있다.
이 경우, 스위칭 소자는, 게이트 라인을 통해 출력되는 게이트 신호에 의해 턴 온 되고, 데이터 라인 및 픽셀 전극은 전기적으로 연결될 수 있다.
본 개시의 일 실시 예에 의하면, 디스플레이 장치(100)가 제1 모드로 동작하는 동안, 게이트 구동부(121)는 하나의 게이트 라인씩 순차적으로 게이트 신호를 출력할 수 있다. 이는 도 4를 참조하여 후술한다.
그리고, 디스플레이 장치(100)가 제2 모드로 동작하는 동안 게이트 구동부(121)는 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력할 수 있다. 이는 도 3을 참조하여 후술한다.
데이터 구동부(122)는 프로세서(130)로부터 데이터 구동 제어 신호 및 디지털 영상 신호를 수신할 수 있다. 여기에서, 디지털 영상 신호는 복수의 픽셀 중 적어도 하나의 행(또는, 수평 라인)에 위치하는 복수의 픽셀에 대응되는 복수의 계조 값에 대한 정보를 포함할 수 있다.
그리고, 데이터 구동부(122)는 디지털 영상 신호에 포함된 복수의 계조 값에 대한 정보에 기초하여, 디지털 영상 신호에 대응되는 데이터 전압(또는, 계조 전압)을 획득할 수 있다. 그리고 데이터 구동부(122)는 데이터 전압을 복수의 데이터 라인을 통해 복수의 픽셀에 포함된 복수의 픽셀 전극에 인가할 수 있다.
여기에서, 데이터 전압이 인가되는 픽셀 전극을 포함하는 픽셀은, 게이트 신호에 따라 턴 온 된 스위칭 소자를 포함하는 픽셀이 될 수 있다.
복수의 데이터 라인을 통해 인가된 데이터 전압은 턴 온된 스위칭 소자를 통해 해당 스위칭 소자를 포함하는 픽셀의 픽셀 전극에 인가될 수 있다. 이를 위해, 스위칭 소자의 제3 단자는 각 픽셀에 포함된 픽셀 전극에 연결될 수 있다.
한편, 픽셀 전극에 인가된 데이터 전압과 공통 전극에 인가된 공통 전압의 차이에 따라 각 픽셀에 포함된 액정 분자들은 그 배열을 달리할 수 있다. 이에 따라, 각 픽셀의 광 투과율은 변화되고, 디스플레이 패널(110)은 광 투과율 변화에 따른 계조를 구현하게 된다.
프로세서(130)는 디스플레이 장치(100)의 전반적인 동작을 제어한다. 프로세서(130)는 운영 체제 또는 응용 프로그램을 구동하여 프로세서(130)에 연결된 하드웨어 또는 소프트웨어 구성요소들을 제어할 수 있고, 각종 데이터 처리 및 연산을 수행할 수 있다. 또한, 프로세서(130)는 다른 구성요소들 중 적어도 하나로부터 수신된 명령 또는 데이터를 휘발성 메모리에 로드하여 처리하고, 다양한 데이터를 비휘발성 메모리에 저장할 수 있다. 프로세서(130)는 일 예로 타이밍 컨트롤러가 될 수 있으나 반드시 이에 한정되는 것은 아니다.
프로세서(120는 복수의 게이트 라인을 통해 게이트 신호를 출력하도록 패널 구동부(120)(가령, 게이트 구동부(121))를 제어하고, 복수의 데이터 라인을 통해, 게이트 신호가 출력된 복수의 스위칭 소자와 연결된 복수의 픽셀에 데이터 전압을 인가하도록 패널 구동부(120)(가령, 데이터 구동부(122))를 제어할 수 있다.
구체적으로, 프로세서(130)는 외부로부터 수신한 디지털 영상 신호(또는, 영상 데이터)를 처리하여 디스플레이 패널(110)의 각 픽셀에 대응되는 디지털 영상 신호를 생성할 수 있다. 그리고, 프로세서(130)는 외부로부터 수신한 수평 동기 신호, 수직 동기 신호 및 클럭 신호에 기초하여 게이트 구동 제어 신호 및 데이터 구동 제어 신호를 생성하고, 게이트 구동 제어 신호를 게이트 구동부(121)로 전송하고, 디지털 영상 신호 및 데이터 구동 제어 신호를 데이터 구동부(122)로 전송할 수 있다.
여기에서, 게이트 구동 제어 신호는, 스캔 시작에 대한 정보를 포함하는 스캔 개시 신호 및 게이트 신호의 출력 시간을 제어하는 클록 제어 신호를 포함할 수 있다. 게이트 구동부(121)는 스캔 개시 신호 및 클록 제어 신호에 따라 적절한 타이밍에 게이트 신호를 적어도 하나의 게이트 라인씩 또는 적어도 두 개 이상의 게이트 라인씩 출력할 수 있다.
이 경우, 게인트 신호를 출력하는 게이트 라인과 연결된 복수의 스위칭 소자는 턴 온 될 수 있다.
데이터 구동 제어 신호는 일 예로, 데이터의 전송 시작에 대한 정보를 포함하는 수평 동기 시작 신호 및 복수의 데이터 라인을 통한 데이터 전압의 인가를 제어하는 제어 신호를 포함할 수 있다.
데이터 구동부(122)는 수평 동기 시작 신호 및 제어 신호에 따라 적절한 타이밍에 복수의 데이터 라인을 통해 데이터 전압을 복수의 픽셀로 인가할 수 있다. 여기에서, 데이터 전압이 인가되는 픽셀은 게이트 신호가 출력됨에 따라 턴 온된 스위칭 소자와 연결된 픽셀이 될 수 있다.
프로세서(130)는 외부로부터 수신된 영상 데이터를 고속 구동 주파수로 처리할 수 있다.
구체적으로, 프로세서(130)는 디스플레이 장치(100)에 기설정된 제1 주파수보다 높은 제2 주파수로 영상 데이터를 처리할 수 있다. 여기에서, 제1 주파수는 60(Hz)이고, 제2 주파수는 120(Hz)가 될 수 있다. 다만, 이는 일 실시 예로써, 제1 주파수는 120(Hz)이고, 제2 주파수는 240(Hz)가 되는 등 제1 및 제2 주파수는 실시 예에 따라 다양할 수 있다.
이를 위해, 프로세서(130)는 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력하도록 패널 구동부(120)를 제어할 수 있다. 특히, 프로세서(130)는 상이한 출력 타이밍을 갖는 게이트 신호를 적어도 두 개 이상의 게이트 라인씩 출력하도록 패널 구동부(120)를 제어할 수 있다. 여기에서, 패널 구동부(120)는 상술한 게이트 구동부(121)가 될 수 있다.
일 예로, 프로세서(130)는 두 개의 게이트 라인씩 게이트 신호를 출력하도록 게이트 구동부(121)를 제어할 수 있다. 여기에서, 두 개의 게이트 라인씩 복수의 게이트 라인에 출력되는 각각의 게이트 신호는 상술한 바와 같이 서로 다른 출력 타이밍을 가질 수 있다.
구체적으로, 프로세서(130)는 스캔 시작에 대한 정보를 포함하는 스캔 개시 신호 및 적어도 두 개의 게이트 라인씩 게이트 신호를 출력하기 위한 클록 제어 신호를 게이트 구동부(121)로 전송하고, 게이트 구동부(121)는 스캔 개시 신호 및 클록 제어 신호에 따라 상이한 타이밍을 갖는 게이트 신호를 두 개의 게이트 라인씩 출력할 수 있다.
그리고, 프로세서(130)는 적어도 두 개 이상의 게인트 라인씩 복수의 스위칭 소자로 출력되는 각 게이트 신호의 서로 다른 출력 타이밍에 기초하여 복수의 픽셀에 데이터 전압을 인가하도록 패널 구동부(120)(가령, 데이터 구동부(122))를 제어할 수 있다.
일 예로, 도 3을 참조하면, 본 개시의 일 실시 예에 따른 게이트 구동부(121)는 제1 내지 제8 게이트 라인과 연결되고, 프로세서(130)는 상이한 출력 타이밍을 갖는 게이트 신호를 두 개의 게이트 라인씩 출력하도록 게이트 구동부(121)를 제어할 수 있다.
구체적으로, 프로세서(130)는 제1 타이밍에 제1 게이트 라인을 통해 제1 게이트 신호(CKV1)를 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압이 제1 게이트 라인과 연결된 복수의 픽셀에 충전되도록 패널 구동부(120)를 제어하고, 제2 타이밍에 제2 게이트 라인을 통해 제2 게이트 신호(CKV2)를 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압의 일부 및 제2 데이터 전압의 일부가 제2 게이트 라인과 연결된 복수의 픽셀에 충전되도록 패널 구동부(120)를 제어할 수 있다.
보다 구체적으로, 프로세서(130)는 제1 타이밍에 제1 게이트 라인을 통해 게이트 신호(CKV1)를 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하도록 게이트 구동부(121)를 제어하고, 제1 타이밍보다 늦은 제2 타이밍에 제2 게이트 라인을 통해 게이트 신호(CKV2)를 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하도록 게이트 구동부(121)를 제어할 수 있다. 여기에서, 제2 타이밍은 후술할 제3 게이트 라인을 통해 게이트 신호(CKV3)를 출력하는 제3 타이밍보다는 빠른 타이밍이 될 수 있다.
이 경우, 제1 및 제2 게이트 라인과 연결된 복수의 스위칭 소자는, 게이트 라인을 통해 출력되는 게이트 신호(CKV1, CKV2)에 의해 턴 온 될 수 있다. 구체적으로, 제1 게이트 라인과 연결된 복수의 스위칭 소자는 제1 게이트 라인을 통해 출력된 게이트 신호(CKV1)에 의해 제1 타이밍에 턴 온 될 수 있고, 이에 따라 제1 게이트 라인과 전기적으로 연결된 픽셀 전극은 제1 타이밍에 데이터 구동부(122)와 연결된 데이터 라인과 전기적으로 연결될 수 있다. 그리고, 데이터 구동부(122)는 구동 제어 신호에 따라 제1 타이밍에 기설정된 시간 동안 제1 데이터 전압을 제1 게이트 라인과 전기적으로 연결된 픽셀 전극에 인가하고, 이에 따라 제1 게이트 라인과 전기적으로 연결된 픽셀 전극은, 데이터 구동부(122)에 의해 인가되는 제1 데이터 전압으로 충전될 수 있다.
그리고, 제2 게이트 라인과 연결된 복수의 스위칭 소자는 제2 게이트 라인을 통해 출력된 게이트 신호(CKV2)에 의해 제2 타이밍에 턴 온 될 수 있고, 이에 따라 제2 게이트 라인과 전기적으로 연결된 픽셀 전극은 제2 타이밍으로부터 기설정된 시간 동안 데이터 구동부(122)와 연결된 데이터 라인과 전기적으로 연결될 수 있다.
그리고, 데이터 구동부(122)는 상술한 바와 같이, 구동 제어 신호에 따라 제1 타이밍으로부터 기설정된 시간 동안 데이터 라인과 전기적으로 연결된 픽셀 전극에 제1 데이터 전압을 인가하는 바, 제2 게이트 라인과 전기적으로 연결된 픽셀 전극에는, 데이터 구동부(122)에 의해 인가되는 제1 데이터 전압의 일부가 충전될 수 있다.
이후, 프로세서(130)는 제3 타이밍에 제3 게이트 라인을 통해 게이트 신호(CKV3)를 제3 게이트 라인에 연결된 복수의 스위칭 소자로 출력하도록 게이트 구동부(121)를 제어하고, 제4 타이밍에 제4 게이트 라인을 통해 게이트 신호(CKV4)를 제4 게이트 라인에 연결된 복수의 스위칭 소자로 출력하도록 게이트 구동부(121)를 제어할 수 있다.
여기에서, 제3 및 제4 게이트 라인과 연결된 복수의 스위칭 소자는 게이트 라인을 통해 출력되는 게이트 신호(CKV3, CKV4)에 의해 턴 온 될 수 있다.
구체적으로, 제3 게이트 라인과 연결된 복수의 스위칭 소자는 제3 게이트 라인을 통해 출력된 게이트 신호(CKV3)에 의해 제3 타이밍에 턴 온 될 수 있고, 이에 따라 제3 게이트 라인과 전기적으로 연결된 픽셀 전극은 제3 타이밍에 데이터 구동부(122)와 연결된 데이터 라인과 전기적으로 연결될 수 있다. 그리고, 데이터 구동부(122)는 구동 제어 신호에 따라 제3 타이밍에 기설정된 시간 동안 제2 데이터 전압을 제3 게이트 라인과 전기적으로 연결된 픽셀 전극에 인가하고, 이에 따라 제3 게이트 라인과 전기적으로 연결된 픽셀 전극은, 데이터 구동부(122)에 의해 인가되는 제2 데이터 전압으로 충전될 수 있다.
한편, 상술한 바와 같이, 제2 게이트 라인과 전기적으로 연결된 픽셀 전극은 제2 타이밍으로부터 기설정된 시간 동안 데이터 구동부(122)와 연결된 데이터 라인과 전기적으로 연결될 수 있다. 일 예로, 제2 게이트 라인과 전기적으로 연결된 픽셀 전극은 제2 타이밍으로부터 제1 시간 동안은 제1 데이터 전압을 공급하는 데이터 라인과 전기적으로 연결되고, 제3 타이밍으로부터 제2 시간 동안은 제2 데이터 전압을 공급하는 데이터 라인과 전기적으로 연결될 수 있다. 여기에서, 제1 시간과 제2 시간을 합산한 시간은 상술한 기설정된 시간이 될 수 있다. 이에 따라, 제2 게이트 라인과 전기적으로 연결된 픽셀 전극은 제1 시간 동안 제1 데이터 전압에 의해 충전되고, 제2 시간 동안 제2 데이터 전압에 의해 충전될 수 있다.
즉, 제2 게이트 라인과 연결된 복수의 픽셀은, 상술한 제2 타이밍에 기초하여 제1 시간 동안 제1 데이터 전압에 의해 충전되고, 제2 시간 동안 제2 데이터 전압에 의해 충전될 수 있다.
이에 따라, 제2 게이트 라인과 연결된 복수의 픽셀은, 제1 게이트 라인에 연결된 복수의 픽셀이 제1 데이터 전압에 의해 충전되는 제1 값과 제3 게이트 라인에 연결된 복수의 픽셀이 제2 데이터 전압에 의해 충전되는 제2 값의 사이인 제3 값으로 충전될 수 있다. 여기에서, 제2 값은 제1 값과 제3 값의 중간 값이 될 수 있으나, 반드시 이에 한정되는 것은 아니다.
이와 유사하게, 제4 게이트 라인과 전기적으로 연결된 픽셀 전극은 제4 타이밍으로부터 기설정된 시간 동안 데이터 구동부(122)와 연결된 데이터 라인과 전기적으로 연결될 수 있다. 일 예로, 제4 게이트 라인과 전기적으로 연결된 픽셀 전극은 제4 타이밍으로부터 제1 시간 동안 제2 데이터 전압을 공급하는 데이터 라인과 전기적으로 연결되고, 후술할 제5 타이밍으로부터 제2 시간 동안 제3 데이터 전압을 공급하는 데이터 라인과 전기적으로 연결될 수 있다. 이에 따라, 제4 게이트 라인과 전기적으로 연결된 픽셀 전극은 제1 시간 동안 제2 데이터 전압에 의해 충전되고, 제2 시간 동안 제3 데이터 전압에 의해 충전될 수 있다.
이와 같은 방식으로, 게이트 구동부(121)는 제5 타이밍에 제5 게이트 라인을 통해 게이트 신호(CKV5)를 제5 게이트 라인에 연결된 복수의 스위칭 소자로 출력하고, 제6 타이밍에 제6 게이트 라인을 통해 게이트 신호(CKV6)를 제6 게이트 라인에 연결된 복수의 스위칭 소자로 출력할 수 있고, 이에 따라 데이터 구동부(122)에 의해 출력된 제3 데이터 전압은 제5 게이트 라인과 전기적으로 연결된 복수의 픽셀에 충전되고, 데이터 구동부(122)에 의해 출력된 제3 데이터 전압의 일부 및 제4 데이터 전압의 일부는 제6 게이트 라인과 전기적으로 연결된 복수의 픽셀에 충전될 수 있다.
그리고, 게이트 구동부(121)는 제7 타이밍에 제7 게이트 라인을 통해 게이트 신호(CKV7)를 제7 게이트 라인에 연결된 복수의 스위칭 소자로 출력하고, 제8 타이밍에 제8 게이트 라인을 통해 게이트 신호(CKV6)를 제8 게이트 라인에 연결된 복수의 스위칭 소자로 출력할 수 있고, 이에 따라 데이터 구동부(122)에 의해 출력된 제4 데이터 전압은 제7 게이트 라인과 전기적으로 연결된 복수의 픽셀에 충전되고, 데이터 구동부(122)에 의해 출력된 제4 데이터 전압의 일부 및 제5 데이터 전압의 일부는 제8 게이트 라인과 전기적으로 연결된 복수의 픽셀에 충전될 수 있다.
한편, 픽셀 전극에 인가된 데이터 전압과 공통 전극에 인가된 공통 전압의 차이에 따라 각 픽셀에 포함된 액정 분자들은 그 배열을 달리할 수 있다. 이에 따라, 상술한 데이터 전압의 인가에 따라 각 픽셀의 광 투과율은 변화되고, 디스플레이 패널(110)은 광 투과율 변화에 따른 계조를 구현하게 된다.
이와 같이, 본 개시는 종래 하나의 게인트 라인씩 게이트 신호를 출력하는 디스플레이 장치와 비교하였을 때, 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력함으로써 고속 구동이 가능하고, 이에 따라 HFR 영상을 끊김 없이 재생 가능하다. 가령, 종래 60(Hz)의 구동 주파수로 동작하는 디스플레이 장치의 경우 120(Hz)의 구동 주파수가 필요한 영상 데이터를 원활하게 재생하지 못하는 문제가 있었으나, 본 개시는 60(Hz)가 디스플레이 장치의 기본 구동 주파수로 설정된 경우에도, 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력함으로써 120(Hz) 이상의 구동 주파수로 동작 가능하고, 이에 따라 120(Hz)의 구동 주파수가 필요한 HFR 영상 등도 끊김 없이 재생 가능하다.
또한, 본 개시는 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력함에 있어서, 각 게이트 라인에 출력되는 게이트 신호의 출력 타이밍을 다르게 제어함으로써, 해상도 열화에 대한 보상을 수행할 수 있다. 즉, 동일한 타이밍에 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력하는 경우와 비교하였을 때, 본 개시는 픽셀 라인간의 화질 보간을 통해 해상도의 열화를 보상할 수 있다.
한편, 이상에서는 두 개의 게이트 라인씩 게이트 신호를 출력하는 실시 예를 설명하였으나, 영상 데이터의 프레임 레이트, 영상 데이터의 초당 프레임 수 등에 따라 본 개시는 세 개 이상의 게이트 라인씩 게이트 신호를 출력할 수도 있다.
또한, 도 3에 도시한 게이트 신호의 출력 타이밍 및 데이터 전압의 출력 타이밍은 일 실시 예로써, 게이트 구동부(121)가 게이트 신호를 출력하는 타이밍 및 데이터 구동부(122)가 데이터 전압을 출력하는 타이밍은 도 3과 상이할 수 있다. 즉, 게이트 구동부(121)가 게이트 신호를 출력하는 타이밍 및 데이터 구동부(122)가 데이터 전압을 출력하는 타이밍은 실시 예에 따라 다양하게 설정 또는 변경될 수 있다.
한편, 프로세서(130)는 디스플레이 장치의 모드에 따라 하나의 게이트 라인씩 또는, 두 개 이상의 게이트 라인씩 게이트 신호를 출력하도록 게이트 구동부(121)를 제어할 수도 있다.
구체적으로, 프로세서(130)는 제1 모드에서는 제1 구동 주파수로 영상 데이터를 처리하기 위해, 하나의 게이트 라인씩 순차적으로 게이트 신호를 출력하도록 패널 구동부(120)(가령, 게이트 구동부(121))를 제어하고, 제2 모드에서는 제1 구동 주파수보다 높은 제2 구동 주파수로 영상 데이터를 처리하기 위해, 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력하도록 패널 구동부(120)(가령, 게이트 구동부(121))를 제어할 수 있다.
여기에서, 제2 모드에 따른 디스플레이 장치(100)의 동작은 도 3에서 설명한 바와 같다.
이하에서는, 제1 모드에 따른 디스플레이 장치(100)의 동작을 도 4를 참조하여 설명한다.
프로세서(130)는 외부로부터 수신된 영상 데이터를 기본 구동 주파수로 처리할 수 있다.
구체적으로, 프로세서(130)는 디스플레이 장치(100)에 기설정된 구동 주파수로 영상 데이터를 처리할 수 있다. 여기에서, 기설정된 구동 주파수는 일 예로 60(Hz)가 될 수 있으나 반드시 이에 한정되는 것은 아니다.
이를 위해, 프로세서(130)는 하나의 게이트 라인씩 순차적으로 게이트 신호를 출력하도록 패널 구동부(120)를 제어할 수 있다. 여기에서, 패널 구동부(120)는 상술한 게이트 구동부(121)가 될 수 있다.
구체적으로, 프로세서(130)는 스캔 시작에 대한 정보를 포함하는 스캔 개시 신호 및 하나의 게이트 라인씩 게이트 신호의 출력 시간을 제어하기 위한 클록 제어 신호를 게이트 구동부(121)로 전송하고, 게이트 구동부(121)는 스캔 개시 신호 및 클록 제어 신호에 따라 하나의 게이트 라인씩 게이트 신호의 출력 타이밍을 조절하여, 게이트 신호를 하나의 게이트 라인씩 순차적으로 출력할 수 있다.
그리고, 프로세서(130)는 제1 모드로 동작하는 동안, 하나의 게인트 라인씩 순차적으로 복수의 스위칭 소자로 출력되는 게이트 신호의 출력 타이밍에 기초하여 복수의 픽셀에 데이터 전압을 인가하도록 패널 구동부(120)를 제어할 수 있다.
일 예로, 도 4를 참조하면, 본 개시의 일 실시 예에 따른 게이트 구동부(121)는 제1 내지 제8 게이트 라인과 연결되고, 프로세서(130)는 하나의 게이트 라인씩 게이트 신호를 출력하도록 게이트 구동부(121)를 제어할 수 있다.
이 경우, 게이트 구동부(121)는 제1 타이밍에 제1 게이트 라인을 통해 게이트 신호(CKV1)를 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력할 수 있다.
이에 따라, 제1 게이트 라인과 연결된 복수의 스위칭 소자는, 제1 게이트 라인을 통해 출력되는 게이트 신호에 의해 턴 온 될 수 있다. 그리고, 스위칭 소자가 턴 온 됨에 따라 픽셀에 포함된 픽셀 전극은 데이터 구동부(122)와 연결된 데이터 라인과 전기적으로 연결될 수 있다.
이에 따라, 데이터 구동부(122)에 의해 출력된 제1 데이터 전압은 복수의 데이터 라인을 통해 턴 온된 스위칭 소자와 연결된 픽셀 전극에 인가될 수 있다.
이후, 게이트 구동부(121)는 제2 타이밍에 제2 게이트 라인을 통해 게이트 신호(CKV2)를 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력할 수 있다.
여기에서, 제2 게이트 라인과 연결된 복수의 스위칭 소자는, 게이트 라인을 통해 출력되는 게이트 신호에 의해 턴 온 될 수 있다. 그리고, 스위칭 소자가 턴 온 됨에 따라 픽셀에 포함된 픽셀 전극은 데이터 구동부(122)와 연결된 데이터 라인과 전기적으로 연결될 수 있다.
이에 따라, 데이터 구동부(122)에 의해 출력된 제2 데이터 전압은 복수의 데이터 라인을 통해 턴 온된 스위칭 소자와 연결된 픽셀 전극에 인가될 수 있다.
즉, 프로세서(130)는 제1 모드로 동작하는 동안, 제1 타이밍에 제1 게이트 라인을 통해 제1 게이트 신호를 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압이 제1 게이트 라인과 연결된 복수의 픽셀에 충전되도록 패널 구동부(120)를 제어하고, 제2 타이밍에 제2 게이트 라인을 통해 제2 게이트 신호를 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제2 데이터 전압이 제2 게이트 라인과 연결된 복수의 픽셀에 충전되도록 패널 구동부(120)를 제어할 수 있다.
이와 유사하게, 게이트 구동부(121)는 제n 타이밍에 제n 게이트 라인을 통해 게이트 신호(CKVn)를 제n 게이트 라인에 연결된 복수의 스위칭 소자로 출력하고, 데이터 구동부(122)에 의해 출력된 제n 데이터 전압은 복수의 데이터 라인을 통해 턴 온된 스위칭 소자와 연결된 픽셀 전극에 인가될 수 있다.
한편, 도 4에 도시한 게이트 신호의 출력 타이밍 및 데이터 전압의 출력 타이밍은 일 실시 예로써, 게이트 구동부(121)가 게이트 신호를 출력하는 타이밍 및 데이터 구동부(122)가 데이터 전압을 출력하는 타이밍은 도 4와 상이할 수 있다. 즉, 게이트 구동부(121)가 게이트 신호를 출력하는 타이밍 및 데이터 구동부(122)가 데이터 전압을 출력하는 타이밍은 실시 예에 따라 다양하게 설정 또는 변경될 수 있다.
상술한 제1 내지 제n 데이터 전압의 인가에 따라 각 픽셀의 광 투과율은 변화되고, 디스플레이 패널(110)은 광 투과율 변화에 따른 계조를 구현하게 된다.
한편, 디스플레이 장치(100)의 모드는 입력부를 통해 수신된 사용자 명령에 따라 설정될 수 있다.
구체적으로, 프로세서(130)는 디스플레이 장치(100)의 모드를 제1 모드로 설정하기 위한 사용자 명령이 입력부를 통해 수신되면, 제1 모드로 동작하여 영상 데이터를 제1 구동 주파수로 처리하고, 디스플레이 장치(100)의 모드를 제2 모드로 설정하기 위한 사용자 명령이 입력부를 통해 수신되면, 제2 모드로 동작하여 영상 데이터를 제1 구동 주파수보다 높은 제2 구동 주파수로 처리할 수 있다.
여기에서, 제1 구동 주파수로 처리함은 하나의 게이트 라인씩 게인트 신호를 순차적으로 출력하도록 게이트 구동부(121)를 제어하는 것이 될 수 있고, 제2 구동 주파수로 처리함은 적어도 두 개 이상의 게이트 라인씩 게인트 신호를 상이한 타이밍에 출력하도록 게이트 구동부(121)를 제어하는 것이 될 수 있다.
한편, 입력부는 키보드, 마우스 등이 될 수 있음은 물론, 터치 스크린이 될 수도 있다. 또한, 입력부는 통신부로써 외부 장치로부터 통신부를 통해 디스플레이 장치(100)의 모드를 설정 또는 변경하기 위한 사용자 명령에 대응되는 신호가 수신되면 프로세서(130)는 사용자 명령에 기초하여 디스플레이 장치(100)의 모드를 제1 모드 또는 제2 모드로 설정할 수도 있다. 이를 위해, 프로세서(130)는 디스플레이 패널(110)의 화면에 디스플레이 장치의 모드 설정을 위한 UI(user interface)를 표시할 수 있다.
한편, 프로세서(130)는 자동으로 디스플레이 장치(100)의 모드를 설정 또는 변경할 수도 있다.
일 예로, 프로세서(130)는 외부로부터 영상 데이터가 수신되면, 자동 컨텐츠 인식(ACR, Automatic Content Recognition) 기능을 수행하여 영상 데이터의 타입을 판단할 수 있다. 여기에서, 자동 컨텐츠 인식 기능은 컨텐츠의 영상 정보 또는 사운드 정보를 추출하여 영상 데이터를 인식하는 기술로써, 일 예로 자동 컨텐츠 인식 기능은 컨텐츠로부터 추출된 영상 정보 또는 사운드 정보를 기저장된 영상 정보 또는 사운드 정보와 비교하여 컨텐츠의 제목, 타입 등에 대한 정보를 획득하는 기술이 될 수 있다. 이를 위해, 디스플레이 장치(100)는 복수의 컨텐츠에 대한 영상 정보 또는 사운드 정보를 저장하고 있을 수 있다. 또는, 프로세서(130)는 영상 데이터로부터 영상 정보 또는 사운드 정보를 추출하고, 외부 장치(가령, 서버)로 추출된 영상 정보 또는 사운드 정보를 전송하며, 외부 장치로부터 영상 데이터의 영상 정보 또는 사운드 정보에 기초하여 판단된 컨텐츠의 제목, 타입 등에 대한 정보를 수신할 수도 있다.
그리고, 프로세서(130)는 자동 컨텐츠 인식 기능을 통해 영상 데이터의 타입이 제1 타입으로 판단되면, 제1 모드로 동작하여 영상 데이터를 제1 구동 주파수로 처리하고, 영상 데이터의 타입이 제2 타입으로 판단되면, 제2 모드로 동작하여 영상 데이터를 상기 제2 구동 주파수로 처리할 수 있다.
여기에서, 제1 타입의 영상은 일반적인 방송 영상 등이 될 수 있고, 제2 타입의 영상은 게임 영상이나 스포츠 영상이 될 수 있으나 반드시 이에 한정되는 것은 아니다.
한편, 프로세서(130)는 외부로부터 수신된 영상 데이터의 초당 프레임 수 (fps, frames per second)에 기초하여 디스플레이 장치(100)의 모드를 설정 또는 변경할 수도 있다.
이를 위해, 프로세서(130)는 외부로부터 영상 데이터가 수신되면, 영상 데이터의 초당 프레임 수 (fps, frames per second)를 판단할 수 있다. 일 예로, 프로세서(130)는 영상 데이터의 메타 정보에 기초하여 영상 데이터의 초당 프레임 수를 판단할 수 있다.
그리고, 프로세서(130)는 영상 데이터의 초당 프레임 수가 제1 값이면, 제1 모드로 동작하여 제1 구동 주파수로 영상 데이터를 처리하고, 영상 데이터의 초당 프레임 수가 제2 값이면, 제2 모드로 동작하여 제2 구동 주파수로 영상 데이터를 처리할 수 있다.
여기에서, 제1 값은 60(fps)가 될 수 있고, 제2 값은 120(fps)가 될 수 있으나 반드시 이에 한정되는 것은 아니다. 이를 위해, 제1 및 제2 값에 대한 정보는 디스플레이 장치(100)에 저장되어 있을 수 있다.
한편, 프로세서(130)는 외부로부터 수신된 영상 데이터의 초당 프레임 수(또는, 프레임 레이트)를 변경하고, 고속 구동을 통해 영상 데이터를 처리할 수도 있다.
일 예로, 프로세서(130)는 외부로부터 제1 값의 초당 프레임 수를 갖는 제1 영상 데이터가 수신되면, 영상 데이터를 제2 값의 초당 프레임 수를 갖는 제2 영상 데이터로 변환하고, 제2 구동 주파수로 제2 영상 데이터를 처리할 수도 있다.
여기에서, 제1 값은 60(fps)가 될 수 있고, 제2 값은 120(fps)가 될 수 있으나 반드시 이에 한정되는 것은 아니다.
이를 위해, 디스플레이 장치(100)는 영상 데이터의 초당 프레임 수 또는 영상 데이터의 프레임 레이트 변환을 위한 FRC(Frame rate converter)를 더 포함할 수 있다.
그리고, 프로세서(130)는 외부로부터 수신된 영상 데이터의 메타 정보에 기초하여 영상 데이터의 초당 프레임 수가 제1 값으로 판단되면 FRC를 통해 영상 데이터의 초당 프레임 수를 제2 값으로 변환하고, 제2 구동 주파수로 영상 데이터를 처리할 수 있다.
한편, 도 2의 게이트 구동부(121)는 도 5에 도시된 바와 같이 GOA (Gate Driver on Array)로 구현될 수도 있다. 여기에서, GOA란 상술한 게이트 구동부(121)의 기능을 수행하는 데이터 구동 회로를 픽셀 주변의 기판 상에 제조한 것으로써, GOA는 프로세서(130)의 제어에 따라 하나의 게이트 라인씩 또는, 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력할 수 있다.
GOA에 의해 게이트 신호가 게이트 라인을 따라 출력되면, 픽셀(10)의 픽셀 전극(도면 부호 10의 좌측 커패시터) 및 데이터 라인은 전기적으로 연결되고, 이에 따라 데이터 라인을 통해 데이터 전압이 픽셀 전극에 인가될 수 있다. 그리고, 픽셀(10)의 픽셀 전극 및 공통 전극(도면 부호 10의 우측 커패시터)의 차이에 따라 픽셀(10)에 포함된 액정 분자들은 그 배열을 달리하게 되고, 픽셀(10)의 광 투과율은 액정 분자의 배열에 따라 변화되며, 픽셀(10)은 광 투과율 변화에 따른 계조를 구현하게 된다.
도 6은 본 개시의 일 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도이다.
도 2에서는 설명의 편의를 위해 디스플레이 패널(110) 및 패널 구동부(120)를 별개도 도시하였으나, 패널 구동부(120)는 도 6에 도시된 바와 같이 디스플레이 패널(110)에 포함될 수 있다.
또한, 도 2의 프로세서(130)는 하나로 구현될 수 있음은 물론, 도 6의 영상 제어부(131) 및 구동 제어부(132)와 같이 별개로 구현될 수도 있다.
여기에서, 영상 제어부(131)는 외부로부터 영상 데이터를 수신하고, 영상 데이터의 처리를 위한 구동 주파수를 판단할 수 있다. 이를 위해, 영상 제어부(131)는 상술한 자동 컨텐츠 인식 기능을 통해 영상 데이터의 타입을 판단하거나, 영상 데이터의 메타 정보에 기초하여 영상 데이터의 프레임 레이트 또는 초당 프레임 수를 판단할 수 있다.
그리고, 영상 제어부(131)는 영상 데이터의 타입, 영상 데이터의 프레임 레이트 또는 초당 프레임 수에 기초하여 디스플레이 장치(100)의 구동 주파수를 결정하고, 해당 구동 주파수로 영상 데이터를 처리하도록 구동 제어부(132)를 제어할 수 있다.
또는, 영상 제어부(131)는 사용자 명령에 따라 선택된 디스플레이 장치(100)의 모드에 기초하여 디스플레이 장치(100)의 구동 주파수를 결정하고, 해당 구동 주파수로 영상 데이터를 처리하도록 구동 제어부(132)를 제어할 수도 있다.
구동 제어부(132)는 영상 제어부(131)의 제어에 따라, 영상 데이터를 기본 구동 주파수 또는 고속 구동 주파수로 처리할 수 있다. 여기에서, 기본 구동 주파수는 상술한 제1 구동 주파수가 될 수 있고, 고속 구동 주파수는 상술한 제2 구동 주파수가 될 수 있다.
구체적으로, 구동 제어부(132)의 영상 처리부는 제1 구동 주파수로 영상 데이터를 처리하기 위한 제어 신호 및 영상 데이터가 영상 제어부(131)로부터 수신되면 영상 데이터를 제1 구동 주파수에 대응되는 영상 데이터로 처리할 수 있다. 그리고, 구동 제어부(132)의 신호 생성부는 제1 구동 주파수에 대응되는 영상 데이터에 기초하여 수평 라인의 복수의 픽셀에 대응되는 영상 신호를 생성하여 디스플레이 패널(110)의 소스 IC (상술한 데이터 구동부가 될 수 있다.)로 전송할 수 있다.
또한, 구동 제어부(132)의 게이트 타이밍 제어부는 제1 구동 주파수로 영상 데이터를 처리하기 위해 하나의 게이트 라인씩 게이트 신호를 출력하기 위한 신호를 디스플레이 패널(110)의 게이트 부(상술한, 게이트 구동부가 될 수 있다.)로 전송할 수 있다.
만약, 제2 구동 주파수로 영상 데이터를 처리하기 위한 제어 신호 및 영상 데이터가 영상 제어부(131)로부터 수신된 경우이면, 구동 제어부(132)의 영상 처리부는 영상 데이터를 제2 구동 주파수에 대응되는 영상 데이터로 처리할 수 있다. 그리고, 구동 제어부(132)의 신호 생성부는 제2 구동 주파수에 대응되는 영상 데이터에 기초하여 수평 라인의 복수의 픽셀에 대응되는 영상 신호를 생성하여 디스플레이 패널(110)의 소스 IC로 전송할 수 있다.
또한, 구동 제어부(132)의 게이트 타이밍 제어부는 제2 구동 주파수로 영상 데이터를 처리하기 위해 적어도 두 개 이상의 게이트 라인씩 게이트 신호를 출력하기 위한 신호를 디스플레이 패널(110)의 게이트 부로 전송할 수 있다. 여기에서, 각 게이트 신호는 전술한 바와 같이 상이한 출력 타이밍을 가질 수 있다.
도 7은 본 개시의 일 실시 예에 따른 디스플레이 장치를 설명하기 위한 상세 블록도이다.
도 7을 참조하면, 본 개시의 일 실시 예에 따른 디스플레이 장치(100)는 디스플레이 패널(110), 패널 구동부(120), 저장부(140), 입력부(150), 통신부(160), 마이크(170), 스피커(180), 신호 처리부(190) 및 프로세서(130)를 포함할 수 있다. 이하, 상술한 설명과 중복되는 부분은 생략 내지 축약하여 설명하기로 한다.
저장부(140)는 디스플레이 장치(100)의 구성요소의 전반적인 동작을 제어하기 위한 운영체제(Operating System: OS) 및 디스플레이 장치(100)의 구성요소와 관련된 명령 또는 데이터를 저장할 수 있다.
이에 따라, 프로세서(130)는 저장부(140)에 저장된 다양한 명령 또는 데이터 등을 이용하여 디스플레이 장치(100)의 다수의 하드웨어 또는 소프트웨어 구성요소들을 제어할 수 있고, 다른 구성요소들 중 적어도 하나로부터 수신된 명령 또는 데이터를 휘발성 메모리에 로드(load)하여 처리하고, 다양한 데이터를 비휘발성 메모리에 저장(store)할 수 있다.
입력부(150)는 다양한 사용자 명령을 입력 받을 수 있다. 프로세서(130)는 입력부(150)를 통해 입력된 사용자 명령에 대응되는 기능을 실행할 수 있다.
예를 들어, 입력부(150)는 디스플레이 장치(100)의 모드 설정을 위한 사용자 명령을 입력 받을 수 있다. 또한, 입력부(150)는 턴 온, 채널 변경, 볼륨 조절 등을 수행하기 위한 사용자 명령을 입력 받을 수 있으며, 프로세서(130)는 입력된 사용자 명령에 따라 디스플레이 장치(100)를 턴 온 시키거나, 채널 변경, 볼륨 조절 등을 수행할 수 있다.
이를 위해, 입력부(150)는 입력 패널로 구현될 수 있다. 입력 패널은 터치패드(Touch Pad) 혹은 각종 기능 키, 숫자 키, 특수 키, 문자 키 등을 구비한 키패드(Key Pad) 또는 터치 스크린(Touch Screen) 방식으로 구현될 수 있다.
통신부(160)는 외부 장치와 통신하여 다양한 데이터를 송수신할 수 있다. 예를 들어, 통신부(160)는 근거리 통신망(LAN: Local Area Network), 인터넷 네트워크, 이동 통신 네트워크를 통해 전자 장치와 통신을 수행할 수 있음은 물론, BT(Bluetooth), BLE(Bluetooth Low Energy), WI-FI(Wireless Fidelity), Zigbee, NFC 등과 같은 다양한 통신 방식 등을 통해 전자 장치와 통신을 수행할 수 있다.
이를 위해, 통신부(160)는 네트워크 통신을 수행하기 위한 다양한 통신 모듈을 포함할 수 있다. 예를 들어, 통신부(160)는 블루투스 칩, 와이파이 칩, 무선 통신 칩 등을 포함할 수 있다.
특히, 통신부(160)는 외부 장치와 통신을 수행하여, 외부 장치로부터 영상 데이터를 수신할 수 있다. 여기에서, 외부 장치는 서버, 스마트 폰, 컴퓨터, 노트북 등이 될 수 있으나, 반드시 이에 한정되는 것은 아니다.
마이크(170)는 사용자 음성을 수신할 수 있다. 여기에서, 사용자 음성은 디스플레이 장치(100)의 특정 기능을 실행시키기 위한 음성이 될 수 있다. 프로세서(130)는 마이크(170)를 통해 사용자 음성이 수신되면, STT(Speech to text) 알고리즘을 통해 사용자 음성을 분석하고, 사용자 음성에 대응되는 기능을 수행할 수 있다.
일 예로, 프로세서(130)는 마이크(170)를 통해 디스플레이 장치(100)의 모드 설정을 위한 사용자 음성이 수신되면, 사용자 음성에 따라 제1 모드로 동작하여 영상 데이터를 제1 구동 주파수로 처리하거나, 제2 모드로 동작하여 영상 데이터를 제2 구동 주파수로 처리할 수 있다.
스피커(180)는 다양한 사운드를 출력할 수 있다. 예를 들어, 영상 데이터에 대응되는 사운드를 출력할 수 있다.
신호 처리부(190)는 통신부(160)를 통해 수신된 영상 데이터에 대한 신호 처리를 수행한다. 구체적으로, 신호 처리부(190)는 영상 데이터를 구성하는 영상의 디코딩, 스케일링 및 프레임 레이트 변환 등의 동작을 수행하여, 영상 데이터를 디스플레이 장치(100)에서 출력 가능한 형태로 신호 처리할 수 있다. 또한, 신호 처리부(190)는 오디오 신호에 디코딩 등의 신호 처리를 수행하여, 오디오 신호를 스피커(180)에서 출력 가능한 형태로 신호 처리할 수 있다.
도 8은 본 개시의 일 실시 예에 따른 디스플레이 장치의 제어 방법을 설명하기 위한 흐름도이다.
디스플레이 장치(100)는 복수의 게이트 라인을 통해 게이트 신호를 출력(S810)할 수 있다.
구체적으로, 디스플레이 장치(100)는 제1 모드에서는 제1 구동 주파수로 영상 데이터를 처리하기 위해, 하나의 게이트 라인씩 순차적으로 복수의 게이트 라인에 게이트 신호를 출력하고, 제2 모드에서는 제2 구동 주파수로 영상 데이터를 처리하기 위해, 적어도 두 개 이상의 게이트 라인씩 복수의 게이트 라인에 게이트 신호를 출력할 수 있다.
여기에서, 제2 모드에서, 적어도 두 개 이상의 게이트 라인씩 복수의 게이트 라인에 출력되는 각각의 게이트 신호는 서로 다른 출력 타이밍을 가질 수 있다.
그리고, 디스플레이 장치(100)는 복수의 데이터 라인을 통해, 게이트 신호가 출력된 복수의 스위칭 소자와 연결된 복수의 픽셀에 데이터 전압을 인가(S820)할 수 있다.
구체적으로, 디스플레이 장치(100)는 제1 모드로 동작하는 동안, 하나의 게인트 라인씩 순차적으로 게이트 신호를 복수의 스위칭 소자로 출력하는 타이밍에 기초하여 복수의 픽셀에 데이터 전압을 인가할 수 있다.
그리고, 디스플레이 장치(100)는 제2 모드로 동작하는 동안, 적어도 두 개 이상의 게인트 라인씩 복수의 스위칭 소자로 출력되는 각 게이트 신호의 서로 다른 출력 타이밍에 기초하여 복수의 픽셀에 데이터 전압을 인가할 수 있다.
한편, 디스플레이 장치(100)의 모드는 입력부를 통해 수신된 사용자 명령에 기초하여 결정될 수 있음은 물론, 영상 데이터의 타입이나 영상 데이터의 초당 프레임 수 또는 영상 데이터의 프레임 레이트에 기초하여 결정될 수 있다.
또한, 실시 예에 따라 디스플레이 장치(100)는 영상 데이터의 초당 프레임 수를 변환하고, 고속 구동 주파수로 영상 데이터를 처리할 수도 있다.
한편, 상술한 본 발명의 다양한 실시 예들에 따른 방법들은, 기존 디스플레이 장치에 설치 가능한 소프트웨어 또는 어플리케이션 형태로 구현될 수 있다.
또한, 상술한 본 발명의 다양한 실시 예들에 따른 방법들은, 기존 디스플레이 장치에 대한 소프트웨어 업그레이드, 또는 하드웨어 업그레이드만으로도 구현될 수 있다.
또한, 상술한 본 발명의 다양한 실시 예들은 디스플레이 장치에 구비된 임베디드 서버, 또는 디스플레이 장치 외부의 서버를 통해 수행되는 것도 가능하다.
한편, 본 발명에 따른 디스플레이 장치의 제어 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (15)

  1. 디스플레이 장치에 있어서,
    패널 구동부;
    복수의 스위칭 소자를 통해, 복수의 게이트 라인 및 복수의 데이터 라인과 연결된 복수의 픽셀을 포함하는 디스플레이 패널; 및
    상기 복수의 게이트 라인을 통해 게이트 신호를 출력하도록 상기 패널 구동부를 제어하고, 상기 복수의 데이터 라인을 통해, 상기 게이트 신호가 출력된 복수의 스위칭 소자와 연결된 복수의 픽셀에 데이터 전압을 인가하도록 상기 패널 구동부를 제어하는 프로세서;를 포함하고,
    상기 프로세서는,
    제1 모드에서는 제1 구동 주파수로 영상 데이터를 처리하기 위해, 하나의 게이트 라인씩 순차적으로 상기 복수의 게이트 라인에 게이트 신호를 출력하도록 상기 패널 구동부를 제어하고,
    제2 모드에서는 상기 제1 구동 주파수보다 높은 제2 구동 주파수로 영상 데이터를 처리하기 위해, 적어도 두 개 이상의 게이트 라인씩 상기 복수의 게이트 라인에 게이트 신호를 출력하도록 상기 패널 구동부를 제어하며,
    상기 제2 모드에서,
    상기 적어도 두 개 이상의 게이트 라인씩 상기 복수의 게이트 라인에 출력되는 각각의 게이트 신호는 서로 다른 출력 타이밍을 갖는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 프로세서는,
    상기 제1 모드로 동작하는 동안, 하나의 게인트 라인씩 순차적으로 상기 복수의 스위칭 소자로 출력되는 게이트 신호의 출력 타이밍에 기초하여 상기 복수의 픽셀에 데이터 전압을 인가하도록 상기 패널 구동부를 제어하고,
    상기 제2 모드로 동작하는 동안, 적어도 두 개 이상의 게인트 라인씩 상기 복수의 스위칭 소자로 출력되는 각 게이트 신호의 서로 다른 출력 타이밍에 기초하여 상기 복수의 픽셀에 데이터 전압을 인가하도록 상기 패널 구동부를 제어하는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 게이트 라인은 제1 게이트 라인 및 제2 게이트 라인을 포함하고,
    상기 프로세서는,
    상기 제1 모드로 동작하는 동안, 제1 타이밍에 상기 제1 게이트 라인을 통해 제1 게이트 신호를 상기 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압이 상기 제1 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어하고, 제2 타이밍에 상기 제2 게이트 라인을 통해 제2 게이트 신호를 상기 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제2 데이터 전압이 상기 제2 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 게이트 라인은 제1 게이트 라인 및 제2 게이트 라인을 포함하고,
    상기 프로세서는,
    상기 제2 모드로 동작하는 동안, 제1 타이밍에 상기 제1 게이트 라인을 통해 제1 게이트 신호를 상기 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압이 상기 제1 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어하고, 제2 타이밍에 상기 제2 게이트 라인을 통해 제2 게이트 신호를 상기 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압 및 제2 데이터 전압이 상기 제2 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어하는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제2 게이트 라인과 연결된 복수의 픽셀은,
    상기 제2 타이밍에 기초하여 제1 시간 동안 상기 제1 데이터 전압에 의해 충전되고, 제2 시간 동안 상기 제2 데이터 전압에 의해 충전되는, 디스플레이 장치.
  6. 제4항에 있어서,
    상기 게이트 라인은 제3 게이트 라인을 더 포함하고,
    상기 프로세서는,
    제3 타이밍에 상기 제3 게이트 라인을 통해 제3 게이트 신호를 상기 제3 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 상기 제2 데이터 전압이 상기 제3 게이트 라인과 연결된 복수의 픽셀에 충전되도록 상기 패널 구동부를 제어하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제2 게이트 라인과 연결된 복수의 픽셀은,
    상기 제1 게이트 라인에 연결된 복수의 픽셀이 상기 제1 데이터 전압에 의해 충전되는 제1 값과 상기 제3 게이트 라인에 연결된 복수의 픽셀이 상기 제2 데이터 전압에 의해 충전되는 제2 값의 사이인 제3 값으로 충전되는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 프로세서는,
    외부로부터 영상 데이터가 수신되면, 자동 컨텐츠 인식(ACR, Automatic Content Recognition) 기능을 수행하여 상기 영상 데이터의 타입을 판단하고,
    상기 영상 데이터의 타입이 제1 타입으로 판단되면, 상기 제1 모드로 동작하여 상기 영상 데이터를 상기 제1 구동 주파수로 처리하고,
    상기 영상 데이터의 타입이 제2 타입으로 판단되면, 상기 제2 모드로 동작하여 상기 영상 데이터를 상기 제2 구동 주파수로 처리하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 프로세서는,
    외부로부터 영상 데이터가 수신되면, 상기 영상 데이터의 초당 프레임 수 (fps, frames per second)를 판단하고,
    상기 영상 데이터의 초당 프레임 수가 제1 값이면, 상기 제1 모드로 동작하여 상기 제1 구동 주파수로 상기 영상 데이터를 처리하고, 상기 영상 데이터의 초당 프레임 수가 제2 값이면, 상기 제2 모드로 동작하여 상기 제2 구동 주파수로 상기 영상 데이터를 처리하는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 프로세서는,
    외부로부터 제1 값의 초당 프레임 수를 갖는 제1 영상 데이터가 수신되면, 상기 영상 데이터를 제2 값의 초당 프레임 수를 갖는 제2 영상 데이터로 변환하고, 상기 제2 구동 주파수로 상기 제2 영상 데이터를 처리하는, 디스플레이 장치.
  11. 디스플레이 장치의 제어 방법에 있어서,
    복수의 게이트 라인을 통해 게이트 신호를 출력하는 단계; 및
    복수의 데이터 라인을 통해, 상기 게이트 신호가 출력된 복수의 스위칭 소자와 연결된 복수의 픽셀에 데이터 전압을 인가하는 단계;를 포함하고,
    상기 게이트 신호를 출력하는 단계는,
    제1 모드에서는 제1 구동 주파수로 영상 데이터를 처리하기 위해, 하나의 게이트 라인씩 순차적으로 상기 복수의 게이트 라인에 게이트 신호를 출력하고,
    제2 모드에서는 상기 제1 구동 주파수보다 높은 제2 구동 주파수로 영상 데이터를 처리하기 위해, 적어도 두 개 이상의 게이트 라인씩 상기 복수의 게이트 라인에 게이트 신호를 출력하며,
    상기 제2 모드에서,
    상기 적어도 두 개 이상의 게이트 라인씩 상기 복수의 게이트 라인에 출력되는 각각의 게이트 신호는 서로 다른 출력 타이밍을 갖는, 디스플레이 장치의 제어 방법.
  12. 제11항에 있어서,
    상기 데이터 전압을 인가하는 단계는,
    상기 제1 모드로 동작하는 동안, 하나의 게인트 라인씩 순차적으로 상기 복수의 스위칭 소자로 출력되는 게이트 신호의 출력 타이밍에 기초하여 상기 복수의 픽셀에 데이터 전압을 인가하고,
    상기 제2 모드로 동작하는 동안, 적어도 두 개 이상의 게인트 라인씩 상기 복수의 스위칭 소자로 출력되는 각 게이트 신호의 서로 다른 출력 타이밍에 기초하여 상기 복수의 픽셀에 데이터 전압을 인가하는, 디스플레이 장치의 제어 방법.
  13. 제11항에 있어서,
    상기 게이트 라인은 제1 게이트 라인 및 제2 게이트 라인을 포함하고,
    상기 게이트 신호를 출력하는 단계는,
    상기 제1 모드로 동작하는 동안, 제1 타이밍에 상기 제1 게이트 라인을 통해 제1 게이트 신호를 상기 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압을 상기 제1 게이트 라인과 연결된 복수의 픽셀에 충전하고, 제2 타이밍에 상기 제2 게이트 라인을 통해 제2 게이트 신호를 상기 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제2 데이터 전압을 상기 제2 게이트 라인과 연결된 복수의 픽셀에 충전하는, 디스플레이 장치의 제어 방법.
  14. 제11항에 있어서,
    상기 게이트 라인은 제1 게이트 라인 및 제2 게이트 라인을 포함하고,
    상기 게이트 신호를 출력하는 단계는,
    상기 제2 모드로 동작하는 동안, 제1 타이밍에 상기 제1 게이트 라인을 통해 제1 게이트 신호를 상기 제1 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압을 상기 제1 게이트 라인과 연결된 복수의 픽셀에 충전하고, 제2 타이밍에 상기 제2 게이트 라인을 통해 제2 게이트 신호를 상기 제2 게이트 라인에 연결된 복수의 스위칭 소자로 출력하여 제1 데이터 전압 및 제2 데이터 전압을 상기 제2 게이트 라인과 연결된 복수의 픽셀에 충전하는, 디스플레이 장치의 제어 방법.
  15. 제14항에 있어서,
    상기 제2 게이트 라인과 연결된 복수의 픽셀은,
    상기 제2 타이밍에 기초하여 제1 시간 동안 상기 제1 데이터 전압에 의해 충전되고, 제2 시간 동안 상기 제2 데이터 전압에 의해 충전되는, 디스플레이 장치의 제어 방법.
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