WO2022070328A1 - 等価回路解析プログラム、等価回路解析装置及び等価回路解析方法 - Google Patents

等価回路解析プログラム、等価回路解析装置及び等価回路解析方法 Download PDF

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WO2022070328A1
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line
pattern
equivalent circuit
layer
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PCT/JP2020/037205
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山▲崎▼崇史
山田広明
山根昇平
巨智部陽一
大原敏靖
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富士通株式会社
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    • G06F2119/16—Equivalence checking

Definitions

  • the present invention relates to an equivalent circuit analysis technique.
  • a regulation value for each frequency is set for the electronic noise (EMI: Electromagnetic Interference) radiated when a current flows in the electronic circuit board. Therefore, for example, when a product equipped with an electronic circuit board is developed, the developer estimates the EMI emitted from the electronic circuit board by performing electromagnetic field analysis. Specifically, the developer estimates the EMI emitted from the electronic circuit board by, for example, an electromagnetic field analysis by a finite difference time domain method (FDTD method: Finite Difference Time Domain method).
  • FDTD method Finite Difference Time Domain method
  • the circuit included in the electronic circuit board is represented by a simple network or circuit element to form an equivalent circuit, and further, the EMI is created by using a model generated by performing the equivalent circuit.
  • a technique for constructing an estimation machine learning model has been developed. Specifically, the developer puts an equivalent circuit board into an equivalent circuit board by, for example, performing an equivalent circuit analysis (hereinafter, also simply referred to as an equivalent circuit analysis), which is a kind of electromagnetic field analysis, on a model generated by performing an equivalent circuit. Identify the current distribution on the circuit involved. Then, the developer estimates the EMI using the trained machine learning model, for example, by using the specified current distribution as a feature quantity. This enables the developer to estimate the EMI emitted from the electronic circuit board with a smaller amount of calculation than when performing electromagnetic field analysis by the finite difference time domain method.
  • the circuit included in the electronic circuit board as described above may include a layer having a pattern that spreads in a plane (hereinafter, also referred to as a plane pattern) such as a GND layer and a power supply layer. Then, when performing an equivalent circuit for such a surface pattern, the developer discretizes the surface pattern in advance by, for example, dividing the surface pattern into a grid-like mesh.
  • a plane pattern such as a GND layer and a power supply layer.
  • the current induced by the current generated on the lines of the upper and lower layers is generated along the lines of the upper and lower layers. Therefore, when discretizing the surface pattern, the developer needs to mesh the surface pattern so that the lines of the upper and lower layers and the grid overlap.
  • the developer needs to reduce the size of the grid constituting the mesh because it is necessary to overlap the lines of the upper and lower layers and the grid. Therefore, as the number of grids increases, the size of the problem increases, and the amount of calculation for performing equivalent circuit analysis may increase.
  • the present invention provides an equivalent circuit analysis program, an equivalent circuit analysis device, and an equivalent circuit analysis method that can suppress the amount of calculation associated with the equivalent circuit analysis of a circuit having a surface pattern. With the goal.
  • the surface pattern included in the first circuit information is specified, and the second circuit information in which the surface pattern is changed to the line pattern is obtained based on the wiring of the layer adjacent to the surface pattern.
  • a computer is made to execute a process of generating and executing an equivalent circuit analysis based on the second circuit information.
  • FIG. 1 is a diagram showing a configuration of an information processing system 10.
  • FIG. 2 is a diagram showing a specific example of the current generated in the surface pattern.
  • FIG. 3 is a diagram showing a specific example of the current generated in the surface pattern.
  • FIG. 4 is a diagram showing a specific example of discretization of the surface pattern.
  • FIG. 5 is a diagram showing a hardware configuration of the information processing device 1.
  • FIG. 6 is a block diagram of the function of the information processing apparatus 1.
  • FIG. 7 is a flowchart showing an outline of the equivalent circuit analysis process according to the first embodiment.
  • FIG. 8 is a flowchart showing the details of the equivalent circuit analysis process according to the first embodiment.
  • FIG. 9 is a flowchart showing the details of the equivalent circuit analysis process according to the first embodiment.
  • FIG. 1 is a diagram showing a configuration of an information processing system 10.
  • FIG. 2 is a diagram showing a specific example of the current generated in the surface pattern.
  • FIG. 3 is a diagram showing
  • FIG. 10 is a flowchart showing the details of the equivalent circuit analysis process according to the first embodiment.
  • FIG. 11 is a flowchart showing the details of the equivalent circuit analysis process according to the first embodiment.
  • FIG. 12 is a diagram showing a specific example of the circuit information 131.
  • FIG. 13 is a diagram showing details of the equivalent circuit analysis process in the first embodiment.
  • FIG. 14 is a diagram showing a specific example of the track pattern information 132.
  • FIG. 15 is a diagram showing details of the equivalent circuit analysis process in the first embodiment.
  • FIG. 16 is a diagram showing a specific example of the track pattern information 132.
  • FIG. 17 is a diagram showing details of the equivalent circuit analysis process in the first embodiment.
  • FIG. 18 is a diagram showing a specific example of the track pattern information 132.
  • FIG. 19 is a diagram showing details of the equivalent circuit analysis process in the first embodiment.
  • FIG. 20 is a diagram showing details of the equivalent circuit analysis process in the first embodiment.
  • FIG. 1 is a diagram showing a configuration of an information processing system 10.
  • the information processing system 10 shown in FIG. 1 has an information processing device 1 and an operation terminal 2.
  • the operation terminal 2 is a terminal that can access the information processing device 1 via the network NW, and may be, for example, a PC (Personal Computer) or the like in which the developer inputs necessary information.
  • a PC Personal Computer
  • the information processing device 1 is, for example, one or more physical machines. Specifically, the information processing apparatus 1 makes an equivalent circuit for a circuit included in an electronic circuit board (not shown) to be analyzed. Then, the information processing apparatus 1 performs an equivalent circuit analysis on the circuit that has been converted into an equivalent circuit.
  • the circuit included in the electronic circuit board as described above may include a layer having at least a part of the surface pattern.
  • a current induced by a current generated on a line (hereinafter, also referred to as wiring) of upper and lower layers is generated by a line (projection) of an upper and lower image.
  • FIGS. 2 and 3 are diagrams showing specific examples of the current generated in the surface pattern.
  • the relationship between the layer L1 having the pattern of the line (hereinafter, also referred to as the line pattern) and the layer L2 having the surface pattern (lower layer of the layer L1) will be described.
  • the layer L2 is induced by the current I1 as shown in FIG. 2B.
  • the current I2 is generated along the line C1.
  • the slit SL1 is present in the layer L2 as shown in FIG. 3 (A)
  • the slit SL1 is present in the layer L2 as shown in FIG. 3 (B). Is along the slit SL1 and at a position where the slit SL1 does not exist, a current I3 is generated along the line C1 arranged on the layer L1.
  • the information processing apparatus 1 discretizes the surface pattern in advance by, for example, dividing the surface pattern into a grid-like mesh. .. Specifically, in this case, the information processing apparatus 1 configures a mesh so that the lattice is along the lines of the upper and lower layers because it is necessary to model the influence of the currents on the lines existing in the upper and lower layers.
  • FIG. 4 is a diagram showing a specific example of discretization of the surface pattern.
  • the developer when the current generated in the layer L2 is the current I4, the developer can overlap the path through which the current I4 flows and the grid as shown in FIG. 4 (B). Generate mesh M. Specifically, the developer generates the mesh M so that the grid spacings are equal, for example, as shown in FIG. 4 (B).
  • the developer needs to reduce the size of the grid constituting the mesh because it is necessary to overlap the lines of the upper and lower layers and the grid. .. Therefore, as the number of grids increases, the size of the problem increases, and the amount of calculation for performing equivalent circuit analysis may increase.
  • the developer can reduce the size of the problem by using, for example, a mesh in which the grid spacing is not even.
  • a lot of manual work is required to discretize the surface pattern, and it becomes impossible to efficiently discretize the surface pattern.
  • the information processing apparatus 1 in the present embodiment refers to the circuit information (hereinafter, also referred to as the first circuit information) about the circuit included in the electronic circuit board (not shown) to be analyzed, and the electron to be analyzed. Identify the surface pattern contained in the circuit board. Then, the information processing apparatus 1 obtains information about the specified surface pattern among the information included in the circuit information about the line pattern based on the line of the layer adjacent to the surface pattern (for example, the layers above and below the surface pattern). The changed line pattern information (hereinafter, also referred to as the second circuit information) is generated. After that, the information processing apparatus 1 executes the equivalent circuit analysis based on the generated line pattern information.
  • the circuit information hereinafter, also referred to as the first circuit information
  • the information processing apparatus 1 in the present embodiment discretizes only the portion where it can be determined that a strong current is generated, instead of discretizing the entire surface pattern.
  • the information processing apparatus 1 in the present embodiment makes it possible for the information processing apparatus 1 in the present embodiment to suppress the amount of calculation associated with the equivalent circuit for the surface pattern. Therefore, the information processing apparatus 1 can reduce the amount of calculation required for performing the equivalent circuit analysis of the surface pattern.
  • FIG. 5 is a diagram showing a hardware configuration of the information processing apparatus 1.
  • the information processing device 1 has a CPU 101 which is a processor, a memory 102, a communication device 103, and a storage medium 104.
  • the parts are connected to each other via the bus 105.
  • the storage medium 104 has, for example, a program storage area (not shown) for storing a program 110 for performing a process of performing an equivalent circuit analysis on a surface pattern (hereinafter, also referred to as an equivalent circuit analysis process). Further, the storage medium 104 has, for example, an information storage area 130 for storing information used when performing an equivalent circuit analysis process.
  • the storage medium 104 may be, for example, an HDD (Hard Disk Drive) or an SSD (Solid State Drive).
  • the CPU 101 executes the program 110 loaded from the storage medium 104 into the memory 102 to perform the equivalent circuit analysis process.
  • the communication device 103 communicates with the operation terminal 2 via, for example, the network NW.
  • FIG. 6 is a block diagram of the function of the information processing apparatus 1.
  • the information processing apparatus for example, hardware such as a CPU 101 and a memory 102 and a program 110 organically cooperate with each other to provide an information receiving unit 111, an information management unit 112, and information.
  • Various functions including the generation unit 113, the equivalent circuit generation unit 114, and the analysis execution unit 115 are realized.
  • the information processing apparatus 1 stores, for example, the circuit information 131 and the line pattern information 132 in the information storage area 130, as shown in FIG.
  • the information receiving unit 111 receives, for example, the circuit information 131 transmitted by the developer via the operation terminal 2. Then, the information management unit 112 stores, for example, the circuit information 131 received by the information receiving unit 111 in the information storage area 130.
  • the information generation unit 113 refers to the circuit information 131 stored in the information storage area 130, and identifies the surface pattern included in the electronic circuit board to be analyzed. Then, the information generation unit 113 obtains information about the specified surface pattern among the information included in the circuit information 131 stored in the information storage area 130 based on the line of the layer adjacent to the specified surface pattern. The track pattern information 132 changed to the information of is generated. Then, the information management unit 112 stores, for example, the line pattern information 132 generated by the information generation unit 113 in the information storage area 130.
  • the equivalent circuit generation unit 114 refers to, for example, the line pattern information 132 stored in the information storage area 130, and discretizes the surface pattern specified by the information generation unit 113. Then, the equivalent circuit generation unit 114 performs the equivalent circuit for the discretized surface pattern. The equivalent circuit generation unit 114 also performs equivalent circuit formation for other circuits (circuits other than surface patterns) included in the electronic circuit board.
  • the analysis execution unit 115 analyzes the equivalent circuit included in the electronic circuit board to be analyzed by using the equivalent circuit that the equivalent circuit generation unit 114 has converted into an equivalent circuit.
  • FIG. 7 is a flowchart showing an outline of the equivalent circuit analysis process according to the first embodiment.
  • the information processing apparatus 1 waits until the analysis timing is reached (NO in S101).
  • the analysis timing may be, for example, the timing at which the developer inputs information to the effect that the equivalent circuit analysis is started via the operation terminal 2.
  • the information processing apparatus 1 specifies the surface pattern included in the circuit information 131 (S102).
  • the information processing apparatus 1 generates line pattern information 132 in which the surface pattern specified in the process of S102 is changed to the line pattern based on the line of the layer adjacent to the surface pattern specified in the process of S102 (S103). ).
  • the information processing apparatus 1 executes the equivalent circuit analysis based on the line pattern information 132 generated in the process of S103 (S104).
  • the information processing apparatus 1 in the present embodiment makes it possible for the information processing apparatus 1 in the present embodiment to suppress the amount of calculation associated with the equivalent circuit for the surface pattern. Therefore, the information processing apparatus 1 can reduce the amount of calculation required for performing the equivalent circuit analysis of the surface pattern.
  • FIGS. 12 to 20 are diagrams showing details of the equivalent circuit analysis process in the first embodiment.
  • FIG. 8 is a flowchart illustrating the information management process.
  • the information receiving unit 111 of the information processing apparatus 1 waits until the circuit information 131 is received (NO in S11). Specifically, the information receiving unit 111 waits until, for example, the circuit information 131 input by the developer via the operation terminal 2 is received.
  • the information management unit 112 of the information processing apparatus 1 stores the circuit information 131 received in the process of S11 in the information storage area 130 (S12).
  • FIG. 12 is a diagram showing a specific example of the circuit information 131.
  • FIG. 12A is circuit information 131 for layer L11 (hereinafter, also referred to as circuit information 131a)
  • FIG. 12B is circuit information 131 for layer L12, which is a lower layer of layer L11.
  • FIG. 12C is circuit information 131 (hereinafter, circuit information 131c) for layer L13, which is a lower layer of layer L12.
  • information about the nodes included in the layer L11 is set in "#Nodes", information about the lines included in the layer L11 is set in "#Wires", and "#Interlayerer” is set. , Information about other layers connected to the layer L11 is set.
  • the circuit information 131a shown in FIG. 12A is the first line C11, the second line C12, and the third line. It is shown that each of the line C13 and the line C13 is arranged in the layer L11.
  • the layer L11 shown in FIG. 13A further has a via V1, a via V2, and a point D1 connected to a power source (not shown).
  • information about the nodes included in the layer L12 is set in "#Nodes", and information about the surface pattern (polygon) included in the layer L12 is set in "#Polygons”. Is set.
  • “#Nodes” in FIG. 12B for example, “8” indicating that eight nodes are included in the layer L12 and the number of arms possessed by the first node are two (lines). “1 N2” indicating that the number of arms of the second node is 2 (pieces), “2 N2” indicating that the number of arms of the second node is 2 (pieces), and the number of arms of the third node is 2 (pieces). “3 N2” indicating that is set. Further, “#Polygons” in FIG. 12B includes, for example, "1.8” indicating that the first surface pattern contains eight nodes, and the first edge in the surface pattern is the first node.
  • the circuit information 131b shown in FIG. 12B indicates that the surface pattern S1 is arranged on the layer L12 as shown in FIG. 13B.
  • the via V1 and the via V2 are further arranged on the layer L12 shown in FIG. 13 (B). Further, the slit SL12 is present in the layer L12 shown in FIG. 13 (B).
  • information about the nodes included in the layer L13 is set in "#Nodes", information about the lines included in the layer L13 is set in "#Wires", and "#Interlayerer” is set. , Information about other layers connected to the layer L13 is set.
  • the circuit information 131c shown in FIG. 12C indicates that the line C31 is arranged on the layer L13 as shown in FIG. 13C.
  • the via V1 and the via V2 are further arranged on the layer L13 shown in FIG. 13 (C).
  • the information generation unit 113 of the information processing apparatus 1 waits until the analysis timing is reached (NO in S21).
  • the analysis timing may be, for example, the timing at which the developer inputs information to the effect that the equivalent circuit analysis is started via the operation terminal 2.
  • the information generation unit 113 specifies a layer containing a surface pattern among the layers containing information in the circuit information 131 stored in the information storage area 130 (S22). ..
  • the information generation unit 113 refers to, for example, the circuit information 131 described with reference to FIG. 12, and identifies the layer L12 on which the surface pattern S1 is arranged.
  • the information generation unit 113 specifies the edge of the surface pattern included in the layer specified in the process of S22 (S23).
  • the information generation unit 113 refers to, for example, the circuit information 131b described with reference to FIG. 12B, and identifies the first to eighth edges corresponding to the surface pattern S1 arranged on the layer L12, respectively. do.
  • the information generation unit 113 determines whether or not the edge specified in the process of S23 is connected to the main line (S24).
  • the main line is, for example, a line connected to a power source (not shown).
  • the line C13 is connected to the point D1 connected to the power supply (not shown). Further, the line C13 is connected to the line C11 via the via V2, the line C31 and the via V1. Therefore, in the example shown in FIG. 13, the line C13, the line C31, and the line C11 correspond to the main line (the line connected to the main line). Then, in the example shown in FIG. 13, for example, the line C13 is connected to the surface pattern S1 via the via V2. Therefore, the information generation unit 113 determines that the edge of the surface pattern S1 is connected to the main line.
  • the information generation unit 113 refers to the line pattern information 132 stored in the information storage area 130 with respect to S23.
  • Information indicating the line pattern corresponding to the edge for which the processing of the above is specified is added (S26).
  • the information generation unit 113 does not perform the processing of S26.
  • FIG. 14 is a diagram showing a specific example of the line pattern information 132 after the processing of S26 is performed.
  • the line pattern information 132 shown in FIG. 14 and the like includes "identification information” in which identification information for identifying each information is set and "line pattern” in which information indicating a line pattern added in processing such as S26 is set. As an item.
  • the information generation unit 113 sets "1" as “identification information” as shown in the information on the first line in the line pattern information 132 shown in FIG. , And set "S1" as the "track pattern".
  • the information in the first line in the line pattern information 132 shown in FIG. 14 indicates that the line C21 along the edge of the surface pattern S1 is arranged in the layer L12 as shown in FIG.
  • the information generation unit 113 identifies a layer adjacent to the layer specified in the process of S22 among the layers containing information in the circuit information 131 stored in the information storage area 130 (as shown in FIG. 10). S31).
  • the circuit information 131 described with reference to FIG. 12 indicates that each of the layer L11 and the layer L13 is a layer adjacent to the layer 12. Therefore, for example, when the layer specified by the process of S22 is the layer L12, the information generation unit 113 specifies the layer L11 and the layer L13 as layers adjacent to the layer specified by the process of S22.
  • the information generation unit 113 determines whether or not the line pattern of the layer specified in the process of S31 is connected to the main line (S32).
  • the line C13, the line C31, and the line C11 correspond to the main line (the line connected to the main line).
  • the information generation unit 113 determines that the line C12 is not connected to the main line.
  • the information generation unit 113 refers to the line pattern information 132 stored in the information storage area 130. Then, information indicating the line pattern of the layer specified in the process of S31 is added (S34).
  • the information generation unit 113 does not perform the process of S34.
  • the information generation unit 113 shows, for example, the information in the second line in the line pattern information 132 shown in FIG. As described above, "2" is set as the “identification information”, and "C23” indicating the track C23 along the track C13 is set as the "track pattern”. Further, in this case, the information generation unit 113 sets "3" as the “identification information” and sets the line C11 as the "line pattern” as shown in the information on the third line in the line pattern information 132 shown in FIG. “C22” indicating the line C22 along the line is set.
  • the information generation unit 113 sets "4" as the "identification information” and sets the line C31 as the "line pattern” as shown in the information on the fourth line in the line pattern information 132 shown in FIG. “C24” indicating the line C24 along the line is set.
  • the information in the second to fourth lines in the line pattern information 132 shown in FIG. 16 includes the line C23 and the line C22 along the line C13 and the line C11 in the layer L11, and the layer L13. It is shown that the line C24 along the line C31 in the above is arranged in the layer L12.
  • the information generation unit 113 applies the edge determined to be connected to the main line in the process of S24 and the line pattern determined to be connected to the main line in the process of S32. It is determined whether or not there is a line pattern that is not arranged on the layer specified in the process of S22 (S41).
  • the information generation unit 113 processes the line pattern information 132 stored in the information storage area 130 from the line pattern information 132.
  • the information indicating the line pattern determined to exist in (S43) is deleted.
  • the information generation unit 113 does not perform the processing of S43.
  • the information generation unit 113 deletes the information corresponding to the intermediate portion of the line C24 from the line pattern information 132.
  • the information generation unit 113 deletes, for example, the information in which the "identification information" in the line pattern information 132 described with reference to FIG. 16 is "4". Then, the information generation unit 113 sets "4" as the "identification information” and “C24a” as the "track pattern” as shown in the information on the fourth line in the track pattern information 132 shown in FIG. .. Further, the information generation unit 113 sets "5" as the "identification information” and "C24b” as the "track pattern” as shown in the information on the fifth line in the track pattern information 132 shown in FIG. ..
  • the information on the 4th line and the 5th line in the line pattern information 132 shown in FIG. 18 has an intermediate portion (a part other than the line C24a and the line C24b) of the line C24 described with reference to FIG. It shows that it is not arranged on the layer L12.
  • the equivalent circuit generation unit 114 of the information processing apparatus 1 discretizes the line pattern indicated by the line pattern information 132 stored in the information storage area 130 (S44).
  • the equivalent circuit generation unit 114 discretizes the surface pattern specified in the process of S22 by using the line pattern information 132 in which the information about the surface pattern specified in the process of S22 is changed to the information about the line pattern. I do.
  • the equivalent circuit generation unit 114 generates an equivalent circuit in the surface pattern specified in the process of S22 by using the line pattern discretized in the process of S44 (S45). Further, in this case, the equivalent circuit generation unit 114 also generates equivalent circuits of other circuits included in the electronic circuit board to be analyzed.
  • the analysis execution unit 115 of the information processing apparatus 1 performs an equivalent circuit analysis on the equivalent circuit generated in the process of S45 (S45).
  • the information processing apparatus 1 in the present embodiment refers to the circuit information 131 about the circuit included in the electronic circuit board to be analyzed, and specifies the surface pattern included in the electronic circuit board to be analyzed. Then, as shown in FIG. 20, the information processing apparatus 1 identifies a surface among the information included in the circuit information 131 based on the line of the layer adjacent to the surface pattern (for example, the layers above and below the surface pattern). The track pattern information 132 in which the information about the pattern is changed to the information about the track pattern is generated. After that, the information processing apparatus 1 executes the equivalent circuit analysis based on the generated line pattern information 132.
  • the information processing apparatus 1 in the present embodiment discretizes only the portion where it can be determined that a strong current is generated, instead of discretizing the entire surface pattern.
  • the information processing apparatus 1 in the present embodiment makes it possible for the information processing apparatus 1 in the present embodiment to suppress the amount of calculation associated with the equivalent circuit for the surface pattern. Therefore, the information processing apparatus 1 can reduce the amount of calculation required for performing the equivalent circuit analysis of the surface pattern.
  • the information processing apparatus 1 in the present embodiment can reduce the degree of freedom of equivalent circuit analysis from O (n 2 ) to O (n).
  • the amount of calculation required when performing an equivalent circuit analysis using a linear solver based on LU decomposition is O (n 6 ), whereas the information processing apparatus 1 in the present embodiment is equivalent circuit analysis. It is possible to reduce the amount of calculation required for O (n 3 ).
  • the information processing apparatus 1 in the present embodiment uses, for example, the current distribution of the circuit specified in the equivalent circuit analysis in the present embodiment as a feature amount, and the training data used for generating the above machine learning model. May be generated.
  • Information processing device 2 Operation terminal 10: Information processing system NW: Network

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Abstract

第１の回路情報に含まれる面パタンを特定し、面パタンに隣接する層の配線に基づいて、面パタンを線路パタンに変更した第２の回路情報を生成し、第２の回路情報に基づいて等価回路解析を実行する。

Description

等価回路解析プログラム、等価回路解析装置及び等価回路解析方法
　本発明は、等価回路解析技術に関する。
　電子回路基板において電流が流れた際に放射される電子ノイズ（ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）には、周波数ごとの規制値が定められている。そのため、例えば、電子回路基板を搭載した製品の開発等が行われる場合、開発者は、電磁場解析を行うことによって電子回路基板から放射されるＥＭＩの推定を行う。具体的に、開発者は、例えば、有限差分時間領域法（ＦＤＴＤ法：Ｆｉｎｉｔｅ　Ｄｉｆｆｅｒｅｎｃｅ　Ｔｉｍｅ　Ｄｏｍａｉｎ　ｍｅｔｈｏｄ）による電磁場解析によって電子回路基板から放射されるＥＭＩの推定を行う。
　これに対し、例えば、電子回路基板に含まれる回路を単純なネットワークや回路素子で表現することによって等価回路化を行い、さらに、等価回路化を行うことで生成されたモデルを用いることによってＥＭＩを推定する機械学習モデルの構築を行う技術が開発されている。具体的に、開発者は、例えば、等価回路化を行うことで生成されたモデルについて電磁場解析の一種である等価回路解析（以下、単に等価回路解析とも呼ぶ）を行うことによって、等価回路基板に含まれる回路上の電流分布を特定する。そして、開発者は、例えば、特定した電流分布を特徴量とすることによって、訓練済の機械学習モデルを用いたＥＭＩの推定を行う。これにより、開発者は、電子回路基板から放射されるＥＭＩの推定を、有限差分時間領域法による電磁場解析を行う場合よりも少ない計算量で行うことが可能になる。
特開２００８－０１５６３６号公報 特開２０１０－０９７４７５号公報
　上記のような電子回路基板に含まれる回路には、ＧＮＤ層や電源層等の面状に広がるパタン（以下、面パタンとも呼ぶ）を有する層が含まれる場合がある。そして、このような面パタンについての等価回路化を行う場合、開発者は、例えば、面パタンを格子状のメッシュに分割することによって、面パタンの離散化を予め行う。
　ここで、上記のような面パタンでは、上下の層の線路上に生じる電流によって誘導される電流が上下の層の線路に沿って発生する。そのため、開発者は、面パタンの離散化を行う場合、上下の層の線路と格子とが重なるように、面パタンのメッシュ化を行う必要がある。
　しかしながら、例えば、面パタンのメッシュ化を自動的に行う場合、開発者は、上下の層の線路と格子とを重複させる必要性から、メッシュを構成する格子のサイズを小さくする必要がある。そのため、格子の数の増大に伴って問題のサイズが大きくなり、等価回路解析を行うための計算量が増大する場合がある。
　そこで、一つの側面では、本発明は、面パタンを有する回路についての等価回路解析に伴う計算量を抑えることを可能とする等価回路解析プログラム、等価回路解析装置及び等価回路解析方法を提供することを目的とする。
　実施の形態の一態様では、第１の回路情報に含まれる面パタンを特定し、前記面パタンに隣接する層の配線に基づいて、前記面パタンを線路パタンに変更した第２の回路情報を生成し、前記第２の回路情報に基づいて等価回路解析を実行する、処理をコンピュータに実行させる。
　一つの側面によれば、面パタンを有する回路についての等価回路解析に伴う計算量を抑えることが可能になる。
図１は、情報処理システム１０の構成を示す図である。 図２は、面パタンにおいて発生する電流の具体例を示す図である。 図３は、面パタンにおいて発生する電流の具体例を示す図である。 図４は、面パタンの離散化の具体例を示す図である。 図５は、情報処理装置１のハードウエア構成を示す図である。 図６は、情報処理装置１の機能のブロック図である。 図７は、第１の実施の形態における等価回路解析処理の概略を示すフローチャート図である。 図８は、第１の実施の形態における等価回路解析処理の詳細を示すフローチャート図である。 図９は、第１の実施の形態における等価回路解析処理の詳細を示すフローチャート図である。 図１０は、第１の実施の形態における等価回路解析処理の詳細を示すフローチャート図である。 図１１は、第１の実施の形態における等価回路解析処理の詳細を示すフローチャート図である。 図１２は、回路情報１３１の具体例を示す図である。 図１３は、第１の実施の形態における等価回路解析処理の詳細を示す図である。 図１４は、線路パタン情報１３２の具体例を示す図である。 図１５は、第１の実施の形態における等価回路解析処理の詳細を示す図である。 図１６は、線路パタン情報１３２の具体例を示す図である。 図１７は、第１の実施の形態における等価回路解析処理の詳細を示す図である。 図１８は、線路パタン情報１３２の具体例を示す図である。 図１９は、第１の実施の形態における等価回路解析処理の詳細を示す図である。 図２０は、第１の実施の形態における等価回路解析処理の詳細を示す図である。
　［情報処理システムの構成］
　初めに、情報処理システム１０の構成について説明を行う。図１は、情報処理システム１０の構成を示す図である。
　図１に示す情報処理システム１０は、情報処理装置１と操作端末２とを有する。
　操作端末２は、ネットワークＮＷを介して情報処理装置１とアクセスが可能な端末であって、例えば、開発者が必要な情報の入力等を行うＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）等であってよい。
　情報処理装置１は、例えば、１台以上の物理マシンである。具体的に、情報処理装置１は、解析対象の電子回路基板（図示しない）に含まれる回路について等価回路化を行う。そして、情報処理装置１は、等価回路化を行った回路についての等価回路解析を行う。
　ここで、上記のような電子回路基板に含まれる回路には、面パタンを少なくとも一部に有する層が含まれる場合がある。そして、このような面パタンでは、例えば、上下の層の線路（以下、配線とも呼ぶ）上において生じる電流によって誘導された電流が上下の像の線路（射影）によって発生する。
　［面パタンにおいて発生する電流の具体例］
　図２及び図３は、面パタンにおいて発生する電流の具体例を示す図である。以下、線路についてのパタン（以下、線路パタンとも呼ぶ）を有する層Ｌ１と、面パタンを有する層Ｌ２（層Ｌ１の下層）との関係について説明を行う。
　具体的に、図２（Ａ）に示すように、層Ｌ１に配置された線路Ｃ１において電流Ｉ１が生じた場合、層Ｌ２には、図２（Ｂ）に示すように、電流Ｉ１によって誘導された電流Ｉ２が線路Ｃ１に沿って発生する。
　また、この場合において、図３（Ａ）に示すように、層Ｌ２においてスリットＳＬ１が存在していた場合、層Ｌ２には、図３（Ｂ）に示すように、スリットＳＬ１が存在する位置においてはスリットＳＬ１に沿い、かつ、スリットＳＬ１が存在しない位置においては層Ｌ１に配置された線路Ｃ１に沿う電流Ｉ３が発生する。
　そして、例えば、層Ｌ２に配置された面パタンについての等価回路化を行う場合、情報処理装置１は、例えば、面パタンを格子状のメッシュに分割することによって、面パタンの離散化を予め行う。具体的に、情報処理装置１は、この場合、上下の層に存在する線路上の電流から受ける影響をモデル化する必要性から、格子が上下の層の線路に沿うようにメッシュを構成する。
　［面パタンの離散化の具体例］
　図４は、面パタンの離散化の具体例を示す図である。
　例えば、図４（Ａ）に示すように、層Ｌ２において発生する電流が電流Ｉ４である場合、開発者は、図４（Ｂ）に示すように、電流Ｉ４が流れる経路と格子とが重複するメッシュＭの生成を行う。具体的に、開発者は、例えば、図４（Ｂ）に示すように、格子の間隔が等しくなるようにメッシュＭの生成を行う。
　しかしながら、上記のような面パタンのメッシュ化を自動的に行う場合、開発者は、上下の層の線路と格子とを重複させる必要性から、メッシュを構成する格子のサイズを小さくする必要がある。そのため、格子の数の増大に伴って問題のサイズが大きくなり、等価回路解析を行うための計算量が増大する場合がある。
　これに対し、開発者は、例えば、格子の間隔が均等でないメッシュを用いることにより、問題のサイズを小さくすることが可能になる。しかしながら、この場合、面パタンの離散化を行うために多くの手作業が必要になり、面パタンの離散化を効率的に行うことができなくなる。
　そこで、本実施の形態における情報処理装置１は、解析対象の電子回路基板（図示しない）に含まれる回路についての回路情報（以下、第１の回路情報とも呼ぶ）を参照し、解析対象の電子回路基板に含まれる面パタンを特定する。そして、情報処理装置１は、面パタンに隣接する層（例えば、面パタンの上下の層）の線路に基づいて、回路情報に含まれる情報のうち、特定した面パタンについての情報を線路パタンについての情報に変更した線路パタン情報（以下、第２の回路情報とも呼ぶ）を生成する。その後、情報処理装置１は、生成した線路パタン情報に基づいて等価回路解析を実行する。
　すなわち、面パタンでは、強い電流が発生する箇所が限られていると判断できる。具体的に、面パタンでは、例えば、面パタンの上下の層の線路と対向する位置において強い電流が発生する。そのため、本実施の形態における情報処理装置１は、面パタンの全体についての離散化に代えて、強い電流が発生するものと判断できる箇所についての離散化のみを行う。
　これにより、本実施の形態における情報処理装置１は、面パタンについての等価回路化に伴う計算量を抑えることが可能になる。そのため、情報処理装置１は、面パタンについての等価回路解析を行うために要する計算量を抑えることが可能になる。
　［情報処理システムのハードウエア構成］
　図５は、情報処理装置１のハードウエア構成を示す図である。
　情報処理装置１は、図５に示すように、プロセッサであるＣＰＵ１０１と、メモリ１０２と、通信装置１０３と、記憶媒体１０４とを有する。各部は、バス１０５を介して互いに接続される。
　記憶媒体１０４は、例えば、面パタンについての等価回路解析を行う処理（以下、等価回路解析処理とも呼ぶ）を行うためのプログラム１１０を記憶するプログラム格納領域（図示しない）を有する。また、記憶媒体１０４は、例えば、等価回路解析処理を行う際に用いられる情報を記憶する情報格納領域１３０を有する。なお、記憶媒体１０４は、例えば、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）であってよい。
　ＣＰＵ１０１は、記憶媒体１０４からメモリ１０２にロードされたプログラム１１０を実行して等価回路解析処理を行う。
　また、通信装置１０３は、例えば、ネットワークＮＷを介して操作端末２との通信を行う。
　［情報処理システムの機能］
　図６は、情報処理装置１の機能のブロック図である。
　情報処理装置１は、図６に示すように、例えば、ＣＰＵ１０１やメモリ１０２等のハードウエアとプログラム１１０とが有機的に協働することにより、情報受信部１１１と、情報管理部１１２と、情報生成部１１３と、等価回路生成部１１４と、解析実行部１１５とを含む各種機能を実現する。
　また、情報処理装置１は、例えば、図６に示すように、回路情報１３１と、線路パタン情報１３２とを情報格納領域１３０に記憶する。
　情報受信部１１１は、例えば、開発者が操作端末２を介して送信した回路情報１３１を受信する。そして、情報管理部１１２は、例えば、情報受信部１１１が受信した回路情報１３１を情報格納領域１３０に格納する。
　情報生成部１１３は、情報格納領域１３０に記憶した回路情報１３１を参照し、解析対象の電子回路基板に含まれる面パタンを特定する。そして、情報生成部１１３は、特定した面パタンに隣接する層の線路に基づいて、情報格納領域１３０に記憶した回路情報１３１に含まれる情報のうち、特定した面パタンについての情報を線路パタンについての情報に変更した線路パタン情報１３２を生成する。そして、情報管理部１１２は、例えば、情報生成部１１３が生成した線路パタン情報１３２を情報格納領域１３０に記憶する。
　等価回路生成部１１４は、例えば、情報格納領域１３０に記憶した線路パタン情報１３２を参照し、情報生成部１１３が特定した面パタンについての離散化を行う。そして、等価回路生成部１１４は、離散化を行った面パタンについて等価回路化を行う。なお、等価回路生成部１１４は、電子回路基板に含まれる他の回路（面パタン以外の回路）についての等価回路化についても行う。
　解析実行部１１５は、等価回路生成部１１４が等価回路化を行った等価回路を用いることによって、解析対象の電子回路基板に含まれる等価回路解析を行う。
　［第１の実施の形態の概略］
　図７は、第１の実施の形態における等価回路解析処理の概略を示すフローチャート図である。
　情報処理装置１は、図７に示すように、解析タイミングになるまで待機する（Ｓ１０１のＮＯ）。解析タイミングは、例えば、開発者が操作端末２を介して等価回路解析を開始する旨の情報を入力したタイミングであってよい。
　そして、解析タイミングになった場合（Ｓ１０１のＹＥＳ）、情報処理装置１は、回路情報１３１に含まれる面パタンを特定する（Ｓ１０２）。
　続いて、情報処理装置１は、Ｓ１０２の処理で特定した面パタンに隣接する層の線路に基づいて、Ｓ１０２の処理で特定した面パタンを線路パタンに変更した線路パタン情報１３２を生成する（Ｓ１０３）。
　その後、情報処理装置１は、Ｓ１０３の処理で生成した線路パタン情報１３２に基づいて等価回路解析を実行する（Ｓ１０４）。
　これにより、本実施の形態における情報処理装置１は、面パタンについての等価回路化に伴う計算量を抑えることが可能になる。そのため、情報処理装置１は、面パタンについての等価回路解析を行うために要する計算量を抑えることが可能になる。
　［第１の実施の形態の詳細］
　図８から図１１は、第１の実施の形態における等価回路解析処理の詳細を示すフローチャート図である。また、図１２から図２０は、第１の実施の形態における等価回路解析処理の詳細を示す図である。
　［情報管理処理］
　初めに、等価回路解析処理のうち、回路情報１３１の情報を管理する処理（以下、情報管理処理とも呼ぶ）について説明を行う。図８は、情報管理処理について説明するフローチャート図である。
　情報処理装置１の情報受信部１１１は、図８に示すように、回路情報１３１を受信するまで待機する（Ｓ１１のＮＯ）。具体的に、情報受信部１１１は、例えば、開発者が操作端末２を介して入力した回路情報１３１を受信するまで待機する。
　そして、情報処理装置１の情報管理部１１２は、Ｓ１１の処理において受信した回路情報１３１を情報格納領域１３０に記憶する（Ｓ１２）。
　［回路情報の具体例］
　図１２は、回路情報１３１の具体例を示す図である。具体的に、図１２（Ａ）は、層Ｌ１１についての回路情報１３１（以下、回路情報１３１ａとも呼ぶ）であり、図１２（Ｂ）は、層Ｌ１１の下層である層Ｌ１２についての回路情報１３１（以下、回路情報１３１ｂとも呼ぶ）であり、図１２（Ｃ）は、層Ｌ１２の下層である層Ｌ１３についての回路情報１３１（以下、回路情報１３１ｃ）である。
　図１２（Ａ）において、「＃Ｎｏｄｅｓ」には、層Ｌ１１に含まれる節点についての情報が設定され、「＃Ｗｉｒｅｓ」には、層Ｌ１１に含まれる線路についての情報が設定され、「＃Ｉｎｔｅｒｌａｙｅｒ」には、層Ｌ１１と接続している他の層についての情報が設定されている。
　具体的に、図１２（Ａ）における「＃Ｎｏｄｅｓ」には、６つの節点が層Ｌ１１に含まれることを示す「６」と、１番目の節点が有する腕の数が１（本）であることを示す「１　Ｎ１」と、２番目の節点が有する腕の数が２（本）であることを示す「２　Ｎ２」と、３番目の節点が有する腕の数が１（本）であることを示す「３　Ｎ１」とが設定されている。また、図１２（Ａ）における「＃Ｎｏｄｅｓ」には、４番目の節点が有する腕の数が１（本）であることを示す「４　Ｎ１」と、５番目の節点が有する腕の数が２（本）であることを示す「５　Ｎ２」と、６番目の節点が有する腕の数が１（本）であることを示す「６　Ｎ１」とが設定されている。
　また、図１２（Ａ）における「＃Ｗｉｒｅｓ」には、３本の線路が層Ｌ１１に含まれることを示す「３」と、１番目の線路が１番目の節点及び２番目の節点を繋ぐことを示す「１　１　２」と、２番目の線路が３番目の節点及び４番目の節点を繋ぐことを示す「２　３　４」と、３番目の線路が５番目の節点及び６番目の節点を繋ぐことを示す「３　５　６」とが設定されている。
　さらに、図１２（Ａ）における「＃Ｉｎｔｅｒｌａｙｅｒ」には、層Ｌ１１と他の層との間を接続する経路が２本であることを示す「２」と、１番目の経路が層Ｌ１１における２番目の節点と層Ｌ１３における１番目の節点とを接続することを示す「１　２　１３　１」と、２番目の経路が層Ｌ１１における５番目の節点と層Ｌ１３における２番目の節点とを接続することを示す「２　５　１３　２」とが設定されている。
　すなわち、図１２（Ａ）に示す回路情報１３１ａは、図１３（Ａ）に示すように、１番目の線路である線路Ｃ１１と、２番目の線路である線路Ｃ１２と、３番目の線路である線路Ｃ１３とのそれぞれが層Ｌ１１に配置されていることを示している。なお、図１３（Ａ）に示す層Ｌ１１には、さらに、ビアＶ１とビアＶ２と電源（図示しない）と接続する点Ｄ１とが配置されている。
　また、図１２（Ｂ）において、「＃Ｎｏｄｅｓ」には、層Ｌ１２に含まれる節点についての情報が設定され、「＃Ｐｏｌｙｇｏｎｓ」には、層Ｌ１２に含まれる面パタン（多角形）についての情報が設定されている。
　具体的に、図１２（Ｂ）における「＃Ｎｏｄｅｓ」には、例えば、８つの節点が層Ｌ１２に含まれることを示す「８」と、１番目の節点が有する腕の数が２（本）であることを示す「１　Ｎ２」と、２番目の節点が有する腕の数が２（本）であることを示す「２　Ｎ２」と、３番目の節点が有する腕の数が２（本）であることを示す「３　Ｎ２」とが設定されている。さらに、図１２（Ｂ）における「＃Ｐｏｌｙｇｏｎｓ」には、例えば、１番目の面パタンに８つの節点が含まれることを示す「１　８」と、面パタンにおける１番目のエッジが１番目の節点及び２番目の節点を繋ぐことを示す「１　１　２」と、２番目のエッジが２番目の節点及び３番目の節点を繋ぐことを示す「２　２　３」と、３番目のエッジが３番目の節点及び４番目の節点を繋ぐことを示す「３　３　４」とが設定されている。
　すなわち、図１２（Ｂ）に示す回路情報１３１ｂは、図１３（Ｂ）に示すように、面パタンＳ１が層Ｌ１２に配置されていることを示している。なお、図１３（Ｂ）に示す層Ｌ１２には、さらに、ビアＶ１とビアＶ２とが配置されている。また、図１３（Ｂ）に示す層Ｌ１２には、スリットＳＬ１２が存在している。
　図１２（Ｃ）において、「＃Ｎｏｄｅｓ」には、層Ｌ１３に含まれる節点についての情報が設定され、「＃Ｗｉｒｅｓ」には、層Ｌ１３に含まれる線路についての情報が設定され、「＃Ｉｎｔｅｒｌａｙｅｒ」には、層Ｌ１３と接続している他の層についての情報が設定されている。
　具体的に、図１２（Ｃ）における「＃Ｎｏｄｅｓ」には、２つの節点が層Ｌ１３に含まれることを示す「２」と、１番目の節点が有する腕の数が１（本）であることを示す「１　Ｎ１」と、２番目の節点が有する腕の数が１（本）であることを示す「２　Ｎ１」とが設定されている。
　また、図１２（Ｃ）における「＃Ｗｉｒｅｓ」には、１本の線路が層Ｌ１１に含まれることを示す「１」と、１番目の線路が１番目の節点及び２番目の節点を繋ぐことを示す「１　１　２」が設定されている。
　さらに、図１２（Ｃ）における「＃Ｉｎｔｅｒｌａｙｅｒ」には、層Ｌ１３と他の層との間を接続する経路が２本であることを示す「２」と、１番目の経路が層Ｌ１３における１番目の節点と層Ｌ１１における２番目の節点とを接続することを示す「１　１　１１　２」と、２番目の経路が層Ｌ１３における２番目の節点と層Ｌ１１における５番目の節点とを接続することを示す「２　２　１１　５」とが設定されている。
　すなわち、図１２（Ｃ）に示す回路情報１３１ｃは、図１３（Ｃ）に示すように、線路Ｃ３１が層Ｌ１３に配置されていることを示している。なお、図１３（Ｃ）に示す層Ｌ１３には、さらに、ビアＶ１とビアＶ２とが配置されている。
　［等価回路解析処理のメイン処理］
　図９から図１１は、等価回路解析処理のメイン処理について説明するフローチャート図である。
　情報処理装置１の情報生成部１１３は、図９に示すように、解析タイミングになるまで待機する（Ｓ２１のＮＯ）。解析タイミングは、例えば、開発者が操作端末２を介して等価回路解析を開始する旨の情報を入力したタイミングであってよい。
　そして、解析タイミングになった場合（Ｓ２１のＹＥＳ）、情報生成部１１３は、情報格納領域１３０に記憶した回路情報１３１に情報が含まれる層のうち、面パタンを含む層を特定する（Ｓ２２）。
　具体的に、情報生成部１１３は、例えば、図１２で説明した回路情報１３１を参照し、面パタンＳ１が配置された層Ｌ１２を特定する。
　続いて、情報生成部１１３は、Ｓ２２の処理で特定した層に含まれる面パタンのエッジを特定する（Ｓ２３）。
　具体的に、情報生成部１１３は、例えば、図１２（Ｂ）で説明した回路情報１３１ｂを参照し、層Ｌ１２に配置された面パタンＳ１に対応する１番目から８番目までのエッジをそれぞれ特定する。
　その後、情報生成部１１３は、Ｓ２３の処理で特定したエッジが主線路と接続しているか否かを判定する（Ｓ２４）。主線路は、例えば、電源（図示しない）と接続している線路である。
　具体的に、図１３に示す例において、線路Ｃ１３は、電源（図示しない）と接続する点Ｄ１と接続している。また、線路Ｃ１３は、ビアＶ２、線路Ｃ３１及びビアＶ１を介して線路Ｃ１１と接続している。そのため、図１３に示す例では、線路Ｃ１３、線路Ｃ３１及び線路Ｃ１１が主線路（主線路と接続している線路）に該当する。そして、図１３に示す例において、例えば、線路Ｃ１３は、ビアＶ２を介して面パタンＳ１と接続している。そのため、情報生成部１１３は、面パタンＳ１のエッジが主線路と接続していると判定する。
　続いて、Ｓ２３の処理で特定したエッジが主線路と接続していると判定した場合（Ｓ２５のＹＥＳ）、情報生成部１１３は、情報格納領域１３０に記憶した線路パタン情報１３２に対して、Ｓ２３の処理を特定したエッジに対応する線路パタンを示す情報を追加する（Ｓ２６）。
　一方、Ｓ２３の処理で特定したエッジが主線路と接続していないと判定した場合（Ｓ２５のＮＯ）、情報生成部１１３は、Ｓ２６の処理を行わない。
　［線路パタン情報の具体例］
　図１４、図１６及び図１８は、線路パタン情報１３２の具体例を示す図である。具体的に、図１４は、Ｓ２６の処理が行われた後の線路パタン情報１３２の具体例を示す図である。
　図１４等に示す線路パタン情報１３２は、各情報を識別する識別情報が設定される「識別情報」と、Ｓ２６等の処理で追加される線路パタンを示す情報が設定される「線路パタン」とを項目として有する。
　具体的に、情報生成部１１３は、例えば、Ｓ２２の処理で面パタンＳ１を特定した場合、図１４に示す線路パタン情報１３２における１行目の情報に示すように、「識別情報」として「１」を設定し、「線路パタン」として「Ｓ１」を設定する。
　すなわち、図１４に示す線路パタン情報１３２における１行目の情報は、図１５に示すように、面パタンＳ１のエッジに沿う線路Ｃ２１が層Ｌ１２に配置されることを示している。
　続いて、情報生成部１１３は、図１０に示すように、情報格納領域１３０に記憶した回路情報１３１に情報が含まれる層のうち、Ｓ２２の処理で特定した層に隣接する層を特定する（Ｓ３１）。
　具体的に、図１２で説明した回路情報１３１は、層Ｌ１１及び層Ｌ１３のそれぞれが層１２と隣接する層であることを示している。そのため、例えば、Ｓ２２の処理で特定した層が層Ｌ１２である場合、情報生成部１１３は、Ｓ２２の処理で特定した層と隣接する層として層Ｌ１１及び層Ｌ１３を特定する。
　そして、情報生成部１１３は、Ｓ３１の処理で特定した層の線路パタンが主線路と接続しているか否かを判定する（Ｓ３２）。
　具体的に、図１３に示す例では、線路Ｃ１３、線路Ｃ３１及び線路Ｃ１１が主線路（主線路と接続している線路）に該当する。これに対し、図１３に示す例において、線路Ｃ１３、線路Ｃ３１及び線路Ｃ１１のそれぞれは、線路Ｃ１２と接続していない。そのため、情報生成部１１３は、線路Ｃ１２が主線路と接続していないと判定する。
　続いて、Ｓ３１の処理で特定した層の線路パタンが主線路と接続していると判定した場合（Ｓ３３のＹＥＳ）、情報生成部１１３は、情報格納領域１３０に記憶した線路パタン情報１３２に対して、Ｓ３１の処理で特定した層の線路パタンを示す情報を追加する（Ｓ３４）。
　一方、Ｓ３１の処理で特定した層の線路パタンが主線路と接続していないと判定した場合（Ｓ３３のＮＯ）、情報生成部１１３は、Ｓ３４の処理を行わない。
　具体的に、情報生成部１１３は、Ｓ３１の処理で特定した層の線路が線路Ｃ１３、線路Ｃ３１及び線路Ｃ１１である場合、例えば、図１６に示す線路パタン情報１３２における２行目の情報に示すように、「識別情報」として「２」を設定し、「線路パタン」として線路Ｃ１３に沿う線路Ｃ２３を示す「Ｃ２３」を設定する。また、情報生成部１１３は、この場合、図１６に示す線路パタン情報１３２における３行目の情報に示すように、「識別情報」として「３」を設定し、「線路パタン」として線路Ｃ１１に沿う線路Ｃ２２を示す「Ｃ２２」を設定する。さらに、情報生成部１１３は、この場合、図１６に示す線路パタン情報１３２における４行目の情報に示すように、「識別情報」として「４」を設定し、「線路パタン」として線路Ｃ３１に沿う線路Ｃ２４を示す「Ｃ２４」を設定する。
　すなわち、図１６に示す線路パタン情報１３２における２行目から４行目の情報は、図１７に示すように、層Ｌ１１における線路Ｃ１３及び線路Ｃ１１のそれぞれに沿う線路Ｃ２３及び線路Ｃ２２と、層Ｌ１３における線路Ｃ３１に沿う線路Ｃ２４とが層Ｌ１２に配置されることを示している。
　続いて、情報生成部１１３は、図１１に示すように、Ｓ２４の処理で主線路と接続していると判定したエッジ及びＳ３２の処理で主線路と接続していると判定した線路パタンに、Ｓ２２の処理で特定した層上に配置されない線路パタンが存在するか否かを判定する（Ｓ４１）。
　その結果、Ｓ２２の処理で特定した層上に配置されない線路パタンが存在すると判定した場合（Ｓ４２のＹＥＳ）、情報生成部１１３は、情報格納領域１３０に記憶した線路パタン情報１３２から、Ｓ４１の処理で存在すると判定した線路パタンを示す情報を削除する（Ｓ４３）。
　一方、Ｓ２２の処理で特定した層上に配置されない線路パタンが存在しないと判定した場合（Ｓ４２のＮＯ）、情報生成部１１３は、Ｓ４３の処理を行わない。
　具体的に、図１７に示す例において、層Ｌ１２には、スリットＳＬ２が存在している。そして、図１７に示す例において、線路Ｃ２４の中間部分は、そのスリットＳＬ１２上に配置されることになる。そのため、情報生成部１１３は、線路Ｃ２４における中間部分に対応する情報を線路パタン情報１３２から削除する。
　さらに具体的に、情報生成部１１３は、この場合、例えば、図１６で説明した線路パタン情報１３２における「識別情報」が「４」である情報を削除する。そして、情報生成部１１３は、図１８に示す線路パタン情報１３２における４行目の情報に示すように、「識別情報」として「４」を設定し、「線路パタン」として「Ｃ２４ａ」を設定する。また、情報生成部１１３は、図１８に示す線路パタン情報１３２における５行目の情報に示すように、「識別情報」として「５」を設定し、「線路パタン」として「Ｃ２４ｂ」を設定する。
　すなわち、図１８に示す線路パタン情報１３２における４行目及び５行目の情報は、図１９に示すように、図１７で説明した線路Ｃ２４の中間部分（線路Ｃ２４ａ及び線路Ｃ２４ｂ以外の部分）が層Ｌ１２に配置されないことを示している。
　図１１に戻り、情報処理装置１の等価回路生成部１１４は、情報格納領域１３０に記憶した線路パタン情報１３２が示す線路パタンについての離散化を行う（Ｓ４４）。
　すなわち、等価回路生成部１１４は、Ｓ２２の処理で特定した面パタンについての情報を線路パタンについての情報に変更した線路パタン情報１３２を用いることによって、Ｓ２２の処理で特定した面パタンについての離散化を行う。
　そして、等価回路生成部１１４は、Ｓ４４の処理で離散化を行った線路パタンを用いることによって、Ｓ２２の処理で特定した面パタンに等価回路を生成する（Ｓ４５）。また、等価回路生成部１１４は、この場合、解析対象の電子回路基板に含まれる他の回路の等価回路についても生成する。
　その後、情報処理装置１の解析実行部１１５は、Ｓ４５の処理で生成した等価回路についての等価回路解析を行う（Ｓ４５）。
　このように、本実施の形態における情報処理装置１は、解析対象の電子回路基板に含まれる回路についての回路情報１３１を参照し、解析対象の電子回路基板に含まれる面パタンを特定する。そして、情報処理装置１は、図２０に示すように、面パタンに隣接する層（例えば、面パタンの上下の層）の線路に基づいて、回路情報１３１に含まれる情報のうち、特定した面パタンについての情報を線路パタンについての情報に変更した線路パタン情報１３２を生成する。その後、情報処理装置１は、生成した線路パタン情報１３２に基づいて等価回路解析を実行する。
　すなわち、面パタンでは、強い電流が発生する箇所が限られていると判断できる。そのため、本実施の形態における情報処理装置１は、面パタンの全体についての離散化に代えて、強い電流が発生するものと判断できる箇所についての離散化のみを行う。
　これにより、本実施の形態における情報処理装置１は、面パタンについての等価回路化に伴う計算量を抑えることが可能になる。そのため、情報処理装置１は、面パタンについての等価回路解析を行うために要する計算量を抑えることが可能になる。
　具体的に、本実施の形態における情報処理装置１は、等価回路解析の自由度をＯ（ｎ２）からＯ（ｎ）に削減することが可能になる。
　また、例えば、ＬＵ分解に基づく線形ソルバを用いた等価回路解析を行う場合に要する計算量がＯ（ｎ６）であるのに対して、本実施の形態における情報処理装置１は、等価回路解析に要する計算量をＯ（ｎ３）に削減することが可能になる。
　さらに、近年では、電子回路基板において電流が流れた際に放射されるＥＭＩを測定する際に、ＦＤＴＤ法による解析結果を正解ラベルとして生成された機械学習モデルが用いられる場合がある。そのため、本実施の形態における情報処理装置１は、例えば、本実施の形態における等価回路解析において特定した回路の電流分布を特徴量とすることにより、上記の機械学習モデルの生成に用いられる訓練データの生成を行うものであってもよい。
１：情報処理装置　　　　　　　　　２：操作端末
１０：情報処理システム　　　　　　ＮＷ：ネットワーク

Claims (9)

  1. 　第１の回路情報に含まれる面パタンを特定し、
    　前記面パタンに隣接する層の配線に基づいて、前記面パタンを線路パタンに変更した第２の回路情報を生成し、
    　前記第２の回路情報に基づいて等価回路解析を実行する、
    　処理をコンピュータに実行させることを特徴とする等価回路解析プログラム。
  2. 　請求項１において、
    　前記生成する処理では、
    　前記第１の回路情報に含まれる前記面パタンにおけるエッジを特定し、
    　前記面パタンの層上において前記エッジに対応する第１の線路パタンが配置され、かつ、前記面パタンの層上において前記配線に対向する位置に第２の線路パタンが配置されることを示す情報を含む前記第２の回路情報の生成を行う、
    　ことを特徴とする等価回路解析プログラム。
  3. 　請求項２において、
    　前記生成する処理では、
    　電源と接続する主線路が前記第１の線路パタンに接続するか否かを判定し、
    　前記主線路が前記第１の線路パタンに接続すると判定した場合、前記面パタンの層上において前記第１の線路パタンが配置されることを示す情報を含む前記第２の回路情報の生成を行う、
    　ことを特徴とする等価回路解析プログラム。
  4. 　請求項２において、
    　前記生成する処理では、
    　電源と接続する主線路が前記第２の線路パタンに接続するか否かを判定し、
    　前記主線路が前記第２の線路パタンに接続すると判定した場合、前記面パタンの層上において前記第２の線路パタンが配置されることを示す情報を含む前記第２の回路情報の生成を行う、
    　ことを特徴とする等価回路解析プログラム。
  5. 　請求項２において、
    　前記生成する処理では、
    　前記面パタンの層上に配置されない第３の線路パタンが前記第２の線路パタンに含まれているか否かを判定し、
    　前記第３の線路パタンが前記第２の線路パタンに含まれていると判定した場合、前記面パタンの層上において前記第３の線路パタンが配置されることを示す情報を含まない前記第２の回路情報の生成を行う、
    　ことを特徴とする等価回路解析プログラム。
  6. 　第１の回路情報を記憶する記憶部と、
    　前記第１の回路情報に含まれる面パタンを特定し、前記面パタンに隣接する層の配線に基づいて、前記面パタンを線路パタンに変更した第２の回路情報を生成し、前記第２の回路情報に基づいて等価回路解析を実行する処理を実行する制御部と、を有する、
    　ことを特徴とする等価回路解析装置。
  7. 　請求項６において、
    　前記制御部は、
    　前記第１の回路情報に含まれる前記面パタンにおけるエッジを特定し、
    　前記面パタンの層上において前記エッジに対応する第１の線路パタンが配置され、かつ、前記面パタンの層上において前記配線に対向する位置に第２の線路パタンが配置されることを示す情報を含む前記第２の回路情報の生成を行う、
    　ことを特徴とする等価回路解析装置。
  8. 　第１の回路情報に含まれる面パタンを特定し、
    　前記面パタンに隣接する層の配線に基づいて、前記面パタンを線路パタンに変更した第２の回路情報を生成し、
    　前記第２の回路情報に基づいて等価回路解析を実行する、
    　処理をコンピュータに実行させることを特徴とする等価回路解析方法。
  9. 　請求項８において、
    　前記生成する処理では、
    　前記第１の回路情報に含まれる前記面パタンにおけるエッジを特定し、
    　前記面パタンの層上において前記エッジに対応する第１の線路パタンが配置され、かつ、前記面パタンの層上における前記配線に対向する位置において前記配線に対応する第２の線路パタンが配置されることを示す情報を含む前記第２の回路情報の生成を行う、
    　ことを特徴とする等価回路解析方法。
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