WO2022065197A1 - Ｄ級増幅器 - Google Patents

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    • H03F2200/351—Pulse width modulation being used in an amplifying circuit

Definitions

  • This disclosure relates to a class D amplifier that drives a load with a pulse width modulated pulse based on an input signal.
  • a first pulse whose pulse width widens according to a positive change of the input signal and a second pulse whose pulse width widens according to a negative change of the input signal are generated, and the first and second pulses are generated.
  • a class D amplifier that drives a load such as a speaker by a pulse is known.
  • the "signal" in the present disclosure indicates the signal itself or the voltage of the signal.
  • the signal current is specified as "signal current”.
  • the input signal is sandwiched between the lower limit of the input signal that generates the first pulse and the upper eye of the input signal that generates the second pulse.
  • both the pulse width of the first pulse and the pulse width of the second pulse are shortened, and power consumption can be reduced.
  • the small signal region in the small signal region, a first pulse having a wide pulse width and a second pulse having a narrow pulse width are output in response to a positive change in the instantaneous value of the input signal.
  • the large signal area other than the small signal area only one of the pulses is output. Therefore, the small signal region is a high gain region where the open loop gain of the class D amplifier is high, and the large signal region where the absolute value of the input signal is large is a low gain region where the open loop gain is lower than the high gain region.
  • the input / output characteristics of the class amplifier are non-linear and there is a lot of total harmonic distortion.
  • Patent Document 1 discloses a technique for suppressing distortion of the output signal of a class D amplifier.
  • an offset voltage corresponding to the distortion generated in the output stage of the class D amplifier is applied to the input signal of the pulse width modulation section of the class D amplifier.
  • This disclosure has been made in view of the circumstances described above, and an object thereof is to provide a technical means for reducing power consumption in a small signal region while suppressing deterioration of total harmonic distortion in a class D amplifier. And.
  • This disclosure is a class D amplifier that amplifies an input signal, and is a control circuit that generates a control signal that changes according to the signal level of the input signal, and the pulse width thereof is the signal level according to the control signal.
  • a class D amplifier including a second generation circuit that generates a second pulse, which becomes wider as the instantaneous value of the input signal becomes lower.
  • FIG. 1 is a block diagram showing a configuration of a class D amplifier 1 according to an embodiment of the present disclosure.
  • the positive input of the speaker SP is connected to the first output terminal 151 of the class D amplifier 1 via the LC filter 161 and the negative input of the speaker SP is connected to the second output terminal 152 via the LC filter 162.
  • the LC filters 161 and 162 serve to remove high frequency components of the pulse output from the first output terminal 151 and the second output terminal 152.
  • the speaker SP is an example of a load, and may be another load such as a motor or a light emitting element.
  • the first-stage amplifier includes a subtraction unit 111 and an integration unit 112.
  • the subtraction unit 111 subtracts the feedback signal Vf output by the feedback unit 170 from the input signal Ain given via the input terminal 101, and outputs a signal indicating the subtraction result.
  • the integrating unit 112 integrates and outputs the output signal of the subtracting unit 111.
  • the first-stage amplifier has a larger gain in the lower frequency range, and the output of the class D amplifier 1 is negatively fed back to its input.
  • the output signal of this first stage amplifier is given to the addition units 121P and 121N as an input signal Vin.
  • This input signal Vin is a signal obtained by correcting the input signal Ain based on the feedback signal Vf, and changes following the input signal Ain.
  • the control circuit 120 generates negative offset voltage ⁇ Vofs and positive offset voltage + Voffs whose absolute value becomes smaller as the signal level increases according to the signal level of the input signal Ain as control signals.
  • the signal level is a level indicating the strength of the signal, and is extracted as, for example, an envelope of the amplitude of the signal, a peak level of the signal, or the like. More specifically, in the present embodiment, the negative offset voltage-Vofs and the positive offset voltage + Voffs, which are control signals, follow the rising edge of the signal level of the input signal Ain without delay, and their absolute values become smaller. It follows the falling edge of the signal level with a predetermined time constant, and its absolute value gradually increases.
  • the addition unit 121P outputs a signal Vin-Vofs obtained by adding a negative offset voltage-Vofs to the input signal Vin to the first pulse generation unit 131P.
  • the addition unit 121N outputs a signal Vin + Vofs obtained by adding a positive offset voltage + Vofs to the input signal Vin to the second pulse generation unit 131N.
  • This addition corresponds to a voltage shift. That is, Vin-Vofs is a signal obtained by shifting the input signal Vin downward by the control signal Vofs, and Vin + Vofs is a signal obtained by shifting the input signal Vin upward by the control signal Vofs.
  • the carrier wave generation unit 132 is a circuit that generates a periodic carrier wave C.
  • the carrier wave C has a section in which the value rises from the negative peak value ⁇ Vm to the positive peak value + Vm in each period, and a section in which the value falls from the positive peak value + Vm to the negative peak value ⁇ Vm. It is a triangular wave.
  • the first pulse generation unit 131P and the second pulse generation unit 131N are each configured by a comparator.
  • the carrier wave C generated by the carrier wave generation unit 132 is output to the first pulse generation unit 131P and the second pulse generation unit 131N.
  • the first pulse generation unit 131P is in the ON state (high level) during the period when the Vin-Vofs is higher than C, and is in the OFF state (OFF state) in the other period, as compared with the signal Vin-Vofs output by the addition unit 121P and the carrier wave C.
  • the first pulse Vp which becomes low level) is output.
  • the signal Vin is a signal obtained by amplifying the input signal Ain by the first-stage amplifier.
  • the first pulse generation unit 131P outputs the first pulse Vp based on the carrier wave C, the control signal-Vofs, and the signal Vin.
  • the first pulse generation unit 131P is a first generation circuit that generates the first pulse Vp, and the pulse width in each cycle of the first pulse Vp becomes narrower as the control signal ⁇ Vofs becomes lower ( The duty ratio decreases (decreases), and increases as the instantaneous value of the input signal Vin increases (duty ratio increases).
  • the second pulse generation unit 131N is in the ON state (high level) during the period when Vin + Vofs is lower than C, and is in the OFF state (low level) in the other period, as compared with the signal Vin + Vofs output by the addition unit 121N and the carrier wave C. ),
  • the second pulse Vn is output. Therefore, it can be said that the second pulse generation unit 131N outputs the second pulse Vn based on the carrier wave C, the control signal + Vofs, and the signal Vin.
  • the second pulse generation unit 131N is a second generation circuit that generates the second pulse Vn, and the pulse width in each cycle of the second pulse Vn becomes narrower as the control signal + Vofs becomes higher (duty).
  • the ratio decreases) and increases as the instantaneous value of the input signal Vin decreases (duty ratio increases).
  • “high signal” indicates that the voltage of the signal is high
  • “low signal” indicates that the voltage of the signal is low.
  • the output stage 140 is a circuit that amplifies the first pulse Vp and the second pulse Vn and outputs them as the first pulse P and the second pulse N to the first output terminal 151 and the second output terminal 152.
  • the speaker SP which is a load, is connected between the first output terminal 151 and the second output terminal 152 of the output stage 140 by a BTL (Bridge Tied Load).
  • BTL Bridge Tied Load
  • the first pulse P and the second pulse N have opposite polarities. That is, the combined pulse PN of the first pulse P and the pulse obtained by reversing the second pulse N is given to the load.
  • the feedback unit 170 generates the above-mentioned feedback signal Vf by removing the high frequency components of the first pulse P and the second pulse N, and supplies the feedback signal Vf to the subtraction unit 111. By performing the negative feedback of the feedback signal Vf, the waveform Vsp given to the speaker SP has the same shape as the input signal Ain.
  • FIG. 2 is a block diagram showing the configuration of the control circuit 120.
  • the full-wave rectifier unit 122 full-wave rectifies the input signal Ain and outputs it.
  • the envelope follower 123 outputs a level signal Venv that rises following the peak value without delay during the period when the peak value of the output signal of the full-wave rectifier unit 122 rises, and a predetermined time constant during the period when the peak value falls. Outputs the level signal Env that follows and falls.
  • the level signal Venv indicates the signal level of the input signal Ain.
  • the level adjustment unit 124 is a circuit that generates a negative offset voltage ⁇ Vofs and a positive offset voltage + Voffs, which are control signals whose absolute value decreases as the signal Venv increases, respectively, based on the level signal Venv from the envelope follower 123.
  • the control circuit 120 is a circuit that generates a negative offset voltage ⁇ Vofs and a positive offset voltage + Voffs, which are control signals whose absolute value becomes smaller as the signal level of the input signal Ain increases.
  • the level adjusting unit 124 has a positive offset voltage + Vofs obtained by subtracting a value corresponding to the level signal Venv from the value corresponding to the positive peak value of the carrier wave C + Vm and further subtracting a predetermined margin, and this voltage.
  • a negative offset voltage with the polarity of + Vofs reversed-Vofs is output.
  • the positive offset voltage + Vofs becomes zero when the subtraction result is negative, and does not take a negative value.
  • how to determine the voltage of the margin is arbitrary.
  • the margin may be a constant value or may be changed according to the level signal Venv. That is, the positive offset voltage + Voffs and the negative offset voltage-Vofs may change curvilinearly with respect to the change in the level signal Venv.
  • FIG. 3 is a waveform diagram showing the operation of the first pulse generation unit 131P and the second pulse generation unit 131N.
  • the first pulse generation unit 131P outputs the first pulse Vp which is turned ON (high level) during the period when Vin-Vofs is higher than C as compared with the signal Vin-Vofs and the carrier wave C.
  • the second pulse generation unit 131N outputs a second pulse Vn that is ON (high level) during a period when Vin + Vofs is lower than C, as compared with the signal Vin + Vofs and the carrier wave C.
  • the pulse width of the first pulse Vp becomes wider according to the change of the input signal Vin in the positive direction, and the pulse width becomes narrower according to the change of the control signal Vofs in the positive direction.
  • the pulse width becomes wider according to the change of the input signal Vin in the negative direction, and the pulse width becomes narrower according to the change of the control signal Vofs in the positive direction.
  • control circuit 120 controls the high gain region HG by changing the offset voltages ⁇ Vofs and +Vofs, which are control signals, according to the input signal Ain, and the class D amplifier 1 is always in the high gain region HG. To operate in.
  • FIG. 4 is a diagram showing an example of input / output characteristics of the level adjusting unit 124 in the control circuit 120.
  • the horizontal axis is the output voltage Venv of the envelope follower 123
  • the vertical axis is the offset voltage ⁇ Vofs or + Voffs.
  • the class D amplifier 1 operates in the high gain region HG. Therefore, in order to operate the class D amplifier 1 in the high gain region HG, it is necessary to make the offset voltage Vofs (absolute value) smaller than the value obtained by subtracting the signal level of the input signal Vin from the peak value + Vm of the carrier wave C. ..
  • the level adjusting unit 124 subtracts the voltage corresponding to the level signal Venv from the positive peak value + Vm of the carrier wave C, and further subtracts a predetermined margin, and based on the value, the positive offset voltage + Vofs (and). Negative offset voltage-Vofs) is generated.
  • the absolute value (offset voltage Vofs) of the positive offset voltage + Vofs and the negative offset voltage-Vofs is a predetermined maximum value. It becomes Vofs_max.
  • This maximum value Vofs_max is a voltage obtained by subtracting a predetermined margin from the peak value + Vm (for example, 0.9V) of the carrier wave C, and is, for example, about 0.76V in FIG.
  • the positive offset voltage + Vofs drops substantially linearly with respect to the rise of the voltage Venv to 0V.
  • the negative offset voltage-Vofs rises substantially linearly and approaches 0V.
  • the positive offset voltage + Voffs and the negative offset voltage ⁇ Vofs reach 0V.
  • the input signal Ain for example, the absolute value is 9V
  • the positive offset voltage + Vofs and the negative offset voltage ⁇ Vofs are 0V.
  • the value of the transition voltage is calculated based on the voltage Vm (absolute value), the margin, the closed loop gain (Vsp / Ain) of the class D amplifier 1, and the gain (Vsp / Vin) after the output of the integrator. You may. Further, the input / output characteristics of FIG. 4 may be determined based on the voltage Vm (absolute value) and the calculated transition voltage.
  • FIG. 5 is a diagram showing the operation of the class D amplifier 1 performed under the control of the control circuit 120 as described above.
  • the upper part is a diagram showing the input / output characteristics of the class D amplifier 1 when the signal level of the input signal Ain is changed in various ways.
  • the horizontal axis is the signal Vin
  • the vertical axis is the pulse width of the first pulse P, the second pulse N, or their combined pulse PN.
  • the operation of the class D amplifier 1 when the input signal Ain gradually rises from the signal level of no signal will be described.
  • the signal level of the input signal Ain is almost zero (no signal)
  • the voltage Venv applied to the level adjustment unit 124 becomes 0V
  • the positive offset voltage + Vofs becomes the maximum value + Vofs_max
  • the negative offset voltage- Vofs becomes a voltage-Vofs_max whose polarity is reversed.
  • the lower limit of the range of the input signal Vin to which the first pulse P is output is ⁇ Vm + Vofs_max
  • the upper limit of the range of the input signal Vin to which the second pulse N is output is + Vm-Vofs_max. Therefore, the input / output characteristics of the class D amplifier 1 are shown on the upper left side of FIG.
  • the offset voltage Vofs which is a control signal
  • the power consumption of the class D amplifier 1 when there is no signal can be reduced.
  • the width of the high gain region HG gradually widens as the signal level of the input signal Ain rises. More specifically, when the signal level of the input signal Ain rises and the voltage Venv applied to the level adjustment unit 124 rises, the lower limit value of the high gain region HG so that the signal Vin falls within the high gain region HG- The offset voltage Vofs that determines Vm + Vofs and the upper limit + Vm-Vofs is reduced. Therefore, in the process of increasing the signal level of the input signal Ain, the signal Vin is always contained in the high gain region HG, and the class D amplifier 1 always operates in the high gain region HG. Therefore, according to the present embodiment, deterioration of the total harmonic distortion can be suppressed.
  • the positive offset voltage + Vofs and the negative offset voltage ⁇ Vofs are 0V. become.
  • the positive offset voltage + Vofs and the negative offset voltage-Vofs maintain 0 V.
  • the input / output characteristics of the class D amplifier 1 are shown on the upper right side of FIG. 5, and when the signal level exceeds the maximum value Am, the outputs of the first pulse generating section 131P and the second pulse generating section 131N are clipped. It will be in the state of. The operation at the time of this clip is the same as that of a general class D amplifier.
  • the control circuit 120 in the present embodiment is provided with an envelope follower 123, and the offset voltage Vofs, which is a control signal, follows the rise of the signal level of the input signal Ain without delay and decreases, so that the signal level rises. It follows the decline with a predetermined time constant and gradually increases.
  • a time constant of about 10 to 30 seconds is appropriate. That is, when the signal level of the input signal Ain drops, the input / output characteristics of the class D amplifier 1 change from those shown on the upper right side of FIG. 5 to those shown in the upper center, and further shown in the upper center of FIG. Gradually transitions from to the one shown on the left side of the upper row. Therefore, according to the present embodiment, it is possible to avoid an increase in distortion due to frequent changes in the offset voltage Vofs.
  • the class D amplifier 1 in the class D amplifier 1, it is possible to reduce the power consumption in the small signal region while suppressing the deterioration of the total harmonic distortion.
  • This disclosure is applicable to a wide range of class D amplifiers such as high output class D amplifiers exceeding 100 W and low output class D amplifiers mounted on mobile phones and the like.
  • LC filters 161 and 162 may be omitted.
  • the first pulse generation unit 131P and the second pulse generation unit 131N generate two pulses by comparing a signal obtained by adding positive and negative offset voltages to an input signal and a carrier wave.
  • the first pulse generator 131P and the second pulse generator 131N may generate two pulses by comparing the input signal with the carrier with positive and negative offset voltages added. good. That is, the first pulse generation unit 131P generates the first pulse Vp by comparing the input signal Vin with the carrier wave C + Vofs shifted upward by the control signal, and the second pulse generation unit 131N generates the input signal.
  • the second pulse Vn may be output by comparing Vin with the carrier wave C-Vofs shifted downward by the control signal.
  • two pulses may be generated by comparing the threshold value with the two signals obtained by adding the positive and negative offset voltages and the carrier wave to the input signal.
  • a triangular wave is used as the carrier wave, but a sawtooth wave may be used.

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Abstract

Ｄ級増幅器において全高調波歪率の悪化を抑制しつつ小信号領域における消費電力を低減する。　入力信号Ａｉｎを増幅するＤ級増幅器１であって、入力信号Ａｉｎの信号レベルに応じて小さくなる制御信号Ｖｏｆｓを生成する制御回路１２０と、第１パルスＰを生成する第１生成回路１３１Ｐであって、その第１パルスＰのパルス幅は、制御信号Ｖｏｆｓに応じて狭くなり、かつ、入力信号Ａｉｎの瞬時値が低いほど広くなる、第１生成回路１３１Ｐと、第２パルスＮを生成する第２生成回路１３１Ｎであって、その第２パルスＮのパルス幅が、制御信号Ｖｏｆｓに応じて狭くなり、かつ、入力信号Ａｉｎの瞬時値が低いほど広くなる、第２生成回路１３１Ｎと、を備える。

Description

Ｄ級増幅器
　この開示は、入力信号に基づいてパルス幅変調されたパルスにより負荷を駆動するＤ級増幅器に関する。
　入力信号の正方向への変化に応じてパルス幅が広くなる第１パルスと、入力信号の負方向への変化に応じてパルス幅が広くなる第２パルスとを発生し、第１および第２パルスによりスピーカ等の負荷を駆動するＤ級増幅器が知られている。なお、本開示の「信号」は、信号自体または信号の電圧を示す。 信号の電流は「信号の電流」と明記される。
　ある種のフィルタレス型Ｄ級増幅器では、入力信号の瞬時値（電圧）が０に近い小信号領域において、第１パルスが出力される入力信号の範囲と、第２パルスが出力される入力信号の範囲とを重複させている。
　入力信号の絶対値が小さい小信号領域において、入力信号は、第１パルスを発生させる入力信号の下限と、第２パルスを発生させる入力信号の上眼との間に挟まれている。小信号領域では第１パルスのパルス幅および第２パルスのパルス幅の両方が短くなり、消費電力を低減できる。
特開２０１８－１３７５４８号公報
　ところで、上述した従来のＤ級増幅器において、小信号領域では、入力信号の瞬時値の正方向の変化に応じてパルス幅が広くなる第１パルスと、パルス幅が狭くなる第２パルスが出力され、小信号領域以外の大信号領域ではそのうちの一方のパルスだけが出力される。このため、小信号領域は、Ｄ級増幅器の開ループゲインが高い高ゲイン領域となり、入力信号の絶対値が大きい大信号領域は、高ゲイン領域よりも開ループゲインが低い低ゲイン領域となり、Ｄ級増幅器の入出力特性がノンリニアで全高調波歪が多い。
　Ｄ級増幅器の出力信号の歪を抑制する技術に関しては、例えば特許文献１に開示がある。この特許文献１に開示の技術では、Ｄ級増幅器の出力段において発生する歪に応じたオフセット電圧をＤ級増幅器のパルス幅変調部の入力信号に与えている。
　しかしながら、上述した従来のＤ級増幅器の出力段のノンリニア特性により発生する歪は、入力信号のシフト量（オフセット）を調整したとしても抑制することができない。
　この開示は、以上説明した事情に鑑みてなされたものであり、Ｄ級増幅器において全高調波歪率の悪化を抑制しつつ小信号領域における消費電力を低減する技術的手段を提供することを目的とする。
　この開示は、入力信号を増幅するＤ級増幅器であって、前記入力信号の信号レベルに応じて変化する制御信号を生成する制御回路と、そのパルス幅が、前記制御信号に応じて前記信号レベルが低いほど狭くなり、かつ、前記入力信号の瞬時値が高いほど広くなる、第１パルスを生成する第１生成回路と、そのパルス幅が、前記制御信号に応じて前記信号レベルが低いほど狭くなり、かつ、前記入力信号の瞬時値が低いほど広くなる、第２パルスを生成する第２生成回路とを備えたＤ級増幅器を提供する。
この開示の一実施形態によるＤ級増幅器の構成を示すブロック図である。 同Ｄ級増幅器における制御回路の構成を示すブロック図である。 同Ｄ級増幅器における第１パルス発生部および第２パルス発生部の動作を示す波形図である。 同制御回路のレベル調整部の入出力特性の例を示す図である。 同Ｄ級増幅器の動作例を示す図である。
　以下、図面を参照し、この開示の実施形態を説明する。
　図１は、この開示の一実施形態によるＤ級増幅器１の構成を示すブロック図である。Ｄ級増幅器１の第１出力端子１５１にＬＣフィルタ１６１を介してスピーカＳＰの正側入力が、第２出力端子１５２にＬＣフィルタ１６２を介してスピーカＳＰの負側入力が接続されている。ＬＣフィルタ１６１およぶ１６２は、第１出力端子１５１および第２出力端子１５２から出力されるパルスの高域成分を除去する役割を果たす。スピーカＳＰは負荷の
一例であり、モーターや発光素子など、他の負荷でもよい。
　図１において、初段増幅器は減算部１１１と積分部１１２とを備える。減算部１１１は、入力端子１０１を介して与えられる入力信号Ａｉｎから帰還部１７０が出力する帰還信号Ｖｆを減算し、減算結果を示す信号を出力する。積分部１１２は、減算部１１１の出力信号を積分して出力する。このように、初段増幅器は、低域ほど大きいゲインを有し、かつ、その入力にＤ級増幅器１の出力が負帰還されている。この初段増幅器の出力信号は、入力信号Ｖｉｎとして加算部１２１Ｐおよび１２１Ｎに与えられる。この入力信号Ｖｉｎは、帰還信号Ｖｆに基づいて入力信号Ａｉｎを補正した信号であり、入力信号Ａｉｎに追従して変化する。制御回路１２０は、入力信号Ａｉｎの信号レベルに応じて、その信号レベルが大きくなるほど絶対値の小さくなる負のオフセット電圧－Ｖｏｆｓおよび正のオフセット電圧＋Ｖｏｆｓを制御信号として発生する。信号レベルは、その信号の強度を示すレベルであり、例えば、信号の振幅のエンベロープや、信号のピークレベルなどとして抽出される。さらに詳述すると、本実施形態において、制御信号である負のオフセット電圧－Ｖｏｆｓおよび正のオフセット電圧＋Ｖｏｆｓは、入力信号Ａｉｎの信号レベルの立ち上がりに遅滞なく追従してその絶対値が小さくなり、その信号レベルの立ち下がりに所定の時定数をもって追従してその絶対値が徐々に大きくなる。加算部１２１Ｐは、入力信号Ｖｉｎに負のオフセット電圧－Ｖｏｆｓを加算した信号Ｖｉｎ－Ｖｏｆｓを第１パルス発生部１３１Ｐに出力する。加算部１２１Ｎは、入力信号Ｖｉｎに正のオフセット電圧＋Ｖｏｆｓを加算した信号Ｖｉｎ＋Ｖｏｆｓを第２パルス発生部１３１Ｎに出力する。なお、この加算は、電圧シフトに相当する。つまり、Ｖｉｎ－Ｖｏｆｓは、入力信号Ｖｉｎを制御信号Ｖｏｆｓだけ下にシフトして得られる信号であり、また、Ｖｉｎ＋Ｖｏｆｓは、入力信号Ｖｉｎを制御信号Ｖｏｆｓだけ上にシフトして得られる信号である。
　搬送波生成部１３２は、周期的な搬送波Ｃを生成する回路である。本実施形態において、搬送波Ｃは、各周期に値が負のピーク値－Ｖｍから正のピーク値＋Ｖｍに立ち上がる区間と、正のピーク値＋Ｖｍから負のピーク値－Ｖｍに立ち下がる区間とを有する三角波である。
　第１パルス生成部１３１Ｐおよび第２パルス生成部１３１Ｎは、各々コンパレータにより構成されている。第１パルス生成部１３１Ｐおよび第２パルス生成部１３１Ｎには、搬送波生成部１３２で生成された搬送波Ｃが出力される。第１パルス生成部１３１Ｐは、加算部１２１Ｐが出力する信号Ｖｉｎ－Ｖｏｆｓと搬送波Ｃと比較し、Ｖｉｎ－ＶｏｆｓがＣより高い期間にＯＮ状態（ハイレベル）となり、それ以外の期間でＯＦＦ状態（ローレベル）となる第１パルスＶｐを出力する。ここで、信号Ｖｉｎは、入力信号Ａｉｎを初段増幅器で増幅した信号である。従って、第1パルス生成部１３１Ｐは、搬送波Ｃ、制御信号－Ｖｏｆｓ及び信号Ｖｉｎに基づいて第1パルスＶｐを出力する、ということができる。この第１パルス生成部１３１Ｐは、第１パルスＶｐを生成する第１生成回路であって、その第１パルスＶｐの各周期におけるパルス幅は、制御信号－Ｖｏｆｓが低くなるに応じて狭くなり（デューティ比が下降）、かつ、入力信号Ｖｉｎの瞬時値が高くなるにつれて広くなる（デューティ比が上昇）。また、第２パルス生成部１３１Ｎは、加算部１２１Ｎが出力する信号Ｖｉｎ＋Ｖｏｆｓと搬送波Ｃと比較し、Ｖｉｎ＋ＶｏｆｓがＣより低い期間にＯＮ状態（ハイレベル）となり、それ以外の期間でＯＦＦ状態（ローレベル）となる第２パルスＶｎを出力する。従って、第２パルス生成部１３１Ｎは、搬送波Ｃ、制御信号＋Ｖｏｆｓ及び信号Ｖｉｎに基づいて第２パルスＶｎを出力する、ということができる。この第２パルス生成部１３１Ｎは、第２パルスＶｎを生成する第２生成回路であって、その第２パルスＶｎの各周期におけるパルス幅が、制御信号＋Ｖｏｆｓが高くなるに応じて狭くなり（デューティ比が下降）、かつ、入力信号Ｖｉｎの瞬時値が低くなるにつれて広くなる（デューティ比が上昇）。ここで、「信号が高い」は、その信号の電圧が高いことを示し、「信号が低い」は、その信号の電圧が低いことを示す。
　出力段１４０は、第１パルスＶｐおよび第２パルスＶｎを増幅し、第１パルスＰおよび第２パルスＮとして、第１出力端子１５１および第２出力端子１５２に出力する回路である。本実施形態では、この出力段１４０の第１出力端子１５１および第２出力端子１５２間に、負荷であるスピーカＳＰがＢＴＬ（Bridge Tied Load；ブリッジ接続負荷）で接続される。第１出力端子１５１からハイレベルの第１パルスＰが出力されると、この第１パルスＰにより、負荷には第１出力端子１５１から第２出力端子１５２に向かう電流が流れる。また、第２出力端子１５２からハイレベルの第２パルスＮが出力されると、この第２パルスＮにより、負荷には第２出力端子１５２から第１出力端子１５１に向かう電流が流れる。このように負荷に対する効果に着目すると、第１パルスＰおよび第２パルスＮは逆極性である。すなわち、負荷に対しては、第１パルスＰと、第２パルスＮを逆相化したパルスとの合成パルスＰ－Ｎが与えられる。帰還部１７０は、第１パルスＰおよび第２パルスＮの高域成分を除去することにより、上述した帰還信号Ｖｆを生成し、減算部１１１に供給する。この帰還信号Ｖｆの負帰還が行われることにより、スピーカＳＰに与えられる波形Ｖｓｐは、入力信号Ａｉｎと同じ形になる。
　図２は制御回路１２０の構成を示すブロック図である。この制御回路１２０において、全波整流部１２２は、入力信号Ａｉｎを全波整流して出力する。エンベロープフォロワ１２３は、全波整流部１２２の出力信号のピーク値が立ち上がる期間は、そのピーク値に遅滞なく追従して立ち上がるレベル信号Ｖｅｎｖを出力し、ピーク値が立ち下がる期間は、所定の時定数をもって追従して立ち下がるレベル信号Ｖｅｎｖを出力する。レベル信号Ｖｅｎｖは、入力信号Ａｉｎの信号レベルを示す。レベル調整部１２４は、エンベロープフォロワ１２３からのレベル信号Ｖｅｎｖに基づいて、各々信号Ｖｅｎｖが大きくなるほどその絶対値が小さくなる制御信号である負のオフセット電圧－Ｖｏｆｓおよび正のオフセット電圧＋Ｖｏｆｓを生成する回路である。つまり、制御回路１２０は、入力信号Ａｉｎの信号レベルが大きくなるほど、その絶対値が小さくなる制御信号である負のオフセット電圧－Ｖｏｆｓおよび正のオフセット電圧＋Ｖｏｆｓを生成する回路である。さらに詳述すると、レベル調整部１２４は、搬送波Ｃの正のピーク値に対応する値＋Ｖｍからレベル信号Ｖｅｎｖに対応する値を差し引き、さらに所定のマージンを差し引いた正のオフセット電圧＋Ｖｏｆｓと、この電圧＋Ｖｏｆｓの極性を反転した負のオフセット電圧－Ｖｏｆｓを出力する。ここで、正のオフセット電圧＋Ｖｏｆｓは差し引き結果が負のときはゼロとなり、負の値はとらない。また、マージンの電圧をどのように定めるかは任意である。また、マージンは、一定値であってもよく、レベル信号Ｖｅｎｖに応じて変化させてもよい。すなわち、正のオフセット電圧＋Ｖｏｆｓおよび負のオフセット電圧－Ｖｏｆｓは、レベル信号Ｖｅｎｖの変化に対して曲線的に変化してもよい。
　次に本実施形態の動作を説明する。図３は第１パルス発生部１３１Ｐおよび第２パルス発生部１３１Ｎの動作を示す波形図である。上述したように、第１パルス生成部１３１Ｐは、信号Ｖｉｎ－Ｖｏｆｓと搬送波Ｃと比較し、Ｖｉｎ－ＶｏｆｓがＣより高い期間にＯＮ（ハイレベル）となる第１パルスＶｐを出力する。また、第２パルス生成部１３１Ｎは、信号Ｖｉｎ＋Ｖｏｆｓと搬送波Ｃと比較し、Ｖｉｎ＋ＶｏｆｓがＣより低い期間にＯＮ（ハイレベル）となる第２パルスＶｎを出力する。従って、第１パルスＶｐは、入力信号Ｖｉｎの正方向への変化に応じてパルス幅が広くなり、制御信号Ｖｏｆｓの正方向への変化に応じてパルス幅が狭くなる。また、第２パルスＰは、入力信号Ｖｉｎの負方向への変化に応じてパルス幅が広くなり、制御信号Ｖｏｆｓの正方向への変化に応じてパルス幅が狭くなる。これらの第１パルスＶｐおよび第２パルスＶｎは出力段１４０で増幅され、第１パルスＰおよび第２パルスＮとして出力される。
　次に第１パルスＰが出力される入力信号Ｖｉｎの範囲および第２パルスＮが出力される入力信号Ｖｉｎの範囲について説明する。仮にＶｉｎ＝０Ｖとする。この場合、搬送波Ｃの負のピーク－Ｖｍと信号Ｖｉｎ－Ｖｏｆｓとの間には余裕Ｖｍ－Ｖｏｆｓがある。そして、入力信号Ｖｉｎを０Ｖから余裕Ｖｍ－Ｖｏｆｓだけ負方向に変化させると、第１パルスＰのパルス幅が０となる。すなわち、第１パルスＰが出力される入力信号Ｖｉｎの範囲の下限値は０Ｖ－（Ｖｍ－Ｖｏｆｓ）となる。一方、搬送波Ｃの正のピーク＋Ｖｍと信号Ｖｉｎ＋Ｖｏｆｓとの間には余裕Ｖｍ－Ｖｏｆｓがある。そして、入力信号Ｖｉｎを０Ｖから余裕Ｖｍ－Ｖｏｆｓだけ正方向に変化させると、第２パルスＮのパルス幅が０となる。すなわち、第２パルスＮが出力される入力信号Ｖｉｎの範囲の上限値は０Ｖ＋（Ｖｍ－Ｖｏｆｓ）となる。従って、入力信号Ｖｉｎが変化する範囲のうち、第１パルスＶｐおよび第２パルスＶｎの両方が出力される範囲、すなわち、高ゲイン領域ＨＧは、－Ｖｍ＋Ｖｏｆｓから＋Ｖｍ－Ｖｏｆｓの範囲である。
　本実施形態では、制御回路１２０が、入力信号Ａｉｎに応じて制御信号であるオフセット電圧－Ｖｏｆｓおよび＋Ｖｏｆｓを変化させることにより、高ゲイン領域ＨＧを制御し、Ｄ級増幅器１を常に高ゲイン領域ＨＧにおいて動作させる。
　図４は制御回路１２０におけるレベル調整部１２４の入出力特性の例を示す図である。図４において、横軸はエンベロープフォロワ１２３の出力電圧Ｖｅｎｖ、縦軸はオフセット電圧－Ｖｏｆｓまたは＋Ｖｏｆｓである。
　本実施形態において、加算部１２１Ｐおよび１２１Ｎに与えられる入力信号Ｖｉｎの瞬時値が下限値－Ｖｍ＋Ｖｏｆｓから上限値＋Ｖｍ－Ｖｏｆｓの範囲にあれば、Ｄ級増幅器１は高ゲイン領域ＨＧにおいて動作する。従って、Ｄ級増幅器１を高ゲイン領域ＨＧにおいて動作させるためには、オフセット電圧Ｖｏｆｓ（絶対値）を搬送波Ｃのピーク値＋Ｖｍから入力信号Ｖｉｎの信号レベルを差し引いた値よりも小さくする必要がある。そこで、本実施形態において、レベル調整部１２４は、搬送波Ｃの正のピーク値＋Ｖｍからレベル信号Ｖｅｎｖに応じた電圧を差し引き、さらに所定のマージンを差し引いた値に基づき、正のオフセット電圧＋Ｖｏｆｓ（および負のオフセット電圧－Ｖｏｆｓ）を生成する。
　入力信号Ａｉｎの信号レベルが無信号であり、エンベロープフォロワ１２３の出力電圧Ｖｅｎｖが０Ｖである場合、正のオフセット電圧＋Ｖｏｆｓおよび負のオフセット電圧－Ｖｏｆｓの絶対値（オフセット電圧Ｖｏｆｓ）は所定の最大値Ｖｏｆｓ＿ｍａｘとなる。この最大値Ｖｏｆｓ＿ｍａｘは、搬送波Ｃのピーク値＋Ｖｍ（例えば０．９Ｖ）から所定のマージンを差し引いて得られる電圧であり、例えば、図４では約０．７６Ｖである。
　入力信号Ａｉｎの信号レベルが上昇し、エンベロープフォロワ１２３の出力電圧Ｖｅｎｖが上昇すると、図４に示すように、電圧Ｖｅｎｖの上昇に対して、正のオフセット電圧＋Ｖｏｆｓは略直線的に低下して０Ｖに近づき、負のオフセット電圧－Ｖｏｆｓは略直線的に上昇して０Ｖに近づく。そして、図４に示す例では、電圧Ｖｅｎｖが遷移電圧（例えば、９Ｖ）になると、正のオフセット電圧＋Ｖｏｆｓおよび負のオフセット電圧－Ｖｏｆｓが０Ｖに到達する。この例の遷移電圧である９Ｖは、積分部１１２が出力する信号Ｖｉｎが搬送波Ｃの正のピーク値＋Ｖｍ＝０．９Ｖまたは負のピーク値－Ｖｍ＝－０．９Ｖとなるときの入力信号Ａｉｎの最大値Ａｍ（絶対値）に基いて、決められる。従って、図４に示す例では、値Ａｍからマージンを減算した信号レベルの入力信号Ａｉｎ（例えば、絶対値が９Ｖ）が与えられた場合に正のオフセット電圧＋Ｖｏｆｓおよび負のオフセット電圧－Ｖｏｆｓが０Ｖになる。さらに、遷移電圧の値は、電圧Ｖｍ（絶対値）と、マージンと、Ｄ級増幅器１の閉ループゲイン（Ｖｓｐ／Ａｉｎ）と、積分器の出力以降のゲイン（Ｖｓｐ／Ｖｉｎ）とに基いて算出してもよい。また、図４の入出力特性は、電圧Ｖｍ（絶対値）と算出された遷移電圧とに基いて決めてもよい。
　図５は以上のような制御回路１２０の制御の下で行われるＤ級増幅器１の動作を示す図である。図５において上段は、入力信号Ａｉｎの信号レベルを各種変化させた場合のＤ級増幅器１の入出力特性を各々示す図である。これらの図において、横軸は信号Ｖｉｎ、縦軸は第１パルスＰ、第２パルスＮまたはそれらの合成パルスＰ－Ｎのパルス幅である。
　まず、入力信号Ａｉｎが無信号の信号レベルから徐々に立ち上がる場合のＤ級増幅器１の動作を説明する。入力信号Ａｉｎの信号レベルがほぼゼロ（無信号）である場合、レベル調整部１２４に与えられる電圧Ｖｅｎｖは０Ｖとなり、上述したように正のオフセット電圧＋Ｖｏｆｓは最大値＋Ｖｏｆｓ＿ｍａｘとなり、負のオフセット電圧－Ｖｏｆｓはその極性を反転した電圧－Ｖｏｆｓ＿ｍａｘとなる。この結果、第１パルスＰが出力される入力信号Ｖｉｎの範囲の下限値は－Ｖｍ＋Ｖｏｆｓ＿ｍａｘとなり、第２パルスＮが出力される入力信号Ｖｉｎの範囲の上限値は＋Ｖｍ－Ｖｏｆｓ＿ｍａｘとなる。従って、Ｄ級増幅器１の入出力特性は、図５の上段左側に示すものとなる。
　このように入力信号Ａｉｎが無信号ないしそれに近い状態である場合、制御信号であるオフセット電圧Ｖｏｆｓが最大値とされることにより、高ゲイン領域ＨＧの下限値および上限値は０に最も接近した値とされ、高ゲイン領域ＨＧの幅は最小値とされる。そして、無信号時においては、加算部１２１Ｐおよび１２１Ｎに与えられる入力信号Ｖｉｎがほぼ０Ｖになるので、第１パルス発生部１３１Ｐに与えられる入力信号はＶｉｎ－Ｖｏｆｓ＝－Ｖｏｆｓ＿ｍａｘ、第２パルス発生部１３１Ｎに与えられる入力信号はＶｉｎ＋Ｖｏｆｓ＝＋Ｖｏｆｓ＿ｍａｘとなる。従って、図５の上段左側に示す例では、第１パルスＰおよび第２パルスＮのデューティ比は約１０％になる。このように本実施形態によれば、無信号時におけるＤ級増幅器１の消費電力を低減できる。
　入力信号Ａｉｎの信号レベルがいくらか上昇し、かつ、その信号レベルが最大値Ａｍの半分くらいの状況では、Ｄ級増幅器１の入出力特性は、図５の上段中央に示すものとなる。
　ここで、高ゲイン領域ＨＧの幅は、入力信号Ａｉｎの信号レベルの上昇に応じて徐々に広くなる。さらに詳述すると、入力信号Ａｉｎの信号レベルが上昇して、レベル調整部１２４に与えられる電圧Ｖｅｎｖが上昇すると、信号Ｖｉｎが高ゲイン領域ＨＧ内に収まるように、高ゲイン領域ＨＧの下限値－Ｖｍ＋Ｖｏｆｓおよび上限値＋Ｖｍ－Ｖｏｆｓを決定するオフセット電圧Ｖｏｆｓが減少される。従って、入力信号Ａｉｎの信号レベルが上昇する過程において、信号Ｖｉｎは常に高ゲイン領域ＨＧ内に収まり、Ｄ級増幅器１は常に高ゲイン領域ＨＧにおいて動作する。従って、本実施形態によれば、全高調波歪率の劣化を抑制できる。
　入力信号Ａｉｎの信号レベルがさらに上昇し、レベル調整部１２４に与えられる電圧Ｖｅｎｖが遷移電圧（図４に示す例では９Ｖ）に到達すると、正のオフセット電圧＋Ｖｏｆｓおよび負のオフセット電圧－Ｖｏｆｓは０Ｖになる。この結果、第１パルスＰが出力される入力信号Ｖｉｎの範囲の下限値は－Ｖｍ＋Ｖｏｆｓ＝－Ｖｍ＋０Ｖ＝－Ｖｍとなり、第２パルスＶｎが出力される入力信号Ｖｉｎの範囲の上限値は＋Ｖｍ－Ｖｏｆｓ＝＋Ｖｍとなる。従って、Ｄ級増幅器１の入出力特性は、図５の上段右側に示すものとなる。この場合、入力信号Ｖｉｎの瞬時値が０であるときの第１パルスＰおよび第２パルスＮのデューティ比は各々５０％になる。
　入力信号Ａｉｎの信号レベルがさらに上昇し、レベル調整部１２４に与えられる電圧Ｖｅｎｖが遷移電圧を越えた場合、正のオフセット電圧＋Ｖｏｆｓおよび負のオフセット電圧－Ｖｏｆｓは０Ｖを維持する。この場合、Ｄ級増幅器１の入出力特性は、図５の上段右側に示すものとなり、信号レベルが最大値Ａｍを超えると、第１パルス発生部１３１Ｐおよび第２パルス発生部１３１Ｎは出力がクリップした状態となる。このクリップ時の動作は一般的なＤ級増幅器と同様である。
　次に、入力信号Ａｉｎの信号レベルが徐々に立ち下がる場合のＤ級増幅器１の動作を説明する。入力信号Ａｉｎの信号レベルが立ち上がる場合は、クリップの発生を防ぐため、オフセット電圧Ｖｏｆｓを即時に減少する必要がある。しかし、入力信号Ａｉｎの信号レベルが立ち下がる場合は、クリップの心配はないため、オフセット電圧Ｖｏｆｓを即時に調整する必要はない。逆に、即時に調整することにより、オフセット電圧Ｖｏｆｓの変化頻度の増加によって、歪が増える虞がある。そこで、本実施形態における制御回路１２０は、エンベロープフォロワ１２３が設けられており、制御信号であるオフセット電圧Ｖｏｆｓは、入力信号Ａｉｎの信号レベルの立ち上がりに遅滞なく追従して減少し、信号レベルの立ち下がりに所定の時定数をもって追従して徐々に増加する。音楽信号を対象とした場合、時定数は１０～３０秒程度が適当である。つまり、入力信号Ａｉｎの信号レベルが立ち下がる場合に、Ｄ級増幅器１の入出力特性は、図５の上段右側に示すものから上段中央に示すものへ、さらに、図５の上段中央に示すものから上段左側に示すものへと徐々に遷移する。従って、本実施形態によれば、オフセット電圧Ｖｏｆｓの頻繁な変化によって歪が増えるのを回避できる。
　以上説明したように、本実施形態によれば、Ｄ級増幅器１において、全高調波歪率の悪化を抑制しつつ、小信号領域における消費電力を低減できる。
＜他の実施形態＞
　以上、この開示の実施形態について説明したが、この開示には他にも実施形態が考えられる。例えば次の通りである。
（１）この開示は、１００Ｗを超える高出力のＤ級増幅器、携帯電話機等に搭載される低出力のＤ級増幅器等、広範囲のＤ級増幅器に適用可能である。低出力のＤ級増幅器などにおいては、ＬＣフィルタ１６１および１６２を省略してもよい。
（２）上記実施形態において、第１パルス生成部１３１Ｐおよび第２パルス生成部１３１Ｎは、入力信号に正と負のオフセット電圧を付加した信号と搬送波を比較することにより２つのパルスを生成した。その代わりに、第１パルス生成部１３１Ｐおよび第２パルス生成部１３１Ｎは、入力信号と、搬送波に正と負のオフセット電圧を付加したものとを比較することにより、２つのパルスを生成してもよい。つまり、第１パルス生成部１３１Ｐは、入力信号Ｖｉｎと、制御信号により上にシフトされた搬送波Ｃ＋Ｖｏｆｓとを比較することにより、第1パルスＶｐを生成し、第２パルス生成部１３１Ｎは、入力信号Ｖｉｎと、制御信号により下にシフトされた搬送波Ｃ－Ｖｏｆｓとを比較することにより、第2パルスＶｎを出力しても良い。あるいは入力信号に正と負のオフセット電圧および搬送波を加算した２つの信号と閾値とを比較することにより２つのパルスを生成してもよい。
（３）上記実施形態では、搬送波として、三角波を用いたが、鋸歯状波を用いてもよい。
１……Ｄ級増幅器、１０１……入力端子、１１１……減算部、１１２……積分部、１２０……制御回路、１２１Ｐ，１２１Ｎ……加算部、１３１Ｐ……第１パルス生成部、１３１Ｎ……第２パルス生成部、１３２……搬送波生成部、１４０……出力段、１５１……第１出力端子、１５２……第２出力端子、１６１，１６２……ＬＣフィルタ、ＳＰ……スピーカ、１７０……帰還部、１２２……全波整流部、１２３……エンベロープフォロワ、１２４……レベル調整部。

Claims (10)

  1. 　入力信号を増幅するＤ級増幅器であって、
    　前記入力信号の信号レベルに応じて変化する制御信号を生成する制御回路と、
    　そのパルス幅が、前記制御信号に応じて前記信号レベルが低いほど狭くなり、かつ、前記入力信号の瞬時値が高いほど広くなる、第１パルスを生成する第１生成回路と、
    　そのパルス幅が、前記制御信号に応じて前記信号レベルが低いほど狭くなり、かつ、前記入力信号の瞬時値が低いほど広くなる、第２パルスを生成する第２生成回路と、を備えたＤ級増幅器。
  2. 　前記入力信号が変化する範囲における、前記第１生成回路が前記第１パルスを生成し、かつ、前記第２生成回路が第２パルスを生成する高ゲイン領域が、前記制御信号に応じて、前記信号レベルが高いほど広くなる請求項１のＤ級増幅器。
  3. 　前記高ゲイン領域は、前記信号レベルに対して、所定のマージンを有している請求項２のＤ級増幅器。
  4. 　前記制御信号は、前記入力信号の信号レベルの立ち上がりに遅滞なく追従して変化し、立ち下がりに所定の時定数をもって追従して変化する請求項１から請求項３の何れかのＤ級増幅装置。
  5. 　さらに、前記第１パルスを増幅して負荷の正側入力に供給し、前記第２パルスを増幅して前記負荷の負側入力に供給する出力段を備えた請求項１から請求項４の何れかのＤ級増幅装置。
  6. 　搬送波を生成し、生成した前記搬送波を前記第１生成回路及び前記第２生成回路に出力する搬送波生成部を、さらに備え、
    　前記第１生成回路及び前記第２生成回路は、前記搬送波生成部によって生成された前記搬送波、前記制御回路によって生成された前記制御信号及び前記入力信号を初段増幅器で増幅した信号に基づいて、前記第１パルス及び前記第２パルスをそれぞれ生成する請求項１から請求項４の何れかのＤ型増幅装置。
  7. 　前記制御回路の生成する前記制御信号は、前記入力信号の信号レベルが大きくなるほど小さくなる請求項１から請求項６の何れかのＤ級増幅装置。
  8. 　前記第１生成回路は、前記制御信号だけ上にシフトされた前記信号と、前記搬送波とを比較することにより、前記第１パルスを生成し、
    　前記第２生成回路は、前記搬送波と、前記制御信号だけ下にシフトされた前記信号とを比較することにより、前記第２パルスを生成する請求項６または請求項７のＤ級増幅装置。
  9. 　前記第１生成回路は、前記信号と、前記制御信号により上にシフトされた前記搬送波とを比較することにより、前記第１パルスを生成し、
    　前記第２生成回路は、前記制御信号だけ下にシフトされた前記搬送波と、前記信号とを比較することにより、前記第２パルスを生成する請求項６または請求項７のＤ級増幅装置。
  10. 　前記制御回路は、前記入力信号の絶対値のピーク値が立ち上がる期間は、そのピーク値に遅滞なく追従して立ち上がり、そのピーク値が立ち下がる期間は、そのピーク値に所定の時定数をもって立ち下がるレベル信号を生成するエンベロープフォロワを備えており、
    　前記制御回路は、そのレベル信号に基づいて、前記制御信号を生成する請求項４のＤ級増幅装置。
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