JP2014011763A - Ｄ級増幅回路及びｄ級増幅方法 - Google Patents

Abstract

【課題】Ｄ級増幅回路の無信号時の出力パルスのパルス幅を狭くする。
【解決手段】Ｄ級増幅回路１Ａは、第１疑似パルスPp及び第２疑似パルスPmを発生するパルス発生回路１０Ａ、第１入力信号Inp及び第２入力信号Inmを積分して第１積分信号Intom及び第２積分信号Intopを出力する積分回路２０Ａ、第１積分信号Intom、第２積分信号Intop、三角波信号Triに基づいて第１入力信号Inp及び第２入力信号Inmをパルス幅変調した第１パルスP1及び第２パルスP2を出力するＰＷＭ回路３０、第１パルスP1及び第２パルスP2を増幅して第１出力パルスOutp及び第２出力パルスOutmを外部負荷でスピーカＳＰに供給する駆動回路４０を備える。
【選択図】図１

Description

本発明は、入力信号をＤ級増幅する技術に関する。

Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
この種のＤ級増幅回路は、オペアンプを用いて入力信号を積分する積分回路と、積分回路の出力信号と三角波信号とを比較する比較回路と、比較回路の出力信号に基づいてパルス幅変調したパルス幅変調信号を生成する駆動回路とを備え、駆動回路の出力信号は、積分回路の入力側にフィードバックされるとともに、スピーカなどの負荷に供給される。

特許文献１には、無信号時の電力損失を回避するとともに微小信号時の歪みを低減するために、遅延回路を用いて、無信号時における出力パルスのデューティ比を数パーセントにするＤ級増幅回路が開示されている。このＤ級増幅回路において、三角波信号の周波数（以下、キャリア周波数と称する）における積分回路の減衰率が十分大きければ、無信号時の積分回路の出力信号は直流となる。この場合、積分回路の出力信号のレベルは三角波信号の振幅中心レベルと一致する。

特開２００６−４２２９６号公報

ところで、上述したＤ級増幅回路では、無信号時において出力パルスのパルス幅は、理想的には遅延回路の遅延時間と一致する。
しかしながら、積分回路が理想的でないと、キャリア周波数において、十分な減衰率を得ることができず、積分回路の出力信号はキャリア成分が重畳したものとなってしまう。無信号時にキャリア成分が重畳した信号が比較回路に入力されると、三角波信号の振幅中心レベルから若干ずれたタイミングで比較回路の出力信号の論理レベルが反転する。この結果、出力パルスのパルス幅は、遅延回路の遅延時間よりも大きくなる。
出力パルスのパルス幅が大きくなると、無信号時の消費電力が大きくなり、ゼロクロス歪が大きくなる。加えて、入力信号が無くなった場合に、出力パルスのパルス幅が大きいと、スピーカのコイルに大きなエネルギーが蓄積されるため、ポップノイズが大きくなるといった問題がある。

積分回路のキャリア漏れを低減するためには、キャリア周波数を高くすることが考えられるが、キャリア周波数を高くすると、高周波ノイズが大きくなり、ＥＭＩ特性が劣化する。このため、地上デジタル放送を受信可能な装置にＤ級増幅回路を組み込むと受信妨害が発生することがある。
また、積分回路の時定数を大きくすることも考えられるが、回路素子が大きくなり装置を小型化することが困難になる。
くわえて、積分回路の次数を高次にすることも考えられる。しかし、実際の積分回路は、ハイパスフィルタを介して出力パルスを入力にフィードバックしている。ハイパスフィルタの位相回りを考慮して積分回路などを安定して動作させるためには、ハイパスフィルタの次数を制限する必要がある。
本発明は、上述した事情に鑑みてなされたものであり、無信号時の出力パルスのパルス幅を狭くすることを解決課題とする。

以上の課題を解決するために本発明に係るＤ級増幅回路は、差動形式の第１入力信号及び第２入力信号をパルス幅変調して差動形式の第１出力パルス及び第２出力パルスを生成するものであって、第１疑似パルス及び第２疑似パルスを発生するパルス発生手段と、前記第１入力信号、前記第１疑似パルス、及び前記第１出力パルスを合成して積分し第１積分信号を生成するとともに、前記第２入力信号、前記第２疑似パルス、及び前記第２出力パルスを合成して積分し第２積分信号を生成する積分手段と、前記第１積分信号を三角波信号と比較して、前記第１入力信号をパルス幅変調した第１信号を生成するとともに、前記第２積分信号を前記三角波信号と比較して、前記第２入力信号をパルス幅変調した第２信号を生成するパルス幅変調手段と、前記第２信号を遅延させて遅延第２信号を生成する遅延手段と、前記第１信号および前記遅延第２信号に基づいて、前記第１出力パルス及び前記第２出力パルスを生成する出力パルス生成手段とを備え、前記パルス発生手段は、前記第１出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第１疑似パルスを発生し、前記第２出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第２疑似パルスを発生する。

この発明によれば、積分手段は、第１疑似パルス及び第２疑似パルスを含めて積分を実行する。このため、積分手段の減衰率が、三角波信号のキャリア周波数において十分大きくなくても、第１積分信号及び第２積分信号のキャリア漏れを低減することが可能となる。この結果、無信号時における第１出力パルス及び第２出力パルスのパルス幅を狭くすることができ、消費電力を削減するとともにゼロクロス歪を低減することが可能となる。なお、パルス発生手段は、少なくとも第１入力信号及び第２入力信号が無信号となる期間において、第１疑似パルス及び第２疑似パルスを発生させればよい。

本発明に係る他のＤ級増幅回路は、差動形式の第１入力信号及び第２入力信号をパルス幅変調して差動形式の第１出力パルス及び第２出力パルスを生成するものであって、第１疑似パルス及び第２疑似パルスを発生するパルス発生手段と、前記第１疑似パルスと前記第１入力信号とを合成して第１合成信号を生成するとともに、前記第２疑似パルスと前記第２入力信号とを合成して第２合成信号を生成する合成手段と、前記第１合成信号と前記第１出力パルスとを合成して積分し第１積分信号を生成するとともに、前記第２合成信号と前記第２出力パルスとを合成して積分し第２積分信号を生成する積分手段と、前記第１積分信号を三角波信号と比較して、前記第１入力信号をパルス幅変調した第１信号を生成するとともに、前記第２積分信号を前記三角波信号と比較して、前記第２入力信号をパルス幅変調した第２信号を生成するパルス幅変調手段と、前記第２信号を遅延させて遅延第２信号を生成する遅延手段と、前記第１信号および前記遅延第２信号に基づいて、前記第１出力パルス及び前記第２出力パルスを生成する出力パルス生成手段とを備え、前記パルス発生手段は、前記第１出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第１疑似パルスを発生し、前記第２出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第２疑似パルスを発生する。

この発明によれば、第１入力信号に第１疑似パルスを合成した第１合成信号及び第２入力信号に第２疑似パルスを合成した第２合成信号が積分手段に供給される。このため、第１疑似パルス及び第２疑似パルスによって、積分手段の減衰率が、三角波信号のキャリア周波数において十分大きくなくても、第１積分信号及び第２積分信号のキャリア漏れを低減するように補正することが可能となる。この結果、無信号時における第１出力パルス及び第２出力パルスのパルス幅を狭くすることができ、消費電力を削減するとともにゼロクロス歪を低減することが可能となる。

上述したＤ級増幅回路において、前記パルス発生手段は、前記三角波信号と当該三角波信号の振幅中心となる基準電圧とを比較するコンパレータと、前記コンパレータの出力信号と当該出力信号を遅延した信号とに基づいて前記第１疑似パルス及び前記第２疑似パルスを発生する発生回路とを備えることが好ましい。この発明によれば、三角波信号が基準電圧をクロスするタイミングに同期して第１疑似パルス及び第２疑似パルスを発生させることができるので、積分手段のキャリア漏れを低減することが可能となる。

また、上述したＤ級増幅回路において、前記パルス発生手段には、前記三角波信号のレベルが当該三角波信号の振幅中心をよぎると反転する制御信号が供給され、前記パルス発生手段は、前記制御信号と当該制御信号を遅延した信号とに基づいて前記第１疑似パルス及び前記第２疑似パルスを発生することが好ましい。この発明によれば、コンパレータを省略することができるので、簡易な構成で積分手段のキャリア漏れを低減することが可能となる。

また、上述したＤ級増幅回路において、前記パルス発生手段は、第１出力端子と第２出力端子とを備え、前記第１疑似パルスがアクティブとなる期間において前記第１出力端子から前記第１疑似パルスを出力し、前記第１疑似パルスが非アクティブとなる期間において前記第１出力端子をハイインピーダンス状態とし、前記第２疑似パルスがアクティブとなる期間において前記第２出力端子から前記第２疑似パルスを出力し、前記第２疑似パルスが非アクティブとなる期間において前記第２出力端子をハイインピーダンス状態とすることが好ましい。この発明によれば、第１疑似パルス及び第２疑似パルスがアクティブな期間にのみパルスを出力し、非アクティブ期間にあっては出力端子をハイインピーダンス状態とする。このため、第１疑似パルス及び第２疑似パルスが電圧形式で与えられる場合においては、これらのパルスが入力抵抗を介して他の信号とミキシングされても入力抵抗で熱雑音が発生しないので、ノイズを抑制することが可能となる。なお、第１疑似パルス及び第２疑似パルスを電流形式で与えても良く、この場合には、第１疑似パルス及び第２疑似パルスが抵抗を介して入力されないので、アクティブ期間においても熱雑音が発生せず、ＳＮ比を向上させることができる。

本発明の第１実施形態に係るＤ級増幅回路１Ａの構成を示すブロック図である。 パルス発生回路１０Ａの構成を示す回路図である。 パルス発生回路１０Ａの動作を示すタイミングチャートである。 積分回路２０Ａ及びＰＷＭ回路３０の構成を示す回路図である。 積分回路２０Ａ及びＰＷＭ回路３０の動作を示すタイミングチャートである。 本発明の第２実施形態に係るＤ級増幅回路１Ｂの構成を示す回路図である。 変形例に係るパルス発生回路１０Ｃの構成を示す回路図である。 変形例に係るパルス発生回路１０Ｄの構成を示す回路図である。 制御信号ＣＴＬと三角波信号Triとの関係を示すタイミングチャートである。 変形例に係るＤ級増幅回路１Ｃの構成を示すブロック図である。

＜１．第１実施形態＞
以下、図面を参照しつつ、本発明に係る実施形態を説明する。図１は、本発明の第１実施形態に係るＤ級増幅回路１Ａの主要構成を示すブロック図である。Ｄ級増幅回路１Ａには、差動形式の第１入力信号Inp及び第２入力信号Inm、基準電圧Vref、並びに三角波信号Triが供給される。第１入力信号Inp及び第２入力信号Inmは基準電圧Vrefを振幅中心とする信号である。

Ｄ級増幅回路１Ａは、第１疑似パルスPp及び第２疑似パルスPmを発生するパルス発生回路１０Ａ、第１入力信号Inp及び第２入力信号Inmを積分して第１積分信号Intom及び第２積分信号Intopを出力する積分回路２０Ａ、第１積分信号Intom、第２積分信号Intop、三角波信号Triに基づいて第１入力信号Inp及び第２入力信号Inmをパルス幅変調した第１パルスP1及び第２パルスP2を出力するＰＷＭ回路３０、第１パルスP1及び第２パルスP2をＤ級増幅して第１出力パルスOutp及び第２出力パルスOutmを外部負荷であるスピーカＳＰに供給する駆動回路４０を備える。なお、本実施形態ではローパスフィルタを用いずに負荷を接続するフィルタレス型Ｄ級増幅回路とするが、ローパスフィルタを介して負荷を接続してもよい。

図２にパルス発生回路１０Ａの構成を示し、図３にパルス発生回路１０Ａのタイミングチャートを示す。第１実施形態のパルス発生回路１０Ａは、電圧形式で第１疑似パルスPp及び第２疑似パルスPmを発生する。パルス発生回路１０Ａにおいて、コンパレータ１１の正入力端子には三角波信号Triが供給され、負入力端子には基準電圧Vrefが供給される。このため、コンパレータ１１の出力信号１１ａは、図３に示すように三角波信号Triが基準電圧Vrefを上回るとハイレベルとなり、三角波信号Triが基準電圧Vrefを下回るとローレベルになる。

抵抗１２及びコンデンサ１３はローパスフィルタを構成する。このため、出力信号１１ａが抵抗１２及びコンデンサ１３を通過してノードＮに至ると、その電圧Ｖｎは図３に示すように立ち上がりエッジと立ち下がりエッジとが緩やかに変化する。電圧Ｖｎはアンド回路１５及びインバータ１６に供給され、閾値電圧Vth（図３参照）をクロスするタイミングで論理レベルが定まる。これによって、出力信号１１ａを遅延させることができる。

アンド回路１５の一方の入力には信号１４ａが供給され、他方の入力には電圧Ｖｎが供給される。信号１４ａは、コンパレータ１１の出力信号１１ａをインバータ１４によって反転したものである。アンド回路１５は、信号１４ａと電圧Ｖｎの論理積を演算して得た信号１５ａをスイッチ１８に供給する。信号１５ａは、図３に示すように三角波信号Triが基準電圧Vrefを下回ったタイミングでローレベルからハイレベルに変化する。

次に、アンド回路１７の一方の入力には電圧Ｖｎをインバータ１６で反転した信号１６ａが供給され、他方の入力にはコンパレータ１１の出力信号１１ａが供給される。アンド回路１７はこれらの論理積を演算して得た信号１７ａをスイッチ１９に出力する。信号１７ａは三角波信号Triが基準電圧Vrefを上回ったタイミングでローレベルからハイレベルに変化する。なお、信号１５ａ及び信号１７ａのパルス幅は、抵抗１２及びコンデンサ１３の時定数によって定まる。

スイッチ１８及び１９の一方の端子はともに接地されており、スイッチ１８の他方の端子は第１出力端子Ｔ１に接続され、スイッチ１９の他方の端子は第２出力端子Ｔ２に接続されている。スイッチ１８及び１９はハイレベルでオン状態となり、ローレベルでオフ状態となる。このため、信号１５ａのハイレベル期間において、第１疑似パルスPpが第１出力端子Ｔ１より出力され、第１疑似パルスPpが非アクティブとなる期間では、第１出力端子Ｔ１がハイインピーダンス状態となる。また、信号１７ａのハイレベル期間において、第２疑似パルスPmが第２出力端子Ｔ２より出力され、第２疑似パルスPmが非アクティブとなる期間では、第２出力端子Ｔ２がハイインピーダンス状態となる。ここで、第１疑似パルスPp及び第２疑似パルスPmは、無信号時に第１出力パルスOutp及び第２出力パルスOutmのパルス幅を狭くするように極性が定められている。

第１疑似パルスPp及び第２疑似パルスPmをアクティブ期間に限って積分回路２０Ａに供給し、非アクティブ期間においては第１出力端子Ｔ１及び第２出力端子Ｔ２をハイインピーダンス状態としたのは、積分回路２０Ａの入力抵抗で発生するノイズを低減するためである。すなわち、第１疑似パルスPp及び第２疑似パルスPmは、後述するように積分回路２０Ａにおいて、入力抵抗を介してオペアンプに供給されるところ、入力抵抗に電流が流れると熱雑音が発生する。本実施形態では、第１疑似パルスPp及び第２疑似パルスPmの非アクティブ期間において、第１出力端子Ｔ１及び第２出力端子Ｔ２をハイインピーダンス状態にしたので、非アクティブ期間における熱雑音を大幅に抑制することができる。

図４に積分回路２０Ａ及びＰＷＭ回路３０の詳細な構成を示す。積分回路２０Ａは、抵抗２１a〜２３a及び２１b〜２３ｂ、オペアンプ２１０、並びにハイパスフィルタ２２１及び２３１を備える。
オペアンプ２１０の正入力端子には、抵抗２１ａを介して第１入力信号Inpが供給され、抵抗２２ａを介して第１疑似パルスPpが供給され、さらに抵抗２３ａを介して第１出力パルスOutpが第１の帰還経路でフィードバックされる。一方、オペアンプ２１０の負入力端子には、抵抗２１ｂを介して第２入力信号Inmが供給され、抵抗２２ｂを介して第２疑似パルスPmが供給され、さらに抵抗２３ｂを介して第２出力パルスOutmが第２の帰還経路でフィードバックされる。
オペアンプ２１０の負出力端子と正入力端子との間には、Ｔ型の２次のハイパスフィルタ２２１が設けられており、オペアンプ２１０の正出力端子と負入力端子との間には、Ｔ型の２次のハイパスフィルタ２３１が各々設けられている。これによって、オペアンプ２１０の負出力端子から出力される第１積分信号Intomの高周波数成分が正入力端子に負帰還され、オペアンプ２１０の正出力端子から出力される第２積分信号Intopの高周波数成分が負入力端子に負帰還される。
積分回路２０Ａは、第１入力信号Inp、第１疑似パルスPp及び第１出力パルスOutpを合成し、これに２次の積分を施すとともに、第２入力信号Inm、第２疑似パルスPm及び第２出力パルスOutmを合成し、これに２次の積分を施す。

次に、ＰＷＭ回路３０は、抵抗３１、コンデンサ３２、インバータ３３及び３５、アンド回路３４及び３６、並びにコンパレータ３１０及び３２０を備える。コンパレータ３１０は、第１積分信号Intomのレベルが三角波信号Triのレベルを下回るとハイレベルとなり、第１積分信号Intomのレベルが三角波信号Triのレベルを上回るとローレベルとなる第１比較信号cmp1を出力する。コンパレータ３２０は、第２積分信号Intopのレベルが三角波信号Triのレベルを下回るとハイレベルとなり、第２積分信号Intopのレベルが三角波信号Triのレベルを上回るとローレベルとなる第２比較信号cmp2を出力する。

抵抗３１及びコンデンサ３２によってローパスフィルタが構成される。第２比較信号cmp2の立ち上がりエッジと立ち下がりエッジは、抵抗３１及びコンデンサ３２で定まる時定数に従って緩やかに変化する。このため、ローパスフィルタは、遅延回路として機能する。第１比較信号cmp1はインバータ３３を介してアンド回路３４の一方に供給されるとともにアンド回路３６の一方の入力に供給される。さらに、第２比較信号cmp2はローパスフィルタ及びインバータ３５を介してアンド回路３６の他方の入力に供給されるとともにローパスフィルタを介してアンド回路３４の他方の入力に供給される。アンド回路３４は第１パルスＰ１を出力し、アンド回路３６は第２パルスＰ２を出力する。

図５に、積分回路２０Ａ及びＰＷＭ回路３０のタイミングチャートを示す。上述したようにパルス発生回路１０Ａは、三角波信号Triのレベルが低下して基準電圧Vrefを下回る時刻ｔ１で第１疑似パルスPpを発生する。第１疑似パルスPpは抵抗２２ａを介してオペアンプ２１０の正入力端子に供給される。第１疑似パルスPpによって、オペアンプ２１０の正入力端子の電圧Intipが下げられ、電圧Intipとオペアンプ２１０の負入力端子の電圧Intimの差分電圧Intip-Intimは、図５に示すように第１疑似パルスPpのアクティブ期間に低下する。この結果、第１積分信号Intomのレベルを低下させ基準電圧Vrefに近づけることができる。

また、パルス発生回路１０Ａは、三角波信号Triのレベルが上昇して基準電圧Vrefを上回る時刻ｔ０で第２疑似パルスPmを発生する。第２疑似パルスPmは抵抗２２ｂを介してオペアンプ２１０の負入力端子に供給される。第２疑似パルスPmによってオペアンプ２１０の負入力端子の電圧Intimが下げられ、差分電圧Intip-Intimは、図５に示すように第２疑似パルスPmのアクティブ期間に上昇する。この結果、第２積分信号Intopのレベルを低下させ基準電圧Vrefに近づけることができる。

無信号時において、第１積分信号Intom及び第２積分信号Intopは、基準電圧Vrefとなるのが理想であるが、オペアンプ２１０が安定して動作するためには入力にフィードバックされる信号の位相回りを考慮する必要があるため、ハイパスフィルタ２２１及び２３１の次数を上げることができない。本実施形態によれば、積分回路２０Ａに第１疑似パルスPp及び第２疑似パルスPmを供給するので、オペアンプ２１０を安定して動作させつつ、第１積分信号Intom及び第２積分信号Intopを基準電圧Vrefに近づけることができる。

コンパレータ３１０は、第１積分信号Intomと三角波信号Triとを比較して第１比較信号cmp1を生成し、コンパレータ３２０は、第２積分信号Intopと三角波信号Triとを比較して第２比較信号cmp2を生成する。第２疑似パルスPmを積分回路２０Ａに供給したことによって、第２積分信号Intopの振幅が小さくなるので、第２比較信号cmp2の立ち上がりエッジを三角波信号Triが基準電圧Vrefとクロスする時刻ｔ０に近づけ、第２比較信号cmp2の立ち下がりエッジを三角波信号Triが基準電圧Vrefとクロスする時刻ｔ１に近づけることができる。また、第１疑似パルスPpを積分回路２０Ａに供給したことによって、第１積分信号Intomの振幅が小さくなるので、第１比較信号cmp1の立ち上がりエッジを時刻ｔ０に近づけ、第１比較信号cmp1の立ち下がりエッジを時刻ｔ１に近づけることができる。この結果、第１比較信号cmp1の立ち上がりエッジから第２比較信号cmp2の立ち上がりエッジまでの時間Δｔ1及び第１比較信号cmp1の立ち下がりエッジから第２比較信号cmp2の立ち下がりエッジまでの時間Δｔ2が短くなる。

第２比較信号cmp2は抵抗３１及びコンデンサ３２で構成されるローパスフィルタによって立ち上がりエッジと立ち下がりエッジが鈍るのでインバータ３５の入力信号mpwは図５に示すものとなる。このため、インバータ３５の出力信号mpwnの立ち下がりエッジは第２比較信号cmp2の立ち上がりエッジより時間tdだけ遅れ、出力信号mpwnの立ち上がりエッジは第２比較信号cmp2の立ち下がりエッジより時間tdだけ遅れる。

無信号時の第１出力パルスOutpのパルス幅は「Δｔ２＋ｔｄ」となり、第２出力パルスOutmのパルス幅は「Δｔ１＋ｔｄ」となる。上述したように第１疑似パルスPp及び第２疑似パルスPmを供給したことによって、時間Δｔ１及び時間Δｔ２が短くなるので、無信号時の第１出力パルスOutp及び第２出力パルスOutmのパルス幅を狭くできる。

このように本実施形態においては、回路の安定性を損なうことなく、第１出力パルスOutp及び第２出力パルスOutmのパルス幅を狭くできるので、無信号時の消費電力を低減し、ゼロクロス歪及びポップアップノイズを抑制することができる。
さらに、積分回路２０Ａのキャリア漏れを低減するために、キャリア周波数を高周波にする必要がないので、高周波ノイズを抑制し良好なＥＭＩ特性を得ることができる。また、積分回路２０Ａの時定数を大きくする必要がないので、装置を小型化することが可能となる。

＜２.第２実施形態＞
上述した第１実施形態では、電圧形式で第１疑似パルスPp及び第２疑似パルスPmが与えられたが、第２実施形態では、第１疑似パルスPp及び第２疑似パルスPmを電流形式で生成する点が相違する。
図６に第２実施形態に係るＤ級増幅回路１Ｂの回路図を示す。Ｄ級増幅回路１Ｂは、パルス発生回路１０Ａの替わりにパルス発生回路１０Ｂを用いる点、積分回路２０Ａの替わりに積分回路２０Ｂを用いる点を除いて、図１に示す第１実施形態のＤ級増幅回路１Ａと同様に構成されている。

まず、パルス発生回路１０Ｂは、電流源５０を備える点を除いて、図２に示す第１実施形態のパルス発生回路１０Ａと同様に構成されている。パルス発生回路１０Ｂでは、アンド回路１５の出力信号がハイレベルになると、スイッチ１８がオン状態となり、第１出力端子Ｔ１から第１疑似パルスPpが出力される。また、アンド回路１７の出力信号がハイレベルになると、スイッチ１９がオン状態となり、第２出力端子Ｔ２から第２疑似パルスPmが出力される。第１疑似パルスPp及び第２疑似パルスPmの非アクティブ期間においては、第１出力端子Ｔ１及び第２出力端子Ｔ２がハイインピーダンス状態となる点は、第１実施形態と同様である。

次に、積分回路２０Ｂは、抵抗２２ａ及び抵抗２２ｂが省略され、第１疑似パルスPpがオペアンプ２１０の正入力端子に直接供給されるとともに第２疑似パルスPmがオペアンプ２１０の負入力端子に直接供給される点を除いて、図４に示す第１実施形態の積分回路２０Ａと同様に構成されている。本実施形態では、第１疑似パルスPpのアクティブ期間においてスイッチ１８がオン状態となり、オペアンプ２１０の正入力端子から電流が電流源５０に向けて吸い込まれる。また、第２疑似パルスPmのアクティブ期間においてスイッチ１９がオン状態となり、オペアンプ２１０の負入力端子から電流が電流源５０に向けて吸い込まれる。

これにより、Ｄ級増幅回路１Ｂは、第１実施形態と同様に、無信号時において、第１積分信号Intom及び第２積分信号Intopの振幅を小さくして、第１出力パルスOutp及び第２出力パルスOutmのパルス幅を狭くできる。
また、第２実施形態では、第１疑似パルスPpと第２疑似パルスPmを電流の形式で出力するので、積分回路２０Ｂにおいて抵抗２２ａ及び２２ｂが不要となる。

＜３．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。また、上述した実施形態と各変形例は適宜組み合わせてもよいことは勿論である。

（１）上述した実施形態では、パルス発生回路１０Ａ及び１０Ｂおいて、コンパレータ１１を用いて三角波信号Triと基準電圧Vrefとを比較したが、本発明はこれに限定されるものではなく、三角波信号Triと同期した制御信号ＣＴＬを外部から供給してもよい。
具体的には、第１実施形態のＤ級増幅回路１Ａにおいて、パルス発生回路１０Ａに替わりに図７に示すパルス発生回路１０Ｃを用いればよい。また、第２実施形態のＤ級増幅回路１Ｂにおいて、パルス発生回路１０Ｂに替わりに図８に示すパルス発生回路１０Ｄを用いればよい。この場合、制御信号ＣＴＬは、図９に示すように三角波信号Triが基準電圧Vrefとクロスするタイミングで反転すればよい。

（２）上述した実施形態及び変形例では、第１疑似パルスPp及び第２疑似パルスPmを三角波信号Triが基準電圧Vrefとクロスするタイミングで発生させたが、本発明はこれに限定されるものではなく、第１出力パルスOutp及び第２出力パルスOutmのアクティブ期間の一部または全部で発生させてもよい。

（３）上述した実施形態及び変形例では、積分回路２０Ａ及び２０Ｂにおいて、第１入力信号Inp、第１疑似パルスPp及び第１出力パルスOutpをミキシングして積分するとともに第２入力信号Inm、第２疑似パルスPm及び第２出力パルスOutmをミキシングして積分したが、本発明はこれに限定されるものではなく、第１入力信号Inpと第１疑似パルスPpとを合成して第１合成信号を生成し、第２入力信号Inmと第２疑似パルスPmとを合成して第２合成信号を生成し、第１合成信号及び第２合成信号を積分回路に供給してもよい。
より具体的には、図１０に示すＤ級増幅回路１Ｃとしてもよい。この場合には、第１入力信号Inpと第１疑似パルスPpとを加算器６０で加算して第１合成信号を生成し、第２入力信号Inmと第２疑似パルスPmと加算器７０で加算して第２合成信号を生成し、第１合成信号及び第２合成信号を積分回路２０Ｃに供給すればよい。積分回路２０Ｃは、図４に示す積分回路２０Ａから抵抗２２ａ及び抵抗２２ｂを除いて構成される。この場合、積分回路２０Ｃは、第１合成信号と第１出力パルスOutpとを合成して積分し第１積分信号Intomを生成するとともに、第２合成信号と第２出力パルスOutmとを合成して積分し第２積分信号Intopを生成する。

１Ａ，１Ｂ，１Ｃ……Ｄ級増幅回路、１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ……パルス発生回路、１１……コンパレータ、２０Ａ，２０Ｂ，２０Ｃ……積分回路、３０……ＰＷＭ回路、４０……駆動回路、５０……電流源、６０，７０……加算器（合成手段）、Ｔ１……第１出力端子、Ｔ２……第２出力端子、Inp……第１入力信号、Inm……第２入力信号、Outp……第１出力パルス、Outm……第２出力パルス、Pp……第１疑似パルス、Pm……第２疑似パルス、Intom……第１積分信号、Intop……第２積分信号、Tri……三角波信号、Ｐ１……第１パルス、Ｐ２……第２パルス、Vref……基準電圧、ＣＴＬ……制御信号

Claims (5)

1. 差動形式の第１入力信号及び第２入力信号をパルス幅変調して差動形式の第１出力パルス及び第２出力パルスを生成するＤ級増幅回路であって、
   第１疑似パルス及び第２疑似パルスを発生するパルス発生手段と、
   前記第１入力信号、前記第１疑似パルス、及び前記第１出力パルスを合成して積分し第１積分信号を生成するとともに、前記第２入力信号、前記第２疑似パルス、及び前記第２出力パルスを合成して積分し第２積分信号を生成する積分手段と、
   前記第１積分信号を三角波信号と比較して、前記第１入力信号をパルス幅変調した第１信号を生成するとともに、前記第２積分信号を前記三角波信号と比較して、前記第２入力信号をパルス幅変調した第２信号を生成するパルス幅変調手段と、
   前記第２信号を遅延させて遅延第２信号を生成する遅延手段と、
   前記第１信号および前記遅延第２信号に基づいて、前記第１出力パルス及び前記第２出力パルスを生成する出力パルス生成手段とを備え、
   前記パルス発生手段は、
   前記第１出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第１疑似パルスを発生し、前記第２出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第２疑似パルスを発生する、
   ことを特徴とするＤ級増幅回路。
2. 差動形式の第１入力信号及び第２入力信号をパルス幅変調して差動形式の第１出力パルス及び第２出力パルスを生成するＤ級増幅回路であって、
   第１疑似パルス及び第２疑似パルスを発生するパルス発生手段と、
   前記第１疑似パルスと前記第１入力信号とを合成して第１合成信号を生成するとともに、前記第２疑似パルスと前記第２入力信号とを合成して第２合成信号を生成する合成手段と、
   前記第１合成信号と前記第１出力パルスとを合成して積分し第１積分信号を生成するとともに、前記第２合成信号と前記第２出力パルスとを合成して積分し第２積分信号を生成する積分手段と、
   前記第１積分信号を三角波信号と比較して、前記第１入力信号をパルス幅変調した第１信号を生成するとともに、前記第２積分信号を前記三角波信号と比較して、前記第２入力信号をパルス幅変調した第２信号を生成するパルス幅変調手段と、
   前記第２信号を遅延させて遅延第２信号を生成する遅延手段と、
   前記第１信号および前記遅延第２信号に基づいて、前記第１出力パルス及び前記第２出力パルスを生成する出力パルス生成手段とを備え、
   前記パルス発生手段は、
   前記第１出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第１疑似パルスを発生し、前記第２出力パルスがアクティブとなる期間の一部においてアクティブとなるように前記第２疑似パルスを発生する、
   ことを特徴とするＤ級増幅回路。
3. 前記パルス発生手段は、
   前記三角波信号と当該三角波信号の振幅中心となる基準電圧とを比較するコンパレータと、
   前記コンパレータの出力信号と当該出力信号を遅延した信号とに基づいて前記第１疑似パルス及び前記第２疑似パルスを発生する発生回路とを備える、
   ことを特徴とする請求項１又は２に記載のＤ級増幅回路。
4. 前記パルス発生手段には、前記三角波信号のレベルが当該三角波信号の振幅中心をよぎると反転する制御信号が供給され、
   前記パルス発生手段は、前記制御信号と当該制御信号を遅延した信号とに基づいて前記第１疑似パルス及び前記第２疑似パルスを発生する、
   ことを特徴とする請求項１又は２に記載のＤ級増幅回路。
5. 前記パルス発生手段は、
   第１出力端子と第２出力端子とを備え、
   前記第１疑似パルスがアクティブとなる期間において前記第１出力端子から前記第１疑似パルスを出力し、前記第１疑似パルスが非アクティブとなる期間において前記第１出力端子をハイインピーダンス状態とし、
   前記第２疑似パルスがアクティブとなる期間において前記第２出力端子から前記第２疑似パルスを出力し、前記第２疑似パルスが非アクティブとなる期間において前記第２出力端子をハイインピーダンス状態とする、
   ことを特徴とする請求項１乃至４のうちいずれか１項に記載のＤ級増幅回路。

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