WO2022065007A1 - 半導体装置、半導体モジュール、モータ駆動装置および車両 - Google Patents

Abstract

半導体装置は、主面を有する半導体層と、前記半導体層の前記主面上に形成された第１導電層と、前記第１導電層を覆うように前記半導体層の前記主面上に形成され、少なくとも３層以上の第１絶縁層を含む第１絶縁部と、前記第１絶縁部上に形成され、前記第１絶縁層とは異なる誘電率を有し、前記第１絶縁部には含まれない第２絶縁層を含む第２絶縁部と、前記第２絶縁部上に形成され、前記第１絶縁部および前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層とを含む。

Description

半導体装置、半導体モジュール、モータ駆動装置および車両

　本開示は、半導体装置、半導体装置を備える半導体モジュール、半導体モジュールを備えるモータ駆動装置、およびモータ駆動装置を備える車両に関する。

　たとえば、特許文献１は、電源と、電源によって給電され、感温ダイオードのアノードに接続された出力端子を有する定電流源と、非反転入力端子および反転入力端子を有し、非反転入力端子には感温ダイオードのアノードの電圧が印加されており、反転入力端子にはキャリア生成回路の出力するキャリア信号（三角波信号）が印加されているＰＷＭコンパレータと、ＰＷＭコンパレータの出力端子に接続され、高電圧システムと低電圧システムとを絶縁しつつも信号をその一方から他方へと伝達させるための絶縁手段であるフォトカプラとを備える、集積回路を開示している。

特開２０１１－７５８０号公報

　本開示の一実施形態に係る半導体装置は、主面を有する半導体層と、前記半導体層の前記主面上に形成された第１導電層と、前記第１導電層を覆うように前記半導体層の前記主面上に形成され、少なくとも３層以上の第１絶縁層を含む第１絶縁部と、前記第１絶縁部上に形成され、前記第１絶縁層とは異なる誘電率を有し、前記第１絶縁部には含まれない第２絶縁層を含む第２絶縁部と、前記第２絶縁部上に形成され、前記第１絶縁部および前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層とを含む。

図１は、本開示の一実施形態にかかる半導体モジュールを示す平面図である。 図２は、図１の半導体モジュールを示す平面図である（封止樹脂を省略）。 図３は、図１の半導体モジュールを示す左側面図である。 図４は、図１の半導体モジュールを示す右側面図である。 図５は、図１の半導体モジュールを示す正面図である。 図６は、図１の半導体モジュールを示す背面図である。 図７は、図２のVII－VII断面を示す図である。 図８は、図２のVIII－VIII断面を示す図である。 図９は、図１の半導体モジュールのリードフレームを示す平面図である。 図１０は、本開示の一実施形態に係る車両の模式図である。 図１１は、本開示の一実施形態に係るモータ駆動装置の一構成例を示すブロック図である。 図１２は、トランスを介した送受信回路部分の詳細図である。 図１３は、半導体モジュールの端子配置および封止樹脂内におけるチップ配列の一例を示す模式図である。 図１４は、半導体モジュールの外部端子の説明テーブルの一例である。 図１５は、半導体モジュール１の電気的特性テーブルの一例である。 図１６は、信号伝達装置の第１実施形態を示す回路ブロック図である。 図１７は、本開示の一実施形態に係る半導体装置の模式的な平面図である。 図１８は、図１７の半導体装置において低電位コイルが形成された層を示す平面図である。 図１９は、図１７の半導体装置において高電位コイルが形成された層を示す平面図である。 図２０は、図１７の半導体装置の模式的な断面図である。 図２１は、図１７の半導体装置の要部拡大図である。 図２２は、図１９の領域Ａの拡大図である。 図２３は、図１９の領域Ｂの拡大図である。 図２４は、図１９の領域Ｃの拡大図である。 図２５Ａは、図１７の半導体装置の製造工程の一部を示す図である。 図２５Ｂは、図１７の半導体装置の製造工程の一部を示す図である。 図２６Ａは、図２５Ａの次の工程を示す図である。 図２６Ｂは、図２５Ｂの次の工程を示す図である。 図２７Ａは、図２６Ａの次の工程を示す図である。 図２７Ｂは、図２６Ｂの次の工程を示す図である。 図２８Ａは、図２７Ａの次の工程を示す図である。 図２８Ｂは、図２７Ｂの次の工程を示す図である。 図２９Ａは、図２８Ａの次の工程を示す図である。 図２９Ｂは、図２８Ｂの次の工程を示す図である。 図３０Ａは、図２９Ａの次の工程を示す図である。 図３０Ｂは、図２９Ｂの次の工程を示す図である。 図３１Ａは、図３０Ａの次の工程を示す図である。 図３１Ｂは、図３０Ｂの次の工程を示す図である。 図３２Ａは、図３１Ａの次の工程を示す図である。 図３２Ｂは、図３１Ｂの次の工程を示す図である。 図３３は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図３４は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図３５は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図３６は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図３７は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図３８は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図３９は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図４０は、本開示の一実施形態に係る半導体装置の模式的な平面図である。 図４１は、図４０の半導体装置において低電位コイルが形成された層を示す平面図である。 図４２は、図４０の半導体装置において高電位コイルが形成された層を示す平面図である。 図４３は、図４０の半導体装置の模式的な断面図である。 図４４は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図４５は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図４６は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図４７は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図４８は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図４９は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図５０は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図５１は、本開示の一実施形態に係る半導体装置の模式的な平面図である。 図５２は、図５１の半導体装置において低電位コイルが形成された層を示す平面図である。 図５３は、図５１の半導体装置において高電位コイルが形成された層を示す平面図である。 図５４は、図５１の半導体装置の模式的な断面図である。 図５５は、図５１の半導体装置の要部拡大図である。 図５６は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図５７は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図５８は、本開示の一実施形態に係る半導体装置の模式的な断面図である。 図５９は、本開示の一実施形態に係る半導体装置Ｄ１の模式的な平面図である。 図６０は、図５９の半導体装置Ｄ１において低電位コイル９１５が形成された層を示す平面図である。 図６１は、図５９の半導体装置Ｄ１において高電位コイル９１６が形成された層を示す平面図である。 図６２は、図５９の半導体装置Ｄ１の模式的な断面図である。 図６３は、図５９の半導体装置の効果を説明するための図である。 図６４は、本開示の一実施形態に係る半導体装置Ｄ１の模式的な断面図である。 図６５は、図６４の半導体装置の効果を説明するための図である。 図６６は、本開示の一実施形態に係る半導体装置Ｄ１の模式的な断面図である。 図６７は、本開示の一実施形態に係る半導体装置Ｅ１の模式的な平面図である。 図６８は、図６７の半導体装置Ｅ１において低電位コイル２０が形成された層を示す平面図である。 図６９は、図６７の半導体装置Ｅ１において高電位コイル１０１６が形成された層を示す平面図である。 図７０は、図６７の半導体装置Ｅ１の模式的な断面図である。 図７１は、図７０の高電位コイル１０１６の要部拡大図である。 図７２は、図７１の高電位コイル１０１６の形成に関連する工程を示す図である。 図７３は、図７２の次の工程を示す図である。 図７４は、図７３の次の工程を示す図である。 図７５は、図７４の次の工程を示す図である。 図７６は、図７５の次の工程を示す図である。 図７７は、図７６の次の工程を示す図である。 図７８は、本開示の一実施形態に係る半導体装置Ｅ１の模式的な断面図である。 図７９は、本開示の一実施形態に係る半導体装置Ｅ１の模式的な断面図である。 図８０は、図７９の高電位コイル１０１６の要部拡大図である。 図８１は、図８０の高電位コイル１０１６の形成に関連する工程を示す図である。 図８２は、図８１の次の工程を示す図である。 図８３は、図８２の次の工程を示す図である。 図８４は、図８３の次の工程を示す図である。 図８５は、図８４の次の工程を示す図である。 図８６は、本開示の一実施形態に係る半導体装置Ｅ１の模式的な断面図である。 図８７は、前記実施形態の変形例を示す図である。 図８８は、前記実施形態の変形例を示す図である。 図８９は、前記実施形態の変形例を示す図である。 図９０は、前記実施形態の変形例を示す図である。 図９１は、前記実施形態の変形例を示す図である。 図９２は、前記実施形態の変形例を示す図である。 図９３は、前記実施形態の変形例を示す図である。 図９４は、前記実施形態の変形例を示す図である。

　以下では、添付図面を参照して、本開示の実施形態を詳細に説明する。
［半導体モジュールの構造］
　図１～図９を参照して、半導体モジュール１の構造について説明する。説明の便宜上、平面図の上下方向を第１方向Ｘ、第１方向Ｘに対して直角である平面図の左右方向を第２方向Ｙとそれぞれ定義する。第１方向Ｘおよび第２方向Ｙは、ともに半導体モジュール１の厚さ方向に対して直角である。

　図１は、半導体モジュール１を示す平面図である。図２は、理解の便宜上、図１から後述する封止樹脂６を省略した平面図である。図３は、半導体モジュール１を示す左側面図である。図４は、半導体モジュール１を示す右側面図である。図５は、半導体モジュール１を示す正面図である。図６は、半導体モジュール１を示す背面図である。図７は、図２のVII－VII線（一点鎖線）に沿う断面図である。図８は、図２のVIII－VIII線に沿う断面図である。なお、図２においては、封止樹脂６を想像線（二点鎖線）により図示している。図７および図８においては、封止樹脂６を省略せず図示している。

　半導体モジュール１は、たとえば電気自動車、またはハイブリッド自動車などのインバータ装置の回路基板に表面実装されるものであり、パッケージ形式がＳＯＰである。なお、半導体モジュール１は、ＳＯＰに限らず、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージ形式からなっていてもよい。

　半導体モジュール１は、半導体素子１１、絶縁素子１２、導電支持部材８０、封止樹脂６、ボンディングワイヤ７１、内装めっき層７２および外装めっき層７３を備えている。この形態においては、半導体モジュール１は、平面視矩形状である。

　半導体素子１１および絶縁素子１２は、半導体モジュール１を機能させるための素子である。半導体素子１１は、制御素子１１１および駆動素子１１２を含む。制御素子１１１は、たとえばＥＣＵから入力された制御信号をＰＷＭ制御信号に変換する回路と、前記ＰＷＭ制御信号を駆動素子１１２へ伝送するための送信回路と、駆動素子１１２からの電気信号を受ける受信回路とを有する。駆動素子１１２は、前記ＰＷＭ制御信号を受信する受信回路と、前記ＰＷＭ信号に基づきＩＧＢＴなどのパワー半導体素子のスイッチング動作を行う回路（ゲートドライバ）と、電気信号を制御素子１１１へ伝送するための送信回路とを有する。前記電気信号は、たとえばモータ近傍に設置された温度センサからの出力信号が挙げられる。

　絶縁素子１２は、前記ＰＷＭ制御信号や他の電気信号を、絶縁状態で伝送するための素子である。駆動素子１１２は、制御素子１１１よりも高い電圧を必要とするため、制御素子１１１と駆動素子１１２との間に著しい電位差が生じることから、絶縁素子１２が必要となる。具体的には、たとえば電気自動車、またはハイブリッド自動車のインバータ装置においては、制御素子１１１に供給される電源電圧は、グランド電位基準で５Ｖや３．３Ｖなどである。

　これに対して、駆動素子１１２には、制御素子１１１のグランド電位と比較して、たとえば６００Ｖ以上の電圧が過渡的に印加される。より具体的に説明すると、ハイブリッド自動車などのインバータ装置におけるモータドライバ回路には、ローサイドスイッチング素子とハイサイドスイッチング素子とをトーテムポール状に接続したハーフブリッジ回路が一般的に使用されている。

　絶縁ゲートドライバでは、任意の時点でオンになるスイッチは、ローサイドスイッチング素子かハイサイドスイッチング素子のどちらか一方のみである。高電圧システムにおいて、ローサイドスイッチング素子のソース、および、当該スイッチング素子を駆動する絶縁ゲートドライバの基準電位はグランド電位に接続されているので、ゲート－ソース間電圧はグランド電位を基準に動作する。一方、ハイサイドスイッチング素子のソース、および、当該スイッチング素子を駆動する絶縁ゲートドライバの基準電位はハーフブリッジ回路の出力ノードに接続されている。ローサイドスイッチング素子とハイサイドスイッチング素子のどちらがオンであるかに応じて、ハーフブリッジ回路の出力ノードの電位は変化するので、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバの基準電位は変化する。ハイサイドスイッチング素子がオンのときには、当該基準電位は、ハイサイドスイッチング素子のドレインに印加される電圧と等価な電圧（例えば６００Ｖ以上）になる。

　半導体モジュール１が、ハイサイドスイッチング素子を駆動する絶縁ゲートドライバとして用いられた場合、駆動素子１１２と制御素子１１１とは絶縁性を確保するためにグランド電位が分離されているので、駆動素子１１２には、制御素子１１１のグランド電位と比較して、６００Ｖ以上の電圧が過渡的に印加される。したがって、特にハイサイド側のスイッチング素子を駆動する絶縁ゲートドライバにおいて、駆動素子１１２には、制御素子１１１のグランド電位と比較して、６００Ｖ以上の電圧が過渡的に印加される。なお、駆動素子１１２のグランド電位は、前述の外部素子（パワートランジスタ）とは共通であってもよい。

　この形態においては、絶縁素子１２は、インダクタ結合型絶縁素子である。インダクタ結合型絶縁素子は、２つのインダクタ（コイル）を誘導結合させることで、絶縁状態による電気信号の伝送を行う。絶縁素子１２は、Ｓｉからなる基板を有する。前記基板上に、Ｃｕからなるインダクタが形成されている。前記インダクタは、送信側インダクタおよび受信側インダクタを含み、これらのインダクタは絶縁素子１２の厚さ方向において互いに積層されている。前記送信側インダクタと前記受信側インダクタとの間には、ＳｉＯ_２などからなる誘電体層が介装されている。前記誘電体層により、前記送信側インダクタと前記受信側インダクタとは、電気的に絶縁されている。なお、絶縁素子１２の具体的な構造については、後述する。

　図２に示すように、第２方向Ｙにおいて、絶縁素子１２は制御素子１１１と駆動素子１１２との間に位置している。この形態においては、制御素子１１１、駆動素子１１２および絶縁素子１２の平面視形状は、いずれも第１方向Ｘを長辺とする長矩形である。制御素子１１１および絶縁素子１２は、後述するダイパッド２の第１ダイパッド２１上に搭載されている。また、駆動素子１１２は、後述するダイパッド２の第２ダイパッド２２上に搭載されている。制御素子１１１の上面（図７に示す制御素子１１１の上面）には、複数のパッド１１１ａが形成されている。同様に、駆動素子１１２の上面（図７に示す駆動素子１１２の上面）には複数のパッド１１２ａが、絶縁素子１２の上面（図７に示す絶縁素子１２の上面）には複数のパッド１２ａが、それぞれ形成されている。

　導電支持部材８０は、半導体モジュール１において、半導体素子１１および絶縁素子１２を搭載し、かつ半導体素子１１および絶縁素子１２とインバータ装置の回路基板との導電経路を構成する部材である。導電支持部材８０は、たとえばＣｕを含む合金からなる。導電支持部材８０は、後述するリードフレーム８１から形成される。導電支持部材８０は、ダイパッド２、複数の第１端子３、複数の第２端子４および支持端子５を含む。

　ダイパッド２は、半導体素子１１および絶縁素子１２を搭載する部材である。ダイパッド２は、第１ダイパッド２１および第２ダイパッド２２を含む。図２に示すように、第２方向Ｙにおいて、第１ダイパッド２１および第２ダイパッド２２は互いに離間して配置されている。この形態においては、第１ダイパッド２１の面積は、第２ダイパッド２２の面積よりも広い。また、この形態においては、第１ダイパッド２１および第２ダイパッド２２の平面視形状は、いずれも第１方向Ｘを長辺とする長矩形である。図７および図８に示すように、第１ダイパッド２１および第２ダイパッド２２は、ともに平たんである。

　図７および図８に示すように、第１ダイパッド２１は、第１ダイパッド上面２１１および第１ダイパッド下面２１２を有する。第１ダイパッド上面２１１および第１ダイパッド下面２１２は、互いに反対側を向いている。この形態においては、第１ダイパッド上面２１１に内装めっき層７２が形成されている。第１ダイパッド上面２１１に形成された内装めっき層７２上に、制御素子１１１および絶縁素子１２が、接合層（図示略）を介したダイボンディングにより、それぞれ搭載されている。また、第１ダイパッド下面２１２は、全面にわたって封止樹脂６に接している。

　図７に示すように、第２ダイパッド２２は、第２ダイパッド上面２２１および第２ダイパッド下面２２２を有する。第２ダイパッド上面２２１および第２ダイパッド下面２２２は、互いに反対側を向いている。この形態においては、第２ダイパッド上面２２１に内装めっき層７２が形成されている。第２ダイパッド上面２２１に形成された内装めっき層７２上に、駆動素子１１２が、接合層（図示略）を介したダイボンディングにより搭載されている。また、第２ダイパッド下面２２２は、全面にわたって封止樹脂６に接している。

　図２および図７に示すように、第２方向Ｙにおいて、第１ダイパッド２１と第２ダイパッド２２との間に、封止樹脂６が介在している。この形態においては、後述のとおり封止樹脂６は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。したがって、第１ダイパッド２１と第２ダイパッド２２とは、絶縁素子１２および封止樹脂６により電気的に絶縁されている。

　複数の第１端子３は、インバータ装置の回路基板に接合されることで、半導体モジュール１と前記回路基板との導電経路を構成する部材である。図１および図３に示すように、複数の第１端子３は、第１方向Ｘに沿って配列されている。また、複数の第１端子３は、後述する封止樹脂６の一方の樹脂第１側面６３から、それぞれ第２方向Ｙに延出するように露出している。複数の第１端子３は、複数の第１中間端子３１および一対の第１側端子３２を含む。

　図２および図３に示すように、第１方向Ｘにおいて、複数の第１中間端子３１は一対の第１側端子３２に挟まれて配列されている。複数の第１中間端子３１はそれぞれ、リード部３１１およびパッド部３１２を有する。

　リード部３１１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記一方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、図７に示すように、該露出した部分を外装めっき層７３が覆うように形成されている。リード部３１１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。パッド部３１２は、リード部３１１につながり、かつ第１方向Ｘにおいてリード部３１１よりも幅広矩形状の部位である。図７に示すように、この形態においては、パッド部３１２の上面に内装めっき層７２が形成されている。パッド部３１２は、全面にわたって封止樹脂６に覆われている。また、パッド部３１２は平たんである。

　図２および図３に示すように、第１方向Ｘにおいて、一対の第１側端子３２は複数の第１中間端子３１の両側に配置されている。一対の第１側端子３２はそれぞれ、リード部３２１およびパッド部３２２を有する。

　リード部３２１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記一方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、第１中間端子３１のリード部３１１と同様に、該露出した部分を外装めっき層７３が覆うように形成されている。リード部３２１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。パッド部３２２は、リード部３２１につながり、かつ第１方向Ｘにおいてリード部３２１よりも幅広の部位である。この形態においては、第１中間端子３１のパッド部３１２と同様に、パッド部３２２の上面（図７において第１ダイパッド上面２１１が向く方向と同一方向を向く面）に内装めっき層７２が形成されている。パッド部３２２は、全面にわたって封止樹脂６に覆われている。また、パッド部３２２は平たんである。

　複数の第２端子４は、複数の第１端子３と同様に、インバータ装置の回路基板に接合されることで、半導体モジュール１と前記回路基板との導電経路を構成する部材である。図１および図４に示すように、複数の第２端子４は、第１方向Ｘに沿って配列されている。また、図２に示すように、複数の第２端子４は、第２方向Ｙにおいて半導体素子１１を挟んで複数の第１端子３の反対側に位置している。複数の第２端子４は、後述する封止樹脂６の他方の樹脂第１側面６３から、それぞれ第２方向Ｙに延出するように露出している。複数の第２端子４は、複数の第２中間端子４１および一対の第２側端子４２を含む。

　図２および図４に示すように、第１方向Ｘにおいて、複数の第２中間端子４１は一対の第２側端子４２に挟まれて配列されている。さらに、第１方向Ｘにおいて、複数の第２中間端子４１は後述する支持端子５の一対の第２支持端子５２に挟まれて配列されている。複数の第２中間端子４１はそれぞれ、リード部４１１およびパッド部４１２を有する。

　リード部４１１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記他方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、図７に示すように、該露出した部分を外装めっき層７３が覆うように形成されている。リード部４１１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。パッド部４１２は、リード部４１１につながり、かつ第１方向Ｘにおいてリード部４１１よりも幅広矩形状の部位である。図７に示すように、この形態においては、パッド部４１２の上面（図７に示すパッド部４１２の上面）に内装めっき層７２が形成されている。パッド部４１２は、全面にわたって封止樹脂６に覆われている。また、パッド部４１２は平たんである。なお、この形態においては、第２端子４の形状は、第１端子３の形状と同一である。

　図２および図４に示すように、第１方向Ｘにおいて、一対の第２側端子４２は複数の第２側端子４２の両側に配置されている。一対の第２側端子４２はそれぞれ、リード部４２１およびパッド部４２２を有する。

　リード部４２１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記他方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、第２中間端子４１のリード部４１１と同様に、該露出した部分を外装めっき層７３が覆うように形成されている。リード部４２１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。また、封止樹脂６に覆われているリード部４２１の部分の長さは、第２中間端子４１のリード部４１１の該部分の長さよりも長い。パッド部４２２は、リード部４２１につながり、かつ第１方向Ｘに延出した部位である。図２に示すように、パッド部４２２の端部は、第２ダイパッド２２から離間している。この形態においては、第２中間端子４１のパッド部４１２と同様に、パッド部４２２の上面（図７において第２ダイパッド上面２２１が向く方向と同一方向を向く面）に内装めっき層７２が形成されている。パッド部４２２は、全面にわたって封止樹脂６に覆われている。また、パッド部４２２は平たんである。

　支持端子５は、ダイパッド２に連結されている。支持端子５は、ダイパッド２を支持するとともに、複数の第１端子３および複数の第２端子４と同様に、インバータ装置の回路基板に接合されることで、半導体モジュール１と前記回路基板との導電経路を構成する部材である。支持端子５は、一対の部材から構成されたものを含み、さらに一対の第１支持端子５１および一対の第２支持端子５２を含む。図２に示すように、一対の第１支持端子５１は、第１方向Ｘに離間して配置され、第１ダイパッド２１の両端に連結されている。また、一対の第２支持端子５２は、第１方向Ｘ方向に離間して配置され、第２ダイパッド２２の両端に連結されている。

　図２および図３に示すように、第１方向Ｘにおいて、一対の第１支持端子５１は複数の第１端子３の両側に配置されている。また、一対の第１支持端子５１は、複数の第１端子３が露出している前記一方の樹脂第１側面６３から、それぞれ第２方向Ｙに延出するように露出している。一対の第１支持端子５１はそれぞれ、リード部５１１およびパッド部５１２を有する。

　リード部５１１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記一方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、第１中間端子３１のリード部３１１と同様に、該露出した部分を外装めっき層７３が覆うように形成されている。リード部５１１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。また、封止樹脂６に覆われているリード部５１１の部分の長さは、第１中間端子３１のリード部３１１、または第１側端子３２のリード部３１１の該部分の長さよりも長い。パッド部５１２は、リード部５１１につながり、かつ第１方向Ｘに延出した部位である。図２に示すように、パッド部５１２の端部が第１ダイパッド２１に連結されている。図８に示すように、この形態においては、第１中間端子３１のパッド部３１２と同様に、パッド部５１２の上面に内装めっき層７２が形成されている。パッド部５１２は、全面にわたって封止樹脂６に覆われている。また、パッド部５１２は平たんである。

　図２および図４に示すように、第１方向Ｘにおいて、一対の第２支持端子５２の内側に、複数の第２中間端子４１が配列されている。また、第１方向Ｘにおいて、一対の第２支持端子５２の外側に、第２側端子４２がそれぞれ配置されている。したがって、一対の第２支持端子５２のそれぞれの両側に、第２端子４が配置されている。一対の第２支持端子５２は、複数の第２端子４が露出している前記他方の樹脂第１側面６３から、それぞれ第２方向Ｙに延出するようにそれぞれ露出している。一対の第２支持端子５２はそれぞれ、リード部５２１、パッド部５２２および連結部５２４を有する。

　リード部５２１は、第２方向Ｙに沿って延びた長矩形状の部位で、図５および図６に示すように、前記他方の樹脂第１側面６３から露出した部分はガルウィング状に曲げ加工が施されている。また、第２中間端子４１のリード部４１１と同様に、該露出した部分を外装めっき層７３が覆うように形成されている。リード部５２１のうち、外装めっき層７３が形成されていない部分は、封止樹脂６に覆われている。パッド部５２２は、リード部５２１につながり、かつ第１方向Ｘにおいてリード部５２１よりも幅広の部位である。パッド部５２２は、第２方向Ｙに延出している。この形態においては、第２中間端子４１のパッド部４１２と同様に、パッド部５２２の上面（図７において第２ダイパッド上面２２１が向く方向と同一方向を向く面）に内装めっき層７２が形成されている。パッド部５２２は、全面にわたって封止樹脂６に覆われている。また、パッド部５２２は平たんである。連結部５２４は、パッド部５２２につながり、かつ第１方向Ｘに延出した部位である。図２に示すように、連結部５２４の端部が第２ダイパッド２２に連結されている。この形態においては、パッド部５２２と同様に、連結部５２４の上面（パッド部５２２の上面が向く方向と同一方向を向く面）に内装めっき層７２が形成されている。連結部５２４は、全面にわたって封止樹脂６に覆われている。

　図９は、半導体モジュール１のリードフレーム８１を示す平面図である。図９において、封止樹脂６が形成される領域を想像線（二点鎖線）で示す。また、内装めっき層７２が形成される領域を斜線部で示す。

　先述した導電支持部材８０は、リードフレーム８１から形成される。半導体モジュール１の製造過程において、ダイパッド２、複数の第１端子３、複数の第２端子４および支持端子５は、いずれも同一のリードフレーム８１から形成される。リードフレーム８１は、たとえばＣｕを含む合金からなる。リードフレーム８１は、外枠８１１、アイランド部８１２、複数の第１リード８１３、複数の第２リード８１４、支持リード８１５およびダムバー８１６を有する。このうち、外枠８１１およびダムバー８１６は、半導体モジュール１を構成しない。以下、リードフレーム８１について図９に基づき説明する。

　外枠８１１は、アイランド部８１２、複数の第１リード８１３、複数の第２リード８１４、支持リード８１５およびダムバー８１６を囲むように形成された部材である。外枠８１１の第１方向Ｘに沿って、複数の第１リード８１３、複数の第２リード８１４および支持リード８１５がそれぞれ連結されている。また、外枠８１１の第２方向Ｙに沿って、ダムバー８１６が連結されている。

　アイランド部８１２は、平面視において第１方向Ｘを長辺とする長矩形状の部材である。アイランド部８１２が、ダイパッド２に相当する。アイランド部８１２は、支持リード８１５を介して外枠８１１に支持されている。アイランド部８１２は、第１アイランド部８１２ａおよび第２アイランド部８１２ｂを含む。第１アイランド部８１２ａが第１ダイパッド２１に、第２アイランド部８１２ｂが第２ダイパッド２２にそれぞれ相当する。第１アイランド部８１２ａおよび第２アイランド部８１２ｂは、互いに離間して配置されている。

　複数の第１リード８１３は、第１方向Ｘに沿って配列され、かつそれぞれが第２方向Ｙに延出した部材である。複数の第１リード８１３が、複数の第１端子３に相当する。それぞれの第１リード８１３の一端が、外枠８１１に連結されている。複数の第１リード８１３は、複数の第１中間リード８１３ａおよび一対の第１側リード８１３ｂを含む。第１中間リード８１３ａが第１中間端子３１に、第１側リード８１３ｂが第１側端子３２にそれぞれ相当する。

　複数の第２リード８１４は、第１方向Ｘに沿って配列され、かつそれぞれが第２方向Ｙに延出した部材である。また、複数の第２リード８１４は、第２方向Ｙにおいて、アイランド部８１２を挟んで反対側に位置している。複数の第２リード８１４が、複数の第２端子４に相当する。それぞれの第２リード８１４の一端が、外枠８１１に連結されている。複数の第２リード８１４は、複数の第２中間リード８１４ａおよび一対の第２側リード８１４ｂを含む。第２中間リード８１４ａが第２中間端子４１に、第２側リード８１４ｂが第２側端子４２にそれぞれ相当する。

　支持リード８１５は、第２方向Ｙに延出し、かつ一端が外枠８１１に連結され、他端がアイランド部８１２に連結された部材である。支持リード８１５が、支持端子５に相当する。支持リード８１５は、一対の第１支持リード８１５ａおよび一対の第２支持リード８１５ｂを含む。第１支持リード８１５ａが第１支持端子５１に、第２支持リード８１５ｂが第２支持端子５２にそれぞれ相当する。一対の第１支持リード８１５ａは、第１方向Ｘに離間して配置され、かつ第１アイランド部８１２ａの両端に連結されている。また、一対の第２支持リード８１５ｂは、第１方向Ｘに離間して配置され、かつ第２アイランド部８１２ｂの両端に連結されている。

　ダムバー８１６は、第１方向Ｘに延出し、かつ両端が外枠８１１に連結された一対の部材である。ダムバー８１６は、複数の第１リード８１３、複数の第２リード８１４および支持リード８１５をそれぞれ第１方向Ｘにおいて支持するとともに、封止樹脂６の形成過程において、溶融された合成樹脂を堰き止める機能を果たす。一方のダムバー８１６は、複数の第１中間リード８１３ａ、一対の第１側リード８１３ｂおよび一対の第１支持リード８１５ａに連結されている。また、他方のダムバー８１６は、複数の第２中間リード８１４ａ、一対の第２側リード８１４ｂおよび一対の第２支持リード８１５ｂに連結されている。

　封止樹脂６は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。封止樹脂６は、複数の第１端子３、複数の第２端子４および支持端子５のそれぞれ一部ずつと、半導体素子１１、絶縁素子１２、ダイパッド２、ボンディングワイヤ７１および内装めっき層７２とを覆っている。封止樹脂６は、金型を用いたトランスファ成形により形成される。封止樹脂６は、樹脂上面６１、樹脂下面６２、一対の樹脂第１側面６３および一対の樹脂第２側面６４を有する。

　図３～図６に示すように、樹脂上面６１は、上方を向く面である。また、樹脂下面６２は、下方を向く面である。樹脂上面６１および樹脂下面６２は、互いに反対側を向いている。樹脂上面６１および樹脂下面６２は、ともに平たんである。

　図１および図２に示すように、一対の樹脂第１側面６３は、第２方向Ｙに離間して形成されている。一対の樹脂第１側面６３は、互いに反対側を向いている。この形態においては、一方の樹脂第１側面６３から、複数の第１端子３および一対の第１支持端子５１がそれぞれ露出している。また、他方の樹脂第１側面６３から、複数の第２端子４および一対の第２支持端子５２がそれぞれ露出している。

　図３～図６に示すように、一対の樹脂第１側面６３はそれぞれ、樹脂第１側面上部６３１、樹脂第１側面中央部６３２および樹脂第１側面下部６３３を有する。樹脂第１側面上部６３１は、上端が樹脂上面６１につながり、下端が樹脂第１側面中央部６３２につながっている部分である。樹脂第１側面上部６３１は、その上端が半導体モジュール１の内部側に位置するように傾斜している。

　図３～図６に示すように、樹脂第１側面中央部６３２は、上端が樹脂第１側面上部６３１につながり、下端が樹脂第１側面下部６３３につながっている部分である。樹脂第１側面中央部６３２は、樹脂上面６１および樹脂下面６２に対して垂直である。一方の樹脂第１側面中央部６３２から、複数の第１端子３および一対の第１支持端子５１がそれぞれ露出している。他方の樹脂第１側面中央部６３２から、複数の第２端子４および一対の第２支持端子５２がそれぞれ露出している。

　図３～図６に示すように、樹脂第１側面下部６３３は、上端が樹脂第１側面中央部６３２につながり、下端が樹脂下面６２につながっている部分である。樹脂第１側面下部６３３は、その下端が半導体モジュール１の内部側に位置するように傾斜している。

　図１および図２に示すように、一対の樹脂第２側面６４は、第１方向Ｘに離間して形成されている。一対の樹脂第２側面６４は、互いに反対側を向いている。図２、図５および図６に示すように、この形態においては、一対の樹脂第２側面６４から導電支持部材８０が露出していない。一対の樹脂第２側面６４はそれぞれ、樹脂第２側面上部６４１、樹脂第２側面中央部６４２および樹脂第２側面下部６４３を有する。

　図３～図６に示すように、樹脂第２側面上部６４１は、上端が樹脂上面６１につながり、下端が樹脂第２側面中央部６４２につながっている部分である。樹脂第２側面上部６４１は、その上端が半導体モジュール１の内部側に位置するように傾斜している。

　図３～図６に示すように、樹脂第２側面中央部６４２は、上端が樹脂第２側面上部６４１につながり、下端が樹脂第２側面下部６４３につながっている部分である。樹脂第２側面中央部６４２は、樹脂上面６１および樹脂下面６２に対して垂直であり、かつ樹脂第１側面中央部６３２と直交している。この形態においては、半導体モジュール１の厚さ方向において、樹脂第２側面中央部６４２の高さと、樹脂第１側面中央部６３２の高さとは、略同一である。

　図３～図６に示すように、樹脂第２側面下部６４３は、上端が樹脂第２側面中央部６４２につながり、下端が樹脂下面６２につながっている部分である。樹脂第２側面下部６４３は、その下端が半導体モジュール１の内部側に位置するように傾斜している。

　複数のボンディングワイヤ７１は、半導体モジュール１の内部において、先述した複数の第１端子３、複数の第２端子４および支持端子５とともに、半導体素子１１および絶縁素子１２が所定の機能を果たすための導電経路を構成している。複数のボンディングワイヤ７１は、複数の第１ボンディングワイヤ７１１、複数の第２ボンディングワイヤ７１２、複数の第３ボンディングワイヤ７１３、複数の第４ボンディングワイヤ７１４を含む。

　図２に示すように、複数の第１ボンディングワイヤ７１１は、制御素子１１１と、複数の第１端子３および一対の第１支持端子５１との導電経路を構成している。複数の第１ボンディングワイヤ７１１によって、制御素子１１１は、少なくとも一つ以上の第１端子３および第１支持端子５１と導通している。複数の第１ボンディングワイヤ７１１はそれぞれ、制御素子１１１のパッド１１１ａと、第１中間端子３１のパッド部３１２、第１側端子３２のパッド部３２２または第１支持端子５１のパッド部５１２とにボンディングされている。

　図２に示すように、複数の第２ボンディングワイヤ７１２は、絶縁素子１２と制御素子１１１との導電経路を構成している。複数の第２ボンディングワイヤ７１２によって、絶縁素子１２および制御素子１１１は互いに導通している。複数の第２ボンディングワイヤ７１２はそれぞれ、絶縁素子１２のパッド１２ａおよび制御素子１１１のパッド１１１ａにボンディングされている。この形態においては、複数の第２ボンディングワイヤ７１２は、第２方向Ｙに沿って配置されている。

　図２に示すように、複数の第３ボンディングワイヤ７１３は、絶縁素子１２と駆動素子１１２との導電経路を構成している。複数の第３ボンディングワイヤ７１３によって、絶縁素子１２および駆動素子１１２は互いに導通している。複数の第３ボンディングワイヤ７１３はそれぞれ、絶縁素子１２のパッド１２ａおよび駆動素子１１２のパッド１１２ａにボンディングされている。この形態においては、複数の第３ボンディングワイヤ７１３は、第２方向Ｙに沿って配置されている。

　図２に示すように、複数の第４ボンディングワイヤ７１４は、駆動素子１１２と、複数の第２端子４および一対の第２支持端子５２との導電経路を構成している。複数の第４ボンディングワイヤ７１４によって、駆動素子１１２は、少なくとも一つ以上の第２端子４および第２支持端子５２と導通している。複数の第４ボンディングワイヤ７１４はそれぞれ、駆動素子１１２のパッド１１２ａと、第２中間端子４１のパッド部４１２、第２側端子４２のパッド部４２２または第２支持端子５２のパッド部５２２とにボンディングされている。
［モータ駆動装置の動作］
　次に、ハイブリッド自動車（図１０に示す車両１００）に搭載されるモータ駆動装置１０１に半導体モジュール１を適用した構成を例に挙げて詳細な説明を行う。図１１は、本開示に係る半導体装置を用いたモータ駆動装置１０１の一構成例を示すブロック図である。

　モータ駆動装置１０１は、ハイサイドスイッチＳＷＨと、ローサイドスイッチＳＷＬと、ハイサイドスイッチＳＷＨの制御手段である半導体モジュール１（スイッチ制御装置）と、エンジンコントロールユニット１０２（以下では、ＥＣＵ［Engine Control Unit］１０２と呼ぶ）と、直流電圧源Ｅ１およびＥ２と、ｎｐｎ型バイポーラトランジスタＱ１と、ｐｎｐ型バイポーラトランジスタＱ２と、キャパシタＣ１～Ｃ３と、抵抗Ｒ１～Ｒ８と、ダイオードＤ１とを含む。

　半導体モジュール１は、前述のように、制御素子１１１（第１半導体チップ）と、駆動素子１１２（第２半導体チップ）と、絶縁素子１２とを封止樹脂６で封止することによって形成されている。

　半導体モジュール１では、たとえば、入出力間絶縁耐圧が６００Ｖ以上であってもよい。また、半導体モジュール１は、ＵＶＬＯを内蔵していてもよい。また、半導体モジュール１は、ウォッチドッグタイマ機能を内蔵していてもよい。また、半導体モジュール１は、過電流保護機能（自動復帰型）を内蔵していてもよい。また、半導体モジュール１は、過電流保護動作時におけるスローオフ機能を内蔵していてもよい。また、半導体モジュール１は、外部エラー検出機能（ＥＲＲＩＮ）を内蔵していてもよい。また、半導体モジュール１は、異常状態出力機能（ＦＬＴ、ＯＣＰＯＵＴ）を内蔵していてもよい。また、半導体モジュール１は、アクティブミラークランプ機能を内蔵していてもよい。また、半導体モジュール１は、ショートサーキットクランプ機能を内蔵していてもよい。

　制御素子１１１は、直流電圧源Ｅ１から第１電源電圧ＶＣＣ１（ＧＮＤ１基準で５［Ｖ］や３．３［Ｖ］など）の供給を受けて駆動され、入力信号ＩＮに基づいてスイッチ制御信号Ｓ１およびＳ２を生成するコントローラが集積化されたコントローラチップであってもよい。制御素子１１１の主な機能としては、スイッチ制御信号Ｓ１、Ｓ２の生成機能ないし出力機能、トランス伝達異常監視機能（入力信号ＩＮの入出力論理監視機能）、エラー状態出力機能、ＵＶＬＯ機能、および、外部エラー入力信号処理機能を挙げることができる。なお、制御素子１１１の耐圧は、第１電源電圧ＶＣＣ１（ＧＮＤ１基準）を考慮して、適切な耐圧（たとえば７［Ｖ］耐圧）に設計すればよい。

　駆動素子１１２は、直流電圧源Ｅ２から第２電源電圧ＶＣＣ２（ＧＮＤ２基準で１０～３０［Ｖ］）の供給を受けて駆動され、制御素子１１１から絶縁素子１２を介して入力されるスイッチ制御信号Ｓ１およびＳ２に基づいて、一端に６００［Ｖ］以上の高電圧が印加されるハイサイドスイッチＳＷＨの駆動制御を行うドライバが集積化されたドライバチップであってもよい。駆動素子１１２の主な機能としては、出力信号ＯＵＴの生成機能ないし出力機能、過電流／過電圧保護機能、および、ＵＶＬＯ機能を挙げることができる。なお、駆動素子１１２の耐圧は、第２電源電圧ＶＣＣ２（ＧＮＤ２基準）を考慮して、適切な耐圧（たとえば４０［Ｖ］耐圧）に設計すればよい。

　絶縁素子１２は、制御素子１１１と駆動素子１１２との間を直流的に絶縁しながら、スイッチ制御信号Ｓ１およびＳ２、ウォッチドッグ信号Ｓ３、および、ドライバ異常信号Ｓ４の受け渡しを行うトランスが集積化されたトランスチップであってもよい。

　上記したように、半導体モジュール１は、コントローラが集積化される制御素子１１１やドライバが集積化される駆動素子１１２とは別に、トランスのみを搭載する絶縁素子１２を独立に有する構成である。

　このような構成とすることにより、制御素子１１１、および駆動素子１１２については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧以上、数十［Ｖ］耐圧以下）で作成することができるので、専用の高耐圧プロセス（数［ｋＶ］耐圧）を用いる必要がなくなり、製造コストを低減することができる。

　また、制御素子１１１、および駆動素子１１２については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮や開発コストの低減に貢献することができる。

　また、トランス以外の直流絶縁素子（たとえば、フォトカプラ、コンデンサ等）を用いる場合であっても、絶縁素子１２のみを載せ換えることにより、容易に対応することができるので、コントローラチップやドライバチップまで開発し直す必要がなくなり、開発期間の短縮や開発コストの低減に貢献することができる。

　ＥＣＵ１０２は、エンジン運転およびモータ運転における電気的な制御を総合的に行うための手段であり、半導体モジュール１との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うマイクロコントローラである。

　ハイサイドスイッチＳＷＨ、およびローサイドスイッチＳＷＬは、それぞれ、第１モータ駆動電圧ＶＤ１の印加端とモータコイルの一端との間、および、第２モータ駆動電圧ＶＤ２の印加端とモータコイルの一端との間に接続され、各々のオン／オフ制御に応じて、モータ駆動電流の供給制御を行う手段である。なお、モータ駆動装置１０１では、ハイサイドスイッチＳＷＨおよびローサイドスイッチＳＷＬとして、それぞれ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ［Insulated Gate Bipolar Transistor］）を用いているが、これに限定されるものではなく、ＳｉＣ［Silicon Carbide］半導体を用いたＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタや、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタを採用しても構わない。特に、ＳｉＣ半導体を用いたＭＯＳ電界効果トランジスタは、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタよりも消費電力が小さく、耐熱温度が高いため、ハイブリッド自動車への搭載に好適である。

　次に、半導体モジュール１の内部構成について詳細に説明する。

　制御素子１１１は、第１送信部１０３と、第２送信部１０４と、第１受信部１０５と、第２受信部１０６と、ロジック部１０７と、第１低電圧ロックアウト部１０８（以下では第１ＵＶＬＯ［Under Voltage Lock Out］部１０８と呼ぶ）と、外部エラー検出部（外部エラー検出用コンパレータ）１０９と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａおよびＮｂと含んでいてもよい。

　駆動素子１１２は、第３受信部１２１と、第４受信部１２２と、第３送信部１２３と、第４送信部１２４と、ロジック部１２５と、ドライバ部１２６と、第２低電圧ロックアウト部１２７（以下では、第２ＵＶＬＯ部１２７と呼ぶ）と、過電流検出部（過電流検出用コンパレータ）１２８と、ＯＣＰ［Over Current Protection］タイマ１２９と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１およびＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１～Ｎ３と、ＳＲフリップフロップＦＦと含んでいてもよい。

　絶縁素子１２は、第１トランス１３１と、第２トランス１３２と、第３トランス１３３と、第４トランス１３４とを含んでいてもよい。

　第１送信部１０３は、ロジック部１０７から入力されるスイッチ制御信号Ｓ１を第１トランス１３１経由で第３受信部１２１に送信する手段である。第２送信部１０４は、ロジック部１０７から入力されるスイッチ制御信号Ｓ２を第２トランス１３２経由で第４受信部１２２に送信する手段である。第１受信部１０５は、第３送信部１２３から第３トランス１３３経由で入力されるウォッチドッグ信号Ｓ３を受信してロジック部１０７に伝達する手段である。第４受信部１２２は、第４送信部１２４から第４トランス１３４経由で入力されるドライバ異常信号Ｓ４を受信してロジック部１０７に伝達する手段である。

　ロジック部１０７は、ＥＣＵ１０２との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うとともに、第１送信部１０３、第２送信部１０４、第１受信部１０５、および、第２受信部１０６を用いて、駆動素子１１２との間で、各種信号（Ｓ１～Ｓ４）のやり取りを行う手段である。

　なお、ロジック部１０７は、入力信号ＩＮがハイレベルであるときには、出力信号ＯＵＴをハイレベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成し、逆に、入力信号ＩＮがローレベルであるときには、出力信号ＯＵＴをローレベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成する。より具体的には、ロジック部１０７は、入力信号ＩＮのポジティブエッジ（ローレベルからハイレベルへの立上がりエッジ）を検出してスイッチ制御信号Ｓ１にパルスを立てる一方、入力信号ＩＮのネガティブエッジ（ハイレベルからローレベルへの立下がりエッジ）を検出してスイッチ制御信号Ｓ２にパルスを立てる。

　また、ロジック部１０７は、リセット信号ＲＳＴがローレベルであるときには、出力信号ＯＵＴの生成動作をディセーブルとするように、すなわち、出力信号ＯＵＴをローレベルで固定するようにスイッチ制御信号Ｓ１、Ｓ２を生成し、逆に、リセット信号ＲＳＴがハイレベルであるときには、出力信号ＯＵＴの生成動作をイネーブルとするように、すなわち、出力信号ＯＵＴを入力信号ＩＮに応じた論理レベルとするようにスイッチ制御信号Ｓ１、Ｓ２を生成する。なお、リセット信号ＲＳＴが所定時間（たとえば５００［ｎｓ］）にわたってローレベルに維持された場合、ロジック部１０７は、過電流検出部１２８による保護動作を復帰させるようにスイッチ制御信号Ｓ１、Ｓ２を生成する。

　また、ロジック部１０７は、半導体モジュール１の正常時には、トランジスタＮａをオフとして、第１状態信号ＦＬＴをオープン（抵抗Ｒ１によるプルアップ状態）とし、半導体モジュール１の異常時（制御素子１１１側での低電圧異常やスイッチ制御信号Ｓ１およびＳ２のトランス伝達異常、或いは、ＥＲＲＩＮ信号異常が検出された時）には、トランジスタＮａをオンとして、第１状態信号ＦＬＴをローレベルとする。このような構成であれば、ＥＣＵ１０２は、第１状態信号ＦＬＴを監視することにより、半導体モジュール１の状態を把握することができる。なお、制御素子１１１側での低電圧異常については、第１ＵＶＬＯ部１０８での検知結果に基づいて判断すればよく、また、スイッチ制御信号Ｓ１、Ｓ２のトランス伝達異常については、入力信号ＩＮ（スイッチ制御信号Ｓ１、Ｓ２）とウォッチドッグ信号Ｓ３との比較結果に基づいて判断すればよい。また、ＥＲＲＩＮ信号異常については、外部エラー検出部１０９の出力結果に基づいて判断すればよい。

　また、ロジック部１０７は、半導体モジュール１の正常時には、トランジスタＮｂをオフとして、第２状態信号ＯＣＰＯＵＴをオープン（抵抗Ｒ２によるプルアップ状態）とし、半導体モジュール１の異常時（駆動素子１１２側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流が検出された時）には、トランジスタＮｂをオンとして、第２状態信号ＯＣＰＯＵＴをローレベルとする。このような構成であれば、ＥＣＵ１０２は、第２状態信号ＯＣＰＯＵＴを監視することにより、半導体モジュール１の状態を把握することができる。なお、駆動素子１１２側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流については、ドライバ異常信号Ｓ４に基づいて判断すればよい。

　第１ＵＶＬＯ部１０８は、第１電源電圧ＶＣＣ１が低電圧状態であるか否かを監視し、その監視結果をロジック部１０７に伝達する手段である。

　外部エラー検出部１０９は、抵抗Ｒ３と抵抗Ｒ４の接続ノードからＥＲＲＩＮ端子に入力される電圧（監視対象となるアナログ電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部１０７に伝達する手段である。

　第３受信部１２１は、第１送信部１０３から第１トランス１３１経由で入力されるスイッチ制御信号Ｓ１を受信してＳＲフリップフロップＦＦのセット入力端（Ｓ）に伝達する手段である。第４受信部１２２は、第２送信部１０４から第２トランス１３２経由で入力されるスイッチ制御信号Ｓ２を受信してＳＲフリップフロップＦＦのリセット入力端（Ｒ）に伝達する手段である。第３送信部１２３は、ロジック部１２５から入力されるウォッチドッグ信号Ｓ３を第３トランス１３３経由で第１受信部１０５に送信する手段である。第４送信部１２４は、ロジック部１２５から入力されるドライバ異常信号Ｓ４を第４トランス１３４経由で第２受信部１０６に送信する手段である。

　ＳＲフリップフロップＦＦは、セット入力端（Ｓ）に入力されるスイッチ制御信号Ｓ１のパルスエッジをトリガとして出力信号をハイレベルにセットし、リセット入力端（Ｒ）に入力されるスイッチ制御信号Ｓ２のパルスエッジをトリガとして出力信号をローレベルにリセットする。すなわち、上記の出力信号は、ＥＣＵ１０２からロジック部１０７に入力される入力信号ＩＮと同一信号となる。なお、上記の出力信号は、ＳＲフリップフロップＦＦの出力端（Ｑ）からロジック部１２５に送出される。

　ロジック部１２５は、ＳＲフリップフロップＦＦの出力信号（入力信号ＩＮと同一信号）に基づいて、ドライバ部１２６の駆動信号を生成する。

　また、ロジック部１２５は、第２ＵＶＬＯ部１２７および過電流検出部１２８での検知結果に基づいて、低電圧異常や過電流が生じていると判断した場合、その旨を異常検知信号でドライバ部１２６に伝達するとともに、ドライバ異常信号Ｓ４でロジック部１０７にも伝達する。このような構成とすることにより、駆動素子１１２に異常が生じた場合でも、ドライバ部１２６は速やかに保護動作を行うことが可能となり、ロジック部１０７はＥＣＵ１０２への異常通知動作（第２状態信号ＯＣＰＯＵＴのローレベル遷移）を行うことができる。なお、ロジック部１２５は、過電流保護動作後、所定時間が経過した時点で過電流保護動作からの自動復帰を行う機能を有している。

　また、ロジック部１２５は、ＳＲフリップフロップＦＦの出力信号をそのままウォッチドッグ信号Ｓ３として第３送信部１２３に出力する。このように、駆動素子１１２から制御素子１１１に向けてウォッチドッグ信号Ｓ３を返信する構成であれば、ロジック部１０７において、制御素子１１１に入力された入力信号ＩＮと、これに対して駆動素子１１２から返信されたウォッチドッグ信号Ｓ３を比較することにより、トランス伝達異常の有無を判定することができる。

　ドライバ部１２６は、ロジック部１２５から入力される駆動信号に基づいて、トランジスタＰ１とトランジスタＮ１のオン／オフ制御を行い、トランジスタＰ１とトランジスタＮ１との接続ノードから出力信号ＯＵＴを出力する手段である。出力信号ＯＵＴは、トランジスタＱ１およびＱ２から成る駆動回路を介して、ハイサイドスイッチＳＷＨに入力されている。上記の駆動回路は、出力信号ＯＵＴにハイサイドスイッチＳＷＨの駆動能力を持たせるべく、出力信号ＯＵＴの立上がり／立下がり時間（スルーレート）を調整する手段である。なお、出力信号ＯＵＴがハイレベルであるときには、ハイサイドスイッチＳＷＨがオンとされ、逆に、出力信号ＯＵＴがローレベルであるときには、ハイサイドスイッチＳＷＨがオフとされる。

　なお、ドライバ部１２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がローレベルとなったとき、ハイサイドスイッチＳＷＨのゲートからＣＬＡＭＰ端子を介して電荷（ミラー電流）を吸い込むように、トランジスタＮ２をオンとする機能（アクティブミラークランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオフする際には、上記の駆動回路で設定されるスルーレートに依ることなく、トランジスタＮ２を介してハイサイドスイッチＳＷＨのゲート電位を速やかにローレベルへ立ち下げることができる。

　また、ドライバ部１２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がハイレベルとなったとき、ＣＬＡＭＰ端子を介してハイサイドスイッチＳＷＨのゲートを電源電圧ＶＣＣ２にクランプするように、トランジスタＰ２をオンとする機能（ショートサーキットクランプ機能）を有している。このような構成とすることにより、ハイサイドスイッチＳＷＨをオンする際、ハイサイドスイッチＳＷＨのゲート電位が電源電圧ＶＣＣ２よりも高電位まで上昇することはなくなる。

　また、ドライバ部１２６は、ロジック部１２５から入力される異常検知信号に基づいて保護動作を行う必要があると判断した場合、トランジスタＰ１、Ｐ２およびトランジスタＮ１、Ｎ２をいずれもオフとする一方、トランジスタＮ３をオンとする機能（スローオフ機能）を有している。このようなスイッチ制御により、保護動作時には、ハイサイドスイッチＳＷＨのゲートから抵抗Ｒ５を介して、通常動作時よりも緩やかに電荷を引き抜くことができる。このような構成とすることにより、保護動作時にモータ電流が瞬断されることを回避できるので、モータコイルの逆起電力によって生じるサージを抑制することができる。なお、抵抗Ｒ５の抵抗値を適宜選択することにより、保護動作時の立ち下がり時間を任意に調整することができる。

　第２ＵＶＬＯ部１２７は、第２電源電圧ＶＣＣ２が低電圧状態であるか否かを監視し、その監視結果をロジック部１２５に伝達する手段である。

　過電流検出部１２８は、抵抗Ｒ７と抵抗Ｒ８の接続ノードからＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧（ダイオードＤ１のアノード電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部１２５に伝達する手段である。なお、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧が大きくなる。従って、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ダイオードＤ１のアノード電圧が上昇し、延いては、ＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧が上昇する。そこで、過電流検出部１２８は、ＯＣＰ／ＤＥＳＡＴＩＮに入力される電圧（ＧＮＤ２基準）が所定の閾値（たとえば０．５［Ｖ］）に達したとき、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が過電流状態であると判定する。

　なお、本構成例では、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧を検出することで、モータ駆動電流の検出を行う方式（電圧検出方式）を採用した構成を例に挙げて説明を行ったが、モータ駆動電流の検出方式はこれに限定されるものではなく、たとえば、ハイサイドスイッチＳＷＨに流れるモータ駆動電流（或いは、これと同等の挙動を示すミラー電流）をセンス抵抗に流して電圧信号を生成し、これをＯＣＰ／ＤＥＳＡＴＩＮ端子に入力する方式（電流検出方式）を採用しても構わない。

　ＯＣＰタイマ１２９は、過電流保護動作後の経過時間をカウントする手段である。

　第１トランス１３１は、制御素子１１１から駆動素子１１２にスイッチ制御信号Ｓ１を伝達するための直流絶縁素子である。第２トランス１３２は、制御素子１１１から駆動素子１１２にスイッチ制御信号Ｓ２を伝達するための直流絶縁素子である。第３トランス１３３は、駆動素子１１２から制御素子１１１にウォッチドッグ信号Ｓ３を伝達するための直流絶縁素子である。第４トランス１３４は、駆動素子１１２から制御素子１１１にドライバ異常信号Ｓ４を伝達するための直流絶縁素子である。

　このように、制御素子１１１と駆動素子１１２との間で、スイッチ制御信号Ｓ１およびＳ２だけでなく、ウォッチドッグ信号Ｓ３やドライバ異常信号Ｓ４をやり取りする構成であれば、ハイサイドスイッチＳＷＨのオン／オフ制御だけでなく、種々の保護機能を適切に実現することができる。

　図１２は、トランス１３１～１３４を介した送受信回路部分の詳細図である。図１２に示すように、制御素子１１１側に設けられる第１送信部１０３、第２送信部１０４、第１受信部１０５、および、第２受信部１０６は、いずれもＶＣＣ１－ＧＮＤ１間の電源電圧で駆動されるものであり、駆動素子１１２側に設けられる第３受信部１２１、第４受信部１２２、第３送信部１２３、および、第４送信部１２４は、いずれもＶＣＣ２－ＧＮＤ２間の電源電圧で駆動されるものである。

　このような構成であれば、前述のように、制御素子１１１、および、駆動素子１１２については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧以上、数十［Ｖ］耐圧以下）で作成することができるので、専用の高耐圧プロセス（数［ｋＶ］耐圧）を用いる必要がなくなり、製造コストを低減することができる。

　なお、図１２では、第１受信部１０５、第２受信部１０６、第３受信部１２１、および、第４受信部１２２のいずれについても、ヒステリシス特性を有するコンパレータを用いた構成が描写されているが、ヒステリシス特性の有無については任意である。

　次に、半導体モジュール１の諸機能の詳細について、総括的に説明する。
［ＵＶＬＯ１（コントローラ側低電圧時誤動作防止機能）］
　半導体モジュール１は、コントローラ側電源電圧（ＶＣＣ１－ＧＮＤ１間電圧）が所定の下側閾値電圧Ｖ_{ＵＶＬＯ１Ｌ}以下になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。一方、半導体モジュール１は、コントローラ側電源電圧（ＶＣＣ１－ＧＮＤ１間電圧）が所定の上側閾値電圧Ｖ_{ＵＶＬＯ１Ｈ}以上になると、通常動作を開始し、ＦＬＴ端子をオープン（ハイレベル）とする。
［ＵＶＬＯ２（ドライバ側低電圧時誤動作防止機能）］
　半導体モジュール１は、ドライバ側電源電圧（ＶＣＣ２－ＧＮＤ２間電圧）が所定の下側閾値電圧Ｖ_{ＵＶＬＯ２Ｌ}以下になると、ハイサイドスイッチＳＷＨをオフとし、ＯＣＰＯＵＴ端子をローレベルとする。一方、半導体モジュール１は、ドライバ側電源電圧（ＶＣＣ２－ＧＮＤ２間電圧）が所定の上側閾値電圧Ｖ_{ＵＶＬＯ２Ｈ}以上になると通常動作を開始し、ＯＣＰＯＵＴ端子をオープン（ハイレベル）とする。
［アナログエラー入力］
　半導体モジュール１は、ＥＲＲＩＮ端子への入力電圧が所定の閾値電圧Ｖ_{ＥＲＲＤＥＴ}以上になると、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。このような構成とすることにより、半導体モジュール１の周辺回路に生じる異常についても、これを監視して適切な保護動作を行うことができるので、たとえば、モータ電源の過電圧保護動作に利用することが可能である。なお、上記の閾値電圧_{ＥＲＲＤＥＴ}には、所定のヒステリシス（Ｖ_{ＥＲＲＨＹＳ}）を持たせるとよい。
［過電流保護］
　半導体モジュール１は、ＯＣＰ／ＤＥＳＡＴＩＮ端子への入力電圧が所定の閾値電圧Ｖ_{ＯＣＤＥＴ}（対ＧＮＤ２）以上になると、ハイサイドスイッチＳＷＨをオフとし、ＯＣＰＯＵＴ端子をローレベルとする。
［過電流保護自動復帰］
　半導体モジュール１は、過電流保護動作後、一定時間（ｔ_{ＯＣＰＲＬＳ}）経過すると、自動復帰し、ＯＣＰＯＵＴ端子をオープン（ハイレベル）とする。なお、復帰時間は、半導体モジュール１の内部で固定的に設定してもよいし、装置外部から調整可能としてもよい。
［ウォッチドッグタイマ］
　半導体モジュール１は、ＥＣＵ１０２から制御素子１１１に入力される入力信号ＩＮと、駆動素子１１２から制御素子１１１にフィードバックされたウォッチドッグ信号Ｓ３とを比較し、両信号の論理が不一致である場合には、ハイサイドスイッチＳＷＨをオフとし、ＦＬＴ端子をローレベルとする。
［保護動作時スローオフ］
　半導体モジュール１は、過電流保護動作時、ＰＲＯＯＵＴ端子をローレベルとし、ＯＵＴ端子をオープンとする。このような制御により、ハイサイドスイッチＳＷＨをゆっくりとオフすることができる。なお、オフ時のスルーレートは、外付けの抵抗Ｒ５の抵抗値を適宜選択することによって任意に調整することが可能である。
［アクティブミラークランプ］
　半導体モジュール１は、ハイサイドスイッチＳＷＨのゲート電位が所定の閾値電圧Ｖ_ＡＭＣ以下になったとき、ＣＬＡＭＰ端子をＬとする。このような制御により、ハイサイドスイッチＳＷＨを確実にオフすることができる。
［ショートサーキットクランプ］
　半導体モジュール１は、ＣＬＡＭＰ端子の印加電圧がＶＣＣ２－Ｖ_ＳＣＣ以上になると、ＣＬＡＭＰ端子をハイレベルとする。このような制御により、ハイサイドスイッチＳＷＨのゲート電位が第２電源電圧ＶＣＣ２よりも上昇してしまうことがなくなる。

　図１３は、半導体モジュール１の端子配置および封止樹脂内におけるチップ配列の一例を示す模式図である。

　図１３に示すように、半導体モジュール１において、パッケージは、相対する２辺にそれぞれ複数のピンが配列されるものであり、前述のように、制御素子１１１、駆動素子１１２、および、絶縁素子１２は、前記ピンの配列方向に対して垂直（紙面の横方向）に並べられている。

　このようなチップ配列を採用することにより、制御素子１１１に接続されるピン１１～２０と駆動素子１１２に接続されるピン１～１０を相対する２辺に分配して配列することができるので、ピン間隔を最小限に維持したまま、ピン１１～２０とピン１～１０との短絡を防止することができる。ピン１１～２０が図１の第１端子３に対応し、ピン１～１０が図１の第２端子４に対応していてもよい。なお、ここではパッケージ形式がＳＯＰである場合のチップ配列を一例として取り上げたが、ＳＯＰ以外のパッケージ形式を採用する場合には、チップ配列を適宜変更することができる。

　また、図１３で示すように、本構成例の半導体モジュール１において、制御素子１１１および絶縁素子１２は、前述のように第１ダイパッド２１上に搭載されており、駆動素子１１２は、前述のように第２ダイパッド２２上に搭載されている。このような構成とすることにより、第１ダイパッド２１を低圧側アイランド（ＧＮＤ１固定）、第２ダイパッド２２を高圧側アイランド（ＶＥＥ２固定）というように、互いに電源系を分離して用いることができる。なお、第１ダイパッド２１と第２ダイパッド２２は、いずれも非磁性素材（たとえば銅）から成るが、磁性素材（たとえば鉄）を用いても構わない。

　図１４は、外部端子の説明テーブルの一例である。ピン１（ＮＣ）はノンコネクション端子である。ピン２（ＶＥＥ２）は負電源端子（たとえば、最低：－１５Ｖ）である。ピン３（ＧＮＤ２）はＧＮＤ端子であり、半導体モジュール１の外部において絶縁ゲートバイポーラトランジスタＴｒ１のエミッタに接続される。ピン４（ＯＣＰ／ＤＥＳＡＴＩＮ）は過電流検出端子である。ピン５（ＯＵＴ）は出力端子である。ピン６（ＶＣＣ２）は正電源端子（たとえば、最高：３０Ｖ）である。ピン７（ＣＬＡＭＰ）はクランプ端子である。ピン８（ＰＲＯＯＵＴ）はスローＯＦＦ出力端子である。ピン９（ＶＥＥ２）は負電源端子である。ピン１０（ＮＣ）はノンコネクション端子である。ピン１１（ＧＮＤ１）はＧＮＤ端子である。ピン１２（ＩＮ）は制御入力端子である。ピン１３（ＲＳＴ）はリセット入力端子である。ピン１４（ＦＬＴ）は第１状態信号（コントローラチップ側の異常状態検出信号）の出力端子である。ピン１５（ＯＣＰＯＵＴ）は第２状態信号（ドライバチップ側の異常状態検出信号）の出力端子である。ピン１６（ＥＲＲＩＮ）はエラー検出端子である。ピン１７（ＶＣＣ１）は電源端子（たとえば５Ｖや３．３Ｖなど）である。ピン１８（ＮＣ）およびピン１９（ＮＣ）はいずれもノンコネクション端子である。ピン２０（ＧＮＤ１）はＧＮＤ端子である。

　図１５は、半導体モジュール１の電気的特性テーブルの一例である。なお、本テーブル中の数値は、特に指定のない限り、Ｔａ＝２５℃、ＶＣＣ１＝５Ｖ、ＶＣＣ２＝２０Ｖ、ＶＥＥ２＝－８Ｖとした場合の数値である。

　次に、モータ駆動装置１０１に含まれる信号伝達装置２００の構成および動作について、より詳細に説明する。なお、信号伝達装置２００が搭載されるモータ駆動装置１０１の全体的な構成や動作については、前述の図１１～図１５を参照しながら既に説明した通りであるため、以下では、重複した説明を省略し、信号伝達装置２００の構成および動作について重点的な説明を行う。
＜信号伝達装置２００の第１実施形態＞
　図１６は、信号伝達装置２００の第１実施形態を示す回路ブロック図である。

　本実施形態の信号伝達装置２００は、一次側回路の接地電圧ＧＮＤ１と二次側回路の接地電圧ＧＮＤ２とを互いに絶縁させた状態で、一次側回路から二次側回路にスイッチ制御信号Ｓ１、Ｓ２を伝達するための回路ブロックとして、ロジック部１０７と、第１送信部１０３と、第２送信部１０４と、第１トランス１３１と、第２トランス１３２と、第３受信部１２１と、第４受信部１２２と、ＳＲフリップフロップＦＦとを含む。これらの回路ブロックはいずれも図１１や図１２で先出のものであるが、信号伝達装置２００においては、ノイズ等に起因する誤動作を回避するために、ロジック部１０７、ならびに、第３受信部１２１および第４受信部１２２の構成に創意工夫が凝らしてある。以下では、その特徴的な構成部分について重点的に説明する。

　ロジック部１０７は、インバータ１０７－１および１０７－２と、第１パルス生成部１０７－３と、第２パルス生成部１０７－４とを含む。

　インバータ１０７－１の入力端は、入力信号ＩＮの入力端に接続されている。インバータ１０７－１の出力端は、インバータ１０７－２の入力端に接続される一方、第２パルス生成部１０７－４の入力端にも接続されている。インバータ１０７－２の出力端は、第１パルス生成部１０７－３の入力端に接続されている。

　第１パルス生成部１０７－３は、インバータ１０７－２および１０７－３を介して入力される入力信号ＩＮのポジティブエッジに応じて、第１トランス駆動信号Ｓ１ａにＮ発（ただしＮ≧２）のパルスを発生させる。なお、第１トランス駆動信号Ｓ１ａは、第１送信部１０３を形成するバッファ１０３－１を介して第１トランス１３１の一次側巻線に出力される。

　第２パルス生成部１０７－４は、インバータ１０７－２から入力される反転入力信号ＩＮＢのポジティブエッジ（すなわち、入力信号ＩＮのネガティブエッジ）に応じて、第２トランス駆動信号Ｓ２ａにＮ発（ただしＮ≧２）のパルスを発生させる。なお、第２トランス駆動信号Ｓ２ａは、第２送信部１０４を形成するバッファ１０４－１を介して第２トランス１３２の一次側巻線に出力される。

　このように、第１実施形態の信号伝達装置２００において、ロジック部１０７は、入力信号ＩＮがローレベルからハイレベルに変遷するポジティブエッジに応じて第１トランス駆動信号Ｓ１ａにＮ発のパルスを連続的に発生させ、入力ＩＮ信号がハイレベルからローレベルに変遷するネガティブエッジに応じて第２トランス駆動信号Ｓ２ａにＮ発のパルスを連続的に発生させるトランス駆動信号生成部として機能する。

　第１トランス１３１は、一次側巻線に入力される第１トランス駆動信号Ｓ１ａに応じて二次側巻線に第１誘起信号Ｓ１ｂを発生させる。

　第２トランス１３２は、一次側巻線に入力される第２トランス駆動信号Ｓ２ａに応じて二次側巻線に第２誘起信号Ｓ２ｂを発生させる。

　第３受信部１２１は、第１誘起信号Ｓ１ｂと所定の閾値電圧とを比較して第１比較信号Ｓ１ｃを生成する第１コンパレータ１２１－１と、第１比較信号Ｓ１ｃにＮ発のパルスが連続的に発生したことを検出して第１検出信号１ｄにパルスを発生させる第１パルス検出部１２１－２と、を有している。

　第４受信部１２２は、第２誘起信号Ｓ２ｂと所定の閾値電圧とを比較して第２比較信号Ｓ２ｃを生成する第２コンパレータ１２２－１と、第２比較信号２ｃにＮ発のパルスが連続的に発生したことを検出して第２検出信号２ｄにパルスを発生させる第２パルス検出部１２２－２と、を有している。

　ＳＲフリップフロップＦＦは、セット入力端（Ｓ）に入力される第１検出信号Ｓ１ｄに発生されたパルスに応じて出力信号ＯＵＴをローレベルからハイレベルに変遷させ、リセット入力端（Ｒ）に入力される第２検出信号Ｓ２ｄに発生されたパルスに応じて出力信号ＯＵＴをハイレベルからローレベルに変遷させる。

　すなわち、先に説明されたスイッチ制御信号Ｓ１は、第１トランス駆動信号Ｓ１ａ、第１誘起信号Ｓ１ｂ、第１比較信号Ｓ１ｃ、および、第１検出信号Ｓ１ｄという種々の信号形態を取りつつ、ロジック部１０７からＳＲフリップフロップＦＦに伝達される。同様に、先に説明されたスイッチ制御信号Ｓ２は、第２トランス駆動信号Ｓ２ａ、第２誘起信号Ｓ２ｂ、第２比較信号Ｓ２ｃ、および、第２検出信号Ｓ２ｄという種々の信号形態を取りつつ、ロジック部１０７からＳＲフリップフロップＦＦに伝達される。
［半導体装置の構造］
　次に、半導体モジュール１に搭載される絶縁素子１２の構造を、より詳細に説明する。以下では、絶縁素子１２の構造の一例として、半導体装置Ａ１～Ａ４、半導体装置Ｂ１～Ｂ４、半導体装置Ｃ１～Ｃ４、半導体装置Ｄ１～Ｄ２、半導体装置Ｅ１～Ｅ２および半導体装置Ｆ１～Ｆ５を挙げて説明するが、絶縁素子１２の構造はこれらに限らない。
＜半導体装置Ａ１～Ａ４の構造＞
（第１実施形態）
　図１７は、本開示の一実施形態に係る半導体装置Ａ１の模式的な平面図である。図１８は、図１７の半導体装置Ａ１において低電位コイル２０が形成された層を示す平面図である。図１９は、図１７の半導体装置Ａ１において高電位コイル２３が形成された層を示す平面図である。図２０は、図１７の半導体装置Ａ１の模式的な断面図である。図２１は、図１７の半導体装置Ａ１の要部拡大図である。図２２は、図１９の領域Ａの拡大図である。図２３は、図１９の領域Ｂの拡大図である。図２４は、図１９の領域Ｃの拡大図である。

　図１７～図２０を参照して、半導体装置Ａ１は、直方体形状の半導体チップ４０を含む。半導体チップ４０は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。

　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。

　半導体チップ４０は、この形態では、シリコン製の半導体基板を含む。半導体チップ４０は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。また、半導体チップ４０は、グランド電位に固定されていてもよい。

　半導体チップ４０は、一方側の第１主面４０１、他方側の第２主面４０２、ならびに、第１主面４０１および第２主面４０２を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４０１および第２主面４０２は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。

　チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４０の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４０の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。

　半導体装置Ａ１は、半導体チップ４０の第１主面４０１の上に順に形成された、第１絶縁部５０と、第２絶縁部７と、保護層８とを含む。

　第１絶縁部５０は、絶縁主面５４および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５４は、平面視において第１主面４０１に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５４は、第１主面４０１に対して平行に延びている。

　絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５４の周縁から半導体チップ４０に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。

　第２絶縁部７は、絶縁主面５４上に形成されており、絶縁主面７０１および絶縁側壁７０２Ａ～７０２Ｄを有している。絶縁主面７０１は、平面視において第１主面４０１に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面７０１は、第１主面４０１に対して平行に延びている。

　絶縁側壁７０２Ａ～７０２Ｄは、第１絶縁側壁７０２Ａ、第２絶縁側壁７０２Ｂ、第３絶縁側壁７０２Ｃおよび第４絶縁側壁７０２Ｄを含む。絶縁側壁７０２Ａ～７０２Ｄは、絶縁主面７０１の周縁から半導体チップ４０に向けて延びている。絶縁側壁７０２Ａ～７０２Ｄは、具体的には、絶縁側壁５３Ａ～５３Ｄに対して内側に形成されている。これにより、絶縁側壁７０２Ａ～７０２Ｄと絶縁側壁５３Ａ～５３Ｄとの間には、段差が形成されている。

　保護層８は、絶縁主面７０１上に形成されており、保護主面８２および保護側壁８３Ａ～８３Ｄを有している。保護主面８２は、平面視において第１主面４０１に整合する四角形状（この形態では長方形状）に形成されている。保護主面８２は、第１主面４０１に対して平行に延びている。

　保護側壁８３Ａ～８３Ｄは、第１保護側壁８３Ａ、第２保護側壁８３Ｂ、第３保護側壁８３Ｃおよび第４保護側壁８３Ｄを含む。保護側壁８３Ａ～８３Ｄは、保護主面８２の周縁から半導体チップ４０に向けて延びている。保護側壁８３Ａ～８３Ｄは、具体的には、絶縁側壁７０２Ａ～７０２Ｄに対して内側に形成されている。これにより、保護側壁８３Ａ～８３Ｄと絶縁側壁７０２Ａ～７０２Ｄとの間には、段差が形成されている。

　第１絶縁部５０は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１０層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４０１を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５４を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、窒化シリコンを含む単層構造を有している。最下絶縁層５５の厚さは、０．５μｍ以上３μｍ以下（たとえば１μｍ程度）であってもよく、最上絶縁層５６の厚さは、０．２μｍ以上４μｍ以下（たとえば１μｍ程度）であってもよい。

　複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、無機絶縁層からなり、たとえば窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。

　第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、第１絶縁層５８とは異なる無機絶縁層からなり、たとえば酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。

　また、第１絶縁層５８は、圧縮応力膜であり、第２絶縁層５９は、引張応力膜であってもよい。つまり、層間絶縁層５７は、圧縮応力膜および引張応力膜が繰り返し積層された構造であってもよい。これにより、層間絶縁層５７の積層界面において応力をキャンセルしながら第１絶縁部５０を形成することができる。その結果、半導体装置Ａ１の製造工程において、半導体チップ４０の母体となる半導体ウエハに大きな反り変形が生じることを防止することができる。圧縮応力膜は、たとえば、酸化シリコン膜であってよく、引張応力膜は、たとえば、窒化シリコン膜であってもよい。

　第１絶縁部５０の総厚さＴＡ１は、５μｍ以上５０μｍ以下であってもよい。第１絶縁部５０の総厚さＴＡ１や層間絶縁層５７の積層数は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。

　第２絶縁部７は、第１絶縁層５８および第２絶縁層５９とは異なる誘電率を有する絶縁材料からなり、たとえば、有機絶縁層８４を含む層構造を有している。第２絶縁部７は、この形態では、有機絶縁層８４の単一層からなるが、複数の有機絶縁層の積層構造であってもよい。有機絶縁層８４としては、たとえば、ポリイミド膜、フェノール樹脂膜およびエポキシ樹脂膜等が挙げられる。第２絶縁部７の総厚さＴＡ２は、２μｍ以上１００μｍ以下であってもよい。第２絶縁部７の総厚さＴＡ２は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。

　半導体装置Ａ１は、第１機能デバイス４５を含む。第１機能デバイス４５は、１つまたは複数（この形態では複数）のトランス１５（変圧器）を含む。つまり、半導体装置Ａ１は、複数のトランス１５を含むマルチチャネル型のデバイスからなる。複数のトランス１５は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて第１絶縁部５０および第２絶縁部７の積層構造の内方部に形成されている。複数のトランス１５は、第１方向Ｘに間隔を空けて形成されている。

　複数のトランス１５は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１トランス１５Ａ、第２トランス１５Ｂ、第３トランス１５Ｃおよび第４トランス１５Ｄを含む。第１トランス１５Ａ、第２トランス１５Ｂ、第３トランス１５Ｃおよび第４トランス１５Ｄは、それぞれ、図１１の第１トランス１３１、第２トランス１３２、第３トランス１３３および第４トランス１３４に対応していてもよい。複数のトランス１５Ａ～１５Ｄは、同様の構造をそれぞれ有している。以下では、第１トランス１５Ａの構造を例にとって説明する。第２トランス１５Ｂ、第３トランス１５Ｃおよび第４トランス１５Ｄの構造の説明については、第１トランス１５Ａの構造の説明が準用されるものとし、省略する。

　図１７～図２０を参照して、第１トランス１５Ａは、低電位コイル２０および高電位コイル２３を含む。低電位コイル２０は、第１絶縁部５０内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２０と対向するように第２絶縁部７上に形成されている。低電位コイル２０は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。高電位コイル２３は、第２絶縁部７の絶縁主面７０１に形成されている。つまり、高電位コイル２３は、低電位コイル２０を挟んで半導体チップ４０に対向している。低電位コイル２０および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、少なくとも３層以上の層間絶縁層５７および第２絶縁部７を挟んで低電位コイル２０に対向していればよい。

　低電位コイル２０および高電位コイル２３の間の距離Ｄ２（つまり、層間絶縁層５７の積層数および第２絶縁部７の厚さ）は、低電位コイル２０および高電位コイル２３の間の絶縁耐圧や電界強度に応じて適宜調整される。低電位コイル２０は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。一方、高電位コイル２３は、第２絶縁部７の絶縁主面に形成されている。したがって、低電位コイル２０と高電位コイル２３との間には、７層分の層間絶縁層５７および第２絶縁部７が介在している。

　低電位コイル２０は、層間絶縁層５７において第１絶縁層５８および第２絶縁層５９を貫通して埋め込まれている。低電位コイル２０は、図１８に示すように、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。

　第１螺旋部２６の巻回数は、３以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。

　第１螺旋部２６の巻回形状や、第１内側領域６６の平面形状は任意であり、図１８等に示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。

　低電位コイル２０は、チタン、窒化チタン、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２０は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。本体層は、バリア層によって区画されたリセス空間に埋設される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

　高電位コイル２３は、第２絶縁部７の絶縁主面７０１から第１絶縁部５０とは反対側に立設するように形成されている。高電位コイル２３は、その頂部側から保護層８に覆われている。高電位コイル２３は、図１９に示すように、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。

　第２螺旋部２９の巻回数は、３以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。

　第２螺旋部２９の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上１０μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。

　第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。

　第２螺旋部２９の巻回形状や、第２内側領域６７の平面形状は任意であり、図１９等に示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。また、第２螺旋部２９の隙間には、保護層８の一部が入り込んでいる。

　高電位コイル２３は、チタン、窒化チタン、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。高電位コイル２３は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、第２絶縁部７の絶縁主面７０１に沿って平坦な形状で形成される。本体層は、バリア層上に積層される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

　図１７を参照して、半導体装置Ａ１は、複数（この形態では１２個）の低電位端子１３および複数（この形態では１２個）の高電位端子１４を含む。複数の低電位端子１３は、対応するトランス１５Ａ～１５Ｄの低電位コイル２０にそれぞれ電気的に接続されている。複数の高電位端子１４は、対応するトランス１５Ａ～１５Ｄの高電位コイル２３にそれぞれ電気的に接続されている。

　複数の低電位端子１３は、第２絶縁部７の絶縁主面７０１の上に形成されている。複数の低電位端子１３は、具体的には、複数のトランス１５Ａ～１５Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の低電位端子１３は、第１低電位端子１３Ａ、第２低電位端子１３Ｂ、第３低電位端子１３Ｃ、第４低電位端子１３Ｄ、第５低電位端子１３Ｅおよび第６低電位端子１３Ｆを含む。複数の低電位端子１３Ａ～１３Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１３Ａ～１３Ｆの個数は任意である。

　第１低電位端子１３Ａは、平面視において第２方向Ｙに第１トランス１５Ａに対向している。第２低電位端子１３Ｂは、平面視において第２方向Ｙに第２トランス１５Ｂに対向している。第３低電位端子１３Ｃは、平面視において第２方向Ｙに第３トランス１５Ｃに対向している。第４低電位端子１３Ｄは、平面視において第２方向Ｙに第４トランス１５Ｄに対向している。第５低電位端子１３Ｅは、平面視において第１低電位端子１３Ａおよび第２低電位端子１３Ｂの間の領域に形成されている。第６低電位端子１３Ｆは、平面視において第３低電位端子１３Ｃおよび第４低電位端子１３Ｄの間の領域に形成されている。

　第１低電位端子１３Ａは、第１トランス１５Ａ（低電位コイル２０）の第１内側末端２４に電気的に接続されている。第２低電位端子１３Ｂは、第２トランス１５Ｂ（低電位コイル２０）の第１内側末端２４に電気的に接続されている。第３低電位端子１３Ｃは、第３トランス１５Ｃ（低電位コイル２０）の第１内側末端２４に電気的に接続されている。第４低電位端子１３Ｄは、第４トランス１５Ｄ（低電位コイル２０）の第１内側末端２４に電気的に接続されている。

　第５低電位端子１３Ｅは、第１トランス１５Ａ（低電位コイル２０）の第１外側末端２５および第２トランス１５Ｂ（低電位コイル２０）の第１外側末端２５に電気的に接続されている。第６低電位端子１３Ｆは、第３トランス１５Ｃ（低電位コイル２０）の第１外側末端２５および第４トランス１５Ｄ（低電位コイル２０）の第１外側末端２５に電気的に接続されている。

　つまり、各トランス１５Ａ～１５Ｄの第１内側末端２４に接続される低電位端子１３Ａ～１３Ｄは、各トランス１５Ａ～１５Ｄの第１外側末端２５に接続される低電位端子１３Ｅ，１３Ｆよりも、各トランス１５Ａ～１５Ｄの近くに配置されている。たとえば、第１トランス１５Ａの第１内側末端２４に接続された第１低電位端子１３Ａは、第１トランス１５Ａの第１外側末端２５に接続された第５低電位端子１３Ｅよりも、第１トランス１５Ａの近くに配置されている。第２トランス１５Ｂに対する第２低電位端子１３Ｂおよび第５低電位端子１３Ｅの配置関係、第３トランス１５Ｃに対する第３低電位端子１３Ｃおよび第６低電位端子１３Ｆの配置関係、および第４トランス１５Ｄに対する第４低電位端子１３Ｄおよび第６低電位端子１３Ｆの配置関係も同様である。

　複数の高電位端子１４は、複数の低電位端子１３から間隔を空けて第２絶縁部７の絶縁主面７０１の上に形成されている。複数の高電位端子１４は、具体的には、複数の低電位端子１３から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の高電位端子１４は、平面視において対応するトランス１５Ａ～１５Ｄに近接する領域にそれぞれ形成されている。高電位端子１４がトランス１５Ａ～１５Ｄに近接するとは、平面視において高電位端子１４およびトランス１５の間の距離が、低電位端子１３および高電位端子１４の間の距離未満であることを意味する。

　複数の高電位端子１４は、具体的には、平面視において第１方向Ｘに沿って複数のトランス１５Ａ～１５Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１４は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１４は、平面視において第１方向Ｘに複数のトランス１５Ａ～１５Ｄと一列に並んで配列されている。

　複数の高電位端子１４は、第１高電位端子１４Ａ、第２高電位端子１４Ｂ、第３高電位端子１４Ｃ、第４高電位端子１４Ｄ、第５高電位端子１４Ｅおよび第６高電位端子１４Ｆを含む。複数の高電位端子１４Ａ～１４Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１４Ａ～１４Ｆの個数は任意である。

　第１高電位端子１４Ａは、平面視において第１トランス１５Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１４Ｂは、平面視において第２トランス１５Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１４Ｃは、平面視において第３トランス１５Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１４Ｄは、平面視において第４トランス１５Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１４Ｅは、平面視において第１トランス１５Ａおよび第２トランス１５Ｂの間の領域に形成されている。第６高電位端子１４Ｆは、平面視において第３トランス１５Ｃおよび第４トランス１５Ｄの間の領域に形成されている。

　第１高電位端子１４Ａは、第１トランス１５Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１４Ｂは、第２トランス１５Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１４Ｃは、第３トランス１５Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１４Ｄは、第４トランス１５Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。

　第５高電位端子１４Ｅは、第１トランス１５Ａ（高電位コイル２３）の第２外側末端２８および第２トランス１５Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１４Ｆは、第３トランス１５Ｃ（高電位コイル２３）の第２外側末端２８および第４トランス１５Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。

　図１８および図１９を参照して、半導体装置Ａ１は、第１低電位配線３０、第２低電位配線３５、第１高電位配線３３および第２高電位配線３４を含む。この形態では、複数の第１低電位配線３０、複数の第２低電位配線３５、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。

　第１低電位配線３０および第２低電位配線３５は、第１トランス１５Ａの低電位コイル２０および第２トランス１５Ｂの低電位コイル２０を同電位に固定している。また、第１低電位配線３０および第２低電位配線３５は、第３トランス１５Ｃの低電位コイル２０および第４トランス１５Ｄの低電位コイル２０を同電位に固定している。第１低電位配線３０および第２低電位配線３５は、この形態では、トランス１５Ａ～１５Ｄの全ての低電位コイル２０を同電位に固定している。

　第１高電位配線３３および第２高電位配線３４は、第１トランス１５Ａの高電位コイル２３および第２トランス１５Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３トランス１５Ｃの高電位コイル２３および第４トランス１５Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、トランス１５Ａ～１５Ｄの全ての高電位コイル２３を同電位に固定している。

　複数の第１低電位配線３０は、対応する低電位端子１３Ａ～１３Ｄおよび対応するトランス１５Ａ～１５Ｄ（低電位コイル２０）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３０は、同様の構造を有している。以下では、第１低電位端子１３Ａおよび第１トランス１５Ａに接続された第１低電位配線３０の構造を例にとって説明する。他の第１低電位配線３０の構造の説明については、第１トランス１５Ａに接続された第１低電位配線３０の構造の説明が準用されるものとし、省略する。

　第１低電位配線３０は、貫通配線７０、低電位接続配線３６、引き出し配線３７、第１接続プラグ電極７４、および第２接続プラグ電極７５を含む。これら通電部材は、第１絶縁部５０内に形成されている。つまり、第１絶縁部５０と第２絶縁部７との境界部よりも第１絶縁部５０側に形成されている。また、第１低電位配線３０は、第１低電位パッド配線１７０および第２低電位パッド配線１７１を含む。第１低電位パッド配線１７０および第２低電位パッド配線１７１は、第１絶縁部５０と第２絶縁部７との境界部よりも第２絶縁部７側に形成されている。

　貫通配線７０、低電位接続配線３６、引き出し配線３７、第１接続プラグ電極７４、および第２接続プラグ電極７５は、低電位コイル２０等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７０、低電位接続配線３６、引き出し配線３７、第１接続プラグ電極７４、および第２接続プラグ電極７５は、低電位コイル２０等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　一方、第１低電位パッド配線１７０および第２低電位パッド配線１７１は、高電位コイル２３と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、第１低電位パッド配線１７０および第２低電位パッド配線１７１は、高電位コイル２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　貫通配線７０は、第１絶縁部５０において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に形成されている。貫通配線７０は、この形態では、第１絶縁部５０において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７０は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７０の上端部は、最上絶縁層５６によって被覆されており、最上絶縁層５６に形成された貫通孔１７３から部分的に露出している。貫通配線７０の下端部は、低電位コイル２０と同一の層間絶縁層５７に形成されている。

　貫通配線７０は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極３８を含む。貫通配線７０では、第１電極層７８、第２電極層７９および配線プラグ電極３８が低電位コイル２０等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極３８は、低電位コイル２０等と同様に、バリア層および本体層をそれぞれ含む。

　第１電極層７８は、貫通配線７０の上端部を形成している。第２電極層７９は、貫通配線７０の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１３（第１低電位端子１３Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。

　複数の配線プラグ電極３８は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極３８は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極３８は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。

　複数の配線プラグ電極３８の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極３８が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極３８の個数は任意である。むろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極３８が形成されていてもよい。

　低電位接続配線３６は、低電位コイル２０と同一の層間絶縁層５７内において第１トランス１５Ａ（低電位コイル２０）の第１内側領域６６に形成されている。低電位接続配線３６は、アイランド状に形成され、法線方向Ｚに高電位端子１４（第１高電位端子１４Ａ）に対向している。低電位接続配線３６は、配線プラグ電極３８の平面積を超える平面積を有していることが好ましい。低電位接続配線３６は、低電位コイル２０の第１内側末端２４に電気的に接続されている。

　引き出し配線３７は、層間絶縁層５７内において半導体チップ４０および貫通配線７０の間の領域に形成されている。引き出し配線３７は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線３７は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線３７の第１端部は、半導体チップ４０および貫通配線７０の下端部の間の領域に位置している。引き出し配線３７の第２端部は、半導体チップ４０および低電位接続配線３６の間の領域に位置している。配線部は、半導体チップ４０の第１主面４０１に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。

　第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７０および引き出し配線３７の間の領域に形成され、貫通配線７０および引き出し配線３７の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線３６および引き出し配線３７の間の領域に形成され、低電位接続配線３６および引き出し配線３７の第２端部に電気的に接続されている。

　第１低電位パッド配線１７０は、第１絶縁部５０の絶縁主面５４上に形成されている。図２１に示すように、第１低電位パッド配線１７０は、第１絶縁部５０上にアイランド状に形成されている。第１低電位パッド配線１７０は、一部が貫通孔１７３を介して貫通配線７０に接続されており、貫通孔１７３を取り囲む周縁部が、法線方向Ｚにおいて、最上絶縁層５６を挟んで第１電極層７８に対向している。また、第１低電位パッド配線１７０は、第２絶縁部７で覆われることによって、第２絶縁部７内に形成されている。また、第１低電位パッド配線１７０は、アイランド状に形成されているから、第１低電位パッド電極層と称してもよい。

　第２低電位パッド配線１７１は、第２絶縁部７の絶縁主面７０１上に形成されている。つまり、この形態では、第２低電位パッド配線１７１は、高電位コイル２３と同一層に形成されている。第２低電位パッド配線１７１は、前述の低電位端子１３を形成していてもよい。第２低電位パッド配線１７１は、第２絶縁部７に形成された貫通孔１７４を介して第１低電位パッド配線１７０に接続されている。図２１に示すように、第２低電位パッド配線１７１は、第１低電位パッド配線１７０よりも広い幅を有している。また、第２低電位パッド配線１７１は、図２１に示すように、貫通孔１７４から貫通孔１７４に重ならない領域に引き出された引き出し部１７５を有している。第２低電位パッド配線１７１は、保護層８で覆われることによって、保護層８内に形成されている。

　なお、第１低電位パッド配線１７０および第２低電位パッド配線１７１は、総称して、低電位コイル２０に電気的に接続され、第２絶縁部７を厚さ方向に貫通するように延びる低電位配線としてもよい。

　複数の第２低電位配線３５は、図１８に示すように、対応する低電位端子１３Ｅ、１３Ｆおよび対応するトランス１５Ａ～１５Ｄの低電位コイル２０の第１外側末端２５にそれぞれ電気的に接続されている。複数の第２低電位配線３５は、それぞれ、第１低電位配線３０と同様の構造を有している。

　図１９を参照して、複数の第１高電位配線３３は、対応する高電位端子１４Ａ～１４Ｄおよび対応するトランス１５Ａ～１５Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。第１高電位配線３３は、前述の高電位端子１４を形成していてもよい。以下では、第１高電位端子１４Ａおよび第１トランス１５Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１トランス１５Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。

　第１高電位配線３３は、高電位コイル２３と同一の導電材料によって形成されていることが好ましい。つまり、第１高電位配線３３は、高電位コイル２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。第１高電位配線３３は、第２絶縁部７上において高電位コイル２３の第２内側領域６７に形成されている。第１高電位配線３３は、アイランド状に形成され、高電位コイル２３の第２内側末端２７に電気的に接続されている。第１高電位配線３３は、法線方向Ｚにおいて、第２絶縁部７および複数の層間絶縁層５７を挟んで低電位接続配線３６に対向している。また、第１高電位配線３３は、アイランド状に形成されているから、第１高電位パッド電極層と称してもよい。

　複数の第２高電位配線３４は、対応する高電位端子１４Ｅ、１４Ｆおよび対応するトランス１５Ａ～１５Ｄ（高電位コイル２３）の第２外側末端２８にそれぞれ電気的に接続されている。複数の第２高電位配線３４は、同様の構造をそれぞれ有している。第２高電位配線３４は、前述の高電位端子１４を形成していてもよい。以下では、第５高電位端子１４Ｅおよび第１トランス１５Ａ（第２トランス１５Ｂ）に接続された第２高電位配線３４の構造を例にとって説明する。他の第２高電位配線３４の構造の説明については、第１トランス１５Ａ（第２トランス１５Ｂ）に接続された第２高電位配線３４の構造の説明が準用されるものとし、省略する。

　第２高電位配線３４は、第１トランス１５Ａ（高電位コイル２３）の第２外側末端２８および第２トランス１５Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている点を除いて、第１高電位配線３３と同様の構造を有している。つまり、第２高電位配線３４は、アイランド状に形成されている。第２高電位配線３４は、アイランド状に形成されているから、第２高電位パッド電極層と称してもよい。

　第２高電位配線３４は、第２絶縁部７上において高電位コイル２３の周囲に形成されている。第２高電位配線３４は、平面視において隣り合う２つの高電位コイル２３の間の領域に形成され、法線方向Ｚに高電位端子１４（第５高電位端子１４Ｅ）に対向している。第２高電位配線３４は、法線方向Ｚにおいて、第２絶縁部７および複数の層間絶縁層５７を挟んで低電位接続配線３６に対向している。

　図２０を参照して、低電位端子１３および高電位端子１４の間の距離Ｄ１は、低電位コイル２０および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、第１絶縁部５０の総厚さＴＡ１と第２絶縁部７の総厚さＴＡ２との和を超えていることが好ましい（ＴＡ１＋ＴＡ２＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．００５以上０．５以下であってもよい。距離Ｄ１は、１００μｍ以上１０００μｍ以下であることが好ましい。距離Ｄ２は、２μｍ以上１２０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上５０μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。

　図１９、図２０および図２２～図２４を参照して、半導体装置Ａ１は、平面視においてトランス１５Ａ～１５Ｄの周囲に位置するように第２絶縁部７上に形成されたダミーパターン３９を含む。図２２～図２４では、ダミーパターン３９がハッチングによって示されている。ダミーパターン３９は、導電体を含む。ダミーパターン３９は、高電位コイル２３と同一の導電材料によって形成されていることが好ましい。つまり、ダミーパターン３９は、高電位コイル２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　ダミーパターン３９は、高電位コイル２３および低電位コイル２０とは異なるパターン（不連続なパターン）で形成されており、トランス１５Ａ～１５Ｄから独立している。つまり、ダミーパターン３９は、トランス１５Ａ～１５Ｄとしては機能しない。ダミーパターン３９は、トランス１５Ａ～１５Ｄにおいて低電位コイル２０および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。

　ダミーパターン３９は、この形態では、平面視において１つまたは複数の高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。ダミーパターン３９は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン３９のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン３９のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。

　ダミーパターン３９は、平面視において低電位端子１３に対して高電位コイル２３に近接する領域に形成されていることが好ましい。平面視においてダミーパターン３９が高電位コイル２３に近接するとは、ダミーパターン３９および高電位コイル２３の間の距離が、ダミーパターン３９および低電位端子１３の間の距離未満であることを意味する。

　法線方向Ｚにおけるダミーパターン３９の位置は任意であり、緩和すべき電界強度に応じて調整される。たとえば、ダミーパターン３９は、第１絶縁部５０内に位置していてもよいし、第２絶縁部７上に位置していてもよい。ダミーパターン３９は、法線方向Ｚに関して低電位コイル２０に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関してダミーパターン３９が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン３９および高電位コイル２３の間の距離が、ダミーパターン３９および低電位コイル２０の間の距離未満であることを意味する。

　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン３９および高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン３９は、高電位コイル２３と同一の第２絶縁部７上に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中をさらに適切に抑制できる。

　ダミーパターン３９は、平面視において隣り合う複数の高電位コイル２３の間の領域に介在するように複数の高電位コイル２３の周囲に形成されていることが好ましい。この場合、隣り合う複数の高電位コイル２３の間の領域を利用して、複数の高電位コイル２３に対する不所望な電界集中を抑制できる。

　ダミーパターン３９は、平面視において低電位端子１３および高電位コイル２３の間の領域に介在していることが好ましい。この場合、高電位コイル２３の電界集中に起因する低電位端子１３および高電位コイル２３の間の不所望な導通を抑制できる。ダミーパターン３９は、平面視において低電位端子１３および高電位端子１４の間の領域に介在していることが好ましい。この場合、高電位コイル２３の電界集中に起因する低電位端子１３および高電位端子１４の間の不所望な導通を抑制できる。

　ダミーパターン３９は、この形態では、平面視において複数の高電位コイル２３に沿って形成され、隣り合う複数の高電位コイル２３の間の領域に介在している。また、ダミーパターン３９は、平面視において複数の高電位コイル２３および複数の高電位端子１４を含む領域を一括して取り囲んでいる。また、ダミーパターン３９は、平面視において複数の低電位端子１３Ａ～１３Ｆおよび複数の高電位コイル２３の間の領域に介在している。また、ダミーパターン３９は、平面視において複数の低電位端子１３Ａ～１３Ｆおよび複数の高電位端子１４Ａ～１４Ｆの間の領域に介在している。

　ダミーパターン３９は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン３９は、高電位ダミーパターン８６を含む。高電位ダミーパターン８６は、平面視においてトランス１５Ａ～１５Ｄの周囲に位置するように第２絶縁部７上に形成されている。高電位ダミーパターン８６は、高電位コイル２３および低電位コイル２０とは異なるパターン（不連続なパターン）で形成されており、トランス１５Ａ～１５Ｄから独立している。つまり、高電位ダミーパターン８６は、トランス１５Ａ～１５Ｄとしては機能しない。

　高電位ダミーパターン８６は、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。高電位ダミーパターン８６は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。高電位ダミーパターン８６のライン密度が高電位コイル２３のライン密度と等しいとは、高電位ダミーパターン８６のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。

　高電位ダミーパターン８６は、トランス１５Ａ～１５Ｄにおいて低電位コイル２０および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制する。高電位ダミーパターン８６は、具体的には、低電位コイル２０および高電位コイル２３の間の電界を遮蔽することによって、高電位コイル２３の上側に漏れ出す電界を高電位コイル２３から遠ざける。これにより、高電位コイル２３の上側に漏れ出す電界を起因とする高電位コイル２３の電界集中が、抑制される。

　高電位ダミーパターン８６には、低電位コイル２０に印加される電圧を超える電圧が印加される。これにより、高電位コイル２３および高電位ダミーパターン８６の間の電圧降下を抑制できるから、高電位コイル２３に対する電界集中を抑制できる。高電位ダミーパターン８６には、高電位コイル２３に印加される電圧が印加されることが好ましい。つまり、高電位ダミーパターン８６は、高電位コイル２３と同電位に固定されていることが好ましい。これにより、高電位コイル２３および高電位ダミーパターン８６の間の電圧降下を確実に抑制できるから、高電位コイル２３に対する電界集中を適切に抑制できる。

　法線方向Ｚにおける高電位ダミーパターン８６の位置は任意であり、緩和すべき電界強度に応じて調整される。たとえば、高電位ダミーパターン８６は、第１絶縁部５０内に位置していてもよいし、第２絶縁部７上に位置していてもよい。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２０に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６および低電位コイル２０の間の距離未満であることを意味する。

　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。高電位ダミーパターン８６は、高電位コイル２３と同一の第２絶縁部７上に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中をさらに適切に抑制できる。

　高電位ダミーパターン８６は、平面視において低電位端子１３に対して高電位コイル２３に近接する領域に形成されていることが好ましい。平面視において高電位ダミーパターン８６が高電位コイル２３に近接するとは、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６および低電位端子１３の間の距離未満であることを意味する。

　高電位ダミーパターン８６は、平面視において隣り合う複数の高電位コイル２３の間の領域に介在するように複数の高電位コイル２３の周囲に形成されていることが好ましい。この場合、隣り合う複数の高電位コイル２３の間の領域を利用して、複数の高電位コイル２３に対する不所望な電界集中を抑制できる。

　高電位ダミーパターン８６は、平面視において低電位端子１３および高電位コイル２３の間の領域に介在していることが好ましい。この場合、高電位コイル２３の電界集中に起因する低電位端子１３および高電位コイル２３の間の不所望な導通を抑制できる。高電位ダミーパターン８６は、平面視において低電位端子１３および高電位端子１４の間の領域に介在していることが好ましい。この場合、高電位コイル２３の電界集中に起因する低電位端子１３および高電位端子１４の間の不所望な導通を抑制できる。

　高電位ダミーパターン８６は、この形態では、平面視において複数の高電位コイル２３に沿って形成され、隣り合う複数の高電位コイル２３の間の領域に介在している。また、高電位ダミーパターン８６は、平面視において複数の高電位コイル２３および複数の高電位端子１４を含む領域を一括して取り囲んでいる。また、高電位ダミーパターン８６は、平面視において複数の低電位端子１３Ａ～１３Ｆおよび複数の高電位コイル２３の間の領域に介在している。また、高電位ダミーパターン８６は、平面視において複数の低電位端子１３Ａ～１３Ｆおよび複数の高電位端子１４Ａ～１４Ｆの間の領域に介在している。

　高電位ダミーパターン８６は、平面視において隣り合う複数の高電位コイル２３の間の領域において、高電位端子１４Ｅ、１４Ｆを露出させるように、高電位端子１４Ｅ、１４Ｆの周囲に引き回されている。

　高電位ダミーパターン８６は、有端状に形成されていることが好ましい。この場合、電流のループ回路（閉回路）が高電位ダミーパターン８６に形成されることを抑制できる。これにより、高電位ダミーパターン８６を流れる電流に起因するノイズが抑制される。その結果、ノイズに起因する不所望な電界集中を抑制できると同時に、トランス１５Ａ～１５Ｄの電気的特性の変動を抑制できる。

　高電位ダミーパターン８６は、具体的には、第１高電位ダミーパターン８７および第２高電位ダミーパターン８８を含む。第１高電位ダミーパターン８７は、平面視において隣り合う複数のトランス１５Ａ～１５Ｄ（複数の高電位コイル２３）の間の領域に形成されている。第２高電位ダミーパターン８８は、平面視において隣り合う複数のトランス１５Ａ～１５Ｄ（複数の高電位コイル２３）の間の領域外の領域に形成されている。

　以下では、隣り合う第１トランス１５Ａ（高電位コイル２３）および第２トランス１５Ｂ（高電位コイル２３）の間の領域が、第１領域８９と称される（図２２参照）。また、第２トランス１５Ｂ（高電位コイル２３）および第３トランス１５Ｃ（高電位コイル２３）の間の領域が、第２領域９０と称される（図２３参照）。また、第３トランス１５Ｃ（高電位コイル２３）および第４トランス１５Ｄ（高電位コイル２３）の間の領域が、第３領域９１と称される（図２４参照）。

　第１高電位ダミーパターン８７は、この形態では、第２高電位配線３４（第５高電位端子１４Ｅ）に電気的に接続されている。第１高電位ダミーパターン８７は、具体的には、第２高電位配線３４に接続された第１接続部９２を含む。第１接続部９２の位置は任意である。これにより、第１高電位ダミーパターン８７は、複数の高電位コイル２３と同電位に固定される。

　第１高電位ダミーパターン８７は、具体的には、第１領域８９に形成された第１パターン９３、第２領域９０に形成された第２パターン９４、および、第３領域９１に形成された第３パターン９５を含む。これにより、第１高電位ダミーパターン８７は、第１領域８９、第２領域９０および第３領域９１において、高電位コイル２３の上側に漏れ出す電界を抑制し、隣り合う複数の高電位コイル２３に対する電界集中を抑制する。

　第１パターン９３、第２パターン９４および第３パターン９５は、この形態では、一体的に形成され、同電位に固定されている。第１パターン９３、第２パターン９４および第３パターン９５は、同電位に固定されているのであれば分離されていてもよい。

　図１９および図２２を参照して、第１パターン９３は、第１接続部９２を介して第２高電位配線３４に接続されている。第１パターン９３は、平面視において第１領域８９の一部の領域を覆い隠すように密なライン状に引き回されている。第１パターン９３は、平面視において高電位端子１４（第５高電位端子１４Ｅ）から間隔を空けて第１領域８９に形成されている。また、第１パターン９３は、平面視において低電位接続配線３６から間隔を空けて形成され、法線方向Ｚに低電位接続配線３６に対向していない。これにより、第１パターン９３および低電位接続配線３６の間の絶縁距離が増加し、第１絶縁部５０の絶縁耐圧が高められている。

　第１パターン９３は、第１外周ライン９６、第２外周ライン９７および複数の第１中間ライン９８を含む。第１外周ライン９６は、第１トランス１５Ａの高電位コイル２３の周囲に沿って帯状に延びている。第１外周ライン９６は、この形態では、平面視において第１領域８９に開放端を有するリング形状に形成されている。第１外周ライン９６の開放端の幅は、高電位コイル２３の第２方向Ｙに沿う幅未満である。

　第１外周ライン９６の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１外周ライン９６の幅は、１μｍ以上５μｍ以下であることが好ましい。第１外周ライン９６の幅は、第１外周ライン９６が延びる方向に直交する方向の幅によって定義される。第１外周ライン９６の幅は、高電位コイル２３の幅と等しいことが好ましい。第１外周ライン９６の幅が高電位コイル２３の幅と等しいとは、第１外周ライン９６の幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　第１外周ライン９６および高電位コイル２３（第１トランス１５Ａ）の間の第１ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第１ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第１ピッチは、高電位コイル２３の第２巻回ピッチと等しいことが好ましい。第１ピッチが第１巻回ピッチと等しいとは、第１ピッチが第１巻回ピッチの±２０％以内の範囲に収まることを意味する。

　第２外周ライン９７は、第２トランス１５Ｂの高電位コイル２３の周囲に沿って帯状に延びている。第２外周ライン９７は、この形態では、平面視において第１領域８９に開放端を有するリング形状に形成されている。第２外周ライン９７の開放端の幅は、高電位コイル２３の第２方向Ｙに沿う幅未満である。第２外周ライン９７の開放端は、第１方向Ｘに沿って第１外周ライン９６の開放端と対向している。

　第２外周ライン９７の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２外周ライン９７の幅は、１μｍ以上５μｍ以下であることが好ましい。第２外周ライン９７の幅は、第２外周ライン９７が延びる方向に直交する方向の幅によって定義される。第２外周ライン９７の幅は、高電位コイル２３の幅と等しいことが好ましい。第２外周ライン９７の幅が高電位コイル２３の幅と等しいとは、第２外周ライン９７の幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　第２外周ライン９７および高電位コイル２３（第２トランス１５Ｂ）の間の第２ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第２ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第２ピッチは、高電位コイル２３の第２巻回ピッチと等しいことが好ましい。第２ピッチが第２巻回ピッチと等しいとは、第２ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。

　複数の第１中間ライン９８は、第１領域８９において第１外周ライン９６および第２外周ライン９７の間の領域を帯状に延びている。複数の第１中間ライン９８は、第１外周ライン９６および第２外周ライン９７を電気的に接続する少なくとも１つ（この形態では１つ）の第１接続ライン９９を含む。

　電流のループ回路の形成を防止する観点から、複数の第１中間ライン９８は、第１接続ライン９９を１つだけ含むことが好ましい。第１接続ライン９９の位置は任意である。複数の第１中間ライン９８のうちの少なくとも１つには、電流のループ回路を遮断するスリット１４０が形成されている。スリット１４０の位置は、複数の第１中間ライン９８のデザインによって適宜調整される。

　複数の第１中間ライン９８は、複数の高電位コイル２３の対向方向に沿って延びる帯状に形成されていることが好ましい。複数の第１中間ライン９８は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第１中間ライン９８は、平面視において全体として第１方向Ｘに延びるストライプ状に形成されている。

　複数の第１中間ライン９８は、具体的には、複数の第１引き出し部１４１および複数の第２引き出し部１４２を含む。複数の第１引き出し部１４１は、第１外周ライン９６から第２外周ライン９７に向けてストライプ状に引き出されている。複数の第１引き出し部１４１の先端部は、第１外周ライン９６から第２外周ライン９７側に間隔を空けて形成されている。

　複数の第２引き出し部１４２は、第２外周ライン９７から第１外周ライン９６に向けてストライプ状に引き出されている。複数の第２引き出し部１４２の先端部は、第２外周ライン９７から第１外周ライン９６側に間隔を空けて形成されている。複数の第２引き出し部１４２は、この形態では、１つの第１引き出し部１４１を挟み込む態様で、第２方向Ｙに複数の第１引き出し部１４１と交互に間隔を空けて形成されている。

　複数の第２引き出し部１４２は、複数の第１引き出し部１４１を挟み込んでいてもよい。また、複数の第２引き出し部１４２を含む群が、複数の第１引き出し部１４１を含む群と隣り合うように形成されていてもよい。スリット１４０、複数の第１引き出し部１４１および複数の第２引き出し部１４２は、第１パターン９３における電流のループ回路の形成を抑制する。

　第２方向Ｙに関して第１中間ライン９８の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１中間ライン９８の幅は、１μｍ以上５μｍ以下であることが好ましい。第１中間ライン９８の幅は、高電位コイル２３の幅と等しいことが好ましい。第１中間ライン９８の幅が高電位コイル２３の幅と等しいとは、第１中間ライン９８の幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　隣り合う２つの第１中間ライン９８の第３ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第３ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第３ピッチは、第２方向Ｙに関して、隣り合う複数の第１中間ライン９８の間の距離によって定義される。第３ピッチは、互いに等しいことが好ましい。第３ピッチが互いに等しいとは、第３ピッチが当該第３ピッチの±２０％以内の範囲に収まることを意味する。第３ピッチは、高電位コイル２３の第２巻回ピッチと等しいことが好ましい。第３ピッチが第２巻回ピッチと等しいとは、第３ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。

　図１９および図２３を参照して、第２パターン９４は、第２高電位配線３４（高電位端子１４）に電気的に接続されている。第２パターン９４は、この形態では、第１パターン９３の第２外周ライン９７を介して第２高電位配線３４（第５高電位端子１４Ｅ）に電気的に接続されている。第２パターン９４は、第２領域９０を覆い隠すように密なライン状に引き回されている。

　第２パターン９４は、前述の第２外周ライン９７、第３外周ライン１４３および複数の第２中間ライン１４４を含む。第３外周ライン１４３は、第３トランス１５Ｃの高電位コイル２３の周囲に沿って帯状に延びている。第３外周ライン１４３は、この形態では、平面視において第３領域９１に開放端を有するリング形状に形成されている（図２４参照）。第３外周ライン１４３の開放端の幅は、第３トランス１５Ｃの高電位コイル２３の第２方向Ｙに沿う幅未満である。

　第３外周ライン１４３の幅は、０．１μｍ以上１０μｍ以下であってもよい。第３外周ライン１４３の幅は、１μｍ以上５μｍ以下であることが好ましい。第３外周ライン１４３の幅は、第３外周ライン１４３が延びる方向に直交する方向の幅によって定義される。第３外周ライン１４３の幅は、高電位コイル２３の幅と等しいことが好ましい。第３外周ライン１４３の幅が高電位コイル２３の幅と等しいとは、第３外周ライン１４３の幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　第３外周ライン１４３および高電位コイル２３（第３トランス１５Ｃ）の間の第４ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第４ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第４ピッチは、高電位コイル２３の第２巻回ピッチと等しいことが好ましい。第４ピッチが第２巻回ピッチと等しいとは、第４ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。

　複数の第２中間ライン１４４は、第２領域９０において第２外周ライン９７および第３外周ライン１４３の間の領域を帯状に延びている。複数の第２中間ライン１４４は、第２外周ライン９７および第３外周ライン１４３を電気的に接続する少なくとも１つ（この形態では１つ）の第２接続ライン１４５を含む。

　電流のループ回路の形成を防止する観点から、複数の第２中間ライン１４４は、第２接続ライン１４５を１つだけ含むことが好ましい。第２接続ライン１４５は、他の第２中間ライン１４４の幅を超える幅を有していてもよい。第２接続ライン１４５の位置は任意である。複数の第２中間ライン１４４のうちの少なくとも１つには、電流のループ回路を遮断するスリット１４６が形成されている。スリット１４６の位置は、複数の第２中間ライン１４４のデザインによって適宜調整される。

　複数の第２中間ライン１４４は、複数の高電位コイル２３の対向方向に沿って延びる帯状に形成されていることが好ましい。複数の第２中間ライン１４４は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第２中間ライン１４４は、平面視において全体として第１方向Ｘに延びるストライプ状に形成されている。

　複数の第２中間ライン１４４は、具体的には、複数の第３引き出し部１４７および複数の第４引き出し部１４８を含む。複数の第３引き出し部１４７は、第２外周ライン９７から第３外周ライン１４３に向けてストライプ状に引き出されている。複数の第３引き出し部１４７の先端部は、第３外周ライン１４３から第２外周ライン９７側に間隔を空けて形成されている。

　複数の第４引き出し部１４８は、第３外周ライン１４３から第２外周ライン９７に向けてストライプ状に引き出されている。複数の第４引き出し部１４８の先端部は、第２外周ライン９７から第３外周ライン１４３側に間隔を空けて形成されている。複数の第４引き出し部１４８は、この形態では、１つの第３引き出し部１４７を挟み込む態様で、第２方向Ｙに複数の第３引き出し部１４７と交互に間隔を空けて形成されている。

　複数の第４引き出し部１４８は、複数の第３引き出し部１４７を挟み込んでいてもよい。また、複数の第４引き出し部１４８を含む群が、複数の第３引き出し部１４７を含む群と隣り合うように形成されていてもよい。スリット１４６、複数の第３引き出し部１４７および複数の第４引き出し部１４８は、第２パターン９４における電流のループ回路の形成を抑制する。

　第２方向Ｙに関して第２中間ライン１４４の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２中間ライン１４４の幅は、１μｍ以上１０μｍ以下であることが好ましい。第２中間ライン１４４の幅は、高電位コイル２３の幅と等しいことが好ましい。第２中間ライン１４４の幅が高電位コイル２３の幅と等しいとは、第２中間ライン１４４の幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　隣り合う２つの第２中間ライン１４４の第５ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第５ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第５ピッチは、第２方向Ｙに関して、隣り合う複数の第２中間ライン１４４の間の距離によって定義される。第５ピッチは、互いに等しいことが好ましい。第５ピッチが互いに等しいとは、第５ピッチが当該第５ピッチの±２０％以内の範囲に収まることを意味する。第５ピッチは、高電位コイル２３の第２巻回ピッチと等しいことが好ましい。第５ピッチが第２巻回ピッチと等しいとは、第５ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。

　図１９および図２４を参照して、第３パターン９５は、第２高電位配線３４に電気的に接続されている。第３パターン９５は、この形態では、第２パターン９４および第１パターン９３を介して第２高電位配線３４に電気的に接続されている。第３パターン９５は、第３領域９１の一部の領域を覆い隠すように密なライン状に引き回されている。第３パターン９５は、平面視において高電位端子１４（第６高電位端子１４Ｆ）から間隔を空けて第３領域９１に形成され、法線方向Ｚに高電位端子１４に対向していない。

　第３パターン９５は、平面視において低電位接続配線３６から間隔を空けて形成され、法線方向Ｚに低電位接続配線３６に対向していない。これにより、法線方向Ｚに関して、第３パターン９５および低電位接続配線３６の間の絶縁距離が増加し、第１絶縁部５０の絶縁耐圧が高められている。

　第３パターン９５は、前述の第３外周ライン１４３、第４外周ライン１４９および複数の第３中間ライン１５０を含む。第４外周ライン１４９は、第４トランス１５Ｄの高電位コイル２３の周囲に沿って帯状に延びている。第４外周ライン１４９は、この形態では、平面視において第３領域９１に開放端を有するリング形状に形成されている。第４外周ライン１４９の開放端の幅は、第４トランス１５Ｄの高電位コイル２３の第２方向Ｙに沿う幅未満である。第４外周ライン１４９の開放端は、第１方向Ｘに沿って第３外周ライン１４３の開放端と対向している。

　第４外周ライン１４９の幅は、０．１μｍ以上１０μｍ以下であってもよい。第４外周ライン１４９の幅は、１μｍ以上５μｍ以下であることが好ましい。第４外周ライン１４９の幅は、第４外周ライン１４９が延びる方向に直交する方向の幅によって定義される。第４外周ライン１４９の幅は、高電位コイル２３の幅と等しいことが好ましい。第４外周ライン１４９の幅が高電位コイル２３の幅と等しいとは、第４外周ライン１４９の幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　第４外周ライン１４９および高電位コイル２３（第４トランス１５Ｄ）の間の第６ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第６ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第６ピッチは、高電位コイル２３の第２巻回ピッチと等しいことを意味する。第６ピッチが第２巻回ピッチと等しいとは、第６ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。

　複数の第３中間ライン１５０は、第３領域９１において第３外周ライン１４３および第４外周ライン１４９の間の領域を帯状に延びている。複数の第３中間ライン１５０は、第３外周ライン１４３および第４外周ライン１４９を電気的に接続する少なくとも１つ（この形態では１つ）の第３接続ライン１５１を含む。

　電流のループ回路の形成を防止する観点から、複数の第３中間ライン１５０は、第３接続ライン１５１を１つだけ含むことが好ましい。第３接続ライン１５１の位置は任意である。複数の第３中間ライン１５０のうちの少なくとも１つには、電流のループ回路を遮断するスリット１５２が形成されている。スリット１５２の位置は、複数の第３中間ライン１５０のデザインによって適宜調整される。

　複数の第３中間ライン１５０は、複数の高電位コイル２３の対向方向に沿って延びる帯状に形成されていることが好ましい。複数の第３中間ライン１５０は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第３中間ライン１５０は、平面視において全体としてストライプ状に形成されている。

　複数の第３中間ライン１５０は、この形態では、複数の第５引き出し部１５３および複数の第６引き出し部１５４を含む。複数の第５引き出し部１５３は、第３外周ライン１４３から第４外周ライン１４９に向けてストライプ状に引き出されている。複数の第５引き出し部１５３の先端部は、第４外周ライン１４９から第３外周ライン１４３側に間隔を空けて形成されている。

　複数の第６引き出し部１５４は、第４外周ライン１４９から第３外周ライン１４３に向けてストライプ状に引き出されている。複数の第６引き出し部１５４の先端部は、第３外周ライン１４３から第４外周ライン１４９側に間隔を空けて形成されている。複数の第６引き出し部１５４は、この形態では、１つの第５引き出し部１５３を挟み込む態様で、第２方向Ｙに複数の第５引き出し部１５３と交互に間隔を空けて形成されている。

　複数の第６引き出し部１５４は、複数の第５引き出し部１５３を挟み込んでいてもよい。また、複数の第６引き出し部１５４を含む群が、複数の第５引き出し部１５３を含む群と隣り合うように形成されていてもよい。スリット１５２、複数の第５引き出し部１５３および複数の第６引き出し部１５４は、第３パターン９５における電流のループ回路の形成を抑制する。

　第２方向Ｙに関して第３中間ライン１５０の幅は、０．１μｍ以上１０μｍ以下であってもよい。第３中間ライン１５０の幅は、１μｍ以上５μｍ以下であることが好ましい。第３中間ライン１５０の幅は、高電位コイル２３の幅と等しいことが好ましい。第３中間ライン１５０の幅が高電位コイル２３の幅と等しいとは、第３中間ライン１５０の幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　隣り合う２つの第３中間ライン１５０の第７ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第７ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第７ピッチは、第２方向Ｙに関して、隣り合う複数の第３中間ライン１５０の間の距離によって定義される。第７ピッチは、互いに等しいことが好ましい。第７ピッチが互いに等しいとは、第７ピッチが当該第７ピッチの±２０％以内の範囲に収まることを意味する。第７ピッチは、高電位コイル２３の第２巻回ピッチと等しいことが好ましい。第７ピッチが第２巻回ピッチと等しいとは、第７ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。

　図１９、図２０および図２２～図２４を参照して、第２高電位ダミーパターン８８は、この形態では、第１高電位ダミーパターン８７を介して高電位端子１４に電気的に接続されている。第２高電位ダミーパターン８８は、具体的には、第１高電位ダミーパターン８７に接続された第２接続部１５５を含む（図２２参照）。第２接続部１５５の位置は任意である。これにより、第２高電位ダミーパターン８８は、複数の高電位コイル２３と同電位に固定されている。

　第２高電位ダミーパターン８８は、第１領域８９、第２領域９０および第３領域９１外の領域において、高電位コイル２３の上側に漏れ出す電界を抑制し、複数の高電位コイル２３に対する電界集中を抑制する。第２高電位ダミーパターン８８は、この形態では、平面視において複数の高電位コイル２３および複数の高電位端子１４Ａ～１４Ｆを含む領域を一括して取り囲んでいる。第２高電位ダミーパターン８８は、この形態では、平面視において長円環状（楕円環状）に形成されている。

　これにより、第２高電位ダミーパターン８８は、平面視において複数の低電位端子１３Ａ～１３Ｆおよび複数の高電位コイル２３の間の領域に介在している。また、第２高電位ダミーパターン８８は、平面視において複数の低電位端子１３Ａ～１３Ｆおよび複数の高電位端子１４Ａ～１４Ｆの間の領域に介在している。

　第２高電位ダミーパターン８８は、複数（この形態では６個）の高電位ライン１５６Ａ、１５６Ｂ、１５６Ｃ、１５６Ｄ、１５６Ｅ、１５６Ｆを含む。高電位ラインの個数は、緩和すべき電界に応じて調整される。複数の高電位ライン１５６Ａ～１５６Ｆは、複数の高電位コイル２３から離れる方向にこの順に間隔を空けて形成されている。

　複数の高電位ライン１５６Ａ～１５６Ｆは、平面視において複数の高電位コイル２３を一括して取り囲んでいる。複数の高電位ライン１５６Ａ～１５６Ｆは、具体的には、平面視において複数の高電位コイル２３および複数の高電位端子１４Ａ～１４Ｆを含む領域を一括して取り囲んでいる。複数の高電位ライン１５６Ａ～１５６Ｆは、この形態では、平面視において長円環状（楕円環状）に形成されている。

　複数の高電位ライン１５６Ａ～１５６Ｆは、図２２に示すように、電流のループ回路を遮断するスリット１５７をそれぞれ含む。スリット１５７の位置は、複数の高電位ライン１５６Ａ～１５６Ｆのデザインによって適宜調整される。

　高電位ライン１５６Ａ～１５６Ｆの幅は、０．１μｍ以上１０μｍ以下であってもよい。高電位ライン１５６Ａ～１５６Ｆの幅は、１μｍ以上５μｍ以下であることが好ましい。高電位ライン１５６Ａ～１５６Ｆの幅は、高電位ライン１５６Ａ～１５６Ｆが延びる方向に直交する方向の幅によって定義される。高電位ライン１５６Ａ～１５６Ｆの幅は、高電位コイル２３の幅と等しいことが好ましい。高電位ライン１５６Ａ～１５６Ｆの幅が高電位コイル２３の幅と等しいとは、高電位ライン１５６Ａ～１５６Ｆの幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　隣り合う２つの高電位ライン１５６Ａ～１５６Ｆの第８ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第８ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第８ピッチは、互いに等しいことが好ましい。第８ピッチが互いに等しいとは、第８ピッチが当該第８ピッチの±２０％以内の範囲に収まることを意味する。

　隣り合う第１高電位ダミーパターン８７および第２高電位ダミーパターン８８の間の第９ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第９ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第９ピッチは、高電位コイル２３の第２巻回ピッチと等しいことが好ましい。第９ピッチが第２巻回ピッチと等しいとは、第９ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。複数の高電位ライン１５６Ａ～１５６Ｆの個数、幅、ピッチ等は任意であり、緩和すべき電界に応じて調整される。

　図１９、図２０および図２２～図２４を参照して、ダミーパターン３９は、平面視においてトランス１５Ａ～１５Ｄの周囲に位置するように、電気的に浮遊状態に形成された浮遊ダミーパターン１６１を含む。浮遊ダミーパターン１６１は、高電位コイル２３および低電位コイル２０とは異なるパターン（不連続なパターン）で形成されており、トランス１５Ａ～１５Ｄから独立している。つまり、浮遊ダミーパターン１６１は、トランス１５Ａ～１５Ｄとしては機能しない。

　浮遊ダミーパターン１６１は、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターン１６１は、有端状に形成されていてもよいし、無端状に形成されていてもよい。

　浮遊ダミーパターン１６１は、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。浮遊ダミーパターン１６１のライン密度が高電位コイル２３のライン密度と等しいとは、浮遊ダミーパターン１６１のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。

　また、浮遊ダミーパターン１６１は、単位面積当たりにおいて高電位ダミーパターン８６のライン密度と等しいライン密度で引き回されている。浮遊ダミーパターン１６１のライン密度が高電位ダミーパターン８６のライン密度と等しいとは、浮遊ダミーパターン１６１のライン密度が高電位ダミーパターン８６のライン密度の±２０％の範囲内に収まることを意味する。

　浮遊ダミーパターン１６１は、トランス１５Ａ～１５Ｄにおいて低電位コイル２０および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制する。浮遊ダミーパターン１６１は、具体的には、高電位コイル２３の上側に漏れ出す電界を高電位コイル２３から離れる方向に分散させる。これにより、高電位コイル２３に対する電界集中を抑制できる。

　また、浮遊ダミーパターン１６１は、高電位ダミーパターン８６の周囲において高電位ダミーパターン８６の上側に漏れ出す電界を高電位コイル２３および高電位ダミーパターン８６から離れる方向に分散させる。これにより、高電位ダミーパターン８６に対する電界集中を抑制できると同時に、高電位コイル２３に対する電界集中を適切に抑制できる。

　法線方向Ｚにおける浮遊ダミーパターン１６１の位置は任意であり、緩和すべき電界強度に応じて調整される。たとえば、浮遊ダミーパターン１６１は、第１絶縁部５０内に位置していてもよいし、第２絶縁部７上に位置していてもよい。浮遊ダミーパターン１６１は、法線方向Ｚに関して低電位コイル２０に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して浮遊ダミーパターン１６１が高電位コイル２３に近接するとは、法線方向Ｚに関して、浮遊ダミーパターン１６１および高電位コイル２３の間の距離が、浮遊ダミーパターン１６１および低電位コイル２０の間の距離未満であることを意味する。

　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、浮遊ダミーパターン１６１および高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。浮遊ダミーパターン１６１は、高電位コイル２３と同一の第２絶縁部７上に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中をさらに適切に抑制できる。

　浮遊ダミーパターン１６１は、平面視において低電位端子１３および高電位コイル２３の間の領域に介在していることが好ましい。この場合、高電位コイル２３の電界集中に起因する低電位端子１３および高電位コイル２３の間の不所望な導通を抑制できる。浮遊ダミーパターン１６１は、平面視において低電位端子１３および高電位端子１４の間の領域に介在していることが好ましい。この場合、高電位コイル２３の電界集中に起因する低電位端子１３および高電位端子１４の間の不所望な導通を抑制できる。

　浮遊ダミーパターン１６１は、この形態では、平面視において複数の高電位コイル２３に沿って形成されている。浮遊ダミーパターン１６１は、具体的には、平面視において複数の高電位コイル２３および複数の高電位端子１４を含む領域を一括して取り囲んでいる。浮遊ダミーパターン１６１は、この形態では、平面視において高電位ダミーパターン８６（第２高電位ダミーパターン８８）を挟んで複数の高電位コイル２３および複数の高電位端子１４を含む領域を一括して取り囲んでいる。

　これにより、浮遊ダミーパターン１６１は、平面視において複数の低電位端子１３Ａ～１３Ｆおよび複数の高電位コイル２３の間の領域に介在している。また、浮遊ダミーパターン１６１は、平面視において複数の低電位端子１３Ａ～１３Ｆおよび複数の高電位端子１４Ａ～１４Ｆの間の領域に介在している。

　浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターン１６１は、この形態では、複数（この形態では６個）の浮遊ライン１６２Ａ、１６２Ｂ、１６２Ｃ、１６２Ｄ、１６２Ｅ、１６２Ｆを含む。複数の浮遊ライン１６２Ａ～１６２Ｆは、複数の高電位コイル２３から離れる方向にこの順に間隔を空けて形成されている。

　複数の浮遊ライン１６２Ａ～１６２Ｆは、平面視において複数の高電位コイル２３を一括して取り囲んでいる。複数の浮遊ライン１６２Ａ～１６２Ｆは、具体的には、平面視において高電位ダミーパターン８６を挟んで複数の高電位コイル２３および複数の高電位端子１４Ａ～１４Ｆを含む領域を一括して取り囲んでいる。複数の浮遊ライン１６２Ａ～１６２Ｆは、この形態では、平面視において長円環状（楕円環状）に形成されている。

　浮遊ライン１６２Ａ～１６２Ｆの幅は、０．１μｍ以上１０μｍ以下であってもよい。浮遊ライン１６２Ａ～１６２Ｆの幅は、１μｍ以上５μｍ以下であることが好ましい。浮遊ライン１６２Ａ～１６２Ｆの幅は、浮遊ライン１６２Ａ～１６２Ｆが延びる方向に直交する方向の幅によって定義される。

　隣り合う２つの浮遊ライン１６２Ａ～１６２Ｆの間の第１０ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第１０ピッチは、１μｍ以上１０μｍ以下であることが好ましい。浮遊ライン１６２Ａ～１６２Ｆの幅は、高電位コイル２３の幅と等しいことが好ましい。浮遊ライン１６２Ａ～１６２Ｆの幅が高電位コイル２３の幅と等しいとは、浮遊ライン１６２Ａ～１６２Ｆの幅が高電位コイル２３の幅の±２０％以内の範囲に収まることを意味する。

　浮遊ダミーパターン１６１および高電位ダミーパターン８６（第２高電位ダミーパターン８８）の間の第１１ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第１１ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第１１ピッチは、互いに等しいことが好ましい。第１１ピッチが互いに等しいとは、第１１ピッチが当該第１１ピッチの±２０％以内の範囲に収まることを意味する。

　第１１ピッチは、高電位コイル２３の第２巻回ピッチと等しいことが好ましい。浮遊ライン１６２Ａ～１６２Ｆの間の第１１ピッチが第２巻回ピッチと等しいとは、第１１ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。図２２～図２４では、明瞭化のため、第１１ピッチが第２巻回ピッチを超えている例が示されている。

　浮遊ダミーパターン１６１および高電位ダミーパターン８６の間の第１２ピッチは、第２巻回ピッチと等しいことが好ましい。第１２ピッチが第２巻回ピッチと等しいとは、第１２ピッチが第２巻回ピッチの±２０％以内の範囲に収まることを意味する。複数の浮遊ライン１６２Ａ～１６２Ｆの個数、幅、ピッチ等は、緩和すべき電界に応じて調整されるものであり、特定の値に限定されない。

　なお、図示はしないが、ダミーパターン３９は、高電位ダミーパターン８６および浮遊ダミーパターン１６１の他、高電位コイル２３に印加される電圧未満の電圧（たとえば、低電位コイル２０に印加される電圧）が印加される低電位ダミーパターン、グランド電位に固定されたグランド電位ダミーパターンを含んでいてもよい。たとえば、高電位ダミーパターン８６および浮遊ダミーパターン１６１が、それぞれ、低電位ダミーパターンおよびグランド電位ダミーパターンに置き換えられてもよい。

　図２０を参照して、半導体装置Ａ１は、デバイス領域１７において半導体チップ４０の第１主面４０１に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４０の第１主面４０１の表層部、および／または、半導体チップ４０の第１主面４０１の上の領域を利用して形成され、第１絶縁部５０（最下絶縁層５５）によって被覆されている。図２０では、第２機能デバイス６０が第１主面４０１の表層部に示された破線によって簡略化して示されている。

　第２機能デバイス６０は、低電位配線を介して低電位端子１３に電気的に接続され、高電位配線を介して高電位端子１４に電気的に接続されている。第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。

　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗およびコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。

　図２０を参照して、半導体装置Ａ１は、第１絶縁部５０内に埋設されたシール導体１６をさらに含む。シール導体１６は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて第１絶縁部５０内に壁状に埋設され、第１絶縁部５０をデバイス領域１７および外側領域１８に区画している。シール導体１６は、外側領域１８からデバイス領域１７への水分の進入やクラックの進入を抑制する。

　デバイス領域１７は、第１機能デバイス４５（複数のトランス１５）、第２機能デバイス６０、複数の低電位端子１３、複数の高電位端子１４、第１低電位配線３０、第２低電位配線３５、第１高電位配線３３、第２高電位配線３４およびダミーパターン３９を含む領域である。外側領域１８は、デバイス領域１７外の領域である。

　シール導体１６は、デバイス領域１７から電気的に切り離されている。シール導体１６は、具体的には、第１機能デバイス４５（複数のトランス１５）、第２機能デバイス６０、複数の低電位端子１３、複数の高電位端子１４、第１低電位配線３０、第２低電位配線３５、第１高電位配線３３、第２高電位配線３４およびダミーパターン３９から電気的に切り離されている。シール導体１６は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体１６は、デバイス領域１７に繋がる電流経路を形成しない。

　シール導体１６は、平面視において絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体１６は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。これにより、シール導体１６は、平面視において四角形状（具体的には長方形状）のデバイス領域１７を区画している。また、シール導体１６は、平面視においてデバイス領域１７を取り囲む四角環状（具体的には長方形環状）の外側領域１８を区画している。

　シール導体１６は、具体的には、絶縁主面５４側の上端部、半導体チップ４０側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体１６の上端部は、この形態では、絶縁主面５４から半導体チップ４０側に間隔を空けて形成され、第１絶縁部５０内に位置している。シール導体１６の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体１６の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体１６の上端部は、最上絶縁層５６から露出していてもよい。シール導体１６の下端部は、半導体チップ４０から上端部側に間隔を空けて形成されている。

　このように、シール導体１６は、この形態では、複数の低電位端子１３および複数の高電位端子１４に対して半導体チップ４０側に位置するように第１絶縁部５０内に埋設されている。また、シール導体１６は、第１絶縁部５０内において第１機能デバイス４５（複数のトランス１５）、第１低電位配線３０、第２低電位配線３５、第１高電位配線３３、第２高電位配線３４およびダミーパターン３９に絶縁主面５４に平行な方向に対向している。シール導体１６は、第１絶縁部５０内において、第２機能デバイス６０の一部に絶縁主面５４に平行な方向に対向していてもよい。

　シール導体１６は、複数のシールプラグ導体１９、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体１９のうちの最上のシールプラグ導体１９は、シール導体１６の上端部を形成している。複数のシールビア導体６５は、シール導体１６の下端部をそれぞれ形成している。シールプラグ導体１９およびシールビア導体６５は、低電位コイル２０と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体１９およびシールビア導体６５は、低電位コイル２０等と同様に、バリア層および本体層を含むことが好ましい。

　複数のシールプラグ導体１９は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域１７を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体１９は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体１９の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体１９が形成されていてもよい。

　複数のシールプラグ導体１９の集合体によって１つの環状のシール導体１６が形成されるのであれば、複数のシールプラグ導体１９の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体１９の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体１９の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域１７への水分やクラックの進入のリスクを鑑みると、複数のシールプラグ導体１９は、無端状（環状）に形成されていることが好ましい。

　複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４０およびシールプラグ導体１９の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４０に接続され、かつシールプラグ導体１９に接続されている。これにより、シール導体１６は、シールビア導体６５を介して、グランド電位に固定されていてもよい。複数のシールビア導体６５は、シールプラグ導体１９の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体１９の平面積以上の平面積を有していてもよい。

　シール導体１６の幅は、０．１μｍ以上２０μｍ以下であってもよい。シール導体１６の幅は、１μｍ以上１０μｍ以下であることが好ましい。シール導体１６の幅は、シール導体１６が延びる方向に直交する方向の幅によって定義される。

　図２０を参照して、保護層８は、高電位コイル２３、低電位端子１３、高電位端子１４、ダミーパターン３９およびシール導体１６を被覆するように第２絶縁部７の絶縁主面７０１の上に形成されている。保護層８は、パッシベーション層と称されてもよい。保護層８は、絶縁主面７０１の上から第２絶縁部７、第１絶縁部５０および半導体チップ４０を保護する。保護層８は、有機絶縁層からなっていてもよく、感光性樹脂を含んでいてもよい。保護層８は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。保護層８は、この形態では、ポリイミドを含む。保護層８の厚さは、１μｍ以上１００μｍ以下であってもよい。

　保護層８の厚さは、低電位コイル２０および高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、保護層８の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、保護層８の厚化を抑制できると同時に、保護層８によって高電位コイル２３上の絶縁耐圧を適切に高めることができる。

　保護層８は、複数の低電位端子１３をそれぞれ露出させる複数の低電位端子開口１８８を有している。低電位端子開口１８８から露出する低電位端子１３は、低電位パッド１９１と称してもよい。低電位パッド１９１の表面には、パラジウムおよびニッケルのうちの少なくとも１つを含む被覆層が形成されていてもよい。低電位端子開口１８８は、図２１に示すように、第２低電位パッド配線１７１の引き出し部１７５を露出させている。つまり、低電位端子開口１８８は、平面視において、貫通孔１７４に対向しておらず、貫通孔１７４からずれた位置に形成されている。これにより、低電位端子１３に対するボンディングワイヤ７１の接続不良を抑制することができる。たとえば、貫通孔１７４に第２低電位パッド配線１７１の導電材料を埋め込む際、貫通孔１７４の径の大きさによっては、埋め込み後の第２低電位パッド配線１７１の上面が貫通孔１７４に重なる位置で凹む場合がある。しかしながら、この形態では、第２低電位パッド配線１７１の一部を第２絶縁部７の平坦な絶縁主面７０１上に引き出して引き出し部１７５を形成し、この引き出し部１７５を低電位端子開口１８８から露出させている。その結果、低電位端子開口１８８からの第２低電位パッド配線１７１の露出部分が平坦となるので、ボンディングワイヤ７１を良好に接続することができる。

　また、保護層８は、複数の高電位端子１４をそれぞれ露出させる複数の高電位端子開口１８９を有している。高電位端子開口１８９から露出する高電位端子１４は、高電位パッド１９２と称してもよい。高電位パッド１９２の表面には、パラジウムおよびニッケルのうちの少なくとも１つを含む被覆層が形成されていてもよい。

　次に、図２５Ａ，２５Ｂ～図３２Ａ，３２Ｂを参照して、半導体装置Ａ１の製造工程の一部を説明する。より具体的には、図２５Ａ，２５Ｂ～図３２Ａ，３２Ｂのうち、図番の最後に「Ａ」が付された図は、図２０の領域Ａの製造工程を示し、図番の最後に「Ｂ」が付された図は、図２０の領域Ｂの製造工程を示している。

　半導体装置Ａ１の製造工程では、たとえばＣＶＤ法によって、半導体チップ４０上に最下絶縁層５５が形成される。次に、第１絶縁層５８および第２絶縁層５９を繰り返し積層することによって、層間絶縁層５７が形成される。層間絶縁層５７の形成工程では、ＣＶＤ装置のチャンバー内に、第１絶縁層５８用の原料ガスおよび第２絶縁層５９用の原料ガスを交互に切り替えながら供給することによって、互いに異なる２種の無機絶縁層５８，５９が形成される。また、最下絶縁層５５の形成工程と層間絶縁層５７の形成工程との間、および各層間絶縁層５７の形成工程の後には、絶縁層５５，５７を選択的にエッチングし、エッチングによって形成された貫通孔に導電材料を埋め込むことによって、低電位コイル２０、第１低電位配線３０、第２低電位配線３５、シール導体１６が形成される。

　最上層の層間絶縁層５７の形成後、図２５Ａおよび図２５Ｂに示すように、層間絶縁層５７を覆うように最上絶縁層５６が形成される。次に、最上絶縁層５６が選択的にエッチングされることによって、貫通配線７０を露出させる貫通孔１７３が形成される。

　次に、図２６Ａおよび図２６Ｂに示すように、最上絶縁層５６上に、たとえばスパッタ法によって、シード層９が形成される。シード層９は、第１低電位パッド配線１７０をめっき成長させるためのベース導電層であり、最上絶縁層５６の上面（絶縁主面５４）および貫通孔１７３に露出する貫通配線７０上にも形成される。たとえば、シード層９は、Ｃｕ／Ｔｉ、Ｃｕ／ＴｉＷ等であってもよい。シード層９の厚さは、たとえば、０．０５μｍ以上２μｍ以下であってもよい。次に、シード層９上にレジスト膜１０が形成される。次に、レジスト膜１０を選択的に露光・現像することによって、シード層９の第１低電位パッド配線１７０を形成すべき部分を露出させる開口４３が形成される。

　次に、図２７Ａおよび図２７Ｂに示すように、開口４３から露出するシード層９から、第１低電位パッド配線１７０用の導電材料を、めっき成長させる。この形態では、シード層９からＣｕをめっき成長させる。これにより、開口４３内に第１低電位パッド配線１７０が形成される。

　次に、図２８Ａおよび図２８Ｂに示すように、レジスト膜１０が除去される。レジスト膜１０の除去後、シード層９のレジスト膜１０で覆われていた部分（第１低電位パッド配線１７０から露出する部分）が除去される。

　次に、図２９Ａおよび図２９Ｂに示すように、第１低電位パッド配線１７０を覆うように、最上絶縁層５６上に第２絶縁部７（有機絶縁層８４）が形成される。第２絶縁部７の形成は、公知の樹脂膜の形成方法を適用することができる。たとえば、スピンコート法によって第２絶縁部７を形成してもよい。次に、たとえばフォトリソグラフィ技術によって、第２絶縁部７を選択的に除去することによって、第１低電位パッド配線１７０を露出させる貫通孔１７４が形成される。次に、第２絶縁部７上に、たとえばスパッタ法によって、シード層４６が形成される。シード層４６は、第２低電位パッド配線１７１および高電位コイル２３をめっき成長させるためのベース導電層であり、第２絶縁部７の絶縁主面７０１および貫通孔１７４に露出する第１低電位パッド配線１７０上にも形成される。たとえば、シード層４６は、Ｃｕ／Ｔｉ、Ｃｕ／ＴｉＷ等であってもよい。シード層４６の厚さは、たとえば、０．０５μｍ以上２μｍ以下であってもよい。

　次に、図３０Ａおよび図３０Ｂに示すように、シード層４６上にレジスト膜４７が形成される。次に、レジスト膜４７を選択的に露光・現像することによって、シード層４６の第２低電位パッド配線１７１を形成すべき部分を露出させる開口４８、およびシード層４６の高電位コイル２３を形成すべき部分を露出させる開口４９が形成される。次に、開口４８，４９から露出するシード層４６から、第２低電位パッド配線１７１および高電位コイル２３用の導電材料を、めっき成長させる。この形態では、シード層４６からＣｕをめっき成長させる。これにより、開口４８内に第２低電位パッド配線１７１が形成され、開口４９内に高電位コイル２３が形成される。

　なお、図３０Ａおよび図３０Ｂでは示されていないが、第１高電位配線３３、第２高電位配線３４およびダミーパターン３９も、第２低電位パッド配線１７１および高電位コイル２３と同一工程で形成されてもよい。

　次に、図３１Ａおよび図３１Ｂに示すように、レジスト膜４７が除去される。レジスト膜４７の除去後、シード層４６のレジスト膜４７で覆われていた部分（第２低電位パッド配線１７１および高電位コイル２３から露出する部分）が除去される。

　次に、図３２Ａおよび図３２Ｂに示すように、第２低電位パッド配線１７１および高電位コイル２３を覆うように、第２絶縁部７の絶縁主面７０１上に保護層８が形成される。保護層８の形成は、公知の樹脂膜の形成方法を適用することができる。たとえば、スピンコート法によって保護層８を形成してもよい。次に、たとえばフォトリソグラフィ技術によって、保護層８を選択的に除去することによって、第２低電位パッド配線１７１の一部を低電位パッド１９１として露出させる低電位端子開口１８８が形成される。以上の工程を経て、半導体装置Ａ１を製造することができる。

　以上、この半導体装置Ａ１によれば、低電位コイル２０と高電位コイル２３との間に、無機絶縁層５８，５９の積層構造からなる第１絶縁部５０に加え、有機絶縁層８４からなる第２絶縁部７が形成されている。そのため、低電位コイル２０と高電位コイル２３との間の絶縁耐圧を、第２絶縁部７の厚膜化によって達成することができる。有機絶縁層８４であれば、無機絶縁層５８，５９のように互いに異なる複数種の絶縁材料からなる積層構造としなくても、１種の有機絶縁材料（樹脂材料）だけで、第２絶縁部７を厚く形成することができる。たとえば、図２９Ａおよび図２９Ｂに示したように、スピンコート法によって簡単に厚膜化することができる。その結果、第１絶縁部５０を厚く形成する場合に比べてリードタイムを短縮でき、コストを低減することができる。

　なお、前述の説明では、シール導体１６は、シールビア導体６５を介して半導体チップ４０に接続され、グランド電位に固定されていた。一方、図３３に示すように、シールビア導体６５を省略することによって、シール導体１６は、グランド電位に固定されていなくてもよい。

　また、第２絶縁部７の絶縁主面７０１と絶縁側壁７０２Ａ～７０２Ｄとが交差することによって形成される第２絶縁部７の上部角部は、図２０および図３３に示すように、一定の角度を有していていもよいし、断面視曲線形状になるようにラウンド形状であってもよい。また、絶縁主面７０１の全体が、半導体チップ４０の反対側に膨らむ曲面形状であってもよい。

　また、第２絶縁部７は、複数の有機絶縁層の積層構造を有していてもよい。この場合、複数の有機絶縁層は、互いに同一の有機絶縁材料からなっていてもよいし、互いに異なる有機絶縁材料からなっていてもよい。
（第２実施形態）
　図３４は、本開示の一実施形態に係る半導体装置Ａ２の模式的な断面図である。以下では、前述の半導体装置Ａ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ａ２では、第１低電位配線３０の一部が、半導体装置Ａ２の低電位端子１３として機能する。より具体的には、貫通配線７０（第１電極層７８）が、低電位パッド１９１として露出している。低電位パッド１９１を露出させる低電位端子開口１９０は、保護層８および第２絶縁部７を貫通して形成されている。低電位端子開口１９０は、第２絶縁部７に形成された第１部分１９３と、保護層８に形成された第２部分１９４とを含んでいてもよい。第２部分１９４は、第１部分１９３よりも大きな幅で形成されている。これにより、第１部分１９３と第２部分１９４との間に、段差が形成されている。また、第１部分１９３は、低電位パッド１９１に向かって幅が狭まる断面視テーパ状に形成されていてもよい。一方、第２部分１９４は、低電位パッド１９１に向かって幅がほぼ一定であってもよい。

　また、低電位端子開口１９０の第１部分１９３は、最上絶縁層５６の貫通孔１７３よりも大きな幅で形成されている。これにより、低電位端子開口１９０の第１部分１９３と貫通孔１７３との間に、段差が形成されていてもよい。

　以上、この半導体装置Ａ２によれば、半導体装置Ａ１と同様に、低電位コイル２０と高電位コイル２３との間に、無機絶縁層５８，５９の積層構造からなる第１絶縁部５０に加え、有機絶縁層８４からなる第２絶縁部７が形成されている。そのため、低電位コイル２０と高電位コイル２３との間の絶縁耐圧を、第２絶縁部７の厚膜化によって達成することができる。その結果、第１絶縁部５０を厚く形成する場合に比べてリードタイムを短縮でき、コストを低減することができる。

　さらに、第１低電位パッド配線１７０および第２低電位パッド配線１７１が形成されておらず、ボンディングワイヤ７１が第１低電位配線３０に直接接続されている。そのため、第１低電位パッド配線１７０および第２低電位パッド配線１７１の形成工程（図２６Ａ，２６Ｂ～図３１Ａ，３１Ｂ）を省略できるので、リードタイムをさらに短縮することができる。

　なお、前述の説明では、シール導体１６は、シールビア導体６５を介して半導体チップ４０に接続され、グランド電位に固定されていた。一方、図３５に示すように、シールビア導体６５を省略することによって、シール導体１６は、グランド電位に固定されていなくてもよい。
（第３実施形態）
　図３６は、本開示の一実施形態に係る半導体装置Ａ３の模式的な断面図である。以下では、前述の半導体装置Ａ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ａ３では、保護層８は、第１保護層６８と、第２保護層６９とを含む。第１保護層６８は、高電位コイル２３、第２低電位パッド配線１７１、第１高電位配線３３、ダミーパターン３９およびシール導体１６を覆うように第２絶縁部７の絶縁主面７０１の上に形成されている。第２保護層６９は、第１保護層６８上に積層されている。

　第１保護層６８および第２保護層６９は、互いに同じ有機絶縁層からなっていてもよいし、異なる種類の有機絶縁層からなっていてもよい。たとえば、第１保護層６８は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよく、第２保護層６９は、上記例示した有機絶縁材料のうち、第１保護層６８と同じ有機絶縁材料、もしくは第１保護層６８と異なる種類の有機絶縁材料からなっていてもよい。

　また、第１保護層６８および第２保護層６９の厚さは、互いに同じであってもよいし、互いの異なっていてもよい。この形態では、第２保護層６９の厚さが、第１保護層６８の厚さよりも大きいことが好ましい。第２保護層６９を厚くすることによって、後述する凹部１７９を深くすることできるので、高電位端子１４および低電位端子１３の間の沿面距離をさらに増加させることができる。たとえば、第１保護層６８の厚さは、１μｍ以上１００μｍ以下であり、第２保護層６９の厚さは、１μｍ以上１００μｍ以下であってもよい。

　第１保護層６８の主面には、第３低電位パッド配線１７６および高電位パッド配線１７７が形成されている。第３低電位パッド配線１７６および高電位パッド配線１７７は、高電位コイル２３と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、第３低電位パッド配線１７６および高電位パッド配線１７７は、高電位コイル２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　第３低電位パッド配線１７６は、第１保護層６８の主面に形成されている。つまり、この形態では、第３低電位パッド配線１７６は、高電位コイル２３よりも上層に形成されている。また、第３低電位パッド配線１７６は、第２保護層６９で覆われることによって、第２保護層６９内に形成されている。第３低電位パッド配線１７６は、前述の低電位端子１３を形成していてもよい。第３低電位パッド配線１７６は、第１保護層６８に形成された貫通孔７６を介して第２低電位パッド配線１７１に接続されている。

　高電位パッド配線１７７は、第１保護層６８の主面に形成されている。つまり、この形態では、高電位パッド配線１７７は、高電位コイル２３よりも上層に形成されている。また、高電位パッド配線１７７は、第２保護層６９で覆われることによって、第２保護層６９内に形成されている。高電位パッド配線１７７は、前述の高電位端子１４を形成していてもよい。高電位パッド配線１７７は、第１保護層６８に形成された貫通孔８５を介して第１高電位配線３３に接続されている。

　第３低電位パッド配線１７６および高電位パッド配線１７７は、それぞれ、アイランド状に形成されていてもよいし、図２１に示した第２低電位パッド配線１７１と同様に、貫通孔７６および貫通孔８５から、貫通孔７６および貫通孔８５に重ならない領域に引き出された引き出し部（図示せず）を有していてもよい。

　保護層８は、複数の第３低電位パッド配線１７６（低電位端子１３）をそれぞれ露出させる複数の低電位端子開口１８８を有している。低電位端子開口１８８から露出する低電位端子１３は、低電位パッド１９１と称してもよい。

　また、保護層８は、複数の高電位パッド配線１７７（高電位端子１４）をそれぞれ露出させる複数の高電位端子開口１８９を有している。高電位端子開口１８９から露出する高電位端子１４は、高電位パッド１９２と称してもよい。

　また、保護層８は、低電位端子開口１８８と高電位端子開口１８９との間の領域に凹凸構造１７８を有している。凹凸構造１７８は、保護層８の保護主面８２から第２絶縁部７に向かって窪んだ複数の凹部１７９を含む。凹凸構造１７８は、保護層８の保護主面８２に沿う沿面距離を増加させている。したがって、凹凸構造１７８は、保護層８の保護主面８２に沿う沿面放電の発生を抑制している。複数の凹部１７９は、この形態では、第２保護層６９を貫通し、かつ第１保護層６８の主面を露出させており、上端から下端まで第２保護層６９で形成された側面と、第１保護層６８で形成された底面とを有している。一方、複数の凹部１７９は、第２保護層６９を貫通し、その底部が第１保護層６８の厚さ方向途中に達していてもよい。この場合、複数の凹部１７９の側面は、第２保護層６９で形成された上部と、第１保護層６８で形成された下部とを有していてもよい。また、図示はしないが、凹凸構造１７８は、平面視で高電位コイル２３を取り囲むように形成されていてもよい。

　以上、この半導体装置Ａ３によれば、半導体装置Ａ１と同様に、低電位コイル２０と高電位コイル２３との間に、無機絶縁層５８，５９の積層構造からなる第１絶縁部５０に加え、有機絶縁層８４からなる第２絶縁部７が形成されている。そのため、低電位コイル２０と高電位コイル２３との間の絶縁耐圧を、第２絶縁部７の厚膜化によって達成することができる。その結果、第１絶縁部５０を厚く形成する場合に比べてリードタイムを短縮でき、コストを低減することができる。

　また、保護層８に凹凸構造１７８が形成されている。これにより、高電位端子１４および低電位端子１３の間の保護層８の保護主面８２に沿う沿面距離を増加させることができ、かつ、高電位端子１４および低電位端子１３の間の絶縁距離を増加させることができる。よって、高電位端子１４および低電位端子１３の間の領域において沿面放電の発生を抑制できるから、これら高電位端子１４および低電位端子１３の間の保護層８の破壊や劣化を抑制することができる。その結果、高電位端子１４および低電位端子１３が短絡することを抑制できるから、当該短絡の発生による保護層８の更なる破壊や劣化を抑制することができる。

　なお、前述の説明では、シール導体１６は、シールビア導体６５を介して半導体チップ４０に接続され、グランド電位に固定されていた。一方、図３７に示すように、シールビア導体６５を省略することによって、シール導体１６は、グランド電位に固定されていなくてもよい。
（第４実施形態）
　図３８は、本開示の一実施形態に係る半導体装置Ａ４の模式的な断面図である。以下では、前述の半導体装置Ａ２および半導体装置Ａ３に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ａ４では、半導体装置Ａ２の保護層８が、前述の半導体装置Ａ３と同様に、第１保護層６８と、第２保護層６９とを含む。また、保護層８が、低電位端子開口１９０と高電位端子開口１８９との間の領域に凹凸構造１７８を有している。

　以上、この半導体装置Ａ４によれば、半導体装置Ａ１と同様に、低電位コイル２０と高電位コイル２３との間に、無機絶縁層５８，５９の積層構造からなる第１絶縁部５０に加え、有機絶縁層８４からなる第２絶縁部７が形成されている。そのため、低電位コイル２０と高電位コイル２３との間の絶縁耐圧を、第２絶縁部７の厚膜化によって達成することができる。その結果、第１絶縁部５０を厚く形成する場合に比べてリードタイムを短縮でき、コストを低減することができる。

　さらに、第１低電位パッド配線１７０および第２低電位パッド配線１７１が形成されておらず、ボンディングワイヤ７１が第１低電位配線３０に直接接続されている。そのため、第１低電位パッド配線１７０および第２低電位パッド配線１７１の形成工程（図２６Ａ，２６Ｂ～図３１Ａ，３１Ｂ）を省略できるので、リードタイムをさらに短縮することができる。

　また、保護層８に凹凸構造１７８が形成されている。これにより、高電位端子１４および低電位端子１３の間の保護層８の保護主面８２に沿う沿面距離を増加させることができ、かつ、高電位端子１４および低電位端子１３の間の絶縁距離を増加させることができる。よって、高電位端子１４および低電位端子１３の間の領域において沿面放電の発生を抑制できるから、これら高電位端子１４および低電位端子１３の間の保護層８の破壊や劣化を抑制することができる。その結果、高電位端子１４および低電位端子１３が短絡することを抑制できるから、当該短絡の発生による保護層８の更なる破壊や劣化を抑制することができる。

　なお、前述の説明では、シール導体１６は、シールビア導体６５を介して半導体チップ４０に接続され、グランド電位に固定されていた。一方、図３９に示すように、シールビア導体６５を省略することによって、シール導体１６は、グランド電位に固定されていなくてもよい。
＜半導体装置Ｂ１～Ｂ４の構造＞
（第１実施形態）
　図４０は、本開示の一実施形態に係る半導体装置Ｂ１の模式的な平面図である。図４１は、図４０の半導体装置Ｂ１において低電位コイル５２０が形成された層を示す平面図である。図４２は、図４０の半導体装置Ｂ１において高電位コイル５２３が形成された層を示す平面図である。図４３は、図４０の半導体装置Ｂ１の模式的な断面図である。

　図４０～図４３を参照して、半導体装置Ｂ１は、直方体形状の半導体チップ５４０を含む。半導体チップ５４０は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。

　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。

　半導体チップ５４０は、この形態では、シリコン製の半導体基板を含む。半導体チップ５４０は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。また、半導体チップ５４０は、グランド電位に固定されていてもよい。

　半導体チップ５４０は、一方側の第１主面５４１、他方側の第２主面５４２、ならびに、第１主面５４１および第２主面５４２を接続するチップ側壁５４４Ａ～５４４Ｄを有している。第１主面５４１および第２主面５４２は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。

　チップ側壁５４４Ａ～５４４Ｄは、第１チップ側壁５４４Ａ、第２チップ側壁５４４Ｂ、第３チップ側壁５４４Ｃおよび第４チップ側壁５４４Ｄを含む。第１チップ側壁５４４Ａおよび第２チップ側壁５４４Ｂは、半導体チップ５４０の長辺を形成している。第１チップ側壁５４４Ａおよび第２チップ側壁５４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁５４４Ｃおよび第４チップ側壁５４４Ｄは、半導体チップ５４０の短辺を形成している。第３チップ側壁５４４Ｃおよび第４チップ側壁５４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁５４４Ａ～５４４Ｄは、研削面からなる。

　半導体装置Ｂ１は、半導体チップ５４０の第１主面５４１の上に順に形成された、第１絶縁部５５０と、第２絶縁部５０７と、保護層５０８とを含む。

　第１絶縁部５５０は、絶縁主面５５４および絶縁側壁５５３Ａ～５５３Ｄを有している。絶縁主面５５４は、平面視において第１主面５４１に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５５４は、第１主面５４１に対して平行に延びている。

　絶縁側壁５５３Ａ～５５３Ｄは、第１絶縁側壁５５３Ａ、第２絶縁側壁５５３Ｂ、第３絶縁側壁５５３Ｃおよび第４絶縁側壁５５３Ｄを含む。絶縁側壁５５３Ａ～５５３Ｄは、絶縁主面５５４の周縁から半導体チップ５４０に向けて延び、チップ側壁５４４Ａ～５４４Ｄに連なっている。絶縁側壁５５３Ａ～５５３Ｄは、具体的には、チップ側壁５４４Ａ～５４４Ｄに対して面一に形成されている。絶縁側壁５５３Ａ～５５３Ｄは、チップ側壁５４４Ａ～５４４Ｄに面一な研削面を形成している。

　第２絶縁部５０７は、絶縁主面５５４上に形成されており、絶縁主面５０１および絶縁側壁５０２Ａ～５０２Ｄを有している。絶縁主面５０１は、平面視において第１主面５４１に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５０１は、第１主面５４１に対して平行に延びている。

　絶縁側壁５０２Ａ～５０２Ｄは、第１絶縁側壁５０２Ａ、第２絶縁側壁５０２Ｂ、第３絶縁側壁５０２Ｃおよび第４絶縁側壁５０２Ｄを含む。絶縁側壁５０２Ａ～５０２Ｄは、絶縁主面５０１の周縁から半導体チップ５４０に向けて延びている。絶縁側壁５０２Ａ～５０２Ｄは、具体的には、絶縁側壁５５３Ａ～５５３Ｄに対して内側に形成されている。これにより、絶縁側壁５０２Ａ～５０２Ｄと絶縁側壁５５３Ａ～５５３Ｄとの間には、段差が形成されている。

　保護層５０８は、絶縁主面５０１上に形成されており、保護主面５８２および保護側壁５８３Ａ～５８３Ｄを有している。保護主面５８２は、平面視において第１主面５４１に整合する四角形状（この形態では長方形状）に形成されている。保護主面５８２は、第１主面５４１に対して平行に延びている。

　保護側壁５８３Ａ～５８３Ｄは、第１保護側壁５８３Ａ、第２保護側壁５８３Ｂ、第３保護側壁５８３Ｃおよび第４保護側壁５８３Ｄを含む。保護側壁５８３Ａ～５８３Ｄは、保護主面５８２の周縁から半導体チップ５４０に向けて延びている。保護側壁５８３Ａ～５８３Ｄは、具体的には、絶縁側壁５０２Ａ～５０２Ｄに対して内側に形成されている。これにより、保護側壁５８３Ａ～５８３Ｄと絶縁側壁５０２Ａ～５０２Ｄとの間には、段差が形成されている。

　第１絶縁部５５０は、最下絶縁層５５５、最上絶縁層５５６および複数（この形態では１０層）の層間絶縁層５５７を含む多層絶縁積層構造からなる。最下絶縁層５５５は、第１主面５４１を直接被覆する絶縁層である。最上絶縁層５５６は、絶縁主面５５４を形成する絶縁層である。複数の層間絶縁層５５７は、最下絶縁層５５５および最上絶縁層５５６の間に介在する絶縁層である。最下絶縁層５５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５５６は、この形態では、窒化シリコンを含む単層構造を有している。最下絶縁層５５５の厚さおよび最上絶縁層５５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。

　複数の層間絶縁層５５７は、最下絶縁層５５５側の第１絶縁層５５８および最上絶縁層５５６側の第２絶縁層５５９を含む積層構造をそれぞれ有している。第１絶縁層５５８は、無機絶縁層からなり、たとえば窒化シリコンを含んでいてもよい。第１絶縁層５５８は、第２絶縁層５５９に対するエッチングストッパ層として形成されている。第１絶縁層５５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。

　第２絶縁層５５９は、第１絶縁層５５８の上に形成されている。第１絶縁層５５８とは異なる絶縁材料を含む。第２絶縁層５５９は、第１絶縁層５５８とは異なる無機絶縁層からなり、たとえば酸化シリコンを含んでいてもよい。第２絶縁層５５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５５９の厚さは、第１絶縁層５５８の厚さを超えていることが好ましい。

　また、第１絶縁層５５８は、圧縮応力膜であり、第２絶縁層５５９は、引張応力膜であってもよい。つまり、層間絶縁層５５７は、圧縮応力膜および引張応力膜が繰り返し積層された構造であってもよい。これにより、層間絶縁層５５７の積層界面において応力をキャンセルしながら第１絶縁部５５０を形成することができる。その結果、半導体装置Ｂ１の製造工程において、半導体チップ５４０の母体となる半導体ウエハに大きな反り変形が生じることを防止することができる。圧縮応力膜は、たとえば、酸化シリコン膜であってよく、引張応力膜は、たとえば、窒化シリコン膜であってもよい。

　第１絶縁部５５０の総厚さＴＢ１は、１μｍ以上２０μｍ以下であってもよい。第１絶縁部５５０の総厚さＴＢ１や層間絶縁層５５７の積層数は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５５、最上絶縁層５５６および層間絶縁層５５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。

　第２絶縁部５０７は、第１絶縁層５５８および第２絶縁層５５９とは異なる誘電率を有する絶縁材料からなり、たとえば、有機絶縁層５８４を含む層構造を有している。第２絶縁部５０７は、この形態では、有機絶縁層５８４の単一層からなるが、複数の有機絶縁層の積層構造であってもよい。有機絶縁層５８４としては、たとえば、ポリイミド膜、フェノール樹脂膜およびエポキシ樹脂膜等が挙げられる。第２絶縁部５０７の総厚さＴＢ２は、２μｍ以上１００μｍ以下であってもよい。第２絶縁部５０７の総厚さＴＢ２は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。

　半導体装置Ｂ１は、第１機能デバイス５４５を含む。第１機能デバイス５４５は、１つまたは複数（この形態では複数）のトランス５１５（変圧器）を含む。つまり、半導体装置Ｂ１は、複数のトランス５１５を含むマルチチャネル型のデバイスからなる。複数のトランス５１５は、絶縁側壁５５３Ａ～５５３Ｄから間隔を空けて第１絶縁部５５０および第２絶縁部５０７の積層構造の内方部に形成されている。複数のトランス５１５は、第１方向Ｘに間隔を空けて形成されている。

　複数のトランス５１５は、具体的には、平面視において絶縁側壁５５３Ｃ側から絶縁側壁５５３Ｄ側に向けてこの順に形成された第１トランス５１５Ａ、第２トランス５１５Ｂ、第３トランス５１５Ｃおよび第４トランス５１５Ｄを含む。第１トランス５１５Ａ、第２トランス５１５Ｂ、第３トランス５１５Ｃおよび第４トランス５１５Ｄは、それぞれ、図１１の第１トランス１３１、第２トランス１３２、第３トランス１３３および第４トランス１３４に対応していてもよい。複数のトランス５１５Ａ～５１５Ｄは、同様の構造をそれぞれ有している。以下では、第１トランス５１５Ａの構造を例にとって説明する。第２トランス５１５Ｂ、第３トランス５１５Ｃおよび第４トランス５１５Ｄの構造の説明については、第１トランス５１５Ａの構造の説明が準用されるものとし、省略する。

　図４０～図４３を参照して、第１トランス５１５Ａは、低電位コイル５２０および高電位コイル５２３を含む。低電位コイル５２０は、第１絶縁部５５０内に形成されている。高電位コイル５２３は、法線方向Ｚに低電位コイル５２０と対向するように第２絶縁部５０７上に形成されている。低電位コイル５２０は、この形態では、最下絶縁層５５５および最上絶縁層５５６に挟まれた領域（つまり複数の層間絶縁層５５７）に形成されている。より具体的には、低電位コイル５２０は、最上絶縁層５５６に接する層間絶縁層５５７内に形成されており、その上面が最上絶縁層５５６に接している。

　高電位コイル５２３は、第２絶縁部５０７の絶縁主面５０１に形成されている。つまり、高電位コイル５２３は、低電位コイル５２０を挟んで半導体チップ５４０に対向している。低電位コイル５２０および高電位コイル５２３の配置箇所は任意である。また、高電位コイル５２３は、第２絶縁部５０７を挟んで低電位コイル５２０に対向していればよい。

　低電位コイル５２０および高電位コイル５２３の間の距離Ｄ２（つまり、最上絶縁層５５６および第２絶縁部５０７の厚さ）は、低電位コイル５２０および高電位コイル５２３の間の絶縁耐圧や電界強度に応じて適宜調整される。低電位コイル５２０は、この形態では、最下絶縁層５５５側から数えて最も上層の層間絶縁層５５７に形成されている。一方、高電位コイル５２３は、第２絶縁部５０７の絶縁主面５０１に形成されている。したがって、低電位コイル５２０と高電位コイル５２３との間には、最上絶縁層５５６および第２絶縁部５０７が介在している。

　低電位コイル５２０は、層間絶縁層５５７において第１絶縁層５５８および第２絶縁層５５９を貫通して埋め込まれている。低電位コイル５２０は、図４１に示すように、第１内側末端５０３、第１外側末端５２５、ならびに、第１内側末端５０３および第１外側末端５２５の間を螺旋状に引き回された第１螺旋部５２６を含む。第１螺旋部５２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部５２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域５６６を区画している。

　第１螺旋部５２６の巻回数は、５以上３０以下であってもよい。第１螺旋部５２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部５２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部５２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部５２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部５２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。

　第１螺旋部５２６の巻回形状や、第１内側領域５６６の平面形状は任意であり、図４１等に示される形態に限定されない。第１螺旋部５２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域５６６は、第１螺旋部５２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。

　低電位コイル５２０は、チタン、窒化チタン、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル５２０は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５５７内においてリセス空間を区画する。本体層は、バリア層によって区画されたリセス空間に埋設される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

　高電位コイル５２３は、第２絶縁部５０７の絶縁主面５０１から第１絶縁部５５０とは反対側に立設するように形成されている。高電位コイル５２３は、その頂部側から保護層５０８に覆われている。高電位コイル５２３は、図４２に示すように、第２内側末端５２７、第２外側末端５２８、ならびに、第２内側末端５２７および第２外側末端５２８の間を螺旋状に引き回された第２螺旋部５２９を含む。第２螺旋部５２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部５２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域５６７を区画している。第２螺旋部５２９の第２内側領域５６７は、法線方向Ｚに第１螺旋部５２６の第１内側領域５６６に対向している。

　第２螺旋部５２９の巻回数は、５以上３０以下であってもよい。第１螺旋部５２６の巻回数に対する第２螺旋部５２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部５２９の巻回数は、第１螺旋部５２６の巻回数を超えていることが好ましい。むろん、第２螺旋部５２９の巻回数は、第１螺旋部５２６の巻回数未満であってもよいし、第１螺旋部５２６の巻回数と等しくてもよい。

　第２螺旋部５２９の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２螺旋部５２９の幅は、１μｍ以上５μｍ以下であることが好ましい。第２螺旋部５２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部５２９の幅は、第１螺旋部５２６の幅と等しいことが好ましい。

　第２螺旋部５２９の第２巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部５２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部５２６の第１巻回ピッチと等しいことが好ましい。

　第２螺旋部５２９の巻回形状や、第２内側領域５６７の平面形状は任意であり、図４２等に示される形態に限定されない。第２螺旋部５２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域５６７は、第２螺旋部５２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。また、第２螺旋部５２９の隙間には、保護層５０８の一部が入り込んでいる。

　高電位コイル５２３は、チタン、窒化チタン、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。高電位コイル５２３は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、第２絶縁部５０７の絶縁主面５０１に沿って平坦な形状で形成される。本体層は、バリア層上に積層される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

　図４０を参照して、半導体装置Ｂ１は、複数（この形態では１２個）の低電位端子５１３および複数（この形態では１２個）の高電位端子５１４を含む。複数の低電位端子５１３は、対応するトランス５１５Ａ～５１５Ｄの低電位コイル５２０にそれぞれ電気的に接続されている。複数の高電位端子５１４は、対応するトランス５１５Ａ～５１５Ｄの高電位コイル５２３にそれぞれ電気的に接続されている。

　複数の低電位端子５１３は、第２絶縁部５０７の絶縁主面５０１の上に形成されている。複数の低電位端子５１３は、具体的には、複数のトランス５１５Ａ～５１５Ｄから第２方向Ｙに間隔を空けて絶縁側壁５５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の低電位端子５１３は、第１低電位端子５１３Ａ、第２低電位端子５１３Ｂ、第３低電位端子５１３Ｃ、第４低電位端子５１３Ｄ、第５低電位端子５１３Ｅおよび第６低電位端子５１３Ｆを含む。複数の低電位端子５１３Ａ～５１３Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子５１３Ａ～５１３Ｆの個数は任意である。

　第１低電位端子５１３Ａは、平面視において第２方向Ｙに第１トランス５１５Ａに対向している。第２低電位端子５１３Ｂは、平面視において第２方向Ｙに第２トランス５１５Ｂに対向している。第３低電位端子５１３Ｃは、平面視において第２方向Ｙに第３トランス５１５Ｃに対向している。第４低電位端子５１３Ｄは、平面視において第２方向Ｙに第４トランス５１５Ｄに対向している。第５低電位端子５１３Ｅは、平面視において第１低電位端子５１３Ａおよび第２低電位端子５１３Ｂの間の領域に形成されている。第６低電位端子５１３Ｆは、平面視において第３低電位端子５１３Ｃおよび第４低電位端子５１３Ｄの間の領域に形成されている。

　第１低電位端子５１３Ａは、第１トランス５１５Ａ（低電位コイル５２０）の第１内側末端５０３に電気的に接続されている。第２低電位端子５１３Ｂは、第２トランス５１５Ｂ（低電位コイル５２０）の第１内側末端５０３に電気的に接続されている。第３低電位端子５１３Ｃは、第３トランス５１５Ｃ（低電位コイル５２０）の第１内側末端５０３に電気的に接続されている。第４低電位端子５１３Ｄは、第４トランス５１５Ｄ（低電位コイル５２０）の第１内側末端５０３に電気的に接続されている。

　第５低電位端子５１３Ｅは、第１トランス５１５Ａ（低電位コイル５２０）の第１外側末端５２５および第２トランス５１５Ｂ（低電位コイル５２０）の第１外側末端５２５に電気的に接続されている。第６低電位端子５１３Ｆは、第３トランス５１５Ｃ（低電位コイル５２０）の第１外側末端５２５および第４トランス５１５Ｄ（低電位コイル５２０）の第１外側末端５２５に電気的に接続されている。

　つまり、各トランス５１５Ａ～５１５Ｄの第１内側末端５０３に接続される低電位端子５１３Ａ～５１３Ｄは、各トランス５１５Ａ～５１５Ｄの第１外側末端５２５に接続される低電位端子５１３Ｅ，５１３Ｆよりも、各トランス５１５Ａ～５１５Ｄの近くに配置されている。たとえば、第１トランス５１５Ａの第１内側末端５０３に接続された第１低電位端子５１３Ａは、第１トランス５１５Ａの第１外側末端５２５に接続された第５低電位端子５１３Ｅよりも、第１トランス５１５Ａの近くに配置されている。第２トランス５１５Ｂに対する第２低電位端子５１３Ｂおよび第５低電位端子５１３Ｅの配置関係、第３トランス５１５Ｃに対する第３低電位端子５１３Ｃおよび第６低電位端子５１３Ｆの配置関係、および第４トランス５１５Ｄに対する第４低電位端子５１３Ｄおよび第６低電位端子５１３Ｆの配置関係も同様である。

　複数の高電位端子５１４は、複数の低電位端子５１３から間隔を空けて第２絶縁部５０７の絶縁主面５０１の上に形成されている。複数の高電位端子５１４は、具体的には、複数の低電位端子５１３から第２方向Ｙに間隔を空けて絶縁側壁５５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の高電位端子５１４は、平面視において対応するトランス５１５Ａ～５１５Ｄに近接する領域にそれぞれ形成されている。高電位端子５１４がトランス５１５Ａ～５１５Ｄに近接するとは、平面視において高電位端子５１４およびトランス５１５の間の距離が、低電位端子５１３および高電位端子５１４の間の距離未満であることを意味する。

　複数の高電位端子５１４は、具体的には、平面視において第１方向Ｘに沿って複数のトランス５１５Ａ～５１５Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子５１４は、さらに具体的には、平面視において高電位コイル５２３の第２内側領域５６７および隣り合う高電位コイル５２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子５１４は、平面視において第１方向Ｘに複数のトランス５１５Ａ～５１５Ｄと一列に並んで配列されている。

　複数の高電位端子５１４は、第１高電位端子５１４Ａ、第２高電位端子５１４Ｂ、第３高電位端子５１４Ｃ、第４高電位端子５１４Ｄ、第５高電位端子５１４Ｅおよび第６高電位端子５１４Ｆを含む。複数の高電位端子５１４Ａ～５１４Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子５１４Ａ～５１４Ｆの個数は任意である。

　第１高電位端子５１４Ａは、平面視において第１トランス５１５Ａ（高電位コイル５２３）の第２内側領域５６７に形成されている。第２高電位端子５１４Ｂは、平面視において第２トランス５１５Ｂ（高電位コイル５２３）の第２内側領域５６７に形成されている。第３高電位端子５１４Ｃは、平面視において第３トランス５１５Ｃ（高電位コイル５２３）の第２内側領域５６７に形成されている。第４高電位端子５１４Ｄは、平面視において第４トランス５１５Ｄ（高電位コイル５２３）の第２内側領域５６７に形成されている。第５高電位端子５１４Ｅは、平面視において第１トランス５１５Ａおよび第２トランス５１５Ｂの間の領域に形成されている。第６高電位端子５１４Ｆは、平面視において第３トランス５１５Ｃおよび第４トランス５１５Ｄの間の領域に形成されている。

　第１高電位端子５１４Ａは、第１トランス５１５Ａ（高電位コイル５２３）の第２内側末端５２７に電気的に接続されている。第２高電位端子５１４Ｂは、第２トランス５１５Ｂ（高電位コイル５２３）の第２内側末端５２７に電気的に接続されている。第３高電位端子５１４Ｃは、第３トランス５１５Ｃ（高電位コイル５２３）の第２内側末端５２７に電気的に接続されている。第４高電位端子５１４Ｄは、第４トランス５１５Ｄ（高電位コイル５２３）の第２内側末端５２７に電気的に接続されている。

　第５高電位端子５１４Ｅは、第１トランス５１５Ａ（高電位コイル５２３）の第２外側末端５２８および第２トランス５１５Ｂ（高電位コイル５２３）の第２外側末端５２８に電気的に接続されている。第６高電位端子５１４Ｆは、第３トランス５１５Ｃ（高電位コイル５２３）の第２外側末端５２８および第４トランス５１５Ｄ（高電位コイル５２３）の第２外側末端５２８に電気的に接続されている。

　図４１および図４２を参照して、半導体装置Ｂ１は、第１低電位配線５３０、第２低電位配線５３５、第１高電位配線５３３および第２高電位配線５３４を含む。この形態では、複数の第１低電位配線５３０、複数の第２低電位配線５３５、複数の第１高電位配線５３３および複数の第２高電位配線５３４が形成されている。

　第１低電位配線５３０および第２低電位配線５３５は、第１トランス５１５Ａの低電位コイル５２０および第２トランス５１５Ｂの低電位コイル５２０を同電位に固定している。また、第１低電位配線５３０および第２低電位配線５３５は、第３トランス５１５Ｃの低電位コイル５２０および第４トランス５１５Ｄの低電位コイル５２０を同電位に固定している。第１低電位配線５３０および第２低電位配線５３５は、この形態では、トランス５１５Ａ～５１５Ｄの全ての低電位コイル５２０を同電位に固定している。

　第１高電位配線５３３および第２高電位配線５３４は、第１トランス５１５Ａの高電位コイル５２３および第２トランス５１５Ｂの高電位コイル５２３を同電位に固定している。また、第１高電位配線５３３および第２高電位配線５３４は、第３トランス５１５Ｃの高電位コイル５２３および第４トランス５１５Ｄの高電位コイル５２３を同電位に固定している。第１高電位配線５３３および第２高電位配線５３４は、この形態では、トランス５１５Ａ～５１５Ｄの全ての高電位コイル５２３を同電位に固定している。

　複数の第１低電位配線５３０は、対応する低電位端子５１３Ａ～５１３Ｄおよび対応するトランス５１５Ａ～５１５Ｄ（低電位コイル５２０）の第１内側末端５０３にそれぞれ電気的に接続されている。複数の第１低電位配線５３０は、同様の構造を有している。以下では、第１低電位端子５１３Ａおよび第１トランス５１５Ａに接続された第１低電位配線５３０の構造を例にとって説明する。他の第１低電位配線５３０の構造の説明については、第１トランス５１５Ａに接続された第１低電位配線５３０の構造の説明が準用されるものとし、省略する。

　第１低電位配線５３０は、第１絶縁部５５０と第２絶縁部５０７との境界部よりも第１絶縁部５５０側に形成された第１配線５７９と、第１絶縁部５５０と第２絶縁部５０７との境界部よりも第２絶縁部５０７側に形成された第２配線５７０とを含む。第１配線５７９は第１絶縁部５５０内に形成され、第２配線５７０は第２絶縁部５０７内に形成されている。第１配線５７９および第２配線５７０は、第１絶縁部５５０と第２絶縁部５０７との境界部において互いに接続されている。

　第１配線５７９は、低電位接続配線５３６、引き出し配線５３７、中継パッド電極層５７８、第１接続プラグ電極５７４、および第２接続プラグ電極５７５を含む。低電位接続配線５３６、引き出し配線５３７、中継パッド電極層５７８、第１接続プラグ電極５７４、および第２接続プラグ電極５７５は、低電位コイル５２０等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、低電位接続配線５３６、引き出し配線５３７、中継パッド電極層５７８、第１接続プラグ電極５７４、および第２接続プラグ電極５７５は、低電位コイル５２０等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　低電位接続配線５３６は、低電位コイル５２０と同一の層間絶縁層５５７内において第１トランス５１５Ａ（低電位コイル５２０）の第１内側領域５６６に形成されている。低電位接続配線５３６は、アイランド状に形成され、法線方向Ｚに高電位端子５１４（第１高電位端子５１４Ａ）に対向している。低電位接続配線５３６は、低電位コイル５２０の第１内側末端５０３に電気的に接続されている。

　引き出し配線５３７は、層間絶縁層５５７内において半導体チップ５４０および第２配線５７０の間の領域に形成されている。引き出し配線５３７は、この形態では、最下絶縁層５５５から数えて１層目の層間絶縁層５５７内に形成されている。引き出し配線５３７は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線５３７の第１端部は、半導体チップ５４０および第２配線５７０の下端部の間の領域に位置している。引き出し配線５３７の第２端部は、半導体チップ５４０および低電位接続配線５３６の間の領域に位置している。配線部は、半導体チップ５４０の第１主面５４１に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。

　中継パッド電極層５７８は、第１配線５７９において第２配線５７０に接続される部分である。中継パッド電極層５７８は、低電位コイル５２０と同一の層間絶縁層５５７に形成されている。中継パッド電極層５７８は、最上絶縁層５５６に形成された貫通孔５０４から部分的に露出している。中継パッド電極層５７８は、アイランド状に形成され、法線方向Ｚにおいて、層間絶縁層５５７を挟んで引き出し配線５３７の第１端部に対向している。

　第１接続プラグ電極５７４は、層間絶縁層５５７内において中継パッド電極層５７８および引き出し配線５３７の間の領域に形成され、中継パッド電極層５７８および引き出し配線５３７の第１端部に電気的に接続されている。第２接続プラグ電極５７５は、層間絶縁層５５７内において低電位接続配線５３６および引き出し配線５３７の間の領域に形成され、低電位接続配線５３６および引き出し配線５３７の第２端部に電気的に接続されている。

　第２配線５７０は、柱状配線５３８と、第１低電位パッド配線５３２とを含む。柱状配線５３８および第１低電位パッド配線５３２は、高電位コイル５２３と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、柱状配線５３８および第１低電位パッド配線５３２は、高電位コイル５２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　柱状配線５３８は、第１絶縁部５５０の絶縁主面５５４に形成されている。柱状配線５３８は、絶縁主面５５４から第２絶縁部５０７の絶縁主面５０１に向かって延び、第２絶縁部５０７を厚さ方向に貫通している。この形態では、柱状配線５３８は、法線方向Ｚに沿って延びる柱状に形成されているが、第２絶縁部５０７を貫通する観点から、貫通配線と称してもよい。柱状配線５３８の下端部は、最上絶縁層５５６に形成された貫通孔５０４に入り込み、貫通孔５０４内で中継パッド電極層５７８に接続されている。柱状配線５３８は、貫通孔５０４の開口幅よりも広い幅を有している。これにより、柱状配線５３８は、貫通孔５０４の周囲の最上絶縁層５５６にオーバラップする周縁部５０５を有している。柱状配線５３８の周縁部５０５は、最上絶縁層５５６を挟んで、中継パッド電極層５７８に対向している。また、柱状配線５３８は、中継パッド電極層５７８に直接接しており、中継パッド電極層５７８の直上の領域に形成されている。

　また、柱状配線５３８の上端部は、第２絶縁部５０７の絶縁主面５０１に形成された貫通孔５０６から露出している。貫通孔５０６は、第２絶縁部５０７の絶縁主面５０１から第１絶縁部５５０に向かって一定の深さを有している。これにより、柱状配線５３８の頂面５５１は、絶縁主面５０１に対して第１絶縁部５５０側に形成されており、頂面５５１と絶縁主面５０１との間に段差が形成されている。

　第１低電位パッド配線５３２は、第２絶縁部５０７の絶縁主面５０１上に形成されている。つまり、この形態では、第１低電位パッド配線５３２は、高電位コイル５２３と同一層に形成されている。第１低電位パッド配線５３２は、前述の低電位端子５１３を形成していてもよい。第１低電位パッド配線５３２は、第２絶縁部５０７に形成された貫通孔５０６を介して柱状配線５３８に接続されている。第１低電位パッド配線５３２は、柱状配線５３８よりも広い幅を有している。また、第１低電位パッド配線５３２は、図２１に示す第２低電位パッド配線１７１と同様の平面形状を有していてもよい。つまり、貫通孔５０６から貫通孔５０６に重ならない領域に引き出された引き出し部５５２（図示せず）を有していてもよい。この引き出し部５５２は、図２１の引き出し部１７５に対応する形状であってもよい。第１低電位パッド配線５３２は、保護層５０８で覆われることによって、保護層５０８内に形成されている。

　複数の第２低電位配線５３５は、図４１に示すように、対応する低電位端子５１３Ｅ、５１３Ｆおよび対応するトランス５１５Ａ～５１５Ｄの低電位コイル５２０の第１外側末端５２５にそれぞれ電気的に接続されている。複数の第２低電位配線５３５は、それぞれ、第１低電位配線５３０と同様の構造を有している。

　図４２を参照して、複数の第１高電位配線５３３は、対応する高電位端子５１４Ａ～１２Ｄおよび対応するトランス５１５Ａ～５１５Ｄ（高電位コイル５２３）の第２内側末端５２７にそれぞれ電気的に接続されている。複数の第１高電位配線５３３は、同様の構造をそれぞれ有している。第１高電位配線５３３は、前述の高電位端子５１４を形成していてもよい。以下では、第１高電位端子５１４Ａおよび第１トランス５１５Ａに接続された第１高電位配線５３３の構造を例にとって説明する。他の第１高電位配線５３３の構造の説明については、第１トランス５１５Ａに接続された第１高電位配線５３３の構造の説明が準用されるものとし、省略する。

　第１高電位配線５３３は、高電位コイル５２３と同一の導電材料によって形成されていることが好ましい。つまり、第１高電位配線５３３は、高電位コイル５２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。第１高電位配線５３３は、第２絶縁部５０７上において高電位コイル５２３の第２内側領域５６７に形成されている。第１高電位配線５３３は、アイランド状に形成され、高電位コイル５２３の第２内側末端５２７に電気的に接続されている。第１高電位配線５３３は、法線方向Ｚにおいて、第２絶縁部５０７および最上絶縁層５５６を挟んで低電位接続配線５３６に対向している。また、第１高電位配線５３３は、アイランド状に形成されているから、第１高電位パッド電極層と称してもよい。

　複数の第２高電位配線５３４は、対応する高電位端子５１４Ｅ、５１４Ｆおよび対応するトランス５１５Ａ～５１５Ｄ（高電位コイル５２３）の第２外側末端５２８にそれぞれ電気的に接続されている。複数の第２高電位配線５３４は、同様の構造をそれぞれ有している。以下では、第５高電位端子５１４Ｅおよび第１トランス５１５Ａ（第２トランス５１５Ｂ）に接続された第２高電位配線５３４の構造を例にとって説明する。他の第２高電位配線５３４の構造の説明については、第１トランス５１５Ａ（第２トランス５１５Ｂ）に接続された第２高電位配線５３４の構造の説明が準用されるものとし、省略する。

　第２高電位配線５３４は、第１トランス５１５Ａ（高電位コイル５２３）の第２外側末端５２８および第２トランス５１５Ｂ（高電位コイル５２３）の第２外側末端５２８に電気的に接続されている点を除いて、第１高電位配線５３３と同様の構造を有している。つまり、第２高電位配線５３４は、アイランド状に形成されている。第２高電位配線５３４は、アイランド状に形成されているから、第２高電位パッド電極層と称してもよい。

　第２高電位配線５３４は、第２絶縁部５０７上において高電位コイル５２３の周囲に形成されている。第２高電位配線５３４は、平面視において隣り合う２つの高電位コイル５２３の間の領域に形成され、法線方向Ｚに高電位端子５１４（第５高電位端子５１４Ｅ）に対向している。第２高電位配線５３４は、法線方向Ｚにおいて、第２絶縁部５０７および最上絶縁層５５６を挟んで低電位接続配線５３６に対向している。

　図４３を参照して、低電位端子５１３および高電位端子５１４の間の距離Ｄ１は、低電位コイル５２０および高電位コイル５２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、第１絶縁部５５０の総厚さＴＢ１と第２絶縁部５０７の総厚さＴＢ２との和を超えていることが好ましい（ＴＢ１＋ＴＢ２＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．００５以上０．５以下であってもよい。距離Ｄ１は、１００μｍ以上１０００μｍ以下であることが好ましい。距離Ｄ２は、２μｍ以上１２０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上５０μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。

　図４２および図４３を参照して、半導体装置Ｂ１は、平面視においてトランス５１５Ａ～５１５Ｄの周囲に位置するように第２絶縁部５０７上に形成されたダミーパターン５３９を含む。

　ダミーパターン５３９は、半導体装置Ａ１のダミーパターン３９と同様の形状を有していてもよい。たとえば、ダミーパターン５３９は、高電位ダミーパターン８６に対応する形状の高電位ダミーパターン５８６と、第１高電位ダミーパターン８７に対応する形状の第１高電位ダミーパターン５８７と、第２高電位ダミーパターン８８に対応する形状の第２高電位ダミーパターン５８８と、浮遊ダミーパターン１６１に対応する形状の浮遊ダミーパターン６６１とを含んでいてもよい。なお、図５５では、高電位ダミーパターン５８６と、第２高電位ダミーパターン５８８と、浮遊ダミーパターン６６１とが示されている。

　図４３を参照して、半導体装置Ｂ１は、デバイス領域５１７において半導体チップ５４０の第１主面５４１に形成された第２機能デバイス５６０を含む。第２機能デバイス５６０は、半導体チップ５４０の第１主面５４１の表層部、および／または、半導体チップ５４０の第１主面５４１の上の領域を利用して形成され、第１絶縁部５５０（最下絶縁層５５５）によって被覆されている。図４３では、第２機能デバイス５６０が第１主面５４１の表層部に示された破線によって簡略化して示されている。

　第２機能デバイス５６０は、低電位配線を介して低電位端子５１３に電気的に接続され、高電位配線を介して高電位端子５１４に電気的に接続されている。第２機能デバイス５６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス５６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。

　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗およびコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。

　図４３を参照して、半導体装置Ｂ１は、第１絶縁部５５０内に埋設されたシール導体５１６をさらに含む。シール導体５１６は、平面視において絶縁側壁５５３Ａ～５５３Ｄから間隔を空けて第１絶縁部５５０内に壁状に埋設され、第１絶縁部５５０をデバイス領域５１７および外側領域５１８に区画している。シール導体５１６は、外側領域５１８からデバイス領域５１７への水分の進入やクラックの進入を抑制する。

　デバイス領域５１７は、第１機能デバイス５４５（複数のトランス５１５）、第２機能デバイス５６０、複数の低電位端子５１３、複数の高電位端子５１４、第１低電位配線５３０、第２低電位配線５３５、第１高電位配線５３３、第２高電位配線５３４およびダミーパターン５３９を含む領域である。外側領域５１８は、デバイス領域５１７外の領域である。

　シール導体５１６は、デバイス領域５１７から電気的に切り離されている。シール導体５１６は、具体的には、第１機能デバイス５４５（複数のトランス５１５）、第２機能デバイス５６０、複数の低電位端子５１３、複数の高電位端子５１４、第１低電位配線５３０、第２低電位配線５３５、第１高電位配線５３３、第２高電位配線５３４およびダミーパターン５３９から電気的に切り離されている。シール導体５１６は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体５１６は、デバイス領域５１７に繋がる電流経路を形成しない。

　シール導体５１６は、平面視において絶縁側壁５５３～５５３Ｄに沿う帯状に形成されている。シール導体５１６は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。これにより、シール導体５１６は、平面視において四角形状（具体的には長方形状）のデバイス領域５１７を区画している。また、シール導体５１６は、平面視においてデバイス領域５１７を取り囲む四角環状（具体的には長方形環状）の外側領域５１８を区画している。

　シール導体５１６は、具体的には、絶縁主面５５４側の上端部、半導体チップ５４０側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体５１６の上端部は、この形態では、絶縁主面５５４から半導体チップ５４０側に間隔を空けて形成され、第１絶縁部５５０内に位置している。シール導体５１６の上端部は、この形態では、最上絶縁層５５６によって被覆されている。シール導体５１６の上端部は、１つまたは複数の層間絶縁層５５７によって被覆されていてもよい。シール導体５１６の上端部は、最上絶縁層５５６から露出していてもよい。シール導体５１６の下端部は、半導体チップ５４０から上端部側に間隔を空けて形成されている。

　このように、シール導体５１６は、この形態では、複数の低電位端子５１３および複数の高電位端子５１４に対して半導体チップ５４０側に位置するように第１絶縁部５５０内に埋設されている。また、シール導体５１６は、第１絶縁部５５０内において第１機能デバイス５４５（複数のトランス５１５）、第１低電位配線５３０、第２低電位配線５３５、第１高電位配線５３３、第２高電位配線５３４およびダミーパターン５３９に絶縁主面５５４に平行な方向に対向している。シール導体５１６は、第１絶縁部５５０内において、第２機能デバイス５６０の一部に絶縁主面５５４に平行な方向に対向していてもよい。

　シール導体５１６は、複数のシールプラグ導体５１９、および、１つまたは複数（この形態では複数）のシールビア導体５６５を含む。シールビア導体５６５の個数は任意である。複数のシールプラグ導体５１９のうちの最上のシールプラグ導体５１９は、シール導体５１６の上端部を形成している。複数のシールビア導体５６５は、シール導体５１６の下端部をそれぞれ形成している。シールプラグ導体５１９およびシールビア導体５６５は、低電位コイル５２０と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体５１９およびシールビア導体５６５は、低電位コイル５２０等と同様に、バリア層および本体層を含むことが好ましい。

　複数のシールプラグ導体５１９は、複数の層間絶縁層５５７にそれぞれ埋め込まれ、平面視においてデバイス領域５１７を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体５１９は、互いに接続されるように最下絶縁層５５５から最上絶縁層５５６に向かって積層されている。複数のシールプラグ導体５１９の積層数は、複数の層間絶縁層５５７の積層数に一致している。むろん、複数の層間絶縁層５５７を貫通する１つまたは複数のシールプラグ導体５１９が形成されていてもよい。

　複数のシールプラグ導体５１９の集合体によって１つの環状のシール導体５１６が形成されるのであれば、複数のシールプラグ導体５１９の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体５１９の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体５１９の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域５１７への水分やクラックの進入のリスクを鑑みると、複数のシールプラグ導体５１９は、無端状（環状）に形成されていることが好ましい。

　複数のシールビア導体５６５は、最下絶縁層５５５において半導体チップ５４０およびシールプラグ導体５１９の間の領域にそれぞれ形成されている。複数のシールビア導体５６５は、半導体チップ５４０に接続され、かつシールプラグ導体５１９に接続されている。これにより、シール導体５１６は、シールビア導体５６５を介して、グランド電位に固定されていてもよい。複数のシールビア導体５６５は、シールプラグ導体５１９の平面積未満の平面積を有している。単一のシールビア導体５６５が形成されている場合、単一のシールビア導体５６５は、シールプラグ導体５１９の平面積以上の平面積を有していてもよい。

　シール導体５１６の幅は、０．１μｍ以上２０μｍ以下であってもよい。シール導体５１６の幅は、１μｍ以上１０μｍ以下であることが好ましい。シール導体５１６の幅は、シール導体５１６が延びる方向に直交する方向の幅によって定義される。

　図４３を参照して、保護層５０８は、高電位コイル５２３、低電位端子５１３、高電位端子５１４およびダミーパターン５３９を被覆するように第２絶縁部５０７の絶縁主面５０１の上に形成されている。保護層５０８は、パッシベーション層と称されてもよい。保護層５０８は、絶縁主面５０１の上から第２絶縁部５０７、第１絶縁部５５０および半導体チップ５４０を保護する。保護層５０８は、有機絶縁層からなっていてもよく、感光性樹脂を含んでいてもよい。保護層５０８は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。保護層５０８は、この形態では、ポリイミドを含む。保護層５０８の厚さは、１μｍ以上１００μｍ以下であってもよい。

　保護層５０８の厚さは、低電位コイル５２０および高電位コイル５２３の間の距離Ｄ２以上であることが好ましい。この場合、保護層５０８の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、保護層５０８の厚化を抑制できると同時に、保護層５０８によって高電位コイル５２３上の絶縁耐圧を適切に高めることができる。　　　

　保護層５０８は、複数の低電位端子５１３をそれぞれ露出させる複数の低電位端子開口６８８を有している。低電位端子開口６８８から露出する低電位端子５１３は、低電位パッド６９１と称してもよい。低電位パッド６９１の表面には、パラジウムおよびニッケルのうちの少なくとも１つを含む被覆層が形成されていてもよい。低電位端子開口６８８は、第１低電位パッド配線５３２の引き出し部５５２を露出させている。つまり、低電位端子開口６８８は、平面視において、貫通孔５０６に対向しておらず、貫通孔５０６からずれた位置に形成されている。これにより、低電位端子５１３に対するボンディングワイヤ７１の接続不良を抑制することができる。たとえば、貫通孔５０６に第１低電位パッド配線５３２の導電材料を埋め込む際、貫通孔５０６の径の大きさによっては、埋め込み後の第１低電位パッド配線５３２の上面が貫通孔５０６に重なる位置で凹む場合がある。しかしながら、この形態では、第１低電位パッド配線５３２の一部を第２絶縁部５０７の平坦な絶縁主面５０１上に引き出して引き出し部５５２を形成し、この引き出し部５５２を低電位端子開口６８８から露出させている。その結果、低電位端子開口６８８からの第１低電位パッド配線５３２の露出部分が平坦となるので、ボンディングワイヤ７１を良好に接続することができる。

　また、保護層５０８は、複数の高電位端子５１４をそれぞれ露出させる複数の高電位端子開口６８９を有している。高電位端子開口６８９から露出する高電位端子５１４は、高電位パッド６９２と称してもよい。

　以上、この半導体装置Ｂ１によれば、低電位コイル５２０と高電位コイル５２３との間に、有機絶縁層５８４からなる第２絶縁部５０７が形成されている。そのため、低電位コイル５２０と高電位コイル５２３との間の絶縁耐圧を、第２絶縁部５０７の厚膜化によって達成することができる。有機絶縁層５８４であれば、無機絶縁層５５８，５５９のように互いに異なる複数種の絶縁材料からなる積層構造としなくても、１種の有機絶縁材料（樹脂材料）だけで、第２絶縁部５０７を厚く形成することができる。たとえば、スピンコート法によって簡単に厚膜化することができる。その結果、第１絶縁部５５０を厚く形成する場合に比べてリードタイムを短縮でき、コストを低減することができる。

　さらに、第２絶縁部５０７が単層の有機絶縁層５８４からなるため、第２絶縁部５０７を貫通する配線（柱状配線５３８）を、１回のめっき成長によって簡単に形成することができる。これに対し、第２絶縁部７０７が第１絶縁部５５０のように複数の無機絶縁層を含む多層配線構造であると、各無機絶縁層を積層する都度、当該無機絶縁層に導体（たとえば、シール導体５１６と同様に）を埋め込む工程が必要となり、第２絶縁部５０７を貫通する配線を形成するために、多層配線構造の層の数と同等の工程が必要となる。そのため、この半導体装置Ｂ１では、第２絶縁部５０７を貫通する配線の形成工程のリードタイムも短縮することができる。

　一方、低電位コイル５２０と半導体チップ５４０との間は、層間絶縁層５５７を含む多層絶縁積層構造からなる第１絶縁部５５０である。これにより、第１機能デバイス５４５（トランス５１５）と第２機能デバイス５６０とが混載される場合において、第１絶縁部５５０を第２機能デバイス５６０に接続される多層配線を引き回すスペースとして使用することができる。また、無機絶縁層からなる第１絶縁部５５０は、有機絶縁層からなる第２絶縁部５０７に比べて平坦性がよいので、半導体チップ５４０上の多層配線構造の平坦性を良好に確保することもできる。

　なお、前述の説明では、シール導体５１６は、シールビア導体５６５を介して半導体チップ５４０に接続され、グランド電位に固定されていた。一方、図４４に示すように、シールビア導体５６５を省略することによって、シール導体５１６は、グランド電位に固定されていなくてもよい。

　また、第２絶縁部５０７の絶縁主面５０１と絶縁側壁５０２Ａ～５０２Ｄとが交差することによって形成される第２絶縁部５０７の上部角部は、図４３および図４４に示すように、一定の角度を有していていもよいし、断面視曲線形状になるようにラウンド形状であってもよい。また、絶縁主面５０１の全体が、半導体チップ５４０の反対側に膨らむ曲面形状であってもよい。

　また、第２絶縁部５０７は、複数の有機絶縁層の積層構造を有していてもよい。この場合、複数の有機絶縁層は、互いに同一の有機絶縁材料からなっていてもよいし、互いに異なる有機絶縁材料からなっていてもよい。
（第２実施形態）
　図４５は、本開示の一実施形態に係る半導体装置Ｂ２の模式的な断面図である。以下では、前述の半導体装置Ｂ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ｂ２では、第１低電位配線５３０の一部が、半導体装置Ｂ２の低電位端子５１３として機能する。より具体的には、第１配線５７９（中継パッド電極層５７８）が、低電位パッド６９１として露出している。この場合、中継パッド電極層５７８は、半導体装置Ｂ１とは異なり、柱状配線５３８と第１低電位配線５３０と間で電流を中継する部材ではないため、たとえば、パッド電極層と称してもよい。

　低電位パッド６９１を露出させる低電位端子開口６９０は、保護層５０８および第２絶縁部５０７を貫通して形成されている。低電位端子開口６９０は、第２絶縁部５０７に形成された第１部分６９３と、保護層５０８に形成された第２部分６９４とを含んでいてもよい。第２部分６９４は、第１部分６９３よりも大きな幅で形成されている。これにより、第１部分６９３と第２部分６９４との間に、段差が形成されている。また、第１部分６９３は、低電位パッド６９１に向かって幅が狭まる断面視テーパ状に形成されていてもよい。一方、第２部分６９４は、低電位パッド６９１に向かって幅がほぼ一定であってもよい。

　また、低電位端子開口６９０の第１部分６９３は、最上絶縁層５５６の貫通孔５０４よりも大きな幅で形成されている。これにより、低電位端子開口６９０の第１部分６９３と貫通孔５０４との間に、段差が形成されていてもよい。

　以上、この半導体装置Ｂ２によれば、半導体装置Ｂ１と同様に、低電位コイル５２０と高電位コイル５２３との間に、有機絶縁層５８４からなる第２絶縁部５０７が形成されている。そのため、低電位コイル５２０と高電位コイル５２３との間の絶縁耐圧を、第２絶縁部５０７の厚膜化によって達成することができる。その結果、第１絶縁部５５０を厚く形成する場合に比べてリードタイムを短縮でき、コストを低減することができる。

　また、低電位コイル５２０と半導体チップ５４０との間は、層間絶縁層５５７を含む多層絶縁積層構造からなる第１絶縁部５５０である。これにより、第１機能デバイス５４５（トランス５１５）と第２機能デバイス５６０とが混載される場合において、第１絶縁部５５０を第２機能デバイス５６０に接続される多層配線を引き回すスペースとして使用することができる。また、無機絶縁層からなる第１絶縁部５５０は、有機絶縁層からなる第２絶縁部５０７に比べて平坦性がよいので、半導体チップ５４０上の多層配線構造の平坦性を良好に確保することもできる。

　さらに、柱状配線５３８および第１低電位パッド配線５３２が形成されておらず、ボンディングワイヤ７１が第１配線５７９（第１低電位配線５３０）に直接接続されている。そのため、柱状配線５３８および第１低電位パッド配線５３２の形成工程を省略できるので、リードタイムをさらに短縮することができる。

　なお、前述の説明では、シール導体５１６は、シールビア導体５６５を介して半導体チップ５４０に接続され、グランド電位に固定されていた。一方、図４６に示すように、シールビア導体５６５を省略することによって、シール導体５１６は、グランド電位に固定されていなくてもよい。
（第３実施形態）
　図４７は、本開示の一実施形態に係る半導体装置Ｂ３の模式的な断面図である。以下では、前述の半導体装置Ｂ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ｂ３では、保護層５０８は、第１保護層５６８と、第２保護層５６９とを含む。第１保護層５６８は、高電位コイル５２３、第１低電位パッド配線５３２、第１高電位配線５３３およびダミーパターン５３９を覆うように第２絶縁部５０７の絶縁主面５０１の上に形成されている。第２保護層５６９は、第１保護層５６８上に積層されている。

　第１保護層５６８および第２保護層５６９は、互いに同じ有機絶縁層からなっていてもよいし、異なる種類の有機絶縁層からなっていてもよい。たとえば、第１保護層５６８は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよく、第２保護層５６９は、上記例示した有機絶縁材料のうち、第１保護層５６８と同じ有機絶縁材料、もしくは第１保護層５６８と異なる種類の有機絶縁材料からなっていてもよい。

　また、第１保護層５６８および第２保護層５６９の厚さは、互いに同じであってもよいし、互いの異なっていてもよい。この形態では、第２保護層５６９の厚さが、第１保護層５６８の厚さよりも大きいことが好ましい。第２保護層５６９を厚くすることによって、後述する凹部６７９を深くすることできるので、高電位端子５１４および低電位端子５１３の間の沿面距離をさらに増加させることができる。たとえば、第１保護層５６８の厚さは、１μｍ以上１００μｍ以下であり、第２保護層５６９の厚さは、１μｍ以上１００μｍ以下であってもよい。

　第１保護層５６８の主面には、第２低電位パッド配線６７６および高電位パッド配線６７７が形成されている。第２低電位パッド配線６７６および高電位パッド配線６７７は、高電位コイル５２３と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、第２低電位パッド配線６７６および高電位パッド配線６７７は、高電位コイル５２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　第２低電位パッド配線６７６は、第１保護層５６８の主面に形成されている。つまり、この形態では、第２低電位パッド配線６７６は、高電位コイル５２３よりも上層に形成されている。また、第２低電位パッド配線６７６は、第２保護層５６９で覆われることによって、第２保護層５６９内に形成されている。第２低電位パッド配線６７６は、前述の低電位端子５１３を形成していてもよい。第２低電位パッド配線６７６は、第１保護層５６８に形成された貫通孔５７６を介して第１低電位パッド配線５３２に接続されている。

　高電位パッド配線６７７は、第１保護層５６８の主面に形成されている。つまり、この形態では、高電位パッド配線６７７は、高電位コイル５２３よりも上層に形成されている。また、高電位パッド配線６７７は、第２保護層５６９で覆われることによって、第２保護層５６９内に形成されている。高電位パッド配線６７７は、前述の高電位端子５１４を形成していてもよい。高電位パッド配線６７７は、第１保護層５６８に形成された貫通孔５８５を介して第１高電位配線５３３に接続されている。

　第２低電位パッド配線６７６および高電位パッド配線６７７は、それぞれ、アイランド状に形成されていてもよいし、第１低電位パッド配線５３２と同様に、貫通孔５７６および貫通孔５８５から、貫通孔５７６および貫通孔５８５に重ならない領域に引き出された引き出し部（図示せず）を有していてもよい。

　保護層５０８は、複数の第２低電位パッド配線６７６（低電位端子５１３）をそれぞれ露出させる複数の低電位端子開口６８８を有している。低電位端子開口６８８から露出する低電位端子５１３は、低電位パッド６９１と称してもよい。

　また、保護層５０８は、複数の高電位パッド配線６７７（高電位端子５１４）をそれぞれ露出させる複数の高電位端子開口６８９を有している。高電位端子開口６８９から露出する高電位端子５１４は、高電位パッド６９２と称してもよい。高電位パッド６９２の表面には、パラジウムおよびニッケルのうちの少なくとも１つを含む被覆層が形成されていてもよい。

　また、保護層５０８は、低電位端子開口６８８と高電位端子開口６８９との間の領域に凹凸構造６７８を有している。凹凸構造６７８は、保護層５０８の保護主面５８２から第２絶縁部５０７に向かって窪んだ複数の凹部６７９を含む。凹凸構造６７８は、保護層５０８の保護主面５８２に沿う沿面距離を増加させている。したがって、凹凸構造６７８は、保護層５０８の保護主面５８２に沿う沿面放電の発生を抑制している。複数の凹部６７９は、この形態では、第２保護層５６９を貫通し、かつ第１保護層５６８の主面を露出させており、上端から下端まで第２保護層５６９で形成された側面と、第１保護層５６８で形成された底面とを有している。一方、複数の凹部６７９は、第２保護層５６９を貫通し、その底部が第１保護層５６８の厚さ方向途中に達していてもよい。この場合、複数の凹部６７９の側面は、第２保護層５６９で形成された上部と、第１保護層５６８で形成された下部とを有していてもよい。また、図示はしないが、凹凸構造６７８は、平面視で高電位コイル５２３を取り囲むように形成されていてもよい。

　以上、この半導体装置Ｂ３によれば、半導体装置Ｂ１と同様に、低電位コイル５２０と高電位コイル５２３との間に、有機絶縁層５８４からなる第２絶縁部５０７が形成されている。そのため、低電位コイル５２０と高電位コイル５２３との間の絶縁耐圧を、第２絶縁部５０７の厚膜化によって達成することができる。その結果、第１絶縁部５５０を厚く形成する場合に比べてリードタイムを短縮でき、コストを低減することができる。

　また、半導体装置Ｂ１と同様に、低電位コイル５２０と半導体チップ５４０との間は、層間絶縁層５５７を含む多層絶縁積層構造からなる第１絶縁部５５０である。これにより、第１機能デバイス５４５（トランス５１５）と第２機能デバイス５６０とが混載される場合において、第１絶縁部５５０を第２機能デバイス５６０に接続される多層配線を引き回すスペースとして使用することができる。また、無機絶縁層からなる第１絶縁部５５０は、有機絶縁層からなる第２絶縁部５０７に比べて平坦性がよいので、半導体チップ５４０上の多層配線構造の平坦性を良好に確保することもできる。

　また、保護層５０８に凹凸構造６７８が形成されている。これにより、高電位端子５１４および低電位端子５１３の間の保護層５０８の保護主面５８２に沿う沿面距離を増加させることができ、かつ、高電位端子５１４および低電位端子５１３の間の絶縁距離を増加させることができる。よって、高電位端子５１４および低電位端子５１３の間の領域において沿面放電の発生を抑制できるから、これら高電位端子５１４および低電位端子５１３の間の保護層５０８の破壊や劣化を抑制することができる。その結果、高電位端子５１４および低電位端子５１３が短絡することを抑制できるから、当該短絡の発生による保護層５０８の更なる破壊や劣化を抑制することができる。

　なお、前述の説明では、シール導体５１６は、シールビア導体５６５を介して半導体チップ５４０に接続され、グランド電位に固定されていた。一方、図４８に示すように、シールビア導体５６５を省略することによって、シール導体５１６は、グランド電位に固定されていなくてもよい。
（第４実施形態）
　図４９は、本開示の一実施形態に係る半導体装置Ｂ４の模式的な断面図である。以下では、前述の半導体装置Ｂ２および半導体装置Ｂ３に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ｂ４では、半導体装置Ｂ２の保護層５０８が、前述の半導体装置Ｂ３と同様に、第１保護層５６８と、第２保護層５６９とを含む。また、保護層５０８が、低電位端子開口６９０と高電位端子開口６８９との間の領域に凹凸構造６７８を有している。

　以上、この半導体装置Ｂ４によれば、半導体装置Ｂ１と同様に、低電位コイル５２０と高電位コイル５２３との間に、有機絶縁層５８４からなる第２絶縁部５０７が形成されている。そのため、低電位コイル５２０と高電位コイル５２３との間の絶縁耐圧を、第２絶縁部５０７の厚膜化によって達成することができる。その結果、第１絶縁部５５０を厚く形成する場合に比べてリードタイムを短縮でき、コストを低減することができる。

　また、半導体装置Ｂ１と同様に、低電位コイル５２０と半導体チップ５４０との間は、層間絶縁層５５７を含む多層絶縁積層構造からなる第１絶縁部５５０である。これにより、第１機能デバイス５４５（トランス５１５）と第２機能デバイス５６０とが混載される場合において、第１絶縁部５５０を第２機能デバイス５６０に接続される多層配線を引き回すスペースとして使用することができる。また、無機絶縁層からなる第１絶縁部５５０は、有機絶縁層からなる第２絶縁部５０７に比べて平坦性がよいので、半導体チップ５４０上の多層配線構造の平坦性を良好に確保することもできる。

　さらに、半導体装置Ｂ２と同様に、柱状配線５３８および第１低電位パッド配線５３２が形成されておらず、ボンディングワイヤ７１が第１配線５７９（第１低電位配線５３０）に直接接続されている。そのため、柱状配線５３８および第１低電位パッド配線５３２の形成工程を省略できるので、リードタイムをさらに短縮することができる。

　また、半導体装置Ｂ３と同様に、保護層５０８に凹凸構造６７８が形成されている。これにより、高電位端子５１４および低電位端子５１３の間の保護層５０８の保護主面５８２に沿う沿面距離を増加させることができ、かつ、高電位端子５１４および低電位端子５１３の間の絶縁距離を増加させることができる。よって、高電位端子５１４および低電位端子５１３の間の領域において沿面放電の発生を抑制できるから、これら高電位端子５１４および低電位端子５１３の間の保護層５０８の破壊や劣化を抑制することができる。その結果、高電位端子５１４および低電位端子５１３が短絡することを抑制できるから、当該短絡の発生による保護層５０８の更なる破壊や劣化を抑制することができる。

　なお、前述の説明では、シール導体５１６は、シールビア導体５６５を介して半導体チップ５４０に接続され、グランド電位に固定されていた。一方、図５０に示すように、シールビア導体５６５を省略することによって、シール導体５１６は、グランド電位に固定されていなくてもよい。
＜半導体装置Ｃ１～Ｃ４の構造＞
（第１実施形態）
　図５１は、本開示の一実施形態に係る半導体装置Ｃ１の模式的な平面図である。図５２は、図５１の半導体装置Ｃ１において低電位コイル７２０が形成された層を示す平面図である。図５３は、図５１の半導体装置Ｃ１において高電位コイル７２３が形成された層を示す平面図である。図５４は、図５１の半導体装置Ｃ１の模式的な断面図である。図５５は、図５１の半導体装置Ｃ１の要部拡大図である。

　図５１～図５４を参照して、半導体装置Ｃ１は、直方体形状の半導体チップ７４０を含む。半導体チップ７４０は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。

　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。

　半導体チップ７４０は、この形態では、シリコン製の半導体基板を含む。半導体チップ７４０は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。また、半導体チップ７４０は、グランド電位に固定されていてもよい。

　半導体チップ７４０は、一方側の第１主面７４１、他方側の第２主面７４２、ならびに、第１主面７４１および第２主面７４２を接続するチップ側壁７４４Ａ～７４４Ｄを有している。第１主面７４１および第２主面７４２は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。

　チップ側壁７４４Ａ～７４４Ｄは、第１チップ側壁７４４Ａ、第２チップ側壁７４４Ｂ、第３チップ側壁７４４Ｃおよび第４チップ側壁７４４Ｄを含む。第１チップ側壁７４４Ａおよび第２チップ側壁７４４Ｂは、半導体チップ７４０の長辺を形成している。第１チップ側壁７４４Ａおよび第２チップ側壁７４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁７４４Ｃおよび第４チップ側壁７４４Ｄは、半導体チップ７４０の短辺を形成している。第３チップ側壁７４４Ｃおよび第４チップ側壁７４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁７４４Ａ～７４４Ｄは、研削面からなる。

　半導体装置Ｃ１は、半導体チップ７４０の第１主面７４１の上に順に形成された、第１絶縁部７５０と、第２絶縁部７０７と、保護層７０８とを含む。

　第１絶縁部７５０は、絶縁主面７５４および絶縁側壁７５３Ａ～７５３Ｄを有している。絶縁主面７５４は、平面視において第１主面７４１に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面７５４は、第１主面７４１に対して平行に延びている。

　絶縁側壁７５３Ａ～７５３Ｄは、第１絶縁側壁７５３Ａ、第２絶縁側壁７５３Ｂ、第３絶縁側壁７５３Ｃおよび第４絶縁側壁７５３Ｄを含む。絶縁側壁７５３Ａ～７５３Ｄは、絶縁主面７５４の周縁から半導体チップ７４０に向けて延び、チップ側壁７４４Ａ～７４４Ｄに連なっている。絶縁側壁７５３Ａ～７５３Ｄは、具体的には、チップ側壁７４４Ａ～７４４Ｄに対して面一に形成されている。絶縁側壁７５３Ａ～７５３Ｄは、チップ側壁７４４Ａ～７４４Ｄに面一な研削面を形成している。

　第２絶縁部７０７は、絶縁主面７５４上に形成されており、絶縁主面７０４および絶縁側壁７０５Ａ～７０５Ｄを有している。絶縁主面７０４は、平面視において第１主面７４１に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面７０４は、第１主面７４１に対して平行に延びている。

　絶縁側壁７０５Ａ～７０５Ｄは、第１絶縁側壁７０５Ａ、第２絶縁側壁７０５Ｂ、第３絶縁側壁７０５Ｃおよび第４絶縁側壁７０５Ｄを含む。絶縁側壁７０５Ａ～７０５Ｄは、絶縁主面７０４の周縁から半導体チップ７４０に向けて延びている。絶縁側壁７０５Ａ～７０５Ｄは、具体的には、絶縁側壁７５３Ａ～７５３Ｄに対して内側に形成されている。これにより、絶縁側壁７０５Ａ～７０５Ｄと絶縁側壁７５３Ａ～７５３Ｄとの間には、段差が形成されている。

　保護層７０８は、絶縁主面７０４上に形成されており、保護主面７８２および保護側壁７８３Ａ～７８３Ｄを有している。保護主面７８２は、平面視において第１主面７４１に整合する四角形状（この形態では長方形状）に形成されている。保護主面７８２は、第１主面７４１に対して平行に延びている。

　保護側壁７８３Ａ～７８３Ｄは、第１保護側壁７８３Ａ、第２保護側壁７８３Ｂ、第３保護側壁７８３Ｃおよび第４保護側壁７８３Ｄを含む。保護側壁７８３Ａ～７８３Ｄは、保護主面７８２の周縁から半導体チップ７４０に向けて延びている。保護側壁７８３Ａ～７８３Ｄは、具体的には、絶縁側壁７０５Ａ～７０５Ｄに対して内側に形成されている。これにより、保護側壁７８３Ａ～７８３Ｄと絶縁側壁７０５Ａ～７０５Ｄとの間には、段差が形成されている。

　第１絶縁部７５０は、複数の有機絶縁層を含む多層絶縁積層構造からなる。この形態では、第１絶縁部７５０は、第１有機絶縁層７５５および第２有機絶縁層７５６を含む。第２有機絶縁層７５６は、絶縁主面７５４を形成する層であり、最上有機絶縁層と称してもよい。一方、第１有機絶縁層７５５は、半導体チップ７４０の第１主面７４１に接する層であり、最下有機絶縁層と称してもよい。また、第１有機絶縁層７５５（最下有機絶縁層）と第２有機絶縁層７５６（最上有機絶縁層）との間に、１層以上の有機絶縁層が介在していてもよい。

　第１有機絶縁層７５５および第２有機絶縁層７５６は、互いに同じ有機絶縁層からなっていてもよいし、異なる種類の有機絶縁層からなっていてもよい。たとえば、第１有機絶縁層７５５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよく、第２有機絶縁層７５６は、上記例示した有機絶縁材料のうち、第１有機絶縁層７５５と同じ有機絶縁材料、もしくは第１有機絶縁層７５５と異なる種類の有機絶縁材料からなっていてもよい。

　また、第１有機絶縁層７５５および第２有機絶縁層７５６の厚さは、互いに同じであってもよいし、互いの異なっていてもよい。この形態では、第２有機絶縁層７５６の厚さが、第１有機絶縁層７５５の厚さよりも大きいことが好ましい。たとえば、第１有機絶縁層７５５の厚さは、０．５μｍ以上３０μｍ以下であり、第２有機絶縁層７５６の厚さは、０．５μｍ以上３０μｍ以下であってもよい。第１絶縁部７５０の総厚さＴＣ１は、１μｍ以上６０μｍ以下であってもよい。第１絶縁部７５０の総厚さＴＣ１は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。

　第２絶縁部７０７は、有機絶縁層７８４を含む層構造を有している。第２絶縁部７０７は、この形態では、有機絶縁層７８４の単一層からなるが、複数の有機絶縁層の積層構造であってもよい。有機絶縁層７８４としては、たとえば、ポリイミド膜、フェノール樹脂膜およびエポキシ樹脂膜等が挙げられる。第２絶縁部７０７の総厚さＴＣ２は、２μｍ以上１００μｍ以下であってもよい。第２絶縁部７０７の総厚さＴＣ２は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。

　保護層７０８は、絶縁主面７０４の上から第２絶縁部７０７、第１絶縁部７５０および半導体チップ７４０を保護する。保護層７０８は、有機絶縁層からなっていてもよく、感光性樹脂を含んでいてもよい。保護層７０８は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。保護層７０８は、この形態では、ポリイミドを含む。

　第１絶縁部７５０の一部は、パッド領域７５７として保護層７０８および第２絶縁部７０７から露出している。この形態では、第２絶縁部７０７の絶縁側壁７０５Ｂおよび保護層７０８の保護側壁７８３Ｂと第１絶縁部７５０の絶縁側壁７５３Ｂとの間に、半導体チップ７４０のチップ側壁７４４Ｂ側に向かって開放した空間部７５８が形成されている。空間部７５８は、絶縁主面７５４、絶縁側壁７０５Ｂおよび保護側壁７８３Ｂによって区画された領域であり、この空間部７５８を形成する絶縁主面７５４がパッド領域７５７を形成する。また、絶縁側壁７０５Ｂは、半導体チップ７４０の第１主面７４１に対して傾斜するように形成されていてもよい。一方、保護側壁７８３Ｂは、半導体チップ７４０の第１主面７４１に対して垂直に形成されていてもよい。つまり、空間部７５８を形成する側壁７０５Ｂ，７８３Ｂは、半導体チップ７４０の第１主面７４１の法線方向Ｚに対して一部が傾斜し、その他の部分が当該傾斜部分に対して傾斜していてもよい。

　半導体装置Ｃ１は、第１機能デバイス７４５を含む。第１機能デバイス７４５は、１つまたは複数（この形態では複数）のトランス７１５（変圧器）を含む。つまり、半導体装置Ｃ１は、複数のトランス７１５を含むマルチチャネル型のデバイスからなる。複数のトランス７１５は、絶縁側壁７５３Ａ～７５３Ｄから間隔を空けて第１絶縁部７５０および第２絶縁部７０７の積層構造の内方部に形成されている。複数のトランス７１５は、第１方向Ｘに間隔を空けて形成されている。

　複数のトランス７１５は、具体的には、平面視において絶縁側壁７５３Ｃ側から絶縁側壁７５３Ｄ側に向けてこの順に形成された第１トランス７１５Ａ、第２トランス７１５Ｂ、第３トランス７１５Ｃおよび第４トランス７１５Ｄを含む。第１トランス７１５Ａ、第２トランス７１５Ｂ、第３トランス７１５Ｃおよび第４トランス７１５Ｄは、それぞれ、図１１の第１トランス１３１、第２トランス１３２、第３トランス１３３および第４トランス１３４に対応していてもよい。複数のトランス７１５Ａ～７１５Ｄは、同様の構造をそれぞれ有している。以下では、第１トランス７１５Ａの構造を例にとって説明する。第２トランス７１５Ｂ、第３トランス７１５Ｃおよび第４トランス７１５Ｄの構造の説明については、第１トランス７１５Ａの構造の説明が準用されるものとし、省略する。

　図５１～図５４を参照して、第１トランス７１５Ａは、低電位コイル７２０および高電位コイル７２３を含む。低電位コイル７２０は、第１絶縁部７５０上に形成されている。高電位コイル７２３は、法線方向Ｚに低電位コイル７２０と対向するように第２絶縁部７０７上に形成されている。低電位コイル７２０は、第１絶縁部７５０の絶縁主面７５４に形成されている。高電位コイル７２３は、第２絶縁部７０７の絶縁主面７０４に形成されている。つまり、高電位コイル７２３は、低電位コイル７２０を挟んで半導体チップ７４０に対向している。低電位コイル７２０および高電位コイル７２３の配置箇所は任意である。また、高電位コイル７２３は、第２絶縁部７０７を挟んで低電位コイル７２０に対向していればよい。

　低電位コイル７２０および高電位コイル７２３の間の距離Ｄ２（つまり、第２絶縁部７０７の厚さ）は、低電位コイル７２０および高電位コイル７２３の間の絶縁耐圧や電界強度に応じて適宜調整される。低電位コイル７２０は、この形態では、第１絶縁部７５０の絶縁主面７５４に形成されている。一方、高電位コイル７２３は、第２絶縁部７０７の絶縁主面７０４に形成されている。したがって、低電位コイル７２０と高電位コイル７２３との間には、第２絶縁部７０７が介在している。

　低電位コイル７２０は、第１絶縁部７５０の絶縁主面７５４から半導体チップ７４０とは反対側に立設するように形成されている。低電位コイル７２０は、その頂部側から第２絶縁部７０７に覆われている。低電位コイル７２０は、図５２に示すように、第１内側末端７０３、第１外側末端７２５、ならびに、第１内側末端７０３および第１外側末端７２５の間を螺旋状に引き回された第１螺旋部７２６を含む。第１螺旋部７２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部７２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域７６６を区画している。

　第１螺旋部７２６の巻回数は、３以上３０以下であってもよい。第１螺旋部７２６の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１螺旋部７２６の幅は、１μｍ以上５μｍ以下であることが好ましい。第１螺旋部７２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部７２６の第１巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部７２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。

　第１螺旋部７２６の巻回形状や、第１内側領域７６６の平面形状は任意であり、図５２等に示される形態に限定されない。第１螺旋部７２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域７６６は、第１螺旋部７２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。また、第１螺旋部７２６の隙間には、第２絶縁部７０７の一部が入り込んでいる。

　低電位コイル７２０は、チタン、窒化チタン、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル７２０は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、第１絶縁部７５０の絶縁主面７５４に沿って平坦な形状で形成される。本体層は、バリア層上に積層される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

　高電位コイル７２３は、第２絶縁部７０７の絶縁主面７０４から第１絶縁部７５０とは反対側に立設するように形成されている。高電位コイル７２３は、その頂部側から保護層７０８に覆われている。高電位コイル７２３は、図５３に示すように、第２内側末端７２７、第２外側末端７２８、ならびに、第２内側末端７２７および第２外側末端７２８の間を螺旋状に引き回された第２螺旋部７２９を含む。第２螺旋部７２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部７２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域７６７を区画している。第２螺旋部７２９の第２内側領域７６７は、法線方向Ｚに第１螺旋部７２６の第１内側領域７６６に対向している。

　第２螺旋部７２９の巻回数は、５以上３０以下であってもよい。第１螺旋部７２６の巻回数に対する第２螺旋部７２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部７２９の巻回数は、第１螺旋部７２６の巻回数を超えていることが好ましい。むろん、第２螺旋部７２９の巻回数は、第１螺旋部７２６の巻回数未満であってもよいし、第１螺旋部７２６の巻回数と等しくてもよい。

　第２螺旋部７２９の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２螺旋部７２９の幅は、１μｍ以上５μｍ以下であることが好ましい。第２螺旋部７２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部７２９の幅は、第１螺旋部７２６の幅と等しいことが好ましい。

　第２螺旋部７２９の第２巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部７２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部７２６の第１巻回ピッチと等しいことが好ましい。

　第２螺旋部７２９の巻回形状や、第２内側領域７６７の平面形状は任意であり、図５３等に示される形態に限定されない。第２螺旋部７２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域７６７は、第２螺旋部７２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。また、第２螺旋部７２９の隙間には、保護層７０８の一部が入り込んでいる。

　高電位コイル７２３は、チタン、窒化チタン、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。高電位コイル７２３は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、第２絶縁部７０７の絶縁主面７０４に沿って平坦な形状で形成される。本体層は、バリア層上に積層される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

　図５１を参照して、半導体装置Ｃ１は、複数（この形態では１２個）の低電位端子７１６および複数（この形態では１２個）の高電位端子７１７を含む。複数の低電位端子７１６は、対応するトランス７１５Ａ～７１５Ｄの低電位コイル７２０にそれぞれ電気的に接続されている。複数の高電位端子７１７は、対応するトランス７１５Ａ～７１５Ｄの高電位コイル７２３にそれぞれ電気的に接続されている。

　複数の低電位端子７１６は、第１絶縁部７５０のパッド領域７５７に形成されている。複数の低電位端子７１６は、具体的には、複数のトランス７１５Ａ～７１５Ｄから第２方向Ｙに間隔を空けて絶縁側壁７５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の低電位端子７１６は、第１低電位端子７１６Ａ、第２低電位端子７１６Ｂ、第３低電位端子７１６Ｃ、第４低電位端子７１６Ｄ、第５低電位端子７１６Ｅおよび第６低電位端子７１６Ｆを含む。複数の低電位端子７１６Ａ～７１６Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子７１６Ａ～７１６Ｆの個数は任意である。

　第１低電位端子７１６Ａは、平面視において第２方向Ｙに第１トランス７１５Ａに対向している。第２低電位端子７１６Ｂは、平面視において第２方向Ｙに第２トランス７１５Ｂに対向している。第３低電位端子７１６Ｃは、平面視において第２方向Ｙに第３トランス７１５Ｃに対向している。第４低電位端子７１６Ｄは、平面視において第２方向Ｙに第４トランス７１５Ｄに対向している。第５低電位端子７１６Ｅは、平面視において第１低電位端子７１６Ａおよび第２低電位端子７１６Ｂの間の領域に形成されている。第６低電位端子７１６Ｆは、平面視において第３低電位端子７１６Ｃおよび第４低電位端子７１６Ｄの間の領域に形成されている。

　第１低電位端子７１６Ａは、第１トランス７１５Ａ（低電位コイル７２０）の第１内側末端７０３に電気的に接続されている。第２低電位端子７１６Ｂは、第２トランス７１５Ｂ（低電位コイル７２０）の第１内側末端７０３に電気的に接続されている。第３低電位端子７１６Ｃは、第３トランス７１５Ｃ（低電位コイル７２０）の第１内側末端７０３に電気的に接続されている。第４低電位端子７１６Ｄは、第４トランス７１５Ｄ（低電位コイル７２０）の第１内側末端７０３に電気的に接続されている。

　第５低電位端子７１６Ｅは、第１トランス７１５Ａ（低電位コイル７２０）の第１外側末端７２５および第２トランス７１５Ｂ（低電位コイル７２０）の第１外側末端７２５に電気的に接続されている。第６低電位端子７１６Ｆは、第３トランス７１５Ｃ（低電位コイル７２０）の第１外側末端７２５および第４トランス７１５Ｄ（低電位コイル７２０）の第１外側末端７２５に電気的に接続されている。

　つまり、各トランス７１５Ａ～７１５Ｄの第１内側末端７０３に接続される低電位端子７１６Ａ～７１６Ｄは、各トランス７１５Ａ～７１５Ｄの第１外側末端７２５に接続される低電位端子７１６Ｅ，７１６Ｆよりも、各トランス７１５Ａ～７１５Ｄの近くに配置されている。たとえば、第１トランス７１５Ａの第１内側末端７０３に接続された第１低電位端子７１６Ａは、第１トランス７１５Ａの第１外側末端７２５に接続された第５低電位端子７１６Ｅよりも、第１トランス７１５Ａの近くに配置されている。第２トランス７１５Ｂに対する第２低電位端子７１６Ｂおよび第５低電位端子７１６Ｅの配置関係、第３トランス７１５Ｃに対する第３低電位端子７１６Ｃおよび第６低電位端子７１６Ｆの配置関係、および第４トランス７１５Ｄに対する第４低電位端子７１６Ｄおよび第６低電位端子７１６Ｆの配置関係も同様である。

　複数の高電位端子７１７は、複数の低電位端子７１６から間隔を空けて第２絶縁部７０７の絶縁主面７０４の上に形成されている。複数の高電位端子７１７は、具体的には、複数の低電位端子７１６から第２方向Ｙに間隔を空けて絶縁側壁７５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の高電位端子７１７は、平面視において対応するトランス７１５Ａ～７１５Ｄに近接する領域にそれぞれ形成されている。高電位端子７１７がトランス７１５Ａ～７１５Ｄに近接するとは、平面視において高電位端子７１７およびトランス７１５の間の距離が、低電位端子７１６および高電位端子７１７の間の距離未満であることを意味する。

　複数の高電位端子７１７は、具体的には、平面視において第１方向Ｘに沿って複数のトランス７１５Ａ～７１５Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子７１７は、さらに具体的には、平面視において高電位コイル７２３の第２内側領域７６７および隣り合う高電位コイル７２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子７１７は、平面視において第１方向Ｘに複数のトランス７１５Ａ～７１５Ｄと一列に並んで配列されている。

　複数の高電位端子７１７は、第１高電位端子７１７Ａ、第２高電位端子７１７Ｂ、第３高電位端子７１７Ｃ、第４高電位端子７１７Ｄ、第５高電位端子７１７Ｅおよび第６高電位端子７１７Ｆを含む。複数の高電位端子７１７Ａ～７１７Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子７１７Ａ～７１７Ｆの個数は任意である。　　　

　第１高電位端子７１７Ａは、平面視において第１トランス７１５Ａ（高電位コイル７２３）の第２内側領域７６７に形成されている。第２高電位端子７１７Ｂは、平面視において第２トランス７１５Ｂ（高電位コイル７２３）の第２内側領域７６７に形成されている。第３高電位端子７１７Ｃは、平面視において第３トランス７１５Ｃ（高電位コイル７２３）の第２内側領域７６７に形成されている。第４高電位端子７１７Ｄは、平面視において第４トランス７１５Ｄ（高電位コイル７２３）の第２内側領域７６７に形成されている。第５高電位端子７１７Ｅは、平面視において第１トランス７１５Ａおよび第２トランス７１５Ｂの間の領域に形成されている。第６高電位端子７１７Ｆは、平面視において第３トランス７１５Ｃおよび第４トランス７１５Ｄの間の領域に形成されている。

　第１高電位端子７１７Ａは、第１トランス７１５Ａ（高電位コイル７２３）の第２内側末端７２７に電気的に接続されている。第２高電位端子７１７Ｂは、第２トランス７１５Ｂ（高電位コイル７２３）の第２内側末端７２７に電気的に接続されている。第３高電位端子７１７Ｃは、第３トランス７１５Ｃ（高電位コイル７２３）の第２内側末端７２７に電気的に接続されている。第４高電位端子７１７Ｄは、第４トランス７１５Ｄ（高電位コイル７２３）の第２内側末端７２７に電気的に接続されている。

　第５高電位端子７１７Ｅは、第１トランス７１５Ａ（高電位コイル７２３）の第２外側末端７２８および第２トランス７１５Ｂ（高電位コイル７２３）の第２外側末端７２８に電気的に接続されている。第６高電位端子７１７Ｆは、第３トランス７１５Ｃ（高電位コイル７２３）の第２外側末端７２８および第４トランス７１５Ｄ（高電位コイル７２３）の第２外側末端７２８に電気的に接続されている。

　図５２および図５３を参照して、半導体装置Ｃ１は、第１低電位配線７３０、第２低電位配線７３５、第１高電位配線７３３および第２高電位配線７３４を含む。この形態では、複数の第１低電位配線７３０、複数の第２低電位配線７３５、複数の第１高電位配線７３３および複数の第２高電位配線７３４が形成されている。

　第１低電位配線７３０および第２低電位配線７３５は、第１トランス７１５Ａの低電位コイル７２０および第２トランス７１５Ｂの低電位コイル７２０を同電位に固定している。また、第１低電位配線７３０および第２低電位配線７３５は、第３トランス７１５Ｃの低電位コイル７２０および第４トランス７１５Ｄの低電位コイル７２０を同電位に固定している。第１低電位配線７３０および第２低電位配線７３５は、この形態では、トランス７１５Ａ～７１５Ｄの全ての低電位コイル７２０を同電位に固定している。

　第１高電位配線７３３および第２高電位配線７３４は、第１トランス７１５Ａの高電位コイル７２３および第２トランス７１５Ｂの高電位コイル７２３を同電位に固定している。また、第１高電位配線７３３および第２高電位配線７３４は、第３トランス７１５Ｃの高電位コイル７２３および第４トランス７１５Ｄの高電位コイル７２３を同電位に固定している。第１高電位配線７３３および第２高電位配線７３４は、この形態では、トランス７１５Ａ～７１５Ｄの全ての高電位コイル７２３を同電位に固定している。

　複数の第１低電位配線７３０は、対応する低電位端子７１６Ａ～７１６Ｄおよび対応するトランス７１５Ａ～７１５Ｄ（低電位コイル７２０）の第１内側末端７０３にそれぞれ電気的に接続されている。複数の第１低電位配線７３０は、同様の構造を有している。以下では、第１低電位端子７１６Ａおよび第１トランス７１５Ａに接続された第１低電位配線７３０の構造を例にとって説明する。他の第１低電位配線７３０の構造の説明については、第１トランス７１５Ａに接続された第１低電位配線７３０の構造の説明が準用されるものとし、省略する。

　第１低電位配線７３０は、低電位コイル７２０に接続されている。第１低電位配線７３０は、第１絶縁部７５０内において低電位コイル７２０の下方を通って延び、第１絶縁部７５０の絶縁主面７５４（第１絶縁部７５０と第２絶縁部７０７との境界部）に至っている。

　第１低電位配線７３０は、低電位接続配線７３６、引き出し配線７３７および第１低電位パッド配線７７８を含む。低電位接続配線７３６、引き出し配線７３７、第１低電位パッド配線７７８は、低電位コイル７２０等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、低電位接続配線７３６、引き出し配線７３７、第１低電位パッド配線７７８は、低電位コイル７２０等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　低電位接続配線７３６は、低電位コイル７２０と同一層（つまり、第１絶縁部７５０の絶縁主面７５４）において第１トランス７１５Ａ（低電位コイル７２０）の第１内側領域７６６に形成されている。低電位接続配線７３６は、アイランド状に形成され、法線方向Ｚに高電位端子７１７（第１高電位端子７１７Ａ）に対向している。低電位接続配線７３６は、低電位コイル７２０の第１内側末端７０３に電気的に接続されている。低電位接続配線７３６の一部は、プラグ部７７５として第１絶縁部７５０に埋め込まれており、このプラグ部７７５が引き出し配線７３７に接続されている。

　引き出し配線７３７は、第１絶縁部７５０内において絶縁主面７５４と半導体チップ７４０との間の領域に形成されている。引き出し配線７３７は、この形態では、第１有機絶縁層７５５上に形成され、第２有機絶縁層７５６に覆われている。引き出し配線７３７は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３７の第１端部は、半導体チップ７４０および第１低電位パッド配線７７８の間の領域に位置している。引き出し配線７３７の第２端部は、半導体チップ７４０および低電位接続配線７３６の間の領域に位置している。配線部は、半導体チップ７４０の第１主面７４１に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。

　第１低電位パッド配線７７８は、低電位パッド８９１（低電位端子７１６）として露出している。低電位パッド８９１の表面には、パラジウムおよびニッケルのうちの少なくとも１つを含む被覆層が形成されていてもよい。第１低電位パッド配線７７８は、低電位コイル７２０と同一層（つまり、第１絶縁部７５０の絶縁主面７５４）においてパッド領域７５７に形成されている。第１低電位パッド配線７７８は、図５５に示すように、第２有機絶縁層７５６に形成された貫通孔７１８に埋め込まれたプラグ部７７４と、プラグ部７７４から貫通孔７１８に重ならない領域に引き出された引き出し部７５２を有している。引き出し部７５２は、プラグ部７７４よりも広い幅を有している。

　これにより、低電位端子７１６に対するボンディングワイヤ７１の接続不良を抑制することができる。たとえば、貫通孔７１８に第１低電位パッド配線７７８の導電材料を埋め込む際、貫通孔７１８の径の大きさによっては、埋め込み後の第１低電位パッド配線７７８の上面が貫通孔７１８に重なる位置で凹む場合がある。しかしながら、この形態では、第１低電位パッド配線７７８の一部を第１絶縁部７５０の平坦な絶縁主面７５４上に引き出して引き出し部７５２を形成し、この引き出し部７５２にボンディングワイヤ７１が接続されている。その結果、低電位端子７１６に対してボンディングワイヤ７１を良好に接続することができる。

　複数の第２低電位配線７３５は、図５２に示すように、対応する低電位端子７１６Ｅ、７１６Ｆおよび対応するトランス７１５Ａ～７１５Ｄの低電位コイル７２０の第１外側末端７２５にそれぞれ電気的に接続されている。複数の第２低電位配線７３５は、それぞれ、第１低電位配線７３０と同様の構造を有している。

　図５３を参照して、複数の第１高電位配線７３３は、対応する高電位端子７１７Ａ～７１７Ｄおよび対応するトランス７１５Ａ～７１５Ｄ（高電位コイル７２３）の第２内側末端７２７にそれぞれ電気的に接続されている。複数の第１高電位配線７３３は、同様の構造をそれぞれ有している。第１高電位配線７３３は、前述の高電位端子７１７を形成していてもよい。以下では、第１高電位端子７１７Ａおよび第１トランス７１５Ａに接続された第１高電位配線７３３の構造を例にとって説明する。他の第１高電位配線７３３の構造の説明については、第１トランス７１５Ａに接続された第１高電位配線７３３の構造の説明が準用されるものとし、省略する。

　第１高電位配線７３３は、高電位コイル７２３と同一の導電材料によって形成されていることが好ましい。つまり、第１高電位配線７３３は、高電位コイル７２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。第１高電位配線７３３は、第２絶縁部７０７上において高電位コイル７２３の第２内側領域７６７に形成されている。第１高電位配線７３３は、アイランド状に形成され、高電位コイル７２３の第２内側末端７２７に電気的に接続されている。第１高電位配線７３３は、法線方向Ｚにおいて、第２絶縁部７０７を挟んで低電位接続配線７３６に対向している。また、第１高電位配線７３３は、アイランド状に形成されているから、第１高電位パッド電極層と称してもよい。

　複数の第２高電位配線７３４は、対応する高電位端子７１７Ｅ、７１７Ｆおよび対応するトランス７１５Ａ～７１５Ｄ（高電位コイル７２３）の第２外側末端７２８にそれぞれ電気的に接続されている。複数の第２高電位配線７３４は、同様の構造をそれぞれ有している。以下では、第５高電位端子７１７Ｅおよび第１トランス７１５Ａ（第２トランス７１５Ｂ）に接続された第２高電位配線７３４の構造を例にとって説明する。他の第２高電位配線７３４の構造の説明については、第１トランス７１５Ａ（第２トランス７１５Ｂ）に接続された第２高電位配線７３４の構造の説明が準用されるものとし、省略する。

　第２高電位配線７３４は、第１トランス７１５Ａ（高電位コイル７２３）の第２外側末端７２８および第２トランス７１５Ｂ（高電位コイル７２３）の第２外側末端７２８に電気的に接続されている点を除いて、第１高電位配線７３３と同様の構造を有している。つまり、第２高電位配線７３４は、アイランド状に形成されている。第２高電位配線７３４は、アイランド状に形成されているから、第２高電位パッド電極層と称してもよい。

　第２高電位配線７３４は、第２絶縁部７０７上において高電位コイル７２３の周囲に形成されている。第２高電位配線７３４は、平面視において隣り合う２つの高電位コイル７２３の間の領域に形成され、法線方向Ｚに高電位端子７１７（第５高電位端子７１７Ｅ）に対向している。第２高電位配線７３４は、法線方向Ｚにおいて、第２絶縁部７０７を挟んで低電位接続配線７３６に対向している。

　図５４を参照して、低電位端子７１６および高電位端子７１７の間の距離Ｄ１は、低電位コイル７２０および高電位コイル７２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、第１絶縁部７５０の総厚さＴＣ１と第２絶縁部７０７の総厚さＴＣ２との和を超えていることが好ましい（ＴＣ１＋ＴＣ２＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．００５以上０．５以下であってもよい。距離Ｄ１は、１００μｍ以上１０００μｍ以下であることが好ましい。距離Ｄ２は、２μｍ以上１２０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上５０μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。

　図５３および図５４を参照して、半導体装置Ｃ１は、平面視においてトランス７１５Ａ～７１５Ｄの周囲に位置するように第２絶縁部７０７上に形成されたダミーパターン７３９を含む。

　ダミーパターン７３９は、半導体装置Ａ１のダミーパターン３９と同様の形状を有していてもよい。たとえば、ダミーパターン７３９は、高電位ダミーパターン８６に対応する形状の高電位ダミーパターン７８６と、第１高電位ダミーパターン８７に対応する形状の第１高電位ダミーパターン７８７と、第２高電位ダミーパターン８８に対応する形状の第２高電位ダミーパターン７８８と、浮遊ダミーパターン１６１に対応する形状の浮遊ダミーパターン８６１とを含んでいてもよい。なお、図５４では、高電位ダミーパターン７８６と、第２高電位ダミーパターン７８８と、浮遊ダミーパターン８６１とが示されている。

　図５４を参照して、半導体装置Ｃ１は、半導体チップ７４０の第１主面７４１に形成された第２機能デバイス７６０を含む。第２機能デバイス７６０は、半導体チップ７４０の第１主面７４１の表層部、および／または、半導体チップ７４０の第１主面７４１の上の領域を利用して形成され、第１絶縁部７５０（第１有機絶縁層７５５）によって被覆されている。図５４では、第２機能デバイス７６０が第１主面７４１の表層部に示された破線によって簡略化して示されている。

　第２機能デバイス７６０は、低電位配線を介して低電位端子７１６に電気的に接続され、高電位配線を介して高電位端子７１７に電気的に接続されている。第２機能デバイス７６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス７６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。

　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗およびコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。

　図５４を参照して、保護層７０８は、高電位コイル７２３、高電位端子７１７およびダミーパターン７３９を被覆するように第２絶縁部７０７の絶縁主面７０４の上に形成されている。保護層７０８は、パッシベーション層と称されてもよい。

　保護層７０８の厚さは、１μｍ以上１００μｍ以下であってもよい。保護層７０８の厚さは、低電位コイル７２０および高電位コイル７２３の間の距離Ｄ２以上であることが好ましい。この場合、保護層７０８の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、保護層７０８の厚化を抑制できると同時に、保護層７０８によって高電位コイル７２３上の絶縁耐圧を適切に高めることができる。

　保護層７０８は、複数の高電位端子７１７をそれぞれ露出させる複数の高電位端子開口８８９を有している。高電位端子開口８８９から露出する高電位端子７１７は、高電位パッド８９２と称してもよい。高電位パッド８９２の表面には、パラジウムおよびニッケルのうちの少なくとも１つを含む被覆層が形成されていてもよい。

　以上、この半導体装置Ｃ１によれば、低電位コイル７２０と高電位コイル７２３との間に、有機絶縁層７８４からなる第２絶縁部７０７が形成されている。そのため、低電位コイル７２０と高電位コイル７２３との間の絶縁耐圧を、第２絶縁部７０７の厚膜化によって達成することができる。有機絶縁層７８４であれば、無機絶縁層のように互いに異なる複数種の絶縁材料からなる積層構造としなくても、１種の有機絶縁材料（樹脂材料）だけで、第２絶縁部７０７を厚く形成することができる。たとえば、スピンコート法によって簡単に厚膜化することができる。その結果、リードタイムを短縮でき、コストを低減することができる。

　さらに、この半導体装置Ｃ１では、低電位コイル７２０と半導体チップ７４０との間も、有機絶縁層７５５，７５６からなる第１絶縁部７５０が介在している。そのため、低電位コイル７２０と半導体チップ７４０との間を絶縁する構造を形成するときのリードタイムも短縮することができる。

　また、低電位端子７１６が、半導体チップ７４０の端面（チップ側壁７４４Ｂ）側に開放したパッド領域７５７に形成されている。これにより、低電位端子７１６に対するボンディングワイヤ７１の接続角度（低電位パッド８９１とボンディングワイヤ７１との間に形成される角度）の自由度を広げることができる。

　さらに、低電位パッド８９１が、第１絶縁部７５０の絶縁主面７５４に形成されたパッド領域７５７に形成されているため、第２絶縁部７０７内に、低電位コイル７２０と電気的に接続される配線を形成しなくてよい。これにより、リードタイムをさらに短縮することができる。

　また、第２絶縁部７０７の絶縁主面７０４と絶縁側壁７０５Ａ～７０５Ｄとが交差することによって形成される第２絶縁部７０７の上部角部は、図５４に示すように、一定の角度を有していていもよいし、断面視曲線形状になるようにラウンド形状であってもよい。また、絶縁主面７０４の全体が、半導体チップ７４０の反対側に膨らむ曲面形状であってもよい。

　また、第２絶縁部７０７は、複数の有機絶縁層の積層構造を有していてもよい。この場合、複数の有機絶縁層は、互いに同一の有機絶縁材料からなっていてもよいし、互いに異なる有機絶縁材料からなっていてもよい。
（第２実施形態）
　図５６は、本開示の一実施形態に係る半導体装置Ｃ２の模式的な断面図である。以下では、前述の半導体装置Ｃ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ｃ２では、第１低電位配線７３０は、第１絶縁部７５０と第２絶縁部７０７との境界部よりも第１絶縁部７５０側に形成された第１配線７７９と、第１絶縁部７５０と第２絶縁部７０７との境界部よりも第２絶縁部７０７側に形成された第２配線７７０とを含む。つまり、第１配線７７９は第１絶縁部７５０内に形成され、第２配線７７０は第２絶縁部７０７内に形成されている。第１配線７７９および第２配線７７０は、第１絶縁部７５０と第２絶縁部７０７との境界部において互いに接続されている。

　第１配線７７９は、前述の低電位接続配線７３６、引き出し配線７３７および第１低電位パッド配線７７８を含む。第１配線７７９は、第１絶縁部７５０に含まれる第３有機絶縁層７２２に覆われている。より具体的には、第３有機絶縁層７２２は、第２有機絶縁層７５６上に形成されており、低電位コイル７２０、低電位接続配線７３６および低電位パッド配線７７８を覆っている。

　第３有機絶縁層７２２は、第１有機絶縁層７５５および第２有機絶縁層７５６と互いに同じ有機絶縁層からなっていてもよいし、異なる種類の有機絶縁層からなっていてもよい。たとえば、第３有機絶縁層７２２は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。また、第３有機絶縁層７２２の厚さは、第１有機絶縁層７５５および第２有機絶縁層７５６と互いに同じであってもよいし、互いの異なっていてもよい。この形態では、第３有機絶縁層７２２の厚さが、第１有機絶縁層７５５および第２有機絶縁層７５６の厚さよりも大きいことが好ましい。第３有機絶縁層７２２を厚膜化することによって、低電位コイル７２０および高電位コイル７２３の間の絶縁耐圧を容易に確保することができる。たとえば、第３有機絶縁層７２２の厚さは、１μｍ以上１００μｍ以下であってもよい。

　第２配線７７０は、柱状配線７３８と、第２低電位パッド配線７３２とを含む。柱状配線７３８および第２低電位パッド配線７３２は、高電位コイル７２３と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、柱状配線７３８および第２低電位パッド配線７３２は、高電位コイル７２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　柱状配線７３８は、第１絶縁部７５０の絶縁主面７５４に形成されている。柱状配線７３８は、絶縁主面７５４から第２絶縁部７０７の絶縁主面７０４に向かって延び、第２絶縁部７０７を厚さ方向に貫通している。この形態では、柱状配線７３８は、法線方向Ｚに沿って延びる柱状に形成されているが、第２絶縁部７０７を貫通する観点から、貫通配線と称してもよい。柱状配線７３８の下端部は、第３有機絶縁層７２２（最上有機絶縁層）に形成された貫通孔８０１に入り込み、貫通孔８０１内で第１低電位パッド配線７７８に接続されている。柱状配線７３８は、貫通孔８０１の開口幅よりも広い幅を有している。これにより、柱状配線７３８は、貫通孔８０１の周囲の第３有機絶縁層７２２にオーバラップする周縁部８０２を有している。柱状配線７３８の周縁部８０２は、第３有機絶縁層７２２を挟んで、第１低電位パッド配線７７８に対向している。また、柱状配線７３８は、第１低電位パッド配線７７８に直接接しており、第１低電位パッド配線７７８の直上の領域に形成されている。

　また、柱状配線７３８の上端部は、第２絶縁部７０７の絶縁主面７０４に形成された貫通孔８０３から露出している。貫通孔８０３は、第２絶縁部７０７の絶縁主面７０４から第１絶縁部７５０に向かって一定の深さを有している。これにより、柱状配線７３８の頂面７５１は、絶縁主面７０４に対して第１絶縁部７５０側に形成されており、頂面７５１と絶縁主面７０４との間に段差が形成されている。

　第２低電位パッド配線７３２は、第２絶縁部７０７の絶縁主面７０４上に形成されている。つまり、この形態では、第２低電位パッド配線７３２は、高電位コイル７２３と同一層に形成されている。第２低電位パッド配線７３２は、前述の低電位端子７１６を形成していてもよい。第２低電位パッド配線７３２は、第２絶縁部７０７に形成された貫通孔８０３を介して柱状配線７３８に接続されている。第２低電位パッド配線７３２は、柱状配線７３８よりも広い幅を有している。また、第２低電位パッド配線７３２は、図２１に示す第２低電位パッド配線１７１と同様の平面形状を有していてもよい。つまり、貫通孔８０３から貫通孔８０３に重ならない領域に引き出された引き出し部８０４（図示せず）を有していてもよい。この引き出し部８０４は、図２１の引き出し部１７５に対応する形状であってもよい。第２低電位パッド配線７３２は、保護層７０８で覆われることによって、保護層７０８内に形成されている。

　保護層７０８は、複数の低電位端子７１６をそれぞれ露出させる複数の低電位端子開口８８８を有している。低電位端子開口８８８から露出する低電位端子７１６は、低電位パッド８９１と称してもよい。低電位端子開口８８８は、第２低電位パッド配線７３２の引き出し部８０４を露出させている。つまり、低電位端子開口８８８は、平面視において、貫通孔８０３に対向しておらず、貫通孔８０３からずれた位置に形成されている。これにより、低電位端子７１６に対するボンディングワイヤ７１の接続不良を抑制することができる。たとえば、貫通孔８０３に第２低電位パッド配線７３２の導電材料を埋め込む際、貫通孔８０３の径の大きさによっては、埋め込み後の第２低電位パッド配線７３２の上面が貫通孔８０３に重なる位置で凹む場合がある。しかしながら、この形態では、第２低電位パッド配線７３２の一部を第２絶縁部７０７の平坦な絶縁主面７０４上に引き出して引き出し部８０４を形成し、この引き出し部８０４を低電位端子開口８８８から露出させている。その結果、低電位端子開口８８８からの第２低電位パッド配線７３２の露出部分が平坦となるので、ボンディングワイヤ７１を良好に接続することができる。

　以上、この半導体装置Ｃ２によれば、半導体装置Ｃ１と同様に、低電位コイル７２０と高電位コイル７２３との間に、有機絶縁層７８４からなる第２絶縁部７０７が形成されている。そのため、低電位コイル７２０と高電位コイル７２３との間の絶縁耐圧を、第２絶縁部７０７の厚膜化によって達成することができる。その結果、リードタイムを短縮でき、コストを低減することができる。また、低電位コイル７２０と半導体チップ７４０との間も、有機絶縁層７５５，７５６を含む第１絶縁部７５０が介在している。そのため、低電位コイル７２０と半導体チップ７４０との間を絶縁する構造を形成するときのリードタイムも短縮することができる。

　さらに、第２絶縁部７０７が単層の有機絶縁層７８４からなるため、第２絶縁部７０７を貫通する配線（柱状配線７３８）を、１回のめっき成長によって簡単に形成することができる。これに対し、第２絶縁部７０７が複数の無機絶縁層を含む多層配線構造であると、各無機絶縁層を積層する都度、当該無機絶縁層に導体を埋め込む工程が必要となり、第２絶縁部７０７を貫通する配線を形成するために、多層配線構造の層の数と同等の工程が必要となる。そのため、この半導体装置Ｃ２では、第２絶縁部７０７を貫通する配線の形成工程のリードタイムも短縮することができる。
（第３実施形態）
　図５７は、本開示の一実施形態に係る半導体装置Ｃ３の模式的な断面図である。以下では、前述の半導体装置Ｃ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ｃ３では、保護層７０８は、第１保護層７６８と、第２保護層７６９とを含む。第１保護層７６８は、高電位コイル７２３、第２低電位パッド配線７３２、第１高電位配線７３３およびダミーパターン７３９を覆うように第２絶縁部７０７の絶縁主面７０４の上に形成されている。第２保護層７６９は、第１保護層７６８上に積層されている。　　　

　第１保護層７６８および第２保護層７６９は、互いに同じ有機絶縁層からなっていてもよいし、異なる種類の有機絶縁層からなっていてもよい。たとえば、第１保護層７６８は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよく、第２保護層７６９は、上記例示した有機絶縁材料のうち、第１保護層７６８と同じ有機絶縁材料、もしくは第１保護層７６８と異なる種類の有機絶縁材料からなっていてもよい。

　また、第１保護層７６８および第２保護層７６９の厚さは、互いに同じであってもよいし、互いの異なっていてもよい。この形態では、第２保護層７６９の厚さが、第１保護層７６８の厚さよりも大きいことが好ましい。第２保護層７６９を厚くすることによって、後述する凹部８７９を深くすることできるので、高電位端子７１７および低電位端子７１６の間の沿面距離をさらに増加させることができる。たとえば、第１保護層７６８の厚さは、１μｍ以上１００μｍ以下であり、第２保護層７６９の厚さは、１μｍ以上１００μｍ以下であってもよい。

　第１保護層７６８の主面には、高電位パッド配線８７７が形成されている。高電位パッド配線８７７は、高電位コイル７２３と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、高電位パッド配線８７７は、高電位コイル７２３等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　高電位パッド配線８７７は、第１保護層７６８の主面に形成されている。つまり、この形態では、高電位パッド配線８７７は、高電位コイル７２３よりも上層に形成されている。また、高電位パッド配線８７７は、第２保護層７６９で覆われることによって、第２保護層７６９内に形成されている。高電位パッド配線８７７は、前述の高電位端子７１７を形成していてもよい。高電位パッド配線８７７は、第１保護層７６８に形成された貫通孔７８５を介して第１高電位配線７３３に接続されている。

　高電位パッド配線８７７は、アイランド状に形成されていてもよいし、第２低電位パッド配線７３２と同様に、貫通孔７８５から、貫通孔７８５に重ならない領域に引き出された引き出し部（図示せず）を有していてもよい。

　保護層７０８は、複数の高電位パッド配線８７７（高電位端子７１７）をそれぞれ露出させる複数の高電位端子開口８８９を有している。高電位端子開口８８９から露出する高電位端子７１７は、高電位パッド８９２と称してもよい。

　また、保護層７０８は、空間部７５８と高電位端子開口８８９との間の領域に凹凸構造８７８を有している。凹凸構造８７８は、保護層７０８の保護主面７８２から第２絶縁部７０７に向かって窪んだ複数の凹部８７９を含む。凹凸構造８７８は、保護層７０８の保護主面７８２に沿う沿面距離を増加させている。したがって、凹凸構造８７８は、保護層７０８の保護主面７８２に沿う沿面放電の発生を抑制している。複数の凹部８７９は、この形態では、第２保護層７６９を貫通し、かつ第１保護層７６８の主面を露出させており、上端から下端まで第２保護層７６９で形成された側面と、第１保護層７６８で形成された底面とを有している。一方、複数の凹部８７９は、第２保護層７６９を貫通し、その底部が第１保護層７６８の厚さ方向途中に達していてもよい。この場合、複数の凹部８７９の側面は、第２保護層７６９で形成された上部と、第１保護層７６８で形成された下部とを有していてもよい。また、図示はしないが、凹凸構造８７８は、平面視で高電位コイル７２３を取り囲むように形成されていてもよい。

　以上、この半導体装置Ｃ３によれば、半導体装置Ｃ１と同様に、低電位コイル７２０と高電位コイル７２３との間に、有機絶縁層７８４からなる第２絶縁部７０７が形成されている。そのため、低電位コイル７２０と高電位コイル７２３との間の絶縁耐圧を、第２絶縁部７０７の厚膜化によって達成することができる。その結果、リードタイムを短縮でき、コストを低減することができる。また、低電位コイル７２０と半導体チップ７４０との間も、有機絶縁層７５５，７５６を含む第１絶縁部７５０が介在している。そのため、低電位コイル７２０と半導体チップ７４０との間を絶縁する構造を形成するときのリードタイムも短縮することができる。

　また、保護層７０８に凹凸構造８７８が形成されている。これにより、高電位端子７１７および低電位端子７１６の間の保護層７０８の保護主面７８２に沿う沿面距離を増加させることができ、かつ、高電位端子７１７および低電位端子７１６の間の絶縁距離を増加させることができる。よって、高電位端子７１７および低電位端子７１６の間の領域において沿面放電の発生を抑制できるから、これら高電位端子７１７および低電位端子７１６の間の保護層７０８の破壊や劣化を抑制することができる。その結果、高電位端子７１７および低電位端子７１６が短絡することを抑制できるから、当該短絡の発生による保護層７０８の更なる破壊や劣化を抑制することができる。
（第４実施形態）
　図５８は、本開示の一実施形態に係る半導体装置Ｃ４の模式的な断面図である。以下では、前述の半導体装置Ｃ２および半導体装置Ｃ３に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ｃ４では、半導体装置Ｃ２の保護層７０８が、前述の半導体装置Ｃ３と同様に、第１保護層７６８と、第２保護層７６９とを含む。また、保護層７０８が、低電位端子開口８８８と高電位端子開口８８９との間の領域に凹凸構造８７８を有している。低電位端子開口８８８は、半導体チップ７４０のチップ側壁７４４Ｂ側に向かって開放した空間部であってもよい。

　以上、この半導体装置Ｃ４によれば、半導体装置Ｃ１と同様に、低電位コイル７２０と高電位コイル７２３との間に、有機絶縁層７８４からなる第２絶縁部７０７が形成されている。そのため、低電位コイル７２０と高電位コイル７２３との間の絶縁耐圧を、第２絶縁部７０７の厚膜化によって達成することができる。その結果、リードタイムを短縮でき、コストを低減することができる。また、低電位コイル７２０と半導体チップ７４０との間も、有機絶縁層７５５，７５６を含む第１絶縁部７５０が介在している。そのため、低電位コイル７２０と半導体チップ７４０との間を絶縁する構造を形成するときのリードタイムも短縮することができる。

　また、半導体装置Ｃ３と同様に、保護層７０８に凹凸構造８７８が形成されている。これにより、高電位端子７１７および低電位端子７１６の間の保護層７０８の保護主面７８２に沿う沿面距離を増加させることができ、かつ、高電位端子７１７および低電位端子７１６の間の絶縁距離を増加させることができる。よって、高電位端子７１７および低電位端子７１６の間の領域において沿面放電の発生を抑制できるから、これら高電位端子７１７および低電位端子７１６の間の保護層７０８の破壊や劣化を抑制することができる。その結果、高電位端子７１７および低電位端子７１６が短絡することを抑制できるから、当該短絡の発生による保護層７０８の更なる破壊や劣化を抑制することができる。
＜半導体装置Ｄ１～Ｄ２の構造＞
（第１実施形態）
　図５９は、本開示の一実施形態に係る半導体装置Ｄ１の模式的な平面図である。図６０は、図５９の半導体装置Ｄ１において低電位コイル９１５が形成された層を示す平面図である。図６１は、図５９の半導体装置Ｄ１において高電位コイル９１６が形成された層を示す平面図である。図６２は、図５９の半導体装置Ｄ１の模式的な断面図である。

　図５９～図６２を参照して、半導体装置Ｄ１は、直方体形状の半導体チップ９０１を含む。半導体チップ９０１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。

　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。

　半導体チップ９０１は、この形態では、シリコン製の半導体基板を含む。半導体チップ９０１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。また、半導体チップ９０１は、グランド電位に固定されていてもよい。

　半導体チップ９０１は、一方側の第１主面９０２、他方側の第２主面９０３、ならびに、第１主面９０２および第２主面９０３を接続するチップ側壁９０４Ａ～９０４Ｄを有している。第１主面９０２および第２主面９０３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。

　チップ側壁９０４Ａ～９０４Ｄは、第１チップ側壁９０４Ａ、第２チップ側壁９０４Ｂ、第３チップ側壁９０４Ｃおよび第４チップ側壁９０４Ｄを含む。第１チップ側壁９０４Ａおよび第２チップ側壁９０４Ｂは、半導体チップ９０１の長辺を形成している。第１チップ側壁９０４Ａおよび第２チップ側壁９０４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁９０４Ｃおよび第４チップ側壁９０４Ｄは、半導体チップ９０１の短辺を形成している。第３チップ側壁９０４Ｃおよび第４チップ側壁９０４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁９０４Ａ～９０４Ｄは、研削面からなる。

　半導体装置Ｄ１は、半導体チップ９０１の第１主面９０２の上に順に形成された、第１絶縁部９０５を含む。第１絶縁部９０５は、絶縁主面９０６および絶縁側壁９０７Ａ～９０７Ｄを有している。絶縁主面９０６は、平面視において第１主面９０２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面９０６は、第１主面９０２に対して平行に延びている。

　絶縁側壁９０７Ａ～９０７Ｄは、第１絶縁側壁９０７Ａ、第２絶縁側壁９０７Ｂ、第３絶縁側壁９０７Ｃおよび第４絶縁側壁９０７Ｄを含む。絶縁側壁９０７Ａ～９０７Ｄは、絶縁主面９０６の周縁から半導体チップ９０１に向けて延び、チップ側壁９０４Ａ～９０４Ｄに連なっている。絶縁側壁９０７Ａ～９０７Ｄは、具体的には、チップ側壁９０４Ａ～９０４Ｄに対して面一に形成されている。絶縁側壁９０７Ａ～９０７Ｄは、チップ側壁９０４Ａ～９０４Ｄに面一な研削面を形成している。

　第１絶縁部９０５は、最下絶縁層９０８、最上絶縁層９０９および複数（この形態では１１層）の層間絶縁層９１０を含む多層絶縁積層構造からなる。最下絶縁層９０８は、第１主面９０２を直接被覆する絶縁層である。最上絶縁層９０９は、絶縁主面９０６を形成する絶縁層である。複数の層間絶縁層９１０は、最下絶縁層９０８および最上絶縁層９０９の間に介在する絶縁層である。最下絶縁層９０８は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層９０９は、この形態では、窒化シリコンを含む単層構造を有している。最下絶縁層９０８の厚さは、０．５μｍ以上３μｍ以下（たとえば１μｍ程度）であってもよく、最上絶縁層９０９の厚さは、０．２μｍ以上４μｍ以下（たとえば１μｍ程度）であってもよい。

　複数の層間絶縁層９１０は、最下絶縁層９０８側の第１絶縁層９１１および最上絶縁層９０９側の第２絶縁層９１２を含む積層構造をそれぞれ有している。第１絶縁層９１１は、無機絶縁層からなり、たとえば窒化シリコンを含んでいてもよい。第１絶縁層９１１は、第２絶縁層９１２に対するエッチングストッパ層として形成されている。第１絶縁層９１１の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。

　第２絶縁層９１２は、第１絶縁層９１１の上に形成されている。第１絶縁層９１１とは異なる絶縁材料を含む。第２絶縁層９１２は、第１絶縁層９１１とは異なる無機絶縁層からなり、たとえば酸化シリコンを含んでいてもよい。第２絶縁層９１２の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層９１２の厚さは、第１絶縁層９１１の厚さを超えていることが好ましい。

　また、第１絶縁層９１１は、圧縮応力膜であり、第２絶縁層９１２は、引張応力膜であってもよい。つまり、層間絶縁層９１０は、圧縮応力膜および引張応力膜が繰り返し積層された構造であってもよい。これにより、層間絶縁層９１０の積層界面において応力をキャンセルしながら第１絶縁部９０５を形成することができる。その結果、半導体装置Ｄ１の製造工程において、半導体チップ９０１の母体となる半導体ウエハに大きな反り変形が生じることを防止することができる。圧縮応力膜は、たとえば、酸化シリコン膜であってよく、引張応力膜は、たとえば、窒化シリコン膜であってもよい。

　第１絶縁部９０５の総厚さＴＤ１は、２μｍ以上１２０μｍ以下であってもよい。第１絶縁部９０５の総厚さＴＤ１や層間絶縁層９１０の積層数は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層９０８、最上絶縁層９０９および層間絶縁層９１０の絶縁材料は任意であり、特定の絶縁材料に限定されない。

　半導体装置Ｄ１は、第１絶縁部９０５に形成された第１機能デバイス９１３を含む。第１機能デバイス９１３は、１つまたは複数（この形態では複数）のトランス９１４（変圧器）を含む。つまり、半導体装置Ｄ１は、複数のトランス９１４を含むマルチチャネル型のデバイスからなる。複数のトランス９１４は、絶縁側壁９０７Ａ～９０７Ｄから間隔を空けて第１絶縁部９０５の積層構造の内方部に形成されている。複数のトランス９１４は、第１方向Ｘに間隔を空けて形成されている。

　複数のトランス９１４は、具体的には、平面視において絶縁側壁９０７Ｃ側から絶縁側壁９０７Ｄ側に向けてこの順に形成された第１トランス９１４Ａ、第２トランス９１４Ｂ、第３トランス９１４Ｃおよび第４トランス９１４Ｄを含む。第１トランス９１４Ａ、第２トランス９１４Ｂ、第３トランス９１４Ｃおよび第４トランス９１４Ｄは、それぞれ、図１１の第１トランス１３１、第２トランス１３２、第３トランス１３３および第４トランス１３４に対応していてもよい。複数のトランス９１４Ａ～９１４Ｄは、同様の構造をそれぞれ有している。以下では、第１トランス９１４Ａの構造を例にとって説明する。第２トランス９１４Ｂ、第３トランス９１４Ｃおよび第４トランス９１４Ｄの構造の説明については、第１トランス９１４Ａの構造の説明が準用されるものとし、省略する。

　図５９～図６２を参照して、第１トランス９１４Ａは、低電位コイル９１５および高電位コイル９１６を含む。低電位コイル９１５は、第１絶縁部９０５内において最下絶縁層９０８（半導体チップ９０１）側に形成されている。高電位コイル９１６は、第１絶縁部９０５内において低電位コイル９１５に対して最上絶縁層９０９（絶縁主面９０６）側に形成されている。つまり、高電位コイル９１６は、低電位コイル９１５を挟んで半導体チップ９０１に対向している。低電位コイル９１５および高電位コイル９１６の配置箇所は任意である。また、高電位コイル９１６は、１層以上の層間絶縁層９１０を挟んで低電位コイル９１５に対向していればよい。

　低電位コイル９１５および高電位コイル９１６の間の距離Ｄ２（つまり、層間絶縁層９１０の積層数）は、低電位コイル９１５および高電位コイル９１６の間の絶縁耐圧や電界強度に応じて適宜調整される。低電位コイル９１５は、この形態では、最下絶縁層９０８側から数えて３層目の層間絶縁層９１０に形成されている。一方、高電位コイル９１６は、この形態では、最上絶縁層９０９側から数えて１層目の層間絶縁層９１０に形成されている。したがって、低電位コイル９１５と高電位コイル９１６との間には、７層分の層間絶縁層９１０が介在している。

　低電位コイル９１５は、層間絶縁層９１０において第１絶縁層９１１および第２絶縁層９１２を貫通して埋め込まれている。低電位コイル９１５は、図６０に示すように、第１内側末端９１７、第１外側末端９１８、ならびに、第１内側末端９１７および第１外側末端９１８の間を螺旋状に引き回された第１螺旋部９１９を含む。第１螺旋部９１９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部９１９の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域９２０を区画している。

　第１螺旋部９１９の巻回数は、３以上３０以下であってもよい。第１螺旋部９１９の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１螺旋部９１９の幅は、１μｍ以上５μｍ以下であることが好ましい。第１螺旋部９１９の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部９１９の第１巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部９１９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。

　第１螺旋部９１９の巻回形状や、第１内側領域９２０の平面形状は任意であり、図６０等に示される形態に限定されない。第１螺旋部９１９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域９２０は、第１螺旋部９１９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。

　低電位コイル９１５は、チタン、窒化チタン、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル９１５は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層９１０内においてリセス空間を区画する。本体層は、バリア層によって区画されたリセス空間に埋設される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

　高電位コイル９１６は、層間絶縁層９１０において第１絶縁層９１１および第２絶縁層９１２を貫通して埋め込まれている。高電位コイル９１６は、図６１に示すように、第２内側末端９２１、第２外側末端９２２、ならびに、第２内側末端９２１および第２外側末端９２２の間を螺旋状に引き回された第２螺旋部９２３を含む。第２螺旋部９２３は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部９２３の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域９２４を区画している。第２螺旋部９２３の第２内側領域９２４は、法線方向Ｚに第１螺旋部９１９の第１内側領域９２０に対向している。

　第２螺旋部９２３の巻回数は、３以上３０以下であってもよい。第１螺旋部９１９の巻回数に対する第２螺旋部９２３の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部９２３の巻回数は、第１螺旋部９１９の巻回数を超えていることが好ましい。むろん、第２螺旋部９２３の巻回数は、第１螺旋部９１９の巻回数未満であってもよいし、第１螺旋部９１９の巻回数と等しくてもよい。

　第２螺旋部９２３の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２螺旋部９２３の幅は、１μｍ以上５μｍ以下であることが好ましい。第２螺旋部９２３の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部９２３の幅は、第１螺旋部９１９の幅と等しいことが好ましい。

　第２螺旋部９２３の第２巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部９２３において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部９１９の第１巻回ピッチと等しいことが好ましい。

　第２螺旋部９２３の巻回形状や、第２内側領域９２４の平面形状は任意であり、図６１等に示される形態に限定されない。第２螺旋部９２３は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域９２４は、第２螺旋部９２３の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。また、第２螺旋部９２３の隙間には、保護層８の一部が入り込んでいる。

　高電位コイル９１６は、低電位コイル９１５と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル９１６は、低電位コイル９１５と同様に、バリア層および本体層を含むことが好ましい。

　図５９を参照して、半導体装置Ｄ１は、複数（この形態では１２個）の低電位端子９２５および複数（この形態では１２個）の高電位端子９２６を含む。複数の低電位端子９２５は、対応するトランス９１４Ａ～９１４Ｄの低電位コイル９１５にそれぞれ電気的に接続されている。複数の高電位端子９２６は、対応するトランス９１４Ａ～９１４Ｄの高電位コイル９１６にそれぞれ電気的に接続されている。

　複数の低電位端子９２５は、低電位コイル９１５と同一層に形成されている。つまり、低電位コイル９１５が埋め込まれた層間絶縁層９１０において第１絶縁層９１１および第２絶縁層９１２を貫通して埋め込まれている。複数の低電位端子９２５は、具体的には、複数のトランス９１４Ａ～９１４Ｄから第２方向Ｙに間隔を空けて絶縁側壁９０７Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の低電位端子９２５は、第１低電位端子９２５Ａ、第２低電位端子９２５Ｂ、第３低電位端子９２５Ｃ、第４低電位端子９２５Ｄ、第５低電位端子９２５Ｅおよび第６低電位端子９２５Ｆを含む。複数の低電位端子９２５Ａ～９２５Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子９２５Ａ～９２５Ｆの個数は任意である。

　第１低電位端子９２５Ａは、平面視において第２方向Ｙに第１トランス９１４Ａに対向している。第２低電位端子９２５Ｂは、平面視において第２方向Ｙに第２トランス９１４Ｂに対向している。第３低電位端子９２５Ｃは、平面視において第２方向Ｙに第３トランス９１４Ｃに対向している。第４低電位端子９２５Ｄは、平面視において第２方向Ｙに第４トランス９１４Ｄに対向している。第５低電位端子９２５Ｅは、平面視において第１低電位端子９２５Ａおよび第２低電位端子９２５Ｂの間の領域に形成されている。第６低電位端子９２５Ｆは、平面視において第３低電位端子９２５Ｃおよび第４低電位端子９２５Ｄの間の領域に形成されている。

　第１低電位端子９２５Ａは、第１トランス９１４Ａ（低電位コイル９１５）の第１内側末端９１７に電気的に接続されている。第２低電位端子９２５Ｂは、第２トランス９１４Ｂ（低電位コイル９１５）の第１内側末端９１７に電気的に接続されている。第３低電位端子９２５Ｃは、第３トランス９１４Ｃ（低電位コイル９１５）の第１内側末端９１７に電気的に接続されている。第４低電位端子９２５Ｄは、第４トランス９１４Ｄ（低電位コイル９１５）の第１内側末端９１７に電気的に接続されている。

　第５低電位端子９２５Ｅは、第１トランス９１４Ａ（低電位コイル９１５）の第１外側末端９１８および第２トランス９１４Ｂ（低電位コイル９１５）の第１外側末端９１８に電気的に接続されている。第６低電位端子９２５Ｆは、第３トランス９１４Ｃ（低電位コイル９１５）の第１外側末端９１８および第４トランス９１４Ｄ（低電位コイル９１５）の第１外側末端９１８に電気的に接続されている。

　つまり、各トランス９１４Ａ～９１４Ｄの第１内側末端９１７に接続される低電位端子９２５Ａ～９２５Ｄは、各トランス９１４Ａ～９１４Ｄの第１外側末端９１８に接続される低電位端子９２５Ｅ，９２５Ｆよりも、各トランス９１４Ａ～９１４Ｄの近くに配置されている。たとえば、第１トランス９１４Ａの第１内側末端９１７に接続された第１低電位端子９２５Ａは、第１トランス９１４Ａの第１外側末端９１８に接続された第５低電位端子９２５Ｅよりも、第１トランス９１４Ａの近くに配置されている。第２トランス９１４Ｂに対する第２低電位端子９２５Ｂおよび第５低電位端子９２５Ｅの配置関係、第３トランス９１４Ｃに対する第３低電位端子９２５Ｃおよび第６低電位端子９２５Ｆの配置関係、および第４トランス９１４Ｄに対する第４低電位端子９２５Ｄおよび第６低電位端子９２５Ｆの配置関係も同様である。

　複数の高電位端子９２６は、複数の低電位端子９２５から間隔を空けて第１絶縁部９０５の絶縁主面９０６の上に形成されている。複数の高電位端子９２６は、具体的には、複数の低電位端子９２５から第２方向Ｙに間隔を空けて絶縁側壁９０７Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の高電位端子９２６は、平面視において対応するトランス９１４Ａ～９１４Ｄに近接する領域にそれぞれ形成されている。高電位端子９２６がトランス９１４Ａ～９１４Ｄに近接するとは、平面視において高電位端子９２６およびトランス９１４の間の距離が、低電位端子９２５および高電位端子９２６の間の距離未満であることを意味する。

　複数の高電位端子９２６は、具体的には、平面視において第１方向Ｘに沿って複数のトランス９１４Ａ～９１４Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子９２６は、さらに具体的には、平面視において高電位コイル９１６の第２内側領域９２４および隣り合う高電位コイル９１６の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子９２６は、平面視において第１方向Ｘに複数のトランス９１４Ａ～９１４Ｄと一列に並んで配列されている。

　複数の高電位端子９２６は、第１高電位端子９２６Ａ、第２高電位端子９２６Ｂ、第３高電位端子９２６Ｃ、第４高電位端子９２６Ｄ、第５高電位端子９２６Ｅおよび第６高電位端子９２６Ｆを含む。複数の高電位端子９２６Ａ～９２６Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子９２６Ａ～９２６Ｆの個数は任意である。

　第１高電位端子９２６Ａは、平面視において第１トランス９１４Ａ（高電位コイル９１６）の第２内側領域９２４に形成されている。第２高電位端子９２６Ｂは、平面視において第２トランス９１４Ｂ（高電位コイル９１６）の第２内側領域９２４に形成されている。第３高電位端子９２６Ｃは、平面視において第３トランス９１４Ｃ（高電位コイル９１６）の第２内側領域９２４に形成されている。第４高電位端子９２６Ｄは、平面視において第４トランス９１４Ｄ（高電位コイル９１６）の第２内側領域９２４に形成されている。第５高電位端子９２６Ｅは、平面視において第１トランス９１４Ａおよび第２トランス９１４Ｂの間の領域に形成されている。第６高電位端子９２６Ｆは、平面視において第３トランス９１４Ｃおよび第４トランス９１４Ｄの間の領域に形成されている。

　第１高電位端子９２６Ａは、第１トランス９１４Ａ（高電位コイル９１６）の第２内側末端９２１に電気的に接続されている。第２高電位端子９２６Ｂは、第２トランス９１４Ｂ（高電位コイル９１６）の第２内側末端９２１に電気的に接続されている。第３高電位端子９２６Ｃは、第３トランス９１４Ｃ（高電位コイル９１６）の第２内側末端９２１に電気的に接続されている。第４高電位端子９２６Ｄは、第４トランス９１４Ｄ（高電位コイル９１６）の第２内側末端９２１に電気的に接続されている。

　第５高電位端子９２６Ｅは、第１トランス９１４Ａ（高電位コイル９１６）の第２外側末端９２２および第２トランス９１４Ｂ（高電位コイル９１６）の第２外側末端９２２に電気的に接続されている。第６高電位端子９２６Ｆは、第３トランス９１４Ｃ（高電位コイル９１６）の第２外側末端９２２および第４トランス９１４Ｄ（高電位コイル９１６）の第２外側末端９２２に電気的に接続されている。

　図６０および図６１を参照して、半導体装置Ｄ１は、第１絶縁部９０５内にそれぞれ形成された第１低電位配線９２７、第２低電位配線９２８、第１高電位配線９２９および第２高電位配線９３０を含む。この形態では、複数の第１低電位配線９２７、複数の第２低電位配線９２８、複数の第１高電位配線９２９および複数の第２高電位配線９３０が形成されている。

　第１低電位配線９２７および第２低電位配線９２８は、第１トランス９１４Ａの低電位コイル９１５および第２トランス９１４Ｂの低電位コイル９１５を同電位に固定している。また、第１低電位配線９２７および第２低電位配線９２８は、第３トランス９１４Ｃの低電位コイル９１５および第４トランス９１４Ｄの低電位コイル９１５を同電位に固定している。第１低電位配線９２７および第２低電位配線９２８は、この形態では、トランス９１４Ａ～９１４Ｄの全ての低電位コイル９１５を同電位に固定している。

　第１高電位配線９２９および第２高電位配線９３０は、第１トランス９１４Ａの高電位コイル９１６および第２トランス９１４Ｂの高電位コイル９１６を同電位に固定している。また、第１高電位配線９２９および第２高電位配線９３０は、第３トランス９１４Ｃの高電位コイル９１６および第４トランス９１４Ｄの高電位コイル９１６を同電位に固定している。第１高電位配線９２９および第２高電位配線９３０は、この形態では、トランス９１４Ａ～９１４Ｄの全ての高電位コイル９１６を同電位に固定している。

　複数の第１低電位配線９２７は、対応する低電位端子９２５Ａ～９２５Ｄおよび対応するトランス９１４Ａ～９１４Ｄ（低電位コイル９１５）の第１内側末端９１７にそれぞれ電気的に接続されている。複数の第１低電位配線９２７は、同様の構造を有している。以下では、第１低電位端子９２５Ａおよび第１トランス９１４Ａに接続された第１低電位配線９２７の構造を例にとって説明する。他の第１低電位配線９２７の構造の説明については、第１トランス９１４Ａに接続された第１低電位配線９２７の構造の説明が準用されるものとし、省略する。

　第１低電位配線９２７は、第１低電位パッド電極層９３１、低電位接続配線９３２、引き出し配線９３３、第１接続プラグ電極９３４、および第２接続プラグ電極９３５を含む。これら通電部材は、第１絶縁部９０５内に形成されている。

　第１低電位パッド電極層９３１、低電位接続配線９３２、引き出し配線９３３、第１接続プラグ電極９３４、および第２接続プラグ電極９３５は、低電位コイル９１５等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、第１低電位パッド電極層９３１、低電位接続配線９３２、引き出し配線９３３、第１接続プラグ電極９３４、および第２接続プラグ電極９３５は、低電位コイル９１５等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　第１低電位パッド電極層９３１は、低電位コイル９１５と同一の層間絶縁層９１０に形成されている。第１低電位パッド電極層９３１は、アイランド状に形成され、法線方向Ｚにおいて、層間絶縁層９１０を挟んで引き出し配線９３３の第１端部に対向している。第１低電位パッド電極層９３１は、低電位端子９２５を形成している。

　低電位接続配線９３２は、低電位コイル９１５と同一の層間絶縁層９１０内において第１トランス９１４Ａ（低電位コイル９１５）の第１内側領域９２０に形成されている。低電位接続配線９３２は、アイランド状に形成され、法線方向Ｚに高電位端子９２６（第１高電位端子９２６Ａ）に対向している。低電位接続配線９３２は、配線プラグ電極３８の平面積を超える平面積を有していることが好ましい。低電位接続配線９３２は、低電位コイル９１５の第１内側末端９１７に電気的に接続されている。

　引き出し配線９３３は、層間絶縁層９１０内において半導体チップ９０１および第１低電位パッド電極層９３１の間の領域に形成されている。引き出し配線９３３は、この形態では、最下絶縁層９０８から数えて１層目の層間絶縁層９１０内に形成されている。引き出し配線９３３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線９３３の第１端部は、半導体チップ９０１および第１低電位パッド電極層９３１の間の領域に位置している。引き出し配線９３３の第２端部は、半導体チップ９０１および低電位接続配線９３２の間の領域に位置している。配線部は、半導体チップ９０１の第１主面９０２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。

　第１接続プラグ電極９３４は、層間絶縁層９１０内において第１低電位パッド電極層９３１および引き出し配線９３３の間の領域に形成され、第１低電位パッド電極層９３１および引き出し配線９３３の第１端部に電気的に接続されている。第２接続プラグ電極９３５は、層間絶縁層９１０内において低電位接続配線９３２および引き出し配線９３３の間の領域に形成され、低電位接続配線９３２および引き出し配線９３３の第２端部に電気的に接続されている。

　複数の第２低電位配線９２８は、図６０に示すように、対応するトランス９１４Ａ～９１４Ｄの低電位コイル９１５の第１外側末端９１８にそれぞれ電気的に接続されている。複数の第２低電位配線９２８は、それぞれ、第１低電位配線９２７と同様の構造を有している。

　図６１を参照して、複数の第１高電位配線９２９は、対応する高電位端子９２６Ａ～１２Ｄおよび対応するトランス９１４Ａ～９１４Ｄ（高電位コイル９１６）の第２内側末端９２１にそれぞれ電気的に接続されている。複数の第１高電位配線９２９は、同様の構造をそれぞれ有している。第１高電位配線９２９は、前述の高電位端子９２６を形成していてもよい。以下では、第１高電位端子９２６Ａおよび第１トランス９１４Ａに接続された第１高電位配線９２９の構造を例にとって説明する。他の第１高電位配線９２９の構造の説明については、第１トランス９１４Ａに接続された第１高電位配線９２９の構造の説明が準用されるものとし、省略する。

　第１高電位配線９２９は、高電位接続配線９３７、および、１つまたは複数（この形態では複数）のパッドプラグ電極９３８を含む。高電位接続配線９３７およびパッドプラグ電極９３８は、低電位コイル９１５等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線９３７およびパッドプラグ電極９３８は、低電位コイル９１５等と同様に、バリア層および本体層を含むことが好ましい。

　高電位接続配線９３７は、高電位コイル９１６と同一の層間絶縁層９１０内において高電位コイル９１６の第２内側領域９２４に形成されている。高電位接続配線９３７は、アイランド状に形成され、法線方向Ｚに高電位端子９２６（第１高電位端子９２６Ａ）に対向している。高電位接続配線９３７は、高電位コイル９１６の第２内側末端９２１に電気的に接続されている。高電位接続配線９３７は、平面視において低電位接続配線９３２から間隔を空けて形成され、法線方向Ｚに低電位接続配線９３２には対向していない。これにより、低電位接続配線９３２および高電位接続配線９３７の間の絶縁距離が増加し、第１絶縁部９０５の絶縁耐圧が高められている。

　複数のパッドプラグ電極９３８は、最上絶縁層９０９内において高電位端子９２６（第１高電位端子９２６Ａ）および高電位接続配線９３７の間の領域に形成され、高電位端子９２６および高電位接続配線９３７にそれぞれ電気的に接続されている。複数のパッドプラグ電極９３８は、平面視において高電位接続配線９３７の平面積未満の平面積をそれぞれ有している。

　複数の第２高電位配線９３０は、対応する高電位端子９２６Ｅ，９２６Ｆおよび対応するトランス９１４Ａ～９１４Ｄ（高電位コイル９１６）の第２外側末端９２２にそれぞれ電気的に接続されている。複数の第２高電位配線９３０は、同様の構造をそれぞれ有している。以下では、第５高電位端子９２６Ｅおよび第１トランス９１４Ａ（第２トランス９１４Ｂ）に接続された第２高電位配線９３０の構造を例にとって説明する。他の第２高電位配線９３０の構造の説明については、第１トランス９１４Ａ（第２トランス９１４Ｂ）に接続された第２高電位配線９３０の構造の説明が準用されるものとし、省略する。

　第２高電位配線９３０は、第１トランス９１４Ａ（高電位コイル９１６）の第２外側末端９２２および第２トランス９１４Ｂ（高電位コイル９１６）の第２外側末端９２２に電気的に接続されている点を除いて、第１高電位配線９２９と同様の構造を有している。

　第２高電位配線９３０は、高電位コイル９１６の周囲に形成されている。第２高電位配線９３０は、平面視において隣り合う２つの高電位コイル９１６の間の領域に形成され、法線方向Ｚに高電位端子９２６（第５高電位端子９２６Ｅ）に対向している。第２高電位配線９３０は、平面視において低電位接続配線９３２から間隔を空けて形成され、法線方向Ｚに低電位接続配線９３２には対向していない。これにより、低電位接続配線９３２および第２高電位配線９３０の間の絶縁距離が増加し、第１絶縁部９０５の絶縁耐圧が高められている。

　図６２を参照して、低電位端子９２５および高電位端子９２６の間の距離Ｄ１は、低電位コイル９１５および高電位コイル９１６の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、第１絶縁部９０５の総厚さＴＤ１を超えていることが好ましい（ＴＤ１＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．００５以上０．５以下であってもよい。距離Ｄ１は、１００μｍ以上１０００μｍ以下であることが好ましい。距離Ｄ２は、２μｍ以上１２０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上５０μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。

　図６１～図６２を参照して、半導体装置Ｄ１は、平面視においてトランス９１４Ａ～９１４Ｄの周囲に位置するように第１絶縁部９０５内に埋設されたダミーパターン９３９を含む。

　ダミーパターン９３９は、半導体装置Ａ１のダミーパターン３９と同様の形状を有していてもよい。たとえば、ダミーパターン９３９は、高電位ダミーパターン８６に対応する形状の高電位ダミーパターン９４０と、第１高電位ダミーパターン８７に対応する形状の第１高電位ダミーパターン９４１と、第２高電位ダミーパターン８８に対応する形状の第２高電位ダミーパターン９４２と、浮遊ダミーパターン１６１に対応する形状の浮遊ダミーパターン９７２とを含んでいてもよい。なお、図６２では、高電位ダミーパターン９４０と、第２高電位ダミーパターン９４２と、浮遊ダミーパターン９７２とが示されている。

　図６２を参照して、半導体装置Ｄ１は、半導体チップ９０１の第１主面９０２に形成された第２機能デバイス９７４を含む。第２機能デバイス９７４は、半導体チップ９０１の第１主面９０２の表層部、および／または、半導体チップ９０１の第１主面９０２の上の領域を利用して形成され、第１絶縁部９０５（最下絶縁層９０８）によって被覆されている。図６２では、第２機能デバイス９７４が第１主面９０２の表層部に示された破線によって簡略化して示されている。

　第２機能デバイス９７４は、低電位配線を介して低電位端子９２５に電気的に接続され、高電位配線を介して高電位端子９２６に電気的に接続されている。第２機能デバイス９７４は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス９７４は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。

　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗およびコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。

　図６２を参照して、半導体装置Ｄ１は、第１絶縁部９０５の絶縁主面９０６の上に形成された第２絶縁部９７５をさらに含む。第２絶縁部９７５は、パッシベーション層と称されてもよい。第２絶縁部９７５は、絶縁主面９０６の上から第１絶縁部９０５や半導体チップ４０を保護する。

　第２絶縁部９７５は、この形態では、第１無機絶縁層９７６および第２無機絶縁層９７７を含む、無機絶縁層の積層構造を有している。第１無機絶縁層９７６は、酸化シリコンを含んでいてもよい。第１無機絶縁層９７６は、不純物無添加の酸化シリコンであるＵＳＧ（undoped silicate glass）を含むことが好ましい。第１無機絶縁層９７６の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層９７７は、窒化シリコンを含んでいてもよい。第２無機絶縁層９７７の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。第２絶縁部９７５の総厚さを大きくすることにより、高電位コイル９１６上の絶縁耐圧を高めることができる。

　第１無機絶縁層９７６がＵＳＧからなり、第２無機絶縁層９７７が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、第２絶縁部９７５を厚化する場合、第２無機絶縁層９７７よりも厚い第１無機絶縁層９７６が形成されることが好ましい。

　第１無機絶縁層９７６は、酸化シリコンの一例としてのＢＰＳＧ（boron doped phosphor silicate glass）およびＰＳＧ（phosphorus silicate glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素やリン）が含まれるため、高電位コイル９１６上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層９７６が形成されることが特に好ましい。むろん、第２絶縁部９７５は、第１無機絶縁層９７６および第２無機絶縁層９７７のいずれか一方からなる単層構造を有していてもよい。

　第２絶縁部９７５は、複数の低電位パッド開口９７８および複数の高電位パッド開口９７９を有している。この形態では、第１絶縁部９０５において、低電位端子９２５上の領域の絶縁層が除去されている。つまり、絶縁主面９０６から低電位端子９２５（第１低電位パッド電極層９３１）に向かって、複数の絶縁層（この形態では、最上絶縁層９０９および複数の層間絶縁層９１０）を貫通する貫通孔９８０が形成されている。貫通孔９８０は、層間絶縁層９１０によって囲まれて区画された横方向に閉じた空間部である。

　複数の低電位パッド開口９７８は、この貫通孔９８０を介して、複数の低電位端子９２５をそれぞれ露出させている。複数の高電位パッド開口９７９は、複数の高電位端子９２６をそれぞれ露出させている。第２絶縁部９７５は、高電位端子９２６の周縁部に乗り上げたオーバラップ部を有していてもよい。低電位パッド開口９７８から露出する低電位端子９２５は、低電位パッド９９６と称してもよく、高電位パッド開口９７９から露出する高電位端子９２６は、高電位パッド９９７と称してもよい。低電位パッド９９６および高電位パッド９９７の表面には、パラジウムおよびニッケルのうちの少なくとも１つを含む被覆層が形成されていてもよい。

　半導体装置Ｄ１は、第２絶縁部９７５の上に形成された保護層９８１をさらに含む。保護層９８１は、有機絶縁層を含んでいてもよく、感光性樹脂を含んでいてもよい。保護層９８１は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。保護層９８１は、この形態では、ポリイミドを含む。保護層９８１の厚さは、１μｍ以上１００μｍ以下であってもよい。

　保護層９８１の厚さは、第２絶縁部９７５の総厚さを超えていることが好ましい。さらに、第２絶縁部９７５および保護層９８１の総厚さは、低電位コイル２０および高電位コイル９１６の間の距離Ｄ２以上であることが好ましい。この場合、第２絶縁部９７５の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、保護層９８１の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、第２絶縁部９７５および保護層９８１の厚化を抑制できると同時に、第２絶縁部９７５および保護層９８１の積層膜によって高電位コイル９１６上の絶縁耐圧を適切に高めることができる。

　保護層９８１は、低電位側の領域を被覆する第１部分９８２および高電位側の領域を被覆する第２部分９８３を含む。第１部分９８２は、複数の低電位端子９２５（低電位パッド開口９７８）をそれぞれ露出させる複数の低電位端子開口９８４を有している。

　第２部分９８３は、第１部分９８２から間隔を空けて形成され、第１部分９８２との間から第２絶縁部９７５を露出させている。第２部分９８３は、複数の高電位端子９２６（高電位パッド開口９７９）をそれぞれ露出させる複数の高電位端子開口９８５を有している。第２部分９８３は、トランス９１４Ａ～９１４Ｄおよびダミーパターン９３９を一括して被覆している。第２部分９８３は、具体的には、複数の高電位コイル９１６、複数の高電位端子９２６、第１高電位ダミーパターン９４１、第２高電位ダミーパターン９４２および浮遊ダミーパターン９７２を一括して被覆している。

　保護層９８１において、第１部分９８２および第２部分９８３の間のスリットは、封止樹脂６に対するアンカー部として機能する。封止樹脂６の一部は、第１部分９８２および第２部分９８３の間のスリットに入り込み、第２絶縁部９７５に接続される。これにより、半導体装置Ｄ１に対する封止樹脂６の密着力が高められる。むろん、第１部分９８２および第２部分９８３は一体的に形成されていてもよい。また、保護層９８１は、第１部分９８２および第２部分９８３のいずれか一方だけを含んでいてもよい。

　以上、この半導体装置Ｄ１によれば、低電位端子９２５（低電位パッド）が、低電位コイル９１５と同一層に形成されている。そのため、第１低電位パッド電極層７３１よりも高電位コイル９１６側の層間絶縁層９１０および最上絶縁層９０９に、低電位コイル７２０と電気的に接続される配線を形成しなくてよい。たとえば、高電位端子９２６と同一層に低電位端子９２５を形成するには、第１絶縁部９０５の各無機絶縁層を積層する都度、当該無機絶縁層に導体を埋め込むことによってビアを形成する工程が必要となり、リードタイムが長くなる。

　これに対し、この半導体装置Ｄ１によれば、図６３に示すように、ＣＶＤ法等によって半導体チップ９０１上に第１絶縁部９０５および第２絶縁部９７５の積層構造を形成した後、選択的に開口９８６を有するマスク９８７を介したエッチングによって貫通孔９８０を形成すればよい。つまり、無機絶縁層を積層するための装置、無機絶縁層にビアホールを形成する装置、ビアホールにビアを埋め込む装置などの複数の装置間に半導体ウエハを移動させる手間を省略でき、１つのエッチング装置で貫通孔９８０を形成することによって、低電位端子９２５を露出させることができる。その結果、リードタイムを短縮でき、コストを低減することができる。

　なお、マスク９８７としては、レジスト膜、無機絶縁膜、金属膜など、各種マスク材料を使用することができる。より具体的には、厚膜レジスト、ＳｉＣなどの無機絶縁膜、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌなどの金属膜を使用してもよい。
（第２実施形態）
　図６４は、本開示の一実施形態に係る半導体装置Ｄ２の模式的な断面図である。以下では、前述の半導体装置Ｄ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ｄ２では、半導体装置Ｄ１の貫通孔９８０がチップ側壁９０４Ｂ側に開放するように形成されることによって、空間部９８８とされている。これにより、第１絶縁部９０５の絶縁主面９０６は、第１絶縁主面９０６Ａと第２絶縁主面９０６Ｂとを含んでいる。第１絶縁主面９０６Ａは、最上絶縁層９０９の上面によって形成されており、第２絶縁主面９０６Ｂは、低電位コイル９１５および低電位端子９２５が埋め込まれた層間絶縁層９１０の上面によって形成されている。第１絶縁主面９０６Ａと第２絶縁主面９０６Ｂとの間には、法線方向Ｚにおいて段差が形成されており、この段差部分に空間部９８８が形成されている。空間部９８８は、第２絶縁主面９０６Ｂと、第２絶縁主面９０６Ｂよりも高電位コイル９１６側の絶縁側壁９０７Ｂによって区画された領域であってもよい。低電位端子９２５は、空間部９８８に露出している。

　また、半導体装置Ｄ２は、第１絶縁部９０５内に埋設されたシール導体９９１をさらに含む。シール導体９９１は、平面視において絶縁側壁９０７Ａ～９０７Ｄから間隔を空けて第１絶縁部９０５内に壁状に埋設され、第１絶縁部９０５をデバイス領域９９２および外側領域９９３に区画している。シール導体９９１は、外側領域９９３からデバイス領域９９２への水分の進入やクラックの進入を抑制する。

　デバイス領域９９２は、第１機能デバイス９１３（複数のトランス９１４）、第２機能デバイス９７４、複数の低電位端子９２５、複数の高電位端子９２６、第１低電位配線９２７、第２低電位配線９２８、第１高電位配線９２９、第２高電位配線９３０およびダミーパターン９３９を含む領域である。外側領域９９３は、デバイス領域９９２外の領域である。

　シール導体９９１は、デバイス領域９９２から電気的に切り離されている。シール導体９９１は、具体的には、第１機能デバイス９１３（複数のトランス９１４）、第２機能デバイス９７４、複数の低電位端子９２５、複数の高電位端子９２６、第１低電位配線９２７、第２低電位配線９２８、第１高電位配線９２９、第２高電位配線９３０およびダミーパターン９３９から電気的に切り離されている。シール導体９９１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体９９１は、デバイス領域９９２に繋がる電流経路を形成しない。

　シール導体９９１は、平面視において絶縁側壁９０７～９０７Ｄに沿う帯状に形成されている。シール導体９９１は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。これにより、シール導体９９１は、平面視において四角形状（具体的には長方形状）のデバイス領域９９２を区画している。また、シール導体９９１は、平面視においてデバイス領域９９２を取り囲む四角環状（具体的には長方形環状）の外側領域９９３を区画している。

　シール導体９９１は、具体的には、第２絶縁主面９０６Ｂ側の上端部、半導体チップ９０１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体９９１の上端部は、この形態では、第２絶縁主面９０６Ｂから露出するように形成され、第１絶縁部９０５内に位置している。シール導体９９１の下端部は、半導体チップ９０１から上端部側に間隔を空けて形成されている。

　このように、シール導体９９１は、この形態では、複数の低電位端子９２５および複数の高電位端子９２６に対して半導体チップ９０１側に位置するように第１絶縁部９０５内に埋設されている。また、シール導体９９１は、第１絶縁部９０５内において第１機能デバイス９１３（複数のトランス９１４）、第１低電位配線９２７、第２低電位配線９２８、第１高電位配線９２９、第２高電位配線９３０およびダミーパターン９３９に絶縁主面９０６に平行な方向に対向している。シール導体９９１は、第１絶縁部９０５内において、第２機能デバイス９７４の一部に絶縁主面９０６に平行な方向に対向していてもよい。

　シール導体９９１は、複数のシールプラグ導体９９４、および、１つまたは複数（この形態では複数）のシールビア導体９９５を含む。シールビア導体９９５の個数は任意である。複数のシールプラグ導体９９４のうちの最上のシールプラグ導体９９４は、シール導体９９１の上端部を形成している。複数のシールビア導体９９５は、シール導体９９１の下端部をそれぞれ形成している。シールプラグ導体９９４およびシールビア導体９９５は、低電位コイル９１５と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体９９４およびシールビア導体９９５は、低電位コイル９１５等と同様に、バリア層および本体層を含むことが好ましい。

　複数のシールプラグ導体９９４は、複数の層間絶縁層９１０にそれぞれ埋め込まれ、平面視においてデバイス領域９９２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体９９４は、互いに接続されるように最下絶縁層９０８から最上絶縁層９０９に向かって積層されている。複数のシールプラグ導体９９４の積層数は、第２絶縁主面９０６Ｂまでの複数の層間絶縁層９１０の積層数に一致している。むろん、複数の層間絶縁層９１０を貫通する１つまたは複数のシールプラグ導体９９４が形成されていてもよい。

　複数のシールプラグ導体９９４の集合体によって１つの環状のシール導体９９１が形成されるのであれば、複数のシールプラグ導体９９４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体９９４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体９９４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域９９２への水分やクラックの進入のリスクを鑑みると、複数のシールプラグ導体９９４は、無端状（環状）に形成されていることが好ましい。

　複数のシールビア導体９９５は、最下絶縁層９０８において半導体チップ９０１およびシールプラグ導体９９４の間の領域にそれぞれ形成されている。複数のシールビア導体９９５は、半導体チップ９０１に接続され、かつシールプラグ導体９９４に接続されている。これにより、シール導体９９１は、シールビア導体９９５を介して、グランド電位に固定されていてもよい。複数のシールビア導体９９５は、シールプラグ導体９９４の平面積未満の平面積を有している。単一のシールビア導体９９５が形成されている場合、単一のシールビア導体９９５は、シールプラグ導体９９４の平面積以上の平面積を有していてもよい。

　シール導体９９１の幅は、０．１μｍ以上２０μｍ以下であってもよい。シール導体９９１の幅は、１μｍ以上１０μｍ以下であることが好ましい。シール導体９９１の幅は、シール導体９９１が延びる方向に直交する方向の幅によって定義される。

　以上、この半導体装置Ｄ２によれば、低電位端子９２５（低電位パッド）が、低電位コイル９１５と同一層に形成されている。そのため、第１低電位パッド電極層７３１よりも高電位コイル９１６側の層間絶縁層９１０および最上絶縁層９０９に、低電位コイル７２０と電気的に接続される配線を形成しなくてよい。たとえば、高電位端子９２６と同一層に低電位端子９２５を形成するには、第１絶縁部９０５の各無機絶縁層を積層する都度、当該無機絶縁層に導体を埋め込むことによってビアを形成する工程が必要となり、リードタイムが長くなる。

　これに対し、この半導体装置Ｄ２によれば、図６５に示すように、ＣＶＤ法等によって半導体チップ９０１上に第１絶縁部９０５および第２絶縁部９７５の積層構造を形成した後、選択的に開口９８９を有するマスク９９０を介したエッチングによって空間部９８８を形成すればよい。つまり、無機絶縁層を積層するための装置、無機絶縁層にビアホールを形成する装置、ビアホールにビアを埋め込む装置などの複数の装置間に半導体ウエハを移動させる手間を省略でき、１つのエッチング装置で空間部９８８を形成することによって、低電位端子９２５を露出させることができる。その結果、リードタイムを短縮でき、コストを低減することができる。

　なお、マスク９９０としては、レジスト膜、無機絶縁膜、金属膜など、各種マスク材料を使用することができる。より具体的には、厚膜レジスト、ＳｉＣなどの無機絶縁膜、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌなどの金属膜を使用してもよい。

　前述の説明では、シール導体９９１は、シールビア導体９９５を介して半導体チップ９０１に接続され、グランド電位に固定されていた。一方、図６６に示すように、シールビア導体９９５を省略することによって、シール導体９９１は、グランド電位に固定されていなくてもよい。また、シール導体９９１全体が省略されてもよい。
＜半導体装置Ｅ１～Ｅ２の構造＞
（第１実施形態）
　図６７は、本開示の一実施形態に係る半導体装置Ｅ１の模式的な平面図である。図６８は、図６７の半導体装置Ｅ１において低電位コイル２０が形成された層を示す平面図である。図６９は、図６７の半導体装置Ｅ１において高電位コイル１０１６が形成された層を示す平面図である。図７０は、図６７の半導体装置Ｅ１の模式的な断面図である。

　図６７～図６９を参照して、半導体装置Ｅ１は、直方体形状の半導体チップ１００１を含む。半導体チップ１００１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。

　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。

　半導体チップ１００１は、この形態では、シリコン製の半導体基板を含む。半導体チップ１００１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。

　半導体チップ１００１は、一方側の第１主面１００２、他方側の第２主面１００３、ならびに、第１主面１００２および第２主面１００３を接続するチップ側壁１００４Ａ～１００４Ｄを有している。第１主面１００２および第２主面１００３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。

　チップ側壁１００４Ａ～１００４Ｄは、第１チップ側壁１００４Ａ、第２チップ側壁１００４Ｂ、第３チップ側壁１００４Ｃおよび第４チップ側壁１００４Ｄを含む。第１チップ側壁１００４Ａおよび第２チップ側壁１００４Ｂは、半導体チップ１００１の長辺を形成している。第１チップ側壁１００４Ａおよび第２チップ側壁１００４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁１００４Ｃおよび第４チップ側壁１００４Ｄは、半導体チップ１００１の短辺を形成している。第３チップ側壁１００４Ｃおよび第４チップ側壁１００４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁１００４Ａ～１００４Ｄは、研削面からなる。

　半導体装置Ｅ１は、半導体チップ１００１の第１主面１００２の上に形成された第１絶縁部１００５をさらに含む。第１絶縁部１００５は、絶縁主面１００６および絶縁側壁１００７Ａ～１００７Ｄを有している。絶縁主面１００６は、平面視において第１主面１００２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面１００６は、第１主面１００２に対して平行に延びている。

　絶縁側壁１００７Ａ～１００７Ｄは、第１絶縁側壁１００７Ａ、第２絶縁側壁１００７Ｂ、第３絶縁側壁１００７Ｃおよび第４絶縁側壁１００７Ｄを含む。絶縁側壁１００７Ａ～１００７Ｄは、絶縁主面１００６の周縁から半導体チップ１００１に向けて延び、チップ側壁１００４Ａ～１００４Ｄに連なっている。絶縁側壁１００７Ａ～１００７Ｄは、具体的には、チップ側壁１００４Ａ～１００４Ｄに対して面一に形成されている。絶縁側壁１００７Ａ～１００７Ｄは、チップ側壁１００４Ａ～１００４Ｄに面一な研削面を形成している。

　第１絶縁部１００５は、最下絶縁層１００８、最上絶縁層１００９および複数（この形態では１１層）の層間絶縁層１０１０を含む多層絶縁積層構造からなる。最下絶縁層１００８は、第１主面１００２を直接被覆する絶縁層である。最上絶縁層１００９は、絶縁主面１００６を形成する絶縁層である。複数の層間絶縁層１０１０は、最下絶縁層１００８および最上絶縁層１００９の間に介在する絶縁層である。最下絶縁層１００８は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層１００９は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層１００８の厚さは、０．２μｍ以上４μｍ以下（たとえば１μｍ程度）であってもよく、最上絶縁層１００９の厚さは、０．５μｍ以上３μｍ以下（たとえば１μｍ程度）であってもよい。

　複数の層間絶縁層１０１０は、最下絶縁層１００８側の第１絶縁層１０１１および最上絶縁層１００９側の第２絶縁層１０１２を含む積層構造をそれぞれ有している。第１絶縁層１０１１は、窒化シリコンを含んでいてもよい。第１絶縁層１０１１は、第２絶縁層１０１２に対するエッチングストッパ層として形成されている。第１絶縁層１０１１の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。

　第２絶縁層１０１２は、第１絶縁層１０１１の上に形成されている。第１絶縁層１０１１とは異なる絶縁材料を含む。第２絶縁層１０１２は、酸化シリコンを含んでいてもよい。第２絶縁層１０１２の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層１０１２の厚さは、第１絶縁層１０１１の厚さを超えていることが好ましい。

　また、第１絶縁層１０１１は、圧縮応力膜であり、第２絶縁層１０１２は、引張応力膜であってもよい。つまり、層間絶縁層１０１０は、圧縮応力膜および引張応力膜が繰り返し積層された構造であってもよい。これにより、層間絶縁層１０１０の積層界面において応力をキャンセルしながら第１絶縁部５０を形成することができる。その結果、半導体装置Ｅ１の製造工程において、半導体チップ１００１の母体となる半導体ウエハに大きな反り変形が生じることを防止することができる。圧縮応力膜は、たとえば、酸化シリコン膜であってよく、引張応力膜は、たとえば、窒化シリコン膜であってもよい。

　第１絶縁部１００５の総厚さＴＥ１は、２μｍ以上１２０μｍ以下であってもよい。第１絶縁部１００５の総厚さＴＥ１や層間絶縁層１０１０の積層数は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層１００８、最上絶縁層１００９および層間絶縁層１０１０の絶縁材料は任意であり、特定の絶縁材料に限定されない。

　半導体装置Ｅ１は、第１絶縁部１００５に形成された第１機能デバイス１０１３を含む。第１機能デバイス１０１３は、１つまたは複数（この形態では複数）のトランス１０１４を含む。つまり、半導体装置Ｅ１は、複数のトランス１０１４を含むマルチチャネル型のデバイスからなる。複数のトランス１０１４は、絶縁側壁１００７Ａ～１００７Ｄから間隔を空けて第１絶縁部１００５の内方部に形成されている。複数のトランス１０１４は、第１方向Ｘに間隔を空けて形成されている。

　複数のトランス１０１４は、具体的には、平面視において絶縁側壁１００７Ｃ側から絶縁側壁１００７Ｄ側に向けてこの順に形成された第１トランス１０１４Ａ、第２トランス１０１４Ｂ、第３トランス１０１４Ｃおよび第４トランス１０１４Ｄを含む。第１トランス１０１４Ａ、第２トランス１０１４Ｂ、第３トランス１０１４Ｃおよび第４トランス１０１４Ｄは、それぞれ、図１１の第１トランス１３１、第２トランス１３２、第３トランス１３３および第４トランス１３４に対応していてもよい。複数のトランス１０１４Ａ～１０１４Ｄは、同様の構造をそれぞれ有している。以下では、第１トランス１０１４Ａの構造を例にとって説明する。第２トランス１０１４Ｂ、第３トランス１０１４Ｃおよび第４トランス１０１４Ｄの構造の説明については、第１トランス１０１４Ａの構造の説明が準用されるものとし、省略する。

　図６８～図７０を参照して、第１トランス１０１４Ａは、低電位コイル１０１５および高電位コイル１０１６を含む。低電位コイル１０１５は、第１絶縁部１００５内に形成されている。高電位コイル１０１６は、法線方向Ｚに低電位コイル１０１５と対向するように第１絶縁部１００５内に成されている。低電位コイル１０１５および高電位コイル１０１６は、この形態では、最下絶縁層１００８および最上絶縁層１００９に挟まれた領域（つまり複数の層間絶縁層１０１０）に形成されている。

　低電位コイル１０１５は、第１絶縁部１００５内において最下絶縁層１００８（半導体チップ１００１）側に形成されており、高電位コイル１０１６は、第１絶縁部１００５内において低電位コイル１０１５に対して最上絶縁層１００９（絶縁主面１００６）側に形成されている。つまり、高電位コイル１０１６は、低電位コイル１０１５を挟んで半導体チップ１００１に対向している。低電位コイル１０１５および高電位コイル１０１６の配置箇所は任意である。また、高電位コイル１０１６は、１層以上の層間絶縁層１０１０を挟んで低電位コイル１０１５に対向していればよい。

　低電位コイル１０１５および高電位コイル１０１６の間の距離（つまり層間絶縁層１０１０の積層数）は、低電位コイル１０１５および高電位コイル１０１６の間の絶縁耐圧や電界強度に応じて適宜調整される。低電位コイル１０１５は、この形態では、最下絶縁層１００８側から数えて３層目の層間絶縁層１０１０に形成されている。高電位コイル１０１６は、この形態では、最上絶縁層１００９側から数えて１層目の層間絶縁層１０１０に形成されている。

　低電位コイル１０１５は、層間絶縁層１０１０において第１絶縁層１０１１および第２絶縁層１０１２を貫通して埋め込まれている。低電位コイル１０１５は、第１内側末端１０１７、第１外側末端１０１８、ならびに、第１内側末端１０１７および第１外側末端１０１８の間を螺旋状に引き回された第１螺旋部１０１９を含む。第１螺旋部１０１９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部１０１９の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域１０２０を区画している。

　第１螺旋部１０１９の巻回数は、３以上３０以下であってもよい。第１螺旋部１０１９の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１螺旋部１０１９の幅は、１μｍ以上５μｍ以下であることが好ましい。第１螺旋部１０１９の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部１０１９の第１巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部１０１９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。

　第１螺旋部１０１９の巻回形状や、第１内側領域１０２０の平面形状は任意であり、図６８等に示される形態に限定されない。第１螺旋部１０１９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域１０２０は、第１螺旋部１０１９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。

　低電位コイル１０１５は、チタン、窒化チタン、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル１０１５は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層１０１０内においてリセス空間を区画する。本体層は、バリア層によって区画されたリセス空間に埋設される。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。

　高電位コイル１０１６は、層間絶縁層１０１０において第１絶縁層１０１１および第２絶縁層１０１２を貫通して埋め込まれている。高電位コイル１０１６は、第２内側末端１０２１、第２外側末端１０２２、ならびに、第２内側末端１０２１および第２外側末端１０２２の間を螺旋状に引き回された第２螺旋部１０２３を含む。第２螺旋部１０２３は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部１０２３の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域１０２４を区画している。第２螺旋部１０２３の第２内側領域１０２４は、法線方向Ｚに第１螺旋部１０１９の第１内側領域１０２０に対向している。

　第２螺旋部１０２３の巻回数は、３以上３０以下であってもよい。第１螺旋部１０１９の巻回数に対する第２螺旋部１０２３の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部１０２３の巻回数は、第１螺旋部１０１９の巻回数を超えていることが好ましい。むろん、第２螺旋部１０２３の巻回数は、第１螺旋部１０１９の巻回数未満であってもよいし、第１螺旋部１０１９の巻回数と等しくてもよい。

　第２螺旋部１０２３の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２螺旋部１０２３の幅は、１μｍ以上５μｍ以下であることが好ましい。第２螺旋部１０２３の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部１０２３の幅は、第１螺旋部１０１９の幅と等しいことが好ましい。

　第２螺旋部１０２３の第２巻回ピッチは、０．１μｍ以上２０μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上１０μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部１０２３において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部１０１９の第１巻回ピッチと等しいことが好ましい。

　第２螺旋部１０２３の巻回形状や、第２内側領域１０２４の平面形状は任意であり、図６９等に示される形態に限定されない。第２螺旋部１０２３は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域１０２４は、第２螺旋部１０２３の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。

　高電位コイル１０１６は、低電位コイル１０１５と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル１０１６は、低電位コイル１０１５と同様に、バリア層および本体層を含むことが好ましい。

　図６７を参照して、半導体装置Ｅ１は、複数（この形態では１２個）の低電位端子１０２５および複数（この形態では１２個）の高電位端子１０２６を含む。複数の低電位端子１０２５は、対応するトランス１０１４Ａ～１０１４Ｄの低電位コイル１０１５にそれぞれ電気的に接続されている。複数の高電位端子１０２６は、対応するトランス１０１４Ａ～１０１４Ｄの高電位コイル１０１６にそれぞれ電気的に接続されている。

　複数の低電位端子１０２５は、第１絶縁部１００５の絶縁主面１００６の上に形成されている。複数の低電位端子１０２５は、具体的には、複数のトランス１０１４Ａ～１０１４Ｄから第２方向Ｙに間隔を空けて絶縁側壁１００７Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。

　複数の低電位端子１０２５は、第１低電位端子１０２５Ａ、第２低電位端子１０２５Ｂ、第３低電位端子１０２５Ｃ、第４低電位端子１０２５Ｄ、第５低電位端子１０２５Ｅおよび第６低電位端子１０２５Ｆを含む。複数の低電位端子１０２５Ａ～１０２５Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１０２５Ａ～１０２５Ｆの個数は任意である。

　第１低電位端子１０２５Ａは、平面視において第２方向Ｙに第１トランス１０１４Ａに対向している。第２低電位端子１０２５Ｂは、平面視において第２方向Ｙに第２トランス１０１４Ｂに対向している。第３低電位端子１０２５Ｃは、平面視において第２方向Ｙに第３トランス１０１４Ｃに対向している。第４低電位端子１０２５Ｄは、平面視において第２方向Ｙに第４トランス１０１４Ｄに対向している。第５低電位端子１０２５Ｅは、平面視において第１低電位端子１０２５Ａおよび第２低電位端子１０２５Ｂの間の領域に形成されている。第６低電位端子１０２５Ｆは、平面視において第３低電位端子１０２５Ｃおよび第４低電位端子１０２５Ｄの間の領域に形成されている。

　このように、低電位端子１０２５Ａ～１０２５Ｆが配列された絶縁側壁１００７Ｂに沿う領域を第１領域１１３５（低電位領域）と称してもよい。

　第１低電位端子１０２５Ａは、第１トランス１０１４Ａ（低電位コイル１０１５）の第１内側末端１０１７に電気的に接続されている。第２低電位端子１０２５Ｂは、第２トランス１０１４Ｂ（低電位コイル１０１５）の第１内側末端１０１７に電気的に接続されている。第３低電位端子１０２５Ｃは、第３トランス１０１４Ｃ（低電位コイル１０１５）の第１内側末端１０１７に電気的に接続されている。第４低電位端子１０２５Ｄは、第４トランス１０１４Ｄ（低電位コイル１０１５）の第１内側末端１０１７に電気的に接続されている。

　第５低電位端子１０２５Ｅは、第１トランス１０１４Ａ（低電位コイル１０１５）の第１外側末端１０１８および第２トランス１０１４Ｂ（低電位コイル１０１５）の第１外側末端１０１８に電気的に接続されている。第６低電位端子１０２５Ｆは、第３トランス１０１４Ｃ（低電位コイル１０１５）の第１外側末端１０１８および第４トランス１０１４Ｄ（低電位コイル１０１５）の第１外側末端１０１８に電気的に接続されている。

　複数の高電位端子１０２６は、複数の低電位端子１０２５から間隔を空けて第１絶縁部１００５の絶縁主面１００６の上に形成されている。複数の高電位端子１０２６は、具体的には、複数の低電位端子１０２５から第２方向Ｙに間隔を空けて絶縁側壁１００７Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。このように、高電位端子１０２６Ａ～１０２６Ｆが配列された、低電位端子１０２５Ａ～１０２５Ｆに対して絶縁側壁１００７Ａ側の領域を第２領域１１３６（高電位領域）と称してもよい。

　複数の高電位端子１０２６は、平面視において対応するトランス１０１４Ａ～１０１４Ｄに近接する領域にそれぞれ形成されている。高電位端子１０２６がトランス１０１４Ａ～１０１４Ｄに近接するとは、平面視において高電位端子１０２６およびトランス１０１４の間の距離が、低電位端子１０２５および高電位端子１０２６の間の距離未満であることを意味する。

　複数の高電位端子１０２６は、具体的には、平面視において第１方向Ｘに沿って複数のトランス１０１４Ａ～１０１４Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１０２６は、さらに具体的には、平面視において高電位コイル１０１６の第２内側領域１０２４および隣り合う高電位コイル１０１６の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１０２６は、平面視において第１方向Ｘに複数のトランス１０１４Ａ～１０１４Ｄと一列に並んで配列されている。

　複数の高電位端子１０２６は、第１高電位端子１０２６Ａ、第２高電位端子１０２６Ｂ、第３高電位端子１０２６Ｃ、第４高電位端子１０２６Ｄ、第５高電位端子１０２６Ｅおよび第６高電位端子１０２６Ｆを含む。複数の高電位端子１０２６Ａ～１０２６Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１０２６Ａ～１０２６Ｆの個数は任意である。

　第１高電位端子１０２６Ａは、平面視において第１トランス１０１４Ａ（高電位コイル１０１６）の第２内側領域１０２４に形成されている。第２高電位端子１０２６Ｂは、平面視において第２トランス１０１４Ｂ（高電位コイル１０１６）の第２内側領域１０２４に形成されている。第３高電位端子１０２６Ｃは、平面視において第３トランス１０１４Ｃ（高電位コイル１０１６）の第２内側領域１０２４に形成されている。第４高電位端子１０２６Ｄは、平面視において第４トランス１０１４Ｄ（高電位コイル１０１６）の第２内側領域１０２４に形成されている。第５高電位端子１０２６Ｅは、平面視において第１トランス１０１４Ａおよび第２トランス１０１４Ｂの間の領域に形成されている。第６高電位端子１０２６Ｆは、平面視において第３トランス１０１４Ｃおよび第４トランス１０１４Ｄの間の領域に形成されている。

　第１高電位端子１０２６Ａは、第１トランス１０１４Ａ（高電位コイル１０１６）の第２内側末端１０２１に電気的に接続されている。第２高電位端子１０２６Ｂは、第２トランス１０１４Ｂ（高電位コイル１０１６）の第２内側末端１０２１に電気的に接続されている。第３高電位端子１０２６Ｃは、第３トランス１０１４Ｃ（高電位コイル１０１６）の第２内側末端１０２１に電気的に接続されている。第４高電位端子１０２６Ｄは、第４トランス１０１４Ｄ（高電位コイル１０１６）の第２内側末端１０２１に電気的に接続されている。

　第５高電位端子１０２６Ｅは、第１トランス１０１４Ａ（高電位コイル１０１６）の第２外側末端１０２２および第２トランス１０１４Ｂ（高電位コイル１０１６）の第２外側末端１０２２に電気的に接続されている。第６高電位端子１０２６Ｆは、第３トランス１０１４Ｃ（高電位コイル１０１６）の第２外側末端１０２２および第４トランス１０１４Ｄ（高電位コイル１０１６）の第２外側末端１０２２に電気的に接続されている。

　図６８～図７０を参照して、半導体装置Ｅ１は、第１絶縁部１００５内にそれぞれ形成された第１低電位配線１０２７、第２低電位配線１０２８、第１高電位配線１０２９および第２高電位配線１０３０を含む。この形態では、複数の第１低電位配線１０２７、複数の第２低電位配線１０２８、複数の第１高電位配線１０２９および複数の第２高電位配線１０３０が形成されている。

　第１低電位配線１０２７および第２低電位配線１０２８は、第１トランス１０１４Ａの低電位コイル１０１５および第２トランス１０１４Ｂの低電位コイル１０１５を同電位に固定している。また、第１低電位配線１０２７および第２低電位配線１０２８は、第３トランス１０１４Ｃの低電位コイル１０１５および第４トランス１０１４Ｄの低電位コイル１０１５を同電位に固定している。第１低電位配線１０２７および第２低電位配線１０２８は、この形態では、トランス１０１４Ａ～１０１４Ｄの全ての低電位コイル１０１５を同電位に固定している。

　第１高電位配線１０２９および第２高電位配線１０３０は、第１トランス１０１４Ａの高電位コイル１０１６および第２トランス１０１４Ｂの高電位コイル１０１６を同電位に固定している。また、第１高電位配線１０２９および第２高電位配線１０３０は、第３トランス１０１４Ｃの高電位コイル１０１６および第４トランス１０１４Ｄの高電位コイル１０１６を同電位に固定している。第１高電位配線１０２９および第２高電位配線１０３０は、この形態では、トランス１０１４Ａ～１０１４Ｄの全ての高電位コイル１０１６を同電位に固定している。

　複数の第１低電位配線１０２７は、対応する低電位端子１０２５Ａ～１０２５Ｄおよび対応するトランス１０１４Ａ～１０１４Ｄ（低電位コイル１０１５）の第１内側末端１０１７にそれぞれ電気的に接続されている。複数の第１低電位配線１０２７は、同様の構造を有している。以下では、第１低電位端子１０２５Ａおよび第１トランス１０１４Ａに接続された第１低電位配線１０２７の構造を例にとって説明する。他の第１低電位配線１０２７の構造の説明については、第１トランス１０１４Ａに接続された第１低電位配線１０２７の構造の説明が準用されるものとし、省略する。

　第１低電位配線１０２７は、貫通配線１０３１、低電位接続配線１０３２、引き出し配線１０３３、第１接続プラグ電極１０３４、第２接続プラグ電極１０３５、および１つまたは複数（この形態では複数）のパッドプラグ電極１０３６を含む。

　貫通配線１０３１、低電位接続配線１０３２、引き出し配線１０３３、第１接続プラグ電極１０３４、第２接続プラグ電極１０３５、およびパッドプラグ電極１０３６は、低電位コイル１０１５等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線１０３１、低電位接続配線１０３２、引き出し配線１０３３、第１接続プラグ電極１０３４、第２接続プラグ電極１０３５、およびパッドプラグ電極１０３６は、低電位コイル１０１５等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。

　貫通配線１０３１は、第１絶縁部１００５において複数の層間絶縁層１０１０を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線１０３１は、この形態では、第１絶縁部１００５において最下絶縁層１００８および最上絶縁層１００９の間の領域に形成されている。貫通配線１０３１は、最上絶縁層１００９側の上端部、および、最下絶縁層１００８側の下端部を有している。貫通配線１０３１の上端部は、高電位コイル１０１６と同一の層間絶縁層１０１０に形成され、最上絶縁層１００９によって被覆されている。貫通配線１０３１の下端部は、低電位コイル１０１５と同一の層間絶縁層１０１０に形成されている。

　貫通配線１０３１は、この形態では、第１電極層１０３８、第２電極層１０３９、および、複数の配線プラグ電極１０４０を含む。貫通配線１０３１では、第１電極層１０３８、第２電極層１０３９および配線プラグ電極１０４０が低電位コイル１０１５等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層１０３８、第２電極層１０３９および配線プラグ電極１０４０は、低電位コイル１０１５等と同様に、バリア層および本体層をそれぞれ含む。

　第１電極層１０３８は、貫通配線１０３１の上端部を形成している。第２電極層１０３９は、貫通配線１０３１の下端部を形成している。第１電極層１０３８は、アイランド状に形成され、法線方向Ｚに低電位端子１０２５（第１低電位端子１０２５Ａ）に対向している。第２電極層１０３９は、アイランド状に形成され、法線方向Ｚに第１電極層１０３８に対向している。

　複数の配線プラグ電極１０４０は、第１電極層１０３８および第２電極層１０３９の間の領域に位置する複数の層間絶縁層１０１０にそれぞれ埋設されている。複数の配線プラグ電極１０４０は、互いに電気的に接続されるように最下絶縁層１００８から最上絶縁層１００９に向けて積層され、かつ、第１電極層１０３８および第２電極層１０３９を電気的に接続している。複数の配線プラグ電極１０４０は、第１電極層１０３８の平面積および第２電極層１０３９の平面積未満の平面積をそれぞれ有している。

　複数の配線プラグ電極１０４０の積層数は、複数の層間絶縁層１０１０の積層数に一致している。この形態では、６個の配線プラグ電極１０４０が各層間絶縁層１０１０内に埋設されているが、各層間絶縁層１０１０内に埋設される配線プラグ電極１０４０の個数は任意である。むろん、複数の層間絶縁層１０１０を貫通する１つまたは複数の配線プラグ電極１０４０が形成されていてもよい。

　低電位接続配線１０３２は、低電位コイル１０１５と同一の層間絶縁層１０１０内において第１トランス１０１４Ａ（低電位コイル１０１５）の第１内側領域１０２０に形成されている。低電位接続配線１０３２は、アイランド状に形成され、法線方向Ｚに高電位端子１０２６（第１高電位端子１０２６Ａ）に対向している。低電位接続配線１０３２は、配線プラグ電極１０４０の平面積を超える平面積を有していることが好ましい。低電位接続配線１０３２は、低電位コイル１０１５の第１内側末端１０１７に電気的に接続されている。

　引き出し配線１０３３は、層間絶縁層１０１０内において半導体チップ１００１および貫通配線１０３１の間の領域に形成されている。引き出し配線１０３３は、この形態では、最下絶縁層１００８から数えて１層目の層間絶縁層１０１０内に形成されている。引き出し配線１０３３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線１０３３の第１端部は、半導体チップ１００１および貫通配線１０３１の下端部の間の領域に位置している。引き出し配線１０３３の第２端部は、半導体チップ１００１および低電位接続配線１０３２の間の領域に位置している。配線部は、半導体チップ１００１の第１主面１００２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。

　第１接続プラグ電極１０３４は、層間絶縁層１０１０内において貫通配線１０３１および引き出し配線１０３３の間の領域に形成され、貫通配線１０３１および引き出し配線１０３３の第１端部に電気的に接続されている。第２接続プラグ電極１０３５は、層間絶縁層１０１０内において低電位接続配線１０３２および引き出し配線１０３３の間の領域に形成され、低電位接続配線１０３２および引き出し配線１０３３の第２端部に電気的に接続されている。

　複数のパッドプラグ電極１０３６は、最上絶縁層１００９内において低電位端子１０２５（第１低電位端子１０２５Ａ）および貫通配線１０３１の間の領域に形成され、低電位端子１０２５および貫通配線１０３１の上端部にそれぞれ電気的に接続されている。

　複数の第２低電位配線１０２８は、対応する低電位端子１０２５Ｅ、１０２５Ｆおよび対応するトランス１０１４Ａ～１０１４Ｄの低電位コイル１０１５の第１外側末端１０１８にそれぞれ電気的に接続されている。複数の第２低電位配線１０２８は、同様の構造をそれぞれ有している。以下では、第５低電位端子１０２５Ｅおよび第１トランス１０１４Ａ（第２トランス１０１４Ｂ）に接続された第２低電位配線１０２８の構造を例にとって説明する。他の第２低電位配線１０２８の構造の説明については、第１トランス１０１４Ａ（第２トランス１０１４Ｂ）に接続された第２低電位配線１０２８の構造の説明が準用されるものとし、省略する。

　第２低電位配線１０２８は、第１低電位配線１０２７と同様、貫通配線１０３１、低電位接続配線１０３２、引き出し配線１０３３、第１接続プラグ電極１０３４、第２接続プラグ電極１０３５、およびパッドプラグ電極１０３６を含む。第２低電位配線１０２８は、低電位接続配線１０３２が第１トランス１０１４Ａ（低電位コイル１０１５）の第１外側末端１０１８および第２トランス１０１４Ｂ（低電位コイル１０１５）の第１外側末端１０１８に電気的に接続されている点を除いて、第１低電位配線１０２７と同様の構造を有している。

　第２低電位配線１０２８の低電位接続配線１０３２は、低電位コイル１０１５と同一の層間絶縁層１０１０内において低電位コイル１０１５の周囲に形成されている。低電位接続配線１０３２は、具体的には、平面視において隣り合う２つの低電位コイル１０１５の間の領域に形成されている。パッドプラグ電極１０３６は、最上絶縁層１００９内において低電位端子１０２５（第５低電位端子１０２５Ｅ）および低電位接続配線１０３２の間の領域に形成され、低電位端子１０２５および低電位接続配線１０３２に電気的に接続されている。

　複数の第１高電位配線１０２９は、対応する高電位端子１０２６Ａ～１０２６Ｄおよび対応するトランス１０１４Ａ～１０１４Ｄ（高電位コイル１０１６）の第２内側末端１０２１にそれぞれ電気的に接続されている。複数の第１高電位配線１０２９は、同様の構造をそれぞれ有している。以下では、第１高電位端子１０２６Ａおよび第１トランス１０１４Ａに接続された第１高電位配線１０２９の構造を例にとって説明する。他の第１高電位配線１０２９の構造の説明については、第１トランス１０１４Ａに接続された第１高電位配線１０２９の構造の説明が準用されるものとし、省略する。

　第１高電位配線１０２９は、高電位接続配線１０４１、および、１つまたは複数（この形態では複数）のパッドプラグ電極１０４２を含む。高電位接続配線１０４１およびパッドプラグ電極１０４２は、低電位コイル１０１５等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線１０４１およびパッドプラグ電極１０４２は、低電位コイル１０１５等と同様に、バリア層および本体層を含むことが好ましい。

　高電位接続配線１０４１は、高電位コイル１０１６と同一の層間絶縁層１０１０内において高電位コイル１０１６の第２内側領域１０２４に形成されている。高電位接続配線１０４１は、アイランド状に形成され、法線方向Ｚに高電位端子１０２６（第１高電位端子１０２６Ａ）に対向している。高電位接続配線１０４１は、高電位コイル１０１６の第２内側末端１０２１に電気的に接続されている。高電位接続配線１０４１は、平面視において低電位接続配線１０３２から間隔を空けて形成され、法線方向Ｚに低電位接続配線１０３２には対向していない。これにより、低電位接続配線１０３２および高電位接続配線１０４１の間の絶縁距離が増加し、第１絶縁部１００５の絶縁耐圧が高められている。

　複数のパッドプラグ電極１０４２は、最上絶縁層１００９内において高電位端子１０２６（第１高電位端子１０２６Ａ）および高電位接続配線１０４１の間の領域に形成され、高電位端子１０２６および高電位接続配線１０４１にそれぞれ電気的に接続されている。複数のパッドプラグ電極１０４２は、平面視において高電位接続配線１０４１の平面積未満の平面積をそれぞれ有している。

　複数の第２高電位配線１０３０は、対応する高電位端子１０２６Ｅ、１０２６Ｆおよび対応するトランス１０１４Ａ～１０１４Ｄ（高電位コイル１０１６）の第２外側末端１０２２にそれぞれ電気的に接続されている。複数の第２高電位配線１０３０は、同様の構造をそれぞれ有している。以下では、第５高電位端子１０２６Ｅおよび第１トランス１０１４Ａ（第２トランス１０１４Ｂ）に接続された第２高電位配線１０３０の構造を例にとって説明する。他の第２高電位配線１０３０の構造の説明については、第１トランス１０１４Ａ（第２トランス１０１４Ｂ）に接続された第２高電位配線１０３０の構造の説明が準用されるものとし、省略する。

　第２高電位配線１０３０は、第１高電位配線１０２９と同様、高電位接続配線１０４１およびパッドプラグ電極１０４２を含む。第２高電位配線１０３０は、高電位接続配線１０４１が第１トランス１０１４Ａ（高電位コイル１０１６）の第２外側末端１０２２および第２トランス１０１４Ｂ（高電位コイル１０１６）の第２外側末端１０２２に電気的に接続されている点を除いて、第１高電位配線１０２９と同様の構造を有している。

　第２高電位配線１０３０の高電位接続配線１０４１は、高電位コイル１０１６と同一の層間絶縁層１０１０内において高電位コイル１０１６の周囲に形成されている。高電位接続配線１０４１は、平面視において隣り合う２つの高電位コイル１０１６の間の領域に形成され、法線方向Ｚに高電位端子１０２６（第５高電位端子１０２６Ｅ）に対向している。高電位接続配線１０４１は、平面視において低電位接続配線１０３２から間隔を空けて形成され、法線方向Ｚに低電位接続配線１０３２には対向していない。

　複数のパッドプラグ電極１０４２は、最上絶縁層１００９内において高電位端子１０２６（第５高電位端子１０２６Ｅ）および高電位接続配線１０４１の間の領域に形成され、高電位端子１０２６および高電位接続配線１０４１にそれぞれ電気的に接続されている。　　　

　図７０を参照して、低電位端子１０２５および高電位端子１０２６の間の距離Ｄ１は、低電位コイル１０１５および高電位コイル１０１６の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層１０１０の総厚さＴＥ１を超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．００５以上０．５以下であってもよい。距離Ｄ１は、１００μｍ以上１０００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上１２０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上５０μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。

　図６９～図７０を参照して、半導体装置Ｅ１は、平面視においてトランス１０１４Ａ～１０１４Ｄの周囲に位置するように第１絶縁部１００５内に埋設されたダミーパターン１０４３を含む。

　ダミーパターン１０４３は、半導体装置Ａ１のダミーパターン３９と同様の形状を有していてもよい。たとえば、ダミーパターン１０４３は、高電位ダミーパターン８６に対応する形状の高電位ダミーパターン１０４４と、第１高電位ダミーパターン８７に対応する形状の第１高電位ダミーパターン１０４５と、第２高電位ダミーパターン８８に対応する形状の第２高電位ダミーパターン１０４６と、浮遊ダミーパターン１６１に対応する形状の浮遊ダミーパターン１０７６とを含んでいてもよい。なお、図７０では、高電位ダミーパターン１０４４と、第２高電位ダミーパターン１０４６と、浮遊ダミーパターン１０７６とが示されている。

　図７０を参照して、半導体装置Ｅ１は、デバイス領域１０７８において半導体チップ１００１の第１主面１００２に形成された第２機能デバイス１０７９を含む。第２機能デバイス１０７９は、半導体チップ１００１の第１主面１００２の表層部、および／または、半導体チップ１００１の第１主面１００２の上の領域を利用して形成され、第１絶縁部１００５（最下絶縁層１００８）によって被覆されている。図７０では、第２機能デバイス１０７９が第１主面１００２の表層部に示された破線によって簡略化して示されている。

　第２機能デバイス１０７９は、低電位配線を介して低電位端子１０２５に電気的に接続され、高電位配線を介して高電位端子１０２６に電気的に接続されている。低電位配線は、第２機能デバイス１０７９に接続されるように第１絶縁部１００５内に引き回されている点を除いて、第１低電位配線１０２７（第２低電位配線１０２８）と同様の構造を有している。高電位配線は、第２機能デバイス１０７９に接続されるように第１絶縁部１００５内に引き回されている点を除いて、第１高電位配線１０２９（第２高電位配線１０３０）と同様の構造を有している。第２機能デバイス１０７９に係る低電位配線および高電位配線の具体的な説明は省略される。

　第２機能デバイス１０７９は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス１０７９は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。

　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗およびコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。

　図７０を参照して、半導体装置Ｅ１は、第１絶縁部１００５内に埋設されたシール導体１０８０をさらに含む。シール導体１０８０は、平面視において絶縁側壁１００７Ａ～１００７Ｄから間隔を空けて第１絶縁部１００５内に壁状に埋設され、第１絶縁部１００５をデバイス領域１０７８および外側領域１０８１に区画している。シール導体１０８０は、外側領域１０８１からデバイス領域１０７８への水分の進入やクラックの進入を抑制する。

　デバイス領域１０７８は、第１機能デバイス１０１３（複数のトランス１０１４）、第２機能デバイス１０７９、複数の低電位端子１０２５、複数の高電位端子１０２６、第１低電位配線１０２７、第２低電位配線１０２８、第１高電位配線１０２９、第２高電位配線１０３０およびダミーパターン１０４３を含む領域である。外側領域１０８１は、デバイス領域１０７８外の領域である。

　シール導体１０８０は、デバイス領域１０７８から電気的に切り離されている。シール導体１０８０は、具体的には、第１機能デバイス１０１３（複数のトランス１０１４）、第２機能デバイス１０７９、複数の低電位端子１０２５、複数の高電位端子１０２６、第１低電位配線１０２７、第２低電位配線１０２８、第１高電位配線１０２９、第２高電位配線１０３０およびダミーパターン１０４３から電気的に切り離されている。シール導体１０８０は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体１０８０は、デバイス領域１０７８に繋がる電流経路を形成しない。

　シール導体１０８０は、平面視において絶縁側壁１００７～１００７Ｄに沿う帯状に形成されている。シール導体１０８０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。これにより、シール導体１０８０は、平面視において四角形状（具体的には長方形状）のデバイス領域１０７８を区画している。また、シール導体１０８０は、平面視においてデバイス領域１０７８を取り囲む四角環状（具体的には長方形環状）の外側領域１０８１を区画している。

　シール導体１０８０は、具体的には、絶縁主面１００６側の上端部、半導体チップ１００１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体１０８０の上端部は、この形態では、絶縁主面１００６から半導体チップ１００１側に間隔を空けて形成され、第１絶縁部１００５内に位置している。シール導体１０８０の上端部は、この形態では、最上絶縁層１００９によって被覆されている。シール導体１０８０の上端部は、１つまたは複数の層間絶縁層１０１０によって被覆されていてもよい。シール導体１０８０の上端部は、最上絶縁層１００９から露出していてもよい。シール導体１０８０の下端部は、半導体チップ１００１から上端部側に間隔を空けて形成されている。

　このように、シール導体１０８０は、この形態では、複数の低電位端子１０２５および複数の高電位端子１０２６に対して半導体チップ１００１側に位置するように第１絶縁部１００５内に埋設されている。また、シール導体１０８０は、第１絶縁部１００５内において第１機能デバイス１０１３（複数のトランス１０１４）、第１低電位配線１０２７、第２低電位配線１０２８、第１高電位配線１０２９、第２高電位配線１０３０およびダミーパターン１０４３に絶縁主面１００６に平行な方向に対向している。シール導体１０８０は、第１絶縁部１００５内において、第２機能デバイス１０７９の一部に絶縁主面１００６に平行な方向に対向していてもよい。

　シール導体１０８０は、複数のシールプラグ導体１０８２、および、１つまたは複数（この形態では複数）のシールビア導体１０８３を含む。シールビア導体１０８３の個数は任意である。複数のシールプラグ導体１０８２のうちの最上のシールプラグ導体１０８２は、シール導体１０８０の上端部を形成している。複数のシールビア導体１０８３は、シール導体１０８０の下端部をそれぞれ形成している。シールプラグ導体１０８２およびシールビア導体１０８３は、低電位コイル１０１５と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体１０８２およびシールビア導体１０８３は、低電位コイル１０１５等と同様に、バリア層および本体層を含むことが好ましい。

　複数のシールプラグ導体１０８２は、複数の層間絶縁層１０１０にそれぞれ埋め込まれ、平面視においてデバイス領域１０７８を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体１０８２は、互いに接続されるように最下絶縁層１００８から最上絶縁層１００９に向かって積層されている。複数のシールプラグ導体１０８２の積層数は、複数の層間絶縁層１０１０の積層数に一致している。むろん、複数の層間絶縁層１０１０を貫通する１つまたは複数のシールプラグ導体１０８２が形成されていてもよい。

　複数のシールプラグ導体１０８２の集合体によって１つの環状のシール導体１０８０が形成されるのであれば、複数のシールプラグ導体１０８２の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体１０８２の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体１０８２の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域１０７８への水分やクラックの進入のリスクを鑑みると、複数のシールプラグ導体１０８２は、無端状（環状）に形成されていることが好ましい。

　複数のシールビア導体１０８３は、最下絶縁層１００８において半導体チップ１００１およびシールプラグ導体１０８２の間の領域にそれぞれ形成されている。複数のシールビア導体１０８３は、半導体チップ１００１から間隔を空けて形成され、シールプラグ導体１０８２に接続されている。複数のシールビア導体１０８３は、シールプラグ導体１０８２の平面積未満の平面積を有している。単一のシールビア導体１０８３が形成されている場合、単一のシールビア導体１０８３は、シールプラグ導体１０８２の平面積以上の平面積を有していてもよい。

　シール導体１０８０の幅は、０．１μｍ以上２０μｍ以下であってもよい。シール導体１０８０の幅は、１μｍ以上１０μｍ以下であることが好ましい。シール導体１０８０の幅は、シール導体１０８０が延びる方向に直交する方向の幅によって定義される。

　図７０を参照して、半導体装置Ｅ１は、シール導体１０８０を被覆するように第１絶縁部１００５の絶縁主面１００６の上に形成された第２絶縁部１０８４をさらに含む。第２絶縁部１０８４は、パッシベーション層と称されてもよい。第２絶縁部１０８４は、絶縁主面１００６の上から第１絶縁部１００５や半導体チップ１００１を保護する。

　第２絶縁部１０８４は、この形態では、無機絶縁層を含む無機絶縁部である。第２絶縁部１０８４は、第１無機絶縁層１０８５および第２無機絶縁層１０８６を含む積層構造を有している。第１無機絶縁層１０８５は、酸化シリコンを含んでいてもよい。第１無機絶縁層１０８５は、不純物無添加の酸化シリコンであるＵＳＧ（undoped silicate glass）を含むことが好ましい。第１無機絶縁層１０８５の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１０８６は、窒化シリコンを含んでいてもよい。第２無機絶縁層１０８６の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。第２絶縁部１０８４の総厚さを大きくすることにより、高電位コイル１０１６上の絶縁耐圧を高めることができる。

　第１無機絶縁層１０８５がＵＳＧからなり、第２無機絶縁層１０８６が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、第２絶縁部１０８４を厚化する場合、第２無機絶縁層１０８６よりも厚い第１無機絶縁層１０８５が形成されることが好ましい。

　第１無機絶縁層１０８５は、酸化シリコンの一例としてのＢＰＳＧ（boron doped phosphor silicate glass）およびＰＳＧ（phosphorus silicate glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素やリン）が含まれるため、高電位コイル１０１６上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１０８５が形成されることが特に好ましい。むろん、第２絶縁部１０８４は、第１無機絶縁層１０８５および第２無機絶縁層１０８６のいずれか一方からなる単層構造を有していてもよい。

　第２絶縁部１０８４は、シール導体１０８０の全域を被覆し、シール導体１０８０内の領域に形成された複数の低電位パッド開口１０８７および複数の高電位パッド開口１０８８を有している。複数の低電位パッド開口１０８７は、複数の低電位端子１０２５をそれぞれ露出させている。複数の高電位パッド開口１０８８は、複数の高電位端子１０２６をそれぞれ露出させている。第２絶縁部１０８４は、低電位端子１０２５の周縁部に乗り上げたオーバラップ部を有していてもよい。第２絶縁部１０８４は、高電位端子１０２６の周縁部に乗り上げたオーバラップ部を有していてもよい。低電位パッド開口１０８７から露出する低電位端子１０２５は、低電位パッド１１３０と称してもよく、高電位パッド開口１０８８から露出する高電位端子１０２６は、高電位パッド１１３１と称してもよい。低電位パッド１１３０および高電位パッド１１３１の表面には、パラジウムおよびニッケルのうちの少なくとも１つを含む被覆層が形成されていてもよい。

　半導体装置Ｅ１は、第２絶縁部１０８４の上に形成された保護層１０８９をさらに含む。保護層１０８９は、この形態では、有機絶縁層を含む有機絶縁部である。保護層１０８９は、感光性樹脂を含んでいてもよい。保護層１０８９は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。保護層１０８９は、この形態では、ポリイミドを含む。保護層１０８９の厚さは、１μｍ以上１００μｍ以下であってもよい。

　保護層１０８９の厚さは、第２絶縁部１０８４の総厚さを超えていることが好ましい。さらに、第２絶縁部１０８４および保護層１０８９の総厚さは、低電位コイル１０１５および高電位コイル１０１６の間の距離Ｄ２以上であることが好ましい。この場合、第２絶縁部１０８４の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、保護層１０８９の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、第２絶縁部１０８４および保護層１０８９の厚化を抑制できると同時に、第２絶縁部１０８４および保護層１０８９の積層膜によって高電位コイル１０１６上の絶縁耐圧を適切に高めることができる。

　保護層１０８９は、低電位側の領域を被覆する第１部分１０９０および高電位側の領域を被覆する第２部分１０９１を含む。第１部分１０９０は、第２絶縁部１０８４を挟んでシール導体１０８０を被覆している。第１部分１０９０は、シール導体１０８０外の領域において複数の低電位端子１０２５（低電位パッド開口１０８７）をそれぞれ露出させる複数の低電位端子開口１０９２を有している。第１部分１０９０は、低電位パッド開口１０８７の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。

　第２部分１０９１は、第１部分１０９０から間隔を空けて形成され、第１部分１０９０との間から第２絶縁部１０８４を露出させている。第２部分１０９１は、複数の高電位端子１０２６（高電位パッド開口１０８８）をそれぞれ露出させる複数の高電位端子開口１０９３を有している。第２部分１０９１は、高電位パッド開口１０８８の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。

　第２部分１０９１は、トランス１０１４Ａ～１０１４Ｄおよびダミーパターン１０４３を一括して被覆している。第２部分１０９１は、具体的には、複数の高電位コイル１０１６、複数の高電位端子１０２６、第１高電位ダミーパターン１０４５、第２高電位ダミーパターン１０４６および浮遊ダミーパターン１０７６を一括して被覆している。

　保護層１０８９において、第１部分１０９０および第２部分１０９１の間のスリットは、封止樹脂６に対するアンカー部として機能する。封止樹脂６の一部は、第１部分１０９０および第２部分１０９１の間のスリットに入り込み、第２絶縁部１０８４に接続される。これにより、半導体装置Ｅ１に対する封止樹脂６の密着力が高められる。むろん、第１部分１０９０および第２部分１０９１は一体的に形成されていてもよい。また、保護層１０８９は、第１部分１０９０および第２部分１０９１のいずれか一方だけを含んでいてもよい。

　図７１は、図７０の高電位コイル１０１６の要部拡大図である。図７１を参照して、高電位コイル１０１６の構造をより詳細に説明する。

　前述のように、高電位コイル１０１６は、層間絶縁層１０１０において第１絶縁層１０１１および第２絶縁層１０１２を貫通して埋め込まれている。より具体的には、高電位コイル１０１６が形成された層間絶縁層１０１０（高電位コイル１０１６用の層間絶縁層１０１０）では、第２絶縁層１０１２および第１絶縁層１０１１を貫通する凹部１０９４が形成されている。凹部１０９４は、第２絶縁層１０１２の主面から第２絶縁層１０１２および第１絶縁層１０１１を貫通しており、さらに、高電位コイル１０１６用の層間絶縁層１０１０の下層の第２絶縁層１０１２に達している。これにより、凹部１０９４は、高電位コイル１０１６用の層間絶縁層１０１０に下側から接する層間絶縁層１０１０の第２絶縁層１０１２内に底部１０９５を有している。たとえば、凹部１０９４の深さは、１μｍ以上５μｍ以下であってもよい。

　また、凹部１０９４は、下層の層間絶縁層１０１０に向かって幅が狭まるテーパ形状に形成されている。言い換えれば、凹部１０９４は、その底部１０９５に向かって幅が狭まるテーパ形状に形成されており、底部１０９５に対して傾斜した側部１０９６を有している。底部１０９５に対する側部１０９６の傾斜角θは、たとえば、７０°以上９０°以下である。

　凹部１０９４は、断面視において、底部１０９５と側部１０９６とが交差することによって形成された角部１１０９を有している。角部１１０９は、底部１０９５と側部１０９６との交差頂点１０９７およびその周辺部を含んでいてもよい。凹部１０９４の角部１１０９は、先端が尖った形状であってもよい。角部１１０９の先端が尖っているとは、たとえば、ＳＥＭ画像などの電子画像によって角部１１０９を表したときに、角部１１０９の交差頂点１０９７を明確に視認できる程度に角部１１０９が尖っていることを意味していてもよいし、交差頂点１０９７の曲率半径が１ｎｍ以上５００以下ｎｍ程度であることを意味していてもよい。

　高電位コイル１０１６は、凹部１０９４に埋め込まれている。高電位コイル１０１６は、凹部１０９４の底部１０９５に接する底面１１０６と、凹部１０９４の側部１０９６に接する側面１１０７と、層間絶縁層１０１０から露出する上面１１０８とを有している。高電位コイル１０１６は、高電位コイル１０１６用の層間絶縁層１０１０と最上絶縁層１００９との境界部よりも、最上絶縁層１００９側に突出した突出部１１０５を有している。突出部１１０５は、高電位コイル１０１６の上端部を形成する。

　高電位コイル１０１６は、断面視において、上部角部１１１０および下部角部１１１１を有している。上部角部１１１０は、高電位コイル１０１６の上面１１０８と側面１１０７とが交差することによって形成されていてもよい。この形態では、高電位コイル１０１６の上部角部１１１０は、断面視において、曲線形状に形成されていてもよい。他の言い方では、上部角部１１１０は、欠けた形状であってもよい。上部角部１１１０が曲線形状である、もしくは上部角部１１１０が欠けた形状とは、たとえば、ＳＥＭ画像などの電子画像によって上部角部１１１０を表したときに、高電位コイル１０１６の上面１１０８と側面１１０７との交差頂点を視認できない程度に上部角部１１１０が鈍っていることを意味していてもよいし、上面１１０８と側面１１０７との交差頂点であると窺える部分の曲率半径が１ｎｍ以上程度であることを意味していてもよい。

　一方、高電位コイル１０１６の下部角部１１１１は、凹部１０９４の角部１１０９に一致する形状を有している。したがって、高電位コイル１０１６の下部角部１１１１は、先端が尖った形状であってもよい。

　高電位コイル１０１６は、第１下地層１０９８と、第１本体部１０９９とを含む。第１下地層１０９８は、凹部１０９４の内面（底部１０９５および側部１０９６）に沿って形成され、凹部１０９４内においてリセス空間を区画する。第１本体部１０９９は、第１下地層１０９８によって区画されたリセス空間に埋め込まれている。そして、前述の高電位コイル１０１６の上部角部１１１０は、第１下地層１０９８の上端部および第１本体部１０９９の上端部に跨って形成されていてもよい。つまり、断面視において上部角部１１１０を画成する曲線が、高電位コイル１０１６用の層間絶縁層１０１０外において、第１下地層１０９８と第１本体部１０９９との境界部を横切っていてもよい。

　第１下地層１０９８は、前述のバリア層を形成していてもよい。つまり、第１下地層１０９８は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。また、第１下地層１０９８は、タンタルおよび窒化タンタルのうちの少なくとも１つを含んでいてもよい。この形態では、第１下地層１０９８は、窒化タンタルをタンタルで挟み込んだ積層構造（Ｔａ／ＴａＮ／Ｔａ）を有している。第１下地層１０９８は、第１本体部１０９９と層間絶縁層１０１０との接触を防止し、第１本体部１０９９の成分が層間絶縁層１０１０へ拡散することを防止する。また、第１下地層１０９８は、たとえば、０．００５μｍ以上０．２μｍ以下の厚さを有していてもよい。

　第１本体部１０９９は、前述の本体層を形成していてもよい。つまり、第１本体部１０９９は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。この形態では、第１本体部１０９９は、銅のめっき層で形成されている。また、第１本体部１０９９は、１μｍ以上５μｍ以下の厚さを有していてもよい。

　図７２～図７７は、図７１の高電位コイル１０１６の形成に関連する工程を示す図である。次に、図７２～図７７を参照して、高電位コイル１０１６の形成方法について説明する。

　高電位コイル１０１６を形成するには、たとえばＣＶＤ法によって、層間絶縁層１０１０の積層構造が形成される。次に、図７２に示すように、層間絶縁層１０１０が選択的にエッチングされることによって凹部１０９４が形成される。凹部１０９４は、たとえばドライエッチングによって形成されてもよい。

　次に、図７３に示すように、たとえばスパッタ法によって、第１下地層１０９８が形成される。第１下地層１０９８は、凹部１０９４の内面および層間絶縁層１０１０の主面を覆うように形成される。次に、第１下地層１０９８から、第１本体部１０９９用の導電材料を、めっき成長させる。この形態では、第１下地層１０９８からＣｕをめっき成長させる。これにより、第１下地層１０９８上に第１本体部１０９９が形成される。第１本体部１０９９は、第１下地層１０９８のリセス構造を埋め戻し、層間絶縁層１０１０の主面を覆うまで成長する。

　次に、図７４に示すように、第１下地層１０９８および第１本体部１０９９の不要部分（凹部１０９４外の部分）が、たとえばＣＭＰによって除去される。これにより、凹部１０９４に埋め込まれた高電位コイル１０１６が形成される。この段階では、高電位コイル１０１６の上面１１０８と層間絶縁層１０１０の主面とは面一であってもよい。

　次に、図７５に示すように、高電位コイル１０１６用の層間絶縁層１０１０が主面側からエッチングされる。この形態では、第２絶縁層１０１２の上層部がエッチングされる。エッチングは、たとえば、ドライエッチング、ウエットエッチングを適用できる。これにより、高電位コイル１０１６の一部が突出部１１０５として、層間絶縁層１０１０から突出する。

　次に、図７６に示すように、高電位コイル１０１６の突出部１１０５がエッチングされる。エッチングは、層間絶縁層１０１０の厚さ方向上側および層間絶縁層１０１０の主面に沿う横方向の両側から進行する。これにより、高電位コイル１０１６の上部角部１１１０のエッチングが高電位コイル１０１６の上端部のその他の部分に比べてエッチングが早く進行する。その結果、高電位コイル１０１６の上部角部１１１０が選択的に欠損し、欠けた形状となる。

　次に、図７７に示すように、たとえばＣＶＤ法によって、高電位コイル１０１６を覆うように、層間絶縁層１０１０上に最上絶縁層１００９が形成される。以上の工程を経て、高電位コイル１０１６を形成することができる。

　以上、半導体装置Ｅ１によれば、高電位コイル１０１６の上部角部１１１０が、断面視において曲線形状に形成されているため、高電位コイル１０１６の上部角部１１１０に電界が集中することを抑制することができる。これにより、高電位コイル１０１６の上部角部１１１０が起点となって、低電位側の配線（たとえば、低電位端子１０２５）との間で絶縁破壊が生じることを抑制することができる。その結果、信頼性の高い半導体装置Ｅ１を提供することができる。

　なお、この高電位コイル１０１６の形状は、高電位コイル１０１６と同一層に形成された高電位側の導電層に適用してもよい。たとえば、高電位接続配線１０４１、ダミーパターン１０４３も、高電位コイル１０１６と同様の形状を有していてもよい。

　また、前述の説明では、シール導体１０８０は、シールビア導体１０８３を介して半導体チップ１００１に接続され、グランド電位に固定されていた。一方、図７８に示すように、シールビア導体１０８３を省略することによって、シール導体１０８０は、グランド電位に固定されていなくてもよい。
（第２実施形態）
　図７９は、本開示の一実施形態に係る半導体装置Ｅ２の模式的な断面図である。以下では、前述の半導体装置Ｅ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

　半導体装置Ｅ２では、無機絶縁層を含む第２絶縁部１０８４に代えて、有機絶縁層を含む第２絶縁部１１００が、第１絶縁部１００５上に形成されている。第２絶縁部１１００は、絶縁主面１００６上に形成されており、絶縁主面１１０１および絶縁側壁１１０２Ａ～１１０２Ｄを有している。絶縁主面１１０１は、平面視において第１主面１００２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面１１０１は、第１主面１００２に対して平行に延びている。

　絶縁側壁１１０２Ａ～１１０２Ｄは、第１絶縁側壁１１０２Ａ、第２絶縁側壁１１０２Ｂ、第３絶縁側壁１１０２Ｃおよび第４絶縁側壁１１０２Ｄを含む。絶縁側壁１１０２Ａ～１１０２Ｄは、絶縁主面１１０１の周縁から半導体チップ１００１に向けて延びている。絶縁側壁１１０２Ａ～１１０２Ｄは、具体的には、絶縁側壁１００７Ａ～１００７Ｄに対して内側に形成されている。これにより、絶縁側壁１１０２Ａ～１１０２Ｄと絶縁側壁１００７Ａ～１００７Ｄとの間には、段差が形成されている。

　第２絶縁部１１００は、第１絶縁層１０１１および第２絶縁層１０１２とは異なる誘電率を有する絶縁材料からなり、たとえば、有機絶縁層１１０３を含む層構造を有している。第２絶縁部１１００は、この形態では、有機絶縁層１１０３の単一層からなるが、複数の有機絶縁層の積層構造であってもよい。有機絶縁層１１０３としては、たとえば、ポリイミド膜、フェノール樹脂膜およびエポキシ樹脂膜等が挙げられる。第２絶縁部１１００の総厚さＴＥ２は、２μｍ以上１００μｍ以下であってもよい。第２絶縁部１１００の総厚さＴＥ２は任意であり、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。

　高電位コイル１０１６は、第２絶縁部１１００の絶縁主面１１０１に形成されている。したがって、高電位コイル１０１６は、複数の層間絶縁層１０１０および第２絶縁部１１００を挟んで低電位コイル１０１５に対向している。高電位コイル１０１６と同様に、低電位端子１０２５、高電位端子１０２６およびダミーパターン１０４３も、第２絶縁部１１００の絶縁主面１１０１に形成されている。低電位端子１０２５は、第１絶縁部１００５上に形成された第１低電位パッド配線１１０４を介して、貫通配線１０３１に接続されている。

　また、保護層１０８９は、第１部分１０９０と第２部分１０９１とに分離されておらず、第２絶縁部１１００の絶縁主面１１０１の全体を覆うように形成されている。

　図８０は、図７９の高電位コイル１０１６の要部拡大図である。図８０を参照して、高電位コイル１０１６の構造をより詳細に説明する。

　前述のように、高電位コイル１０１６は、第２絶縁部１１００の絶縁主面１１０１に形成されている。より具体的には、高電位コイル１０１６は、第２絶縁部１１００の絶縁主面１１０１から第１絶縁部１００５とは反対側に立設するように形成されている。高電位コイル１０１６は、第２絶縁部１１００の絶縁主面１１０１に接する第２下地層１１１２と、第２下地層１１１２上に形成された第２本体部１１１３とを含む。

　第２下地層１１１２は、第２絶縁部１１００の絶縁主面１１０１上に平坦な膜状に形成されている。第２下地層１１１２は、０．０５μｍ以上２μｍ以下の厚さｔを有していてもよい。また、第２下地層１１１２は、第２本体部１１１３と第２絶縁部１１００（有機絶縁層１１０３）との密着性を高める密着層を形成していてもよい。第２下地層１１１２は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。

　第２本体部１１１３は、第２下地層１１１２よりも厚く、たとえば、１μｍ以上２０μｍ以下の厚さを有していてもよい。第２本体部１１１３は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。この形態では、第２本体部１１１３は、銅のめっき層で形成されている。

　第２本体部１１１３は、第２下地層１１１２に接する下面１１１４と、その反対側の上面１１１５と、下面１１１４と上面１１１５とを接続する側面１１１６とを有している。

　第２本体部１１１３は、上部角部１１１７および下部角部１１１８を有している。上部角部１１１７は、第２本体部１１１３の上面１１１５と側面１１１６とが交差することによって形成されていてもよい。この形態では、第２本体部１１１３の上部角部１１１７（高電位コイル１０１６の上部角部）は、断面視において、曲線形状に形成されていてもよい。他の言い方では、上部角部１１１７は、欠けた形状であってもよい。上部角部１１１７が曲線形状である、もしくは上部角部１１１７が欠けた形状とは、たとえば、ＳＥＭ画像などの電子画像によって上部角部１１１７を表したときに、第２本体部１１１３の上面１１１５と側面１１１６との交差頂点を視認できない程度に上部角部１１１７が鈍っていることを意味していてもよいし、上面１１１５と側面１１１６との交差頂点であると窺える部分の曲率半径が１ｎｍ以上程度であることを意味していてもよい。

　一方、第２本体部１１１３の下部角部１１１８（高電位コイル１０１６の下部角部）は、断面視において、第２絶縁部１１００から離れている。これにより、第２本体部１１１３の下部角部１１１８と第２絶縁部１１００との間には、隙間１１１９が形成されている。より具体的には、高電位コイル１０１６のうち第２下地層１１１２は、全体にわたって第２絶縁部１１００に接している。隙間１１１９は、第２下地層１１１２と第２本体部１１１３の下部角部１１１８との間に形成されている。第２本体部１１１３の側面１１１６から内方に向かう隙間１１１９の長さＬは、第２下地層１１１２の厚さｔの２倍以上であってもよい（長さＬ≧２ｔ）。

　また、第２本体部１１１３の下部角部１１１８は、上部角部１１１７と同様に、断面視において、曲線形状に形成されていてもよい。他の言い方では、下部角部１１１８は、欠けた形状であってもよい。下部角部１１１８が曲線形状である、もしくは下部角部１１１８が欠けた形状とは、たとえば、ＳＥＭ画像などの電子画像によって下部角部１１１８を表したときに、第２本体部１１１３の下面１１１４と側面１１１６との交差頂点を視認できない程度に下部角部１１１８が鈍っていることを意味していてもよいし、下面１１１４と側面１１１６との交差頂点であると窺える部分の曲率半径が１ｎｍ以上程度であることを意味していてもよい。

　図８１～図８５は、図８０の高電位コイル１０１６の形成に関連する工程を示す図である。次に、図８１～図８５を参照して、高電位コイル１０１６の形成方法について説明する。

　高電位コイル１０１６を形成するには、たとえばスピンコート法によって、第１絶縁部１００５上に、第２絶縁部１１００が形成される。次に、図８１に示すように、たとえばスパッタ法によって、第２下地層１１１２およびシード層１１２０が形成される。シード層１２０は、第２本体部１１１３をめっき成長させるためのベース導電層である。たとえば、シード層１１２０は、Ｃｕ等であってもよい。シード層１１２０の厚さは、たとえば、０．０５μｍ以上２μｍ以下であってもよい。

　次に、シード層１１２０上にレジスト膜１１２１が形成される。次に、レジスト膜１１２１を選択的に露光・現像することによって、シード層１１２０の高電位コイル１０１６を形成すべき部分を露出させる開口１１２２が形成される。開口１１２２の底部には、レジスト膜１１２１の側面から開口１１２２の内方領域に突出する突出部１１２３が形成されていてもよい。

　次に、図８２に示すように、開口１１２２から露出するシード層１１２０から、第２本体部１１１３用の導電材料を、めっき成長させる。この形態では、シード層１１２０からＣｕをめっき成長させる。これにより、開口１１２２内に第２本体部１１１３が形成される。

　次に、図８３に示すように、レジスト膜１１２１が除去される。レジスト膜１１２１の突出部１１２３が存在していた部分には、第２本体部１１１３と第２下地層１１１２との間の隙間１１１９のベースとなる隙間１１２４が形成される。

　次に、図８４に示すように、シード層１１２０の不要部分（第２本体部１１１３外の部分）が除去される。この工程は、たとえば、ウエットエッチングによって行われる。この際、シード層１１２０と同一材料からなる第２本体部１１１３もエッチング液に晒される。これにより、第２本体部１１１３の上部角部１１１７および下部角部１１１８が丸められ、断面視曲線形状となる。下部角部１１１８と第２下地層１１１２との間においては、隙間１１２４から第２本体部１１１３がさらに内側に侵食されることによって、隙間１１１９が形成される。

　次に、図８５に示すように、エッチングによって、第２下地層１１１２の第２本体部１１１３から露出する部分が除去される。以上の工程を経て、高電位コイル１０１６を形成することができる。

　以上、半導体装置Ｅ２によれば、高電位コイル１０１６の上部角部１１１７が、断面視において曲線形状に形成されているため、高電位コイル１０１６の上部角部１１１７に電界が集中することを抑制することができる。これにより、高電位コイル１０１６の上部角部１１１７が起点となって、低電位側の配線（たとえば、低電位端子１０２５）との間で絶縁破壊が生じることを抑制することができる。その結果、信頼性の高い半導体装置Ｅ２を提供することができる。

　なお、この高電位コイル１０１６の形状は、高電位コイル１０１６と同一層に形成された高電位側の導電層に適用してもよい。たとえば、高電位接続配線１０４１、ダミーパターン１０４３も、高電位コイル１０１６と同様の形状を有していてもよい。

　また、前述の説明では、シール導体１０８０は、シールビア導体１０８３を介して半導体チップ１００１に接続され、グランド電位に固定されていた。一方、図８６に示すように、シールビア導体１０８３を省略することによって、シール導体１０８０は、グランド電位に固定されていなくてもよい。

　また、第２絶縁部１１００の絶縁主面１１０１と絶縁側壁１１０２Ａ～１１０２Ｄとが交差することによって形成される第２絶縁部１１００の上部角部は、図７９および図８６に示すように、一定の角度を有していていもよいし、断面視曲線形状になるようにラウンド形状であってもよい。また、絶縁主面１１０１の全体が、半導体チップ１００１の反対側に膨らむ曲面形状であってもよい。

　また、第２絶縁部１１００は、複数の有機絶縁層の積層構造を有していてもよい。この場合、複数の有機絶縁層は、互いに同一の有機絶縁材料からなっていてもよいし、互いに異なる有機絶縁材料からなっていてもよい。
［その他の実施形態］
　以上、半導体モジュール１、半導体装置Ａ１～Ａ４、Ｂ１～Ｂ４、Ｃ１～Ｃ４、Ｄ１～Ｄ２およびＥ１～Ｅ２の構造を説明したが、半導体モジュール１、半導体装置Ａ１～Ａ４、Ｂ１～Ｂ４、Ｃ１～Ｃ４、Ｄ１～Ｄ２およびＥ１～Ｅ２は、以下に示す変形例を採用することもできる。なお、以下において、半導体装置Ａ１～Ａ４、Ｂ１～Ｂ４、Ｃ１～Ｃ４、Ｄ１～Ｄ２およびＥ１～Ｅ２の変形例については、半導体装置Ａ１～Ａ４、Ｂ１～Ｂ４、Ｃ１～Ｃ４、Ｄ１～Ｄ２およびＥ１～Ｅ２のうち少なくとも１つの変形例を示すが、各変形例は、図示された半導体装置以外の半導体装置にも適用することができる。
（第１変形例　図８７および図８８）
　前述の半導体装置Ａ１は、複数のトランス１５Ａ～１５Ｄを備えていたが、半導体装置Ａ１は、図８７に示すように、１つのトランス１５を備える構成であってもよい。これにより、半導体装置Ａ１のサイズを小さくすることができる。この場合、半導体モジュール１では、絶縁素子１２（半導体装置Ａ１）が、その他の素子（この形態では、複数の半導体素子１１）よりも小さくてもよい。
（第２変形例　図８９）
　前述の半導体装置Ｂ１では、トランス５１５の低電位コイル５２０は、１つの層間絶縁層５５７内に形成されていたが、図８９に示すように、低電位コイル５２０は、半導体チップ５４０の法線方向Ｚにおいて複数の層に形成された低電位コイル２００３であってもよい。たとえば、低電位コイル２００３は、半導体チップ５４０側に形成された第１低電位コイル２００４と、第１低電位コイル２００４に対して第２絶縁部５０７側に形成された第２低電位コイル２００５とを含んでいてもよい。

　第１低電位コイル２００４および第２低電位コイル２００５は、互いに異なる層間絶縁層５５７内に形成されていてもよい。たとえば、法線方向Ｚにおいて互いに接する１対の層間絶縁層５５７のうち、半導体チップ５４０に近い下側の層間絶縁層５５７に第１低電位コイル２００４が形成され、第２絶縁部５０７に近い上側の層間絶縁層５５７に第２低電位コイル２００５が形成されていてもよい。

　第１低電位コイル２００４および第２低電位コイル２００５は、互いにずれて形成されていてもよい。たとえば、第１低電位コイル２００４が、第２低電位コイル２００５の隙間２００６（隣り合う螺旋部の間の領域）に対向するように、第１低電位コイル２００４が第２低電位コイル２００５に対してずれていてもよい。

　また、第１低電位コイル２００４および第２低電位コイル２００５の各幅Ｗ１，Ｗ２は、高電位コイル５２３の幅Ｗ３よりも大きくてもよい。たとえば、幅Ｗ１，Ｗ２が１μｍ以上２０μｍ以下であり、幅Ｗ３が１μｍ以上１０μｍ未満であってもよい。

　一方、第１低電位コイル２００４および第２低電位コイル２００５の各厚さＴ１，Ｔ２は、高電位コイル５２３の厚さＴ３よりも小さくてもよい。たとえば、厚さＴ１，Ｔ２が０．５μｍ以上１．５μｍ未満であり、厚さＴ３が１．５μｍ以上５μｍ以下であってもよい。
（第３変形例　図９０および図９１）
　前述の半導体装置Ａ１では、シール導体１６が、各層間絶縁層５７を貫通する複数のシールプラグ導体１９の積層によって形成されている例を示したが、図９０および図９１に示すように、複数のシールプラグ導体１９の配列パターンは、様々なパターンを採用してもよい。たとえば、図９０に示すように、平面視において、複数のシールプラグ導体１９が互いに隣り合うように、等しい間隔で配列されていてもよいし、図９１に示すように、平面視において、複数のシールプラグ導体１９が互い違いになるように交互に配列されていてもよい。
（第４変形例　図９２および図９３）
　前述の半導体装置Ａ１では、シールプラグ導体１９が、互いに接するように積層されており、半導体チップ４０の第１主面４０１に沿う方向において、複数のシールプラグ導体１９が同じ位置に形成されていた。これに対し、図９２に示すように、複数のシールプラグ導体１９は、互いにずれて積層されていてもよい。言い換えれば、半導体チップ４０の第１主面４０１に沿う方向において、複数のシールプラグ導体１９が互いに異なる位置に形成されていてもよい。この形態では、相対的に半導体チップ４０に近いシールプラグ導体１９が、相対的に絶縁主面５４に近いシールプラグ導体１９よりもトランス１５の近くに配置されている。たとえば、複数のシールプラグ導体１９は、上層から下層に向かうにしたがって（絶縁主面５４から半導体チップ４０に向かうにしたがって）、トランス１５に近くなるように形成されてもよい。

　また、前述の半導体装置Ａ１では、第１機能デバイス４５としてトランス１５が搭載されていたが、図９３に示すように、トランス１５に代えてキャパシタ２０００が搭載されていてもよい。キャパシタ２０００は、たとえば、第１絶縁部５０内に形成された下部電極２００１と、第２絶縁部７上に形成された上部電極２００２とを含んでいてもよい。下部電極２００１および上部電極２００２は、第１絶縁部５０および第２絶縁部７を挟んで対向していてもよい。
（第５変形例　図９４）
　前述の半導体モジュール１では、絶縁素子１２は、複数の半導体素子１１（制御素子１１１および駆動素子１１２）に挟まれて搭載されていたが、図９４に示すように、複数の絶縁素子１２が同一のチップ内に搭載され、複数の絶縁素子１２が互いに向かい合っていてもよい。

　以上、本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。

　たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。

　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

　なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。

　［Ａ１］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された第１導電層と、前記第１導電層を覆うように前記半導体層の前記主面上に形成され、少なくとも３層以上の第１絶縁層を含む第１絶縁部と、前記第１絶縁部上に形成され、前記第１絶縁層とは異なる誘電率を有し、前記第１絶縁部には含まれない第２絶縁層を含む第２絶縁部と、前記第２絶縁部上に形成され、前記第１絶縁部および前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層とを含む、半導体装置。

　［Ａ２］
　前記第１絶縁層は、第１無機絶縁層を含み、前記第２絶縁層は、有機絶縁層を含む、Ａ１に記載の半導体装置。

　［Ａ３］
　前記第１絶縁部は、各前記第１無機絶縁層上に積層された第２無機絶縁層をさらに含む、Ａ２に記載の半導体装置。

　［Ａ４］
　前記第１無機絶縁層は、引張応力膜を含み、前記第２無機絶縁層は、圧縮応力膜を含む、Ａ３に記載の半導体装置。

　［Ａ５］
　前記圧縮応力膜および前記引張応力膜は、交互に積層されている、Ａ４に記載の半導体装置。

　［Ａ６］
　前記引張応力膜は、窒化シリコン膜を含み、前記圧縮応力膜は、酸化シリコン膜を含む、Ａ４または５に記載の半導体装置。

　［Ａ７］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された第１導電層と、前記第１導電層を覆うように前記半導体層の前記主面上に形成され、少なくとも第１無機絶縁層および第２無機絶縁層の積層構造を複数含む第１絶縁部と、前記第１絶縁部上に形成され、有機絶縁層を含む第２絶縁部と、前記第２絶縁部上に形成され、前記第１絶縁部および前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層とを含む、半導体装置。

　［Ａ８］
　前記第１無機絶縁層は、窒化シリコン膜を含み、前記第２無機絶縁層は、酸化シリコン膜を含む、Ａ７に記載の半導体装置。

　［Ａ９］
　前記有機絶縁層は、ポリイミド膜、フェノール樹脂膜およびエポキシ樹脂膜の少なくとも１つを含む、Ａ２～８のいずれか一項に記載の半導体装置。

　［Ａ１０］
　前記第２絶縁部は、前記有機絶縁層の単一層で形成されている、Ａ２～９のいずれか一項に記載の半導体装置。

　［Ａ１１］
　前記第１絶縁部は、５μｍ以上５０μｍ以下の厚さを有し、前記第２絶縁部は、２μｍ以上１００μｍ以下の厚さを有している、Ａ１～１０のいずれか一項に記載の半導体装置。

　［Ａ１２］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された第１導電層と、前記第１導電層を覆うように前記半導体層の前記主面上に形成され、少なくとも酸化シリコン膜を含む５μｍ以上５０μｍ以下の厚さを有する第１絶縁部と、前記第１絶縁部上に形成され、前記酸化シリコン膜とは異なる誘電率を有し、前記第１絶縁部には含まれない第２絶縁層を含む第２絶縁部と、前記第２絶縁部上に形成され、前記第１絶縁部および前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層とを含む、半導体装置。

　［Ａ１３］
　前記第１絶縁部上に形成され、前記第１導電層に電気的に接続された第１パッドと、前記第２絶縁部上に形成され、前記第２導電層に電気的に接続された第２パッドとを含む、Ａ１～１２のいずれか一項に記載の半導体装置。

　［Ａ１４］
　前記第１導電層に接続され、前記第１導電層から、前記第１絶縁部における前記第２絶縁部との境界部まで延びる第１通電部材と、前記第１通電部材に接続され、前記第１通電部材から前記第２絶縁部上まで延びる第２通電部材と、前記第２導電層を覆うように前記第２絶縁部上に形成され、前記第２通電部材の一部を前記第１パッドとして露出させる第１開口を有する保護層とを含む、Ａ１３に記載の半導体装置。

　［Ａ１５］
　前記保護層は、前記第２導電層を覆う第１保護層と、前記第１保護層上に形成され、前記第１開口を有する第２保護層とを含み、前記第２通電部材は、前記第１通電部材から前記第１保護層上の領域まで延びている、Ａ１４に記載の半導体装置。

　［Ａ１６］
　前記第２絶縁部は、前記第２通電部材が埋め込まれた第１貫通孔を有し、前記第２通電部材は、平面視において前記第１貫通孔から前記第１貫通孔に重ならない領域に引き出された引き出し部とを含み、前記第１パッドは、前記引き出し部の一部で形成されている、Ａ１４または１５に記載の半導体装置。

　［Ａ１７］
　前記第１導電層に接続され、前記第１導電層から、前記第１絶縁部における前記第２絶縁部との境界部まで延びる第１通電部材と、前記第２導電層を覆うように前記第２絶縁部上に形成された保護層とを含み、前記保護層および前記第２絶縁部には、前記第１通電部材の一部を前記第１パッドとして露出させる第１開口が形成されている、Ａ１３に記載の半導体装置。

　［Ａ１８］
　前記第２導電層に接続され、前記第２絶縁部上に形成された第３通電部材を含み、前記保護層は、前記第３通電部材の一部を前記第２パッドとして露出させる第２開口を有しており、前記第１開口と前記第２開口との間の前記保護層の部分に形成された凹部をさらに含む、Ａ１４～１７のいずれか一項に記載の半導体装置。

　［Ａ１９］
　前記第１通電部材は、前記半導体層を介してグランド電位に接続されている、Ａ１４～１８のいずれか一項に記載の半導体装置。

　［Ａ２０］
　前記第１導電層を取り囲むように前記第１絶縁部内に形成されたシール導体を含む、Ａ１～１９のいずれか一項に記載の半導体装置。

　［Ａ２１］
　前記第１導電層は、第１電位に接続された低電位層を含み、前記第２導電層は、前記第１電位よりも高い第２電位に接続された高電位層を含み、前記高電位層の周囲に形成され、前記高電位層の周囲の電界を遮蔽するダミーパターンを含む、Ａ１～２０のいずれか一項に記載の半導体装置。

　［Ａ２２］
　前記第１導電層は、第１コイルを含み、前記第２導電層は、第２コイルを含む、Ａ１～２１のいずれか一項に記載の半導体装置。

　［Ａ２３］
　ダイパッドと、前記ダイパッド上に搭載されたＡ２２に記載の半導体装置と、前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、前記半導体装置に電気的に接続され、前記パッケージ本体から露出するリード端子とを含む、半導体モジュール。

　［Ａ２４］
　前記半導体装置は、前記第１コイルおよび前記第２コイルとの間に絶縁状態で信号を伝送する信号伝送用の絶縁素子を含み、前記絶縁素子に電気的に接続された第２半導体装置をさらに含む、Ａ２３に記載の半導体モジュール。

　［Ａ２５］
　前記第２半導体装置は、前記第１コイルおよび前記第２コイルの一方に電気的に接続された制御素子と、前記第１コイルおよび前記第２コイルの他方に電気的に接続された駆動素子とを含む、Ａ２４に記載の半導体モジュール。

　［Ａ２６］
　Ａ２５に記載の半導体モジュールを含み、前記駆動素子によってモータの駆動制御を行う、モータ駆動装置。

　［Ａ２７］
　Ａ２６に記載のモータ駆動装置を有する、車両。

　［Ｂ１］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された第１絶縁層を含む第１絶縁部と、前記第１絶縁部内に形成された第１導電層と、前記第１絶縁部上に形成され、前記第１絶縁層とは異なる誘電率を有し、前記第１絶縁部には含まれない第２絶縁層を含む第２絶縁部と、前記第２絶縁部上に形成され、前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層と、前記第２導電層と同一層または前記第２導電層よりも上層に形成され、前記第１導電層に電気的に接続された第１パッドとを含む、半導体装置。

　［Ｂ２］
　前記第１導電層に接続され、前記第１導電層から、前記第１絶縁部における前記第２絶縁部との境界部まで延びる第１通電部材と、前記第１通電部材に接続され、前記第１通電部材から前記第２絶縁部上まで延びる第２通電部材と、前記第２導電層を覆うように前記第２絶縁部上に形成され、前記第２通電部材の一部を前記第１パッドとして露出させる第１開口を有する保護層とを含む、Ｂ１に記載の半導体装置。

　［Ｂ３］
　前記保護層は、前記第２導電層を覆う第１保護層と、前記第１保護層上に形成され、前記第１開口を有する第２保護層とを含み、前記第２通電部材は、前記第１通電部材から前記第１保護層上の領域まで延びている、Ｂ２に記載の半導体装置。

　［Ｂ４］
　前記第２絶縁部は、前記第２通電部材が埋め込まれた第１貫通孔を有し、前記第２通電部材は、平面視において前記第１貫通孔から前記第１貫通孔に重ならない領域に引き出された引き出し部とを含み、前記第１パッドは、前記引き出し部の一部で形成されている、Ｂ２または３に記載の半導体装置。

　［Ｂ５］
　前記第２通電部材は、前記半導体層の前記主面の法線方向において前記第２絶縁部の中央部を超える高さで埋め込まれた柱状部と、前記柱状部から前記第２絶縁部上の領域に延びる再配線部とを含む、Ｂ２または３に記載の半導体装置。

　［Ｂ６］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された第１絶縁層を含む第１絶縁部と、前記第１絶縁部内に形成された第１導電層と、前記第１絶縁部上に形成され、前記第１絶縁層とは異なる誘電率を有し、前記第１絶縁部には含まれない第２絶縁層を含む第２絶縁部と、前記第２絶縁部上に形成され、前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層と、前記第１導電層と同一層に形成され、前記第１導電層に電気的に接続された第１パッドとを含む、半導体装置。

　［Ｂ７］
　前記第１導電層に接続され、前記第１導電層から、前記第１絶縁部における前記第２絶縁部との境界部まで延びる第１通電部材と、前記第２導電層を覆うように前記第２絶縁部上に形成された保護層とを含み、前記保護層および前記第２絶縁部には、前記第１通電部材の一部を前記第１パッドとして露出させる第１開口が形成されている、Ｂ６に記載の半導体装置。

　［Ｂ８］
　前記第２絶縁部上に形成され、前記第２導電層に電気的に接続された第２パッドを含む、Ｂ２～５および７のいずれか一項に記載の半導体装置。

　［Ｂ９］
　前記第２導電層に接続され、前記第２絶縁部上に形成された第３通電部材を含み、前記保護層は、前記第３通電部材の一部を前記第２パッドとして露出させる第２開口を有しており、前記第１開口と前記第２開口との間の前記保護層の部分に形成された凹部をさらに含む、Ｂ８に記載の半導体装置。

　［Ｂ１０］
　前記第１通電部材は、前記半導体層を介してグランド電位に接続されている、Ｂ２～５および７～９のいずれか一項に記載の半導体装置。

　［Ｂ１１］
　前記第１絶縁層は、第１無機絶縁層を含み、前記第２絶縁層は、有機絶縁層を含む、Ｂ１～１０のいずれか一項に記載の半導体装置。

　［Ｂ１２］
　前記第１絶縁部は、前記第１無機絶縁層上に積層された第２無機絶縁層をさらに含む、Ｂ１１に記載の半導体装置。

　［Ｂ１３］
　前記第１無機絶縁層は、圧縮応力膜を含み、前記第２無機絶縁層は、引張応力膜を含む、Ｂ１２に記載の半導体装置。

　［Ｂ１４］
　前記圧縮応力膜および前記引張応力膜は、交互に積層されている、Ｂ１３に記載の半導体装置。

　［Ｂ１５］
　前記第１無機絶縁層は、酸化シリコン膜を含み、前記第２無機絶縁層は、窒化シリコン膜を含む、Ｂ１２～１４のいずれか一項に記載の半導体装置。

　［Ｂ１６］
　前記有機絶縁層は、ポリイミド膜、フェノール樹脂膜およびエポキシ樹脂膜の少なくとも１つを含む、Ｂ１１～１５のいずれか一項に記載の半導体装置。

　［Ｂ１７］
　前記第２絶縁部は、前記有機絶縁層の単一層で形成されている、Ｂ１１～１６のいずれか一項に記載の半導体装置。

　［Ｂ１８］
　前記第２絶縁部は、２μｍ以上１００μｍ以下の厚さを有している、Ｂ１～１７のいずれか一項に記載の半導体装置。

　［Ｂ１９］
　前記第１導電層を取り囲むように前記第１絶縁部内に形成されたシール導体を含む、Ｂ１～１８のいずれか一項に記載の半導体装置。

　［Ｂ２０］
　前記第１導電層は、第１電位に接続された低電位層を含み、前記第２導電層は、前記第１電位よりも高い第２電位に接続された高電位層を含み、前記高電位層の周囲に形成され、前記高電位層の周囲の電界を遮蔽するダミーパターンを含む、Ｂ１～１９のいずれか一項に記載の半導体装置。

　［Ｂ２１］
　前記第１導電層は、第１コイルを含み、前記第２導電層は、第２コイルを含む、Ｂ１～２０のいずれか一項に記載の半導体装置。

　［Ｂ２２］
　ダイパッドと、前記ダイパッド上に搭載されたＢ２１に記載の半導体装置と、前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、前記半導体装置に電気的に接続され、前記パッケージ本体から露出するリード端子とを含む、半導体モジュール。

　［Ｂ２３］
　前記半導体装置は、前記第１コイルおよび前記第２コイルとの間に絶縁状態で信号を伝送する信号伝送用の絶縁素子を含み、前記絶縁素子に電気的に接続された第２半導体装置をさらに含む、Ｂ２２に記載の半導体モジュール。

　［Ｂ２４］
　前記第２半導体装置は、前記第１コイルおよび前記第２コイルの一方に電気的に接続された制御素子と、前記第１コイルおよび前記第２コイルの他方に電気的に接続された駆動素子とを含む、Ｂ２３に記載の半導体モジュール。

　［Ｂ２５］
　Ｂ２４に記載の半導体モジュールを含み、前記駆動素子によってモータの駆動制御を行う、モータ駆動装置。

　［Ｂ２６］
　Ｂ２５に記載のモータ駆動装置を有する、車両。

　［Ｃ１］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された第１有機絶縁層を含む第１絶縁部と、前記第１絶縁部上に形成された第１導電層と、前記第１導電層を覆うように前記第１絶縁部上に形成され、第２有機絶縁層を含む第２絶縁部と、前記第２絶縁部上に形成され、前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続された第２導電層とを含む、半導体装置。

　［Ｃ２］
　前記第１絶縁部は、複数の第１有機絶縁層を含む、Ｃ１に記載の半導体装置。

　［Ｃ３］
　前記第２絶縁部は、前記第２有機絶縁層の単一膜で形成されている、Ｃ１または２に記載の半導体装置。

　［Ｃ４］
　前記第２絶縁部は、２μｍ以上１００μｍ以下の厚さを有している、Ｃ１～３のいずれか一項に記載の半導体装置。

　［Ｃ５］
　前記第１導電層と同一層に形成され、前記第１導電層に電気的に接続された第１パッドを含む、Ｃ１～４のいずれか一項に記載の半導体装置。

　［Ｃ６］
　前記第１導電層に接続され、前記第１絶縁部内において前記第１導電層の下方を通って延び、前記第１絶縁部上に至る第１通電部材と、前記第２導電層を覆うように前記第２絶縁部上に形成された保護膜とを含み、前記保護膜および前記第２絶縁部には、前記第１通電部材の一部を前記第１パッドとして露出させる第１開口が形成されている、Ｃ５に記載の半導体装置。

　［Ｃ７］
　前記第１開口は、前記半導体層の端面側に向かって開放した空間部を含む、Ｃ６に記載の半導体装置。

　［Ｃ８］
　前記第１絶縁部は、前記第１通電部材が埋め込まれた第１貫通孔を有し、前記第１通電部材は、前記第１貫通孔から前記第１貫通孔に重ならない領域に引き出された第１引き出し部を含み、前記第１パッドは、前記第１引き出し部の一部で形成されている、Ｃ６または７に記載の半導体装置。

　［Ｃ９］
　前記第２導電層と同一層または前記第２導電層よりも上層に形成され、前記第１導電層に電気的に接続された第１パッドを含む、Ｃ１～４のいずれか一項に記載の半導体装置。

　［Ｃ１０］
　前記第１導電層に接続され、前記第１導電層から、前記第１絶縁部における前記第２絶縁部との境界部まで延びる第１通電部材と、前記第１通電部材に接続され、前記第１通電部材から前記第２絶縁部上まで延びる第２通電部材と、前記第２導電層を覆うように前記第２絶縁部上に形成され、前記第２通電部材の一部を前記第１パッドとして露出させる第１開口を有する保護膜とを含む、Ｃ９に記載の半導体装置。

　［Ｃ１１］
　前記第２絶縁部は、前記第２通電部材が埋め込まれた第２貫通孔を有し、前記第２通電部材は、平面視において前記第２貫通孔から前記第２貫通孔に重ならない領域に引き出された第２引き出し部とを含み、前記第１パッドは、前記第２引き出し部の一部で形成されている、Ｃ１０に記載の半導体装置。

　［Ｃ１２］
　前記第２通電部材は、前記半導体層の前記主面の法線方向において前記第２絶縁部の中央部を超える高さで埋め込まれた柱状部と、前記柱状部から前記第２絶縁部上の領域に延びる再配線部とを含む、Ｃ１０または１１に記載の半導体装置。

　［Ｃ１３］
　前記第２導電層と同一層または前記第２導電層よりも上層に形成され、前記第２導電層に電気的に接続された第２パッドを含む、Ｃ５～１２のいずれか一項に記載の半導体装置。

　［Ｃ１４］
　前記第２導電層に接続され、前記第２絶縁部上に形成された第３通電部材を含み、前記保護膜は、前記第３通電部材の一部を前記第２パッドとして露出させる第２開口を有しており、前記第１開口と前記第２開口との間の前記保護膜の部分に形成された凹部をさらに含む、Ｃ１３に記載の半導体装置。

　［Ｃ１５］
　前記第１通電部材は、前記半導体層を介してグランド電位に接続されている、Ｃ６～８および１０～１２のいずれか一項に記載の半導体装置。

　［Ｃ１６］
　前記第１有機絶縁層および前記第２有機絶縁層は、ポリイミド膜、フェノール樹脂膜およびエポキシ樹脂膜の少なくとも１つを含む、Ｃ１～１５のいずれか一項に記載の半導体装置。

　［Ｃ１７］
　前記第１有機絶縁層および前記第２有機絶縁層は、同一の樹脂材料で形成されている、Ｃ１～１６のいずれか一項に記載の半導体装置。

　［Ｃ１８］
　前記第１導電層は、第１電位に接続された低電位層を含み、前記第２導電層は、前記第１電位よりも高い第２電位に接続された高電位層を含み、前記高電位層の周囲に形成され、前記高電位層の周囲の電界を遮蔽するダミーパターンを含む、Ｃ１～１７のいずれか一項に記載の半導体装置。

　［Ｃ１９］
　前記第１導電層は、第１コイルを含み、前記第２導電層は、第２コイルを含む、Ｃ１～１８のいずれか一項に記載の半導体装置。

　［Ｃ２０］
　ダイパッドと、前記ダイパッド上に搭載されたＣ１９に記載の半導体装置と、前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、前記半導体装置に電気的に接続され、前記パッケージ本体から露出するリード端子とを含む、半導体モジュール。

　［Ｃ２１］
　前記半導体装置は、前記第１コイルおよび前記第２コイルとの間に絶縁状態で信号を伝送する信号伝送用の絶縁素子を含み、前記絶縁素子に電気的に接続された第２半導体装置をさらに含む、Ｃ２０に記載の半導体モジュール。

　［Ｃ２２］
　前記第２半導体装置は、前記第１コイルおよび前記第２コイルの一方に電気的に接続された制御素子と、前記第１コイルおよび前記第２コイルの他方に電気的に接続された駆動素子とを含む、Ｃ２１に記載の半導体モジュール。

　［Ｃ２３］
　Ｃ２２に記載の半導体モジュールを含み、前記駆動素子によってモータの駆動制御を行う、モータ駆動装置。

　［Ｃ２４］
　Ｃ２３に記載のモータ駆動装置を有する、車両。

　［Ｄ１］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された第１導電層と、前記第１導電層を覆うように前記半導体層の前記主面上に形成された第１絶縁部と、前記第１絶縁部上に形成され、前記第１絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層と、前記半導体層の前記主面の法線方向において、前記第１絶縁部における前記第１導電層と同一層、または前記第１絶縁部における前記第１導電層と前記第２導電層との間に形成され、前記第１導電層に電気的に接続された第１パッドとを含む、半導体装置。

　［Ｄ２］
　前記第１導電層に接続され、前記第１絶縁部内において前記第１導電層の下方を通って延びる第１通電部材と、前記第１絶縁部に形成され、前記第１通電部材の一部を前記第１パッドとして露出させる第１開口とを含む、Ｄ１に記載の半導体装置。

　［Ｄ３］
　前記第１開口は、前記第１絶縁部によって取り囲まれて閉じた空間部を含む、Ｄ２に記載の半導体装置。

　［Ｄ４］
　前記第１開口は、前記半導体層の端面側に向かって開放した空間部を含む、Ｄ２に記載の半導体装置。

　［Ｄ５］
　前記第２導電層と同一層または前記第２導電層よりも上層に形成され、前記第２導電層に電気的に接続された第２パッドを含む、Ｄ２～４のいずれか一項に記載の半導体装置。

　［Ｄ６］
　前記第２導電層を覆うように前記第１絶縁部上に形成された第２絶縁部と、前記第２絶縁部内において前記第２導電層の上方に形成され、前記第２導電層に電気的に接続された第２通電部材と、前記第２絶縁部上に形成された保護層と、前記保護層および前記第２絶縁部に形成され、前記第２通電部材の一部を前記第２パッドとして露出させる第２開口とを含む、Ｄ５に記載の半導体装置。

　［Ｄ７］
　前記第１通電部材は、前記半導体層を介してグランド電位に接続されている、Ｄ１２～６のいずれか一項に記載の半導体装置。

　［Ｄ８］
　前記第１絶縁部は、互いに異なる第１無機絶縁層および第２無機絶縁層の積層構造を含む、Ｄ１～７のいずれか一項に記載の半導体装置。

　［Ｄ９］
　前記積層構造は、前記第１無機絶縁層および前記第２無機絶縁層が交互に複数回積層されることによって形成されている、Ｄ８に記載の半導体装置。

　［Ｄ１０］
　前記第１無機絶縁層は、圧縮応力膜を含み、前記第２無機絶縁層は、引張応力膜を含む、Ｄ８または９に記載の半導体装置。

　［Ｄ１１］
　前記第１無機絶縁層は、酸化シリコン膜を含み、前記第２無機絶縁層は、窒化シリコン膜を含む、Ｄ８～１０のいずれか一項に記載の半導体装置。

　［Ｄ１２］
　前記第１絶縁部は、２μｍ以上１２０μｍ以下の厚さを有している、Ｄ１～１１のいずれか一項に記載の半導体装置。

　［Ｄ１３］
　前記第１導電層を取り囲むように前記第１絶縁部内に形成されたシール導体を含む、Ｄ１～１２のいずれか一項に記載の半導体装置。

　［Ｄ１４］
　前記第１導電層は、第１コイルを含み、前記第２導電層は、第２コイルを含む、Ｄ１～１３のいずれか一項に記載の半導体装置。

　［Ｄ１５］
　ダイパッドと、前記ダイパッド上に搭載されたＤ１４に記載の半導体装置と、前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、前記半導体装置に電気的に接続され、前記パッケージ本体から露出するリード端子とを含む、半導体モジュール。

　［Ｄ１６］
　前記半導体装置は、前記第１コイルおよび前記第２コイルとの間に絶縁状態で信号を伝送する信号伝送用の絶縁素子を含み、前記絶縁素子に電気的に接続された第２半導体装置をさらに含む、Ｄ１５に記載の半導体モジュール。

　［Ｄ１７］
　前記第２半導体装置は、前記第１コイルおよび前記第２コイルの一方に電気的に接続された制御素子と、前記第１コイルおよび前記第２コイルの他方に電気的に接続された駆動素子とを含む、Ｄ１６に記載の半導体モジュール。

　［Ｄ１８］
　Ｄ１７に記載の半導体モジュールを含み、前記駆動素子によってモータの駆動制御を行う、モータ駆動装置。

　［Ｄ１９］
　Ｄ１８に記載のモータ駆動装置を有する、車両。

　［Ｅ１］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された絶縁部と、前記絶縁部内に形成された第１導電層と、前記絶縁部内において前記半導体層の前記主面に沿う第１方向において前記第１導電層から離れており、前記第１導電層とは異なる電位に接続される第２導電層とを含み、前記第２導電層は、断面視において、曲線形状に形成された上部角部を有している、半導体装置。

　［Ｅ２］
　主面を有する半導体層と、前記半導体層の前記主面上に形成された絶縁部と、前記絶縁部内に形成された第１導電層と、前記絶縁部内において前記半導体層の前記主面に沿う第１方向において前記第１導電層から離れており、前記第１導電層とは異なる電位に接続される第２導電層とを含み、前記第２導電層は、上面と側面とが交差する上部角部が欠けた形状を有している、半導体装置。

　［Ｅ３］
　前記絶縁部は、前記第２導電層が埋め込まれた凹部を有する無機絶縁層を含み、前記第２導電層は、断面視において、先端が尖った形状の下部角部を有している、Ｅ１または２に記載の半導体装置。

　［Ｅ４］
　前記第２導電層は、前記無機絶縁層の前記凹部の内面に沿って形成された第１下地層と、前記第１下地層を介して前記凹部に埋め込まれた第１本体部とを含み、前記第２導電層の前記上部角部は、前記第１下地層の上端部および前記第１本体部の上端部に跨って形成されている、Ｅ３に記載の半導体装置。

　［Ｅ５］
　前記第１本体部は、めっき成長によって形成されためっき層を含み、前記第１下地層は、前記無機絶縁層への前記めっき層の成分の拡散を防止するバリア層を含む、Ｅ４に記載の半導体装置。

　［Ｅ６］
　前記無機絶縁層の前記凹部は、断面視において、その底部に向かって幅が狭まるテーパ形状に形成されている、Ｅ３～５のいずれか一項に記載の半導体装置。

　［Ｅ７］
　前記絶縁部は、前記第２導電層を支持する有機絶縁層を含み、前記第２導電層は、断面視において、前記有機絶縁層から離れた下部角部を有している、Ｅ１または２に記載の半導体装置。

　［Ｅ８］
　前記絶縁部は、前記第２導電層を支持する有機絶縁層を含み、前記第２導電層は、下面と側面とが交差する下部角部が欠けた形状を有している、Ｅ１または２に記載の半導体装置。

　［Ｅ９］
　前記第２導電層は、前記有機絶縁層上に形成された第２下地層と、前記第２下地層上に形成され、前記第２下地層よりも厚い第２本体部とを含み、前記第２導電層の前記上部角部は、前記第２本体部の上端部に形成されている、Ｅ７または８に記載の半導体装置。

　［Ｅ１０］
　前記第２導電層の前記下部角部は、前記第２本体部の下端部に形成されている、Ｅ９に記載の半導体装置。

　［Ｅ１１］
　前記第２本体部は、めっき成長によって形成されためっき層を含み、前記第２下地層は、前記めっき層とは異なる材料で形成された導電膜を含む、Ｅ９または１０に記載の半導体装置。

　［Ｅ１２］
　前記絶縁部は、互いに異なる第１無機絶縁層および第２無機絶縁層の積層構造を含む、Ｅ１～１１のいずれか一項に記載の半導体装置。

　［Ｅ１３］
　前記積層構造は、前記第１無機絶縁層および前記第２無機絶縁層が交互に複数回積層されることによって形成されている、Ｅ１２に記載の半導体装置。

　［Ｅ１４］
　前記第１無機絶縁層は、圧縮応力膜を含み、前記第２無機絶縁層は、引張応力膜を含む、Ｅ１２または１３に記載の半導体装置。

　［Ｅ１５］
　前記第１無機絶縁層は、酸化シリコン膜を含み、前記第２無機絶縁層は、窒化シリコン膜を含む、Ｅ１２～１４のいずれか一項に記載の半導体装置。

　［Ｅ１６］
　前記第１導電層は、第１電位に接続された低電位層を含み、前記第２導電層は、前記第１電位よりも高い第２電位に接続された高電位層を含み、前記高電位層の周囲に形成され、前記高電位層の周囲の電界を遮蔽するダミーパターンを含む、Ｅ１～１５のいずれか一項に記載の半導体装置。

　［Ｅ１７］
　前記絶縁部内に形成され、前記半導体層の前記主面の法線方向である第２方向において前記第２導電部から離れており、前記第１導電層に電気的に接続された第１コイルを含み、前記第２導電層は、前記絶縁部を介して前記第１コイルに対向する第２コイルを含む、Ｅ１～１５のいずれか一項に記載の半導体装置。

　［Ｅ１８］
　前記絶縁部は、前記第１コイルと前記第２コイルとの間に２μｍ以上１２０μｍ以下の厚さを有している、Ｅ１７に記載の半導体装置。

　［Ｅ１９］
　前記絶縁部は、前記第１導電層および前記第２導電層上の保護層を含み、前記第１導電層は、前記保護層に形成された第１開口から露出する第１パッドを含む、Ｅ１６または１７に記載の半導体装置。

　［Ｅ２０］
　前記第２導電層は、前記第２コイルに電気的に接続され、前記保護層に形成された第２開口から露出する第２パッドを含む、Ｅ１８に記載の半導体装置。

　［Ｅ２１］
　ダイパッドと、前記ダイパッド上に搭載されたＥ１６～１９のいずれか一項に記載の半導体装置と、前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、前記半導体装置に電気的に接続され、前記パッケージ本体から露出するリード端子とを含む、半導体モジュール。

　［Ｅ２２］
　前記半導体装置は、前記第１コイルおよび前記第２コイルとの間に絶縁状態で信号を伝送する信号伝送用の絶縁素子を含み、前記絶縁素子に電気的に接続された第２半導体装置をさらに含む、Ｅ２０に記載の半導体モジュール。

　［Ｅ２３］
　前記第２半導体装置は、前記第１コイルおよび前記第２コイルの一方に電気的に接続された制御素子と、前記第１コイルおよび前記第２コイルの他方に電気的に接続された駆動素子とを含む、Ｅ２１に記載の半導体モジュール。

　［Ｅ２４］
　Ｅ２２に記載の半導体モジュールを含み、前記駆動素子によってモータの駆動制御を行う、モータ駆動装置。

　［Ｅ２５］
　Ｅ２３に記載のモータ駆動装置を有する、車両。

　［Ｅ２６］
　主面を有する半導体層上に、第１領域および第２領域を有し、前記第１領域および前記第２領域が前記半導体層の前記主面に沿う第１方向において互いに離れている、無機絶縁層を形成する工程と、前記無機絶縁層の前記第１領域に第１導電層を形成する工程と、前記第２領域において前記無機絶縁層を選択的に除去することによって凹部を形成する工程と、前記凹部に導電材料を埋め込む工程と、前記導電材料の埋め込み後、前記導電材料の一部が突出部として突出するように、前記無機絶縁層を上面から除去する工程と、断面視において、前記導電材料の前記突出部の角部が選択的に欠損するように、前記突出部を選択的に除去することによって、上面と側面とが交差する上部角部が欠けた形状を有する第２導電層を形成する工程とを含む、半導体装置の製造方法。

　［Ｅ２７］
　前記導電材料を埋め込む工程は、前記無機絶縁層の前記凹部の内面に沿って第１下地層を形成する工程と、前記第１下地層から導電材料をめっき成長させることによって、前記凹部に第１本体部を埋め込む工程とを含む、Ｅ２５に記載の半導体装置の製造方法。

　［Ｅ２８］
　前記第２導電層を形成する工程は、前記第１下地層の上端部および前記第１本体部の上端部の両方が欠損するように、前記突出部を選択的に除去する工程を含む、Ｅ２６に記載の半導体装置の製造方法。

　［Ｅ２９］
　主面を有する半導体層上に、第１領域および第２領域を有し、前記第１領域および前記第２領域が前記半導体層の前記主面に沿う第１方向において互いに離れている、有機絶縁層を形成する工程と、前記有機絶縁層の前記第１領域に第１導電層を形成する工程と、前記有機絶縁層の前記第２領域に導電材料を形成し、断面視において、前記導電材料の角部が選択的に欠損するように、前記導電材料を選択的に除去することによって、上面と側面とが交差する上部角部が欠けた形状を有する第２導電層を形成する工程とを含む、半導体装置の製造方法。

　［Ｅ３０］
　前記第２導電層を形成する工程は、前記有機絶縁層上に第２下地層を形成する工程と、前記第２下地層から導電材料を選択的にめっき成長させることによって、前記第２下地層上に第２本体部を形成する工程とを含む、Ｅ２８に記載の半導体装置の製造方法。

　［Ｅ３１］
　前記第２導電層を選択的に除去する工程は、前記第２本体部の下端部を選択的に除去することによって、前記第２本体部の下面と側面とが交差する下部角部に空間を形成する工程を含み、断面視における前記空間の幅は、前記第２下地層の厚さの２倍以上である、Ｅ２９に記載の半導体装置の製造方法。

　本出願は、２０２０年９月２３日に日本国特許庁に提出された特願２０２０－１５８８５４号、２０２０年９月２３日に日本国特許庁に提出された特願２０２０－１５８８５５号、２０２０年９月２３日に日本国特許庁に提出された特願２０２０－１５８８５６号、２０２０年９月２３日に日本国特許庁に提出された特願２０２０－１５８８５７号、および２０２０年９月２３日に日本国特許庁に提出された特願２０２０－１５８８５８号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。

１　　　　　　　：半導体モジュール
１ｃ　　　　　　：第１比較信号
１ｄ　　　　　　：第１検出信号
２　　　　　　　：ダイパッド
２ｃ　　　　　　：第２比較信号
２ｄ　　　　　　：第２検出信号
３　　　　　　　：第１端子
４　　　　　　　：第２端子
５　　　　　　　：支持端子
６　　　　　　　：封止樹脂
７　　　　　　　：第２絶縁部
８　　　　　　　：保護層
９　　　　　　　：シード層
１０　　　　　　：レジスト膜
１１　　　　　　：半導体素子
１２　　　　　　：絶縁素子
１２ａ　　　　　：パッド
１３　　　　　　：低電位端子
１４　　　　　　：高電位端子
１５　　　　　　：トランス
１６　　　　　　：シール導体
１７　　　　　　：デバイス領域
１８　　　　　　：外側領域
１９　　　　　　：シールプラグ導体
２０　　　　　　：低電位コイル
２１　　　　　　：第１ダイパッド
２２　　　　　　：第２ダイパッド
２３　　　　　　：高電位コイル
２４　　　　　　：第１内側末端
２５　　　　　　：第１外側末端
２６　　　　　　：第１螺旋部
２７　　　　　　：第２内側末端
２８　　　　　　：第２外側末端
２９　　　　　　：第２螺旋部
３０　　　　　　：第１低電位配線
３１　　　　　　：第１中間端子
３２　　　　　　：第１側端子
３３　　　　　　：第１高電位配線
３４　　　　　　：第２高電位配線
３５　　　　　　：第２低電位配線
３６　　　　　　：低電位接続配線
３７　　　　　　：引き出し配線
３８　　　　　　：配線プラグ電極
３９　　　　　　：ダミーパターン
４０　　　　　　：半導体チップ
４１　　　　　　：第２中間端子
４２　　　　　　：第２側端子
４３　　　　　　：開口
４４　　　　　　：チップ側壁
４５　　　　　　：第１機能デバイス
４６　　　　　　：シード層
４７　　　　　　：レジスト膜
４８　　　　　　：開口
４９　　　　　　：開口
５０　　　　　　：第１絶縁部
５１　　　　　　：第１支持端子
５２　　　　　　：第２支持端子
５３　　　　　　：絶縁側壁
５４　　　　　　：絶縁主面
５５　　　　　　：最下絶縁層
５６　　　　　　：最上絶縁層
５７　　　　　　：層間絶縁層
５８　　　　　　：第１絶縁層
５９　　　　　　：第２絶縁層
６０　　　　　　：第２機能デバイス
６１　　　　　　：樹脂上面
６２　　　　　　：樹脂下面
６３　　　　　　：樹脂第１側面
６４　　　　　　：樹脂第２側面
６５　　　　　　：シールビア導体
６６　　　　　　：第１内側領域
６７　　　　　　：第２内側領域
６８　　　　　　：第１保護層
６９　　　　　　：第２保護層
７０　　　　　　：貫通配線
７１　　　　　　：ボンディングワイヤ
７２　　　　　　：内装めっき層
７３　　　　　　：外装めっき層
７４　　　　　　：第１接続プラグ電極
７５　　　　　　：第２接続プラグ電極
７６　　　　　　：貫通孔
７８　　　　　　：第１電極層
７９　　　　　　：第２電極層
８０　　　　　　：導電支持部材
８１　　　　　　：リードフレーム
８２　　　　　　：保護主面
８３　　　　　　：保護側壁
８４　　　　　　：有機絶縁層
８５　　　　　　：貫通孔
８６　　　　　　：高電位ダミーパターン
８７　　　　　　：第１高電位ダミーパターン
８８　　　　　　：第２高電位ダミーパターン
８９　　　　　　：第１領域
９０　　　　　　：第２領域
９１　　　　　　：第３領域
９２　　　　　　：第１接続部
９３　　　　　　：第１パターン
９４　　　　　　：第２パターン
９５　　　　　　：第３パターン
９６　　　　　　：第１外周ライン
９７　　　　　　：第２外周ライン
９８　　　　　　：第１中間ライン
９９　　　　　　：第１接続ライン
１００　　　　　：車両
１０１　　　　　：モータ駆動装置
１０２　　　　　：ＥＣＵ
１０３　　　　　：第１送信部
１０３－１　　　：バッファ
１０４　　　　　：第２送信部
１０４－１　　　：バッファ
１０５　　　　　：第１受信部
１０６　　　　　：第２受信部
１０７　　　　　：ロジック部
１０７－１　　　：インバータ
１０７－２　　　：インバータ
１０７－３　　　：第１パルス生成部
１０７－４　　　：第２パルス生成部
１０７－５　　　：パルス生成部
１０７－６　　　：パルスカウンタ
１０７－７　　　：エッジ検出部
１０７－８　　　：パルス分配部
１０８　　　　　：第１ＵＶＬＯ部
１０９　　　　　：外部エラー検出部
１１１　　　　　：制御素子
１１１ａ　　　　：パッド
１１２　　　　　：駆動素子
１１２ａ　　　　：パッド
１２０　　　　　：シード層
１２１　　　　　：第３受信部
１２１－１　　　：第１コンパレータ
１２１－２　　　：第１パルス検出部
１２１－３　　　：第１カウンタ
１２２　　　　　：第４受信部
１２２－１　　　：第２コンパレータ
１２２－２　　　：第２パルス検出部
１２２－３　　　：第２カウンタ
１２３　　　　　：第３送信部
１２４　　　　　：第４送信部
１２５　　　　　：ロジック部
１２６　　　　　：ドライバ部
１２７　　　　　：第２ＵＶＬＯ部
１２８　　　　　：過電流検出部
１２９　　　　　：ＯＣＰタイマ
１３１　　　　　：第１トランス
１３２　　　　　：第２トランス
１３３　　　　　：第３トランス
１３４　　　　　：第４トランス
１４０　　　　　：スリット
１４１　　　　　：第１引き出し部
１４２　　　　　：第２引き出し部
１４３　　　　　：第３外周ライン
１４４　　　　　：第２中間ライン
１４５　　　　　：第２接続ライン
１４６　　　　　：スリット
１４７　　　　　：第３引き出し部
１４８　　　　　：第４引き出し部
１４９　　　　　：第４外周ライン
１５０　　　　　：第３中間ライン
１５１　　　　　：第３接続ライン
１５２　　　　　：スリット
１５３　　　　　：第５引き出し部
１５４　　　　　：第６引き出し部
１５５　　　　　：第２接続部
１５６Ａ　　　　：高電位ライン
１５６Ｂ　　　　：高電位ライン
１５６Ｃ　　　　：高電位ライン
１５６Ｄ　　　　：高電位ライン
１５６Ｅ　　　　：高電位ライン
１５６Ｆ　　　　：高電位ライン
１５７　　　　　：スリット
１６１　　　　　：浮遊ダミーパターン
１６２Ａ　　　　：浮遊ライン
１６２Ｂ　　　　：浮遊ライン
１６２Ｃ　　　　：浮遊ライン
１６２Ｄ　　　　：浮遊ライン
１６２Ｅ　　　　：浮遊ライン
１６２Ｆ　　　　：浮遊ライン
１７０　　　　　：第１低電位パッド配線
１７１　　　　　：第２低電位パッド配線
１７３　　　　　：貫通孔
１７４　　　　　：貫通孔
１７５　　　　　：引き出し部
１７６　　　　　：第３低電位パッド配線
１７７　　　　　：高電位パッド配線
１７８　　　　　：凹凸構造
１７９　　　　　：凹部
１８８　　　　　：低電位端子開口
１８９　　　　　：高電位端子開口
１９０　　　　　：低電位端子開口
１９１　　　　　：低電位パッド
１９２　　　　　：高電位パッド
１９３　　　　　：第１部分
１９４　　　　　：第２部分
２００　　　　　：信号伝達装置
２１１　　　　　：第１ダイパッド上面
２１２　　　　　：第１ダイパッド下面
２２１　　　　　：第２ダイパッド上面
２２２　　　　　：第２ダイパッド下面
３１１　　　　　：リード部
３１２　　　　　：パッド部
３２１　　　　　：リード部
３２２　　　　　：パッド部
４０１　　　　　：第１主面
４０２　　　　　：第２主面
４１１　　　　　：リード部
４１２　　　　　：パッド部
４２１　　　　　：リード部
４２２　　　　　：パッド部
５０１　　　　　：絶縁主面
５０２　　　　　：絶縁側壁
５０３　　　　　：第１内側末端
５０４　　　　　：貫通孔
５０５　　　　　：周縁部
５０６　　　　　：貫通孔
５０７　　　　　：第２絶縁部
５０８　　　　　：保護層
５１１　　　　　：リード部
５１２　　　　　：パッド部
５１３　　　　　：低電位端子
５１４　　　　　：高電位端子
５１５　　　　　：トランス
５１６　　　　　：シール導体
５１７　　　　　：デバイス領域
５１８　　　　　：外側領域
５１９　　　　　：シールプラグ導体
５２０　　　　　：低電位コイル
５２１　　　　　：リード部
５２２　　　　　：パッド部
５２３　　　　　：高電位コイル
５２４　　　　　：連結部
５２５　　　　　：第１外側末端
５２６　　　　　：第１螺旋部
５２７　　　　　：第２内側末端
５２８　　　　　：第２外側末端
５２９　　　　　：第２螺旋部
５３０　　　　　：第１低電位配線
５３２　　　　　：第１低電位パッド配線
５３３　　　　　：第１高電位配線
５３４　　　　　：第２高電位配線
５３５　　　　　：第２低電位配線
５３６　　　　　：低電位接続配線
５３７　　　　　：引き出し配線
５３８　　　　　：柱状配線
５３９　　　　　：ダミーパターン
５４０　　　　　：半導体チップ
５４１　　　　　：第１主面
５４２　　　　　：第２主面
５４４　　　　　：チップ側壁
５４５　　　　　：第１機能デバイス
５５０　　　　　：第１絶縁部
５５１　　　　　：頂面
５５２　　　　　：引き出し部
５５３　　　　　：絶縁側壁
５５４　　　　　：絶縁主面
５５５　　　　　：最下絶縁層
５５６　　　　　：最上絶縁層
５５７　　　　　：層間絶縁層
５５８　　　　　：第１絶縁層
５５９　　　　　：第２絶縁層
５６０　　　　　：第２機能デバイス
５６５　　　　　：シールビア導体
５６６　　　　　：第１内側領域
５６７　　　　　：第２内側領域
５６８　　　　　：第１保護層
５６９　　　　　：第２保護層
５７０　　　　　：第２配線
５７４　　　　　：第１接続プラグ電極
５７５　　　　　：第２接続プラグ電極
５７６　　　　　：貫通孔
５７８　　　　　：中継パッド電極層
５７９　　　　　：第１配線
５８２　　　　　：保護主面
５８３　　　　　：保護側壁
５８４　　　　　：有機絶縁層
５８５　　　　　：貫通孔
５８６　　　　　：高電位ダミーパターン
５８７　　　　　：第１高電位ダミーパターン
５８８　　　　　：第２高電位ダミーパターン
６３１　　　　　：樹脂第１側面上部
６３２　　　　　：樹脂第１側面中央部
６３３　　　　　：樹脂第１側面下部
６４１　　　　　：樹脂第２側面上部
６４２　　　　　：樹脂第２側面中央部
６４３　　　　　：樹脂第２側面下部
６６１　　　　　：浮遊ダミーパターン
６７６　　　　　：第２低電位パッド配線
６７７　　　　　：高電位パッド配線
６７８　　　　　：凹凸構造
６７９　　　　　：凹部
６８８　　　　　：低電位端子開口
６８９　　　　　：高電位端子開口
６９０　　　　　：低電位端子開口
６９１　　　　　：低電位パッド
６９２　　　　　：高電位パッド
６９３　　　　　：第１部分
６９４　　　　　：第２部分
７０１　　　　　：絶縁主面
７０２　　　　　：絶縁側壁
７０３　　　　　：第１内側末端
７０４　　　　　：絶縁主面
７０５　　　　　：絶縁側壁
７０７　　　　　：第２絶縁部
７０８　　　　　：保護層
７１１　　　　　：第１ボンディングワイヤ
７１２　　　　　：第２ボンディングワイヤ
７１３　　　　　：第３ボンディングワイヤ
７１４　　　　　：第４ボンディングワイヤ
７１５　　　　　：トランス
７１６　　　　　：低電位端子
７１７　　　　　：高電位端子
７１８　　　　　：貫通孔
７２０　　　　　：低電位コイル
７２２　　　　　：第３有機絶縁層
７２３　　　　　：高電位コイル
７２５　　　　　：第１外側末端
７２６　　　　　：第１螺旋部
７２７　　　　　：第２内側末端
７２８　　　　　：第２外側末端
７２９　　　　　：第２螺旋部
７３０　　　　　：第１低電位配線
７３１　　　　　：第１低電位パッド電極層
７３２　　　　　：第２低電位パッド配線
７３３　　　　　：第１高電位配線
７３４　　　　　：第２高電位配線
７３５　　　　　：第２低電位配線
７３６　　　　　：低電位接続配線
７３７　　　　　：引き出し配線
７３８　　　　　：柱状配線
７３９　　　　　：ダミーパターン
７４０　　　　　：半導体チップ
７４１　　　　　：第１主面
７４２　　　　　：第２主面
７４４　　　　　：チップ側壁
７４５　　　　　：第１機能デバイス
７５０　　　　　：第１絶縁部
７５１　　　　　：頂面
７５２　　　　　：引き出し部
７５３　　　　　：絶縁側壁
７５４　　　　　：絶縁主面
７５５　　　　　：第１有機絶縁層
７５６　　　　　：第２有機絶縁層
７５７　　　　　：パッド領域
７５８　　　　　：空間部
７６０　　　　　：第２機能デバイス
７６６　　　　　：第１内側領域
７６７　　　　　：第２内側領域
７６８　　　　　：第１保護層
７６９　　　　　：第２保護層
７７０　　　　　：第２配線
７７４　　　　　：プラグ部
７７５　　　　　：プラグ部
７７８　　　　　：第１低電位パッド配線
７７９　　　　　：第１配線
７８２　　　　　：保護主面
７８３　　　　　：保護側壁
７８４　　　　　：有機絶縁層
７８５　　　　　：貫通孔
７８６　　　　　：高電位ダミーパターン
７８７　　　　　：第１高電位ダミーパターン
７８８　　　　　：第２高電位ダミーパターン
８０１　　　　　：貫通孔
８０２　　　　　：周縁部
８０３　　　　　：貫通孔
８０４　　　　　：引き出し部
８１１　　　　　：外枠
８１２　　　　　：アイランド部
８１２ａ　　　　：第１アイランド部
８１２ｂ　　　　：第２アイランド部
８１３　　　　　：第１リード
８１３ａ　　　　：第１中間リード
８１３ｂ　　　　：第１側リード
８１４　　　　　：第２リード
８１４ａ　　　　：第２中間リード
８１４ｂ　　　　：第２側リード
８１５　　　　　：支持リード
８１５ａ　　　　：第１支持リード
８１５ｂ　　　　：第２支持リード
８１６　　　　　：ダムバー
８６１　　　　　：浮遊ダミーパターン
８７７　　　　　：高電位パッド配線
８７８　　　　　：凹凸構造
８７９　　　　　：凹部
８８８　　　　　：低電位端子開口
８８９　　　　　：高電位端子開口
８９１　　　　　：低電位パッド
８９２　　　　　：高電位パッド
９０１　　　　　：半導体チップ
９０２　　　　　：第１主面
９０３　　　　　：第２主面
９０４　　　　　：チップ側壁
９０５　　　　　：第１絶縁部
９０６　　　　　：絶縁主面
９０６Ａ　　　　：第１絶縁主面
９０６Ｂ　　　　：第２絶縁主面
９０７　　　　　：絶縁側壁
９０８　　　　　：最下絶縁層
９０９　　　　　：最上絶縁層
９１０　　　　　：層間絶縁層
９１１　　　　　：第１絶縁層
９１２　　　　　：第２絶縁層
９１３　　　　　：第１機能デバイス
９１４　　　　　：トランス
９１５　　　　　：低電位コイル
９１６　　　　　：高電位コイル
９１７　　　　　：第１内側末端
９１８　　　　　：第１外側末端
９１９　　　　　：第１螺旋部
９２０　　　　　：第１内側領域
９２１　　　　　：第２内側末端
９２２　　　　　：第２外側末端
９２３　　　　　：第２螺旋部
９２４　　　　　：第２内側領域
９２５　　　　　：低電位端子
９２６　　　　　：高電位端子
９２７　　　　　：第１低電位配線
９２８　　　　　：第２低電位配線
９２９　　　　　：第１高電位配線
９３０　　　　　：第２高電位配線
９３１　　　　　：第１低電位パッド電極層
９３２　　　　　：低電位接続配線
９３３　　　　　：引き出し配線
９３４　　　　　：第１接続プラグ電極
９３５　　　　　：第２接続プラグ電極
９３７　　　　　：高電位接続配線
９３８　　　　　：パッドプラグ電極
９３９　　　　　：ダミーパターン
９４０　　　　　：高電位ダミーパターン
９４１　　　　　：第１高電位ダミーパターン
９４２　　　　　：第２高電位ダミーパターン
９７２　　　　　：浮遊ダミーパターン
９７４　　　　　：第２機能デバイス
９７５　　　　　：第２絶縁部
９７６　　　　　：第１無機絶縁層
９７７　　　　　：第２無機絶縁層
９７８　　　　　：低電位パッド開口
９７９　　　　　：高電位パッド開口
９８０　　　　　：貫通孔
９８１　　　　　：保護層
９８２　　　　　：第１部分
９８３　　　　　：第２部分
９８４　　　　　：低電位端子開口
９８５　　　　　：高電位端子開口
９８６　　　　　：開口
９８７　　　　　：マスク
９８８　　　　　：空間部
９８９　　　　　：開口
９９０　　　　　：マスク
９９１　　　　　：シール導体
９９２　　　　　：デバイス領域
９９３　　　　　：外側領域
９９４　　　　　：シールプラグ導体
９９５　　　　　：シールビア導体
９９６　　　　　：低電位パッド
９９７　　　　　：高電位パッド
１００１　　　　：半導体チップ
１００２　　　　：第１主面
１００３　　　　：第２主面
１００４　　　　：チップ側壁
１００５　　　　：第１絶縁部
１００６　　　　：絶縁主面
１００７　　　　：絶縁側壁
１００８　　　　：最下絶縁層
１００９　　　　：最上絶縁層
１０１０　　　　：層間絶縁層
１０１１　　　　：絶縁主面
１０１２　　　　：第２絶縁層
１０１３　　　　：第１機能デバイス
１０１４　　　　：トランス
１０１５　　　　：低電位コイル
１０１６　　　　：高電位コイル
１０１７　　　　：第１内側末端
１０１８　　　　：第１外側末端
１０１９　　　　：第１螺旋部
１０２０　　　　：第１内側領域
１０２１　　　　：第２内側末端
１０２２　　　　：第２外側末端
１０２３　　　　：第２螺旋部
１０２４　　　　：第２内側領域
１０２５　　　　：低電位端子
１０２６　　　　：高電位端子
１０２７　　　　：第１低電位配線
１０２８　　　　：第２低電位配線
１０２９　　　　：第１高電位配線
１０３０　　　　：第２高電位配線
１０３１　　　　：貫通配線
１０３２　　　　：低電位接続配線
１０３３　　　　：引き出し配線
１０３４　　　　：第１接続プラグ電極
１０３５　　　　：第２接続プラグ電極
１０３６　　　　：パッドプラグ電極
１０３８　　　　：第１電極層
１０３９　　　　：第２電極層
１０４０　　　　：配線プラグ電極
１０４１　　　　：高電位接続配線
１０４２　　　　：パッドプラグ電極
１０４３　　　　：ダミーパターン
１０４４　　　　：高電位ダミーパターン
１０４５　　　　：第１高電位ダミーパターン
１０４６　　　　：第２高電位ダミーパターン
１０７６　　　　：浮遊ダミーパターン
１０７８　　　　：デバイス領域
１０７９　　　　：第２機能デバイス
１０８０　　　　：シール導体
１０８１　　　　：外側領域
１０８２　　　　：シールプラグ導体
１０８３　　　　：シールビア導体
１０８４　　　　：第２絶縁部
１０８５　　　　：第１無機絶縁層
１０８６　　　　：第２無機絶縁層
１０８７　　　　：低電位パッド開口
１０８８　　　　：高電位パッド開口
１０８９　　　　：保護層
１０９０　　　　：第１部分
１０９１　　　　：第２部分
１０９２　　　　：低電位端子開口
１０９３　　　　：高電位端子開口
１０９４　　　　：凹部
１０９５　　　　：底部
１０９６　　　　：側部
１０９７　　　　：交差頂点
１０９８　　　　：第１下地層
１０９９　　　　：第１本体部
１１００　　　　：第２絶縁部
１１０１　　　　：絶縁主面
１１０３　　　　：有機絶縁層
１１０４　　　　：第１低電位パッド配線
１１０５　　　　：突出部
１１０６　　　　：底面
１１０７　　　　：側面
１１０８　　　　：上面
１１０９　　　　：角部
１１１０　　　　：上部角部
１１１１　　　　：下部角部
１１１２　　　　：第２下地層
１１１３　　　　：第２本体部
１１１４　　　　：下面
１１１５　　　　：上面
１１１６　　　　：側面
１１１７　　　　：上部角部
１１１８　　　　：下部角部
１１１９　　　　：隙間
１１２０　　　　：シード層
１１２１　　　　：レジスト膜
１１２２　　　　：開口
１１２３　　　　：突出部
１１２４　　　　：隙間
１１３０　　　　：低電位パッド
１１３１　　　　：高電位パッド
１１３５　　　　：第１領域
１１３６　　　　：第２領域
２０００　　　　：キャパシタ
２００１　　　　：下部電極
２００２　　　　：上部電極
２００３　　　　：低電位コイル
２００４　　　　：第１低電位コイル
２００５　　　　：第２低電位コイル
２００６　　　　：隙間

Claims (27)

1. 　主面を有する半導体層と、
   　前記半導体層の前記主面上に形成された第１導電層と、
   　前記第１導電層を覆うように前記半導体層の前記主面上に形成され、少なくとも３層以上の第１絶縁層を含む第１絶縁部と、
   　前記第１絶縁部上に形成され、前記第１絶縁層とは異なる誘電率を有し、前記第１絶縁部には含まれない第２絶縁層を含む第２絶縁部と、
   　前記第２絶縁部上に形成され、前記第１絶縁部および前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層とを含む、半導体装置。
2. 　前記第１絶縁層は、第１無機絶縁層を含み、
   　前記第２絶縁層は、有機絶縁層を含む、請求項１に記載の半導体装置。
3. 　前記第１絶縁部は、各前記第１無機絶縁層上に積層された第２無機絶縁層をさらに含む、請求項２に記載の半導体装置。
4. 　前記第１無機絶縁層は、引張応力膜を含み、
   　前記第２無機絶縁層は、圧縮応力膜を含む、請求項３に記載の半導体装置。
5. 　前記圧縮応力膜および前記引張応力膜は、交互に積層されている、請求項４に記載の半導体装置。
6. 　前記引張応力膜は、窒化シリコン膜を含み、
   　前記圧縮応力膜は、酸化シリコン膜を含む、請求項４または５に記載の半導体装置。
7. 　主面を有する半導体層と、
   　前記半導体層の前記主面上に形成された第１導電層と、
   　前記第１導電層を覆うように前記半導体層の前記主面上に形成され、少なくとも第１無機絶縁層および第２無機絶縁層の積層構造を複数含む第１絶縁部と、
   　前記第１絶縁部上に形成され、有機絶縁層を含む第２絶縁部と、
   　前記第２絶縁部上に形成され、前記第１絶縁部および前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層とを含む、半導体装置。
8. 　前記第１無機絶縁層は、窒化シリコン膜を含み、
   　前記第２無機絶縁層は、酸化シリコン膜を含む、請求項７に記載の半導体装置。
9. 　前記有機絶縁層は、ポリイミド膜、フェノール樹脂膜およびエポキシ樹脂膜の少なくとも１つを含む、請求項２～８のいずれか一項に記載の半導体装置。
10. 　前記第２絶縁部は、前記有機絶縁層の単一層で形成されている、請求項２～９のいずれか一項に記載の半導体装置。
11. 　前記第１絶縁部は、５μｍ以上５０μｍ以下の厚さを有し、
    　前記第２絶縁部は、２μｍ以上１００μｍ以下の厚さを有している、請求項１～１０のいずれか一項に記載の半導体装置。
12. 　主面を有する半導体層と、
    　前記半導体層の前記主面上に形成された第１導電層と、
    　前記第１導電層を覆うように前記半導体層の前記主面上に形成され、少なくとも酸化シリコン膜を含む５μｍ以上５０μｍ以下の厚さを有する第１絶縁部と、
    　前記第１絶縁部上に形成され、前記酸化シリコン膜とは異なる誘電率を有し、前記第１絶縁部には含まれない第２絶縁層を含む第２絶縁部と、
    　前記第２絶縁部上に形成され、前記第１絶縁部および前記第２絶縁部を介して前記第１導電層に対向し、前記第１導電層とは異なる電位に接続される第２導電層とを含む、半導体装置。
13. 　前記第１絶縁部上に形成され、前記第１導電層に電気的に接続された第１パッドと、
    　前記第２絶縁部上に形成され、前記第２導電層に電気的に接続された第２パッドとを含む、請求項１～１２のいずれか一項に記載の半導体装置。
14. 　前記第１導電層に接続され、前記第１導電層から、前記第１絶縁部における前記第２絶縁部との境界部まで延びる第１通電部材と、
    　前記第１通電部材に接続され、前記第１通電部材から前記第２絶縁部上まで延びる第２通電部材と、
    　前記第２導電層を覆うように前記第２絶縁部上に形成され、前記第２通電部材の一部を前記第１パッドとして露出させる第１開口を有する保護層とを含む、請求項１３に記載の半導体装置。
15. 　前記保護層は、前記第２導電層を覆う第１保護層と、前記第１保護層上に形成され、前記第１開口を有する第２保護層とを含み、
    　前記第２通電部材は、前記第１通電部材から前記第１保護層上の領域まで延びている、請求項１４に記載の半導体装置。
16. 　前記第２絶縁部は、前記第２通電部材が埋め込まれた第１貫通孔を有し、
    　前記第２通電部材は、平面視において前記第１貫通孔から前記第１貫通孔に重ならない領域に引き出された引き出し部とを含み、
    　前記第１パッドは、前記引き出し部の一部で形成されている、請求項１４または１５に記載の半導体装置。
17. 　前記第１導電層に接続され、前記第１導電層から、前記第１絶縁部における前記第２絶縁部との境界部まで延びる第１通電部材と、
    　前記第２導電層を覆うように前記第２絶縁部上に形成された保護層とを含み、
    　前記保護層および前記第２絶縁部には、前記第１通電部材の一部を前記第１パッドとして露出させる第１開口が形成されている、請求項１３に記載の半導体装置。
18. 　前記第２導電層に接続され、前記第２絶縁部上に形成された第３通電部材を含み、
    　前記保護層は、前記第３通電部材の一部を前記第２パッドとして露出させる第２開口を有しており、
    　前記第１開口と前記第２開口との間の前記保護層の部分に形成された凹部をさらに含む、請求項１４～１７のいずれか一項に記載の半導体装置。
19. 　前記第１通電部材は、前記半導体層を介してグランド電位に接続されている、請求項１４～１８のいずれか一項に記載の半導体装置。
20. 　前記第１導電層を取り囲むように前記第１絶縁部内に形成されたシール導体を含む、請求項１～１９のいずれか一項に記載の半導体装置。
21. 　前記第１導電層は、第１電位に接続された低電位層を含み、
    　前記第２導電層は、前記第１電位よりも高い第２電位に接続された高電位層を含み、
    　前記高電位層の周囲に形成され、前記高電位層の周囲の電界を遮蔽するダミーパターンを含む、請求項１～２０のいずれか一項に記載の半導体装置。
22. 　前記第１導電層は、第１コイルを含み、
    　前記第２導電層は、第２コイルを含む、請求項１～２１のいずれか一項に記載の半導体装置。
23. 　ダイパッドと、
    　前記ダイパッド上に搭載された請求項２２に記載の半導体装置と、
    　前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、
    　前記半導体装置に電気的に接続され、前記パッケージ本体から露出するリード端子とを含む、半導体モジュール。
24. 　前記半導体装置は、前記第１コイルおよび前記第２コイルとの間に絶縁状態で信号を伝送する信号伝送用の絶縁素子を含み、
    　前記絶縁素子に電気的に接続された第２半導体装置をさらに含む、請求項２３に記載の半導体モジュール。
25. 　前記第２半導体装置は、前記第１コイルおよび前記第２コイルの一方に電気的に接続された制御素子と、前記第１コイルおよび前記第２コイルの他方に電気的に接続された駆動素子とを含む、請求項２４に記載の半導体モジュール。
26. 　請求項２５に記載の半導体モジュールを含み、
    　前記駆動素子によってモータの駆動制御を行う、モータ駆動装置。
27. 　請求項２６に記載のモータ駆動装置を有する、車両。

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