WO2022044749A1 - 論理シミュレーション装置および論理シミュレーションプログラム - Google Patents

論理シミュレーション装置および論理シミュレーションプログラム Download PDF

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Definitions

  • This disclosure relates to a logic simulation device and a logic simulation program.
  • Patent Document 1 When designing a memory circuit that includes multiple resistance-change memory elements, a simulation that models the memory circuit is performed to verify the correct access to the resistance-change memory element at the specified address (for example). , Patent Document 1).
  • the signal level of the resistance change type memory element can be expressed only in two states of 0 and 1. Therefore, there is a problem that it is not possible to reproduce the data writing to the resistance change type memory element and the data reading from the resistance change type memory element. Therefore, it is desirable to provide a logic simulation device and a logic simulation program capable of reproducing data writing to the resistance change type memory element and data reading from the resistance change type memory element.
  • the logic simulation device includes an operation model of a resistance change type memory element provided between two terminals.
  • This operation model has a register unit for holding data, a truth table, and a judgment unit.
  • the truth table defines the relationship between the signal values of the two terminals and the writing of data to the register section and the reading of data from the register section.
  • the determination unit makes a determination about data writing and data reading based on the signal values input to the two terminals and the truth table.
  • the logic simulation program is a logic simulation program of a resistance change type memory element provided between two terminals, and is a register unit for holding the signal values of the two terminals and data. Based on the truth table that defines the relationship between writing data to and reading data from the register, and the signal values input to the two terminals, the computer makes decisions about writing data and reading data. To execute.
  • data writing and data reading are determined based on the signal values input to the two terminals and the truth table. As a result, for example, even when signals are applied to both ends of the resistance change type memory element, signal collision unlike a resistance logic element does not occur.
  • FIG. 1 It is a figure which shows an example of the truth table in the operation model of FIG. It is a figure which shows the schematic configuration example of the information processing system provided with the operation model of FIG. 1, FIG. 5, FIG. 7, FIG. 9, FIG. 14, FIG. 15, FIG. 16, and FIG. It is a figure which shows an example of the functional block of the memory cell array unit of FIG.
  • Modification example of the second embodiment (operation model) Modification example C: An example in which a waiting time is provided for writing / reading ... FIG. 12 Modification D: Example of output by Week ... FIG. 13 Modification E: An example in which a plurality of resistance changing elements are provided ... FIGS. 14 to 16 Modification F: Example in which BL and SL are reversed ... FIGS. 17, 18 5.
  • Application example (information processing system) Example of applying the above operation model to an information processing system ... FIGS. 19, 20
  • FIG. 1 shows an example of a functional block of the operation model 100 according to the first embodiment of the present disclosure.
  • the operation model 100 corresponds to a specific example of a part of the "logic simulation device" of the present disclosure or a specific example of a part of the "logic simulation program".
  • the operation model 100 is provided between the two terminals (bit line BL and source line SL).
  • the operation model 100 is a model in which a resistance change type memory element is represented by a logic element.
  • the operation model 100 includes, for example, a resistance change type memory element 110 and a truth table 120.
  • the resistance change type memory element 110 is composed of hardware that realizes the function of the resistance change type memory element 110, and is the truth.
  • the value table 120 is stored in, for example, a volatile memory such as a DRAM (Dynamic Random Access Memory), or a non-volatile memory such as an EEPROM (Electrically Erasable Programmable Read-Only Memory) or a flash memory.
  • the operation model 100 may be used in a volatile memory such as a DRAM or a non-volatile memory such as an EEPROM or a flash memory.
  • a volatile memory such as a DRAM or a non-volatile memory such as an EEPROM or a flash memory.
  • the CPU Central Processing Unit
  • the resistance change type memory element 110 is provided between the bit line BL and the source line SL.
  • the resistance change type memory element 110 has, for example, a write operation unit 111, a data holding unit 112, and a read operation unit 113.
  • the writing operation unit 111 controls data writing to the data holding unit 112.
  • the writing operation unit 111 includes, for example, a writing determination unit 111A, as shown in FIG.
  • the bit line BL and the source line SL are connected to the write determination unit 111A.
  • the write determination unit 111A determines whether to write data to the data holding unit 112 (register unit 112A described later) based on the signal values input to the bit line BL and the source line SL and the truth table 120. ..
  • the write determination unit 111A determines that the data is written to the data holding unit 112 (register unit 112A) based on the data input to the bit line BL and the source line SL and the truth value table 120, the source The control signal Trg1 for writing the signal value input to the line SL to the data holding unit 112 (register unit 112A) is output to the data holding unit 112 (register unit 112A).
  • FIG. 2 shows a specific example of the truth table 120.
  • the truth table 120 is data defining the relationship between the signal values of the bit line BL and the source line SL, data writing to the register unit 112A, and data reading from the register unit 112A.
  • three types of operation modes of "1 write” operation, "0 write” operation, and "read” operation are defined.
  • the write determination unit 111A determines, for example, that the "0 write” operation is specified when the signal value of the source line SL is "0" and the signal value of the bit line BL is "1".
  • the write determination unit 111A determines that the "read” operation is specified when, for example, the signal value of the source line SL is "Hi-z" and the signal value of the bit line BL is "0".
  • the control signal Trg1 is not output to the register unit 112A, and for example, the register unit 112A outputs a constant voltage lower than the threshold value used for detecting the control signal Trg1.
  • the data holding unit 112 holds the signal value of the source line SL according to the control by the write determination unit 111A.
  • the data holding unit 112 includes, for example, a register unit 112A, as shown in FIG.
  • the source line SL is connected to the register unit 112A.
  • the register unit 112A receives the signal value of the source line SL by using the control signal Trg1 input from the write determination unit 111A as a trigger, and stores it as a register value.
  • the register unit 112A outputs "Hi-z" to the read operation unit 113 during the "1 write” operation or the "0 write” operation.
  • the register unit 112A outputs a register value to the read operation unit 113 during the “read” operation.
  • the read operation unit 113 includes, for example, an output switch 113A and a read determination unit 113B, as shown in FIG.
  • the output switch 113A is connected to the output end of the register unit 112A and the source line SL, and connects the output end of the register unit 112A and the source line SL according to the control signal Trg2 from the read determination unit 113B.
  • the read determination unit 113B controls reading data to the source line SL.
  • the bit line BL and the source line SL are connected to the read determination unit 113B.
  • the read determination unit 113B determines whether to read data from the register unit 112A to the source line SL based on the signal values input to the bit line BL and the source line SL and the truth table 120.
  • the read determination unit 113B determines the register value from the register unit 112A to the source line SL.
  • the control signal Trg2 for reading is output to the output switch 113A.
  • the output switch 113A connects the output end of the register unit 112A and the source line SL.
  • the read determination unit 113B determines which of the plurality of operation modes specified in the truth table 120 corresponds to the data (signal value) input to the bit line BL and the source line SL. As a result, the read determination unit 113B performs control according to the corresponding operation mode to the output switch 113A.
  • the read determination unit 113B determines that the operation is "1 write” and outputs the output.
  • the control signal Trg2 for turning off the switch 113A is output to the output switch 113A.
  • the output end of the register unit 112A (the output end of the resistance change type memory element 110) is open with respect to the source line SL.
  • the read determination unit 113B determines that the operation is "0 write” and outputs the output.
  • the control signal Trg2 for turning off the switch 113A is output to the output switch 113A.
  • the output end of the register unit 112A (the output end of the resistance change type memory element 110) is open with respect to the source line SL.
  • the read determination unit 113B determines that the operation is "read”.
  • the control signal Trg2 for turning on the output switch 113A is output to the output switch 113A.
  • the output end of the register unit 112A (the output end of the resistance change type memory element 110) is connected to the source line SL.
  • the register value (“1” or “0”) held in the register unit 112A is read out to the source line SL.
  • FIG. 3 shows an example of a signal waveform in the operation model 100.
  • FIG. 4 shows an example of the operation in the operation model 100.
  • the operation model 100 determines whether or not the exclusive OR of the signal value of the source line SL and the signal value of the bit line BL is “1” (step S101). As a result, when the exclusive OR is "1", the operation model 100 opens the output switch 113A (step S102). At this time, the operation model 100 writes the signal value of the source line SL to the register unit 112A (step S103). On the other hand, when the above exclusive OR is not 1, the operation model 100 closes the output switch 113A (step S104).
  • the operation model 100 determines whether or not the signal value of the source line SL is "Hi-z” and the signal value of the bit line BL is "0" (step S105). As a result, when the signal value of the source line SL is not “Hi-z” or the signal value of the bit line BL is not “0", the operation model 100 ends the operation. On the other hand, when the signal value of the source line SL is "Hi-z” and the signal value of the bit line BL is "0", the operation model 100 sources the value (register value) of the register unit 112A. Read to the line SL (step S106), and end the operation.
  • the determination of data writing and data reading is performed based on the signal values input to the bit line BL and the source line SL and the truth table 120.
  • the logic simulation it is possible to reproduce the data writing to the resistance change type memory element and the data reading from the resistance change type memory element.
  • the signal input to the source line SL The value is written to the register unit 112A as a register value.
  • a signal collision unlike a resistance logic element does not occur. Therefore, in the logic simulation, it is possible to reproduce the data writing to the resistance change type memory element.
  • the register held in the register unit 112A is held.
  • the value is output to the source line SL.
  • the selection unit 112B may be provided in the data holding unit 112.
  • the selection unit 112B controls the signal value input to the register unit 112A.
  • the source line SL and the output end of the register unit 112A are connected to the selection unit 112B.
  • the selection unit 112B controls the signal value to be input to the register unit 112A based on the signal value of the source line SL and the output value of the register unit 112A.
  • the selection unit 112B controls either the signal value of the source line SL or the output value of the register unit 112A as a signal value to be input to the register unit 112A by the control signal Trg1 input from the write determination unit 111A. For example, when the source line SL is selected by the control signal Trg1, the selection unit 112B inputs (writes) the signal value of the source line SL to the register unit 112A. For example, when the output value of the register unit 112A is selected, the selection unit 112B inputs (writes) the signal value of the output of the register unit 112A to the register unit 112A.
  • the selection unit 112B receives, for example, the signal value of the source line SL and the output value of the register unit 112A, triggered by the control signal Trg1 input from the write determination unit 111A, and registers based on the two received values.
  • the signal value input to the unit 112A is controlled. For example, when the signal value of the source line SL and the output value of the register unit 112A are different from each other, the selection unit 112B inputs (writes) the signal value of the source line SL to the register unit 112A. For example, when the signal value of the source line SL and the output value of the register unit 112A are equal to each other, the selection unit 112B does not input (write) to the register unit 112A. As a result, writing to the register unit 112A is omitted.
  • the write determination unit 111A not only determines whether data is written, but also determines whether or not there is a change in the signal value of either the source line SL or the bit line BL.
  • the write determination unit 111A determines that there is a change in the signal value of either the source line SL or the bit line BL
  • the write determination unit 111A outputs a control signal Trg3 for controlling data writing to the register unit 112A to the register unit 112A. do.
  • FIG. 6 shows an example of a signal waveform in the operation model 100 according to this modification.
  • the signal value of the source line SL changes periodically from “0” ⁇ “1” ⁇ “0” ⁇ “1”, and the signal value of the bit line BL changes from “0” ⁇ “1” ⁇ “0” ⁇ “1". It is assumed that the signal value of the source line SL changes by half a cycle with respect to the cycle. For example, when the signal value of the bit line BL is "0", "1 write” is detected by the write determination unit 111A at the timing (t1) when the signal value of the source line SL changes from “0” to “1". ..
  • control signal Trg1 is output from the write determination unit 111A to the selection unit 112B, and the control signal Trg3 is output from the write determination unit 111A to the register unit 112A.
  • the signal value of the source line SL is output from the selection unit 112B to the register unit 112A, and the signal value of the source line SL is written to the register unit 112A.
  • the control signal Trg1 is output from the write determination unit 111A to the selection unit 112B, and the control signal Trg3 is output from the write determination unit 111A to the register unit 112A.
  • the signal value of the source line SL is output from the selection unit 112B to the register unit 112A, and the signal value of the source line SL is written to the register unit 112A.
  • the control signal Trg1 is output from the write determination unit 111A to the selection unit 112B, and the control signal Trg3 is output from the write determination unit 111A to the register unit 112A.
  • the signal value of the source line SL is output from the selection unit 112B to the register unit 112A, and the signal value of the source line SL is written to the register unit 112A.
  • the control signal Trg1 is output from the write determination unit 111A to the selection unit 112B, and the control signal Trg3 is output from the write determination unit 111A to the register unit 112A.
  • the signal value of the source line SL is output from the selection unit 112B to the register unit 112A, and the signal value of the source line SL is written to the register unit 112A.
  • the source line SL and the bit line BL may be reversed.
  • the source line SL and the bit line BL may be reversed.
  • the truth table 121 is provided instead of the truth table 120.
  • FIG. 8 shows a specific example of the truth table 121.
  • the truth table 121 is data defining the relationship between the signal values of the bit line BL and the source line SL, data writing to the register unit 112A, and data reading from the register unit 112A.
  • three types of operation modes of "1 write” operation, "0 write” operation, and "read” operation are defined.
  • the write determination unit 111A determines which of the plurality of operation modes specified in the truth table 121 corresponds to the data (signal value) input to the bit line BL and the source line SL. As a result, the write determination unit 111A performs control according to the corresponding operation mode to the data holding unit 112 (register unit 112A).
  • the write determination unit 111A determines, for example, that the "1 write” operation is specified when the signal value of the source line SL is "1" and the signal value of the bit line BL is "0".
  • the write determination unit 111A determines, for example, that the "0 write” operation is specified when the signal value of the source line SL is "0" and the signal value of the bit line BL is "1".
  • the write determination unit 111A determines that the "read” operation is specified when, for example, the signal value of the source line SL is "0” and the signal value of the bit line BL is "Hi-z". However, the control signal Trg1 is not output to the register unit 112A, and for example, the register unit 112A outputs a constant voltage lower than the threshold value used for detecting the control signal Trg1.
  • the output switch 113A is connected to the output end of the register unit 112A and the bit line BL, and is connected to the register unit according to the control signal Trg2 from the read determination unit 113B.
  • the output end of 112A and the bit line BL are connected and disconnected.
  • the read determination unit 113B controls data reading to the bit line BL.
  • the bit line BL and the source line SL are connected to the read determination unit 113B.
  • the read determination unit 113B determines whether to read data from the register unit 112A to the bit line BL based on the signal values input to the bit line BL and the source line SL and the truth table 121.
  • the read determination unit 113B determines the register value from the register unit 112A to the bit line BL.
  • the control signal Trg2 for reading is output to the output switch 113A.
  • the output switch 113A connects the output end of the register unit 112A and the bit line BL.
  • the read determination unit 113B determines which of the plurality of operation modes specified in the truth table 121 corresponds to the data (signal value) input to the bit line BL and the source line SL. As a result, the read determination unit 113B performs control according to the corresponding operation mode to the output switch 113A.
  • the read determination unit 113B determines that the operation is "1 write” and outputs the output.
  • the control signal Trg2 for turning off the switch 113A is output to the output switch 113A.
  • the output end of the register unit 112A (the output end of the resistance change type memory element 110) is open to the bit line BL.
  • the read determination unit 113B determines that the operation is "0 write” and outputs the output.
  • the control signal Trg2 for turning off the switch 113A is output to the output switch 113A.
  • the output end of the register unit 112A (the output end of the resistance change type memory element 110) is open to the bit line BL.
  • the read determination unit 113B determines that the operation is "read”.
  • the control signal Trg2 for turning on the output switch 113A is output to the output switch 113A.
  • the output end of the register unit 112A (the output end of the resistance change type memory element 110) is connected to the bit line BL.
  • the register value (“1” or “0”) held in the register unit 112A is read out to the bit line BL.
  • FIG. 9 shows an example of a functional block of the operation model 200 according to the second embodiment of the present disclosure.
  • the operation model 200 corresponds to a specific example of a part of the "logic simulation device" of the present disclosure or a specific example of a part of the "logic simulation program".
  • the operation model 200 is provided between the two terminals (bit line BL and source line SL) as in the above embodiment.
  • the operation model 200 is a model in which a resistance change type memory element is represented by a logic element.
  • the operation model 200 is connected to a control terminal (word line WL) different from the two terminals (bit line BL and source line SL), and depends on the signal value of the word line WL.
  • the selected state of writing or reading data and the non-selected state of the resistance change type memory element are controlled. For example, when the signal value of the word line WL is "1", either data writing or data reading is performed, and when the signal value of the word line WL is "0", the resistance change type memory element is not. It is a choice, and neither data writing nor data reading is performed.
  • the operation model 200 includes, for example, a resistance change type memory element 210 and a truth table 220, as shown in FIG.
  • the resistance change type memory element 210 is composed of hardware that realizes the function of the resistance change type memory element 210, and is the truth.
  • the value table 220 is stored in, for example, a volatile memory such as DRAM or a non-volatile memory such as EEPROM or flash memory.
  • the operation model 200 may be used in a volatile memory such as a DRAM or a non-volatile memory such as an EEPROM or a flash memory.
  • a volatile memory such as a DRAM or a non-volatile memory such as an EEPROM or a flash memory.
  • the resistance change type memory element 210 is provided between the bit line BL and the source line SL.
  • the resistance change type memory element 210 has, for example, a write operation unit 211, a data holding unit 212, and a read operation unit 213.
  • the writing operation unit 211 controls data writing to the data holding unit 212.
  • the write operation unit 211 includes, for example, the write determination unit 211A, as shown in FIG. A bit line BL, a source line SL, and a word line WL are connected to the write determination unit 211A.
  • the write determination unit 211A writes data to the data holding unit 212 (register unit 212A described later) based on the signal values input to the bit line BL, the source line SL, and the word line WL, and the truth table 220. Make a judgment.
  • the write determination unit 211A determines that the data is written to the data holding unit 212 (register unit 212A) based on the data input to the bit line BL, the source line SL, and the word line WL, and the truth value table 220. At this time, the control signal Trg1 for writing the signal value input to the source line SL to the data holding unit 212 (register unit 212A) is output to the data holding unit 212 (register unit 212A).
  • FIG. 10 shows a specific example of the truth table 220.
  • the truth table 220 is data defining the relationship between the signal values of the bit line BL, the source line SL, and the word line WL, and the data writing to the register unit 212A and the data reading from the register unit 212A.
  • four types of operation modes of "1 write” operation, "0 write” operation, "read” operation, and "non-selection” operation are defined.
  • the signal value of the source line SL is “1"
  • the signal value of the bit line BL is “0”
  • the signal value of the word line WL is "1”.
  • "Hi-z” is output from the resistance change type memory element 210 to the source line SL.
  • the signal value of the source line SL is "Hi-z"
  • the signal value of the bit line BL is "0”
  • the signal value of the word line WL is "1”.
  • it is specified to read “1” or “0” as the register value from the register unit 212A.
  • the register value (“1” or "0") is read from the resistance change type memory element 210 to the source line SL.
  • the write determination unit 211A determines which of the plurality of operation modes specified in the truth table 220 corresponds to the data (signal value) input to the bit line BL, the source line SL, and the word line WL. As a result, the write determination unit 211A performs control according to the corresponding operation mode to the data holding unit 212 (register unit 212A). In the write determination unit 211A, for example, the signal value of the source line SL is "1", the signal value of the bit line BL is "0", and the signal value of the word line WL is "1".
  • the signal value of the source line SL is "Hi-z"
  • the signal value of the bit line BL is "0”
  • the signal value of the word line WL is "1”.
  • the register unit 212A outputs a constant voltage lower than the threshold value used for detecting the control signal Trg1. do.
  • the write determination unit 211A determines that the "non-selection" operation is specified, and does not output the control signal Trg1 to the register unit 212A, for example.
  • the register unit 212A outputs a constant voltage lower than the threshold value used for detecting the control signal Trg1.
  • the data holding unit 212 holds the signal value of the source line SL according to the control by the write determination unit 211A.
  • the data holding unit 212 includes, for example, the register unit 212A, as shown in FIG.
  • the source line SL is connected to the register portion 212A.
  • the register unit 212A receives the signal value of the source line SL by using the control signal Trg1 input from the write determination unit 211A as a trigger, and stores it as a register value.
  • the register unit 212A outputs "Hi-z" to the read operation unit 213 during the "1 write” operation or the "0 write” operation.
  • the register unit 212A outputs a register value to the read operation unit 213 during the “read” operation.
  • the register unit 212A outputs "Hi-z" to the read operation unit 213 during the "non-selection" operation.
  • the read operation unit 213 is configured to include, for example, an output switch 213A and a read determination unit 213B, as shown in FIG.
  • the output switch 213A is connected to the output end of the register unit 212A and the source line SL, and connects the output end of the register unit 212A and the source line SL in response to the control signal Trg2 from the read determination unit 213B.
  • the read determination unit 213B controls reading data to the source line SL.
  • a bit line BL, a source line SL, and a word line WL are connected to the read determination unit 213B.
  • the read determination unit 213B determines the data read from the register unit 212A to the source line SL based on the signal values input to the bit line BL, the source line SL, and the word line WL, and the truth table 220. ..
  • the read determination unit 212A determines from the register unit 212A that the source line SL is specified.
  • the control signal Trg2 for reading the register value is output to the output switch 213A.
  • the output switch 213A connects the output end of the register unit 212A and the source line SL.
  • the read determination unit 213B determines which of the plurality of operation modes specified in the truth table 220 corresponds to the data (signal value) input to the bit line BL, the source line SL, and the word line WL. As a result, the read determination unit 213B performs control according to the corresponding operation mode to the output switch 213A.
  • the signal value of the source line SL is "1"
  • the signal value of the bit line BL is "0”
  • the signal value of the word line WL is "1”.
  • the control signal Trg2 for turning off the output switch 213A is output to the output switch 213A.
  • the output end of the register unit 212A (the output end of the resistance change type memory element 210) is open with respect to the source line SL.
  • the signal value of the source line SL is "0"
  • the signal value of the bit line BL is "1”
  • the signal value of the word line WL is “1”.
  • the control signal Trg2 for turning off the output switch 213A is output to the output switch 213A.
  • the output end of the register unit 212A (the output end of the resistance change type memory element 210) is open with respect to the source line SL.
  • the signal value of the source line SL is "Hi-z”
  • the signal value of the bit line BL is "0”
  • the signal value of the word line WL is "1”.
  • the control signal Trg2 for turning on the output switch 213A is output to the output switch 213A.
  • the output switch 213A since the output switch 213A is turned on, the output end of the register unit 212A (the output end of the resistance change type memory element 210) is connected to the source line SL.
  • the register value (“1” or “0”) held in the register unit 212A is read out to the source line SL.
  • the read determination unit 213B determines that the operation is "non-selection", and outputs the control signal Trg2 for turning off the output switch 213A to the output switch 213A. Output to.
  • the output switch 213A since the output switch 213A is turned off, the output end of the register unit 212A (the output end of the resistance change type memory element 210) is open with respect to the source line SL.
  • FIG. 11 shows an example of the operation in the operation model 200.
  • the operation model 200 determines whether or not the signal value of the word line WL is “1” (step S201). As a result, when the signal value of the word line WL is not "1", the operation model 200 opens the output switch 113A (step S202). As a result, the signal value of the source line SL becomes Hi-z (step S203), and the operation ends.
  • the operation model 200 determines whether or not the exclusive OR of the signal value of the source line SL and the signal value of the bit line BL is "1" (step). S204). As a result, when the above exclusive OR is not “1”, the operation model 200 closes the output switch 113A (step S205). Subsequently, the operation model 200 determines whether or not the signal value of the source line SL is "Hi-z” and the signal value of the bit line BL is "0” (step S206). As a result, when the signal value of the source line SL is not “Hi-z” or the signal value of the bit line BL is not “0", the operation model 200 ends the operation.
  • the operation model 200 sources the value (register value) of the register unit 112A. Read to line SL (step S207), and end the operation.
  • step S04 when the exclusive OR is "1", the operation model 200 opens the output switch 113A (step S208). Subsequently, the operation model 200 writes the signal value of the source line SL as a register value to the register unit 112A (step S209), and ends the operation.
  • data writing, data reading, and non-selection are determined based on the signal values input to the bit line BL, the source line SL, and the word line WL, and the truth table 220.
  • the truth table 220 As a result, for example, even when a signal is applied to both ends of the resistance change type memory element 210, a signal collision unlike a resistance logic element does not occur. Therefore, in the logic simulation, it is possible to reproduce the data writing to the resistance change type memory element, the data reading from the resistance change type memory element, and the non-selection of the resistance change type memory element.
  • the source line SL when it is determined that data writing is specified based on the signal values input to the bit line BL, the source line SL, and the word line WL and the truth table 220, the source line SL is reached.
  • the input signal value is written to the register unit 212A as a register value.
  • the register unit 212A when it is determined that data reading is specified based on the signal values input to the bit line BL, the source line SL, and the word line WL and the truth table 220, the register unit 212A is used.
  • the held register value is output to the source line SL.
  • FIG. 12 shows a modified example of the operation in the operation model 200 according to the second embodiment.
  • the operation model 200 determines whether or not the signal value of the word line WL is “1” (step S301). As a result, when the signal value of the word line WL is not "1", the operation model 200 opens the output switch 213A (step S302). As a result, the signal value of the source line SL becomes "Hi-z" (step S303), and the operation ends.
  • the operation model 200 (reading determination unit 213B) has elapsed a predetermined time (Read Wait time) from the time when the signal value of the word line WL becomes “1". Wait for it to be done (step S304).
  • the operation model 200 determines whether or not the signal value of the source line SL is "Hi-z” and the signal value of the bit line BL is "0" (step S305). ).
  • the operation model 200 ends the operation.
  • the operation model 200 closes the output switch 213A (step S306). Subsequently, the operation model 200 reads the value (register value) of the register unit 212A to the source line SL (step S307), and ends the operation.
  • the operation model 200 determines whether or not the exclusive OR of the signal value of the source line SL and the signal value of the bit line BL is "1" (step S308). .. As a result, when the above exclusive OR is not “1", the operation model 200 ends the operation. On the other hand, when the exclusive OR is "1", the operation model 200 (write determination unit 211A) determines that the exclusive OR is "1" for a predetermined time (Write Wait time). ) Wait for the elapse (step S309).
  • the operation model 200 determines whether or not the signal value of the source line SL is "Hi-z” and the signal value of the bit line BL is "0" (step S310). ). As a result, when the signal value of the source line SL is not “Hi-z” or the signal value of the bit line BL is not “0", the operation model 200 ends the operation. On the other hand, when the signal value of the source line SL is "Hi-z” and the signal value of the bit line BL is "0", the operation model 200 opens the output switch 213A (step S311). Subsequently, the operation model 200 writes the signal value of the source line SL as a register value to the register unit 212A (step S312), and ends the operation.
  • the timing of outputting the register value held in the register unit 212A to the source line SL is controlled based on the signal value of the word line WL. This makes it possible to reproduce the access time to the register unit 212A at the time of reading.
  • the timing of writing to the register unit 212A is controlled based on the signal values of the source line SL and the bit line BL. As a result, the write data is written to the register unit 212A after the write state continues for a certain period of time. As a result, it is possible to avoid a malfunction in which a writing operation occurs due to the accumulation of short pulses.
  • FIG. 13 shows a modified example of the operation in the operation model 200 according to the second embodiment.
  • the operation model 200 determines whether or not the signal value of the word line WL is “1” (step S401). As a result, when the signal value of the word line WL is not "1", the operation model 200 opens the output switch 213A (step S402). As a result, the signal value of the source line SL becomes "Hi-z" (step S403), and the operation ends.
  • the operation model 200 closes the output switch 213A (step S404). Subsequently, the operation model 200 reads the value (register value) of the register unit 212A to the source line SL by Week (step S405), and then the operation model 200 uses the signal value of the source line SL and the signal value of the bit line BL. It is determined whether or not the exclusive OR of is "1" (step S406). As a result, when the above exclusive OR is not "1", the operation model 200 ends the operation. On the other hand, when the exclusive OR is "1", the operation model 200 writes the signal value of the source line SL as a register value to the register unit 212A (step S407), and ends the operation.
  • the register value held in the register unit 212A is output to the source line SL by weak. Therefore, in the logic simulation, it is possible to reproduce the data read by the weak from the resistance change type memory element.
  • [Modification example E] 14, 15, and 16 show a modification of the functional block of the operation model 200 according to the second embodiment.
  • the operation model 200 includes a plurality of resistance conversion type memory elements 210.
  • FIG. 14 illustrates a case where the operation model 200 includes two resistance conversion type memory elements 210.
  • a set of wiring (source line SL and bit line BL) and a truth table 220 are assigned to each resistance conversion type memory element 210, and a plurality of resistance conversion type memory elements are assigned.
  • a common word line WL is assigned to 210.
  • FIG. 15 illustrates a case where the operation model 200 includes two resistance conversion type memory elements 210.
  • a common set of wiring (source line SL and bit line BL) is assigned to a plurality of resistance conversion type memory elements 210, and further, for each resistance conversion type memory element 210.
  • the word line WL and the truth table 220 are assigned.
  • FIG. 16 illustrates a case where the operation model 200 includes a plurality of resistance conversion type memory elements 210 arranged in a matrix (m ⁇ n).
  • a set of wiring (source line SL and bit line BL) and a truth table 220 are assigned to each of the plurality of resistance conversion type memory elements 210 arranged side by side in the row direction.
  • a common word line WL is assigned to a plurality of resistance conversion type memory elements 210 arranged side by side in the row direction.
  • a common set of wiring (source line SL and bit line BL) is further assigned to a plurality of resistance conversion type memory elements 210 arranged side by side in the column direction.
  • a word line WL is assigned to each of the plurality of resistance conversion type memory elements 210 arranged side by side in the column direction.
  • the operation model 200 is provided with a plurality of resistance conversion type memory elements 210. This makes it possible to reproduce the memory cell array in the operation model 200.
  • the source line SL and the bit line BL may be reversed.
  • the source line SL and the bit line BL may be reversed.
  • the truth table 221 is provided instead of the truth table 220.
  • FIG. 18 shows a specific example of the truth table 221.
  • the truth table 221 is data defining the relationship between the signal values of the bit line BL, the source line SL, and the word line WL, and the data writing to the register unit 212A and the data reading from the register unit 212A. As shown in FIG. 18, for example, the truth table 221 defines four types of operation modes: "1 write” operation, "0 write” operation, "read” operation, and "non-selection" operation.
  • the signal value of the bit line BL is "Hi-z"
  • the signal value of the source line SL is "0”
  • the signal value of the word line WL is "1”.
  • the register value (“1” or "0") is read from the resistance change type memory element 210 to the bit line BL.
  • the "non-selection” operation is specified to read the register value from the register unit 212A when the signal value of the word line WL is "0". However, when the "read” operation is executed, "Hi-z" is output from the resistance change type memory element 210 to the bit line BL.
  • the write determination unit 211A which of the plurality of operation modes specified in the truth table 220 corresponds to the data (signal value) input to the bit line BL, the source line SL, and the word line WL. To judge. As a result, the write determination unit 211A performs control according to the corresponding operation mode to the data holding unit 212 (register unit 212A). In the write determination unit 211A, for example, the signal value of the source line SL is "1", the signal value of the bit line BL is "0", and the signal value of the word line WL is "1".
  • the signal value of the bit line BL is "Hi-z"
  • the signal value of the source line SL is "0”
  • the signal value of the word line WL is "1”.
  • the register unit 212A outputs a constant voltage lower than the threshold value used for detecting the control signal Trg1. do.
  • the write determination unit 211A determines that the "non-selection" operation is specified, and does not output the control signal Trg1 to the register unit 212A, for example.
  • the register unit 212A outputs a constant voltage lower than the threshold value used for detecting the control signal Trg1.
  • the output switch 213A is connected to the output end of the register unit 212A and the bit line BL, for example, as shown in FIG. 17, and is connected to the register unit according to the control signal Trg2 from the read determination unit 213B.
  • the output end of 212A and the bit line BL are connected and disconnected.
  • the read determination unit 213B controls data read to the bit line BL.
  • a bit line BL, a source line SL, and a word line WL are connected to the read determination unit 213B.
  • the read determination unit 213B determines the data read from the register unit 212A to the bit line BL based on the signal values input to the bit line BL, the source line SL, and the word line WL, and the truth table 221. ..
  • the read determination unit 212A determines that the data read is specified, and the bit line BL from the register unit 212A.
  • the control signal Trg2 for reading the register value is output to the output switch 213A.
  • the output switch 213A connects the output end of the register unit 212A and the bit line BL.
  • the read determination unit 213B determines which of the plurality of operation modes specified in the truth table 221 corresponds to the data (signal value) input to the bit line BL, the source line SL, and the word line WL. As a result, the read determination unit 213B performs control according to the corresponding operation mode to the output switch 213A.
  • the signal value of the source line SL is "1"
  • the signal value of the bit line BL is "0”
  • the signal value of the word line WL is "1”.
  • the control signal Trg2 for turning off the output switch 213A is output to the output switch 213A.
  • the output end of the register unit 212A (the output end of the resistance change type memory element 210) is open with respect to the bit line BL.
  • the signal value of the source line SL is "0"
  • the signal value of the bit line BL is "1”
  • the signal value of the word line WL is “1”.
  • the control signal Trg2 for turning off the output switch 213A is output to the output switch 213A.
  • the output end of the register unit 212A (the output end of the resistance change type memory element 210) is open with respect to the bit line BL.
  • the signal value of the source line SL is "0"
  • the signal value of the bit line BL is "Hi-z”
  • the signal value of the word line WL is "1”.
  • the control signal Trg2 for turning on the output switch 213A is output to the output switch 213A.
  • the output switch 213A since the output switch 213A is turned on, the output end of the register unit 212A (the output end of the resistance change type memory element 210) is connected to the bit line BL.
  • the register value (“1” or “0”) held in the register unit 212A is read out to the bit line BL.
  • the read determination unit 213B determines that the operation is "non-selection", and outputs the control signal Trg2 for turning off the output switch 213A to the output switch 213A. Output to.
  • the output switch 213A since the output switch 213A is turned off, the output end of the register unit 212A (the output end of the resistance change type memory element 210) is open with respect to the bit line BL.
  • FIG. 19 shows an example of a functional block of an information processing system to which the operation models 100 and 200 according to each of the above embodiments and modifications thereof are applied.
  • This information processing system includes a host computer 300 and a memory unit 400.
  • the memory unit 400 includes a memory controller 500, one or more memory cell array units 600, and a power supply unit 700. Note that FIG. 19 illustrates how one memory cell array unit 600 is provided.
  • the memory unit 400 corresponds to a specific example of the "logic simulation device" and "logic simulation program" of the present disclosure.
  • the host computer 300 controls the memory unit 400. Specifically, the host computer 300 issues a command for designating the logical address of the access destination, and supplies the command and data to the memory unit 400. The host computer 300 receives the data output from the memory unit 400.
  • the command is for controlling the memory unit 400, and includes, for example, a write command instructing a data write process and a read command instructing a data read process.
  • the logical address is an address assigned to each area of the access unit when the host computer 300 accesses the memory unit 400 in the address space defined by the host computer 300.
  • the memory controller 500 controls one or more memory cell array units 600.
  • the memory controller 500 receives a write command from the host computer 300 to specify a logical address. Further, the memory controller 500 executes a data writing process according to a write command. In this write process, the logical address is converted into a physical address, and data is written to the physical address.
  • the physical address is an address assigned in one or a plurality of memory cell array units 600 for each access unit when the memory controller 500 accesses one or a plurality of memory cell array units 600.
  • the memory controller 500 receives a read command for specifying a logical address
  • the memory controller 500 converts the logical address into a physical address and reads data from the physical address. Then, the memory controller 500 outputs the read data as read data to the host computer 300.
  • the power supply unit 700 supplies a desired voltage to one or a plurality of memory cell array units 600.
  • the power supply unit 700 supplies, for example, a voltage used for writing or reading to the row driver 22 described later.
  • the power supply unit 700 supplies, for example, a voltage used for writing or reading to the column driver 23 described later.
  • FIG. 20 shows an example of a functional block of the memory cell array unit 600.
  • the memory cell array unit 600 is composed of, for example, a semiconductor chip.
  • the memory cell array unit 600 has, for example, a memory cell array 60 and a drive unit 70.
  • the drive unit 70 exchanges commands, write data, read data, and the like with the memory controller 500, for example.
  • the drive unit 70 writes data to the memory cell array 60 according to, for example, a write command, and reads data from the memory cell array 60 according to a read command.
  • the memory cell array 60 has a plurality of memory cells MC.
  • the memory cell MC is configured by, for example, the operation model 200 according to the second embodiment.
  • the memory cell array 60 includes, for example, a plurality of word line WLs, a plurality of bit line BLs, a plurality of memory cell MCs arranged one by one at positions where the word line WL and the bit line BL face each other, and a plurality of memory cells MC. It has a source line SL of.
  • data can be written to the memory cell MC designated by an address input from the outside.
  • the data stored in the memory cell MC designated by the address input can be read out.
  • the drive unit 70 includes an address control unit 71, a word line selection unit 72, a command control unit 73, a write control unit 74, a source line / bit line selection unit 75, and a read control unit 76.
  • the drive unit 70 includes an address control unit 71, a word line selection unit 72, a command control unit 73, a write control unit 74, a source line / bit line selection unit 75, and a read control unit 76.
  • the address control unit 71 outputs a control signal corresponding to the row address input from the address line to the word line selection unit 72, and outputs a control signal according to the column address input from the address line to the source line / bit line selection unit. Output to 75.
  • the address control unit 71 outputs a signal for controlling the timing of changing the output voltage to the word line selection unit 72 and the source line / bit line selection unit 75.
  • the word line selection unit 72 includes a circuit that drives each word line WL at a predetermined voltage required for the write or read operation when the write or read operation is performed.
  • the word line selection unit 72 is connected to each word line WL of the memory cell array 60, and selects the word line WL corresponding to the row address input from the address line.
  • the word line selection unit 72 outputs a predetermined voltage required for the write or read operation to the selected word line WL.
  • the source line / bit line selection unit 75 includes a circuit that drives the bit line BL and the source line SL connected to the memory cell MC for writing data at a predetermined voltage required for the write operation when the write operation is performed. ..
  • the source line / bit line selection unit 75 further drives the bit line BL and the source line SL connected to the memory cell MC for reading data at a predetermined voltage at which data rewriting does not occur when the data reading operation is performed. Includes.
  • the source line / bit line selection unit 75 is connected to each bit line BL and each source line SL of the memory cell array 60, and selects the corresponding bit line BL and the source line SL according to the column address input from the address line.
  • the source line / bit line selection unit 75 outputs a predetermined voltage required for write or read operation to the selected bit line BL and source line SL.
  • the command control unit 73 controls the word line selection unit 72, the write control unit 74, and the read control unit 76 in response to the command input from the memory controller 500.
  • the command control unit 73 instructs the write control unit 74 to output the input data Din input from the memory controller 500 to the source line / bit line selection unit 75 at a predetermined timing, and the word line selection unit 72. Is instructed to scan the memory cell array 60 at a predetermined timing.
  • the write control unit 74 outputs the input data Din to the source line / bit line selection unit 75 at a predetermined timing.
  • the command control unit 73 further instructs the read control unit 76 to read data from the memory cell array 60.
  • the read control unit 76 outputs the data read from the memory cell array 60 to the memory controller 500 as output data Dout.
  • the operation models 100 and 200 according to each of the above embodiments and variations thereof are applied to the information processing system. This makes it possible to reproduce data writing to the resistance change type memory element and data reading from the resistance change type memory element in the logic simulation.
  • data writing and data reading are determined based on the signal values input to the two terminals and the truth table. Therefore, for example, even when a signal is applied to both ends of the resistance change type memory element, signal collision unlike a resistance logic element does not occur. Therefore, it is possible to reproduce the data writing to the resistance change type memory element and the data reading from the resistance change type memory element.
  • the present disclosure may have the following structure.
  • the operation model is A register for holding data and A truth table that defines the relationship between the signal values of the two terminals and the relationship between writing data to the register and reading data from the register.
  • a logic simulation apparatus having a determination unit that makes a determination about the data writing and the data reading based on the signal values input to the two terminals and the truth table.
  • the determination unit determines that the data writing is specified based on the signal value input to the two terminals and the truth table, the determination unit is input to one of the two terminals.
  • the logic simulation apparatus according to (1), wherein the signal value is written to the register unit as a register value.
  • a truth table that defines the relationship between the signal values of the two terminals, writing data to the register unit for holding data, and reading data from the register unit, and a signal input to the two terminals.
  • a logic simulation program that causes a computer to make decisions about writing data and reading data based on values.

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Abstract

本開示の一側面に係る論理シミュレーション装置は、２つの端子の間に設けられた抵抗変化型メモリ素子の動作モデルを備えている。動作モデルは、データを保持するためのレジスタ部と、真理値表と、判断部とを有している。真理値表では、２つの端子の信号値と、レジスタ部へのデータ書き込みおよびレジスタ部からのデータ読み出しとの関係が規定されている。判断部は、２つの端子へ入力された信号値と、真理値表とに基づいて、データ書き込みおよびデータ読み出しについての判断を行う。

Description

論理シミュレーション装置および論理シミュレーションプログラム
　本開示は、論理シミュレーション装置および論理シミュレーションプログラムに関する。
　複数の抵抗変化型メモリ素子を含むメモリ回路を設計する際には、指定されたアドレスの抵抗変化型メモリ素子への正しいアクセスを検証するために、メモリ回路をモデル化したシミュレーションが行われる（例えば、特許文献１参照）。
特開２０１２－２４３１４９号公報
　ところで、論理シミュレーション装置では、抵抗変化型メモリ素子を抵抗の論理素子で表現した場合、抵抗変化型メモリ素子の信号レベルを０と１の２状態でしか表現できない。そのため、抵抗変化型メモリ素子へのデータ書き込みや、抵抗変化型メモリ素子からのデータ読出しを再現することができないという問題があった。従って、抵抗変化型メモリ素子へのデータ書き込みや、抵抗変化型メモリ素子からのデータ読出しを再現することの可能な論理シミュレーション装置および論理シミュレーションプログラムを提供することが望ましい。
　本開示の一側面に係る論理シミュレーション装置は、２つの端子の間に設けられた抵抗変化型メモリ素子の動作モデルを備えている。この動作モデルは、データを保持するためのレジスタ部と、真理値表と、判断部とを有している。真理値表では、２つの端子の信号値と、レジスタ部へのデータ書き込みおよびレジスタ部からのデータ読み出しとの関係が規定されている。判断部は、２つの端子へ入力された信号値と、真理値表とに基づいて、データ書き込みおよびデータ読み出しについての判断を行う。
　本開示の一側面に係る論理シミュレーションプログラムは、２つの端子の間に設けられた抵抗変化型メモリ素子の論理シミュレーションプログラムであって、２つの端子の信号値と、データを保持するためのレジスタ部へのデータ書き込みおよびレジスタ部からのデータ読み出しとの関係について規定された真理値表と、２つの端子へ入力された信号値とに基づいて、データ書き込みおよびデータ読み出しについての判断を行うことをコンピュータに実行させる。
　本開示の一側面に係る論理シミュレーション装置および論理シミュレーションプログラムでは、２つの端子へ入力された信号値と、真理値表とに基づいて、データ書き込みおよびデータ読み出しについての判断が行われる。これにより、例えば、抵抗変化型メモリ素子の両端に信号を印可した場合であっても、抵抗の論理素子のような信号衝突が生じることがない。
本開示の第１の実施の形態に係る動作モデルの機能ブロックの一例を表す図である。 図１の動作モデルにおける真理値表の一例を表す図である。 図１の動作モデルにおける信号波形の一例を表す図である。 図１の動作モデルにおける動作の一例を表す図である。 図１の動作モデルの機能ブロックの一変形例を表す図である。 図５の動作モデルにおける信号波形の一例を表す図である。 図１の動作モデルの機能ブロックの一変形例を表す図である。 図７の動作モデルにおける真理値表の一例を表す図である。 本開示の第２の実施の形態に係る動作モデルの機能ブロックの一例を表す図である。 図９の動作モデルにおける真理値表の一例を表す図である。 図９の動作モデルにおける動作の一例を表す図である。 図９の動作モデルにおける動作の一変形例を表す図である。 図９の動作モデルにおける動作の一変形例を表す図である。 図９の動作モデルの機能ブロックの一変形例を表す図である。 図９の動作モデルの機能ブロックの一変形例を表す図である。 図９の動作モデルの機能ブロックの一変形例を表す図である。 図９の動作モデルの機能ブロックの一変形例を表す図である。 図１７の動作モデルにおける真理値表の一例を表す図である。 図１、図５、図７、図９、図１４、図１５、図１６、図１７の動作モデルを備えた情報処理システムの概略構成例を表す図である。 図１９のメモリセルアレイユニットの機能ブロックの一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

１．第１の実施の形態（動作モデル）
　　　ＢＬとＳＬとの間に抵抗変化型メモリ素子を設けた例…図１～図４
２．第１の実施の形態の変形例（動作モデル）
　　　変形例Ａ：データ保持部に選択部を設けた例…図５，図６
　　　変形例Ｂ：ＢＬとＳＬを逆にした例…図７，図８
３．第２の実施の形態（動作モデル）
　　　ＷＬを更に設けた例…図９～図１１
４．第２の実施の形態の変形例（動作モデル）
　　　変形例Ｃ：書き込み・読出しに待ち時間を設けた例…図１２
　　　変形例Ｄ：Ｗｅａｋで出力する例…図１３
　　　変形例Ｅ：複数の抵抗変化素子を設けた例…図１４～図１６
　　　変形例Ｆ：ＢＬとＳＬを逆にした例…図１７，図１８
５．適用例（情報処理システム）
　　　上記動作モデルを情報処理システムに適用した例…図１９，図２０
＜１．第１の実施の形態＞
［構成］
　図１は、本開示の第１の実施の形態に係る動作モデル１００の機能ブロックの一例を表したものである。動作モデル１００が、本開示の「論理シミュレーション装置」の一部の一具体例もしくは「論理シミュレーションプログラム」の一部の一具体例に相当する。動作モデル１００は、２つの端子（ビット線ＢＬおよびソース線ＳＬ）の間に設けられる。動作モデル１００は、抵抗変化型メモリ素子が論理素子で表現されたモデルである。動作モデル１００は、例えば、図１に示したように、抵抗変化型メモリ素子１１０と、真理値表１２０とを備える。
　動作モデル１００が本開示の「論理シミュレーション装置」の一部の一具体例に相当する場合、抵抗変化型メモリ素子１１０は、抵抗変化型メモリ素子１１０の機能を実現するハードウェアによって構成され、真理値表１２０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリ、または、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）やフラッシュメモリなどの不揮発性メモリに格納される。動作モデル１００が本開示の「論理シミュレーションプログラム」の一部の一具体例に相当する場合、動作モデル１００は、例えば、ＤＲＡＭなどの揮発性メモリ、または、ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリに格納され、ＣＰＵ（Central Processing Unit）に動作モデル１００がロードされることにより、ＣＰＵが動作モデル１００の機能を実現する。
　抵抗変化型メモリ素子１１０は、ビット線ＢＬおよびソース線ＳＬの間に設けられる。抵抗変化型メモリ素子１１０は、例えば、書き込み動作部１１１、データ保持部１１２および読み出し動作部１１３を有する。
　書き込み動作部１１１は、データ保持部１１２へのデータ書き込みを制御する。書き込み動作部１１１は、例えば、図１に示したように、書き込み判断部１１１Ａを含んで構成される。書き込み判断部１１１Ａには、ビット線ＢＬおよびソース線ＳＬが接続される。書き込み判断部１１１Ａは、ビット線ＢＬおよびソース線ＳＬへ入力された信号値と、真理値表１２０とに基づいて、データ保持部１１２（後述のレジスタ部１１２Ａ）へのデータ書き込みについての判断を行う。書き込み判断部１１１Ａは、ビット線ＢＬおよびソース線ＳＬへ入力されたデータと、真理値表１２０とに基づいて、データ保持部１１２（レジスタ部１１２Ａ）へのデータ書き込みであると判断したとき、ソース線ＳＬへ入力された信号値をデータ保持部１１２（レジスタ部１１２Ａ）へ書き込むための制御信号Ｔｒｇ１をデータ保持部１１２（レジスタ部１１２Ａ）へ出力する。
　図２は、真理値表１２０の一具体例を表したものである。真理値表１２０は、ビット線ＢＬおよびソース線ＳＬの信号値と、レジスタ部１１２Ａへのデータ書き込みおよびレジスタ部１１２Ａからのデータ読み出しとの関係について規定されたデータである。真理値表１２０には、例えば、図２に示したように、「１ｗｒｉｔｅ」動作、「０ｗｒｉｔｅ」動作および「ｒｅａｄ」動作の３種類の動作モードが規定される。
　「１ｗｒｉｔｅ」動作には、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっているとき、レジスタ部１１２Ａにレジスタ値として「１」を書き込むことが規定される。「１ｗｒｉｔｅ」動作が実行されたとき、抵抗変化型メモリ素子１１０からソース線ＳＬに「Ｈｉ－ｚ」（ハイインピーダンスに相当する値）が出力される。
　「０ｗｒｉｔｅ」動作には、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」となっているとき、レジスタ部１１２Ａにレジスタ値として「０」を書き込むことが規定される。「０ｗｒｉｔｅ」動作が実行されたとき、抵抗変化型メモリ素子１１０からソース線ＳＬに「Ｈｉ－ｚ」が出力される。
　「ｒｅａｄ」動作には、ソース線ＳＬの信号値が「Ｈｉ－ｚ」となっており、ビット線ＢＬの信号値が「０」となっているとき、レジスタ部１１２Ａからレジスタ値として「１」または「０」を読み出すことが規定される。「ｒｅａｄ」動作が実行されたとき、抵抗変化型メモリ素子１１０からソース線ＳＬにレジスタ値（「１」または「０」）が読み出される。
　書き込み判断部１１１Ａは、ビット線ＢＬおよびソース線ＳＬへ入力されたデータ（信号値）が真理値表１２０に規定された複数の動作モードのいずれに該当するかを判断する。書き込み判断部１１１Ａは、その結果、該当した動作モードに応じた制御をデータ保持部１１２（レジスタ部１１２Ａ）に対して行う。書き込み判断部１１１Ａは、例えば、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっているとき、「１ｗｒｉｔｅ」動作が指定されたと判断し、レジスタ部１１２Ａにレジスタ値としてソース線ＳＬへ入力されたデータ（信号値）（＝「１」）を書き込むための制御信号Ｔｒｇ１をレジスタ部１１２Ａに出力する。書き込み判断部１１１Ａは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」となっているとき、「０ｗｒｉｔｅ」動作が指定されたと判断し、レジスタ部１１２Ａにレジスタ値としてソース線ＳＬへ入力されたデータ（信号値）（＝「０」）を書き込むための制御信号Ｔｒｇ１をレジスタ部１１２Ａに出力する。書き込み判断部１１１Ａは、例えば、ソース線ＳＬの信号値が「Ｈｉ－ｚ」となっており、ビット線ＢＬの信号値が「０」となっているとき、「ｒｅａｄ」動作が指定されたと判断し、制御信号Ｔｒｇ１をレジスタ部１１２Ａに出力せず、例えば、レジスタ部１１２Ａにおいて制御信号Ｔｒｇ１の検出に用いられる閾値よりも低い定電圧を出力する。
　データ保持部１１２は、書き込み判断部１１１Ａによる制御に従って、ソース線ＳＬの信号値を保持する。データ保持部１１２は、例えば、図１に示したように、レジスタ部１１２Ａを含んで構成される。レジスタ部１１２Ａには、ソース線ＳＬが接続される。レジスタ部１１２Ａは、書き込み判断部１１１Ａから入力される制御信号Ｔｒｇ１をトリガとして、ソース線ＳＬの信号値を受け取り、レジスタ値として記憶する。レジスタ部１１２Ａは、「１ｗｒｉｔｅ」動作、または、「０ｗｒｉｔｅ」動作のとき、読み出し動作部１１３に対して、「Ｈｉ－ｚ」を出力する。レジスタ部１１２Ａは、「ｒｅａｄ」動作のとき、読み出し動作部１１３に対して、レジスタ値を出力する。
　読み出し動作部１１３は、例えば、図１に示したように、出力スイッチ１１３Ａおよび読み出し判断部１１３Ｂを含んで構成される。出力スイッチ１１３Ａは、レジスタ部１１２Ａの出力端とソース線ＳＬとに接続され、読み出し判断部１１３Ｂからの制御信号Ｔｒｇ２に応じて、レジスタ部１１２Ａの出力端とソース線ＳＬとの継断を行う。
　読み出し判断部１１３Ｂは、ソース線ＳＬへのデータ読み出しを制御する。読み出し判断部１１３Ｂには、ビット線ＢＬおよびソース線ＳＬが接続される。読み出し判断部１１３Ｂは、ビット線ＢＬおよびソース線ＳＬへ入力された信号値と、真理値表１２０とに基づいて、レジスタ部１１２Ａからソース線ＳＬへのデータ読み出しについての判断を行う。読み出し判断部１１３Ｂは、ビット線ＢＬおよびソース線ＳＬへ入力されたデータと、真理値表１２０とに基づいて、データ読み出しが指定されたと判断したとき、レジスタ部１１２Ａからソース線ＳＬへレジスタ値を読み出すための制御信号Ｔｒｇ２を出力スイッチ１１３Ａへ出力する。出力スイッチ１１３Ａは、読み出し判断部１１３Ｂから、レジスタ値を読み出すための制御信号Ｔｒｇ２が入力されると、レジスタ部１１２Ａの出力端とソース線ＳＬとを接続する。
　読み出し判断部１１３Ｂは、ビット線ＢＬおよびソース線ＳＬへ入力されたデータ（信号値）が真理値表１２０に規定された複数の動作モードのいずれに該当するかを判断する。読み出し判断部１１３Ｂは、その結果、該当した動作モードに応じた制御を出力スイッチ１１３Ａに対して行う。
　読み出し判断部１１３Ｂは、例えば、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっているとき、「１ｗｒｉｔｅ」動作であると判断し、出力スイッチ１１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ１１３Ａに出力する。このとき、出力スイッチ１１３Ａはオフとなるので、レジスタ部１１２Ａの出力端（抵抗変化型メモリ素子１１０の出力端）は、ソース線ＳＬに対してオープンとなる。
　読み出し判断部１１３Ｂは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」となっているとき、「０ｗｒｉｔｅ」動作であると判断し、出力スイッチ１１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ１１３Ａに出力する。このとき、出力スイッチ１１３Ａはオフとなるので、レジスタ部１１２Ａの出力端（抵抗変化型メモリ素子１１０の出力端）は、ソース線ＳＬに対してオープンとなる。
　読み出し判断部１１３Ｂは、例えば、ソース線ＳＬの信号値が「Ｈｉ－ｚ」となっており、ビット線ＢＬの信号値が「０」となっているとき、「ｒｅａｄ」動作であると判断し、出力スイッチ１１３Ａをオンするための制御信号Ｔｒｇ２を出力スイッチ１１３Ａに出力する。このとき、出力スイッチ１１３Ａはオンとなるので、レジスタ部１１２Ａの出力端（抵抗変化型メモリ素子１１０の出力端）は、ソース線ＳＬに接続される。その結果、ソース線ＳＬには、レジスタ部１１２Ａに保持されているレジスタ値（「１」または「０」）が読み出される。
　図３は、動作モデル１００における信号波形の一例を表したものである。ソース線ＳＬの信号値が「０」→「１」→「０」→「１」と周期的に変化し、ビット線ＢＬの信号値が「０」→「１」→「０」→「１」と、ソース線ＳＬの信号値の周期に対して半周期ずれて変化しているとする。例えば、ビット線ＢＬの信号値が「０」のとき、ソース線ＳＬの信号値が「０」から「１」に変化したタイミング（ｔ１）で、「１ｗｒｉｔｅ」が書き込み判断部１１１Ａによって検出される。このとき、ソース線ＳＬの信号値（＝「１」）がレジスタ部１１２Ａに書き込まれる。例えば、ビット線ＢＬの信号値が「１」のとき、ソース線ＳＬの信号値が「１」から「０」に変化したタイミング（ｔ２）で、「０ｗｒｉｔｅ」が書き込み判断部１１１Ａによって検出される。このとき、ソース線ＳＬの信号値（＝「０」）がレジスタ部１１２Ａに書き込まれる。
　例えば、ソース線ＳＬの信号値が「０」のとき、ビット線ＢＬの信号値が「０」から「１」に変化したタイミング（ｔ３）で、「０ｗｒｉｔｅ」が書き込み判断部１１１Ａによって検出される。このとき、ソース線ＳＬの信号値（＝「０」）がレジスタ部１１２Ａに書き込まれる。例えば、ソース線ＳＬの信号値が「１」のとき、ビット線ＢＬの信号値が「１」から「０」に変化したタイミング（ｔ４）で、「１ｗｒｉｔｅ」が書き込み判断部１１１Ａによって検出される。このとき、ソース線ＳＬの信号値（＝「１」）がレジスタ部１１２Ａに書き込まれる。
　図４は、動作モデル１００における動作の一例を表したものである。動作モデル１００は、ソース線ＳＬの信号値とビット線ＢＬの信号値との排他的論理和が「１」か否か判断する（ステップＳ１０１）。その結果、上記の排他的論理和が「１」のとき、動作モデル１００は出力スイッチ１１３Ａを開く（ステップＳ１０２）。このとき、動作モデル１００は、ソース線ＳＬの信号値をレジスタ部１１２Ａに書き込む（ステップＳ１０３）。一方、上記の排他的論理和が１ではないとき、動作モデル１００は出力スイッチ１１３Ａを閉じる（ステップＳ１０４）。続いて、動作モデル１００は、ソース線ＳＬの信号値が「Ｈｉ－ｚ」であって、かつ、ビット線ＢＬの信号値が「０」であるか否か判断する（ステップＳ１０５）。その結果、ソース線ＳＬの信号値が「Ｈｉ－ｚ」ではないか、または、ビット線ＢＬの信号値が「０」ではないときには、動作モデル１００は動作を終了する。一方、ソース線ＳＬの信号値が「Ｈｉ－ｚ」であって、かつ、ビット線ＢＬの信号値が「０」であるとき、動作モデル１００は、レジスタ部１１２Ａの値（レジスタ値）をソース線ＳＬに読み出し（ステップＳ１０６）、動作を終了する。
［効果］
　次に、動作モデル１００の効果について説明する。
　複数の抵抗変化型メモリ素子を含むメモリ回路を設計する際には、指定されたアドレスの抵抗変化型メモリ素子への正しいアクセスを検証するために、メモリ回路をモデル化したシミュレーションが行われる。ところで、論理シミュレーション装置では、抵抗変化型メモリ素子を抵抗の論理素子で表現した場合、抵抗変化型メモリ素子の信号レベルを「０」と「１」の２状態でしか表現できない。そのため、抵抗変化型メモリ素子へのデータ書き込みや、抵抗変化型メモリ素子からのデータ読出しを再現することができないという問題があった。
　一方、本実施の形態では、ビット線ＢＬおよびソース線ＳＬへ入力された信号値と、真理値表１２０とに基づいて、データ書き込みおよびデータ読み出しについての判断が行われる。これにより、例えば、抵抗変化型メモリ素子１１０の両端に信号を印可した場合であっても、抵抗の論理素子のような信号衝突が生じることがない。従って、論理シミュレーションにおいて、抵抗変化型メモリ素子へのデータ書き込みや、抵抗変化型メモリ素子からのデータ読出しを再現することが可能となる。
　また、本実施の形態では、ビット線ＢＬおよびソース線ＳＬへ入力された信号値と、真理値表１２０とに基づいて、データ書き込みが指定されたと判断したとき、ソース線ＳＬへ入力された信号値がレジスタ値としてレジスタ部１１２Ａへ書き込まれる。これにより、例えば、抵抗変化型メモリ素子１１０の両端に信号を印可した場合であっても、抵抗の論理素子のような信号衝突が生じることがない。従って、論理シミュレーションにおいて、抵抗変化型メモリ素子へのデータ書き込みを再現することが可能となる。
　また、本実施の形態では、ビット線ＢＬおよびソース線ＳＬへ入力された信号値と、真理値表１２０とに基づいて、データ読み出しが指定されたと判断したとき、レジスタ部１１２Ａに保持されたレジスタ値がソース線ＳＬへ出力される。これにより、例えば、抵抗変化型メモリ素子１１０の両端に信号を印可した場合であっても、抵抗の論理素子のような信号衝突が生じることがない。従って、論理シミュレーションにおいて、抵抗変化型メモリ素子からのデータ読み出しを再現することが可能となる。
＜２．第１の実施の形態に係る変形例＞
［変形例Ａ］
　上記実施の形態において、例えば、図５に示したように、選択部１１２Ｂがデータ保持部１１２に設けられてもよい。選択部１１２Ｂは、レジスタ部１１２Ａへ入力する信号値を制御する。選択部１１２Ｂには、ソース線ＳＬと、レジスタ部１１２Ａの出力端とが接続される。選択部１１２Ｂは、ソース線ＳＬの信号値と、レジスタ部１１２Ａの出力値とに基づいて、レジスタ部１１２Ａへ入力する信号値を制御する。選択部１１２Ｂは、書き込み判断部１１１Ａから入力される制御信号Ｔｒｇ１によって、ソース線ＳＬの信号値と、レジスタ部１１２Ａの出力値のどちらかをレジスタ部１１２Ａへ入力する信号値として制御する。例えば、制御信号Ｔｒｇ１によってソース線ＳＬが選択された場合、選択部１１２Ｂは、ソース線ＳＬの信号値をレジスタ部１１２Ａへ入力する（書き込む）。例えば、レジスタ部１１２Ａの出力値が選択された場合、選択部１１２Ｂは、レジスタ部１１２Ａの出力の信号値をレジスタ部１１２Ａへ入力する（書き込む）。
　選択部１１２Ｂは、例えば、書き込み判断部１１１Ａから入力される制御信号Ｔｒｇ１をトリガとして、ソース線ＳＬの信号値と、レジスタ部１１２Ａの出力値とを受け取り、受け取った２つの値に基づいて、レジスタ部１１２Ａへ入力する信号値を制御する。例えば、ソース線ＳＬの信号値と、レジスタ部１１２Ａの出力値とが互いに異なる場合、選択部１１２Ｂは、ソース線ＳＬの信号値をレジスタ部１１２Ａへ入力する（書き込む）。例えば、ソース線ＳＬの信号値と、レジスタ部１１２Ａの出力値とが互いに等しい場合、選択部１１２Ｂは、レジスタ部１１２Ａへの入力（書き込み）を行わない。これにより、レジスタ部１１２Ａへの書き込みが省略される。
　本変形例では、書き込み判断部１１１Ａは、データ書き込みについての判断だけでなく、ソース線ＳＬおよびビット線ＢＬのいずれか一方の信号値に変化があるか否かの判断も行う。書き込み判断部１１１Ａは、ソース線ＳＬおよびビット線ＢＬのいずれか一方の信号値に変化があると判断したとき、レジスタ部１１２Ａへのデータ書き込みを制御するための制御信号Ｔｒｇ３をレジスタ部１１２Ａへ出力する。
　図６は、本変形例に係る動作モデル１００における信号波形の一例を表したものである。ソース線ＳＬの信号値が「０」→「１」→「０」→「１」と周期的に変化し、ビット線ＢＬの信号値が「０」→「１」→「０」→「１」と、ソース線ＳＬの信号値の周期に対して半周期ずれて変化しているとする。例えば、ビット線ＢＬの信号値が「０」のとき、ソース線ＳＬの信号値が「０」から「１」に変化したタイミング（ｔ１）で、「１ｗｒｉｔｅ」が書き込み判断部１１１Ａによって検出される。このとき、制御信号Ｔｒｇ１が書き込み判断部１１１Ａから選択部１１２Ｂに出力され、制御信号Ｔｒｇ３が書き込み判断部１１１Ａからレジスタ部１１２Ａに出力される。その結果、ソース線ＳＬの信号値が選択部１１２Ｂからレジスタ部１１２Ａに出力され、ソース線ＳＬの信号値がレジスタ部１１２Ａに書き込まれる。
　例えば、ビット線ＢＬの信号値が「１」のとき、ソース線ＳＬの信号値が「１」から「０」に変化したタイミング（ｔ２）で、「０ｗｒｉｔｅ」が書き込み判断部１１１Ａによって検出される。このとき、制御信号Ｔｒｇ１が書き込み判断部１１１Ａから選択部１１２Ｂに出力され、制御信号Ｔｒｇ３が書き込み判断部１１１Ａからレジスタ部１１２Ａに出力される。その結果、ソース線ＳＬの信号値が選択部１１２Ｂからレジスタ部１１２Ａに出力され、ソース線ＳＬの信号値がレジスタ部１１２Ａに書き込まれる。
　例えば、ソース線ＳＬの信号値が「０」のとき、ビット線ＢＬの信号値が「０」から「１」に変化したタイミング（ｔ３）で、「０ｗｒｉｔｅ」が書き込み判断部１１１Ａによって検出される。このとき、制御信号Ｔｒｇ１が書き込み判断部１１１Ａから選択部１１２Ｂに出力され、制御信号Ｔｒｇ３が書き込み判断部１１１Ａからレジスタ部１１２Ａに出力される。その結果、ソース線ＳＬの信号値が選択部１１２Ｂからレジスタ部１１２Ａに出力され、ソース線ＳＬの信号値がレジスタ部１１２Ａに書き込まれる。
　例えば、ソース線ＳＬの信号値が「１」のとき、ビット線ＢＬの信号値が「１」から「０」に変化したタイミング（ｔ４）で、「１ｗｒｉｔｅ」が書き込み判断部１１１Ａによって検出される。このとき、制御信号Ｔｒｇ１が書き込み判断部１１１Ａから選択部１１２Ｂに出力され、制御信号Ｔｒｇ３が書き込み判断部１１１Ａからレジスタ部１１２Ａに出力される。その結果、ソース線ＳＬの信号値が選択部１１２Ｂからレジスタ部１１２Ａに出力され、ソース線ＳＬの信号値がレジスタ部１１２Ａに書き込まれる。
　このように、本変形例では、上記実施の形態と同様の書き込み制御がなされる。従って、本変形例では、上記実施の形態と同様の効果が得られる。
［変形例Ｂ］
　上記実施の形態およびその変形例において、ソース線ＳＬとビット線ＢＬとが逆になっていてもよい。例えば、図７に示したように、上記実施の形態において、ソース線ＳＬとビット線ＢＬとが逆になっていてもよい。このとき、真理値表１２０の代わりに、真理値表１２１が設けられる。
　図８は、真理値表１２１の一具体例を表したものである。真理値表１２１は、ビット線ＢＬおよびソース線ＳＬの信号値と、レジスタ部１１２Ａへのデータ書き込みおよびレジスタ部１１２Ａからのデータ読み出しとの関係について規定されたデータである。真理値表１２１には、例えば、図８に示したように、「１ｗｒｉｔｅ」動作、「０ｗｒｉｔｅ」動作および「ｒｅａｄ」動作の３種類の動作モードが規定される。
　「１ｗｒｉｔｅ」動作には、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっているとき、レジスタ部１１２Ａにレジスタ値として「１」を書き込むことが規定される。「１ｗｒｉｔｅ」動作が実行されたとき、抵抗変化型メモリ素子１１０からビット線ＢＬに「Ｈｉ－ｚ」が出力される。
　「０ｗｒｉｔｅ」動作には、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」となっているとき、レジスタ部１１２Ａにレジスタ値として「０」を書き込むことが規定される。「０ｗｒｉｔｅ」動作が実行されたとき、抵抗変化型メモリ素子１１０からビット線ＢＬに「Ｈｉ－ｚ」が出力される。
　「ｒｅａｄ」動作には、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「Ｈｉ－ｚ」となっているとき、レジスタ部１１２Ａからレジスタ値として「１」または「０」を読み出すことが規定される。「ｒｅａｄ」動作が実行されたとき、抵抗変化型メモリ素子１１０からビット線ＢＬにレジスタ値（「１」または「０」）が読み出される。
　本変形例では、書き込み判断部１１１Ａは、ビット線ＢＬおよびソース線ＳＬへ入力されたデータ（信号値）が真理値表１２１に規定された複数の動作モードのいずれに該当するかを判断する。書き込み判断部１１１Ａは、その結果、該当した動作モードに応じた制御をデータ保持部１１２（レジスタ部１１２Ａ）に対して行う。書き込み判断部１１１Ａは、例えば、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっているとき、「１ｗｒｉｔｅ」動作が指定されたと判断し、レジスタ部１１２Ａにレジスタ値としてソース線ＳＬへ入力されたデータ（信号値）（＝「１」）を書き込むための制御信号Ｔｒｇ１をレジスタ部１１２Ａに出力する。書き込み判断部１１１Ａは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」となっているとき、「０ｗｒｉｔｅ」動作が指定されたと判断し、レジスタ部１１２Ａにレジスタ値としてソース線ＳＬへ入力されたデータ（信号値）（＝「０」）を書き込むための制御信号Ｔｒｇ１をレジスタ部１１２Ａに出力する。書き込み判断部１１１Ａは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「Ｈｉ－ｚ」となっているとき、「ｒｅａｄ」動作が指定されたと判断し、制御信号Ｔｒｇ１をレジスタ部１１２Ａに出力せず、例えば、レジスタ部１１２Ａにおいて制御信号Ｔｒｇ１の検出に用いられる閾値よりも低い定電圧を出力する。
　本変形例では、出力スイッチ１１３Ａは、例えば、図７に示したように、レジスタ部１１２Ａの出力端とビット線ＢＬとに接続され、読み出し判断部１１３Ｂからの制御信号Ｔｒｇ２に応じて、レジスタ部１１２Ａの出力端とビット線ＢＬとの継断を行う。
　本変形例では、読み出し判断部１１３Ｂは、ビット線ＢＬへのデータ読み出しを制御する。読み出し判断部１１３Ｂには、ビット線ＢＬおよびソース線ＳＬが接続される。読み出し判断部１１３Ｂは、ビット線ＢＬおよびソース線ＳＬへ入力された信号値と、真理値表１２１とに基づいて、レジスタ部１１２Ａからビット線ＢＬへのデータ読み出しについての判断を行う。読み出し判断部１１３Ｂは、ビット線ＢＬおよびソース線ＳＬへ入力されたデータと、真理値表１２１とに基づいて、データ読み出しが指定されたと判断したとき、レジスタ部１１２Ａからビット線ＢＬへレジスタ値を読み出すための制御信号Ｔｒｇ２を出力スイッチ１１３Ａへ出力する。出力スイッチ１１３Ａは、読み出し判断部１１３Ｂから、レジスタ値を読み出すための制御信号Ｔｒｇ２が入力されると、レジスタ部１１２Ａの出力端とビット線ＢＬとを接続する。
　読み出し判断部１１３Ｂは、ビット線ＢＬおよびソース線ＳＬへ入力されたデータ（信号値）が真理値表１２１に規定された複数の動作モードのいずれに該当するかを判断する。読み出し判断部１１３Ｂは、その結果、該当した動作モードに応じた制御を出力スイッチ１１３Ａに対して行う。
　読み出し判断部１１３Ｂは、例えば、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっているとき、「１ｗｒｉｔｅ」動作であると判断し、出力スイッチ１１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ１１３Ａに出力する。このとき、出力スイッチ１１３Ａはオフとなるので、レジスタ部１１２Ａの出力端（抵抗変化型メモリ素子１１０の出力端）は、ビット線ＢＬに対してオープンとなる。
　読み出し判断部１１３Ｂは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」となっているとき、「０ｗｒｉｔｅ」動作であると判断し、出力スイッチ１１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ１１３Ａに出力する。このとき、出力スイッチ１１３Ａはオフとなるので、レジスタ部１１２Ａの出力端（抵抗変化型メモリ素子１１０の出力端）は、ビット線ＢＬに対してオープンとなる。
　読み出し判断部１１３Ｂは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「Ｈｉ－ｚ」となっているとき、「ｒｅａｄ」動作であると判断し、出力スイッチ１１３Ａをオンするための制御信号Ｔｒｇ２を出力スイッチ１１３Ａに出力する。このとき、出力スイッチ１１３Ａはオンとなるので、レジスタ部１１２Ａの出力端（抵抗変化型メモリ素子１１０の出力端）は、ビット線ＢＬに接続される。その結果、ビット線ＢＬには、レジスタ部１１２Ａに保持されているレジスタ値（「１」または「０」）が読み出される。
　このように、本変形例では、上記実施の形態と比較すると、読み出す配線が異なるものの、上記実施の形態と同様の書き込み制御および読み出し制御がなされる。従って、本変形例では、上記実施の形態と同様の効果が得られる。
＜３．第２の実施の形態＞
［構成］
　図９は、本開示の第２の実施の形態に係る動作モデル２００の機能ブロックの一例を表したものである。動作モデル２００が、本開示の「論理シミュレーション装置」の一部の一具体例もしくは「論理シミュレーションプログラム」の一部の一具体例に相当する。動作モデル２００は、上記実施の形態と同様、２つの端子（ビット線ＢＬおよびソース線ＳＬ）の間に設けられる。動作モデル２００は、抵抗変化型メモリ素子が論理素子で表現されたモデルである。動作モデル２００は、例えば、図９に示したように、２つの端子（ビット線ＢＬおよびソース線ＳＬ）とは異なる制御端子（ワード線ＷＬ）に接続されており、ワード線ＷＬの信号値により、データ書き込みもしくはデータ読み出しを行う選択状態と、抵抗変化型メモリ素子の非選択状態とを制御する。例えば、ワード線ＷＬの信号値が「１」のとき、データ書き込みおよびデータ読み出しのいずれか一方の動作が行われ、ワード線ＷＬの信号値が「０」のとき、抵抗変化型メモリ素子が非選択となり、データ書き込みおよびデータ読み出しのいずれも行われない。
　動作モデル２００は、例えば、図９に示したように、抵抗変化型メモリ素子２１０と、真理値表２２０とを備える。動作モデル２００が本開示の「論理シミュレーション装置」の一部の一具体例に相当する場合、抵抗変化型メモリ素子２１０は、抵抗変化型メモリ素子２１０の機能を実現するハードウェアによって構成され、真理値表２２０は、例えば、ＤＲＡＭなどの揮発性メモリ、または、ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリに格納される。動作モデル２００が本開示の「論理シミュレーションプログラム」の一部の一具体例に相当する場合、動作モデル２００は、例えば、ＤＲＡＭなどの揮発性メモリ、または、ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリに格納され、ＣＰＵに動作モデル２００がロードされることにより、ＣＰＵが動作モデル２００の機能を実現する。
　抵抗変化型メモリ素子２１０は、ビット線ＢＬおよびソース線ＳＬの間に設けられる。抵抗変化型メモリ素子２１０は、例えば、書き込み動作部２１１、データ保持部２１２および読み出し動作部２１３を有する。
　書き込み動作部２１１は、データ保持部２１２へのデータ書き込みを制御する。書き込み動作部２１１は、例えば、図９に示したように、書き込み判断部２１１Ａを含んで構成される。書き込み判断部２１１Ａには、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬが接続される。書き込み判断部２１１Ａは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力された信号値と、真理値表２２０とに基づいて、データ保持部２１２（後述のレジスタ部２１２Ａ）へのデータ書き込みについての判断を行う。書き込み判断部２１１Ａは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力されたデータと、真理値表２２０とに基づいて、データ保持部２１２（レジスタ部２１２Ａ）へのデータ書き込みであると判断したとき、ソース線ＳＬへ入力された信号値をデータ保持部２１２（レジスタ部２１２Ａ）へ書き込むための制御信号Ｔｒｇ１をデータ保持部２１２（レジスタ部２１２Ａ）へ出力する。
　図１０は、真理値表２２０の一具体例を表したものである。真理値表２２０は、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬの信号値と、レジスタ部２１２Ａへのデータ書き込みおよびレジスタ部２１２Ａからのデータ読み出しとの関係について規定されたデータである。真理値表２２０には、例えば、図１０に示したように、「１ｗｒｉｔｅ」動作、「０ｗｒｉｔｅ」動作、「ｒｅａｄ」動作および「非選択」動作の４種類の動作モードが規定される。
　「１ｗｒｉｔｅ」動作には、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっており、ワード線ＷＬの信号値が「１」となっているとき、レジスタ部２１２Ａにレジスタ値として「１」を書き込むことが規定される。「１ｗｒｉｔｅ」動作が実行されたとき、抵抗変化型メモリ素子２１０からソース線ＳＬに「Ｈｉ－ｚ」が出力される。
　「０ｗｒｉｔｅ」動作には、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」なっており、ワード線ＷＬの信号値が「１」となっているとき、レジスタ部２１２Ａにレジスタ値として「０」を書き込むことが規定される。「０ｗｒｉｔｅ」動作が実行されたとき、抵抗変化型メモリ素子２１０からソース線ＳＬに「Ｈｉ－ｚ」が出力される。
　「ｒｅａｄ」動作には、ソース線ＳＬの信号値が「Ｈｉ－ｚ」となっており、ビット線ＢＬの信号値が「０」なっており、ワード線ＷＬの信号値が「１」となっているとき、レジスタ部２１２Ａからレジスタ値として「１」または「０」を読み出すことが規定される。「ｒｅａｄ」動作が実行されたとき、抵抗変化型メモリ素子２１０からソース線ＳＬにレジスタ値（「１」または「０」）が読み出される。
　「非選択」動作には、ワード線ＷＬの信号値が「０」となっているとき、データ書き込みおよびデータ読み出しのいずれも行われず、ソース線ＳＬが「Ｈｉ－ｚ」になる。
　書き込み判断部２１１Ａは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力されたデータ（信号値）が真理値表２２０に規定された複数の動作モードのいずれに該当するかを判断する。書き込み判断部２１１Ａは、その結果、該当した動作モードに応じた制御をデータ保持部２１２（レジスタ部２１２Ａ）に対して行う。書き込み判断部２１１Ａは、例えば、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」なっており、ワード線ＷＬの信号値が「１」となっているとき、「１ｗｒｉｔｅ」動作が指定されたと判断し、レジスタ部２１２Ａにレジスタ値としてソース線ＳＬへ入力されたデータ（信号値）（＝「１」）を書き込むための制御信号Ｔｒｇ１をレジスタ部２１２Ａに出力する。書き込み判断部２１１Ａは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」なっており、ワード線ＷＬの信号値が「１」となっているとき、「０ｗｒｉｔｅ」動作が指定されたと判断し、レジスタ部２１２Ａにレジスタ値としてソース線ＳＬへ入力されたデータ（信号値）（＝「０」）を書き込むための制御信号Ｔｒｇ１をレジスタ部２１２Ａに出力する。
　書き込み判断部２１１Ａは、例えば、ソース線ＳＬの信号値が「Ｈｉ－ｚ」となっており、ビット線ＢＬの信号値が「０」なっており、ワード線ＷＬの信号値が「１」となっているとき、「ｒｅａｄ」動作が指定されたと判断し、制御信号Ｔｒｇ１をレジスタ部２１２Ａに出力せず、例えば、レジスタ部２１２Ａにおいて制御信号Ｔｒｇ１の検出に用いられる閾値よりも低い定電圧を出力する。書き込み判断部２１１Ａは、例えば、ワード線ＷＬの信号値が「０」となっているとき、「非選択」動作が指定されたと判断し、制御信号Ｔｒｇ１をレジスタ部２１２Ａに出力せず、例えば、レジスタ部２１２Ａにおいて制御信号Ｔｒｇ１の検出に用いられる閾値よりも低い定電圧を出力する。
　データ保持部２１２は、書き込み判断部２１１Ａによる制御に従って、ソース線ＳＬの信号値を保持する。データ保持部２１２は、例えば、図９に示したように、レジスタ部２１２Ａを含んで構成される。レジスタ部２１２Ａには、ソース線ＳＬが接続される。レジスタ部２１２Ａは、書き込み判断部２１１Ａから入力される制御信号Ｔｒｇ１をトリガとして、ソース線ＳＬの信号値を受け取り、レジスタ値として記憶する。レジスタ部２１２Ａは、「１ｗｒｉｔｅ」動作、または、「０ｗｒｉｔｅ」動作のとき、読み出し動作部２１３に対して、「Ｈｉ－ｚ」を出力する。レジスタ部２１２Ａは、「ｒｅａｄ」動作のとき、読み出し動作部２１３に対して、レジスタ値を出力する。レジスタ部２１２Ａは、「非選択」動作のとき、読み出し動作部２１３に対して、「Ｈｉ－ｚ」を出力する。
　読み出し動作部２１３は、例えば、図９に示したように、出力スイッチ２１３Ａおよび読み出し判断部２１３Ｂを含んで構成される。出力スイッチ２１３Ａは、レジスタ部２１２Ａの出力端とソース線ＳＬとに接続され、読み出し判断部２１３Ｂからの制御信号Ｔｒｇ２に応じて、レジスタ部２１２Ａの出力端とソース線ＳＬとの継断を行う。
　読み出し判断部２１３Ｂは、ソース線ＳＬへのデータ読み出しを制御する。読み出し判断部２１３Ｂには、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬが接続される。読み出し判断部２１３Ｂは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力された信号値と、真理値表２２０とに基づいて、レジスタ部２１２Ａからソース線ＳＬへのデータ読み出しについての判断を行う。読み出し判断部２１３Ｂは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力されたデータと、真理値表２２０とに基づいて、データ読み出しが指定されたと判断したとき、レジスタ部２１２Ａからソース線ＳＬへレジスタ値を読み出すための制御信号Ｔｒｇ２を出力スイッチ２１３Ａへ出力する。出力スイッチ２１３Ａは、読み出し判断部２１３Ｂから、レジスタ値を読み出すための制御信号Ｔｒｇ２が入力されると、レジスタ部２１２Ａの出力端とソース線ＳＬとを接続する。
　読み出し判断部２１３Ｂは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力されたデータ（信号値）が真理値表２２０に規定された複数の動作モードのいずれに該当するかを判断する。読み出し判断部２１３Ｂは、その結果、該当した動作モードに応じた制御を出力スイッチ２１３Ａに対して行う。
　読み出し判断部２１３Ｂは、例えば、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっており、ワード線ＷＬの信号値が「１」となっているとき、「１ｗｒｉｔｅ」動作であると判断し、出力スイッチ２１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ２１３Ａに出力する。このとき、出力スイッチ２１３Ａはオフとなるので、レジスタ部２１２Ａの出力端（抵抗変化型メモリ素子２１０の出力端）は、ソース線ＳＬに対してオープンとなる。
　読み出し判断部２１３Ｂは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」となっており、ワード線ＷＬの信号値が「１」となっているとき、「０ｗｒｉｔｅ」動作であると判断し、出力スイッチ２１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ２１３Ａに出力する。このとき、出力スイッチ２１３Ａはオフとなるので、レジスタ部２１２Ａの出力端（抵抗変化型メモリ素子２１０の出力端）は、ソース線ＳＬに対してオープンとなる。
　読み出し判断部２１３Ｂは、例えば、ソース線ＳＬの信号値が「Ｈｉ－ｚ」となっており、ビット線ＢＬの信号値が「０」となっており、ワード線ＷＬの信号値が「１」となっているとき、「ｒｅａｄ」動作であると判断し、出力スイッチ２１３Ａをオンするための制御信号Ｔｒｇ２を出力スイッチ２１３Ａに出力する。このとき、出力スイッチ２１３Ａはオンとなるので、レジスタ部２１２Ａの出力端（抵抗変化型メモリ素子２１０の出力端）は、ソース線ＳＬに接続される。その結果、ソース線ＳＬには、レジスタ部２１２Ａに保持されているレジスタ値（「１」または「０」）が読み出される。
　読み出し判断部２１３Ｂは、例えば、ワード線ＷＬの信号値が「０」となっているとき、「非選択」動作であると判断し、出力スイッチ２１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ２１３Ａに出力する。このとき、出力スイッチ２１３Ａはオフとなるので、レジスタ部２１２Ａの出力端（抵抗変化型メモリ素子２１０の出力端）は、ソース線ＳＬに対してオープンとなる。
　図１１は、動作モデル２００における動作の一例を表したものである。動作モデル２００は、ワード線ＷＬの信号値が「１」か否か判断する（ステップＳ２０１）。その結果、ワード線ＷＬの信号値が「１」ではないとき、動作モデル２００は出力スイッチ１１３Ａを開く（ステップＳ２０２）。その結果、ソース線ＳＬの信号値がＨｉ－ｚになり（ステップＳ２０３）、動作が終了する。
　一方、ワード線ＷＬの信号値が「１」のとき、動作モデル２００は、ソース線ＳＬの信号値とビット線ＢＬの信号値との排他的論理和が「１」か否か判断する（ステップＳ２０４）。その結果、上記の排他的論理和が「１」ではないとき、動作モデル２００は出力スイッチ１１３Ａを閉じる（ステップＳ２０５）。続いて、動作モデル２００は、ソース線ＳＬの信号値が「Ｈｉ－ｚ」であって、かつ、ビット線ＢＬの信号値が「０」であるか否か判断する（ステップＳ２０６）。その結果、ソース線ＳＬの信号値が「Ｈｉ－ｚ」ではないか、または、ビット線ＢＬの信号値が「０」ではないときには、動作モデル２００は動作を終了する。一方、ソース線ＳＬの信号値が「Ｈｉ－ｚ」であって、かつ、ビット線ＢＬの信号値が「０」であるとき、動作モデル２００は、レジスタ部１１２Ａの値（レジスタ値）をソース線ＳＬに読み出し（ステップＳ２０７）、動作を終了する。
　上記ステップＳ０４において、上記の排他的論理和が「１」のとき、動作モデル２００は、出力スイッチ１１３Ａを開く（ステップＳ２０８）。続いて、動作モデル２００は、ソース線ＳＬの信号値をレジスタ値としてレジスタ部１１２Ａに書き込み（ステップＳ２０９）、動作を終了する。
［効果］
　次に、動作モデル２００の効果について説明する。
　本実施の形態では、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力された信号値と、真理値表２２０とに基づいて、データ書き込み、データ読み出しおよび非選択についての判断が行われる。これにより、例えば、抵抗変化型メモリ素子２１０の両端に信号を印可した場合であっても、抵抗の論理素子のような信号衝突が生じることがない。従って、論理シミュレーションにおいて、抵抗変化型メモリ素子へのデータ書き込み、抵抗変化型メモリ素子からのデータ読出し、および抵抗変化型メモリ素子の非選択を再現することが可能となる。
　また、本実施の形態では、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力された信号値と、真理値表２２０とに基づいて、データ書き込みが指定されたと判断したとき、ソース線ＳＬへ入力された信号値がレジスタ値としてレジスタ部２１２Ａへ書き込まれる。これにより、例えば、抵抗変化型メモリ素子２１０の両端に信号を印可した場合であっても、抵抗の論理素子のような信号衝突が生じることがない。従って、論理シミュレーションにおいて、抵抗変化型メモリ素子へのデータ書き込みを再現することが可能となる。
　また、本実施の形態では、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力された信号値と、真理値表２２０とに基づいて、データ読み出しが指定されたと判断したとき、レジスタ部２１２Ａに保持されたレジスタ値がソース線ＳＬへ出力される。これにより、例えば、抵抗変化型メモリ素子２１０の両端に信号を印可した場合であっても、抵抗の論理素子のような信号衝突が生じることがない。従って、論理シミュレーションにおいて、抵抗変化型メモリ素子からのデータ読み出しを再現することが可能となる。
＜４．第２の実施の形態の変形例＞
［変形例Ｃ］
　図１２は、上記第２の実施の形態に係る動作モデル２００における動作の一変形例を表したものである。動作モデル２００は、ワード線ＷＬの信号値が「１」か否か判断する（ステップＳ３０１）。その結果、ワード線ＷＬの信号値が「１」ではないとき、動作モデル２００は出力スイッチ２１３Ａを開く（ステップＳ３０２）。その結果、ソース線ＳＬの信号値が「Ｈｉ－ｚ」になり（ステップＳ３０３）、動作が終了する。
　一方、ワード線ＷＬの信号値が「１」のとき、動作モデル２００（読み出し判断部２１３Ｂ）は、ワード線ＷＬの信号値が「１」となった時から所定の時間（Ｒｅａｄ Ｗａｉｔ時間）経過するのを待つ（ステップＳ３０４）。Ｒｅａｄ Ｗａｉｔ時間が経過すると、動作モデル２００は、ソース線ＳＬの信号値が「Ｈｉ－ｚ」であって、かつ、ビット線ＢＬの信号値が「０」であるか否か判断する（ステップＳ３０５）。その結果、ソース線ＳＬの信号値が「Ｈｉ－ｚ」ではないか、または、ビット線ＢＬの信号値が「０」ではないときには、動作モデル２００は動作を終了する。一方、ソース線ＳＬの信号値が「Ｈｉ－ｚ」であって、かつ、ビット線ＢＬの信号値が「０」であるとき、動作モデル２００は、出力スイッチ２１３Ａを閉じる（ステップＳ３０６）。続いて、動作モデル２００は、レジスタ部２１２Ａの値（レジスタ値）をソース線ＳＬに読み出し（ステップＳ３０７）、動作を終了する。
　ワード線ＷＬの信号値が「１」のとき、動作モデル２００は、ソース線ＳＬの信号値とビット線ＢＬの信号値との排他的論理和が「１」か否か判断する（ステップＳ３０８）。その結果、上記の排他的論理和が「１」ではないとき、動作モデル２００は動作を終了する。一方、上記の排他的論理和が「１」のとき、動作モデル２００（書き込み判断部２１１Ａ）は、上記の排他的論理和が「１」であると判断した時から所定の時間（Ｗｒｉｔｅ Ｗａｉｔ時間）経過するのを待つ（ステップＳ３０９）。Ｗｒｉｔｅ Ｗａｉｔ時間が経過すると、動作モデル２００は、ソース線ＳＬの信号値が「Ｈｉ－ｚ」であって、かつ、ビット線ＢＬの信号値が「０」であるか否か判断する（ステップＳ３１０）。その結果、ソース線ＳＬの信号値が「Ｈｉ－ｚ」ではないか、または、ビット線ＢＬの信号値が「０」ではないときには、動作モデル２００は動作を終了する。一方、ソース線ＳＬの信号値が「Ｈｉ－ｚ」であって、かつ、ビット線ＢＬの信号値が「０」であるとき、動作モデル２００は、出力スイッチ２１３Ａを開く（ステップＳ３１１）。続いて、動作モデル２００は、ソース線ＳＬの信号値をレジスタ値としてレジスタ部２１２Ａに書き込み（ステップＳ３１２）、動作を終了する。
　このように、本変形例では、ワード線ＷＬの信号値に基づいて、レジスタ部２１２Ａに保持されたレジスタ値をソース線ＳＬへ出力するタイミングが制御される。これにより、読み出しの際の、レジスタ部２１２Ａへのアクセスタイムを再現することができる。また、本変形例では、ソース線ＳＬおよびビット線ＢＬの信号値に基づいて、レジスタ部２１２Ａへ書き込むタイミングが制御される。これにより、書き込み状態がある時間継続した後に書き込みデータをレジスタ部２１２Ａに書き込むことになる。その結果、短パルスの累積で書き込み動作が生じてしまう誤動作を回避することができる。
［変形例Ｄ］
　図１３は、上記第２の実施の形態に係る動作モデル２００における動作の一変形例を表したものである。動作モデル２００は、ワード線ＷＬの信号値が「１」か否か判断する（ステップＳ４０１）。その結果、ワード線ＷＬの信号値が「１」ではないとき、動作モデル２００は出力スイッチ２１３Ａを開く（ステップＳ４０２）。その結果、ソース線ＳＬの信号値が「Ｈｉ－ｚ」になり（ステップＳ４０３）、動作が終了する。
　一方、ワード線ＷＬの信号値が「１」のとき、動作モデル２００は、出力スイッチ２１３Ａを閉じる（ステップＳ４０４）。続いて、動作モデル２００は、レジスタ部２１２Ａの値（レジスタ値）をＷｅａｋでソース線ＳＬに読み出す（ステップＳ４０５）その後、動作モデル２００は、ソース線ＳＬの信号値とビット線ＢＬの信号値との排他的論理和が「１」か否か判断する（ステップＳ４０６）。その結果、上記の排他的論理和が「１」ではないとき、動作モデル２００は動作を終了する。一方、上記の排他的論理和が「１」のとき、動作モデル２００は、ソース線ＳＬの信号値をレジスタ値としてレジスタ部２１２Ａに書き込み（ステップＳ４０７）、動作を終了する。
　このように、本変形例では、レジスタ部２１２Ａに保持されたレジスタ値が、ソース線ＳＬへｗｅａｋで出力される。従って、論理シミュレーションにおいて、抵抗変化型メモリ素子からのｗｅａｋでのデータ読出しを再現することが可能となる。
［変形例Ｅ］
　図１４、図１５、図１６は、上記第２の実施の形態に係る動作モデル２００の機能ブロックの一変形例を表したものである。本変形例では、動作モデル２００は、複数の抵抗変換型メモリ素子２１０を備えている。
　図１４には、動作モデル２００が２つの抵抗変換型メモリ素子２１０を備えている場合が例示されている。図１４の動作モデル２００では、抵抗変換型メモリ素子２１０ごとに、一組の配線（ソース線ＳＬおよびビット線ＢＬ）と、真理値表２２０とが割り当てられており、複数の抵抗変換型メモリ素子２１０に対して共通のワード線ＷＬが割り当てられている。
　図１５には、動作モデル２００が２つの抵抗変換型メモリ素子２１０を備えている場合が例示されている。図１５の動作モデル２００では、複数の抵抗変換型メモリ素子２１０に対して共通の一組の配線（ソース線ＳＬおよびビット線ＢＬ）が割り当てられており、さらに、抵抗変換型メモリ素子２１０ごとに、ワード線ＷＬと、真理値表２２０とが割り当てられている。
　図１６には、動作モデル２００が、行列状（ｍ×ｎ）に配置された複数の抵抗変換型メモリ素子２１０を備えている場合が例示されている。図１６の動作モデル２００では、行方向に並んで配置された複数の抵抗変換型メモリ素子２１０の各々に、一組の配線（ソース線ＳＬおよびビット線ＢＬ）と、真理値表２２０とが割り当てられており、行方向に並んで配置された複数の抵抗変換型メモリ素子２１０に対して共通のワード線ＷＬが割り当てられている。図１６の動作モデル２００では、さらに、列方向に並んで配置された複数の抵抗変換型メモリ素子２１０に対して共通の一組の配線（ソース線ＳＬおよびビット線ＢＬ）が割り当てられており、列方向に並んで配置された複数の抵抗変換型メモリ素子２１０の各々に、ワード線ＷＬが割り当てられている。
　このように、本変形例では、動作モデル２００に複数の抵抗変換型メモリ素子２１０が設けられている。これにより、メモリセルアレイを動作モデル２００で再現することが可能となる。
［変形例Ｆ］
　上記第２の実施の形態およびその変形例において、ソース線ＳＬとビット線ＢＬとが逆になっていてもよい。例えば、図１７に示したように、上記第２の実施の形態において、ソース線ＳＬとビット線ＢＬとが逆になっていてもよい。このとき、真理値表２２０の代わりに、真理値表２２１が設けられる。
　図１８は、真理値表２２１の一具体例を表したものである。真理値表２２１は、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬの信号値と、レジスタ部２１２Ａへのデータ書き込みおよびレジスタ部２１２Ａからのデータ読み出しとの関係について規定されたデータである。真理値表２２１には、例えば、図１８に示したように、「１ｗｒｉｔｅ」動作、「０ｗｒｉｔｅ」動作、「ｒｅａｄ」動作および「非選択」動作の４種類の動作モードが規定される。
　「１ｗｒｉｔｅ」動作には、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっており、ワード線ＷＬの信号値が「１」となっているとき、レジスタ部２１２Ａにレジスタ値として「１」を書き込むことが規定される。「１ｗｒｉｔｅ」動作が実行されたとき、抵抗変化型メモリ素子２１０からビット線ＢＬに「Ｈｉ－ｚ」が出力される。
　「０ｗｒｉｔｅ」動作には、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」なっており、ワード線ＷＬの信号値が「１」となっているとき、レジスタ部２１２Ａにレジスタ値として「０」を書き込むことが規定される。「０ｗｒｉｔｅ」動作が実行されたとき、抵抗変化型メモリ素子２１０からビット線ＢＬに「Ｈｉ－ｚ」が出力される。
　「ｒｅａｄ」動作には、ビット線ＢＬの信号値が「Ｈｉ－ｚ」となっており、ソース線ＳＬの信号値が「０」となっており、ワード線ＷＬの信号値が「１」となっているとき、レジスタ部２１２Ａからレジスタ値として「１」または「０」を読み出すことが規定される。「ｒｅａｄ」動作が実行されたとき、抵抗変化型メモリ素子２１０からビット線ＢＬにレジスタ値（「１」または「０」）が読み出される。
　「非選択」動作には、ワード線ＷＬの信号値が「０」となっているとき、レジスタ部２１２Ａからレジスタ値を読み出すことが規定される。ただし、「ｒｅａｄ」動作が実行されたとき、抵抗変化型メモリ素子２１０からビット線ＢＬに「Ｈｉ－ｚ」が出力される。
　本変形例では、書き込み判断部２１１Ａは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力されたデータ（信号値）が真理値表２２０に規定された複数の動作モードのいずれに該当するかを判断する。書き込み判断部２１１Ａは、その結果、該当した動作モードに応じた制御をデータ保持部２１２（レジスタ部２１２Ａ）に対して行う。書き込み判断部２１１Ａは、例えば、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」なっており、ワード線ＷＬの信号値が「１」となっているとき、「１ｗｒｉｔｅ」動作が指定されたと判断し、レジスタ部２１２Ａにレジスタ値としてソース線ＳＬへ入力されたデータ（信号値）（＝「１」）を書き込むための制御信号Ｔｒｇ１をレジスタ部２１２Ａに出力する。書き込み判断部２１１Ａは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」なっており、ワード線ＷＬの信号値が「１」となっているとき、「０ｗｒｉｔｅ」動作が指定されたと判断し、レジスタ部２１２Ａにレジスタ値としてソース線ＳＬへ入力されたデータ（信号値）（＝「０」）を書き込むための制御信号Ｔｒｇ１をレジスタ部２１２Ａに出力する。
　書き込み判断部２１１Ａは、例えば、ビット線ＢＬの信号値が「Ｈｉ－ｚ」となっており、ソース線ＳＬの信号値が「０」なっており、ワード線ＷＬの信号値が「１」となっているとき、「ｒｅａｄ」動作が指定されたと判断し、制御信号Ｔｒｇ１をレジスタ部２１２Ａに出力せず、例えば、レジスタ部２１２Ａにおいて制御信号Ｔｒｇ１の検出に用いられる閾値よりも低い定電圧を出力する。書き込み判断部２１１Ａは、例えば、ワード線ＷＬの信号値が「０」となっているとき、「非選択」動作が指定されたと判断し、制御信号Ｔｒｇ１をレジスタ部２１２Ａに出力せず、例えば、レジスタ部２１２Ａにおいて制御信号Ｔｒｇ１の検出に用いられる閾値よりも低い定電圧を出力する。
　本変形例では、出力スイッチ２１３Ａは、例えば、図１７に示したように、レジスタ部２１２Ａの出力端とビット線ＢＬとに接続され、読み出し判断部２１３Ｂからの制御信号Ｔｒｇ２に応じて、レジスタ部２１２Ａの出力端とビット線ＢＬとの継断を行う。
　本変形例では、読み出し判断部２１３Ｂは、ビット線ＢＬへのデータ読み出しを制御する。読み出し判断部２１３Ｂには、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬが接続される。読み出し判断部２１３Ｂは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力された信号値と、真理値表２２１とに基づいて、レジスタ部２１２Ａからビット線ＢＬへのデータ読み出しについての判断を行う。読み出し判断部２１３Ｂは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力されたデータと、真理値表２２１とに基づいて、データ読み出しが指定されたと判断したとき、レジスタ部２１２Ａからビット線ＢＬへレジスタ値を読み出すための制御信号Ｔｒｇ２を出力スイッチ２１３Ａへ出力する。出力スイッチ２１３Ａは、読み出し判断部２１３Ｂから、レジスタ値を読み出すための制御信号Ｔｒｇ２が入力されると、レジスタ部２１２Ａの出力端とビット線ＢＬとを接続する。
　読み出し判断部２１３Ｂは、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬへ入力されたデータ（信号値）が真理値表２２１に規定された複数の動作モードのいずれに該当するかを判断する。読み出し判断部２１３Ｂは、その結果、該当した動作モードに応じた制御を出力スイッチ２１３Ａに対して行う。
　読み出し判断部２１３Ｂは、例えば、ソース線ＳＬの信号値が「１」となっており、ビット線ＢＬの信号値が「０」となっており、ワード線ＷＬの信号値が「１」となっているとき、「１ｗｒｉｔｅ」動作であると判断し、出力スイッチ２１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ２１３Ａに出力する。このとき、出力スイッチ２１３Ａはオフとなるので、レジスタ部２１２Ａの出力端（抵抗変化型メモリ素子２１０の出力端）は、ビット線ＢＬに対してオープンとなる。
　読み出し判断部２１３Ｂは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「１」となっており、ワード線ＷＬの信号値が「１」となっているとき、「０ｗｒｉｔｅ」動作であると判断し、出力スイッチ２１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ２１３Ａに出力する。このとき、出力スイッチ２１３Ａはオフとなるので、レジスタ部２１２Ａの出力端（抵抗変化型メモリ素子２１０の出力端）は、ビット線ＢＬに対してオープンとなる。
　読み出し判断部２１３Ｂは、例えば、ソース線ＳＬの信号値が「０」となっており、ビット線ＢＬの信号値が「Ｈｉ－ｚ」となっており、ワード線ＷＬの信号値が「１」となっているとき、「ｒｅａｄ」動作であると判断し、出力スイッチ２１３Ａをオンするための制御信号Ｔｒｇ２を出力スイッチ２１３Ａに出力する。このとき、出力スイッチ２１３Ａはオンとなるので、レジスタ部２１２Ａの出力端（抵抗変化型メモリ素子２１０の出力端）は、ビット線ＢＬに接続される。その結果、ビット線ＢＬには、レジスタ部２１２Ａに保持されているレジスタ値（「１」または「０」）が読み出される。
　読み出し判断部２１３Ｂは、例えば、ワード線ＷＬの信号値が「０」となっているとき、「非選択」動作であると判断し、出力スイッチ２１３Ａをオフするための制御信号Ｔｒｇ２を出力スイッチ２１３Ａに出力する。このとき、出力スイッチ２１３Ａはオフとなるので、レジスタ部２１２Ａの出力端（抵抗変化型メモリ素子２１０の出力端）は、ビット線ＢＬに対してオープンとなる。
　このように、本変形例では、上記第２の実施の形態と比較すると、読み出す配線が異なるものの、上記第２の実施の形態と同様の書き込み制御および読み出し制御がなされる。従って、本変形例では、上記実施の形態と同様の効果が得られる。
＜５．適用例＞
　図１９は、上記各実施の形態およびその変形例に係る動作モデル１００，２００を適用した情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ３００およびメモリ部４００を備えている。メモリ部４００は、メモリコントローラ５００、１または複数のメモリセルアレイユニット６００および電源部７００を備えている。なお、図１９には、１つのメモリセルアレイユニット６００が設けられている様子が例示されている。メモリ部４００が、本開示の「論理シミュレーション装置」「論理シミュレーションプログラム」の一具体例に相当する。
（ホストコンピュータ３００）
　ホストコンピュータ３００は、メモリ部４００を制御する。具体的には、ホストコンピュータ３００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリ部４００に供給する。ホストコンピュータ３００は、メモリ部４００から出力されたデータを受け取る。ここで、コマンドは、メモリ部４００を制御するためのものであり、例えば、データの書き込み処理を指示するライトコマンド、データの読み出し処理を指示するリードコマンドを含む。また、論理アドレスは、ホストコンピュータ３００が定義するアドレス空間において、ホストコンピュータ３００がメモリ部４００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。
（メモリコントローラ５００）
　メモリコントローラ５００は、１または複数のメモリセルアレイユニット６００を制御する。メモリコントローラ５００は、ホストコンピュータ３００から、論理アドレスを指定するライトコマンドを受け取る。また、メモリコントローラ５００は、ライトコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ５００が１または複数のメモリセルアレイユニット６００にアクセスする際のアクセス単位ごとに１または複数のメモリセルアレイユニット６００において割り振られたアドレスである。メモリコントローラ５００は、論理アドレスを指定するリードコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ５００は、読み出したデータをリードデータとしてホストコンピュータ３００に出力する。
（電源部７００）
　電源部７００は、１または複数のメモリセルアレイユニット６００に対して所望の電圧を供給するものである。電源部７００は、例えば、後述の行ドライバ２２に対して、書き込み時または読み出し時に用いる電圧などを供給する。電源部７００は、例えば、後述の列ドライバ２３に対して、書き込み時または読み出し時に用いる電圧などを供給する。
（メモリセルアレイユニット６００）
　次に、メモリセルアレイユニット６００について説明する。図２０は、メモリセルアレイユニット６００の機能ブロックの一例を表したものである。メモリセルアレイユニット６００は、例えば、半導体チップで構成されている。メモリセルアレイユニット６００は、例えば、メモリセルアレイ６０および駆動部７０を有している。駆動部７０は、例えば、メモリコントローラ５００との間で、コマンド、ライトデータおよびリードデータなどをやりとりする。駆動部７０は、例えば、ライトコマンドに従って、メモリセルアレイ６０にデータを書き込み、リードコマンドに従って、メモリセルアレイ６０からデータを読み出す。
（メモリセルアレイ６０）
　メモリセルアレイ６０は、複数のメモリセルＭＣを有している。メモリセルＭＣは、例えば、上記第２の実施の形態に係る動作モデル２００によって構成される。
　メモリセルアレイ６０は、例えば、複数のワード線ＷＬと、複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが互いに対向する位置ごとに１つずつ配置された複数のメモリセルＭＣと、複数のソース線ＳＬとを有している。メモリセルアレイ６０では、外部からのアドレス入力によって指定されるメモリセルＭＣにデータを書き込むことができる。また、アドレス入力により指定されるメモリセルＭＣに記憶されたデータを読み出すことができる。
（駆動部７０）
　次に、駆動部７０について説明する。駆動部７０は、例えば、図２０に示したように、アドレス制御部７１、ワード線選択部７２、コマンド制御部７３、書き込み制御部７４、ソース線・ビット線選択部７５および読み出し制御部７６を有している。
　アドレス制御部７１は、アドレス線から入力された行アドレス応じた制御信号をワード線選択部７２に出力するとともに、アドレス線から入力された列アドレスに応じた制御信号をソース線・ビット線選択部７５に出力する。アドレス制御部７１は、ワード線選択部７２およびソース線・ビット線選択部７５に対して出力電圧を変更するタイミングを制御する信号を出力する。ワード線選択部７２は、書き込みまたは読み出しの動作を行う際に、書き込みまたは読み出しの動作に必要な所定の電圧で各ワード線ＷＬをドライブする回路を含んでいる。ワード線選択部７２は、メモリセルアレイ６０の各ワード線ＷＬに接続され、アドレス線から入力された行アドレスに応じたワード線ＷＬを選択する。ワード線選択部７２は、選択したワード線ＷＬに対して、書き込みまたは読み出しの動作に必要な所定の電圧を出力する。
　ソース線・ビット線選択部７５は、書き込み動作を行う際、データを書き込むメモリセルＭＣに接続されたビット線ＢＬおよびソース線ＳＬを書き込み動作に必要な所定の電圧でドライブする回路を含んでいる。ソース線・ビット線選択部７５は、さらに、データ読み出し動作を行う際、データを読み出すメモリセルＭＣに接続されたビット線ＢＬおよびソース線ＳＬをデータの書き換えが生じない所定の電圧でドライブする回路を含んでいる。
　ソース線・ビット線選択部７５は、メモリセルアレイ６０の各ビット線ＢＬおよび各ソース線ＳＬに接続され、アドレス線から入力された列アドレスによって、対応するビット線ＢＬおよびソース線ＳＬを選択する。ソース線・ビット線選択部７５は、選択したビット線ＢＬおよびソース線ＳＬに対して、書き込みまたは読み出しの動作に必要な所定の電圧を出力する。
　コマンド制御部７３は、メモリコントローラ５００から入力されたコマンドに応じて、ワード線選択部７２、書き込み制御部７４および読み出し制御部７６を制御する。コマンド制御部７３は、書き込み制御部７４に対して、メモリコントローラ５００から入力された入力データＤｉｎを所定のタイミングでソース線・ビット線選択部７５に出力することを指示し、ワード線選択部７２に対して、所定のタイミングでメモリセルアレイ６０を走査するよう指示する。書き込み制御部７４は、入力データＤｉｎを所定のタイミングでソース線・ビット線選択部７５に出力する。コマンド制御部７３は、さらに、読み出し制御部７６に対して、データをメモリセルアレイ６０から読み出すことを指示する。読み出し制御部７６は、メモリセルアレイ６０から読み出したデータを出力データＤｏｕｔとしてメモリコントローラ５００に出力する。
　本適用例では、上記各実施の形態およびその変形例に係る動作モデル１００，２００が情報処理システムに適用される。これにより、論理シミュレーションにおいて、抵抗変化型メモリ素子へのデータ書き込みや、抵抗変化型メモリ素子からのデータ読出しを再現することが可能となる。
　本開示の一側面に係る論理シミュレーション装置および論理シミュレーションプログラムによれば、２つの端子へ入力された信号値と、真理値表とに基づいて、データ書き込みおよびデータ読み出しについての判断を行うようにしたので、例えば、抵抗変化型メモリ素子の両端に信号を印可した場合であっても、抵抗の論理素子のような信号衝突が生じることがない。従って、抵抗変化型メモリ素子へのデータ書き込みや、抵抗変化型メモリ素子からのデータ読出しを再現することが可能となる。
　なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　２つの端子の間に設けられた抵抗変化型メモリ素子の動作モデルを備え、
　前記動作モデルは、
　データを保持するためのレジスタ部と、
　前記２つの端子の信号値と、前記レジスタ部へのデータ書き込みおよび前記レジスタ部からのデータ読み出しとの関係について規定された真理値表と、
　前記２つの端子へ入力された信号値と、前記真理値表とに基づいて、前記データ書き込みおよび前記データ読み出しについての判断を行う判断部と
　を有する
　論理シミュレーション装置。
（２）
　前記判断部は、前記２つの端子へ入力された信号値と、前記真理値表とに基づいて、前記データ書き込みが指定されたと判断したとき、前記２つの端子のうちいずれか一方へ入力された前記信号値をレジスタ値として前記レジスタ部へ書き込む
　（１）に記載の論理シミュレーション装置。
（３）
　前記判断部は、入力された制御信号に基づいて、前記信号値をレジスタ値として前記レジスタ部へ保存するタイミングを制御する
　（２）に記載の論理シミュレーション装置。
（４）
　前記判断部は、前記２つの端子へ入力された信号値と、前記真理値表とに基づいて、前記データ読み出しが指定されたと判断したとき、前記レジスタに保持されたレジスタ値を、前記２つの端子のうちいずれか一方へ出力する
　（１）ないし（３）のいずれか１つに記載の論理シミュレーション装置。
（５）
　前記判断部は、入力された制御信号に基づいて、前記レジスタに保持されたレジスタ値を前記２つの端子のうちいずれか一方へ出力するタイミングを制御する
　（４）に記載の論理シミュレーション装置。
（６）
　前記判断部は、前記レジスタに保持されたレジスタ値を、常に、前記２つの端子のうちいずれか一方へｗｅａｋで出力する
　（４）に記載の論理シミュレーション装置。
（７）
　２つの端子の間に設けられた抵抗変化型メモリ素子の論理シミュレーションプログラムであって、
　前記２つの端子の信号値と、データを保持するためのレジスタ部へのデータ書き込みおよび前記レジスタ部からのデータ読み出しとの関係について規定された真理値表と、前記２つの端子へ入力された信号値とに基づいて、前記データ書き込みおよび前記データ読み出しについての判断を行うことをコンピュータに実行させる
　論理シミュレーションプログラム。
　本出願は、日本国特許庁において２０２０年８月３１日に出願された日本特許出願番号第２０２０－１４６４１８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (7)

  1. 　２つの端子の間に設けられた抵抗変化型メモリ素子の動作モデルを備え、
    　前記動作モデルは、
    　データを保持するためのレジスタ部と、
    　前記２つの端子の信号値と、前記レジスタ部へのデータ書き込みおよび前記レジスタ部からのデータ読み出しとの関係について規定された真理値表と、
    　前記２つの端子へ入力された信号値と、前記真理値表とに基づいて、前記データ書き込みおよび前記データ読み出しについての判断を行う判断部と
    　を有する
    　論理シミュレーション装置。
  2. 　前記判断部は、前記２つの端子へ入力された信号値と、前記真理値表とに基づいて、前記データ書き込みが指定されたと判断したとき、前記２つの端子のうちいずれか一方へ入力された前記信号値をレジスタ値として前記レジスタ部へ書き込む
    　請求項１に記載の論理シミュレーション装置。
  3. 　前記判断部は、入力された制御信号に基づいて、前記信号値をレジスタ値として前記レジスタ部へ保存するタイミングを制御する
    　請求項２に記載の論理シミュレーション装置。
  4. 　前記判断部は、前記２つの端子へ入力された信号値と、前記真理値表とに基づいて、前記データ読み出しが指定されたと判断したとき、前記レジスタに保持されたレジスタ値を、前記２つの端子のうちいずれか一方へ出力する
    　請求項１に記載の論理シミュレーション装置。
  5. 　前記判断部は、入力された制御信号に基づいて、前記レジスタに保持されたレジスタ値を前記２つの端子のうちいずれか一方へ出力するタイミングを制御する
    　請求項４に記載の論理シミュレーション装置。
  6. 　前記判断部は、前記レジスタに保持されたレジスタ値を、常に、前記２つの端子のうちいずれか一方へｗｅａｋで出力する
    　請求項４に記載の論理シミュレーション装置。
  7. 　２つの端子の間に設けられた抵抗変化型メモリ素子の論理シミュレーションプログラムであって、
    　前記２つの端子の信号値と、データを保持するためのレジスタ部へのデータ書き込みおよび前記レジスタ部からのデータ読み出しとの関係について規定された真理値表と、前記２つの端子へ入力された信号値とに基づいて、前記データ書き込みおよび前記データ読み出しについての判断を行うことをコンピュータに実行させる
    　論理シミュレーションプログラム。
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