WO2022044504A1 - 回路モジュール及びサブモジュールの製造方法 - Google Patents

回路モジュール及びサブモジュールの製造方法 Download PDF

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喜人 大坪
稔 畑瀬
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株式会社村田製作所
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Definitions

  • FIG. 3 is a cross-sectional view of a submodule in a state where electronic components are mounted on a connecting board in the first manufacturing method of the submodule of the circuit module according to the fourth embodiment of the present invention.
  • FIG. 22 is a cross-sectional view of a submodule in a state where a conductive member is connected to the connecting substrate of FIG. 22.
  • FIG. 2 is a cross-sectional view of a sub-module in a state where the electronic component and the conductive member of FIG. 23 are coated with the sub-sealing resin.
  • FIG. 4 is a cross-sectional view of a submodule in a state where the connecting board of FIG. 24 is divided into a plurality of subboards.
  • the electronic component is surrounded by the plurality of conductive members. According to this configuration, since the electronic component of the submodule is surrounded by a plurality of conductive members, the shielding performance with respect to the side of the electronic component of the submodule can be enhanced.
  • the laterally extending portion overlaps with at least a part of the electronic component. If the upper edge of the electronic component of the submodule is lower than the upper edge of the other electronic components mounted on the main board together with the submodule, the height spacing between the shield film and the electronic component of the submodule. Becomes larger. This weakens the shielding performance for the submodule.
  • the laterally extending portion of the conductive member can be arranged in the vicinity of the upper end portion of the electronic component of the submodule. As a result, the laterally extending portion of the conductive member can effectively shield the upper part of the electronic component of the submodule.
  • a method for manufacturing a submodule mounted on a circuit module is as follows.
  • the mounting process for mounting electronic components on the surface of the sub-board Two locations located on both sides of the top of each of the plurality of conductive members are located on the surface of the sub-board so that the tops of each of the linear conductive members are located above the surface of the sub-board.
  • the connection process to connect and A coating step of covering the electronic component and the plurality of conductive members with a sub-sealing resin By removing the upper part of the sub-sealing resin, the top of the plurality of conductive members is removed, and each of the plurality of conductive members is erected upward from the surface of the sub-board and the tip portion is upward. It includes a removal step of dividing into two conductive members in an exposed posture.
  • the conductive member whose tip portion is exposed to the side is mounted from one connecting substrate provided with one conductive member. Two or more sub-boards can be manufactured.
  • each of the plurality of conductive members which is connected to the first sub-board constituting the above and is located on the other side of the top, is the first sub-board and the first sub-board constituting the connecting board.
  • the connection process of connecting to the boundary between the second sub-board next to the sub-board and A coating step of covering the electronic component and the plurality of conductive members with a sub-sealing resin, A substrate dividing step of dividing the connecting substrate into the plurality of sub-boards by removing the boundary portion is included.
  • connection of the conductive member to the sub-board in the connection step can be easily performed by known wire bonding.
  • each of the plurality of conductive members has the first one so that the top of each of the plurality of conductive members passes directly above the electronic component mounted on the first sub-board. It is connected to the sub-board and the boundary portion. According to this manufacturing method, by executing the substrate dividing step, it is possible to manufacture a sub-board on which a conductive member capable of shielding the sides and the upper side of the electronic component of the sub-module is mounted.
  • FIG. 1 is a plan view of a circuit module according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG.
  • the circuit module 1 has a rectangular parallelepiped shape as a whole.
  • the directions of each side of the circuit module 1 having a rectangular parallelepiped shape are defined as the longitudinal direction 2, the lateral direction 3, and the height direction 4, respectively.
  • the side on which the upper film 61 of the shield film 60 is located is defined as above the height direction 4.
  • the shape of the circuit module 1 is not limited to the rectangular parallelepiped shape.
  • the via conductor 25 is formed on the main substrate 20.
  • a plurality of via conductors 25 are formed on the main substrate 20.
  • the via conductor 25 is formed on the substrates 21, 23, 24.
  • the via conductor 25 may or may not be formed on the substrate 22, or may not be formed on the substrates 21, 23, 24.
  • the via conductor 25 is a through hole (via) that vertically penetrates the substrates 21, 22, 23, 24, and in the case of a resin substrate, a conductive metal made of copper or the like is plated or formed, or a ceramic substrate. In the case, it is filled with a conductive paste and co-fired with ceramic.
  • the wiring electrode 26 is formed on each surface (front surface 20A, back surface 20B, inner surface 20C) by a known means such as etching a metal foil. Each wiring electrode 26 is electrically connected to another wiring electrode 26 via a via conductor 25. At least a part of the wiring electrode 26 formed on the back surface 20B of the main substrate 20 is a terminal electrode.
  • the terminal electrode is connected to a wiring electrode formed on the board or the like.
  • the electronic component 30 may be mounted on the wiring electrode 26 formed on the back surface 20B of the main board 20. Further, the electronic component 30 may not be mounted on the surface 20A of the main board 20. Further, the number of electronic components 30 is not limited to the number shown in FIG. Further, the types of the electronic components 30 are not limited to those listed above (resistors and the like), and various known electronic components can be mounted on the main substrate 20. Further, in the first embodiment, all the electronic components 30 are surface mount type, but the present invention is not limited to this. For example, at least one of the electronic components 30 may be an insert type. Further, as the mounting method of each electronic component 30 on the wiring electrode 26, various known mounting methods such as flip chips can be adopted.
  • the main sealing resin 50 covers the electronic component 30 and the sub-module 40.
  • each electronic component 30 is completely embedded in the main sealing resin 50. That is, all of each electronic component 30 is covered with the main sealing resin 50.
  • the sub-module 40 is embedded in the main sealing resin 50 except for the upper surface thereof. That is, a part of the sub-module 40 is covered with the main sealing resin 50.
  • the upper surface of the sub module 40 is composed of the upper surface 44A of the sub-sealing resin 44, the upper surface 42Aa of the electronic component 42A, and the upper end portion 43A of the conductive member 43. Further, as described above, the upper surface of the sub-module 40 is in contact with the upper film 61A of the shield film 60. That is, in the first embodiment, the upper end portions 43A of all the conductive members 43 are connected to the upper film 61 of the shield film 60.
  • the conductive member 43 is linear or rod-shaped, the area of the sub-board board 41 of the sub-module 40 is suppressed to be larger than that of the configuration in which the conductive member 43 is wall-shaped. It is possible. As a result, it is possible to suppress the increase in size of the circuit module 1.
  • a portion other than the first end portion 43B and the second end portion 43C of each conductive member 43 may be connected to the wiring electrode 414.
  • the connecting means for connecting the conductive member 43 to the wiring electrode 414 may be performed by a known means other than wire bonding.
  • each conductive member 43 includes an upper extending portion 43F and a lateral extending portion 43G.
  • the side of the electronic component 42 of the sub-module 40 is shielded by the upward extending portion 43F of the conductive member 43, and the lateral extending portion of the conductive member 43 is above the electronic component 42 of the sub-module 40. It can be shielded by 43G.
  • each upper extending portion 43F and each lateral extending portion 43G are not limited to the positions shown in FIGS. 20 and 21.
  • each upper extending portion 43F may be provided at the upper end portion of the sub-module 40 on the paper surface of FIG. 20.
  • each lateral extending portion 43G extends downward from the tip portion 43F of each upward extending portion 43F on the paper surface of FIG. 20, and is the lower side of the paper surface of FIG. 20 among the side films 62 of the shield film 60. It may be connected to the side membrane 62 provided in the.
  • the portion where the laterally extending portion 43G and the electronic component 42 overlap in a plan view is not limited to the portion shown in FIG. In a plan view, at least a part of the laterally extending portion 43G may overlap with at least a part of the electronic component 42. For example, in a plan view, the entire lateral extending portion 43G may overlap with a part of the electronic component 42.
  • FIG. 22 is a cross-sectional view of a submodule in a state where electronic components are mounted on a connecting board in the first manufacturing method of the submodule of the circuit module according to the fourth embodiment of the present invention.
  • FIG. 23 is a cross-sectional view of the submodule in a state where the conductive member is connected to the connecting substrate of FIG. 22.
  • FIG. 24 is a cross-sectional view of the sub-module in a state where the electronic component and the conductive member of FIG. 23 are coated with the sub-sealing resin.
  • FIG. 25 is a cross-sectional view of a submodule in a state where the connecting board of FIG. 24 is divided into a plurality of subboards.
  • connection board 80 is integrated with the plurality of sub-boards 41 in a state where the surfaces 41A of the plurality of sub-boards 41 are arranged on the same plane. It is a module. A boundary portion 81 is formed between two adjacent sub-boards 41. The boundary portion 81 is removed in the substrate division step described later, similarly to the boundary portion 71 in the third manufacturing method of the submodule 40 of the first embodiment.
  • connection step of the first manufacturing method of the sub-module 40 of the fourth embodiment is the same step as the connection step of the third manufacturing method of the sub-module 40 of the first embodiment.
  • a plurality of linear conductive members 43 are connected to the wiring electrode 414 formed on the surface 41A of the sub-board 41 constituting the connecting substrate 70.
  • the first end portion 43B of each conductive member 43 is connected to one of two sub-boards 41 adjacent to each other in the longitudinal direction 2, and the second end portion 43C of each conductive member 43 is in the longitudinal direction 2. It is connected to the other of two adjacent sub-boards 41.
  • the first end portion 43B is an example of the first portion.
  • the top portion 43E includes an electronic component 42 mounted on the sub-board 41 (first sub-board) located on the left side and an electronic component 42 mounted on the sub-board 41 (second sub-board) located on the right side. It passes directly above both sides. That is, the top portion 43E faces both of the electronic components 42 mounted on the two sub-boards in the vertical direction. The top 43E does not have to face at least one of the electronic components 42 mounted on each of the two sub-boards in the vertical direction.
  • the coating step of the first manufacturing method of the sub-module 40 of the fourth embodiment is the same step as the covering step of the third manufacturing method of the sub-module 40 of the first embodiment.
  • the coating step as shown in FIG. 24, the electronic component 42 mounted on the connecting substrate 80 in the mounting step and the plurality of conductive members 43 connected to the connecting substrate 80 in the connecting step are covered with the sub-sealing resin 44.
  • the substrate division step of the first manufacturing method of the submodule 40 of the fourth embodiment is the same step as the substrate division step of the third manufacturing method of the submodule 40 of the first embodiment.
  • the connecting substrate 80 and the sub-sealing resin 44 are cut at the boundary portion 81 in the height direction 4.
  • the boundary portion 81 is removed.
  • one connecting board 80 is divided into a plurality of sub-boards 41.
  • the tip portion 43Ga of the laterally extending portion 43G of each conductive member 43 is exposed to the side of the sub-sealing resin 44.
  • connection of the conductive member 43 to the sub-board 41 in the connection step can be easily performed by known wire bonding.
  • the mounting step of the second manufacturing method of the sub-module 40 of the fourth embodiment is the same step as the mounting step of the first manufacturing method of the sub-module 40 of the fourth embodiment.
  • the wiring electrode 141 is formed on the surface of the boundary portion 81 of the connecting substrate 80.
  • the electronic component 42 is mounted on the connecting board 80.
  • the top portion 43E passes directly above both of the electronic components 42 mounted on the sub-board 41 (first sub-board) located on the left side.
  • the top 43E does not have to face the electronic component 42 vertically.
  • the coating step of the second manufacturing method of the sub-module 40 of the fourth embodiment is the same step as the covering step of the first manufacturing method of the sub-module 40 of the fourth embodiment.
  • the coating step as shown in FIG. 28, the electronic component 42 mounted on the connecting substrate 80 in the mounting step and the plurality of conductive members 43 connected to the connecting substrate 80 in the connecting step are covered with the sub-sealing resin 44.
  • connection of the conductive member 43 to the sub-board 41 in the connection step can be easily performed by known wire bonding.
  • the sub-board 41 on which the conductive member 43 whose tip portion 43 Ga is exposed to the side is mounted by executing the board division step is provided. Can be manufactured.
  • the sub-module 40 includes a sub-board 41, an electronic component 42, a plurality of conductive members 43, a sub-sealing resin 44, a terminal 46, an electronic component 47, and a sub-sealing. It is provided with a stop resin 48.
  • the terminal 46 is mounted on the back surface 41B of the sub board 41 of the sub module 40.
  • the terminal 46 is a conductive and non-linear member.
  • the terminal 46 is a rod-shaped member made of copper.
  • the non-linear member means a member that does not easily bend. Further, the linear member means a member that bends easily.
  • each conductive member 43 is a wire. That is, in the fifth embodiment, each conductive member 43 is a linear member. In addition, each conductive member 43 may have a rod shape.
  • the terminal 46 is connected to the wiring electrode 26 formed on the surface 20A of the main board 20.
  • the terminal 46 is conductive with the shield film 60 via via conductors 25 and wiring electrodes 26 formed in various parts of the main substrate 20.
  • terminals 46 Although four terminals 46 are shown in FIG. 31, the number of terminals 46 mounted on the back surface 41B of the sub-board 41 is not limited to four.
  • the sub-sealing resin 48 is provided on the back surface 41B of the sub-board 41. Like the sub-sealing resin 44, the sub-sealing resin 48 is made of a resin such as an epoxy resin.
  • the sub-sealing resin 48 completely covers each terminal 46 and the electronic component 47.
  • the sub-sealing resin 48 may cover only a part of the terminal 46 and the electronic component 47. Further, the sub-module 40 does not have to include the sub-sealing resin 48.
  • the tip end portion (upper end portion 43A) of the conductive member 43 is connected to the shield film 60. Since the shield film 60 is a film, it spreads in a plane shape. Therefore, even if the conductive member 43 is displaced, the conductive member 43 can be connected to the shield film 60. Therefore, even if the conductive member 43 has a linear shape that is easily displaced as in the fifth embodiment, no problem occurs. On the other hand, since the conductive member 43 is linear, it is possible to suppress the increase in size of the sub-board board 41 of the sub-module 40.
  • Circuit module 20 Main board 20A Front surface 40 Sub module 41 Sub board 41A Front surface 41B Back side 42 Electronic components 43 Conductive member 43A Upper end (tip) 43B 1st end (1st part) 43C 2nd end (2nd part) 43E Top 43F Top extension 43F Tip 43G Lateral extension 43Ga Tip 44 Sub-sealing resin 45A Side 46 terminals 50 Main sealing resin 60 Shield film 61 Top film 62 Side film 70 Connecting substrate 71 Boundary 80 Connection board 81 Boundary

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Abstract

回路モジュールの大型化を抑制しつつも、サブモジュールに対するシールド性能を強化することができる回路モジュールを提供する。本発明に係る回路モジュール１は、メイン基板２０と、メイン基板２０の表面２０Ａに実装されたサブモジュール４０と、メイン基板２０の表面２０Ａに設けられており、サブモジュール４０の少なくとも一部を覆うメイン封止樹脂５０と、メイン封止樹脂５０の少なくとも一部を覆う導電性のシールド膜６０とを備える。サブモジュール４０は、サブ基板４１と、サブ基板４１の表面４１Ａに実装された電子部品４２と、線状であってサブ基板４１の表面４１Ａとシールド膜６０とに接続された複数の導電部材４３と、サブ基板４１の表面４１Ａに設けられており、電子部品４２及び各導電部材４３を覆うサブ封止樹脂４４とを備える。

Description

回路モジュール及びサブモジュールの製造方法
　本発明は、サブモジュールを備えた回路モジュールと、サブモジュールの製造方法とに関する。
　サブモジュールを備えた回路モジュールが知られている。回路モジュールは、基板上に種々の電子部品が実装されたものである。サブモジュールは、回路モジュールの基板とは別の基板と、当該基板に実装された種々の電子部品とを備え、これらがパッケージ化されたものである。サブモジュールは、回路モジュールの基板に、他の電子部品と同様に実装される。
　回路モジュール及び電子部品の周りに、電磁波を遮断するシールドを設けることが知られている。シールドは、電磁波が回路モジュールの外部から電子部品に進入することを低減する。また、シールドは、電子部品において発生する電磁波が外部へ漏れることを低減する。シールドには、回路モジュールの全体を覆うものの他、電子部品を個別に覆うものがある。例えば、各電子部品がシールドによって個別に覆われた回路モジュールが、特許文献１に開示されている。
　特許文献１に開示された回路モジュールでは、回路モジュールの全体が第１のシールド部によって覆われるとともに、回路モジュールの基板に実装された各電子部品が第１のシールド部から下方へ延びた第２のシールド部によって互いに隔てられている。
特許第５５５０１５９号公報
　サブモジュールにおいて電磁波の遮断を効果的に行うためには、サブモジュールの基板に実装される電子部品は、回路モジュールの基板に実装される電子部品とは別にシールドされることが望ましい。例えば、特許文献１に開示された回路モジュールの第２のシールド部のようなシールドによって、回路モジュールの基板に実装されたサブモジュールが回路モジュールの基板に実装された他の電子部品から隔てられることが望ましい。
　しかしながら、特許文献１に開示された回路モジュールの第２のシールド部のようなシールドによって、サブモジュールが他の電子部品から隔てられる場合、サブモジュールと他の電子部品との間に厚みのある壁である第２のシールド部が配置される。そのため、サブモジュール及び電子部品が実装される回路モジュールの基板の面積が大きくなってしまう。
　従って、本発明の目的は、前記課題を解決することにあって、回路モジュールの大型化を抑制しつつも、サブモジュールに対するシールド性能を強化することができる回路モジュールを提供することにある。
　前記目的を達成するために、本発明は以下のように構成する。
　本発明の一態様に係る回路モジュールは、
　メイン基板と、
　前記メイン基板の表面に実装されたサブモジュールと、
　前記メイン基板の表面に設けられており、前記サブモジュールの少なくとも一部を覆うメイン封止樹脂と、
　前記メイン封止樹脂の少なくとも一部を覆う導電性のシールド膜と、を備え、
　前記サブモジュールは、
　サブ基板と、
　前記サブ基板の表面に実装された電子部品と、
　線状または棒状であって前記サブ基板の表面と前記シールド膜とに接続された複数の導電部材と、
　前記サブ基板の表面に設けられており、前記電子部品の少なくとも一部及び前記複数の導電部材の各々の一部を覆うサブ封止樹脂と、を備える。
　本発明によれば、回路モジュールの大型化を抑制しつつも、サブモジュールに対するシールド性能を強化することができる。
本発明の第１実施形態に係る回路モジュールの平面図。 図１におけるＡ－Ａ断面図。 本発明の第１実施形態に係る回路モジュールのサブモジュールの第１製造方法においてサブ基板に電子部品が実装された状態のサブモジュールの断面図。 図３のサブ基板に導電部材が接続された状態のサブモジュールの断面図。 図４の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図。 図５のサブ封止樹脂の上部が研磨された状態のサブモジュールの断面図。 本発明の第１実施形態に係る回路モジュールのサブモジュールの第２製造方法において、サブ基板に電子部品が実装された状態のサブモジュールの断面図。 図７のサブ基板に導電部材が接続された状態のサブモジュールの断面図。 図８の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図。 図９のサブ封止樹脂の上部が研磨された状態のサブモジュールの断面図。 本発明の第１実施形態に係る回路モジュールのサブモジュールの第３製造方法において連結基板に電子部品が実装された状態のサブモジュールの断面図。 図１１の連結基板に導電部材が接続された状態のサブモジュールの断面図。 図１２の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図。 図１３のサブ封止樹脂の上部が研磨された状態のサブモジュールの断面図。 図１４の連結基板が複数のサブ基板に分割された状態のサブモジュールの断面図。 本発明の第２実施形態に係る回路モジュールの平面図。 図１６におけるＢ－Ｂ断面図。 本発明の第３実施形態に係る回路モジュールの平面図。 図１８におけるＣ－Ｃ断面図。 本発明の第４実施形態に係る回路モジュールの平面図。 図２０におけるＤ－Ｄ断面図。 本発明の第４実施形態に係る回路モジュールのサブモジュールの第１製造方法において連結基板に電子部品が実装された状態のサブモジュールの断面図。 図２２の連結基板に導電部材が接続された状態のサブモジュールの断面図。 図２３の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図。 図２４の連結基板が複数のサブ基板に分割された状態のサブモジュールの断面図。 本発明の第４実施形態に係る回路モジュールのサブモジュールの第２製造方法において連結基板に電子部品が実装された状態のサブモジュールの断面図。 図２６の連結基板に導電部材が接続された状態のサブモジュールの断面図。 図２７の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図。 図２８の連結基板が複数のサブ基板に分割された状態のサブモジュールの断面図。 本発明の第５実施形態に係る回路モジュールの平面図。 図３０におけるＥ－Ｅ断面図。
　本発明の一態様に係る回路モジュールは、
　メイン基板と、
　前記メイン基板の表面に実装されたサブモジュールと、
　前記メイン基板の表面に設けられており、前記サブモジュールの少なくとも一部を覆うメイン封止樹脂と、
　前記メイン封止樹脂の少なくとも一部を覆う導電性のシールド膜と、を備え、
　前記サブモジュールは、
　サブ基板と、
　前記サブ基板の表面に実装された電子部品と、
　線状または棒状であって前記サブ基板の表面と前記シールド膜とに接続された複数の導電部材と、
　前記サブ基板の表面に設けられており、前記電子部品の少なくとも一部及び前記複数の導電部材の各々の一部を覆うサブ封止樹脂と、を備える。
　この構成によれば、サブモジュールを導電部材とシールド膜とによって覆うことができる。つまり、回路モジュール全体のシールドとして機能するシールド膜の一部を、サブモジュールのシールドとして機能させることができる。導電部材とシールド膜とによってサブモジュールを個別に覆うことができるため、サブモジュールに対するシールド性能を強化することができる。
　また、この構成によれば、導電部材が線状または棒状であるため、導電部材が壁状である構成に比べて、サブモジュールのサブ基板の面積が大きくなることが抑制可能である。これにより、回路モジュールの大型化を抑制することができる。
　前記シールド膜は、前記メイン封止樹脂の上方を覆う上膜を備え、前記複数の導電部材は、前記上膜と接続されている。この構成によれば、サブモジュールの電子部品の上方を上膜によってシールドし、サブモジュールの電子部品の側方を導電部材によってシールドすることができる。
　平面視において、前記電子部品は、前記複数の導電部材によって囲まれている。この構成によれば、サブモジュールの電子部品が複数の導電部材によって囲まれているため、サブモジュールの電子部品の側方に対するシールド性能を強化することができる。
　前記シールド膜は、前記メイン封止樹脂の側方を覆う側膜を備え、平面視において、前記電子部品は、前記複数の導電部材と前記側膜とによって囲まれている。この構成によれば、側膜の一部を、サブモジュールの電子部品の側方を覆うシールドとして機能させることができる。これにより、サブ基板に実装される導電部材の数を減らしつつも、サブモジュールに対するシールド性能を強化すことができる。また、サブ基板に実装される導電部材の数が減ることによって、サブ基板を小型化することができる。
　前記シールド膜は、前記メイン封止樹脂の側方を覆う側膜を備え、前記サブ基板は、前記複数の導電部材と導通された平面電極を備え、前記平面電極の側面は、前記サブ基板の側方に露出しており、前記側膜と接続されている。
　前記平面電極は、前記複数の導電部材と導通されている。この構成によれば、導電部材に加えて、導電部材と導通された平面電極がシールド膜と接続されている。このようにシールド膜との接続箇所が多くされることによって、シールド膜及び導電部材におけるグランド等の基準電位を強化することができる。
　平面視において、前記電子部品は、前記複数の導電部材と前記平面電極とによって囲まれている。この構成によれば、平面電極を、サブモジュールの電子部品の側方のシールドとして機能させることができる。これにより、サブ基板に実装される導電部材の数を減らしつつも、サブモジュールに対するシールド性能を強化することができる。また、サブ基板に実装される導電部材の数が減ることによって、サブ基板を小型化することができる。
　平面視において、前記平面電極の少なくとも一部は、前記電子部品の少なくとも一部と重複している。この構成によれば、平面電極を、サブモジュールの電子部品の下方のシールドとして機能させることができる。これにより、サブモジュールに対するシールド性能を強化することができる。
　前記シールド膜は、前記メイン封止樹脂の側方を覆う側膜を備え、前記複数の導電部材の各々は、前記サブ基板の表面から上方へ延びた上延出部と、前記上延出部の先端部から側方へ延びた横延出部と、を備え、前記横延出部の先端部は、前記側膜と接続されている。この構成によれば、サブモジュールの電子部品の側方を導電部材の上延出部によってシールドし、サブモジュールの電子部品の上方を導電部材の横延出部によってシールドすることができる。
　平面視において、前記横延出部の少なくとも一部は、前記電子部品の少なくとも一部と重複している。サブモジュールの電子部品の上端部が、サブモジュールと共にメイン基板に実装された他の電子部品の上端部より低い位置にある場合、シールド膜とサブモジュールの電子部品との間の高さ方向の間隔が大きくなる。これにより、サブモジュールに対するシールド性能が弱くなってしまう。この構成によれば、導電部材の横延出部を、サブモジュールの電子部品の上端部の近傍に配置することができる。これにより、導電部材の横延出部によって、サブモジュールの電子部品の上方を効果的にシールドすることができる。
　前記サブモジュールは、前記サブ基板の裏面に配置されており、前記複数の導電部材と導通された非線状の端子をさらに備え、前記端子は、前記メイン基板と接続されており、前記メイン基板を介して前記シールド膜と導通されている。例えば、前記端子は、棒状である。サブモジュールのサブ基板の裏面に配置された端子がメイン基板の表面と接触することによって、サブモジュールはメイン基板に実装される。仮に、サブ基板の裏面に配置された端子が線状である場合、サブモジュールのメイン基板への実装のときに、端子がメイン基板に対して位置ずれするおそれがある。この構成によれば、サブ基板の裏面に配置された端子が非線状である。そのため、前記のような位置ずれが発生する可能性を低くすることができる。
　前記複数の導電部材は、線状である。導電部材の先端部は、シールド膜と接続される。シールド膜は、膜であるため面状に拡がっている。そのため、仮に、導電部材が位置ずれしたとしても、導電部材をシールド膜と接続することができる。よって、この構成のように、導電部材が位置ずれしやすい線状であっても、問題は生じない。一方で、導電部材が線状であることによって、サブモジュールのサブ基板の大型化を抑制することができる。
　本発明の一態様に係る回路モジュールに実装されるサブモジュールの製造方法は、
　電子部品をサブ基板の表面に実装する実装工程と、
　線状または棒状である複数の導電部材を前記サブ基板の表面に接続する接続工程と、
　前記電子部品の少なくとも一部をサブ封止樹脂で覆い、少なくとも前記複数の導電部材の各々の先端部が上方へ露出した姿勢で前記複数の導電部材を前記サブ封止樹脂で覆う被覆工程と、を含む。
　この製造方法によれば、被覆工程において導電部材をサブ封止樹脂で覆うことによって、導電部材の姿勢を、サブ基板の表面に接続された基端部から上方へ延びた姿勢に維持可能である。
　また、この製造方法によれば、被覆工程において、導電部材の先端部が上方へ露出した姿勢とされるため、製造されたサブモジュールの上方がシールド膜によってシールドされる際に、導電部材をシールド膜に接続することが容易である。
　本発明の一態様に係る回路モジュールに実装されるサブモジュールの製造方法は、
　電子部品をサブ基板の表面に実装する実装工程と、
　線状である複数の導電部材の各々の頂部が前記サブ基板の表面の上方に位置するように、前記複数の導電部材の各々の前記頂部の両側に位置する２箇所を前記サブ基板の表面に接続する接続工程と、
　前記電子部品及び前記複数の導電部材をサブ封止樹脂によって覆う被覆工程と、
　前記サブ封止樹脂の上部を取り除くことによって前記複数の導電部材のうちの前記頂部を取り除き、前記複数の導電部材の各々を、前記サブ基板の表面から上方へ立設され且つ先端部が上方へ露出した姿勢である２本の導電部材に分割する除去工程と、を含む。
　この製造方法によれば、接続工程における導電部材のサブ基板への接続は、公知のワイヤボンディングによって容易に実行可能である。
　また、この製造方法によれば、除去工程が実行されることによって、１本の導電部材から、サブモジュールの電子部品の側方をシールド可能な２本の導電部材を作成することができる。
　本発明の一態様に係る回路モジュールに実装されるサブモジュールの製造方法は、
　複数のサブ基板の表面が同一平面上に並んだ状態で前記複数のサブ基板が一体化された連結基板において、前記複数のサブ基板の各々の表面に電子部品を実装する実装工程と、
　線状である複数の導電部材の各々の頂部が前記連結基板の表面の上方に位置するように、前記複数の導電部材の各々において前記頂部より一方側に位置する第１部分を、前記連結基板を構成する第１のサブ基板に接続し、前記複数の導電部材の各々において前記頂部より他方側に位置する第２部分を、前記連結基板を構成する前記第１のサブ基板の隣の第２のサブ基板に接続する接続工程と、
　前記電子部品及び前記複数の導電部材をサブ封止樹脂によって覆う被覆工程と、
　前記連結基板及び前記サブ封止樹脂を切断することによって、前記連結基板を前記複数のサブ基板に分割する基板分割工程と、を含む。
　この製造方法によれば、接続工程における導電部材のサブ基板への接続は、公知のワイヤボンディングによって容易に実行可能である。
　また、この製造方法によれば、基板分割工程が実行されることによって、１本の導電部材を備えた１枚の連結基板から、先端部が側方に露出された導電部材がそれぞれ実装されたサブ基板を２枚以上製造することができる。
　前記接続工程において、前記複数の導電部材の各々の前記頂部が、前記第１のサブ基板に実装された前記電子部品と、前記第２のサブ基板に実装された前記電子部品との双方の真上を通るように、前記複数の導電部材の各々は前記第１のサブ基板と前記第２のサブ基板とに接続される。この製造方法によれば、基板分割工程が実行されることによって、１本の導電部材を備えた１枚の連結基板から、サブモジュールの電子部品の側方及び上方をシールド可能な導電部材がそれぞれ実装されたサブ基板を２枚以上製造することができる。
　本発明の一態様に係る回路モジュールに実装されるサブモジュールの製造方法は、前記サブ封止樹脂の上部を取り除くことによって前記複数の導電部材の各々の前記頂部を取り除き、前記複数の導電部材の各々を、前記第１のサブ基板の表面から上方へ立設され且つ先端部が上方へ露出した姿勢である第１の導電部材と、前記第２のサブ基板の表面から上方へ立設され且つ先端部が上方へ露出した姿勢である第２の導電部材と、に分割する除去工程を更に含む。この製造方法によれば、除去工程が実行されることによって、１本の導電部材から、サブモジュールの電子部品の側方をシールド可能な２本の導電部材を作成することができる。
　本発明の一態様に係る回路モジュールに実装されるサブモジュールの製造方法は、
　回路モジュールに実装されるサブモジュールの製造方法であって、
　複数のサブ基板の表面が同一平面上に並んだ状態で前記複数のサブ基板が一体化された連結基板において、前記複数のサブ基板の各々の表面に電子部品を実装する実装工程と、
　線状である複数の導電部材の各々の頂部が前記連結基板の表面の上方に位置するように、前記複数の導電部材の各々において前記頂部より一方側に位置する第１部分を、前記連結基板を構成する第１のサブ基板に接続し、前記複数の導電部材の各々において前記頂部より他方側に位置する第２部分を、前記連結基板を構成する前記第１のサブ基板と前記第１のサブ基板の隣の第２のサブ基板との間の境界部に接続する接続工程と、
　前記電子部品及び前記複数の導電部材をサブ封止樹脂によって覆う被覆工程と、
　前記境界部を取り除くことによって、前記連結基板を前記複数のサブ基板に分割する基板分割工程と、を含む。
　この製造方法によれば、接続工程における導電部材のサブ基板への接続は、公知のワイヤボンディングによって容易に実行可能である。
　また、この製造方法によれば、基板分割工程が実行されることによって、先端部が側方に露出された導電部材が実装されたサブ基板を製造することができる。
　前記接続工程において、前記複数の導電部材の各々の前記頂部が、前記第１のサブ基板に実装された前記電子部品の真上を通るように、前記複数の導電部材の各々は前記第１のサブ基板と前記境界部とに接続される。この製造方法によれば、基板分割工程が実行されることによって、サブモジュールの電子部品の側方及び上方をシールド可能な導電部材が実装されたサブ基板を製造することができる。
　＜第１実施形態＞
　図１は、本発明の第１実施形態に係る回路モジュールの平面図である。図２は、図１におけるＡ－Ａ断面図である。
　図１及び図２に示すように、回路モジュール１は、メイン基板２０と、電子部品３０と、サブモジュール４０と、メイン封止樹脂５０と、シールド膜６０とを備えている。なお、図１並びに後述する図１６、図１８、図２０、及び図３０において、シールド膜６０の上膜６１、メイン封止樹脂５０及びサブ封止樹脂４４の図示は省略されている。
　回路モジュール１は、全体として直方体形状である。以下の説明において、直方体形状である回路モジュール１の各辺の方向が、それぞれ長手方向２、短手方向３、及び高さ方向４と定義される。シールド膜６０の上膜６１が位置する側が、高さ方向４の上と定義される。なお、回路モジュール１の形状は、直方体形状に限らない。
　メイン基板２０は、ガラスエポキシ、テフロン（登録商標）、紙フェノール等の樹脂や、アルミナ等のセラミック等で構成されている。
　第１実施形態において、メイン基板２０は、図２に示すように、下から順に４枚の基板２１、２２、２３、２４が積層された４層基板である。なお、メイン基板２０は、４層以外の層数である多層基板であってもよいし、単層基板であってもよい。
　ビア導体２５が、メイン基板２０に形成されている。第１実施形態では、複数のビア導体２５が、メイン基板２０に形成されている。第１実施形態では、ビア導体２５は、基板２１、２３、２４に形成されている。なお、ビア導体２５は、基板２２に形成されていてもよいし、基板２１、２３、２４に形成されていなくてもよい。ビア導体２５は、基板２１、２２、２３、２４を上下に貫通する貫通孔（ビア）に、樹脂基板の場合、銅などで構成された導電性金属がメッキ形成されたもの、或いはセラミック基板の場合、導電性のペーストが充填されセラミックと共焼成されたものである。
　配線電極２６が、メイン基板２０に形成されている。第１実施形態では、複数の配線電極２６が、メイン基板２０に形成されている。配線電極２６は、メイン基板２０の表面２０Ａ（基板２４の上面）、メイン基板２０の裏面２０Ｂ（基板２１の下面）、及び基板２１、２２、２３、２４のうちの隣り合う２枚の基板に挟まれた内面２０Ｃに形成されている。配線電極２６は、セラミック基板の場合、導電性のペーストを印刷し、セラミック基板と共焼成されたものであり、例えば銅で構成されている。或いは樹脂基板の場合、配線電極２６は、金属箔をエッチング等の公知の手段によって、各面（表面２０Ａ、裏面２０Ｂ、内面２０Ｃ）に形成されている。各配線電極２６は、ビア導体２５と介して他の配線電極２６と電気的に接続されている。メイン基板２０の裏面２０Ｂに形成された配線電極２６の少なくとも一部は、端子電極となっている。回路モジュール１が基板等（不図示）に実装される場合、当該端子電極が当該基板等に形成された配線電極に接続される。
　図１に示すように、複数の電子部品３０が、メイン基板２０の表面２０Ａに実装されている。第１実施形態では、集積回路等の大型の電子部品３０Ａと、抵抗、コンデンサ、トランジスタ等の小型の電子部品３０ｂとが、それぞれ複数実装されている。図２に示すように、各電子部品３０は、メイン基板２０の表面２０Ａに形成された配線電極２６に実装されており、配線電極２６に接続されている。
　なお、電子部品３０は、メイン基板２０の裏面２０Ｂに形成された配線電極２６に実装されていてもよい。また、電子部品３０は、メイン基板２０の表面２０Ａに実装されていなくてもよい。また、電子部品３０の数は、図１に示す数に限らない。また、電子部品３０の種類は、上に挙げたもの（抵抗等）に限らず、公知の種々のものがメイン基板２０に実装可能である。また、第１実施形態では、全ての電子部品３０は表面実装形であるが、これに限らない。例えば、電子部品３０の少なくとも１つが挿入形であってもよい。また、各電子部品３０の配線電極２６への実装方式は、フリップチップ等の公知の種々の実装方式が採用可能である。
　図１及び図２に示すように、サブモジュール４０は、メイン基板２０の表面２０Ａに実装されている。サブモジュール４０は、電子部品３０と同様に、配線電極２６に接続されている。第１実施形態では、サブモジュール４０は、導電性部材を介して配線電極２６に接続されている。導電性部材は、例えば、半田や、銅、銀等を含んだ接着剤等である。なお、サブモジュール４０が配線電極２６に接続される方式は、半田接続等の他の公知の接続方式が採用可能である。また、第１実施形態では、１つのサブモジュール４０がメイン基板２０に実装されているが、複数のサブモジュール４０がメイン基板２０に実装されていてもよい。つまり、回路モジュール１は、複数のサブモジュール４０を備えていてもよい。サブモジュール４０の構成は、後に詳細に説明される。なお、サブモジュール４０の「サブ」との表現は、サブモジュール４０の機能を、回路モジュール１に対して制限させるものではない。例えば、回路モジュール１の主制御ＩＣが、サブモジュール４０に含まれていてもよい。
　図２に示すように、メイン封止樹脂５０は、メイン基板２０の表面２０Ａに設けられている。メイン封止樹脂５０は、エポキシ樹脂等の樹脂で構成されている。
　メイン封止樹脂５０は、電子部品３０及びサブモジュール４０を覆っている。第１実施形態において、各電子部品３０は、メイン封止樹脂５０内に完全に埋設されている。つまり、各電子部品３０の全部が、メイン封止樹脂５０によって覆われている。一方、第１実施形態において、サブモジュール４０は、その上面を除く部分がメイン封止樹脂５０内に埋設されている。つまり、サブモジュール４０の一部が、メイン封止樹脂５０によって覆われている。
　なお、メイン封止樹脂５０は、各電子部品３０の一部のみを覆っていてもよい。例えば、小型の電子部品３０ｂがメイン封止樹脂５０内に完全に埋設されている一方で、大型の電子部品３０ａはその上面を除く部分がメイン封止樹脂５０内に埋設されていてもよい。つまり、メイン封止樹脂５０は、複数の電子部品３０の各々の少なくとも一部を覆っていればよい。また、メイン封止樹脂５０は、サブモジュール４０の全部を覆っていてもよい。例えば、サブモジュール４０は、メイン封止樹脂５０内に完全に埋設されていてもよい。つまり、メイン封止樹脂５０は、サブモジュール４０の少なくとも一部を覆っていればよい。
　図２に示すように、シールド膜６０は、上方からメイン基板２０及びメイン封止樹脂５０に被せられるように設けられている。図１に示すように、シールド膜６０は、平面視において、メイン基板２０に実装された複数の電子部品３０及びサブモジュール４０を囲んでいる。シールド膜６０は、銅等の導電性の部材で構成されている。
　図１及び図２に示すように、シールド膜６０は、上膜６１と側膜６２とを備えている。側膜６２は、上膜６１の周縁部から下方へ延びている。つまり、シールド膜６０は、下方に開放された箱形状である。上膜６１は、メイン封止樹脂５０の上面、及びサブモジュール４０の上面と接触している。つまり、上膜６１は、メイン封止樹脂５０の上方及びサブモジュール４０の上方を覆っている。側膜６２は、メイン封止樹脂５０の側面及びメイン基板２０の側面と接触している。つまり、側膜６２は、メイン封止樹脂５０の側方及びメイン基板２０の側方を覆っている。以上より、シールド膜６０は、メイン基板２０の側方と、メイン封止樹脂５０の側方及び上方とを覆っている。
　なお、シールド膜６０は、メイン封止樹脂５０の少なくとも一部を覆っていればよい。例えば、シールド膜６０は、側膜６２を備えていなくてもよい。この場合、シールド膜６０は、メイン封止樹脂５０の上方を覆う一方で、メイン封止樹脂５０の側方を覆っていない。
　以下に、サブモジュール４０の構成が詳細に説明される。
　図２に示すように、サブモジュール４０は、その上面をシールド膜６０の上膜６１によって覆われ、上面以外の部分をメイン封止樹脂５０によって覆われている。
　図１及び図２に示すように、サブモジュール４０は、サブ基板４１と、複数の電子部品４２と、複数の導電部材４３と、サブ封止樹脂４４とを備えている。
　第１実施形態では、サブ基板４１は、メイン基板２０より小さい。なお、サブ基板４１は、メイン基板２０以上の大きさであってもよい。サブ基板４１は、メイン基板２０と同様に、樹脂やセラミック等で構成されている。第１実施形態において、サブ基板４１は、図２に示すように、下から順に２枚の基板４１１、４１２が積層された２層基板である。なお、サブ基板４１は、２層以外の層数である多層基板であってもよいし、単層基板であってもよい。
　ビア導体４１３が、サブ基板４１に形成されている。ビア導体４１３は、メイン基板２０に形成されたビア導体２５と同構成である。第１実施形態では、複数のビア導体４１３が、サブ基板４１に形成されている。第１実施形態では、ビア導体４１３は、基板４１２に形成されている。なお、ビア導体４１３は、基板４１１に形成されていてもよいし、基板４１２に形成されていなくてもよい。
　配線電極４１４が、サブ基板４１に形成されている。第１実施形態では、複数の配線電極４１４が、サブ基板４１に形成されている。配線電極４１４は、サブ基板４１の表面４１Ａ（基板４１２の上面）、サブ基板４１の裏面４１Ｂ（基板４１１の下面）、及び基板４１１、４１２に挟まれた内面４１Ｃに形成されている。配線電極４１４は、配線電極２６と同様に、導電性のペーストである。配線電極４１４は、エッチング等の公知の手段によって、各面（表面４１Ａ、裏面４１Ｂ、内面４１Ｃ）に印刷されている。各配線電極４１４は、ビア導体４１３と介して他の配線電極４１４と電気的に接続されている。サブ基板４１の裏面４１Ｂに形成された配線電極４１４の少なくとも一部は、端子電極となっている。サブモジュール４０がメイン基板２０の表面２０Ａに実装された状態において、当該端子電極がメイン基板２０の表面２０Ａに形成された配線電極２６に接続される。
　図１及び図２に示すように、３個の電子部品４２が、サブ基板４１の表面４１Ａに実装されている。なお、サブ基板４１の表面４１Ａに実装される電子部品４２の数は、３個に限らない。つまり、少なくとも１つの電子部品４２が、サブ基板４１の表面４１Ａに実装されていればよい。
　メイン基板２０の表面２０Ａに実装された電子部品３０と同様に、様々な大きさ及び種類の電子部品４２が、サブ基板４１の表面４１Ａに実装可能である。また、電子部品４２の実装方式は、電子部品３０の実装方式と同様に、公知の種々の実装方式を採用可能である。また、電子部品４２は、サブ基板４１の裏面４１Ｂに形成された配線電極４１４に実装されていてもよい。また、電子部品４２は、サブ基板４１の表面４１Ａに実装されていなくてもよい。
　２４本の導電部材４３が、サブ基板４１の表面４１Ａに実装されている。なお、サブ基板４１の表面４１Ａに実装される導電部材４３の数は、２４本に限らない。複数の導電部材４３が、サブ基板４１の表面４１Ａに実装されていればよい。
　導電部材４３は、導電性であり、例えばアルミニウムや銅等で構成されている。
　導電部材４３は、線状の部材である。第１実施形態において、導電部材４３は、ワイヤである。なお、図２では、導電部材４３は、その先端部（上端部４３Ａ）が屈曲した姿勢であるが、導電部材４３の姿勢はこれに限らない。例えば、導電部材４３は、真っすぐ上方へ延びていてもよい。また、導電部材４３は、ピン等の棒状の部材であってもよい。
　導電部材４３は、サブ基板４１の表面４１Ａとシールド膜６０とに接続されている。第１実施形態において、導電部材４３の下端部は、サブ基板４１の表面４１Ａに形成された配線電極４１４に接続されており、導電部材４３の上端部４３Ａは、シールド膜６０の上膜６１に接続されている。なお、導電部材４３の下端部以外の部分が配線電極４１４に接続されていてもよいし、導電部材４３の上端部４３Ａ以外の部分がシールド膜６０の上膜６１に接続されていてもよい。また、導電部材４３は、シールド膜６０の側膜６２に接続されていてもよい。
　図１に示すように、複数の導電部材４３は、間隔を空けて並ぶように配置されている。第１実施形態において、複数の導電部材４３は、等間隔で配置されている。なお、複数の導電部材４３は、異なる間隔で配置されていてもよい。
　平面視において、複数の導電部材４３は、電子部品４２を囲んでいる。第１実施形態では、平面視したときに電子部品４２の４辺を囲むように複数の導電部材４３が配置されている。また、第１実施形態では、複数の導電部材４３は、サブ基板４１に実装された全ての電子部品４２を囲むように配置されている。しかし、複数の導電部材４３は、サブ基板４１に実装された一部の電子部品４２のみを囲むように配置されていてもよい。例えば、複数の導電部材４３は、サブ基板４１に実装された３個の電子部品４２のうち、左側に配置された電子部品４２Ａのみを囲むように配置されていてもよい。
　図２に示すように、サブ封止樹脂４４は、サブ基板４１の表面４１Ａに設けられている。サブ封止樹脂４４は、メイン封止樹脂５０と同様に、エポキシ樹脂等の樹脂で構成されている。
　サブ封止樹脂４４は、複数の電子部品４２の各々の少なくとも一部と、複数の導電部材４３の各々の一部とを覆っている。
　サブ封止樹脂４４は、全ての電子部品４２を完全に覆っていてもよいし、全ての電子部品４２を一部ずつ覆っていてもよいし、一部の電子部品４２を完全に覆い且つ残りの電子部品４２を一部ずつ覆っていてもよい。
　第１実施形態において、３個の電子部品４２のうち、電子部品４２Ａを除く２個の電子部品４２は、サブ封止樹脂４４内に完全に埋設されている。一方、電子部品４２Ａは、その上面４２Ａａを除く部分がサブ封止樹脂４４内に埋設されている。つまり、第１実施形態において、サブ封止樹脂４４は、一部の電子部品４２を完全に覆っており、残りの電子部品４２Ａの一部を覆っている。
　第１実施形態において、全ての導電部材４３は、その上端部４３Ａを除く部分がサブ封止樹脂４４内に埋設されている。
　ここで、サブモジュール４０の上面は、サブ封止樹脂４４の上面４４Ａ、電子部品４２Ａの上面４２Ａａ、及び導電部材４３の上端部４３Ａで構成されている。また、上述したように、サブモジュール４０の上面は、シールド膜６０の上膜６１Ａと接触している。つまり、第１実施形態において、全ての導電部材４３の上端部４３Ａが、シールド膜６０の上膜６１と接続されている。
　第１実施形態によれば、サブモジュール４０を導電部材４３とシールド膜６０とによって覆うことができる。つまり、回路モジュール１全体のシールドとして機能するシールド膜６０の一部を、サブモジュール４０のシールドとして機能させることができる。導電部材４３とシールド膜６０とによってサブモジュール４０を個別に覆うことができるため、サブモジュール４０に対するシールド性能を強化することができる。
　また、第１実施形態によれば、導電部材４３が線状または棒状であるため、導電部材４３が壁状である構成に比べて、サブモジュール４０のサブ基板４１の面積が大きくなることが抑制可能である。これにより、回路モジュール１の大型化を抑制することができる。
　また、第１実施形態によれば、サブモジュール４０の電子部品４２の上方を上膜６１によってシールドし、サブモジュール４０の電子部品４２の側方を導電部材４３によってシールドすることができる。
　また、第１実施形態によれば、サブモジュール４０の電子部品４２が複数の導電部材４３によって囲まれているため、サブモジュール４０の電子部品４２の側方に対するシールド性能を強化することができる。
　各電子部品３０及びサブモジュール４０の配置位置は、図１及び図２に示す配置位置に限らない。
　＜第１実施形態のサブモジュールの第１製造方法＞
　以下に、第１実施形態の回路モジュール１が備えるサブモジュール４０の第１製造方法が、図３～図６が参照されつつ説明される。
　図３は、本発明の第１実施形態に係る回路モジュールのサブモジュールの第１製造方法においてサブ基板に電子部品が実装された状態のサブモジュールの断面図である。図４は、図３のサブ基板に導電部材が接続された状態のサブモジュールの断面図である。図５は、図４の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図である。図６は、図５のサブ封止樹脂の上部が研磨された状態のサブモジュールの断面図である。
　最初に、実装工程が実行される。実装工程では、図３に示すように、ビア導体１４３及び配線電極４１４が形成された２層のサブ基板４１に、電子部品４２が実装される。各電子部品３２は、サブ基板４１の表面４１Ａに形成された配線電極４１４に実装される。実装方式は、フリップチップやワイヤボンディング等の公知の種々の実装方式が採用される。なお、２層のサブ基板４１は、公知の手段によって製造される。
　次に、接続工程が実行される。接続工程では、図４に示すように、線状である複数の導電部材４３が、サブ基板４１の表面４１Ａに形成された配線電極４１４に接続される。第１製造方法では、各導電部材４３の１箇所（図４では導電部材４３の下端部であるがこれに限らない。）が、ワイヤボンディングによって配線電極４１４に接続される。
　なお、図４では、２本の導電部材４３が示されているが、サブ基板４１に接続される導電部材４３は２本に限らない。例えば、図１に示すサブモジュール４０が製造される場合、２４本の導電部材４３がサブ基板４１に接続される。また、導電部材４３の配線電極４１４への接続手段は、ワイヤボンディング以外の公知の手段によって行われてもよい。また、第１実施形態において述べたように、導電部材４３は、棒状であってもよい。
　次に、被覆工程が実行される。被覆工程では、図５に示すように、実装工程でサブ基板４１に実装された電子部品４２及び接続工程でサブ基板４１に接続された複数の導電部材４３がサブ封止樹脂４４によって覆われる。サブ封止樹脂４４による電子部品４２及び導電部材４３の被覆は、トランスファーモールドやコンプレッションモールド等の公知の手段によって行われる。図５では、全ての電子部品４２がサブ封止樹脂４４に完全に埋設されており、導電部材４３の先端部（上端部４３Ａ）が外部に露出されている。第１製造方法の被覆工程では、図５の状態において、サブ封止樹脂４４の上部が研磨されて取り除かれる。これにより、図６に示すように、電子部品４２Ａの上面４２Ａａが外部に露出される。電子部品４２を露出させるか否かは任意である。
　なお、研磨の実行の有無は任意である。研磨が実行されない場合、全ての電子部品４２が完全にサブ封止樹脂４４に埋設された状態で、サブモジュール４０が製造される。一方、研磨が実行された場合、電子部品４２Ａの上面４２Ａａがサブ封止樹脂４４で覆われない状態で、サブモジュール４０が製造され得る。また、サブ封止樹脂４４の上部を取り除くための手段は、研磨に限らず、公知の種々の手段が採用可能である。
　以上より、被覆工程では、電子部品４２の少なくとも一部がサブ封止樹脂４４で覆われ、少なくとも複数の導電部材４３の各々の上端部４３Ａが上方へ露出した姿勢で複数の導電部材４３がサブ封止樹脂４４で覆われる。
　第１実施形態のサブモジュール４０の第１製造方法によれば、被覆工程において導電部材４３をサブ封止樹脂４４で覆うことによって、導電部材４３の姿勢を、サブ基板４１の表面４１Ａに接続された基端部から上方へ延びた姿勢に維持可能である。
　また、第１実施形態のサブモジュール４０の第１製造方法によれば、被覆工程において、導電部材４３の上端部４３Ａが上方へ露出した姿勢とされるため、製造されたサブモジュール４０の上方がシールド膜６０によってシールドされる際に、導電部材４３をシールド膜６０に接続することが容易である。
　＜第１実施形態のサブモジュールの第２製造方法＞
　以下に、第１実施形態の回路モジュール１が備えるサブモジュール４０の第２製造方法が、図７～図１０が参照されつつ説明される。
　図７は、本発明の第１実施形態に係る回路モジュールのサブモジュールの第２製造方法において、サブ基板に電子部品が実装された状態のサブモジュールの断面図である。図８は、図７のサブ基板に導電部材が接続された状態のサブモジュールの断面図である。図９は、図８の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図である。図１０は、図９のサブ封止樹脂の上部が研磨された状態のサブモジュールの断面図である。
　最初に、実装工程が実行される。第２製造方法の実装工程は、第１製造方法の実装工程と同様である。実装工程では、図７に示すように、電子部品４２がサブ基板４１に実装される。
　次に、接続工程が実行される。接続工程では、図８に示すように、線状である複数の導電部材４３が、サブ基板４１の表面４１Ａに形成された配線電極４１４に接続される。第２製造方法では、各導電部材４３の２箇所（図８では導電部材４３の第１端部４３Ｂ及び第２端部４３Ｃ）が、ワイヤボンディングによって配線電極４１４に接続される。これにより、配線電極４１４に接続された導電部材４３の各々は、一対の上延出部４３Ｄと頂部４３Ｅとを備える。一対の上延出部４３Ｄの一方は、第１端部４３Ｂから上方へ延びている。一対の上延出部４３Ｄの他方は、第２端部４３Ｃから上方へ延びている。頂部４３Ｅは、一対の上延出部４３Ｄの間に位置している。頂部４３Ｅの一端部は、一対の上延出部４３Ｄの一方の上端部と繋がっており、頂部４３Ｅの他端部は、一対の上延出部４３Ｄの他方の上端部と繋がっている。頂部４３Ｅは、サブ基板４１の表面４１Ａの上方に位置している。言い換えると、頂部４３Ｅは、サブ基板４１の表面４１Ａと上下に対向している。
　なお、図８では、１本の導電部材４３が示されているが、サブ基板４１に接続される導電部材４３は１本に限らない。例えば、図１に示すサブモジュール４０が製造される場合、１２本の導電部材４３がサブ基板４１に接続される。つまり、２４個の配線電極４１４のうち、任意の２個の配線電極４１４を一組として、当該一組に１本の導電部材４３の第１端部４３Ｂ及び第２端部４３Ｃが接続される。任意の２個の配線電極４１４は、例えば、電子部品４２を挟んで向かい合う２個の配線電極４１４や、隣り合う２個の配線電極４１４である。
　また、各導電部材４３の第１端部４３Ｂ及び第２端部４３Ｃ以外の箇所が、配線電極４１４に接続されてもよい。また、第１製造方法と同様に、導電部材４３の配線電極４１４への接続手段は、ワイヤボンディング以外の公知の手段によって行われてもよい。
　次に、被覆工程が実行される。被覆工程では、図９に示すように、実装工程でサブ基板４１に実装された電子部品４２及び接続工程でサブ基板４１に接続された複数の導電部材４３がサブ封止樹脂４４によって覆われる。サブ封止樹脂４４による電子部品４２及び導電部材４３の被覆は、トランスファーモールドやコンプレッションモールド等の公知の手段によって行われる。
　次に、除去工程が実行される。除去工程では、サブ封止樹脂４４の上部が研磨されて取り除かれる。このとき、サブ封止樹脂４４は、導電部材４３の頂部４３Ｅより下方まで研磨される。これにより、サブ封止樹脂４４とともに導電部材４３の頂部４３Ｅが取り除かれる。その結果、図１０に示すように、各導電部材４３が、サブ基板４１の表面４１Ａから上方へ立設され且つ先端部（上端部４３Ａ）が上方へ露出した姿勢である２本の導電部材４３に分割される。また、サブ封止樹脂４４の上部が研磨されることにより、電子部品４２Ａの上面４２Ａａが上方へ露出される。なお、電子部品４２は、サブ封止樹脂４４の上部の研磨によって、露出されてもよいし露出されなくてもよい。また、サブ封止樹脂４４の上部を取り除くための手段は、研磨に限らず、公知の種々の手段が採用可能である。
　第１実施形態のサブモジュール４０の第２製造方法によれば、接続工程における導電部材４３のサブ基板４１への接続は、公知のワイヤボンディングによって容易に実行可能である。
　また、第１実施形態のサブモジュール４０の第２製造方法によれば、除去工程が実行されることによって、１本の導電部材４３から、サブモジュール４０の電子部品４２の側方をシールド可能な２本の導電部材４３を作成することができる。
　＜第１実施形態のサブモジュールの第３製造方法＞
　以下に、第１実施形態の回路モジュール１が備えるサブモジュール４０の第３製造方法が、図１１～図１５が参照されつつ説明される。
　図１１は、本発明の第１実施形態に係る回路モジュールのサブモジュールの第３製造方法において連結基板に電子部品が実装された状態のサブモジュールの断面図である。図１２は、図１１の連結基板に導電部材が接続された状態のサブモジュールの断面図である。図１３は、図１２の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図である。図１４は、図１３のサブ封止樹脂の上部が研磨された状態のサブモジュールの断面図である。図１５は、図１４の連結基板が複数のサブ基板に分割された状態のサブモジュールの断面図である。
　最初に、実装工程が実行される。第３製造方法の実装工程は、図１１に示すように、連結基板７０に、電子部品４２が実装される。
　連結基板７０は、複数のサブ基板４１の表面４１Ａが同一平面上に並んだ状態で複数のサブ基板４１が一体化されたものである。図１１に示す連結基板７０は、３枚のサブ基板４１が長手方向２に沿って並んだ状態で連結されたものである。また、図示されていないが、複数のサブ基板４１が短手方向３に沿って並んだ状態で連結されている。なお、連結基板７０において、長手方向２に沿って並ぶサブ基板４１の数、及び短手方向３に沿って並ぶサブ基板４１の数は、任意である。つまり、連結基板７０を構成するサブ基板４１の数は任意である。
　隣り合う２枚のサブ基板４１の間に、境界部７１が形成されている。境界部７１は、後述する基板分割工程において取り除かれる。
　電子部品４２は、各サブ基板４１に少なくとも１個ずつ実装される。なお、各サブ基板４１に実装される電子部品４２の数は、同数であってもよく、異なる数であってもよい。
　次に、接続工程が実行される。接続工程では、図１２に示すように、線状である複数の導電部材４３が、連結基板７０を構成するサブ基板４１の表面４１Ａに形成された配線電極４１４に接続される。第３製造方法では、各導電部材４３の２箇所が、ワイヤボンディングによって異なるサブ基板４１に接続される。図１２では、各導電部材４３の第１端部４３Ｂは、長手方向２に隣り合う２枚のサブ基板４１の一方に接続され、各導電部材４３の第２端部４３Ｃは、長手方向２に隣り合う２枚のサブ基板４１の他方に接続されている。第１端部４３Ｂは第１部分の一例である。第２端部４３Ｃは第２部分の一例である。図１２において、導電部材４３が接続される２枚のサブ基板４１のうちの一方（図１２では導電部材４３の左方に位置するサブ基板４１）は、第１のサブ基板の一例である。また、図１２において、導電部材４３が接続される２枚のサブ基板４１のうちの他方（図１２では導電部材４３の右方に位置するサブ基板４１）は、第２のサブ基板の一例である。
　これにより、各サブ基板４１の配線電極４１４に接続された各導電部材４３は、一対の上延出部４３Ｄと頂部４３Ｅとを備える。一対の上延出部４３Ｄの一方は、第１端部４３Ｂから上方へ延びている。一対の上延出部４３Ｄの他方は、第２端部４３Ｃから上方へ延びている。頂部４３Ｅは、一対の上延出部４３Ｄの間に位置している。つまり、第１端部４３Ｂは、頂部４３Ｅより一方側に位置し、第２端部４３Ｃは、頂部４３Ｅより他方側に位置する。頂部４３Ｅの一端部は、一対の上延出部４３Ｄの一方の上端部と繋がっており、頂部４３Ｅの他端部は、一対の上延出部４３Ｄの他方の上端部と繋がっている。頂部４３Ｅは、サブ基板４１の表面４１Ａの上方に位置している。言い換えると、頂部４３Ｅは、サブ基板４１の表面４１Ａと上下に対向している。
　なお、連結基板７０に接続される導電部材４３は、図１２に示されているものだけに限らない。第２製造方法と同様に、各導電部材４３は、任意の２個の配線電極４１４を一組として、当該一組に１本の導電部材４３の第１端部４３Ｂ及び第２端部４３Ｃが接続される。第３製造方法では、当該２個の配線電極４１４は、異なるサブ基板４１に形成されたものである。
　また、第２製造方法と同様に、各導電部材４３の第１端部４３Ｂ及び第２端部４３Ｃ以外の箇所が、配線電極４１４に接続されてもよい。また、第１製造方法及び第２製造方法と同様に、導電部材４３の配線電極４１４への接続手段は、ワイヤボンディング以外の公知の手段によって行われてもよい。
　次に、被覆工程が実行される。被覆工程では、図１３に示すように、実装工程で連結基板７０に実装された電子部品４２及び接続工程で連結基板７０に接続された複数の導電部材４３がサブ封止樹脂４４によって覆われる。サブ封止樹脂４４による電子部品４２及び導電部材４３の被覆は、トランスファーモールドやコンプレッションモールド等の公知の手段によって行われる。
　次に、除去工程が実行される。除去工程では、サブ封止樹脂４４の上部が研磨されて取り除かれる。このとき、サブ封止樹脂４４は、導電部材４３の頂部４３Ｅより下方まで研磨される。これにより、サブ封止樹脂４４とともに導電部材４３の頂部４３Ｅが取り除かれる。その結果、図１４に示すように、各導電部材４３が、サブ基板４１の表面４１Ａから上方へ立設され且つ先端部（上端部４３Ａ）が上方へ露出した姿勢である２本の導電部材４３に分割される。２本の導電部材４３のうち、第１端部４３Ｂを含む導電部材４３は、第１の導電部材の一例である。２本の導電部材４３のうち、第２端部４３Ｃを含む導電部材４３は、第２の導電部材の一例である。また、サブ封止樹脂４４の上部が研磨されることにより、電子部品４２Ａの上面４２Ａａが上方へ露出される。なお、電子部品４２は、サブ封止樹脂４４の上部の研磨によって、露出されてもよいし露出されなくてもよい。また、サブ封止樹脂４４の上部を取り除くための手段は、研磨に限らず、公知の種々の手段が採用可能である。
　次に、基板分割工程が実行される。基板分割工程では、図１５に示すように、連結基板７０及びサブ封止樹脂４４が境界部７１において高さ方向４に切断される。これにより、境界部７１が取り除かれる。その結果、１枚の連結基板７０が複数のサブ基板４１に分割される。
　第１実施形態のサブモジュールの第３製造方法によれば、除去工程が実行されることによって、１本の導電部材４３から、サブモジュール４０の電子部品４２の側方をシールド可能な２本の導電部材４３を作成することができる。
　＜第２実施形態＞
　図１６は、本発明の第２実施形態に係る回路モジュールの平面図である。図１７は、図１６におけるＢ－Ｂ断面図である。第２実施形態に係る回路モジュール１が第１実施形態に係る回路モジュール１と異なる点は、平面視において、電子部品４２が、複数の導電部材４３とシールド膜６０の側膜６２とによって囲まれている点である。
　図１６に示すように、平面視したときの電子部品４２の４辺のうち、メイン基板２０の周縁部に沿って配置される辺以外の辺の各々を囲うように、複数の導電部材４３が配置されている。第２実施形態のサブモジュール４０が備える複数の導電部材４３は、平面視における電子部品４２の周囲の４方向（図１６の紙面の上下左右）のうち、２方向（図１６の紙面の上及び左）のみに形成されている。一方、平面視における電子部品４２の周囲の４方向のうち、残りの２方向（図１６の紙面の下及び右）には、シールド膜６０の側膜６２が設けられている。これにより、平面視において、電子部品４２が、複数の導電部材４３とシールド膜６０の側膜６２とによって囲まれている。
　なお、複数の導電部材４３とシールド膜６０の側膜６２とが電子部品４２を囲む態様は、図１６に示す態様に限らない。例えば、複数の導電部材４３が電子部品４２の周囲のうち図１６の紙面の上下に形成され、シールド膜６０の側膜６２が電子部品４２の周囲のうち図１６の紙面の左右に形成されていてもよい。また、例えば、複数の導電部材４３が電子部品４２の周囲の４方向のうち、３方向（例えば図１６の紙面の上、下、左）に形成され、シールド膜６０の側膜６２が電子部品４２の周囲の４方向のうち、１方向（例えば図１６の紙面の右）に形成されていてもよい。
　第２実施形態によれば、側膜６２の一部を、サブモジュール４０の電子部品４２の側方を覆うシールドとして機能させることができる。これにより、サブ基板４１に実装される導電部材４３の数を減らしつつも、サブモジュール４０に対するシールド性能を強化すことができる。また、サブ基板４１に実装される導電部材４３の数が減ることによって、サブ基板４１を小型化することができる。
　＜第３実施形態＞
　図１８は、本発明の第３実施形態に係る回路モジュールの平面図である。図１９は、図１８におけるＣ－Ｃ断面図である。第３実施形態に係る回路モジュール１が第１実施形態に係る回路モジュール１と異なる点は、サブ基板４１が平面電極４５を備えている点である。
　図１９に示すように、平面電極４５は、基板４１１、４１２に挟まれた内面４１Ｃに形成されている。平面電極４５は、配線電極４１４と同様に、セラミック基板の場合、導電性のペーストを印刷し、セラミック基板と共焼成されたものであり、銅等で構成されている。或いは樹脂基板の場合、平面電極４５は、金属箔をエッチング等の公知の手段によって、内面４１Ｃに形成されている。
　図１８に示すように、平面電極４５は、サブモジュール４０の内面４１Ｃの概ね全範囲に形成されている。平面電極４５には、配線電極４１４を避けるように開口が形成されている。図１８及び図１９に示すように、平面電極４５の側面のうち、回路モジュール１の外側に位置する側面４５Ａは、サブモジュール４０の側方に露出している。側面４５Ａは、シールド膜６０の側膜６２と接続されている。つまり、平面電極４５はグランド電位であるシールド膜６０と接続されている。
　平面電極４５は、内面４１Ｃに形成された配線電極４１４、ビア導体４１３、及び表面４１Ａに形成された配線電極４１４を介して、各導電部材４３と導通されている。なお、各導電部材４３は、他の導電部材４３を介して平面電極４５と導通されていてもよい。以上より、各導電部材４３は、シールド膜６０の上膜６１と接続されているとともに、シールド膜６０の側膜６２とも接続されている。これにより、サブモジュール４０に実装される電子部品４２から発生するノイズがメイン基板２０の配線電極２６やメイン基板２０に実装される電子部品３０に届くことが抑制される。
　図１８に示すように、平面視において、平面電極４５の一部は、電子部品４２と重複している。
　平面電極４５の一部は、平面視における電子部品４２の周囲の４方向（図１８の紙面の上下左右）のうち、２方向（図１８の紙面の下及び右）に形成されている。一方、図１６に示す第２実施形態と同様に、平面視における電子部品４２の周囲の４方向のうち、残りの２方向（図１８の紙面の上及び左）には、複数の導電部材４３が設けられている。これにより、平面視において、電子部品４２が、平面電極４５と複数の導電部材４３とによって囲まれている。
　第３実施形態によれば、導電部材４３に加えて、導電部材４３と導通された平面電極４５がシールド膜６０と接続されている。このようにシールド膜６０との接続箇所が多くされることによって、シールド膜６０及び導電部材４３におけるグランド等の基準電位を強化することができる。
　また、第３実施形態によれば、平面電極４５を、サブモジュール４０の電子部品４２の側方のシールドとして機能させることができる。これにより、サブ基板４１に実装される導電部材４３の数を減らしつつも、サブモジュール４０に対するシールド性能を強化することができる。また、サブ基板４１に実装される導電部材４３の数が減ることによって、サブ基板４１を小型化することができる。
　また、第３実施形態によれば、平面電極４５を、サブモジュール４０の電子部品４２の下方のシールドとして機能させることができる。これにより、サブモジュール４０に対するシールド性能を強化することができる。
　平面電極４５の位置は、図１８及び図１９に示す位置に限らない。例えば、平面電極４５は、サブ基板４１の表面４１Ａまたは裏面４１Ｂに形成されていてもよい。また、例えば、平面電極４５は、サブモジュール４０の外周部のみに形成されていてもよいし、サブ基板４１の内面４１Ｃの全面に形成されていてもよい。
　平面視において、電子部品４２が、平面電極４５と複数の導電部材４３とによって囲まれていなくてもよい。つまり、電子部品４２が平面電極４５と複数の導電部材４３とによって囲まれなくなるような位置に、平面電極４５が位置していてもよい。
　平面視において平面電極４５と電子部品４２とが重複している部分は、図１８に示す部分に限らない。例えば、平面視において、平面電極４５は電子部品４２Ａのみと重複していてもよい。また、例えば、平面視において、平面電極４５の全部が電子部品４２の一部と重複していてもよいし、平面電極４５の一部が電子部品４２の全部と重複していてもよいし、平面電極４５の全部が電子部品４２の全部と重複していてもよい。つまり、平面視において、平面電極４５の少なくとも一部が、電子部品４２の少なくとも一部と重複していてもよい。
　平面視において、平面電極４５は、電子部品４２と重複していなくてもよい。なお、平面電極４５は、他の実施形態に係る回路モジュール１にも適用可能である。
　＜第４実施形態＞
　図２０は、本発明の第４実施形態に係る回路モジュールの平面図である。図２１は、図２０におけるＤ－Ｄ断面図である。第４実施形態に係る回路モジュール１が第１実施形態に係る回路モジュール１と異なる点は、複数の導電部材４３は、側方へ延びた横延出部４３Ｇを備えている点である。
　図２１に示すように、各導電部材４３は、上延出部４３Ｆと、横延出部４３Ｇとを備えている。
　各上延出部４３Ｆは、サブ基板４１の表面４１Ａから上方へ延びている。第４実施形態において、各上延出部４３Ｆは、サブモジュール４０において電子部品４２に対するシールド膜６０の側膜６２とは反対側（図２０の紙面におけるサブモジュール４０の左端部）に設けられている。
　各横延出部４３Ｇは、各上延出部４３Ｆの先端部４３Ｆａから側方（図２０の紙面における右側）へ延びている。つまり、各導電部材４３は、上延出部４３Ｆの先端部４３Ｆａにおいて曲がっている。各横延出部４３Ｇは、シールド膜６０の側膜６２へ向けて延びている。各横延出部４３Ｇの先端部４３Ｇａは、シールド膜６０の側膜６２と接続されている。
　図２１に示すように、各横延出部４３Ｇは、電子部品４２の真上を通っている。これにより、図２０に示すように、平面視において、各横延出部４３Ｇの一部は、電子部品４２の一部と重複している。
　第４実施形態によれば、サブモジュール４０の電子部品４２の側方を導電部材４３の上延出部４３Ｆによってシールドし、サブモジュール４０の電子部品４２の上方を導電部材４３の横延出部４３Ｇによってシールドすることができる。
　サブモジュール４０の電子部品４２の上端部が、サブモジュール４０と共にメイン基板２０に実装された他の電子部品３０の上端部より低い位置にある場合、シールド膜６０の上膜６１とサブモジュール４０の電子部品４２との間の高さ方向４の間隔が大きくなる。これにより、サブモジュール４０に対するシールド性能が弱くなってしまう。第４実施形態によれば、導電部材４３の横延出部４３Ｇを、サブモジュール４０の電子部品４２の上端部の近傍に配置することができる。これにより、導電部材４３の横延出部４３Ｇによって、サブモジュール４０の電子部品４２の上方を効果的にシールドすることができる。
　各導電部材４３（各上延出部４３Ｆ及び各横延出部４３Ｇ）の位置は、図２０及び図２１に示す位置に限らない。例えば、各上延出部４３Ｆは、図２０の紙面におけるサブモジュール４０の上端部に設けられていてもよい。この場合、各横延出部４３Ｇは、各上延出部４３Ｆの先端部４３Ｆａから図２０の紙面における下側へ延びて、シールド膜６０の側膜６２のうち、図２０の紙面の下側に設けられている側膜６２と接続されていてもよい。
　平面視において横延出部４３Ｇと電子部品４２とが重複している部分は、図２０に示す部分に限らない。平面視において、横延出部４３Ｇの少なくとも一部が、電子部品４２の少なくとも一部と重複していてもよい。例えば、平面視において、横延出部４３Ｇの全部が電子部品４２の一部と重複していてもよい。
　平面視において、横延出部４３Ｇは、電子部品４２と重複していなくてもよい。
　＜第４実施形態のサブモジュールの第１製造方法＞
　以下に、第４実施形態の回路モジュール１が備えるサブモジュール４０の第１製造方法が、図２２～図２５が参照されつつ説明される。
　図２２は、本発明の第４実施形態に係る回路モジュールのサブモジュールの第１製造方法において連結基板に電子部品が実装された状態のサブモジュールの断面図である。図２３は、図２２の連結基板に導電部材が接続された状態のサブモジュールの断面図である。図２４は、図２３の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図である。図２５は、図２４の連結基板が複数のサブ基板に分割された状態のサブモジュールの断面図である。
　最初に、実装工程が実行される。第４実施形態のサブモジュール４０の第１製造方法の実装工程は、第１実施形態のサブモジュール４０の第３製造方法の実装工程と同様の工程である。実装工程では、図２２に示すように、連結基板８０に、電子部品４２が実装される。
　連結基板８０は、第１実施形態のサブモジュール４０の第３製造方法における連結基板７０と同様に、複数のサブ基板４１の表面４１Ａが同一平面上に並んだ状態で複数のサブ基板４１が一体化されたものである。隣り合う２枚のサブ基板４１の間に、境界部８１が形成されている。境界部８１は、第１実施形態のサブモジュール４０の第３製造方法における境界部７１と同様に、後述する基板分割工程において取り除かれる。
　次に、接続工程が実行される。第４実施形態のサブモジュール４０の第１製造方法の接続工程は、第１実施形態のサブモジュール４０の第３製造方法の接続工程と同様の工程である。接続工程では、図２３に示すように、線状である複数の導電部材４３が、連結基板７０を構成するサブ基板４１の表面４１Ａに形成された配線電極４１４に接続される。図２３では、各導電部材４３の第１端部４３Ｂは、長手方向２に隣り合う２枚のサブ基板４１の一方に接続され、各導電部材４３の第２端部４３Ｃは、長手方向２に隣り合う２枚のサブ基板４１の他方に接続されている。第１端部４３Ｂは第１部分の一例である。第２端部４３Ｃは第２部分の一例である。図２３において、導電部材４３が接続される２枚のサブ基板４１の一方（図２３では左側に位置するサブ基板４１）は、第１のサブ基板の一例である。また、図２３において、導電部材４３が接続される２枚のサブ基板４１の他方（図２３では右側に位置するサブ基板４１）は、第２のサブ基板の一例である。
　これにより、各サブ基板４１の配線電極４１４に接続された各導電部材４３は、一対の上延出部４３Ｄと頂部４３Ｅとを備える。上延出部４３Ｄは、製造が完了したサブモジュール４０における導電部材４３の上延出部４３Ｆに相当する（図２５参照）。頂部４３Ｅは、製造が完了したサブモジュール４０における導電部材４３の横延出部４３Ｇに相当する（図２５参照）。頂部４３Ｅは、サブ基板４１の表面４１Ａと上下に対向している。
　頂部４３Ｅは、左側に位置するサブ基板４１（第１のサブ基板）に実装された電子部品４２と、右側に位置するサブ基板４１（第２のサブ基板）に実装された電子部品４２との双方の真上を通っている。つまり、頂部４３Ｅは、２枚のサブ基板に各々に実装された電子部品４２の双方と上下に対向している。なお、頂部４３Ｅは、２枚のサブ基板に各々に実装された電子部品４２の少なくとも一方と上下に対向していなくてもよい。
　次に、被覆工程が実行される。第４実施形態のサブモジュール４０の第１製造方法の被覆工程は、第１実施形態のサブモジュール４０の第３製造方法の被覆工程と同様の工程である。被覆工程では、図２４に示すように、実装工程で連結基板８０に実装された電子部品４２及び接続工程で連結基板８０に接続された複数の導電部材４３がサブ封止樹脂４４によって覆われる。
　次に、基板分割工程が実行される。第４実施形態のサブモジュール４０の第１製造方法の基板分割工程は、第１実施形態のサブモジュール４０の第３製造方法の基板分割工程と同様の工程である。基板分割工程では、図２５に示すように、連結基板８０及びサブ封止樹脂４４が境界部８１において高さ方向４に切断される。これにより、境界部８１が取り除かれる。その結果、１枚の連結基板８０が複数のサブ基板４１に分割される。また、その結果、各導電部材４３の横延出部４３Ｇの先端部４３Ｇａは、サブ封止樹脂４４の側方に露出されている。
　第４実施形態のサブモジュール４０の第１製造方法によれば、接続工程における導電部材４３のサブ基板４１への接続は、公知のワイヤボンディングによって容易に実行可能である。
　また、第４実施形態のサブモジュール４０の第１製造方法によれば、基板分割工程が実行されることによって、１本の導電部材４３を備えた１枚の連結基板８０から、先端部４３Ｇａが側方に露出された導電部材４３がそれぞれ実装されたサブ基板４１を２枚以上製造することができる。
　また、第４実施形態のサブモジュール４０の第１製造方法によれば、基板分割工程が実行されることによって、１本の導電部材４３を備えた１枚の連結基板８０から、サブモジュール４０の電子部品４２の側方及び上方をシールド可能な導電部材４３がそれぞれ実装されたサブ基板４１を２枚以上製造することができる。
　＜第４実施形態のサブモジュールの第２製造方法＞
　以下に、第４実施形態の回路モジュール１が備えるサブモジュール４０の第２製造方法が、図２６～図２９が参照されつつ説明される。
　図２６は、本発明の第４実施形態に係る回路モジュールのサブモジュールの第２製造方法において連結基板に電子部品が実装された状態のサブモジュールの断面図である。図２７は、図２６の連結基板に導電部材が接続された状態のサブモジュールの断面図である。図２８は、図２７の電子部品及び導電部材にサブ封止樹脂が被覆された状態のサブモジュールの断面図である。図２９は、図２８の連結基板が複数のサブ基板に分割された状態のサブモジュールの断面図である。
　最初に、実装工程が実行される。第４実施形態のサブモジュール４０の第２製造方法の実装工程は、第４実施形態のサブモジュール４０の第１製造方法の実装工程と同様の工程である。但し、第２製造方法では、連結基板８０の境界部８１の表面に配線電極１４１が形成されている。実装工程では、図２６に示すように、連結基板８０に、電子部品４２が実装される。
　次に、接続工程が実行される。第４実施形態のサブモジュール４０の第２製造方法の接続工程は、第４実施形態のサブモジュール４０の第１製造方法の接続工程と同様の工程である。但し、第２製造方法では、図２７に示すように、各導電部材４３の第１端部４３Ｂは、長手方向２に隣り合う２枚のサブ基板４１の一方に接続され、各導電部材４３の第２端部４３Ｃは、境界部８１の表面に形成された配線電極１４１に接続されている。第１端部４３Ｂは第１部分の一例である。第２端部４３Ｃは第２部分の一例である。図２６において、導電部材４３が接続される２枚のサブ基板４１の一方（図２６では左側に位置するサブ基板４１）は、第１のサブ基板の一例である。また、図２６において、導電部材４３が接続される２枚のサブ基板４１の他方（図２６では右側に位置するサブ基板４１）は、第２のサブ基板の一例である。
　これにより、サブ基板４１の配線電極４１４及び境界部８１の配線電極４１４に接続された各導電部材４３は、一対の上延出部４３Ｄと頂部４３Ｅとを備える。上延出部４３Ｄは、製造が完了したサブモジュール４０における導電部材４３の上延出部４３Ｆに相当する（図２９参照）。頂部４３Ｅは、製造が完了したサブモジュール４０における導電部材４３の横延出部４３Ｇに相当する（図２９参照）。頂部４３Ｅは、サブ基板４１の表面４１Ａと上下に対向している。
　頂部４３Ｅは、左側に位置するサブ基板４１（第１のサブ基板）に実装された電子部品４２の双方の真上を通っている。なお、頂部４３Ｅは、電子部品４２と上下に対向していなくてもよい。
　次に、被覆工程が実行される。第４実施形態のサブモジュール４０の第２製造方法の被覆工程は、第４実施形態のサブモジュール４０の第１製造方法の被覆工程と同様の工程である。被覆工程では、図２８に示すように、実装工程で連結基板８０に実装された電子部品４２及び接続工程で連結基板８０に接続された複数の導電部材４３がサブ封止樹脂４４によって覆われる。
　次に、基板分割工程が実行される。第４実施形態のサブモジュール４０の第２製造方法の基板分割工程は、第４実施形態のサブモジュール４０の第１製造方法の基板分割工程と同様の工程である。基板分割工程では、図２９に示すように、連結基板８０及びサブ封止樹脂４４が境界部８１において高さ方向４に切断される。これにより、境界部８１が取り除かれる。その結果、１枚の連結基板８０が複数のサブ基板４１に分割される。また、その結果、各導電部材４３の横延出部４３Ｇの先端部４３Ｇａは、サブ封止樹脂４４の側方に露出されている。
　第４実施形態のサブモジュール４０の第２製造方法によれば、接続工程における導電部材４３のサブ基板４１への接続は、公知のワイヤボンディングによって容易に実行可能である。
　また、第４実施形態のサブモジュール４０の第２製造方法によれば、基板分割工程が実行されることによって、先端部４３Ｇａが側方に露出された導電部材４３が実装されたサブ基板４１を製造することができる。
　また、第４実施形態のサブモジュール４０の第２製造方法によれば、基板分割工程が実行されることによって、サブモジュール４０の電子部品４２の側方及び上方をシールド可能な導電部材４３が実装されたサブ基板４１を製造することができる。
　＜第５実施形態＞
　図３０は、本発明の第５実施形態に係る回路モジュールの平面図である。図３１は、図３０におけるＥ－Ｅ断面図である。第５実施形態に係る回路モジュール１が第１実施形態に係る回路モジュール１と異なる点は、サブモジュール４０がサブ基板４１の裏面４１Ｂに配置された端子４６を備えている点である。
　図３１に示すように、サブモジュール４０は、サブ基板４１と、電子部品４２と、複数の導電部材４３と、サブ封止樹脂４４とに加えて、端子４６と、電子部品４７と、サブ封止樹脂４８とを備えている。
　端子４６は、サブモジュール４０のサブ基板４１の裏面４１Ｂに、実装されている。
　端子４６は、導電性且つ非線状の部材である。第５実施形態では、端子４６は、銅で構成された棒状の部材である。なお、非線状の部材は、容易に曲がらない部材を意味する。また、線状の部材は、容易に曲がる部材を意味する。
　端子４６は、サブ基板４１の裏面４１Ｂに形成された配線電極４１４に接続されている。端子４６は、ビア導体４１３、内面４１Ｃに形成された配線電極４１４、及び表面４１Ａに形成された配線電極４１４を介して、各導電部材４３と導通されている。なお、第５実施形態では、各導電部材４３はワイヤである。つまり、第５実施形態では、各導電部材４３は線状の部材である。なお、各導電部材４３は、棒状であってもよい。
　端子４６は、メイン基板２０の表面２０Ａに形成された配線電極２６に接続されている。端子４６は、メイン基板２０の各所に形成されたビア導体２５及び配線電極２６を介して、シールド膜６０と導通されている。
　なお、図３１において、端子４６は４つ示されているが、サブ基板４１の裏面４１Ｂに実装される端子４６の数は４つに限らない。
　電子部品４７は、サブモジュール４０のサブ基板４１の裏面４１Ｂに、実装されている。電子部品４７の構成は、電子部品４２と同様である。なお、図３１において、電子部品４７は１つのみ示されているが、サブ基板４１の裏面４１Ｂに実装される電子部品４７の数は１つに限らない。また、サブモジュール４０は、電子部品４７を備えていなくてもよい。
　サブ封止樹脂４８は、サブ基板４１の裏面４１Ｂに設けられている。サブ封止樹脂４８は、サブ封止樹脂４４と同様に、エポキシ樹脂等の樹脂で構成されている。
　第５実施形態において、サブ封止樹脂４８は各端子４６と電子部品４７とを完全に覆っている。なお、サブ封止樹脂４８は、端子４６及び電子部品４７の一部のみを覆っていてもよい。また、サブモジュール４０は、サブ封止樹脂４８を備えていなくてもよい。
　サブモジュール４０のサブ基板４１の裏面４１Ｂに配置された端子４６がメイン基板２０の表面２０Ａと接触することによって、サブモジュール４０はメイン基板２０に実装される。仮に、サブ基板４１の裏面４１Ｂに配置された端子４６が線状である場合、サブモジュール４０のメイン基板２０への実装のときに、端子４６がメイン基板２０に対して位置ずれするおそれがある。第５実施形態によれば、サブ基板４１の裏面４１Ｂに配置された端子４６が非線状の棒状である。そのため、前記のような位置ずれが発生する可能性を低くすることができる。
　導電部材４３の先端部（上端部４３Ａ）は、シールド膜６０と接続される。シールド膜６０は、膜であるため面状に拡がっている。そのため、仮に、導電部材４３が位置ずれしたとしても、導電部材４３をシールド膜６０と接続することができる。よって、第５実施形態のように、導電部材４３が位置ずれしやすい線状であっても、問題は生じない。一方で、導電部材４３が線状であることによって、サブモジュール４０のサブ基板４１の大型化を抑制することができる。
　なお、前記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
　本発明は、適宜図面を参照しながら好ましい実施の形態に関連して充分に記載されているが、この技術に熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
　　　１　回路モジュール
　　２０　メイン基板
　２０Ａ　表面
　　４０　サブモジュール
　　４１　サブ基板
　４１Ａ　表面
　４１Ｂ　裏面
　　４２　電子部品
　　４３　導電部材
　４３Ａ　上端部（先端部）
　４３Ｂ　第１端部（第１部分）
　４３Ｃ　第２端部（第２部分）
　４３Ｅ　頂部
　４３Ｆ　上延出部
４３Ｆａ　先端部
　４３Ｇ　横延出部
４３Ｇａ　先端部
　　４４　サブ封止樹脂
　　４５　平面電極
　４５Ａ　側面
　　４６　端子
　　５０　メイン封止樹脂
　　６０　シールド膜
　　６１　上膜
　　６２　側膜
　　７０　連結基板
　　７１　境界部
　　８０　連結基板
　　８１　境界部

Claims (20)

  1. 　メイン基板と、
    　前記メイン基板の表面に実装されたサブモジュールと、
    　前記メイン基板の表面に設けられており、前記サブモジュールの少なくとも一部を覆うメイン封止樹脂と、
    　前記メイン封止樹脂の少なくとも一部を覆う導電性のシールド膜と、を備え、
    　前記サブモジュールは、
    　サブ基板と、
    　前記サブ基板の表面に実装された電子部品と、
    　線状または棒状であって前記サブ基板の表面と前記シールド膜とに接続された複数の導電部材と、
    　前記サブ基板の表面に設けられており、前記電子部品の少なくとも一部及び前記複数の導電部材の各々の一部を覆うサブ封止樹脂と、を備える回路モジュール。
  2. 　前記シールド膜は、前記メイン封止樹脂の上方を覆う上膜を備え、
    　前記複数の導電部材は、前記上膜と接続されている請求項１に記載の回路モジュール。
  3. 　平面視において、前記電子部品は、前記複数の導電部材によって囲まれている請求項１または２のいずれか１つに記載の回路モジュール。
  4. 　前記シールド膜は、前記メイン封止樹脂の側方を覆う側膜を備え、
    　平面視において、前記電子部品は、前記複数の導電部材と前記側膜とによって囲まれている請求項１または２のいずれか１つに記載の回路モジュール。
  5. 　前記シールド膜は、前記メイン封止樹脂の側方を覆う側膜を備え、
    　前記サブ基板は、平面電極を備え、
    　前記平面電極の側面は、前記サブ基板の側方に露出しており、前記側膜と接続されている請求項１から４のいずれか１つに記載の回路モジュール。
  6. 　前記平面電極は、前記複数の導電部材と導通されている請求項５に記載の回路モジュール。
  7. 　平面視において、前記電子部品は、前記複数の導電部材と前記平面電極とによって囲まれている請求項５または６のいずれか１つに記載の回路モジュール。
  8. 　平面視において、前記平面電極の少なくとも一部は、前記電子部品の少なくとも一部と重複している請求項５から７のいずれか１つに記載の回路モジュール。
  9. 　前記シールド膜は、前記メイン封止樹脂の側方を覆う側膜を備え、
    　前記複数の導電部材の各々は、
    　前記サブ基板の表面から上方へ延びた上延出部と、
    　前記上延出部の先端部から側方へ延びた横延出部と、を備え、
    　前記横延出部の先端部は、前記側膜と接続されている請求項１から８のいずれか１つに記載の回路モジュール。
  10. 　平面視において、前記横延出部の少なくとも一部は、前記電子部品の少なくとも一部と重複している請求項９に記載の回路モジュール。
  11. 　前記サブモジュールは、前記サブ基板の裏面に配置されており、前記複数の導電部材と導通された非線状の端子をさらに備え、
    　前記端子は、前記メイン基板と接続されており、前記メイン基板を介して前記シールド膜と導通されている請求項１から１０のいずれか１つに記載の回路モジュール。
  12. 　前記端子は、棒状である請求項１１に記載の回路モジュール。
  13. 　前記複数の導電部材は、線状である請求項１１または１２のいずれか１つに記載の回路モジュール。
  14. 　回路モジュールに実装されるサブモジュールの製造方法であって、
    　電子部品をサブ基板の表面に実装する実装工程と、
    　線状または棒状である複数の導電部材を前記サブ基板の表面に接続する接続工程と、
    　前記電子部品の少なくとも一部をサブ封止樹脂で覆い、少なくとも前記複数の導電部材の各々の先端部が上方へ露出した姿勢で前記複数の導電部材を前記サブ封止樹脂で覆う被覆工程と、を含むサブモジュールの製造方法。
  15. 　回路モジュールに実装されるサブモジュールの製造方法であって、
    　電子部品をサブ基板の表面に実装する実装工程と、
    　線状である複数の導電部材の各々の頂部が前記サブ基板の表面の上方に位置するように、前記複数の導電部材の各々の前記頂部の両側に位置する２箇所を前記サブ基板の表面に接続する接続工程と、
    　前記電子部品及び前記複数の導電部材をサブ封止樹脂によって覆う被覆工程と、
    　前記サブ封止樹脂の上部を取り除くことによって前記複数の導電部材のうちの前記頂部を取り除き、前記複数の導電部材の各々を、前記サブ基板の表面から上方へ立設され且つ先端部が上方へ露出した姿勢である２本の導電部材に分割する除去工程と、を含むサブモジュールの製造方法。
  16. 　回路モジュールに実装されるサブモジュールの製造方法であって、
    　複数のサブ基板の表面が同一平面上に並んだ状態で前記複数のサブ基板が一体化された連結基板において、前記複数のサブ基板の各々の表面に電子部品を実装する実装工程と、
    　線状である複数の導電部材の各々の頂部が前記連結基板の表面の上方に位置するように、前記複数の導電部材の各々において前記頂部より一方側に位置する第１部分を、前記連結基板を構成する第１のサブ基板に接続し、前記複数の導電部材の各々において前記頂部より他方側に位置する第２部分を、前記連結基板を構成する前記第１のサブ基板の隣の第２のサブ基板に接続する接続工程と、
    　前記電子部品及び前記複数の導電部材をサブ封止樹脂によって覆う被覆工程と、
    　前記連結基板及び前記サブ封止樹脂を切断することによって、前記連結基板を前記複数のサブ基板に分割する基板分割工程と、を含むサブモジュールの製造方法。
  17. 　前記接続工程において、前記複数の導電部材の各々の前記頂部が、前記第１のサブ基板に実装された前記電子部品と、前記第２のサブ基板に実装された前記電子部品との双方の真上を通るように、前記複数の導電部材の各々は前記第１のサブ基板と前記第２のサブ基板とに接続される請求項１６に記載のサブモジュールの製造方法。
  18. 　前記サブ封止樹脂の上部を取り除くことによって前記複数の導電部材の各々の前記頂部を取り除き、前記複数の導電部材の各々を、前記第１のサブ基板の表面から上方へ立設され且つ先端部が上方へ露出した姿勢である第１の導電部材と、前記第２のサブ基板の表面から上方へ立設され且つ先端部が上方へ露出した姿勢である第２の導電部材と、に分割する除去工程を更に含む請求項１６または１７のいずれか１つに記載のサブモジュールの製造方法。
  19. 　回路モジュールに実装されるサブモジュールの製造方法であって、
    　複数のサブ基板の表面が同一平面上に並んだ状態で前記複数のサブ基板が一体化された連結基板において、前記複数のサブ基板の各々の表面に電子部品を実装する実装工程と、
    　線状である複数の導電部材の各々の頂部が前記連結基板の表面の上方に位置するように、前記複数の導電部材の各々において前記頂部より一方側に位置する第１部分を、前記連結基板を構成する第１のサブ基板に接続し、前記複数の導電部材の各々において前記頂部より他方側に位置する第２部分を、前記連結基板を構成する前記第１のサブ基板と前記第１のサブ基板の隣の第２のサブ基板との間の境界部に接続する接続工程と、
    　前記電子部品及び前記複数の導電部材をサブ封止樹脂によって覆う被覆工程と、
    　前記境界部を取り除くことによって、前記連結基板を前記複数のサブ基板に分割する基板分割工程と、を含むサブモジュールの製造方法。
  20. 　前記接続工程において、前記複数の導電部材の各々の前記頂部が、前記第１のサブ基板に実装された前記電子部品の真上を通るように、前記複数の導電部材の各々は前記第１のサブ基板と前記境界部とに接続される請求項１９に記載のサブモジュールの製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172176A (ja) * 2002-11-18 2004-06-17 Taiyo Yuden Co Ltd 回路モジュール
WO2010041356A1 (ja) * 2008-10-07 2010-04-15 株式会社村田製作所 電子部品モジュールの製造方法
JP2013222829A (ja) * 2012-04-17 2013-10-28 Taiyo Yuden Co Ltd 回路モジュール及びその製造方法
WO2019156051A1 (ja) * 2018-02-08 2019-08-15 株式会社村田製作所 高周波モジュール
WO2019216300A1 (ja) * 2018-05-08 2019-11-14 株式会社村田製作所 高周波モジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172176A (ja) * 2002-11-18 2004-06-17 Taiyo Yuden Co Ltd 回路モジュール
WO2010041356A1 (ja) * 2008-10-07 2010-04-15 株式会社村田製作所 電子部品モジュールの製造方法
JP2013222829A (ja) * 2012-04-17 2013-10-28 Taiyo Yuden Co Ltd 回路モジュール及びその製造方法
WO2019156051A1 (ja) * 2018-02-08 2019-08-15 株式会社村田製作所 高周波モジュール
WO2019216300A1 (ja) * 2018-05-08 2019-11-14 株式会社村田製作所 高周波モジュール

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