WO2022033005A1 - 延迟锁定环电路 - Google Patents

延迟锁定环电路 Download PDF

Info

Publication number
WO2022033005A1
WO2022033005A1 PCT/CN2021/076171 CN2021076171W WO2022033005A1 WO 2022033005 A1 WO2022033005 A1 WO 2022033005A1 CN 2021076171 W CN2021076171 W CN 2021076171W WO 2022033005 A1 WO2022033005 A1 WO 2022033005A1
Authority
WO
WIPO (PCT)
Prior art keywords
delay
clock signal
signal
phase difference
abnormality detection
Prior art date
Application number
PCT/CN2021/076171
Other languages
English (en)
French (fr)
Inventor
陈晓飞
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to EP21855061.4A priority Critical patent/EP4195510A4/en
Priority to US17/449,667 priority patent/US11398824B2/en
Publication of WO2022033005A1 publication Critical patent/WO2022033005A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

Definitions

  • FIG. 8 is a simulation diagram of the phase difference when the voltage fluctuates in the embodiment of FIG. 7 .
  • the variable delay line 100 may include a plurality of delay units, each delay unit is used to generate a delay of a set step size, the first encoding group includes a plurality of control encoding bits, and the encoding bits correspond to the delay units one-to-one.
  • the variable delay line 100 includes 8 delay units, and the first code group includes 8 control code bits.
  • the first delay unit is controlled to be turned on, and the other delay units are turned on. Turn off to generate a delay with a set step size; when the value of the first code group is 10000001, the first delay unit and the eighth delay unit are turned on, and other delay units are turned off to generate two settings step delay. Therefore, by changing the value of the first encoding group, the control of the variable delay line 100 can be realized. It should be noted that the above examples are only used for illustration, and are not used to specifically limit the variable delay line 100 and the first encoding group.
  • the first control module 230 After receiving the high-level normal detection signal, the first control module 230 adjusts the value of the first encoding group, thereby changing the variable delay Length of delay for line 100.
  • the normal detection signal When the normal detection signal is at a low level, it means that the phase difference between the feedback clock signal CKFB and the initial clock signal CK is smaller than the phase difference threshold of the phase detection module 220, and there is no need to adjust the timing of the delayed clock signal.
  • the first control module 230 receives After the normal detection signal of the low level is reached, the value of the first coding group is maintained unchanged, thereby maintaining the timing state of the delayed clock signal.
  • the negative abnormality detection unit 242 shares the reference delay circuit 245 with the positive abnormality detection unit 241, and additionally includes a negative delay circuit 247 and a negative phase detector 248.
  • the detection method of the negative abnormality detection unit 242 is the same as the positive abnormality detection method.
  • the detection method of the detection unit 241 is similar, and will not be repeated here.

Landscapes

  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及一种延迟锁定环电路，包括：可变延迟线，用于对初始时钟信号进行延迟以生成延迟时钟信号；控制电路，与可变延迟线连接，用于控制可变延迟线进行第一模式的延迟调整，还用于当延迟时钟信号满足预设条件时，对可变延迟线进行第二模式的延迟调整；其中，第一模式每次延迟调整的步进值为第一步进值，第二模式每次延迟调整的步进值为第二步进值，第二步进值大于第一步进值。

Description

延迟锁定环电路
本申请要求于2020年8月11日提交的申请号为202010799413.6、名称为“延迟锁定环电路”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体集成电路技术领域，特别是涉及一种延迟锁定环电路。
背景技术
随着科学技术的不断发展，双倍数据速率(Double Data Rate，DDR)动态随机存取存储器(Dynamic Random Access Memory，DRAM)被广泛应用于各种电子设备中，例如电脑、手机、平板电脑等。在动态随机存储器进行数据读写操作时，需要依赖DQS信号来实现存储器和控制器之间信号同步。具体地，如果是从存储器读取数据，那么控制器根据存储器发出的DQS信号来判断何时接收读出的数据。
发明内容
基于此，本申请提供一种延迟锁定环电路。
一种延迟锁定环电路，包括：
可变延迟线，用于对初始时钟信号进行延迟以生成延迟时钟信号；
控制电路，与所述可变延迟线连接，用于控制所述可变延迟线进行第一模式的延迟调整，还用于当所述延迟时钟信号满足预设条件时，对所述可变延迟线进 行第二模式的延迟调整；
其中，所述第一模式每次延迟调整的步进值为第一步进值，所述第二模式每次延迟调整的步进值为第二步进值，所述第二步进值大于所述第一步进值。
本发明的一个或多个实施例的细节在下面的附图和描述中提出。本发明的其它特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更好地描述和说明本申请的实施例，可参考一幅或多幅附图，但用于描述附图的附加细节或示例不应当被认为是对本申请的发明创造、目前所描述的实施例或优选方式中任何一者的范围的限制。
图1为一实施例的延迟锁定环电路的结构示意图；
图2为一实施例的第二相位差阈值的时序示意图；
图3为一实施例的第三相位差阈值的时序示意图；
图4为一实施例的异常等级的状态机；
图5为一实施例的相位异常检测模块的结构示意图；
图6为一实施例的正延迟电路的结构示意图；
图7为一实施例的电压波动的仿真图；
图8为图7实施例的电压波动时的相位差仿真图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
已有的技术中，为了实现数据的准确读取，需要使控制器的时钟信号和DQS信号在上升沿对齐，以确保数据正确。但是，在存储器操作期间，存储器的电压会由于电流变化等原因发生改变，而DQS信号的相位也随电压波动而发生漂移，从而导致时钟信号和漂移的DQS信号之间的相位不匹配，从而导致数据读取错误，影响存储器的运行可靠性。
图1为一实施例的延迟锁定环电路的结构示意图，参考图1，在本实施例中，延迟锁定环电路包括可变延迟线100和控制电路200。
可变延迟线100，用于对初始时钟信号CK进行延迟以生成延迟时钟信号。
其中，可变延迟线100是指对输入信号的相位以步进的方式进行调节，并将调节后的信号进行输出的电路。具体地，以步进的方式进行调节是指以一个步进值作为最小调节单位，即，每次对输入信号调节一个该步进值以生成输出信号。在本实施例中，可变延迟线100用于对初始时钟信号CK进行延迟，即延迟时钟信号与初始时钟信号CK之间的相位差即为前述的一个步进值。
可以理解的是，存储器进行数据读取时，需要使初始时钟信号CK的上升沿与DQS信号的上升沿对齐，从而实现数据的准确读取，其中DQS信号的时序是 与延迟时钟信号的时序相对应的。但是，DQS信号会由于电压变化发生漂移现象，漂移现象例如会使DQS信号的周期长度发生改变，或使DQS信号的占空比发生改变等，从而导致DQS信号的上升沿时刻发生变化，进而导致初始时钟信号CK的上升沿与DQS信号的上升沿未对齐，致使存储器的数据读取错误。在本实施例中，通过调整可变延迟线100的延迟时长可以改变延迟时钟信号的相位，从而使初始时钟信号CK的上升沿与DQS信号的上升沿对齐，以提高时序可靠性。
控制电路200，与可变延迟线100连接，用于控制可变延迟线100进行第一模式的延迟调整，还用于当延迟时钟信号满足预设条件时，对可变延迟线100进行第二模式的延迟调整；其中，第一模式每次延迟调整的步进值为第一步进值，第二模式每次延迟调整的步进值为第二步进值，第二步进值大于第一步进值。
可以理解的是，较大的步进值可以实现对信号更加快速的调节，但是如果在信号的相位误差较小时，对信号进行较大步进值的调节，反而容易引发信号不稳定的现象。因此，需要根据信号的实际状态选择恰当的步进值，以实现更加准确的调节。
具体地，延迟时钟信号满足预设条件可以是指延迟时钟信号和初始时钟信号CK之间的时序关系满足设定的条件，设定的条件例如可以是延迟时钟信号的上升沿和初始时钟信号CK的上升沿之间的时间差大于阈值范围，也可以是延迟时钟信号的周期和初始时钟信号CK的周期之间的差值大于阈值范围，还可以是延迟时钟信号的占空比和初始时钟信号CK的占空比之间的差值大于阈值范围。需要说明的是，上述示例仅用于举例说明，而不用于限制本申请的保护范围，其他可以用于反映延迟时钟信号和初始时钟信号CK的时序关系的参数也属于本申请的保护范围。在本实施例中，通过设置延迟时钟信号的预设条件，可以基于延迟时钟信号的状态对可变延迟线100的延迟进行准确的调整，从而提高了延迟 锁定环电路的延时精度，实现了DQS信号与初始时钟信号CK更准确、更快速的匹配。
在本实施例中，延迟锁定环电路包括：可变延迟线100，用于对初始时钟信号CK进行延迟以生成延迟时钟信号；控制电路200，与可变延迟线100连接，用于控制可变延迟线100进行第一模式的延迟调整，还用于当延迟时钟信号满足预设条件时，对可变延迟线100进行第二模式的延迟调整；其中，第一模式每次延迟调整的步进值为第一步进值，第二模式每次延迟调整的步进值为第二步进值，第二步进值大于第一步进值。通过判断延迟时钟信号是否满足预设条件，可以获取延迟时钟信号实际的状态，以对可变延迟线100的延迟进行不同策略的调整，即做出不同步进值的延迟调整，从而使延迟锁定环电路的输出可以动态、自适应地跟踪延迟时钟信号的时序变化，进而实现了对延迟时钟信号更快速、更灵活的时序调节，提高了初始时钟信号CK和漂移的DQS信号之间的匹配度，有效地避免了数据读取错误的问题。
进一步地，第一步进值和第二步进值与存储器的工作速率直接相关。再进一步地，第一步进值和第二步进值是与存储器的工作速率反向相关的，即，存储器的工作速率越快，第一步进值和第二步进值越小。例如，LPDDR4的数据传输速率为3200Mbps，而LPDDR4X的数据传输速率为4.266Gbps，则用于LPDDR4X的第一步进值相应地小于用于LPDDR4的第一步进值，用于LPDDR4X的第二步进值相应地也小于用于LPDDR4的第二步进值。也可以说，第一步进值和第二步进值是与需要匹配的DQS信号的周期正向相关的，示例性地，若LPDDR4的DQS信号的周期为T1，而LPDDR4X的DQS信号的周期为T2，则用于LPDDR4的第一步进值与用于LPDDR4X的第一步进值之间比值可以为T1/T2，从而对可变延迟线100的延迟进行恰当的调整，以使初始时钟信号CK的上升沿与DQS信号的上升沿对 齐。
在其中一个实施例中，控制电路200包括路径复制模块210、相位检测模块220和第一控制模块230。
路径复制模块210，用于接收延迟时钟信号，并对延迟时钟信号延迟预设时间，以生成反馈时钟信号CKFB。
具体地，路径复制模块210与可变延迟线100的输出端连接，路径复制模块210配置有预设路径长度，预设路径长度与可变延迟线100的输出端至DQS/DQ焊盘的路径长度相同，且预设路径长度与预设时间成正比，二者的比值为信号在预设路径上的传输速度。路径复制模块210用于接收延迟时钟信号，并根据延迟时钟信号和预设路径长度生成反馈时钟信号CKFB，即，对延迟时钟信号施加预设时间的延迟以生成反馈时钟信号CKFB。可以理解的是，由于延迟时钟信号与DQS信号是相对应的，且路径复制模块210可以准确地匹配可变延迟线100到DQS/DQ焊盘的时间，所以反馈时钟信号CKFB可以准确地反馈DQS信号的时序，因此，通过比对初始时钟信号CK和反馈时钟信号CKFB的时序关系，即可获取初始时钟信号CK与DQS信号的时序关系。
相位检测模块220，与路径复制模块210连接，用于检测反馈时钟信号CKFB与初始时钟信号CK之间的相位差，并根据相位差生成正常检测信号。
第一控制模块230，与相位检测模块220连接，用于根据正常检测信号生成第一编码组，第一编码组用于调整可变延迟线100的延迟，第一编码组的最低有效位对应延迟调整的步进值为第一步进值。
其中，可变延迟线100可以包括多个延迟单元，每个延迟单元用于产生设定步长的延迟，第一编码组包括多个控制编码位，且编码位与延迟单元一一对应。示例性地，可变延迟线100包括8个延迟单元，第一编码组包括8个控制编码 位，当第一编码组的数值为10000000时，即控制第一个延迟单元开启，而其他延迟单元关闭，以产生一个设定步长的延迟；当第一编码组的数值为10000001时，即控制第一个延迟单元和第八个延迟单元开启，而其他延迟单元关闭，以产生两个设定步长的延迟。因此，通过改变第一编码组的数值，即可实现对可变延迟线100的控制。需要说明的是，上述示例仅用于说明，而不用于具体限定可变延迟线100和第一编码组。
具体地，相位检测模块220生成的正常检测信号用于指示第一控制模块230，第一控制模块230在正常检测信号的指示下生成第一编码组，第一编码组对应地调节可变延迟线100的延迟。示例性地，当正常检测信号为高电平时，说明反馈时钟信号CKFB与初始时钟信号CK之间的相位差超出了相位检测模块220的相位差阈值，需要对延迟时钟信号的时序进行调整，以使反馈时钟信号CKFB与初始时钟信号CK之间的相位差减小，第一控制模块230接收到该高电平的正常检测信号后，对第一编码组的数值进行调整，从而改变可变延迟线100的延迟时长。当正常检测信号为低电平时，说明反馈时钟信号CKFB与初始时钟信号CK之间的相位差小于相位检测模块220的相位差阈值，无需对延迟时钟信号的时序进行调整，第一控制模块230接收到该低电平的正常检测信号后，维持第一编码组的数值不变，从而保持延迟时钟信号的时序状态。
在其中一个实施例中，继续参考图1，控制电路200还包括相位异常检测模块240和第二控制模块250。
相位异常检测模块240，与路径复制模块210连接，用于检测反馈时钟信号CKFB与初始时钟信号CK之间的相位差，并根据相位差生成异常检测信号PE；
第二控制模块250，与相位异常检测模块240连接，用于根据异常检测信号PE生成第二编码组，第二编码组用于调整可变延迟线100的延迟，第二编码组 的最低有效位对应延迟调整的步进值为第二步进值。
其中，相位异常检测模块240和第二控制模块250的控制方式与前述的相位检测模块220和第一控制模块230的控制方式相似。可以理解的是，存储器正常运行时，外部的温度等扰动因素对DQS信号的时序影响较小，因此，只采用第一步进值的调节即可使初始时钟信号CK的上升沿和DQS信号的上升沿对齐。但是，当存储器的电压发生变化时，会对DQS信号造成较大的影响，从而导致DQS信号的上升沿时刻发生异常改变，相位异常检测模块240即用于对该异常改变进行检测，并当发生异常改变时，通过异常检测信号PE使第二控制模块250控制可变延迟线100的延迟进行第二步进值的调整，从而实现对异常的DQS信号的快速纠正。
具体地，相位异常检测模块240用于当反馈时钟信号CKFB与初始时钟信号CK之间的相位差大于等于相位差阈值时，判定延迟时钟信号满足预设条件，并切换异常检测信号PE至第一状态，第一状态的异常检测信号PE用于控制第二编码组有效。其中，第一状态可以为高电平，当第二编码组有效时，即可控制可变延迟线100的延迟进行第二步进值的调整。相位异常检测模块240还用于当反馈时钟信号CKFB与初始时钟信号CK之间的相位差小于或等于相位差阈值时，判定延迟时钟信号不满足预设条件，并切换异常检测信号PE至第二状态，第二状态的异常检测信号PE用于控制第二编码组无效。其中，第二状态可以为低电平。
在其中一个实施例中，相位异常检测模块240还用于确定相位差的异常等级，第二控制模块250还用于接收异常等级，并根据异常等级调节第二步进值。其中，异常等级由初始时钟信号CK和反馈时钟信号CKFB之间的相位差决定，具体地，异常等级由初始时钟信号CK和反馈时钟信号CKFB之间的相位差所处 的相位差阈值的范围决定。示例性地，异常等级例如可以包括4个等级，即异常等级分别为0至3，且异常等级0至异常等级3的相位差依次增大，且分别对应设置有第一相位差阈值td0、第二相位差阈值td1、第三相位差阈值td2和第四相位差阈值td3，多个相位差阈值的关系是td0＜td1＜td2＜td3，例如，若相位差处于第一相位差阈值td0和第二相位差阈值td1之间，则可以判定异常等级为0，若相位差处于第一相位差阈值td1和第二相位差阈值td2之间，则可以判定异常等级为1，若相位差处于第二相位差阈值td2和第三相位差阈值td3之间，则可以判定异常等级为2，若相位差大于第三相位差阈值td3，则可以判定异常等级为3。
图2为一实施例的第二相位差阈值的时序示意图，图3为一实施例的第三相位差阈值的时序示意图，参考图2，当反馈时钟信号CKFB的上升沿时刻处于初始时钟信号CK的上升沿时刻的+/-td1的范围内时，说明反馈时钟信号CKFB与初始时钟信号CK之间的相位差小于或等于第二相位差阈值td1，相应地异常检测信号PE输出第二状态，即低电平，不需要对可变延迟线100的延迟进行调整；当反馈时钟信号CKFB的上升沿时刻处于初始时钟信号CK的上升沿时刻的+/-td1的范围以外时，说明反馈时钟信号CKFB与初始时钟信号CK之间的相位差大于第二相位差阈值td1，相应地异常检测信号PE输出第一状态，即高电平，需要对可变延迟线100的延迟进行调整。结合图2和图3，当相位差阈值增大时，反馈时钟信号CKFB的误差窗口变大，即，可以对应更大的相位误差，从而对可变延迟线100的延迟进行更大步进值的调节。在本实施例中，通过设置多个相位差阈值，对相位差进行异常等级的划分，并根据划分的异常等级调节第二步进值，可以实现更加灵活的延迟调节，从而提高延迟锁定环电路的调节精度和调节速度。
在其中一个实施例中，相位异常检测模块240还包括：阈值调节单元，阈值调节单元用于根据异常检测信号PE更新相位差阈值，相位异常检测模块240用于通过更新相位差阈值确定异常相位差的异常等级。图4为一实施例的异常等级的状态机，参考图4，状态机根据当前所处的异常等级以及异常检测信号PE的状态对异常等级进行调节，例如，若当前异常等级为2，且检测到反馈时钟信号CKFB与初始时钟信号CK之间的相位差小于相位差阈值td2，即反馈时钟信号CKFB的上升沿处于初始时钟信号CK的上升沿的误差窗口内，则说明可以进一步缩小误差窗口，以判断异常等级是否可以减小至1或0。本实施例通过对异常等级的实时跟踪，可以更加准确地调整第二步进值，从而使相位差与第二步进值相匹配，实现更加准确的延迟调节。
图5为一实施例的相位异常检测模块240的结构示意图，参考图5，在本实施例中，240相位异常检测模块240包括正向异常检测单元241、负向异常检测单元242和运算单元243。正向异常检测单元241用于根据反馈时钟信号CKFB、相位差阈值信号和初始时钟信号CK生成正向检测信号；负向异常检测单元242用于根据反馈时钟信号CKFB、相位差阈值信号的反向信号和初始时钟信号CK生成负向检测信号；运算单元243用于根据正向检测信号和负向检测信号生成异常检测信号PE。
其中，正向异常检测单元241用于检测反馈时钟信号CKFB的上升沿是否超前于初始时钟信号CK的上升沿，以及超前量是否大于相位差阈值，并当反馈时钟信号CKFB的超前量大于相位差阈值时，输出高电平的正向检测信号。负向异常检测单元242用于检测反馈时钟信号CKFB的上升沿是否滞后于初始时钟信号CK的上升沿，以及滞后量是否大于相位差阈值，并当反馈时钟信号CKFB的滞后量大于相位差阈值时，输出高电平的负向检测信号。运算单元243用于根据正 向检测信号和负向检测信号生成异常检测信号PE，运算单元243可以为一逻辑门电路，例如为或门，即当正向检测信号和负向检测信号中的至少一个为高电平时，运算单元243输出的异常检测信号PE为高电平。
在其中一个实施例中，继续参考图5，正向异常检测单元241包括正延迟电路244、参考延迟电路245和正向鉴相器246。正延迟电路244用于根据反馈时钟信号CKFB和相位差阈值信号生成第一检测信号；参考延迟电路245用于根据初始时钟信号CK生成参考检测信号；正向鉴相器246分别与正延迟电路244和参考延迟电路245连接，用于根据第一检测信号和参考检测信号生成正向检测信号。
其中，相位差阈值信号即为与相位差阈值存在对应关系的信号，示例性地，相位差阈值信号可以包括多个阈值控制位，多个阈值控制位可以共同用于生成延迟时长，且生成的延迟时长等于相位差阈值。具体地，第一检测信号即为对反馈时钟信号CKFB延迟相位差阈值后生成的信号，相比先获取相位差再判定异常等级的处理方法，本实施例的第一检测信号的生成方式可以针对不同的相位差阈值进行简便地调节，灵活性和可操作性更高，通过比较第一检测信号和参考检测信号之间的相位匹配情况，即可准确地获取反馈时钟信号CKFB与初始时钟信号CK之间的相位差、以及相位差对应的异常等级。
进一步地，负向异常检测单元242与正向异常检测单元241共用参考延迟电路245，并额外包括负延迟电路247和负向鉴相器248，负向异常检测单元242的检测方法与正向异常检测单元241的检测方法相似，此处不再进行赘述。
图6为一实施例的正延迟电路244的结构示意图，参考图6，在本实施例中，正延迟电路244包括第一延迟电路2441和第二延迟电路2442。
第一延迟电路2441包括多个并联的第一反相器，第一反相器的输入端用于 接收反馈时钟信号CKFB，第一反相器用于在相位差阈值的控制下对输入的信号进行反相。相位差阈值信号包括多个阈值控制位，且与相位差阈值一一对应。
表1相位差阈值信号-相位差阈值真值表
sel<3:0> selb<3:0> 相位差阈值
1111 0000 -td3
1101 0010 -td2
1011 0100 -td1
1001 0110 -td0
1000 0111 0
0101 1010 td0
0011 1100 td1
0010 1101 td2
0000 1111 td3
表1为相位差阈值信号-相位差阈值真值表，参考表1，在本实施例中，相位差阈值信号包括4个阈值控制位，每位数据对应为sel<3:0>，selb<3:0>为sel<3:0>的反。示例性地，相位差阈值信号为0101，则sel0＝1，sel1＝0，sel2＝1，sel3＝0，selb0＝0，selb1＝1，selb2＝0，selb3＝1，sel<3:0>和selb<3:0>成对地输入至第一反相器，从而作为使能信号控制每个第一反相器的输出。
第二延迟电路2442包括固定延时链和多个第二反相器。固定延时链用于接收反馈时钟信号CKFB，并对反馈时钟信号CKFB进行预设延迟，以生成延迟反馈信号，在本实施例中，固定延时链包括4个缓冲器。多个并联的第二反相器的输入端用于接收延迟反馈信号，第二反相器用于在相位差阈值的控制下对输入的信号进行反相，第二反相器的使能信号的输入方式与第一反相器相似，此处不再进行赘述。其中，第一延迟电路2441和第二延迟电路2442的输出共同构成第一检测信号，即实现了根据反馈时钟信号CKFB和相位差阈值信号生成第一检测信号。
图7为一实施例的电压波动的仿真图，图8为图7实施例的电压波动时的 相位差仿真图，在图8中，虚线表示未采用本申请实施例的延迟锁定环电路的相位差曲线，而实线表示采用本申请实施例的延迟锁定环电路的相位差曲线。参考图7至图8，为了验证延迟锁定环电路的性能，施加一个如图7所示的60mV的电压斜坡信号以模拟电压波动，并打开和关闭延迟锁定环电路，以检查信号的相位误差变化，如图8所示，采用本申请实施例的延迟锁定环电路后，DQS信号的相位峰值漂移降低了约70％，从而大幅提高了稳定性和可靠性。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

  1. 一种延迟锁定环电路，包括：
    可变延迟线，用于对初始时钟信号进行延迟以生成延迟时钟信号；
    控制电路，与所述可变延迟线连接，用于控制所述可变延迟线进行第一模式的延迟调整，还用于当所述延迟时钟信号满足预设条件时，对所述可变延迟线进行第二模式的延迟调整；
    其中，所述第一模式每次延迟调整的步进值为第一步进值，所述第二模式每次延迟调整的步进值为第二步进值，所述第二步进值大于所述第一步进值。
  2. 根据权利要求1所述的延迟锁定环电路，其中，所述控制电路包括：
    路径复制模块，用于接收所述延迟时钟信号，并对所述延迟时钟信号延迟预设时间，以生成反馈时钟信号；
    相位检测模块，用于检测所述反馈时钟信号与所述初始时钟信号之间的相位差，并根据所述相位差生成正常检测信号；
    第一控制模块，与所述相位检测模块连接，用于根据所述正常检测信号生成第一编码组，所述第一编码组用于调整所述可变延迟线的延迟，所述第一编码组的最低有效位对应延迟调整的步进值为所述第一步进值。
  3. 根据权利要求2所述的延迟锁定环电路，其中，所述控制电路还包括：
    相位异常检测模块，用于检测所述反馈时钟信号与所述初始时钟信号之间的相位差，并根据所述相位差生成异常检测信号；
    第二控制模块，与所述相位异常检测模块连接，用于根据所述异常检测信号生成第二编码组，所述第二编码组用于调整所述可变延迟线的延迟，所述第二编 码组的最低有效位对应延迟调整的步进值为所述第二步进值。
  4. 根据权利要求3所述的延迟锁定环电路，其中，所述相位异常检测模块用于当所述反馈时钟信号与所述初始时钟信号之间的相位差大于等于相位差阈值时，判定所述延迟时钟信号满足所述预设条件，并切换所述异常检测信号至第一状态，第一状态的所述异常检测信号用于控制所述第二编码组有效。
  5. 根据权利要求4所述的延迟锁定环电路，其中，所述相位异常检测模块还用于当所述反馈时钟信号与所述初始时钟信号之间的相位差小于或等于所述相位差阈值时，判定所述延迟时钟信号不满足所述预设条件，并切换所述异常检测信号至第二状态，第二状态的所述异常检测信号用于控制所述第二编码组无效。
  6. 根据权利要求3所述的延迟锁定环电路，其中，所述相位异常检测模块包括：
    正向异常检测单元，用于根据所述反馈时钟信号、相位差阈值信号和初始时钟信号生成正向检测信号；
    负向异常检测单元，用于根据所述反馈时钟信号、所述相位差阈值信号的反向信号和所述初始时钟信号生成负向检测信号；
    运算单元，用于根据所述正向检测信号和所述负向检测信号生成所述异常检测信号。
  7. 根据权利要求6所述的延迟锁定环电路，其中，所述相位异常检测模块还用于确定所述相位差的异常等级；
    所述第二控制模块还用于接收所述异常等级，并根据所述异常等级调节所述第二步进值。
  8. 根据权利要求7所述的延迟锁定环电路，其中，相位异常检测模块还包括： 阈值调节单元，用于根据所述异常检测信号更新所述相位差阈值；
    所述相位异常检测模块用于通过更新所述相位差阈值确定所述相位差的异常等级。
  9. 根据权利要求6所述的延迟锁定环电路，其中，所述正向异常检测单元包括：
    正延迟电路，用于根据所述反馈时钟信号和所述相位差阈值信号生成第一检测信号；
    参考延迟电路，用于根据所述初始时钟信号生成参考检测信号；
    正向鉴相器，分别与所述正延迟电路和所述参考延迟电路连接，用于根据所述第一检测信号和参考检测信号生成所述正向检测信号。
  10. 根据权利要求9所述的延迟锁定环电路，其中，所述正延迟电路包括：
    第一延迟电路，包括多个并联的第一反相器，所述第一反相器的输入端用于接收所述反馈时钟信号，所述第一反相器用于在所述相位差阈值的控制下对输入的信号进行反相；
    第二延迟电路，包括：
    固定延时链，用于接收所述反馈时钟信号，并对所述反馈时钟信号进行预设延迟，以生成延迟反馈信号；
    多个并联的第二反相器，所述第二反相器的输入端用于接收所述延迟反馈信号，所述第二反相器用于在所述相位差阈值的控制下对输入的信号进行反相；
    其中，所述第一延迟电路和所述第二延迟电路的输出共同构成所述第一检测信号。
PCT/CN2021/076171 2020-08-11 2021-02-09 延迟锁定环电路 WO2022033005A1 (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP21855061.4A EP4195510A4 (en) 2020-08-11 2021-02-09 LATCHED LOOP CIRCUIT WITH DELAY
US17/449,667 US11398824B2 (en) 2020-08-11 2021-09-30 Delay locked loop circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202010799413.6A CN114079457A (zh) 2020-08-11 2020-08-11 延迟锁定环电路
CN202010799413.6 2020-08-11

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/449,667 Continuation US11398824B2 (en) 2020-08-11 2021-09-30 Delay locked loop circuit

Publications (1)

Publication Number Publication Date
WO2022033005A1 true WO2022033005A1 (zh) 2022-02-17

Family

ID=80246698

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2021/076171 WO2022033005A1 (zh) 2020-08-11 2021-02-09 延迟锁定环电路

Country Status (2)

Country Link
CN (1) CN114079457A (zh)
WO (1) WO2022033005A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117953938A (zh) * 2022-10-21 2024-04-30 长鑫存储技术有限公司 一种延迟锁相环和存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090273381A1 (en) * 2008-04-30 2009-11-05 Hynix Semiconductor, Inc. Delayed locked loop circuit
US20130121094A1 (en) * 2011-11-15 2013-05-16 Rambus Inc. Integrated circuit comprising a delay-locked loop
CN203340049U (zh) * 2011-04-01 2013-12-11 英特尔公司 具有细粒度和粗粒度延迟元件的数字控制延迟线和以细粒度增量进行调整的系统
CN108306639A (zh) * 2017-01-11 2018-07-20 联发科技股份有限公司 延迟信号产生装置和延迟信号产生方法
CN109903794A (zh) * 2017-12-08 2019-06-18 三星电子株式会社 包括延迟锁定环的存储装置及该存储装置的操作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090273381A1 (en) * 2008-04-30 2009-11-05 Hynix Semiconductor, Inc. Delayed locked loop circuit
CN203340049U (zh) * 2011-04-01 2013-12-11 英特尔公司 具有细粒度和粗粒度延迟元件的数字控制延迟线和以细粒度增量进行调整的系统
US20130121094A1 (en) * 2011-11-15 2013-05-16 Rambus Inc. Integrated circuit comprising a delay-locked loop
CN108306639A (zh) * 2017-01-11 2018-07-20 联发科技股份有限公司 延迟信号产生装置和延迟信号产生方法
CN109903794A (zh) * 2017-12-08 2019-06-18 三星电子株式会社 包括延迟锁定环的存储装置及该存储装置的操作方法

Also Published As

Publication number Publication date
CN114079457A (zh) 2022-02-22

Similar Documents

Publication Publication Date Title
US10755758B2 (en) Methods and apparatuses including command delay adjustment circuit
KR100546135B1 (ko) 지연 고정 루프를 포함하는 메모리 장치
US8174297B2 (en) Multi-phase clock generation
US9077350B2 (en) Delay-locked loop circuit and method of controlling the same
US8208321B2 (en) Apparatus and method for data strobe and timing variation detection of an SDRAM interface
US20220321112A1 (en) Duty adjustment circuit, and delay locked loop circuit and semiconductor memory device including the same
US7719334B2 (en) Apparatus and method for multi-phase clock generation
KR100971428B1 (ko) 듀티 보정 회로
KR100987359B1 (ko) 데이터 입출력 회로
US8766686B2 (en) Semiconductor device and method for driving the same
US10931270B2 (en) Apparatuses and methods for data transmission offset values in burst transmissions
KR20210124152A (ko) 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치
US8049544B2 (en) Delay locked loop circuit
US8736330B2 (en) Data output circuit and data output method thereof
US8624643B2 (en) Semiconductor memory apparatus
WO2022033005A1 (zh) 延迟锁定环电路
US8823433B2 (en) Data output circuit
US20150002196A1 (en) Semiconductor device having dll circuit
US11398824B2 (en) Delay locked loop circuit
US20190109587A1 (en) Pipelined latches to prevent metastability
US10109330B1 (en) Semiconductor device
KR100985879B1 (ko) 지연고정루프회로
TWI494946B (zh) 設置在記憶體裝置中且具有寬頻應用特性的延遲鎖定迴路系統以及動態改變設置在記憶體裝置中且具有寬頻應用特性之延遲鎖定迴路系統中的延遲電路的供應電壓的方法
KR20120109196A (ko) 지연고정루프 및 이를 포함하는 반도체 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21855061

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021855061

Country of ref document: EP

Effective date: 20230307

NENP Non-entry into the national phase

Ref country code: DE