WO2022019017A1 - 半導体装置、半導体モジュール、及び無線通信装置 - Google Patents

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    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Definitions

  • This disclosure relates to semiconductor devices, semiconductor modules, and wireless communication devices.
  • HEMT high electron mobility transistor
  • HEMT using the two-dimensional electron gas layer as a channel is expected as a transistor capable of low resistance, high withstand voltage, and high-speed operation. ing.
  • HEMT is expected to be applied to power devices, RF (Radio Frequency) devices, and the like.
  • a HEMT having a MIS (Metal-Insulator-Semiconductor) structure in which a compound semiconductor layer and a gate metal are bonded via a gate insulating film has been proposed (for example, Patent Document 1).
  • MIS-structured HEMT a gate insulating film is present at the interface between the compound semiconductor layer and the gate, and gate leakage during off-operation is suppressed, so that power consumption can be reduced. Therefore, MIS-structured HEMTs are expected to be suitable for portable wireless communication devices.
  • a transistor having a MIS structure can realize higher speed operation by thinning the gate insulating film.
  • thinning the gate insulating film reduces the dielectric strength of the gate insulating film, which may reduce the gate withstand voltage during off-operation.
  • the carrier density of the two-dimensional electron gas layer which is a channel is high, a high electric field is likely to be applied by the gate insulating film. Therefore, in HEMT, it is desired to further improve the gate withstand voltage.
  • the semiconductor device includes a channel layer including a first nitride semiconductor, a barrier layer including a second nitride semiconductor, provided on the channel layer, and a barrier layer on the barrier layer.
  • the source electrode and the drain electrode provided, the gate electrode provided on the barrier layer between the source electrode and the drain electrode, and the source electrode or the drain electrode and the gate electrode between the gate electrode and the gate electrode.
  • the channel layer is provided corresponding to at least a side opening region provided on one side of the side surface of the gate electrode and a planar region provided with the gate electrode and the side opening region, and is more than the other region of the channel layer. It has a low Ns region with a low carrier density.
  • the semiconductor module according to the embodiment of the present disclosure includes a semiconductor device, and the semiconductor device includes a channel layer including a first nitride semiconductor and a second nitride semiconductor, and is provided on the channel layer.
  • the wireless communication device includes a semiconductor device, and the semiconductor device includes a channel layer including a first nitride semiconductor and a second nitride semiconductor, and is provided on the channel layer.
  • the barrier layer exposed by the gate opening provided with the gate electrode and the side opening region provided at least on one side of the side surface of the gate electrode It is possible to control polarization and the like. Therefore, it is possible to form a low Ns region in which the carrier density is reduced in the channel layer corresponding to the barrier layer.
  • FIG. 3 is an enlarged vertical sectional view of the vicinity of the gate electrode and the side opening region of FIG. 1. It is a graph which shows the relationship between the carrier density in a low Ns region, and the withstand voltage of a semiconductor device. It is a vertical sectional view explaining one process of the manufacturing method of the semiconductor device which concerns on the same embodiment. It is a vertical sectional view explaining one process of the manufacturing method of the semiconductor device which concerns on the same embodiment. It is a vertical sectional view explaining one process of the manufacturing method of the semiconductor device which concerns on the same embodiment. It is a vertical sectional view explaining one process of the manufacturing method of the semiconductor device which concerns on the same embodiment. It is a vertical sectional view explaining one process of the manufacturing method of the semiconductor device which concerns on the same embodiment.
  • FIG. 1 is a vertical sectional view showing the configuration of the semiconductor device 100 according to the present embodiment.
  • FIG. 2 is a top view showing the configuration of the semiconductor device 100 according to the present embodiment.
  • the semiconductor device 100 includes a substrate 110, a buffer layer 120, a channel layer 130, a low Ns region 131, a barrier layer 140, an ohmic layer 151, a source electrode 150S, and a drain electrode 150D.
  • the first insulating layer 161 and the second insulating layer 162, the third insulating layer 163, the gate electrode 170, the gate insulating film 171 and the side opening region 172 are provided.
  • the semiconductor device 100 is a high electron mobility transistor (HEMT) having a two-dimensional electron gas layer (2DEG) formed by the difference between the magnitude of the polarization of the channel layer 130 and the magnitude of the polarization of the barrier layer 140 as a channel.
  • HEMT high electron mobility transistor
  • 2DEG two-dimensional electron gas layer
  • the two-dimensional electron gas layer is formed in, for example, the channel layer 130 in the vicinity of the barrier layer 140.
  • the substrate 110 is a support for the semiconductor device 100.
  • the substrate 110 may be a substrate made of a semiconductor material having a lattice constant close to that of the nitride semiconductor constituting the channel layer 130.
  • the substrate 110 may be a substrate made of a III-V compound semiconductor such as a single crystal GaN substrate.
  • the substrate 110 can be a substrate made of a material having a lattice constant different from that of the channel layer 130.
  • the substrate 110 may be a SiC substrate, a sapphire substrate, a Si substrate, or the like.
  • the buffer layer 120 is a nitride semiconductor layer epitaxially grown on the substrate 110.
  • the buffer layer 120 can alleviate the lattice mismatch between the substrate 110 and the channel layer 130 by controlling the lattice constant of the surface on which the channel layer 130 is provided. According to this, the buffer layer 120 can improve the crystal state of the channel layer 130 and suppress the warp of the substrate 110.
  • the buffer layer 120 may be composed of AlN, AlGaN, or GaN. However, depending on the configuration of the substrate 110 and the channel layer 130, the buffer layer 120 may not be provided.
  • the buffer layer 120 may be provided in a single layer structure, or may be provided in a multilayer structure in which a plurality of AlN, AlGaN, or GaN is laminated. Further, when the buffer layer 120 is made of a ternary material such as AlGaN, the buffer layer 120 may be provided so that the composition gradually changes in the thickness direction.
  • the channel layer 130 is composed of a nitride semiconductor having a narrower bandgap than the barrier layer 140.
  • the channel layer 130 can accumulate carriers on the channel layer 130 side near the interface with the barrier layer 140 due to the difference in the magnitude of polarization from the barrier layer 140.
  • the channel layer 130 may be composed of epitaxially grown GaN.
  • the channel layer 130 may be composed of undoped u-GaN to which impurities are not added. In such a case, the channel layer 130 can suppress the scattering of impurities of the carriers, so that the mobility of the carriers can be further increased.
  • the barrier layer 140 is composed of a nitride semiconductor having a wider bandgap than the channel layer 130.
  • a nitride semiconductor having a wider bandgap than the channel layer 130.
  • the barrier layer 140 may be composed of an epitaxially grown Al 1-xy Ga x In y N (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1). Further, the barrier layer 140 may be composed of an undoped u-Al 1-xy Ga x In y N to which impurities are not added. In such a case, the barrier layer 140 can suppress the scattering of impurities of the carriers in the channel layer 130, so that the mobility of the carriers can be further increased.
  • the barrier layer 140 may be composed of a single layer, or may be configured by laminating a plurality of Al 1-xy Ga x In y N having different compositions. Further, the barrier layer 140 may be configured so that the composition gradually changes in the thickness direction.
  • the low Ns region 131 is provided in a part of the channel layer 130 and has a lower carrier density than the other regions of the channel layer 130. Specifically, the low Ns region 131 is provided in a part of the channel layer 130 corresponding to the planar region in which the gate electrode 170 and the side opening region 172 are provided. The low Ns region 131 functions as part of the current path between the drain electrode 150D and the source electrode 150S.
  • the low Ns region 131 Since the low Ns region 131 has a lower carrier density than the other regions of the channel layer 130, an excessive electric field is applied to the gate insulating film 171 between the low Ns region 131 and the gate electrode 170. It can be suppressed. Further, since the low Ns region 131 is provided so as to extend from the gate electrode 170 only by the side opening region 172, it is possible to suppress the occurrence of electric field concentration at the end of the gate electrode 170. Therefore, the low Ns region 131 can improve the withstand voltage of the semiconductor device 100.
  • the laminated structure of the substrate 110, the buffer layer 120, the channel layer 130, and the barrier layer 140 is provided with an active region 140A surrounded by an insulating element separation region.
  • the active region 140A is a region in which each configuration of the semiconductor device 100 is provided, and is provided as an island-shaped region surrounded by an element separation region.
  • the device separation region is provided by inactivating the channel layer 130 and the barrier layer 140 by implanting ions such as B (boron).
  • the element separation region is provided so as to surround the active region 140A, and electrically separates the active regions 140A from each other.
  • the element separation region may be formed by removing the channel layer 130 and the barrier layer 140 by etching.
  • a source electrode 150S and a drain electrode 150D are provided in the extending direction of the active region 140A, and a gate electrode 170 is provided between the source electrode 150S and the drain electrode 150D.
  • the source electrode 150S and the drain electrode 150D may be provided so as to project from each other in a direction orthogonal to the extending direction of the active region 140A.
  • the gate electrode 170 may be provided so as to cross the active region 140A in a direction orthogonal to the extending direction of the active region 140A.
  • the ohmic layer 151 is provided on both sides of the barrier layer 140 with the gate electrode 170 interposed therebetween.
  • the ohmic layer 151 forms an ohmic contact with the barrier layer 140 by heat treatment, thereby reducing the contact resistance between the source electrode 150S and the drain electrode 150D provided on the upper layer and the two-dimensional electron gas layer (2DEG). be able to.
  • the ohmic layer 151 may be provided, for example, in a structure in which Ti (titanium), Al (aluminum), Ni (nickel), and Au (gold) are sequentially laminated from the barrier layer 140 side.
  • the source electrode 150S and the drain electrode 150D are provided on the ohmic layers 151 provided on both sides of the gate electrode 170, respectively.
  • the source electrode 150S and the drain electrode 150D can be electrically connected to the two-dimensional electron gas layer (2DEG) in the channel layer 130 via the ohmic layer 151.
  • the source electrode 150S and the drain electrode 150D may be provided in a structure in which Ti (titanium), Al (aluminum), Ni (nickel), and Au (gold) are sequentially laminated from the ohmic layer 151 side.
  • a regrowth layer may be provided below the ohmic layer 151.
  • the barrier layer 140 and the channel layer 130 are dug from the barrier layer 140 side to a region deeper than the interface between the barrier layer 140 and the channel layer 130, and the dug region is made of an n-type nitride semiconductor. It is provided by embedding.
  • the regrowth layer may be provided by selectively epitaxially growing a nitride semiconductor containing an n-type impurity in a region corresponding to a source and a drain using a selection mask.
  • the regrowth layer may be provided by epitaxially growing a nitride semiconductor containing an n-type impurity on the entire surface and then removing the deposits on the mask.
  • the source electrode 150S and the drain electrode 150D can be electrically connected to the two-dimensional electron gas layer (2DEG) with lower resistance.
  • the regrowth layer may be composed of GaN containing n-type impurities such as Si or Ge at 1.0 ⁇ 10 19 pieces / cm 3 or more.
  • the regrowth layer may be composed of In 1-x Ga x N (0 ⁇ x ⁇ 1), which is easier to grow at a lower temperature than GaN.
  • the first insulating layer 161 is provided with an insulating material so as to cover the barrier layer 140 and the ohmic layer 151. Specifically, the first insulating layer 161 is provided with a material having an insulating property with respect to the barrier layer 140, the ohmic layer 151, and the gate electrode 170. According to this, the first insulating layer 161 protects the surface of the barrier layer 140 from impurities such as ions and improves the interface with the barrier layer 140 to suppress deterioration of the characteristics of the semiconductor device 100. Can be done.
  • the first insulating layer 161 may be made of Al 2 O 3 having a film thickness of about 50 nm.
  • the first insulating layer 161 is provided with an opening 150H for providing the source electrode 150S and the drain electrode 150D, and is provided with a gate opening 170H for providing the gate electrode 170.
  • the gate opening 170H provided in the first insulating layer 161 is provided so as to have a width larger than the gate opening 170H provided in the second insulating layer 162 because the side opening region 172 described later is provided.
  • the second insulating layer 162 is provided with an insulating material so as to cover the first insulating layer 161.
  • the second insulating layer 162 is provided with a material having an insulating property with respect to the first insulating layer 161, the gate electrode 170, and the gate insulating film 171.
  • the second insulating layer 162 can protect the surface of the barrier layer 140 from impurities such as ions.
  • the second insulating layer 162 may be made of SiO 2 having a film thickness of about 100 nm.
  • the second insulating layer 162 is provided with an opening 150H for providing the source electrode 150S and the drain electrode 150D, and is provided with a gate opening 170H for providing the gate electrode 170.
  • the gate opening 170H provided in the second insulating layer 162 is smaller in width than the gate opening 170H provided in the first insulating layer 161. Therefore, the second insulating layer 162 is provided so as to protrude from the first insulating layer 161 inside the gate opening 170H.
  • the gate insulating film 171 is uniformly provided on the second insulating layer 162 with an insulating material along the shape of the opening 150H and the gate opening 170H. Specifically, the gate insulating film 171 is formed on the second insulating layer 162, the inner side surface of the opening 150H provided in the first insulating layer 161 and the second insulating layer 162, and the inner side surface of the gate opening 170H. It is uniformly provided on the bottom surface.
  • the gate insulating film 171 is provided with a material having an insulating property with respect to the barrier layer 140 and the gate electrode 170.
  • the gate insulating film 171 protects the surface of the barrier layer 140 from impurities such as ions and improves the interface with the barrier layer 140 to suppress deterioration of the characteristics of the semiconductor device 100.
  • the gate insulating film 171 may be provided as a single-layer film or a laminated film with Al 2 O 3 or HfO 2 having a film thickness of about 10 nm.
  • the gate electrode 170 is made of a conductive material and is provided on the gate insulating film 171 inside the gate opening 170H. Specifically, the gate electrode 170 is provided on the gate insulating film 171 on the barrier layer 140 through the gate opening 170H from above the second insulating layer 162. For example, the gate electrode 170 may be provided by laminating Ni (nickel) and Au (gold) from the gate insulating film 171 side.
  • the gate electrode 170 can control the carrier concentration of the two-dimensional electron gas layer (2DEG) formed in the channel layer 130 by the applied voltage. Specifically, the gate electrode 170 controls the thickness of the depletion layer formed in the lower barrier layer 140 by the applied voltage, so that the carrier concentration of the two-dimensional electron gas layer (2DEG) formed in the channel layer 130 is controlled. Can be controlled by the electric field effect.
  • the side opening region 172 is provided at least on one side of the side surface of the gate electrode 170 between the source electrode 150S or the drain electrode 150D and the gate electrode 170 as a side opening with respect to the first insulating layer 161.
  • the side opening region 172 can form a low Ns region 131 in the channel layer 130 by processing the barrier layer 140 via the side opening region 172 and the gate opening 170H. That is, the low Ns region 131 is provided in the channel layer 130 in the plane region where the side opening region 172 and the gate electrode 170 are provided.
  • the low Ns region 131 can be formed by recessing, adding a fixed charge, anion doping, or the like to the barrier layer 140 exposed at the side opening region 172 and the gate opening 170H.
  • the side opening region 172 may be provided at least on the side surface of the gate electrode 170 between the drain electrode 150D and the gate electrode 170. Electric field concentration at the end of the gate electrode 170 tends to occur on the drain electrode 150D side. Therefore, the side opening region 172 can improve the pressure resistance at the end of the gate electrode 170 by forming the low Ns region 131 on the drain electrode 150D side.
  • the side opening region 172 may be provided on both sides of the side surface of the gate electrode 170 between the source electrode 150S and the drain electrode 150D and the gate electrode 170, respectively. According to this, the side opening region 172 can further improve the pressure resistance at the end of the gate electrode 170 by forming the low Ns region 131 on each side of the source electrode 150S and the drain electrode 150D.
  • the side opening region 172 provided on the drain electrode 150D side may be provided with a width larger than the side opening region 172 provided on the source electrode 150S side.
  • the electric field concentration at the end of the gate electrode 170 tends to occur on the drain electrode 150D side. Therefore, the semiconductor device 100 can further improve the withstand voltage by providing the side opening region 172 and the low Ns region 131 on the drain electrode 150D side with a larger width.
  • the side opening region 172 may be provided over the entire side surface of the gate electrode 170.
  • a gate opening 170H penetrating the first insulating layer 161 and the second insulating layer 162 is formed by dry etching, and the side surface of the first insulating layer 161 exposed by the gate opening 170H is wetted. It is formed by removing it by etching.
  • the side opening region 172 is provided so as to extend from the gate opening 170H to the entire circumference. Since the side opening region 172 can form the low Ns region 131 in the active region 140A directly below, it is possible to suppress excessive electric field application and electric field concentration between the low Ns region 131 and the gate electrode 170. can.
  • the third insulating layer 163 is provided on the gate insulating film 171 with an insulating material.
  • the third insulating layer 163 is provided with a material having an insulating property with respect to the source electrode 150S, the drain electrode 150D, and the gate electrode 170.
  • the third insulating layer 163 may be made of SiO 2 or Si 3 N 4 or the like.
  • the third insulating layer 163 is provided with an opening 150H for providing the source electrode 150S and the drain electrode 150D.
  • the semiconductor device 100 improves the gate withstand voltage of the semiconductor device 100 by providing a low Ns region 131 with a reduced carrier density in a part of the channel layer 130. be able to.
  • the size of the low Ns region 131 and the degree of reduction of the carrier density of the low Ns region 131 can be appropriately set according to the specifications of the semiconductor device 100. However, further expansion of the low Ns region 131 and further reduction of the carrier density of the low Ns region 131 may further improve the withstand voltage of the semiconductor device 100, while increasing the on-resistance of the semiconductor device 100. There is.
  • FIG. 3 and FIG. 3 show the suitable size of the low Ns region 131 capable of achieving both the withstand voltage of the semiconductor device 100 and the on-resistance, and the suitable reduction degree of the carrier density of the low Ns region 131. This will be specifically described with reference to FIG.
  • FIG. 3 is an enlarged vertical sectional view of the vicinity of the gate electrode 170 and the side opening region 172 of FIG.
  • the width w of the side opening region 172 is preferably 0.3 Lg or more and 0.4 Lg or less from the gate electrode 170, and is a low Ns region.
  • the width w5 of 131 is preferably 1.6 Lg or more and 1.8 Lg or less.
  • the barrier layer 140 is composed of AlInN having an In concentration of 19%
  • the side opening region 172 and the low Ns region 131 are provided in the above range to improve the pressure resistance of the semiconductor device 100 while improving the pressure resistance. It is possible not to increase the on-resistance excessively.
  • the width w of the side opening region 172 is preferably 100 nm or less from the gate electrode 170, and the low Ns region 131 is a region protruding from the gate electrode 170 on both sides of the source electrode 150S and the drain electrode 150D at 100 nm or less, respectively. It is preferable to be provided in.
  • the side opening region 172 is provided with a width within the above range, and the low Ns region 131 is formed in an appropriate range to obtain a withstand voltage of the semiconductor device 100. It is possible not to increase the on-resistance excessively while improving the property.
  • the lower limit of the width of the side opening region 172 is not particularly limited, but may be 10 nm from the viewpoint of difficulty in forming the side opening region 172 and cost.
  • the degree of reduction of the carrier density in the low Ns region 131 can be appropriately set according to the specifications of the semiconductor device 100.
  • the carrier density of the low Ns region 131 is preferably 50% or more and 90% or less with respect to the carrier density of the other regions of the channel layer 130. In such a case, the semiconductor device 100 can improve the withstand voltage and suppress an excessive increase in on-resistance.
  • FIG. 4 is a graph showing the relationship between the carrier density (Ns) of the low Ns region 131 and the withstand voltage of the semiconductor device 100.
  • the measurement results of the withstand voltage of each of the semiconductor devices 100 manufactured by varying the carrier density (Ns) of the low Ns region 131 are shown in the carrier density of the semiconductor device 100 including the low Ns region 131 having the highest carrier density.
  • the withstand voltage are shown as standardized values set to 1 respectively.
  • the withstand voltage was shown by the gate voltage when the drain current Id-gate voltage Vg of the semiconductor device 100 was evaluated and the Id waveform exceeded the threshold value. For example, when the drain voltage Vd is fixed at 0.1 V and the gate voltage Vg is scanned in the off direction, the gate voltage when the drain current Id exceeds 1 ⁇ 10 -6 mA / mm is shown as the withstand voltage.
  • the withstand voltage of the semiconductor device 100 increases by reducing the carrier density of the low Ns region 131 by 10%. Further, it can be seen that the withstand voltage of the semiconductor device 100 increases to about 3 times by reducing the carrier density of the low Ns region 131 by 50%. As can be seen from the graph shown in FIG. 4, the increase in the withstand voltage of the semiconductor device 100 with respect to the decrease in the carrier density in the low Ns region 131 is linear. Therefore, the low Ns region 131 similarly reduces the carrier density by 10% or more and 50% or less with respect to the other regions of the channel layer 130 even in comparison with the other regions of the channel layer 130. It is considered that the withstand voltage of the semiconductor device 100 can be improved.
  • the low Ns region 131 preferably has a carrier density of 50% or more and 90% or less with respect to the other regions of the channel layer 130. According to this, the semiconductor device 100 can improve the withstand voltage and suppress an excessive increase in on-resistance.
  • the barrier layer 140 is composed of AlInN having an In concentration of 19%, by setting the carrier density of the low Ns region 131 within the above range, it is possible to more preferably achieve both the withstand voltage and the on-resistance of the semiconductor device 100. can.
  • FIGS. 5A to 5G are vertical cross-sectional views illustrating one step of the manufacturing method of the semiconductor device 100 according to the present embodiment.
  • a channel layer 130 is formed by epitaxially growing a buffer layer 120 on a substrate 110 made of, for example, Si, and then epitaxially growing GaN. Subsequently, the barrier layer 140 is formed by epitaxially growing AlGaN (Al 0.3- Ga 0.7 N mixed crystal) on the channel layer 130.
  • the ohmic layer 151 (not shown) is formed and the element separation region is formed.
  • the ohmic layer 151 is formed on the barrier layers 140 on both sides of the region where the gate electrode 170 is formed in the subsequent stage, and an annealing treatment is performed to electrically connect the barrier layer 140 to the barrier layer 140 with low contact resistance.
  • Ohmic layer 151 is formed. It is also possible to provide a re-growth layer in which the n-type nitride semiconductor is selectively re-growth under the ohmic layer 151.
  • an element separation region in which the barrier layer 140 and the channel layer 130 have high resistance is formed.
  • the element separation region is formed so as to surround the island-shaped active region 140A, for example, and electrically separates the active regions 140A from each other.
  • the formation of the element separation region may be performed at an arbitrary timing such as after the formation of the gate electrode 170.
  • the first insulating layer 161 is formed by depositing Al 2 O 3 (aluminum oxide) on the barrier layer 140 using the ALD (Atomic Layer Deposition) method. Further, the second insulating layer 162 is formed by depositing SiO 2 (silicon oxide) on the first insulating layer 161 using a CVD (Chemical Vapor Deposition) method.
  • a gate opening 170H that exposes the first insulating layer 161 is formed.
  • the gate opening 170H can be formed by further suppressing the expansion of the opening width.
  • the barrier layer 140 may be damaged in the subsequent process.
  • the etching selectivity between the first insulating layer 161 and the second insulating layer 162 is 1 or more, preferably 5 or more, excessive etching to the first insulating layer 161 is suppressed, so that the barrier layer 140 is reached. Damage can be suppressed.
  • the first insulating layer 161 is wet-etched to form a side opening 172H on the side surface of the first insulating layer 161 exposed at the gate opening 170H.
  • the etching selectivity between the first insulating layer 161 and the second insulating layer 162 is 1 or more, preferably 5 or more
  • the first insulating layer 161 is etched while proceeding in the side surface direction. 2 It is possible to suppress the progress of etching on the insulating layer 162. According to this, it is possible to prevent the opening width of the gate opening 170H formed in the second insulating layer 162 from widening due to the wet etching of the first insulating layer 161.
  • the low Ns region 131 is formed in the channel layer 130 by recessing the barrier layer 140 exposed at the gate opening 170H and the side opening 172H.
  • the self-polarization of the barrier layer 140 a mixture of self-polarization and piezo-polarization depending on the material
  • the low Ns region 131 can be formed in the channel layer 130 in the region where the barrier layer 140 is recessed.
  • the recess of the barrier layer 140 can be realized, for example, by performing oxidation and wet etching on the barrier layer 140.
  • the low Ns region 131 is formed in the channel layer 130 by using the gate opening 170H and the side opening 172H, it is possible to form the low Ns region 131 without adding a mask or the like.
  • the end of the low Ns region 131 may coincide with the end of the side opening 172H, or may extend outward from the end of the side opening 172H.
  • the gate insulating film 171 is formed by depositing Al 2 O 3 (aluminum oxide) using the ALD (Atomic Layer Deposition) method. Since the ALD method can form a homogeneous film in the entire exposed region, the gate insulating film 171 includes a barrier layer 140 including the inside of the gate opening 170H and the side opening 172H, a first insulating layer 161 and a second. It is formed as a homogeneous film on the exposed surface of the insulating layer 162.
  • the gate electrode 170 is formed by sequentially depositing Ni (nickel) and Au (gold) so as to embed the gate opening 170H on the gate insulating film 171. Then, after depositing the third insulating layer 163 on the gate insulating film 171 and forming the source electrode 150S and the drain electrode 150D on the ohmic layer 151 (not shown), the semiconductor device 100 according to the present embodiment is manufactured. can do.
  • the side opening region 172 becomes a void, but it is also possible to embed a low dielectric constant material in the side opening region 172.
  • a low dielectric constant material is deposited so as to embed the side opening 172H, and the low dielectric constant material deposited on the gate opening 170H is removed by anisotropic etching or the like. Therefore, the side opening region 172 can be embedded with a low dielectric constant material.
  • the low Ns region 131 can be formed by a method other than that described with reference to FIG. 5E. A modification of the method for forming the low Ns region 131 will be described with reference to FIGS. 6 to 7B.
  • FIG. 6 is a vertical cross-sectional view illustrating a modified example of the method for forming the low Ns region 131.
  • FIG. 7A is an energy band diagram of the semiconductor device 100 before adding a fixed charge to the barrier layer 140.
  • FIG. 7B is an energy band diagram of the semiconductor device 100 after applying a fixed charge to the barrier layer 140.
  • E c indicates the energy level at the lower end of the conduction band
  • E v indicates the energy level at the upper end of the valence band
  • E f indicates the Fermi level.
  • the barrier layer 140 exposed at the gate opening 170H and the side opening 172H is oxidized (that is, ashed) with N 2 plasma or O 2 plasma and fixed to the barrier layer 140.
  • the low Ns region 131 can be formed in the channel layer 130.
  • the energy band of the channel layer 130 is lifted by the fixed charge 142 of the barrier layer 140, so that the channel layer 130 is used as a two-dimensional electron gas layer (2DEG).
  • the accumulated carriers are reduced.
  • the low Ns region 131 having a reduced carrier density can be formed in the channel layer 130 corresponding to the barrier layer 140 to which the fixed charge 142 is added. Therefore, the low Ns region 131 can be formed in the channel layer 130 corresponding to the barrier layer 140 exposed by the gate opening 170H and the side opening 172H.
  • the low Ns region 131 is formed in the channel layer 130 by using the gate opening 170H and the side opening 172H, it is possible to form the low Ns region 131 without adding a mask or the like.
  • the end of the low Ns region 131 may coincide with the end of the side opening 172H, or may extend outward from the end of the side opening 172H.
  • FIG. 8 is a schematic perspective view showing the configuration of the semiconductor module 1 according to the second embodiment of the present disclosure.
  • the semiconductor module 1 has, for example, an edge antenna 20 formed in an array and a front of a switch 10, a low noise amplifier 41, a bandpass filter 42, a power amplifier 43, and the like. It is an antenna integrated module in which the end parts are mounted as one module.
  • the semiconductor module 1 can be used, for example, as a transceiver for wireless communication.
  • the semiconductor module 1 includes, for example, the semiconductor device 100 according to the first embodiment as a transistor constituting a switch 10, a low noise amplifier 41, a power amplifier 43, or the like.
  • the semiconductor module 1 that uses radio waves in a higher frequency band, the propagation loss of radio waves becomes larger, so the semiconductor module 1 that supports 5G transmits radio waves with higher power. It is desirable to do.
  • the semiconductor module 1 including the semiconductor device 100 according to the first embodiment can further improve the withstand voltage, it is possible to perform high output, low power consumption, and high reliability wireless communication. That is, the semiconductor module 1 can be more preferably used for the 5th generation mobile communication (5G).
  • FIG. 9 is a block diagram showing a configuration of the wireless communication device 2 according to the third embodiment of the present disclosure.
  • the wireless communication device 2 includes an antenna ANT, an antenna switch circuit 3, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a base band unit BB, and an audio output unit. It includes a MIC, a data output unit DT, and an interface unit I / F (for example, wireless LAN (Wireless Local Area Network: W-LAN), Bluetooth (registered trademark), etc.).
  • the wireless communication device 2 is a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • a transmission signal is output from the baseband portion BB to the antenna ANT via the high frequency integrated circuit RFIC, the high power amplifier HPA, and the antenna switch circuit 3 at the time of transmission. Further, in the wireless communication device 2, the received signal is input from the antenna ANT to the baseband portion BB via the antenna switch circuit 3 and the high frequency integrated circuit RFIC at the time of reception.
  • the received signal processed by the baseband unit BB is output to the outside of the wireless communication device 2 from, for example, the voice output unit MIC, the data output unit DT, or the interface unit I / F.
  • the wireless communication device 2 includes the semiconductor device 100 according to the first embodiment as a transistor constituting the antenna switch circuit 3, the high power amplifier HPA, the high frequency integrated circuit RFIC, the baseband portion BB, and the like. According to this, since the wireless communication device 2 can further improve the withstand voltage, it is possible to perform high output, low power consumption, and highly reliable wireless communication.
  • the semiconductor device 100 is composed of a GaN-based compound semiconductor, but the technique according to the present disclosure is not limited to the above examples.
  • the semiconductor device 100 may be composed of a GaAs-based compound semiconductor.
  • the technology according to the present disclosure may have the following configuration. According to the technique according to the present disclosure having the following configuration, it is possible to form a low Ns region with a reduced carrier density in the channel layer corresponding to the barrier layer exposed by the gate opening and the side opening region. Therefore, in the semiconductor device, the electric field generated between the gate electrode and the channel layer can be relaxed by the low Ns region, so that the gate withstand voltage can be further increased.
  • the effects exerted by the techniques according to the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described in the present disclosure.
  • an insulating layer to be embedded between the gate electrode and the source electrode or the drain electrode is provided.
  • the low Ns region is provided in the channel layer directly below the gate electrode and the side opening region.
  • the carrier density in the low Ns region is 50% or more and 90% or less with respect to the carrier density in the other regions of the channel layer. .. (6)
  • the semiconductor device according to any one of (1) to (10) above, wherein the barrier layer contains AlInN as the second nitride semiconductor.
  • (12) Equipped with semiconductor devices, The semiconductor device is A channel layer containing a first nitride semiconductor and A barrier layer containing a second nitride semiconductor and provided on the channel layer, The source electrode and the drain electrode provided on the barrier layer, and A gate electrode provided on the barrier layer between the source electrode and the drain electrode, A side opening region provided at least on one side of the side surface of the gate electrode between the source electrode or the drain electrode and the gate electrode.
  • a semiconductor module comprising at least a low Ns region provided in the channel layer corresponding to a planar region provided with the gate electrode and the side opening region and having a lower carrier density than the other regions of the channel layer.
  • the semiconductor device is A channel layer containing a first nitride semiconductor and A barrier layer containing a second nitride semiconductor and provided on the channel layer, The source electrode and the drain electrode provided on the barrier layer, and A gate electrode provided on the barrier layer between the source electrode and the drain electrode, A side opening region provided at least on one side of the side surface of the gate electrode between the source electrode or the drain electrode and the gate electrode.
  • a wireless communication device including at least a low Ns region provided in the channel layer corresponding to a planar region provided with the gate electrode and the side opening region and having a lower carrier density than other regions of the channel layer.

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Abstract

第１窒化物半導体を含むチャネル層と、第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、前記バリア層の上に設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、前記ソース電極又は前記ドレイン電極と、前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応して前記チャネル層に設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域とを備える、半導体装置。

Description

半導体装置、半導体モジュール、及び無線通信装置
　本開示は、半導体装置、半導体モジュール、及び無線通信装置に関する。
　近年、化合物半導体のヘテロ接合の界面に形成される二次元電子ガス層をチャネルとする高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が提案されている。
　二次元電子ガス層は、電子の移動度が高く、かつシート電子密度が高いため、二次元電子ガス層をチャネルとするＨＥＭＴは、低抵抗、高耐圧、かつ高速動作が可能なトランジスタとして期待されている。例えば、ＨＥＭＴは、パワーデバイス又はＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）デバイスなどへの適用が期待されている。
　例えば、化合物半導体層と、ゲートメタルとがゲート絶縁膜を介して接合するＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＨＥＭＴが提案されている（例えば、特許文献１）。ＭＩＳ構造のＨＥＭＴでは、化合物半導体層とゲートとの界面にゲート絶縁膜が存在し、オフ動作時のゲートリークが抑制されるため、消費電力を低減することができる。したがって、ＭＩＳ構造のＨＥＭＴは、携帯可能な無線通信装置に好適であると期待されている。
特開２０１７－９２０８３号公報
　一般的に、ＭＩＳ構造のトランジスタは、ゲート絶縁膜を薄膜化することで、さらなる高速動作を実現することができる。一方で、ゲート絶縁膜の薄膜化は、ゲート絶縁膜の絶縁耐圧を低下させるため、オフ動作時のゲート耐圧を低下させる可能性がある。
　ＭＩＳ型のＨＥＭＴでは、チャネルである二次元電子ガス層のキャリア密度が高いため、ゲート絶縁膜により高い電界が印加されやすい。そのため、ＨＥＭＴでは、ゲート耐圧をより向上させることが望まれる。
　耐圧性がより向上した半導体装置、並びに該半導体装置を備える半導体モジュール及び無線通信装置が提供されることが望ましい。
　本開示の一実施形態に係る半導体装置は、第１窒化物半導体を含むチャネル層と、第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、前記バリア層の上に設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、前記ソース電極又は前記ドレイン電極と、前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応して前記チャネル層に設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域とを備える。
　本開示の一実施形態に係る半導体モジュールは、半導体装置を備え、前記半導体装置は、第１窒化物半導体を含むチャネル層と、第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、前記バリア層の上に設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、前記ソース電極又は前記ドレイン電極と前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応する前記チャネル層に少なくとも設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域とを含む。
　本開示の一実施形態に係る無線通信装置は、半導体装置を備え、前記半導体装置は、第１窒化物半導体を含むチャネル層と、第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、前記バリア層の上に設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、前記ソース電極又は前記ドレイン電極と前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応する前記チャネル層に少なくとも設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域とを含む。
　本開示の一実施形態に係る半導体装置、半導体モジュール、及び無線通信装置では、ゲート電極が設けられるゲート開口、及びゲート電極の側面の片側に少なくとも設けられた側面開口領域によって露出されたバリア層の分極等を制御することができる。よって、該バリア層に対応するチャネル層にキャリア密度が低減された低Ｎｓ領域を形成することができる。
本開示の一実施形態に係る半導体装置の構成を示す縦断面図である。 同実施形態に係る半導体装置の構成を示す上面図である。 図１のゲート電極及び側面開口領域の近傍を拡大した縦断面図である。 低Ｎｓ領域のキャリア密度と、半導体装置の耐圧との関係を示すグラフ図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 同実施形態に係る半導体装置の製造方法の一工程を説明する縦断面図である。 低Ｎｓ領域の形成方法の変形例を説明する縦断面図である。 バリア層に固定電荷を付加する前の半導体装置のエネルギーバンド図である。 バリア層に固定電荷を付加した後の半導体装置のエネルギーバンド図である。 本開示の第２の実施形態に係る半導体モジュールの構成を示す模式的な斜視図である。 本開示の第３の実施形態に係る無線通信装置の構成を示すブロック図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるわけではない。また、本開示の各構成要素の配置、寸法、及び寸法比等についても、各図に示す様態に限定されるわけではない。
　なお、説明は以下の順序で行う。
　１．第１の実施形態
　　１．１．構成例
　　１．２．製造方法
　２．第２の実施形態
　３．第３の実施形態
　＜１．第１の実施形態＞
　（１．１．構成例）
　まず、図１及び図２を参照して、本開示の第１の実施形態に係る半導体装置の構成について説明する。図１は、本実施形態に係る半導体装置１００の構成を示す縦断面図である。図２は、本実施形態に係る半導体装置１００の構成を示す上面図である。
　図１に示すように、半導体装置１００は、基板１１０と、バッファ層１２０と、チャネル層１３０と、低Ｎｓ領域１３１と、バリア層１４０と、オーミック層１５１と、ソース電極１５０Ｓと、ドレイン電極１５０Ｄと、第１絶縁層１６１と、第２絶縁層１６２と、第３絶縁層１６３と、ゲート電極１７０と、ゲート絶縁膜１７１と、側面開口領域１７２とを備える。
　すなわち、半導体装置１００は、チャネル層１３０の分極の大きさと、バリア層１４０の分極の大きさとの差によって形成された二次元電子ガス層（２ＤＥＧ）をチャネルとする高電子移動度トランジスタ（ＨＥＭＴ）である。二次元電子ガス層は、例えば、バリア層１４０近傍のチャネル層１３０に形成される。
　基板１１０は、半導体装置１００の支持体である。具体的には、基板１１０は、チャネル層１３０を構成する窒化物半導体と格子定数が近い半導体材料で構成された基板であってもよい。例えば、基板１１０は、単結晶ＧａＮ基板などのＩＩＩ－Ｖ族化合物半導体で構成された基板であってもよい。
　なお、半導体装置１００では、バッファ層１２０が設けられるため、基板１１０は、チャネル層１３０と格子定数が異なる材料で構成された基板とすることも可能である。例えば、基板１１０は、ＳｉＣ基板、サファイア基板、又はＳｉ基板などであってもよい。
　バッファ層１２０は、基板１１０の上にエピタキシャル成長された窒化物半導体層である。バッファ層１２０は、チャネル層１３０が設けられる面の格子定数を制御することで、基板１１０と、チャネル層１３０との間の格子不整合を緩和することができる。これによれば、バッファ層１２０は、チャネル層１３０の結晶状態をより良好にするとともに、基板１１０の反りを抑制することができる。例えば、基板１１０が単結晶Ｓｉ基板であり、チャネル層１３０がＧａＮ層である場合、バッファ層１２０は、ＡｌＮ、ＡｌＧａＮ、又はＧａＮで構成されてもよい。ただし、基板１１０及びチャネル層１３０の構成によっ
ては、バッファ層１２０は設けられなくともよい。
　バッファ層１２０は、単層構造で設けられてもよく、ＡｌＮ、ＡｌＧａＮ、又はＧａＮを複数積層した多層構造で設けられてもよい。また、バッファ層１２０がＡｌＧａＮなどの三元系材料で構成される場合、バッファ層１２０は、厚み方向に徐々に組成が変化するように設けられてもよい。
　チャネル層１３０は、バリア層１４０よりもバンドギャップが狭い窒化物半導体で構成される。チャネル層１３０は、バリア層１４０との分極の大きさの差により、バリア層１４０との界面付近のチャネル層１３０側にキャリアを蓄積することができる。例えば、チャネル層１３０は、エピタキシャル成長されたＧａＮで構成されてもよい。また、チャネル層１３０は、不純物が添加されていないアンドープのｕ－ＧａＮで構成されてもよい。このような場合、チャネル層１３０は、キャリアの不純物散乱を抑制することができるため、キャリアの移動度をより高めることができる。
　バリア層１４０は、チャネル層１３０よりもバンドギャップが広い窒化物半導体で構成される。バリア層１４０は、チャネル層１３０と接合されることで、自発分極又はピエゾ分極によってバリア層１４０近傍のチャネル層１３０にキャリアを蓄積させることができる。これにより、チャネル層１３０のバリア層１４０近傍に高移動度かつ高キャリア濃度の二次元電子ガス層（２ＤＥＧ）が形成される。
　例えば、バリア層１４０は、エピタキシャル成長されたＡｌ1-x-yＧａxＩｎyＮ（ただし、０≦ｘ＜１、０≦ｙ＜１）で構成されてもよい。また、バリア層１４０は、不純物が添加されていないアンドープのｕ－Ａｌ1-x-yＧａxＩｎyＮで構成されてもよい。このような場合、バリア層１４０は、チャネル層１３０におけるキャリアの不純物散乱を抑制することができるため、キャリアの移動度をより高めることができる。
　なお、バリア層１４０は、単層で構成されてもよく、組成が異なるＡｌ1-x-yＧａxＩｎyＮを複数積層することで構成されてもよい。また、バリア層１４０は、厚み方向に徐々に組成が変化するように構成されてもよい。
　低Ｎｓ領域１３１は、チャネル層１３０の一部領域に設けられ、チャネル層１３０の他の領域よりもキャリア密度が低い領域である。具体的には、低Ｎｓ領域１３１は、ゲート電極１７０及び側面開口領域１７２が設けられた平面領域に対応するチャネル層１３０の一部領域に設けられる。低Ｎｓ領域１３１は、ドレイン電極１５０Ｄと、ソース電極１５０Ｓとの間の電流パスの一部として機能する。
　低Ｎｓ領域１３１は、チャネル層１３０の他の領域よりもキャリア密度が低減されているため、低Ｎｓ領域１３１とゲート電極１７０との間でゲート絶縁膜１７１に過度の電界が印加されることを抑制することができる。また、低Ｎｓ領域１３１は、側面開口領域１７２だけゲート電極１７０から広がって設けられることにより、ゲート電極１７０の端部にて電界集中が生じることを抑制することができる。したがって、低Ｎｓ領域１３１は、半導体装置１００の耐圧性を向上させることができる。
　また、図２に示すように、基板１１０、バッファ層１２０、チャネル層１３０、及びバリア層１４０の積層構造体には、絶縁性の素子分離領域で囲まれたアクティブ領域１４０Ａが設けられる。
　アクティブ領域１４０Ａは、半導体装置１００の各構成が設けられる領域であり、素子分離領域に囲まれた島状の領域として設けられる。素子分離領域は、Ｂ（ホウ素）などの
イオン注入によってチャネル層１３０及びバリア層１４０を不活性化することで設けられる。素子分離領域は、アクティブ領域１４０Ａを囲むように設けられ、アクティブ領域１４０Ａを互いに電気的に分離する。なお、素子分離領域は、エッチングによるチャネル層１３０及びバリア層１４０の除去によって形成されてもよい。
　アクティブ領域１４０Ａには、アクティブ領域１４０Ａの延在方向にソース電極１５０Ｓ及びドレイン電極１５０Ｄが設けられ、ソース電極１５０Ｓ及びドレイン電極１５０Ｄの間にゲート電極１７０が設けられる。具体的には、ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、アクティブ領域１４０Ａの延在方向と直交する方向に互いに反対側に突出するように設けられてもよい。ゲート電極１７０は、アクティブ領域１４０Ａの延在方向と直交する方向にアクティブ領域１４０Ａを横断するように設けられてもよい。
　オーミック層１５１は、バリア層１４０の上にゲート電極１７０を挟んで両側に設けられる。オーミック層１５１は、熱処理によってバリア層１４０との間でオーミックコンタクトを形成することで、上層に設けられるソース電極１５０Ｓ及びドレイン電極１５０Ｄと、二次元電子ガス層（２ＤＥＧ）との接触抵抗を低減することができる。オーミック層１５１は、例えば、バリア層１４０側からＴｉ（チタン）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、及びＡｕ（金）を順次積層した構造で設けられてもよい。
　ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、ゲート電極１７０を挟んで両側に設けられたオーミック層１５１の上にそれぞれ設けられる。ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、オーミック層１５１を介して、チャネル層１３０内の二次元電子ガス層（２ＤＥＧ）と電気的に接続することができる。ソース電極１５０Ｓ及びドレイン電極１５０Ｄは、オーミック層１５１側からＴｉ（チタン）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、及びＡｕ（金）を順次積層した構造で設けられてもよい。
　なお、オーミック層１５１の下には、再成長層が設けられてもよい。再成長層は、例えば、バリア層１４０側からバリア層１４０とチャネル層１３０との界面よりも深い領域までバリア層１４０及びチャネル層１３０を掘り込み、掘り込んだ領域をｎ型窒化物半導体にて埋め込むことで設けられる。
　具体的には、再成長層は、選択マスクを用いて、ソース及びドレインに対応する領域にｎ型不純物を含む窒化物半導体を選択的にエピタキシャル成長させることで設けられてもよい。または、再成長層は、ｎ型不純物を含む窒化物半導体を全面にエピタキシャル成長させた後、マスク上の堆積物を除去することで設けられてもよい。
　再成長層は、バリア層１４０よりも高い導電性を有するため、ソース電極１５０Ｓ及びドレイン電極１５０Ｄと、二次元電子ガス層（２ＤＥＧ）とをより低抵抗で電気的に接続することができる。例えば、再成長層は、Ｓｉ又はＧｅなどのｎ型不純物を１．０×１０19個／ｃｍ3以上で含むＧａＮにて構成されてもよい。または、再成長層は、ＧａＮよりも低温成長させやすいＩｎ1-xＧａxＮ（０≦ｘ＜１）にて構成されてもよい。
　第１絶縁層１６１は、バリア層１４０及びオーミック層１５１を覆うように絶縁性材料にて設けられる。具体的には、第１絶縁層１６１は、バリア層１４０、オーミック層１５１、及びゲート電極１７０に対して絶縁性を有する材料にて設けられる。これによれば、第１絶縁層１６１は、イオンなどの不純物からバリア層１４０の表面を保護するとともに、バリア層１４０との界面を良好にすることで半導体装置１００の特性の低下を抑止することができる。例えば、第１絶縁層１６１は、膜厚５０ｎｍ程度のＡｌ2Ｏ3にて構成されてもよい。
　また、第１絶縁層１６１には、ソース電極１５０Ｓ及びドレイン電極１５０Ｄを設けるための開口１５０Ｈが設けられると共に、ゲート電極１７０を設けるためのゲート開口１７０Ｈが設けられる。第１絶縁層１６１に設けられるゲート開口１７０Ｈは、後述する側面開口領域１７２が設けられるために、第２絶縁層１６２に設けられるゲート開口１７０Ｈよりも幅が大きくなるように設けられる。
　第２絶縁層１６２は、第１絶縁層１６１を覆うように絶縁性材料にて設けられる。第２絶縁層１６２は、第１絶縁層１６１、ゲート電極１７０、及びゲート絶縁膜１７１に対して絶縁性を有する材料にて設けられる。これによれば、第２絶縁層１６２は、イオンなどの不純物からバリア層１４０の表面を保護することができる。例えば、第２絶縁層１６２は、膜厚１００ｎｍ程度のＳｉＯ2にて構成されてもよい。
　また、第２絶縁層１６２には、ソース電極１５０Ｓ及びドレイン電極１５０Ｄを設けるための開口１５０Ｈが設けられると共に、ゲート電極１７０を設けるためのゲート開口１７０Ｈが設けられる。第２絶縁層１６２に設けられるゲート開口１７０Ｈは、第１絶縁層１６１に設けられるゲート開口１７０Ｈよりも幅が小さい。そのため、第２絶縁層１６２は、ゲート開口１７０Ｈの内部にて第１絶縁層１６１から突出するように設けられる。
　ゲート絶縁膜１７１は、第２絶縁層１６２の上に開口１５０Ｈ及びゲート開口１７０Ｈの形状に沿って、絶縁性材料にて一様に設けられる。具体的には、ゲート絶縁膜１７１は、第２絶縁層１６２の上、第１絶縁層１６１及び第２絶縁層１６２に設けられた開口１５０Ｈの内部の側面、並びにゲート開口１７０Ｈの内部の側面及び底面に一様に設けられる。ゲート絶縁膜１７１は、バリア層１４０及びゲート電極１７０に対して絶縁性を有する材料で設けられる。これによれば、ゲート絶縁膜１７１は、イオンなどの不純物からバリア層１４０の表面を保護するとともに、バリア層１４０との界面を良好にすることで半導体装置１００の特性の低下を抑止することができる。例えば、ゲート絶縁膜１７１は、膜厚１０ｎｍ程度のＡｌ2Ｏ3又はＨｆＯ2にて単層膜又は積層膜として設けられてもよい。
　ゲート電極１７０は、導電性材料にてゲート開口１７０Ｈの内部のゲート絶縁膜１７１の上に設けられる。具体的には、ゲート電極１７０は、第２絶縁層１６２の上からゲート開口１７０Ｈを通って、バリア層１４０の上のゲート絶縁膜１７１の上に設けられる。例えば、ゲート電極１７０は、ゲート絶縁膜１７１側からＮｉ（ニッケル）及びＡｕ（金）を積層することで設けられてもよい。
　ゲート電極１７０は、印加される電圧によって、チャネル層１３０に形成される二次元電子ガス層（２ＤＥＧ）のキャリア濃度を制御することができる。具体的には、ゲート電極１７０は、下方のバリア層１４０に形成される空乏層の厚みを印加電圧によって制御することで、チャネル層１３０に形成される二次元電子ガス層（２ＤＥＧ）のキャリア濃度を電界効果にて制御することができる。
　側面開口領域１７２は、第１絶縁層１６１に対する側面開口として、ソース電極１５０Ｓ又はドレイン電極１５０Ｄと、ゲート電極１７０との間のゲート電極１７０の側面の片側に少なくとも設けられる。側面開口領域１７２は、側面開口領域１７２及びゲート開口１７０Ｈを介したバリア層１４０への処理によってチャネル層１３０に低Ｎｓ領域１３１を形成することができる。すなわち、側面開口領域１７２及びゲート電極１７０が設けられた平面領域のチャネル層１３０に低Ｎｓ領域１３１が設けられる。
　例えば、低Ｎｓ領域１３１は、側面開口領域１７２及びゲート開口１７０Ｈにて露出されたバリア層１４０に対して、リセス、固定電荷の付加、又は陰イオンドーピングなどを
行うことで形成され得る。
　側面開口領域１７２は、ドレイン電極１５０Ｄと、ゲート電極１７０との間のゲート電極１７０の側面に少なくとも設けられてもよい。ゲート電極１７０の端部における電界集中は、ドレイン電極１５０Ｄ側で生じやすい。そのため、側面開口領域１７２は、ドレイン電極１５０Ｄ側に低Ｎｓ領域１３１を形成することで、ゲート電極１７０の端部における耐圧性を向上させることができる。
　また、側面開口領域１７２は、ソース電極１５０Ｓ及びドレイン電極１５０Ｄと、ゲート電極１７０との間のゲート電極１７０の側面の両側にそれぞれ設けられてもよい。これによれば、側面開口領域１７２は、ソース電極１５０Ｓ及びドレイン電極１５０Ｄの各々の側に低Ｎｓ領域１３１を形成することで、ゲート電極１７０の端部における耐圧性をより向上させることができる。
　なお、このような場合、ドレイン電極１５０Ｄ側に設けられた側面開口領域１７２は、ソース電極１５０Ｓ側に設けられた側面開口領域１７２よりも大きな幅で設けられてもよい。上述したようにゲート電極１７０の端部における電界集中は、ドレイン電極１５０Ｄ側で生じやすい。そのため、ドレイン電極１５０Ｄ側の側面開口領域１７２及び低Ｎｓ領域１３１がより大きな幅で設けられることにより、半導体装置１００は、さらに耐圧性を向上させることができる。
　また、図２に示すように、側面開口領域１７２は、ゲート電極１７０の側面全周に亘って設けられてもよい。例えば、側面開口領域１７２は、第１絶縁層１６１及び第２絶縁層１６２を貫通するゲート開口１７０Ｈをドライエッチングにて形成し、ゲート開口１７０Ｈにて露出された第１絶縁層１６１の側面をウェットエッチングにて除去することで形成される。このような場合、ウェットエッチングは等方的に進行するため、側面開口領域１７２は、ゲート開口１７０Ｈから全周に広がって設けられる。側面開口領域１７２は、直下のアクティブ領域１４０Ａに低Ｎｓ領域１３１を形成することができるため、低Ｎｓ領域１３１とゲート電極１７０との間での過度の電界印加、及び電界集中を抑制することができる。
　第３絶縁層１６３は、ゲート絶縁膜１７１の上に絶縁性材料にて設けられる。第３絶縁層１６３は、ソース電極１５０Ｓ、ドレイン電極１５０Ｄ、及びゲート電極１７０に対して絶縁性を有する材料にて設けられる。例えば、第３絶縁層１６３は、ＳｉＯ2又はＳｉ3Ｎ4などにて構成されてもよい。なお、第３絶縁層１６３には、ソース電極１５０Ｓ及びドレイン電極１５０Ｄを設けるための開口１５０Ｈが設けられる。
　以上にて説明したように、本実施形態に係る半導体装置１００は、チャネル層１３０の一部領域にキャリア密度が低減された低Ｎｓ領域１３１を設けることで、半導体装置１００のゲート耐圧を向上させることができる。
　低Ｎｓ領域１３１の大きさ、及び低Ｎｓ領域１３１のキャリア密度の低減度合いは、半導体装置１００の仕様によって適宜設定することが可能である。ただし、低Ｎｓ領域１３１のさらなる拡大、及び低Ｎｓ領域１３１のキャリア密度のさらなる低減は、半導体装置１００の耐圧性をより向上させることができる一方で、半導体装置１００のオン抵抗を増加させる可能性がある。
　以下では、半導体装置１００の耐圧性と、オン抵抗とを良好に両立させることが可能な低Ｎｓ領域１３１の好適な大きさ、及び低Ｎｓ領域１３１のキャリア密度の好適な低減度合いについて図３及び図４を参照して具体的に説明する。
　（低Ｎｓ領域１３１の好適な大きさ）
　図３は、図１のゲート電極１７０及び側面開口領域１７２の近傍を拡大した縦断面図である。図３に示すように、ゲート電極１７０のゲート長ｗ６がＬｇである場合、側面開口領域１７２の幅ｗは、ゲート電極１７０から０．３Ｌｇ以上０．４Ｌｇ以下となることが好ましく、低Ｎｓ領域１３１の幅ｗ５は、１．６Ｌｇ以上１．８Ｌｇ以下となることが好ましい。特に、Ｉｎ濃度が１９％のＡｌＩｎＮでバリア層１４０が構成される場合、側面開口領域１７２、及び低Ｎｓ領域１３１を上記範囲の幅で設けることで、半導体装置１００の耐圧性を向上させつつ、オン抵抗を過度に高めないようにすることが可能である。
　または、側面開口領域１７２の幅ｗは、ゲート電極１７０から１００ｎｍ以下であることが好ましく、低Ｎｓ領域１３１は、ゲート電極１７０からソース電極１５０Ｓ及びドレイン電極１５０Ｄの両側にそれぞれ１００ｎｍ以下で張り出した領域に設けられることが好ましい。特に、Ｉｎ濃度が１９％のＡｌＩｎＮでバリア層１４０が構成される場合、側面開口領域１７２を上記範囲の幅で設け、低Ｎｓ領域１３１を適切な範囲に形成することで、半導体装置１００の耐圧性を向上させつつ、オン抵抗を過度に高めないようにすることが可能である。なお、側面開口領域１７２の幅の下限値は、特に限定されないが、側面開口領域１７２の形成の難度及びコストの観点から１０ｎｍとしてもよい。
　（低Ｎｓ領域１３１のキャリア密度の好適な低減度合い）
　上述したように、低Ｎｓ領域１３１のキャリア密度の低減度合いは、半導体装置１００の仕様に応じて適宜設定することが可能である。ただし、低Ｎｓ領域１３１のキャリア密度は、チャネル層１３０の他の領域のキャリア密度に対して５０％以上９０％以下であることが好ましい。このような場合、半導体装置１００は、耐圧性を向上させると共に、オン抵抗の過度な上昇を抑制することができる。
　図４は、低Ｎｓ領域１３１のキャリア密度（Ｎｓ）と、半導体装置１００の耐圧との関係を示すグラフ図である。図４では、低Ｎｓ領域１３１のキャリア密度（Ｎｓ）を変動させて製造した半導体装置１００の各々の耐圧の測定結果を、キャリア密度が最も高かった低Ｎｓ領域１３１を備える半導体装置１００のキャリア密度及び耐圧をそれぞれ１として規格化した値で示す。
　なお、耐圧は、半導体装置１００のドレイン電流Ｉｄ－ゲート電圧Ｖｇ評価を実施し、Ｉｄ波形が閾値を超えた際のゲート電圧にて示した。例えば、ドレイン電圧Ｖｄを０．１Ｖで固定し、ゲート電圧Ｖｇをオフ方向に走査した際にドレイン電流Ｉｄが１×１０-6ｍＡ／ｍｍを上回った際のゲート電圧を耐圧として示した。
　図４に示すように、低Ｎｓ領域１３１のキャリア密度が１０％低減されることで、半導体装置１００の耐圧が上昇することがわかる。また、低Ｎｓ領域１３１のキャリア密度が５０％低減されることで、半導体装置１００の耐圧が３倍程度まで上昇することがわかる。図４に示すグラフ図からわかるように、低Ｎｓ領域１３１のキャリア密度の低減に対する半導体装置１００の耐圧の上昇は線形的である。したがって、低Ｎｓ領域１３１は、チャネル層１３０の他の領域との比較であっても同様に、チャネル層１３０の他の領域に対してキャリア密度を１０％以上５０％以下で低減することで、半導体装置１００の耐圧を向上させることができると考えられる。
　したがって、低Ｎｓ領域１３１は、チャネル層１３０の他の領域に対して５０％以上９０％以下のキャリア密度を有することが好ましい。これによれば、半導体装置１００は、耐圧性を向上させると共に、オン抵抗の過度な上昇を抑制することができる。特に、Ｉｎ濃度が１９％のＡｌＩｎＮでバリア層１４０が構成される場合、低Ｎｓ領域１３１のキャリア密度を上記範囲とすることで、半導体装置１００の耐圧及びオン抵抗をより好適に両立させることができる。
　（１．２．製造方法）
　続いて、図５Ａ～図５Ｇを参照して、本実施形態に係る半導体装置１００の製造方法について説明する。図５Ａ～図５Ｇは、本実施形態に係る半導体装置１００の製造方法の一工程を説明する縦断面図である。
　まず、図５Ａに示すように、例えば、Ｓｉなどで構成された基板１１０の上に、バッファ層１２０をエピタキシャル成長させた後、ＧａＮをエピタキシャル成長させることでチャネル層１３０が形成される。続いて、チャネル層１３０の上にＡｌＧａＮ（Ａｌ0.3－Ｇａ0.7Ｎ混晶）をエピタキシャル成長させることでバリア層１４０が形成される。
　その後、図示を省略したオーミック層１５１の形成、及び素子分離領域の形成が行われる。
　具体的には、後段でゲート電極１７０が形成される領域の両側のバリア層１４０の上にオーミック層１５１を形成し、アニール処理を行うことで、バリア層１４０と低コンタクト抵抗で電気的に接続するオーミック層１５１が形成される。なお、オーミック層１５１の下にｎ型窒化物半導体を選択的に再成長させた再成長層を設けることも可能である。
　また、バリア層１４０及びチャネル層１３０の所定の平面領域にＢ（ホウ素）をイオン注入することで、バリア層１４０及びチャネル層１３０を高抵抗化した素子分離領域が形成される。素子分離領域は、例えば、島状のアクティブ領域１４０Ａの周囲を囲むように形成され、アクティブ領域１４０Ａを互いに電気的に分離する。素子分離領域の形成は、ゲート電極１７０の形成の後など任意のタイミングで行われてもよい。
　続いて、図５Ｂに示すように、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いてバリア層１４０の上にＡｌ2Ｏ3（酸化アルミニウム）を堆積することで、第１絶縁層１６１が形成される。さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて第１絶縁層１６１の上にＳｉＯ2（酸化シリコン）を堆積することで、第２絶縁層１６２が形成される。
　次に、図５Ｃに示すように、第２絶縁層１６２をエッチングすることで、第１絶縁層１６１を露出させるゲート開口１７０Ｈが形成される。このとき、ドライエッチングを用いることで、ゲート開口１７０Ｈは、開口幅の広がりをより抑制して形成され得る。
　なお、第２絶縁層１６２へのエッチングの際に第１絶縁層１６１が過度にエッチングされた場合、後段のプロセスにてバリア層１４０にダメージが入る可能性がある。第１絶縁層１６１と第２絶縁層１６２との間のエッチング選択比が１以上、好ましくは５以上である場合、第１絶縁層１６１への過度のエッチングが抑制されるため、バリア層１４０へのダメージを抑制することができる。
　続いて、図５Ｄに示すように、第１絶縁層１６１をウェットエッチングすることで、ゲート開口１７０Ｈにて露出された第１絶縁層１６１の側面に側面開口１７２Ｈが形成される。このとき、第１絶縁層１６１と第２絶縁層１６２との間のエッチング選択比が１以上、好ましくは５以上である場合、第１絶縁層１６１の側面方向へのエッチングを進行させつつ、第２絶縁層１６２に対するエッチングの進行を抑制することができる。これによれば、第１絶縁層１６１のウェットエッチングによって、第２絶縁層１６２に形成されたゲート開口１７０Ｈの開口幅が広がってしまうことを抑制することができる。
　次に、図５Ｅに示すように、ゲート開口１７０Ｈ及び側面開口１７２Ｈにて露出されたバリア層１４０をリセス（後退）させることで、チャネル層１３０に低Ｎｓ領域１３１が形成される。具体的には、バリア層１４０をリセスさせることで、バリア層１４０の自己分極（材料によっては自己分極及びピエゾ分極の混合）を弱めることができる。したがって、チャネル層１３０とバリア層１４０との分極の大きさの差に応じてチャネル層１３０に蓄積されるキャリア密度を低減することができる。これによれば、バリア層１４０をリセスさせた領域のチャネル層１３０に低Ｎｓ領域１３１を形成することができる。なお、バリア層１４０のリセスは、例えば、バリア層１４０に対して酸化及びウェットエッチングを行うことで実現することができる。
　上記の方法では、ゲート開口１７０Ｈ及び側面開口１７２Ｈを用いてチャネル層１３０に低Ｎｓ領域１３１を形成するため、マスク等を追加することなく、低Ｎｓ領域１３１を形成することが可能である。なお、低Ｎｓ領域１３１の端部は、側面開口１７２Ｈの端部と一致していてもよく、側面開口１７２Ｈの端部より外側に広がっていてもよい。
　続いて、図５Ｆに示すように、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＡｌ2Ｏ3（酸化アルミニウム）を堆積することで、ゲート絶縁膜１７１が形成される。ＡＬＤ法は、露出した領域全てに均質な膜を形成することができるため、ゲート絶縁膜１７１は、ゲート開口１７０Ｈ及び側面開口１７２Ｈの内部を含むバリア層１４０、第１絶縁層１６１、及び第２絶縁層１６２の露出面に均質な膜として形成される。
　次に、図５Ｇに示すように、ゲート絶縁膜１７１の上にゲート開口１７０Ｈを埋め込むように、Ｎｉ（ニッケル）、及びＡｕ（金）を順次堆積することでゲート電極１７０が形成される。その後、ゲート絶縁膜１７１の上に第３絶縁層１６３を堆積した後、図示されないオーミック層１５１の上にソース電極１５０Ｓ及びドレイン電極１５０Ｄを形成することで、本実施形態に係る半導体装置１００を製造することができる。
　なお、上記の製造方法では、側面開口領域１７２は空隙となるが、側面開口領域１７２に低誘電率材料を埋め込むことも可能である。具体的には、ゲート絶縁膜１７１の形成後に、側面開口１７２Ｈを埋め込むように低誘電率材料を堆積し、異方性エッチング等を用いてゲート開口１７０Ｈに堆積した低誘電率材料を除去することで、側面開口領域１７２を低誘電率材料で埋め込むことが可能である。
　（変形例）
　低Ｎｓ領域１３１は、図５Ｅを参照して説明した方法以外でも形成することが可能である。図６～図７Ｂを参照して、低Ｎｓ領域１３１の形成方法の変形例について説明する。図６は、低Ｎｓ領域１３１の形成方法の変形例を説明する縦断面図である。図７Ａは、バリア層１４０に固定電荷を付加する前の半導体装置１００のエネルギーバンド図である。図７Ｂは、バリア層１４０に固定電荷を付加した後の半導体装置１００のエネルギーバンド図である。なお、図７Ａ及び図７Ｂにおいて、Ｅcは伝導帯の下端のエネルギー準位を示し、Ｅvは価電子帯の上端のエネルギー準位を示し、Ｅfは、フェルミ準位を示す。
　図６に示すように、ゲート開口１７０Ｈ及び側面開口１７２Ｈにて露出されたバリア層１４０に対して、Ｎ2プラズマ又はＯ2プラズマにて酸化処理（すなわち、アッシング）を行い、バリア層１４０に固定電荷１４２を発生させることで、チャネル層１３０に低Ｎｓ領域１３１を形成することができる。
　具体的には、図７Ａ及び図７Ｂを比較することで分かるように、バリア層１４０の固定
電荷１４２によってチャネル層１３０のエネルギーバンドが持ち上がるため、二次元電子ガス層（２ＤＥＧ）としてチャネル層１３０に蓄積されたキャリアが減少する。これにより、固定電荷１４２を付加したバリア層１４０に対応するチャネル層１３０に、キャリア密度が低減された低Ｎｓ領域１３１を形成することができる。よって、ゲート開口１７０Ｈ及び側面開口１７２Ｈにて露出されたバリア層１４０に対応するチャネル層１３０に低Ｎｓ領域１３１を形成することができる。
　上記の方法では、ゲート開口１７０Ｈ及び側面開口１７２Ｈを用いてチャネル層１３０に低Ｎｓ領域１３１を形成するため、マスク等を追加することなく、低Ｎｓ領域１３１を形成することが可能である。なお、低Ｎｓ領域１３１の端部は、側面開口１７２Ｈの端部と一致していてもよく、側面開口１７２Ｈの端部より外側に広がっていてもよい。
　＜２．第２の実施形態＞
　続いて、図８を参照して、本開示の第２の実施形態に係る半導体モジュールについて説明する。図８は、本開示の第２の実施形態に係る半導体モジュール１の構成を示す模式的な斜視図である。
　図８に示すように、本実施形態に係る半導体モジュール１は、例えば、アレイ状に形成されたエッジアンテナ２０と、スイッチ１０、低ノイズアンプ４１、バンドパスフィルタ４２、及びパワーアンプ４３等のフロントエンド部品とが１つのモジュールとして実装されたアンテナ一体型モジュールである。半導体モジュール１は、例えば、無線通信用のトランシーバとして用いられ得る。
　半導体モジュール１は、例えば、スイッチ１０、低ノイズアンプ４１、又はパワーアンプ４３等を構成するトランジスタとして第１の実施形態に係る半導体装置１００を含む。例えば、より高い周波数帯域の電波を使用する第５世代移動体通信（５Ｇ）では、電波の伝搬損失がより大きくなってしまうため、５Ｇに対応した半導体モジュール１では、より高い電力で電波を送信することが望まれる。第１の実施形態に係る半導体装置１００を含む半導体モジュール１は、耐圧性をより向上させることができるため、高出力、低消費電力、及び高信頼性の無線通信を行うことが可能である。すなわち、半導体モジュール１は、第５世代移動体通信（５Ｇ）に対してより好適に用いることが可能である。
　＜３．第３の実施形態＞
　次に、図９を参照して、本開示の第３の実施形態に係る無線通信装置について説明する。図９は、本開示の第３の実施形態に係る無線通信装置２の構成を示すブロック図である。
　図９に示すように、無線通信装置２は、アンテナＡＮＴと、アンテナスイッチ回路３と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ　Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ：Ｗ－ＬＡＮ）、又はＢｌｕｅｔｏｏｔｈ（登録商標）など）とを備える。無線通信装置２は、例えば、音声、データ通信、及びＬＡＮ接続などの多機能を有する携帯電話システムである。
　無線通信装置２では、送信時に、ベースバンド部ＢＢから高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、及びアンテナスイッチ回路３を介してアンテナＡＮＴに送信信号が出力される。また、無線通信装置２では、受信時に、アンテナＡＮＴからアンテナスイッチ回路３及び高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに受信信号が入力される。ベースバンド部ＢＢにて処理された受信信号は、例えば、音声出力部ＭＩＣ、データ出
力部ＤＴ、又はインタフェース部Ｉ／Ｆから無線通信装置２の外部に出力される。
　無線通信装置２は、アンテナスイッチ回路３、高電力増幅器ＨＰＡ、高周波集積回路ＲＦＩＣ、又はベースバンド部ＢＢ等を構成するトランジスタとして第１の実施形態に係る半導体装置１００を含む。これによれば、無線通信装置２は、耐圧性をより向上させることができるため、高出力、低消費電力、及び高信頼性の無線通信を行うことが可能である。
　以上、実施形態を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施形態等に限定されるわけではなく、種々の変形が可能である。
　例えば、上記実施形態では、半導体装置１００は、ＧａＮ系化合物半導体にて構成される例を示したが、本開示に係る技術は、上記例示に限定されない。例えば、半導体装置１００は、ＧａＡｓ系化合物半導体にて構成されてもよい。
　さらに、実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」又は「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成及び動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」などの用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
　なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示にかかる技術によれば、ゲート開口及び側面開口領域によって露出されたバリア層に対応するチャネル層にキャリア密度が低減された低Ｎｓ領域を形成することができる。よって、半導体装置は、低Ｎｓ領域によって、ゲート電極とチャネル層との間に生じる電界を緩和することができるため、ゲート耐圧をより高めることが可能となる。本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるわけではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
　第１窒化物半導体を含むチャネル層と、
　第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、
　前記バリア層の上に設けられたソース電極及びドレイン電極と、
　前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、
　前記ソース電極又は前記ドレイン電極と、前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、
　前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応して前記チャネル層に設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域と
を備える、半導体装置。
（２）
　前記ゲート電極は、ゲート絶縁膜を介して前記バリア層の上に設けられる、上記（１）に記載の半導体装置。
（３）
　前記ゲート電極と、前記ソース電極又は前記ドレイン電極との間を埋め込む絶縁層をさらに備え、
　前記側面開口領域は、前記絶縁層の側面開口として設けられる、上記（１）又は（２）に記載の半導体装置。
（４）
　前記低Ｎｓ領域は、前記ゲート電極及び前記側面開口領域の直下の前記チャネル層に設けられる、上記（１）～（３）のいずれか一項に記載の半導体装置。
（５）
　前記低Ｎｓ領域のキャリア密度は、前記チャネル層の他の領域のキャリア密度に対して、５０％以上９０％以下である、上記（１）～（４）のいずれか一項に記載の半導体装置。
（６）
　前記側面開口領域は、前記ドレイン電極と、前記ゲート電極との間の前記ゲート電極の側面に少なくとも設けられる、上記（１）～（５）のいずれか一項に記載の半導体装置。（７）
　前記側面開口領域は、前記ソース電極及び前記ドレイン電極と、前記ゲート電極との間の前記ゲート電極の側面の両側にそれぞれ設けられる、上記（６）に記載の半導体装置。（８）
　前記ドレイン電極と前記ゲート電極との間に設けられた前記側面開口領域の大きさは、前記ソース電極と前記ゲート電極との間に設けられた前記側面開口領域の大きさよりも大きい、上記（７）に記載の半導体装置。
（９）
　前記側面開口領域は、前記ゲート電極の側面全周に亘って設けられる、上記（１）～（８）のいずれか一項に記載の半導体装置。
（１０）
　前記側面開口領域は、前記ゲート電極から１００ｎｍ以下の幅で設けられる、上記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
　前記バリア層は、前記第２窒化物半導体として、ＡｌＩｎＮを含む、上記（１）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　半導体装置を備え、
　前記半導体装置は、
　第１窒化物半導体を含むチャネル層と、
　第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、
　前記バリア層の上に設けられたソース電極及びドレイン電極と、
　前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、
　前記ソース電極又は前記ドレイン電極と前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、
　前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応する前記チャネル層に少なくとも設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域と
を含む、半導体モジュール。
（１３）
　半導体装置を備え、
　前記半導体装置は、
　第１窒化物半導体を含むチャネル層と、
　第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、
　前記バリア層の上に設けられたソース電極及びドレイン電極と、
　前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、
　前記ソース電極又は前記ドレイン電極と前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、
　前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応する前記チャネル層に少なくとも設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域と
を含む、無線通信装置。
　本出願は、日本国特許庁において２０２０年７月２０日に出願された日本特許出願番号２０２０－１２３４４６号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　第１窒化物半導体を含むチャネル層と、
    　第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、
    　前記バリア層の上に設けられたソース電極及びドレイン電極と、
    　前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、
    　前記ソース電極又は前記ドレイン電極と、前記ゲート電極との間の前記ゲート電極の側面の少なくとも片側に設けられた側面開口領域と、
    　前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応して前記チャネル層に設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域と
    を備える、半導体装置。
  2. 　前記ゲート電極は、ゲート絶縁膜を介して前記バリア層の上に設けられる、請求項１に記載の半導体装置。
  3. 　前記ゲート電極と、前記ソース電極又は前記ドレイン電極との間を埋め込む絶縁層をさらに備え、
    　前記側面開口領域は、前記絶縁層の側面開口として設けられる、請求項１に記載の半導体装置。
  4. 　前記低Ｎｓ領域は、前記ゲート電極及び前記側面開口領域の直下の前記チャネル層に設けられる、請求項１に記載の半導体装置。
  5. 　前記低Ｎｓ領域のキャリア密度は、前記チャネル層の他の領域のキャリア密度に対して、５０％以上９０％以下である、請求項１に記載の半導体装置。
  6. 　前記側面開口領域は、前記ドレイン電極と、前記ゲート電極との間の前記ゲート電極の側面に少なくとも設けられる、請求項１に記載の半導体装置。
  7. 　前記側面開口領域は、前記ソース電極及び前記ドレイン電極と、前記ゲート電極との間の前記ゲート電極の側面の両側にそれぞれ設けられる、請求項６に記載の半導体装置。
  8. 　前記ドレイン電極と前記ゲート電極との間に設けられた前記側面開口領域の大きさは、前記ソース電極と前記ゲート電極との間に設けられた前記側面開口領域の大きさよりも大きい、請求項７に記載の半導体装置。
  9. 　前記側面開口領域は、前記ゲート電極の側面全周に亘って設けられる、請求項１に記載の半導体装置。
  10. 　前記側面開口領域は、前記ゲート電極から１００ｎｍ以下の幅で設けられる、請求項１に記載の半導体装置。
  11. 　前記バリア層は、前記第２窒化物半導体として、ＡｌＩｎＮを含む、請求項１に記載の半導体装置。
  12. 　半導体装置を備え、
    　前記半導体装置は、
    　第１窒化物半導体を含むチャネル層と、
    　第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、
    　前記バリア層の上に設けられたソース電極及びドレイン電極と、
    　前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、
    　前記ソース電極又は前記ドレイン電極と前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、
    　前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応する前記チャネル層に少なくとも設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域と
    を含む、半導体モジュール。
  13. 　半導体装置を備え、
    　前記半導体装置は、
    　第１窒化物半導体を含むチャネル層と、
    　第２窒化物半導体を含み、前記チャネル層の上に設けられたバリア層と、
    　前記バリア層の上に設けられたソース電極及びドレイン電極と、
    　前記ソース電極及び前記ドレイン電極の間の前記バリア層の上に設けられたゲート電極と、
    　前記ソース電極又は前記ドレイン電極と前記ゲート電極との間の前記ゲート電極の側面の片側に少なくとも設けられた側面開口領域と、
    　前記ゲート電極及び前記側面開口領域が設けられた平面領域に対応する前記チャネル層に少なくとも設けられ、前記チャネル層の他の領域よりもキャリア密度が低い低Ｎｓ領域と
    を含む、無線通信装置。
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