WO2022013930A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2022013930A1
WO2022013930A1 PCT/JP2020/027301 JP2020027301W WO2022013930A1 WO 2022013930 A1 WO2022013930 A1 WO 2022013930A1 JP 2020027301 W JP2020027301 W JP 2020027301W WO 2022013930 A1 WO2022013930 A1 WO 2022013930A1
Authority
WO
WIPO (PCT)
Prior art keywords
bus bar
semiconductor device
semiconductor
terminal
semiconductor module
Prior art date
Application number
PCT/JP2020/027301
Other languages
English (en)
French (fr)
Inventor
優太 市倉
尚威 渡邉
伸光 田多
匠太 田代
裕二 久里
洋紀 関谷
裕 丸山
翔 田中
弘晃 伊東
麻美 水谷
尚隆 飯尾
Original Assignee
株式会社 東芝
東芝エネルギーシステムズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 東芝, 東芝エネルギーシステムズ株式会社 filed Critical 株式会社 東芝
Priority to JP2022536007A priority Critical patent/JP7490778B2/ja
Priority to PCT/JP2020/027301 priority patent/WO2022013930A1/ja
Publication of WO2022013930A1 publication Critical patent/WO2022013930A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • This embodiment relates to a semiconductor device for power control.
  • a power converter for high power is used for the power transmission system in the power system.
  • These power converters convert a voltage that converts alternating current to direct current and direct current to alternating current.
  • these power converters perform conversions that increase or decrease the DC voltage. The conversion of these voltages is performed by switching the supplied electric power by the semiconductor device provided in the power converter.
  • the semiconductor device used for power conversion opens and closes a high voltage exceeding 1000V by switching. Further, the semiconductor device opens and closes a large current exceeding 1000 A by switching.
  • a semiconductor device for switching which is a so-called power element such as a plurality of electrically connected IGBTs, is arranged on the circuit board of the semiconductor device.
  • a CSP Chip Scale Package
  • a semiconductor module whose mounting area is reduced to the same size as a semiconductor element.
  • An object of the present embodiment is to provide a semiconductor device capable of suppressing the jumping up of constituent members and preventing breakage of an energization path.
  • the semiconductor device of the present embodiment also serves as a semiconductor element and a semiconductor module in which a conductive portion electrically connected to the semiconductor element is mounted in a case, a lower bus bar joined to the semiconductor module, and a lid member of the semiconductor device.
  • the upper bus bar is provided with a terminal connected in series to the semiconductor module, the lower bus bar and the upper bus bar, and an insulator for fixing the upper bus bar to the lower bus bar, and the semiconductor module is sandwiched between the lower bus bar and the upper bus bar in parallel. Connected to.
  • FIG. BB Front sectional view of the semiconductor device according to the first embodiment AA sectional view of FIG. BB sectional view of FIG. Applied circuit diagram of the semiconductor device according to the first embodiment Internal circuit diagram of the semiconductor device according to the first embodiment Circuit diagram of the semiconductor device according to the first embodiment Top view of the main part of the semiconductor device according to the first embodiment
  • the semiconductor device 1 connects a plurality of CSPs (Chip Scale Package) 2, a lower C bus bar 3 facing each other, an upper E bus bar 4, a terminal 5, and a terminal 5 to the CSP 2. It includes a connecting conductor 7, an insulator 6 connecting the bus bars 3 and 4, and a terminal support portion 8 connecting the terminal 5 to the E bus bar 4.
  • the CSP 2 is a semiconductor module in which a semiconductor element 21 and a conductor 22 are mounted in a stainless steel case 23.
  • the CSP2 has a mounting area reduced to the same size as the semiconductor element 21.
  • two CSPs 2 and 2 are joined to the upper surface of the C bus bar 3 so as to face each other.
  • FIGS. 1 to 3 only one set of two CSPs 2 and 2 is shown for convenience, but a plurality of sets of two CSPs 2 and 2 may be provided.
  • the semiconductor element 21 mounted on the CSP 2 is a so-called power element, which is a semiconductor element for switching.
  • the semiconductor element 21 is composed of an IGBT (Insulated Gate Bipolar Transistor), and a positive electrode, a negative electrode, and a control electrode made of copper, aluminum, or the like are arranged on a semiconductor layer formed of silicon or the like. ..
  • IGBT Insulated Gate Bipolar Transistor
  • the positive electrode is the collector of the IGBT
  • the negative electrode is the emitter of the IGBT
  • the control electrode is the gate of the IGBT. That is, the positive electrode inputs the current from the external device that is the power supply source, the negative electrode outputs the current to the external device that becomes the load, and the control electrode inputs the control signal to the positive electrode and the negative electrode. Controls the current between the side electrodes.
  • the C bus bar 3 and the E bus bar 4 include metal materials such as aluminum and copper and non-metal materials such as carbon and ceramic.
  • An insulator 6 is vertically erected on the side edge of the C bus bar 3 outside the CSP 2.
  • the insulator 6 is made of an insulating resin material such as epoxy or polyimide.
  • the two insulators 6 and 6 form side walls facing each other, and the E bus bar 4 is horizontally fixed to the upper part of each insulator 6 (shown in FIG. 1).
  • the semiconductor device 1 is a box-shaped member surrounded by a C bus bar 3, an E bus bar 4, and an insulator 6.
  • the C bus bar 3 serves as a bottom member of the semiconductor device 1
  • the E bus bar 4 also serves as a lid member of the semiconductor device 1.
  • the connecting conductor 7 is a plate-shaped member for connecting the terminal 5 to the CSP2, and is attached so as to extend horizontally from the case 23 of each CSP2 (see FIG. 1). Further, as shown in FIGS. 2 and 3, the connecting conductors 7 and 7 are arranged parallel to each other and shifted in the depth direction in FIG. In FIG. 1, the connecting conductor 7 on the left side is arranged on the same line as the mounting hole 81 of the terminal support portion 8 on the right side, and the connecting conductor 7 on the right side is arranged on the same line as the mounting hole 81 of the terminal support portion 8 on the left side. ..
  • Two terminal support portions 8 and 8 are provided on the lower surface of the E bus bar 4 so as to project downward.
  • the two terminal support portions 8 and 8 are block-shaped members provided so as to face each other corresponding to the two CSPs 2 and 2.
  • the terminal support portions 8 and 8 are made of a metal material such as aluminum.
  • Mounting holes 81 and 81 are formed in the side surfaces of the terminal support portions 8 and 8 facing each other.
  • the mounting holes 81, 81 are provided on the same horizontal plane, but are formed so as to be offset in the depth direction. That is, among the terminal support portions 8 and 8 shown in FIG. 1, the mounting hole 81 of the terminal support portion 8 located on the left side is provided at the back (upper side in FIG. 2), and the terminal support portion 8 located on the right side is provided.
  • the mounting hole 81 of the above is arranged closer to the front (lower side in FIG. 2).
  • a long hole 82 extending horizontally toward the left is formed in the left mounting hole 81 continuously with the mounting hole 81.
  • a long hole 82 extending horizontally toward the right is formed in the right mounting hole 81 continuously with the mounting hole 81.
  • the elongated holes 82 and 82 have a diameter larger than that of the mounting hole 81, and are holes that reach to the side surface portion on the opposite side to the side surface portion through which the mounting hole 81 is formed. That is, as shown in FIG. 3, the left connecting conductor 7 is arranged on the same line as the mounting hole 81 and the elongated hole 82 of the right terminal support portion 8, and the right connecting conductor 7 is the mounting of the left terminal support portion 8. It is arranged on the same line as the hole 81 and the elongated hole 82.
  • the terminal 5 is attached to the tip of the connecting conductor 7 and the attachment hole 81 of the terminal support portion 8.
  • the terminal 5 is composed of an L-shaped member having a vertical side portion 51 extending in the upward direction and a horizontal side portion 52 extending in the horizontal direction (see FIG. 1).
  • the terminal 5 attached to the CSP2 on the left side of FIG. 1 has a horizontal side portion 52 extending from the vertical side portion 51 toward the right side of FIG. 1, and the terminal 5 attached to the CSP2 on the right side of FIG. It extends from 51 to the left side of FIG.
  • the circuit diagram of FIG. 4 is a circuit diagram of an application assumed circuit incorporating the semiconductor device 1. As shown in the internal circuit diagram of FIG. 5, in the semiconductor device 1, the CSP 2 is sandwiched between the C bus bar 3 and the E bus bar 4 and connected in parallel. A terminal 5, a C bus bar 3, and an E bus bar 4 are connected in series to each CSP 2.
  • the terminals 5 and 5 adjacent to each other are arranged so as to satisfy the following equation (1) (see FIGS. 6 and 7).
  • L1 / r1 L2 / r2 ⁇ sin ⁇ ...
  • r1 Repulsive force acting between adjacent terminals 5
  • Intervals I1 and I2 shown in FIG. 6 are currents flowing through the resistor 3, and the currents flow in the direction of the arrow.
  • F1 shown in FIG. 7 is a repulsive force acting between the terminals 5 adjacent to each other
  • F2 shown in FIG. 7 is a suction force acting between the terminals 5 adjacent to each other.
  • the dimensions are shown in uppercase L, but in FIGS. 6 and 7, L is shown in lowercase.
  • the E bus bar 4 is a lid member of the box-shaped semiconductor device 1. Therefore, the E-bus bar 4 can adopt a structure having high rigidity. Therefore, even if a large current is applied and an electromagnetic force is generated between the terminal 5 and the E bus bar 4, the E bus bar 4 does not jump up.
  • An upper E bus bar 4 that also serves as a lid member, a terminal 5 connected in series to the CSP 2, a C bus bar 3, and an E bus bar 4, and an insulator 6 for fixing the E bus bar 4 to the C bus bar 3 are provided, and the CSP 2 is provided. Is sandwiched between the C bus bar 3 and the E bus bar 4 and connected in parallel.
  • the insulator 6 fixes the E bus bar 4 to the C bus bar 3, and the E bus bar 4E also serves as a lid member for the semiconductor device 1. Therefore, even if a large current is energized and an electromagnetic force is generated between the terminal 5 and the E bus bar 4, the jumping of the E bus bar 4 can be suppressed. As a result, it is possible to prevent breakage of the energization path of the semiconductor device 1, and reliability is improved. Therefore, the semiconductor device 1 of the present embodiment is suitable for use in high-voltage direct current transmission.
  • the terminal 5 has a length dimension in the vertical direction of L1, a length dimension in the horizontal direction of L2, terminals 5 and 5 adjacent to each other, an interval of receiving a repulsive force acting between 5 and r1, and terminals adjacent to each other.
  • the repulsive force F1 and the suction force F2 acting on the horizontal side portions 52 of the two terminals 5 and 5 are balanced, so that the horizontal side of the terminal 5 is balanced.
  • the portion 52 is not affected by the repulsive force F1 and the suction force F2.
  • the CSPs 2 and 2 facing each other can be installed in a compact space by the amount that the terminals 5 and 5 are adjacent to each other. This can contribute to the miniaturization of the semiconductor device 1.
  • the terminal 5 connected in series to the semiconductor element 21 can bear the energy at the time of a short-circuit failure, the allowable energy of the CSP 2 can be improved. Therefore, the CSP2 can withstand the energy at the time of a large current failure and can surely realize a semiconductor module that causes a short-circuit failure. Therefore, according to the present embodiment, it is possible to avoid explosive damage to the semiconductor device 1.
  • the terminal 5 of the present embodiment is made of an L-shaped member having a horizontal side portion 52 extending in the horizontal direction. Therefore, the terminal 5 can sufficiently secure the heat capacity without increasing the height dimension of the semiconductor device 1. Therefore, in this embodiment, the allowable energy of CSP2 can be easily improved.
  • the terminal 5 is connected in series to each semiconductor element 21, but the present invention is not limited to this, and the terminal 5 may be connected in series to any of a plurality of semiconductor elements 2 connected in parallel. good. Further, the resistance value of the terminal 5 can be changed as appropriate, and the material may be any as long as it is conductive, and may be an alloy containing nickel, copper, or a material having a higher resistance value than copper.
  • the semiconductor module 2 includes two semiconductor elements 21, but the number of semiconductor elements 21 included in the semiconductor module 2 is not limited to this.
  • the semiconductor module 2 may include one or three or more semiconductor elements 21.
  • the semiconductor device 1 may have an arbitrary number of semiconductor modules 2.
  • the space between the upper surface of the CSP 2 and the E bus bar 4 may be sealed and solidified with an epoxy resin or the like.
  • the E-bus bar 4 can be pressed from above by sealing and solidifying an epoxy resin or the like between the upper surface of the CSP 2 and the E-bus bar 4. Therefore, even if an electromagnetic force is generated between the terminal 5 and the E bus bar 4 due to energization of a large current, it is possible to suppress the jumping of the E bus bar 4. According to such an embodiment, it is possible to more reliably prevent breakage of the energization path of the semiconductor device 1, and the reliability is further improved.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Inverter Devices (AREA)

Abstract

大電流通電時の電磁力による構成部材の跳ね上がりを抑えて通電経路の破断を防ぐことができる半導体装置を提供する。　半導体装置には、半導体素子及び半導体素子に電気的に接続された導電部がケース内に実装された半導体モジュールと、半導体モジュールに接合された下部バスバーと、半導体装置の蓋部材を兼ねる上部バスバーと、半導体モジュール、下部バスバー及び上部バスバーに直列に接続された端子と、下部バスバーに上部バスバーを固定する絶縁物と、が備えられ、半導体モジュールは下部バスバー及び上部バスバーに挟まれて並列に接続される。

Description

半導体装置
　本実施形態は、電力制御用の半導体装置に関する。
　電力系統における送電システムには、大電力用の電力変換器が使用される。これらの電力変換器は、交流を直流に、直流を交流にする電圧の変換を行う。または、これらの電力変換器は、直流の電圧を昇圧、降圧する変換を行う。これらの電圧の変換は、電力変換器内に設けられた半導体装置により、供給された電力がスイッチングされることにより行われる。
　電力変換に使用される半導体装置は、スイッチングにより１０００Ｖを超える高電圧の開閉を行う。また、半導体装置は、スイッチングにより１０００Ａを超える大電流の開閉を行う。大電流の開閉を行うため、半導体装置には、電気的に並列に接続された複数のＩＧＢＴ等のいわゆるパワー素子と呼ばれるスイッチング用の半導体素子が回路基板に配置される。例えば、実装面積が半導体素子と同程度のサイズまで小型化された半導体モジュールとして、ＣＳＰ（Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ）が知られている。
特開平０８－３３０３３８号公報 特開２００６－０１３０８０号公報
　従来の半導体装置では、大電流が通電した際に電磁力によって構成部材の一部が跳ね上がり、半導体装置の通電経路が破断する可能性がある。近年の半導体装置は、大容量で長距離の送電に有利な高圧直流送電への適用を目指しており、さらなる信頼性の向上が求められている。そのため、半導体装置の通電経路の破断防止が急務となっている。
　本実施形態は、構成部材の跳ね上がりを抑えて通電経路の破断を防ぐことができる半導体装置を提供することを目的とする。
　本実施形態の半導体装置は、半導体素子及び半導体素子に電気的に接続された導電部がケース内に実装された半導体モジュールと、半導体モジュールに接合された下部バスバーと、半導体装置の蓋部材を兼ねる上部バスバーと、半導体モジュール、下部バスバー及び上部バスバーに直列に接続された端子と、下部バスバーに上部バスバーを固定する絶縁物と、が備えられ、半導体モジュールは下部バスバー及び上部バスバーに挟まれて並列に接続される。
第１実施形態にかかる半導体装置の正面断面図 図１のＡ－Ａ断面図 図１のＢ－Ｂ断面図 第１実施形態にかかる半導体装置の適用想定回路図 第１実施形態にかかる半導体装置の内部回路図 第１実施形態にかかる半導体装置の回路図 第１実施形態にかかる半導体装置の要部上面図
［第１実施形態］
［構成］
　以下、図１～図７を参照して本実施形態の半導体装置１の構成を説明する。本実施形態において、同一構成の装置や部材が複数ある場合にはそれらについて同一の番号を付して説明を行う。図７においてＸ軸、Ｙ軸は、相互に直交する。
　図１に示すように、半導体装置１は、複数のＣＳＰ（Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ）２と、互いに向かい合う下側のＣバスバー３及び上側のＥバスバー４と、端子５と、端子５をＣＳＰ２に接続する接続導体７と、バスバー３、４を繋ぐ絶縁物６と、端子５をＥバスバー４に接続する端子支持部８と、を備えている。ＣＳＰ２は、ステンレス製のケース２３内に半導体素子２１及び導体２２が実装された半導体モジュールである。ＣＳＰ２は、実装面積が半導体素子２１と同程度のサイズまで小型化されている。
　図１～図３に示すように、Ｃバスバー３の上面には２つのＣＳＰ２、２が互いに向かい合うようにして接合されている。図１～図３では便宜的に２つのＣＳＰ２、２を１組だけ示したが、２つのＣＳＰ２、２を複数組、設けてもよい。
　ＣＳＰ２に実装される半導体素子２１は、いわゆるパワー素子と呼ばれるスイッチング用の半導体素子である。例えば半導体素子２１は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）により構成されており、シリコン等により形成された半導体層に、銅やアルミニウム等からなる正側電極、負側電極、制御電極が配置されている。
　正側電極はＩＧＢＴのコレクタ、負側電極はＩＧＢＴのエミッタ、制御電極はＩＧＢＴのゲートである。すなわち、正側電極は電力供給源となる外部装置からの電流を入力し、負側電極は負荷となる外部装置への電流を出力し、制御電極は制御信号を入力して正側電極及び負側電極間の電流を制御する。
　Ｃバスバー３及びＥバスバー４にはアルミニウムや銅等の金属材料やカーボンやセラミック等の非金属材料が含まれる。Ｃバスバー３上の側縁部においてＣＳＰ２よりも外側に、絶縁物６が垂直に立てられている。絶縁物６はエポキシやポリイミド等の絶縁性樹脂材料からなる。２つの絶縁物６、６は互いに向かい合う側壁部となって、各絶縁物６の上部にＥバスバー４が水平に固定されている(図１に図示)。半導体装置１は、Ｃバスバー３、Ｅバスバー４及び絶縁物６によって囲まれた箱状部材となる。Ｃバスバー３は半導体装置１の底面部材となり、Ｅバスバー４は半導体装置１の蓋部材を兼ねる。
　接続導体７は、端子５をＣＳＰ２に接続するための板状の部材であり、各ＣＳＰ２のケース２３から水平方向に延びて取り付けられている(図１参照)。また図２、図３に示すように、接続導体７、７は互いに平行で、且つ図１において奥行き方向にずらして配置されている。図１において左側の接続導体７は右側の端子支持部８の取付孔８１と同一線上に配置され、右側の接続導体７は左側の端子支持部８の取付孔８１と同一線上に配置されている。
　Ｅバスバー４の下面には下方に突出して２つの端子支持部８、８が設けられる。２つの端子支持部８、８は、２つのＣＳＰ２、２に対応して互いに向き合いようにして設けられるブロック状の部材である。端子支持部８、８はＥバスバー４と同様、アルミニウム等の金属材料からなる。端子支持部８、８の互いに向かい合う側面部には取付孔８１、８１が開けられている。取付孔８１、８１は同一水平面に設けられるが、奥行き方向にずらして形成される。すなわち、図１に示した端子支持部８、８のうち、左側に位置する端子支持部８の取付孔８１は奥寄り(図２の上側方向)に設けられ、右側に位置する端子支持部８の取付穴８１は手前寄り(図２の下側方向)に配置されている。
　図１において左側の取付孔８１には左方向に向かって水平に延びる長孔８２が取付孔８１と連続して形成されている。図１において右側の取付孔８１には右方向に向かって水平に延びる長孔８２が取付孔８１と連続して形成されている。長孔８２、８２は取付孔８１よりも大きい径からなり、取付孔８１が開けられた側面部と反対側の側面部にまで達する貫通する孔である。つまり、図３に示すように、左側の接続導体７は右側の端子支持部８の取付孔８１及び長孔８２と同一線上に配置され、右側の接続導体７は左側の端子支持部８の取付孔８１及び長孔８２と同一線上に配置されている。
　図１～図３に示すように、接続導体７の先端部及び端子支持部８の取付孔８１に端子５が取り付けられる。端子５は、上方向に延びる垂直辺部５１と、水平方向に延びる水平辺部５２とを有するＬ字状部材からなる(図１参照)。図１の左側のＣＳＰ２に取り付けられる端子５は水平辺部５２が垂直辺部５１から図１の右側方向に延び、図１の右側のＣＳＰ２に取り付けられる端子５は水平辺部５２が垂直辺部５１から図１の左側方向に延びている。
　図４の回路図は半導体装置１を組み込む適用想定回路の回路図である。図５の内部回路図に示すように、半導体装置１ではＣＳＰ２がＣバスバー３及びＥバスバー４に挟まれて並列に接続されている。各ＣＳＰ２には端子５、Ｃバスバー３及びＥバスバー４が直列に接続されている。
　互いに隣接する端子５、５は、次の式(１)を満たすように配置されている(図６、図７参照)。
Ｌ１／ｒ１＝Ｌ２／ｒ２・ｓｉｎθ…(１)
Ｌ１：端子５の水平方向の長さ寸法
Ｌ２：垂直方向の長さ寸法
ｒ１：互いに隣接する端子５間に作用する反発力を受ける間隔
ｒ２：互いに隣接する端子５間に作用する吸引力を受ける間隔
　図６に示したＩ１，Ｉ２は、抵抗３に流れる電流であり、矢印の向きに電流が流れる。図７に示したＦ１は、互いに隣接する端子５間に作用する反発力、図７に示したＦ２は、互いに隣接する端子５間に作用する吸引力である。なお、明細書では寸法に関して大文字Ｌで示したが、図６、図７ではＬを小文字で示すものとする。
［作用］
　半導体装置１では、大電流が通電した際に、端子５とＥバスバー４との間に大きな電磁力が発生する。Ｅバスバー４に対する電磁力はＣバスバー３から離れる向きに働く。そのため、Ｅバスバー４は跳ね上がって、半導体装置１の通電経路が破断する可能性がある。そこで本実施形態では、絶縁物６がＣバスバー３にＥバスバー４を固定し、Ｅバスバー４の跳ね上がりを抑えている。
　しかも、本実施形態ではＥバスバー４が箱状の半導体装置１の蓋部材となっている。そのため、Ｅバスバー４は剛性の高い構造を採用することかできる。従って、大電流が通電して端子５とＥバスバー４との間に電磁力が発生しても、Ｅバスバー４が跳ね上がることがない。
　半導体装置１では、上記の式(１)Ｌ１／ｒ１＝Ｌ２／ｒ２・ｓｉｎθを満たしたことで、互いに隣接する端子５、５を並列接続した場合、２つの端子５、５の水平辺部５２、５２に作用する反発力Ｆ１と、吸引力Ｆ１が、図７のＹ方向で釣り合う位置関係とすることができる。従って、端子５の水平辺部５２は、反発力Ｆ１や吸引力Ｆ１の影響を受けることがない。
［効果］
　本実施形態は、半導体素子２１及び半導体素子２１に電気的に接続された導電部２２がケース２３内に実装されたＣＳＰ２と、ＣＳＰ２に接合された下側のＣバスバー３と、半導体装置１の蓋部材を兼ねる上側のＥバスバー４と、ＣＳＰ２、Ｃバスバー３及びＥバスバー４に直列に接続された端子５と、Ｃバスバー３にＥバスバー４を固定する絶縁物６と、が備えられ、ＣＳＰ２はＣバスバー３及びＥバスバー４に挟まれて並列に接続される。
　このような本実施形態では、絶縁物６がＣバスバー３にＥバスバー４を固定しており、Ｅバスバー４Ｅが半導体装置１の蓋部材を兼ねている。そのため、大電流が通電して端子５とＥバスバー４との間に電磁力が発生しても、Ｅバスバー４の跳ね上がりを抑えることができる。これにより、半導体装置１の通電経路の破断を防止することができ、信頼性が向上する。よって、本実施形態の半導体装置１は高圧直流送電への利用に好適である。
　また本実施形態では、端子５は垂直方向の長さ寸法をＬ１、水平方向の長さ寸法をＬ２、互いに隣接する端子５、５間に作用する反発力を受ける間隔をｒ１、互いに隣接する端子５、５間に作用する吸引力を受ける間隔をｒ２として、Ｌ１／ｒ１＝Ｌ２／ｒ２・ｓｉｎθとなるように、隣接する端子５、５同士が配置されている。
　このような本実施形態では、端子５、５同士を隣接させたとしても、２つの端子５、５の水平辺部５２に作用する反発力Ｆ１と吸引力Ｆ２が釣り合うので、端子５の水平辺部５２は、反発力Ｆ１及び吸引力Ｆ２の影響を受けることがない。その結果、端子５、５自体はもちろんのこと、それに接続された接続導体７、７、さらにはＣＳＰ２の損傷を防ぐことができる。また、端子５、５同士を隣接させた分だけ、向かい合うＣＳＰ２、２をコンパクトなスペースに設置することが可能である。これにより、半導体装置１の小型化に寄与することができる。
　本実施形態では、半導体素子２１に直列接続した端子５が短絡故障時のエネルギーを担うことができるため、ＣＳＰ２の許容エネルギーを向上させることができる。従って、ＣＳＰ２は、大電流故障時のエネルギーに耐えて、確実にショート故障となる半導体モジュールを実現することができる。従って、本実施形態によれば半導体装置１の爆発的な破損を回避することが可能である。
　しかも、本実施形態の端子５は、水平方向に延びる水平辺部５２を有するＬ字状部材からなる。このため、半導体装置１の高さ寸法を増大させることなく、端子５は十分に熱容量を確保することができる。従って、本実施形態ではＣＳＰ２の許容エネルギーを容易に向上させることができる。
　さらに本実施形態では、Ｅバスバー４下面に突出した端子支持部８、８がＥバスバー４と同様、アルミニウム等の金属材料からなる。そのため、端子支持部８が端子５を強固に保持することができる。従って、バスバー４及び端子５を下方に強く押さえることができ、Ｅバスバー４の跳ね上がりを確実に抑えることが可能である。
［他の実施形態］
　上記の実施形態は例として提示したものであって、発明の範囲を限定することを意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略や置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。以下はその一例である。
（１）上記実施形態では、半導体素子２は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であるものとしたが、半導体素子２は、これに限られない。半導体素子２は、ＩＧＢＴの他、例えばＭＯＳ－ＦＥＴ（Ｍｅｒａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＧＴＯ（Ｇａｔｅ　Ｔｕｒｎｏｆｆ　Ｔｒａｎｓｉｓｔｏｒ）等のトランジスター、サイリスタ、ＦＲＤ（Ｆａｓｔ　Ｒｅｃｏｖｅｒｙ　Ｄｉｏｄｅ）等のダイオード、またはこれらが、混載されものであってもよい。
（２）上記実施形態では、各半導体素子２１に端子５を直列接続したが、これに限らず、並列接続された複数の半導体素子２のいずれかに、端子５を直列接続するようにしてもよい。また、端子５は、抵抗値も適宜変更可能であり、材料も導電性であればよく、ニッケルを含む合金や銅、あるいは銅より抵抗値が高い材料であっても構わない。
（３）上記実施形態では、半導体モジュール２は、半導体素子２１を２つ備えるものとしたが、半導体モジュール２が備える半導体素子２１の数はこれに限られない。半導体モジュール２は、半導体素子２１を１つまたは３つ以上備えるものであってもよい。また、半導体装置１は、任意の数量の半導体モジュール２を有するものであってよい。
（４）他の実施形態としては、例えば、ＣＳＰ２の上面とＥバスバー４との間がエポキシ樹脂などで封止、固化されてもよい。このような実施形態によれば、ＣＳＰ２の上面とＥバスバー４との間にエポキシ樹脂などを封止、固化したことで、Ｅバスバー４を上方から押さえることができる。従って、大電流通電により端子５とＥバスバー４との間に電磁力が発生しても、Ｅバスバー４の跳ね上がりを抑えることができる。このような実施形態によれば、半導体装置１の通電経路の破断防止をより確実に行うことができ、信頼性がいっそう向上する。
１…半導体装置
２…ＣＳＰ（Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ）
２１…半導体素子
２２…導体
２３…ステンレス製のケース
３…Ｃバスバー
４…Ｅバスバー
５…端子
６…絶縁物
７…接続導体
８…端子支持部

Claims (4)

  1. 　半導体素子及び前記半導体素子に電気的に接続された導電部がケース内に実装された半導体モジュールと、
    　前記半導体モジュールに接合された下部バスバーと、
    　前記半導体装置の蓋部材を兼ねる上部バスバーと、
    　前記半導体モジュール、前記下部バスバー及び前記上部バスバーに直列に接続された端子と、
    　前記下部バスバーに前記上部バスバーを固定する絶縁物と、が備えられ、
    　前記半導体モジュールは前記下部バスバー及び前記上部バスバーに挟まれて並列に接続される半導体装置。
  2. 　前記端子は水平方向の長さ寸法をＬ１、
    　垂直方向の長さ寸法をＬ２、
    　互いに隣接する前記端子間に作用する反発力を受ける間隔をｒ１、
    　互いに隣接する前記端子間に作用する吸引力を受ける間隔をｒ２として、
    　Ｌ１／ｒ１＝Ｌ２／ｒ２・ｓｉｎθとなるように、隣接する前記端子同士が配置される請求項１に記載の半導体装置。
  3. 　前記端子は、垂直方向に延びる垂直辺部と、水平方向に延びる水平辺部とを有するＬ字状部材からなる請求項１又は２に記載の半導体装置。
  4. 　前記半導体モジュールと前記上部バスバーとの間が樹脂により封止、固化される請求項１乃至３のいずれか１項に記載の半導体装置。
PCT/JP2020/027301 2020-07-13 2020-07-13 半導体装置 WO2022013930A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022536007A JP7490778B2 (ja) 2020-07-13 2020-07-13 半導体装置
PCT/JP2020/027301 WO2022013930A1 (ja) 2020-07-13 2020-07-13 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/027301 WO2022013930A1 (ja) 2020-07-13 2020-07-13 半導体装置

Publications (1)

Publication Number Publication Date
WO2022013930A1 true WO2022013930A1 (ja) 2022-01-20

Family

ID=79555331

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/027301 WO2022013930A1 (ja) 2020-07-13 2020-07-13 半導体装置

Country Status (2)

Country Link
JP (1) JP7490778B2 (ja)
WO (1) WO2022013930A1 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019021831A (ja) * 2017-07-20 2019-02-07 株式会社東芝 半導体装置及び半導体装置用サブモジュール

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019021831A (ja) * 2017-07-20 2019-02-07 株式会社東芝 半導体装置及び半導体装置用サブモジュール

Also Published As

Publication number Publication date
JPWO2022013930A1 (ja) 2022-01-20
JP7490778B2 (ja) 2024-05-27

Similar Documents

Publication Publication Date Title
US10153708B2 (en) Three-level power converter
JP5169353B2 (ja) パワーモジュール
CN110235244B (zh) 功率半导体模块以及电力转换装置
CN107851637B (zh) 功率半导体模块
CN107969163B (zh) 电力变换装置
JP3652934B2 (ja) 電力変換装置
JP6602260B2 (ja) 電力変換装置
US20200029455A1 (en) Power module structure
JP2015100223A (ja) 電力変換装置
CN113557603B (zh) 半导体装置
JP2018074088A (ja) 半導体装置
JP4842018B2 (ja) 電力変換装置
WO2022013930A1 (ja) 半導体装置
JP5880664B1 (ja) 半導体装置
JP2020010561A (ja) 電力変換装置
US11942452B2 (en) Semiconductor module arrangement
WO2021009856A1 (ja) 半導体装置
JP2006271131A (ja) 電力変換装置
JP2019062739A (ja) 電力変換装置
JP7218564B2 (ja) 半導体装置
JP6539998B2 (ja) 半導体電力変換装置
JP6134798B2 (ja) 電力変換装置
WO2023210098A1 (ja) 電力変換装置
US20230282561A1 (en) Power semiconductor module and power conversion device
JP7069885B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20945362

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022536007

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20945362

Country of ref document: EP

Kind code of ref document: A1