WO2022000179A1 - 显示面板和显示装置 - Google Patents
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Abstract
提供一种显示面板和显示装置。显示面板包括:多个像素单元,阵列排布在衬底基板上,每个像素单元包括像素电路和发光元件,发光元件包括与像素电路相连的第一电极,多个像素单元包括多个第一像素单元、多个第二像素单元和多个第三像素单元,第一像素单元的有效发光面积大于第二像素单元的有效发光面积,并且大于第三像素单元的有效发光面积;多条第一数据线,第一数据线被配置为向第一像素单元的像素电路提供第一数据信号;第一像素单元的第一电极、第二像素单元的第一电极和第三像素单元的第一电极彼此间隔设置,第一数据线在衬底基板上的正投影与第一像素单元的第一电极、第二像素单元的第一电极和第三像素单元的第一电极中的每一个在衬底基板上的正投影均不交叠。
Description
本公开的实施例涉及一种显示面板和显示装置。
作为新一代显示技术,有机发光二极管(Organic Light-Emitting Diode,OLED)显示装置由于具有可自主发光、视角广、色域宽、响应时间快和对比度高的显示特性,以及具有节能、轻薄、可弯曲、抗震性好、高亮度等优点,深受市场的青睐。
发明内容
本公开的实施例提供一种显示面板和显示装置。
本公开至少一实施例提供一种显示面板,包括:多个像素单元,阵列排布在衬底基板上;所述像素单元包括像素电路和发光元件,所述发光元件包括与所述像素电路相连的第一电极,所述多个像素单元包括多个第一像素单元、多个第二像素单元和多个第三像素单元,所述第一像素单元的有效发光面积大于所述第二像素单元的有效发光面积,并且大于所述第三像素单元的有效发光面积;多条第一数据线,所述第一数据线被配置为向所述第一像素单元的所述像素电路提供第一数据信号;所述第一像素单元的所述第一电极、所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极彼此间隔设置,所述第一数据线在所述衬底基板上的正投影与所述第一像素单元的所述第一电极、所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极中的每一个在所述衬底基板上的正投影均不交叠。
在本公开的一个或一些实施例中,所述第一像素单元的所述有效发光面积的中心、所述第二像素单元的所述有效发光面积的中心和所述第三像素单元的所述有效发光面积的中心连线构成三角形,所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极沿所述第一数据线的延伸方向排列,所述第一像素单元的所述第一电极沿所述第一数据线的延伸方向延伸。
在本公开的一个或一些实施例中,所述三角形为锐角三角形。
在本公开的一个或一些实施例中,显示面板还包括多条第二数据线,其中,所述第二数据线被配置为向所述第二像素单元的所述像素电路提供第二数据信号,所述第一像素单元的所述第一电极在所述衬底基板上的正投影与所述多条第二数据线中的一条在所述衬底基板上的正投影部分交叠。
在本公开的一个或一些实施例中,所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极的在所述衬底基板上的正投影与所述多条 第二数据线在所述衬底基板上的正投影不交叠。
在本公开的一个或一些实施例中,显示面板还包括多条第三数据线,述第三数据线被配置为向所述第三像素单元的所述像素电路提供第三数据信号,并且所述第一数据线、所述第三数据线和所述第二数据线沿第一方向排列,所述第一方向与所述第一数据线的延伸方向相交。
在本公开的一个或一些实施例中,所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极的至少之一在所述衬底基板上的正投影与所述多条第三数据线中的一条在所述衬底基板上的正投影部分交叠。
在本公开的一个或一些实施例中,所述第一像素单元的所述第一电极与所述第二数据线的交叠部分的面积大于所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极至少之一与所述第三数据线的交叠部分的面积。
在本公开的一个或一些实施例中,所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极的在所述衬底基板上的正投影均与所述第三数据线在所述衬底基板上的正投影交叠,并且所述第一像素单元的第一电极与所述第二数据线的交叠部分的面积、所述第二像素单元的所述第一电极与所述第三数据线的交叠部分的面积、以及所述第三像素单元的所述第一电极与所述第三数据线的交叠部分的面积依次减小。
在本公开的一个或一些实施例中,显示面板还包括第一绝缘层、连接元件和第二绝缘层;所述第一绝缘层、所述连接元件和所述第二绝缘层在从靠近所述衬底基板的位置向远离所述衬底基板的位置依次设置,所述第一像素单元的所述第一电极通过所述连接元件与所述像素电路相连,所述连接元件通过贯穿所述第一绝缘层的第一过孔与所述像素电路相连,所述第一像素单元的所述第一电极通过贯穿所述第二绝缘层的第二过孔与所述连接元件相连,所述第一过孔在所述衬底基板上的正投影与所述第二过孔在所述衬底基板上的正投影不交叠。
在本公开的一个或一些实施例中,所述像素电路包括第一晶体管,所述第一晶体管包括源极和漏极,所述第一像素单元的所述第一电极通过所述连接元件与所述第一晶体管的源极或漏极相连。
在本公开的一个或一些实施例中,所述第一过孔的在垂直于所述衬底基板的方向上的尺寸小于所述第二过孔的在垂直于所述衬底基板的方向上的尺寸。
在本公开的一个或一些实施例中,所述第一过孔的在平行于所述衬底基板的平面内的最大尺寸小于所述第二过孔的在平行于所述衬底基板的平面内的最大尺寸。
在本公开的一个或一些实施例中,所述第一绝缘层包括第一栅极绝缘层、 第二栅极绝缘层和层间绝缘层,所述第二绝缘层包括平坦化层。
在本公开的一个或一些实施例中,所述第一绝缘层的材料包括无机绝缘材料,所述第二绝缘层的包括有机绝缘材料。
在本公开的一个或一些实施例中,所述第一像素单元的所述第一电极的沿所述第一数据线的延伸方向延伸的两个对边的中点的连线在所述衬底基板上的正投影穿过所述第二过孔在所述衬底基板上的正投影,并且,所述第二过孔位于所述第一像素单元的所述第一电极的边缘。
在本公开的一个或一些实施例中,所述第三像素单元的所述第二过孔和与该第二过孔距离最近的所述第一像素单元的第一电极之间的间距大于或等于3.5微米,并且和与该第二过孔距离最近的所述第二像素单元的第一电极之间的间距大于或等于3.5微米。
在本公开的一个或一些实施例中,所述第二像素单元的第二过孔和与该第二过孔距离最近的所述第一像素单元的第一电极之间的间距大于或等于3.5微米,并且和与该第二过孔距离最近的所述第三像素单元的第一电极之间的间距大于或等于3.5微米。
在本公开的一个或一些实施例中,所述像素电路包括第二晶体管,所述第二晶体管与所述第一晶体管相连,并被配置为向所述发光元件提供驱动电流,所述第三像素单元的所述第一电极和所述第二晶体管不交叠。
在本公开的一个或一些实施例中,所述第二像素单元的所述第一电极和所述第二像素单元的所述第二晶体管不交叠,且与所述第三像素单元的所述第二晶体管交叠。
在本公开的一个或一些实施例中,所述第一像素单元的所述第一电极和所述第二像素单元的所述第二晶体管部分交叠,并且与所述第一像素单元的所述第二晶体管部分交叠。
在本公开的一个或一些实施例中,在所述第一数据线的延伸方向上排列的两个相邻第一像素单元的所述第一电极之间设置隔垫物。
在本公开的一个或一些实施例中,所述隔垫物在所述衬底基板上的正投影与所述第一像素单元的所述第一电极在所述衬底基板上的正投影不交叠。
在本公开的一个或一些实施例中,所述隔垫物位于两个相邻第一像素单元的所述第一电极、两个相邻第二像素单元的所述第一电极以及两个相邻第三像素单元的所述第一电极围设的区域内。
在本公开的一个或一些实施例中,在所述第一数据线的延伸方向上排列的相邻的第二像素单元和第三像素单元的所述第一电极之间不设置隔垫物。
在本公开的一个或一些实施例中,所述第二像素单元的所述有效发光面积大于所述第三像素单元的所述有效发光面积。
在本公开的一个或一些实施例中,所述第一像素单元包括蓝色像素单元, 所述第二像素单元和所述第三像素单元之一为绿色像素单元,所述第二像素单元和所述第三像素单元之另一为红色像素单元。
在本公开的一个或一些实施例中,所述发光元件包括有机发光二极管。
本公开的至少一实施例还提供一种显示装置,包括上述任一显示面板。
为了更清楚地说明本公开实施例的技术方案,下面将对实施例的附图作简单地介绍,显而易见地,下面描述中的附图仅仅涉及本公开的一些实施例,而非对本公开的限制。
图1为一种Pentile排列的像素分布示意图;
图2为一种标准RGB排列的像素分布示意图;
图3为一种新型RGB排列的像素分布示意图;
图4为一种显示面板的示意图;
图5为另一种显示面板的示意图;
图6为本公开一实施例提供的一种显示面板中的像素单元以及为像素单元提供信号的信号线的示意图;
图7为本公开一实施例提供的一种显示面板的示意图;
图8为一种第一电极通过连接元件与晶体管相连的示意图;
图9为本公开一实施例提供的显示面板的剖视示意图;
图10为本公开一实施例提供的显示面板的俯视示意图;
图11为本公开一实施例提供的显示面板的剖视示意图;
图12为本公开一实施例提供的显示面板的俯视示意图;
图13为本公开一实施例提供的一种显示面板的像素电路的原理图;
图14为本公开一实施例提供的一种显示面板中的半导体图形的平面图;
图15为本公开一实施例提供的一种显示面板中的第一导电层的平面图;
图16为本公开一实施例提供的一种显示面板中的第二导电层的平面图;
图17为本公开一实施例提供的一种显示面板中的第一绝缘层的平面图;
图18为本公开一实施例提供的一种显示面板中的第三导电层的平面图;
图19为本公开一实施例提供的一种显示面板中的第二绝缘层的平面图;
图20为本公开一实施例提供的一种显示面板中的第一电极层的平面图;
图21为本公开一实施例提供的一种显示面板中形成薄膜晶体管的有源层、源极和漏极的示意图;
图22为本公开一实施例提供的一种显示面板中形成第二导电层后的平面示意图;
图23为本公开一实施例提供的一种显示面板中的形成第一绝缘层后的平面示意图;
图24为本公开一实施例提供的一种显示面板中形成第三导电层的平面示意图;
图25为本公开一实施例提供的一种显示面板中的形成第二绝缘层后的平面示意图;以及
图26为本公开一实施例提供的一种显示面板中在形成第一电极层后的平面示意图。
为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例的附图,对本公开实施例的技术方案进行清楚、完整地描述。显然,所描述的实施例是本公开的一部分实施例,而不是全部的实施例。基于所描述的本公开的实施例,本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例,都属于本公开保护的范围。
除非另外定义,本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。同样,“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系,当被描述对象的绝对位置改变后,则该相对位置关系也可能相应地改变。
OLED屏幕的像素排列方式一般分为Pentile和真正RGB(Real RGB)两种方式。
图1为一种Pentile排列的像素分布示意图。如图1所示,OLED显示面板包括蓝色(Blue,B)子像素SP01、绿色(Green,G)子像素SP02和红色(Red,R)子像素SP03。Pentile排列主要是通过相邻像素公用子像素的方法来减少子像素的个数,从而达到低分辨率模拟高分辨率的效果。例如,Pentile排列方式是由R\G\B\G四个子像素组成两个pixel(相当于2个子像素组成一个像素PX0),需要IC做补偿处理,可以实现高分辨产品显示,但是Pentile排列显示中常会出现图案边缘锯齿感、彩边现象以及屏幕色彩偏移等问题,Real RGB排列方式是由R\G\B三个子像素组成一个像素,不用补偿处理,所以采用Real RGB排列方式的OLED屏幕在显示时不易出现上述pentile的问题,Real RGB排列方式常应用于低分辨率的小尺寸显示产品。而Real RGB排列方式又有标准RGB排列和新型RGB排列之分。
图2为一种标准RGB排列的像素分布示意图。如图2所示,Real RGB 排列方式中,每个像素PX0包含蓝色子像素SP01、绿色子像素SP02和红色子像素SP03,多个像素PX0呈阵列排列。如图2所示,标准RGB排列方式中,红色子像素、绿色子像素和蓝色子像素的有效出光面积采用1:1:1的比例。
OLED器件的显示三原色子像素寿命不一样长,蓝色子像素的寿命最短,绿色子像素的寿命最长,红色子像素的寿命位于绿色子像素的寿命和蓝色子像素的寿命之间,由此造成蓝色子像素的工作压差最大。例如,R、G、B三个子像素中,同样亮度时蓝色子像素的工作压差和功耗最大。
图3为一种新型RGB排列的像素分布示意图。如图3所示,新型RGB排列的像素通过增加蓝色子像素SP01的有效出光面积来降低蓝色子像素的亮度从而保证寿命。如图3所示,每个像素PX0包含蓝色子像素SP01、绿色子像素SP02和红色子像素SP03,多个像素PX0呈阵列排列。如图3所示,蓝色子像素的有效出光面积大于红色子像素的有效出光面积,并大于绿色子像素的有效出光面积。
图4为一种显示面板的示意图。图5为另一种显示面板的示意图。图4和图5中的虚线框表示子像素的有效出光面积。图4和图5所示的显示面板均采用的新型RGB排列方式进行像素排布。
如图4和图5所示,显示面板还包括多条第一数据线DT1、多条第二数据线DT2、多条第三数据线DT3、多个第一第一电极01a、多个第二第一电极02a、多个第三第一电极03a。例如,每个子像素包括像素电路和发光元件。像素电路被配置为向发光元件提供驱动电流以驱动发光元件发光。例如,第一数据线DT1被配置为向蓝色子像素SP01的像素电路提供第一数据信号,第二数据线DT2被配置为向绿色子像素SP02的像素电路提供第二数据信号,第三数据线DT3被配置为向红色子像素SP03的像素电路提供第三数据信号。蓝色子像素SP01的发光元件包括第一电极01a,绿色子像素SP02的发光元件包括第一电极02a,红色子像素SP03的发光元件包括第一电极03a。
如图4和图5所示,显示面板包括衬底基板BS。如图4所示,第一数据线DT1在衬底基板BS上的正投影与第一电极02a和第一电极03a在衬底基板BS上的正投影交叠。如图5所示,第一数据线DT1在衬底基板BS上的正投影与第一电极01a在衬底基板BS上的正投影交叠。
因向蓝色子像素SP01的像素电路提供第一数据信号的第一数据线DT1与发光元件的第一电极在垂直于衬底基板的方向上部分交叠,从而,负载较大。
图6为本公开一实施例提供的一种显示面板中的像素单元以及为像素单元提供信号的信号线的示意图。如图6所示,显示面板包括:多个像素单元100,阵列排布在衬底基板BS上,每个像素单元100包括发光元件EMC和 为发光元件EMC提供驱动电流的像素电路10,发光元件EMC可为电致发光元件,例如,有机电致发光元件,例如可为有机发光二极管(OLED)。
如图6所示,显示面板还包括初始化信号线210、发光控制信号线110、数据线313、第一电源线311以及第二电源线312。例如,栅线113被配置为向像素电路10提供扫描信号SCAN。发光控制信号线110被配置为向像素单元100提供发光控制信号EM。数据线313被配置为向像素电路100提供数据信号DATA,第一电源线311被配置为向像素电路10提供恒定的第一电压信号ELVDD,第二电源线312被配置为向像素电路10提供恒定的第二电压信号ELVSS,并且第一电压信号ELVDD大于第二电压信号ELVSS。初始化信号线210被配置为向像素电路10提供初始化信号Vint。初始化信号Vint为恒定的电压信号,其大小例如可以介于第一电压信号ELVDD和第二电压信号ELVSS之间,但不限于此,例如,初始化信号Vint可小于或等于第二电压信号ELVSS。例如,像素电路10在扫描信号SCAN、数据信号DATA、初始化信号Vint、第一电压信号ELVDD、第二电压信号ELVSS、发光控制信号EM等信号的控制下输出驱动电流以驱动发光元件EMC发光。如图6所示,发光元件EMC包括第一电极E1和第二电极E2。第一电极E1与像素电路10相连,第二电极E2与第二电源线312相连。
图7为本公开一实施例提供的一种显示面板的示意图。如图7所示,显示面板包括衬底基板BS、多个像素单元100和多条第一数据线201。如图7所示,多个像素单元100包括多个第一像素单元101、多个第二像素单元102和多个第三像素单元103,第一像素单元101的有效发光面积大于第二像素单元102的有效发光面积,并且大于第三像素单元103的有效发光面积。
例如,如图7所示,第二像素单元102的有效发光面积大于第三像素单元103的有效发光面积。当然,在其他的实施例中,也可以第二像素单元102的有效发光面积小于第三像素单元103的有效发光面积。在本公开的实施例中,有效发光面积可指像素单元的实际出光区域。例如,实际出光区域可对应于像素限定层的开口区域。像素单元可包括实际出光区域和围绕该实际出光区域的非出光区域。
例如,如图7所示,第一像素单元101包括蓝色像素单元,第二像素单元102和第三像素单元103之一为绿色像素单元,第二像素单元102和第三像素单元103之另一为红色像素单元。图7所示的显示面板以第一像素单元101为蓝色像素单元,第二像素单元102为绿色像素单元,第三像素单元103为红色像素单元为例进行说明。
例如,参考图6和图7,显示面板包括多条第一数据线201,第一数据线201被配置为向第一像素单元101的像素电路10提供第一数据信号;第一像素单元101的第一电极101a、第二像素单元102的第一电极102a和第三像 素单元103的第一电极103a彼此间隔设置,第一数据线201在衬底基板BS上的正投影与第一像素单元101的第一电极101a、第二像素单元102的第一电极102a和第三像素单元103的第一电极103a中的每一个在衬底基板BS上的正投影均不交叠。例如,在本公开的实施例中,第一像素单元101的第一电极101a、第二像素单元102的第一电极102a和第三像素单元103的第一电极103a为图6所示的第一电极E1。
在本公开的实施例中,向第一像素单元101的像素电路10提供第一数据信号的第一数据线201在衬底基板BS上的正投影与第一像素单元101的第一电极101a、第二像素单元102的第一电极102a和第三像素单元103的第一电极103a中的每一个在衬底基板BS上的正投影均不交叠,可以降低第一数据线201的负载,进而降低第一像素单元101的负载,实现降低第一像素单元101的工作压差和功耗的目的。在第一像素单元101为蓝色像素单元的情况下,本公开的实施例中的如上设置,降低蓝色像素单元的负载,实现降低蓝色像素单元的工作压差和功耗的目的,降低功耗,提升产品良率和寿命,提升显示效果。
例如,如图7所示,第一像素单元101的有效发光面积的中心C1、第二像素单元102的有效发光面积的中心C2和第三像素单元103的有效发光面积的中心C3的连线构成三角形TR,例如,第一像素单元101的第一电极101a、第二像素单元102的第一电极102a和第三像素单元103的第一电极103a的中心连线构成三角形,例如,三角形为锐角三角形,但不限于此。图7示出了第一像素单元101的中心,第二像素单元102的中心和第三像素单元103的中心。例如,像素单元的中心可指像素单元的出光面积的中心,但不限于此。有效发光面积的中心可指有效发光面积的几何形状的中心。如图7所示,第一像素单元101的有效发光面积、第二像素单元102的有效发光面积和第三像素单元103的有效发光面积均为矩形。当然,在其他的实施例中,第一像素单元101的有效发光面积、第二像素单元102的有效发光面积和第三像素单元103的有效发光面积也可以为其他形状,本公开的实施例对此不做限定。
例如,如图7所示,第二像素单元102的第一电极102a和第三像素单元103的第一电极103a沿第一数据线201的延伸方向排列,第一像素单元101的第一电极101a沿第一数据线201的延伸方向延伸。如图7所示,多条第一数据线201的排列方向为第一方向D1,第一数据线201的延伸方向为第二方向D2。例如,第一方向D1与第二方向D2相交。进一步例如,第一方向D1垂直于第二方向D2。本公开的实施例以第一方向D1垂直于第二方向D2为例进行说明。
例如,参考图6和图7,显示面板还包括多条第二数据线202,第二数据 线202被配置为向第二像素单元102的像素电路10提供第二数据信号,为了提高像素的开口率,第一像素单元101的第一电极101a在衬底基板BS上的正投影与多条第二数据线202中的一条在衬底基板BS上的正投影部分交叠。
例如,如图7所示,为了减小第二数据线202的负载,第二像素单元102的第一电极102a和第三像素单元103的第一电极103a的在衬底基板BS上的正投影与多条第二数据线202在衬底基板BS上的正投影不交叠。
例如,参考图6和图7,显示面板还包括多条第三数据线203,第三数据线203被配置为向第三像素单元103的像素电路10提供第三数据信号,并且第一数据线201、第三数据线203和第二数据线202沿第一方向D1排列,第一方向与第一数据线201的延伸方向相交。
例如,如图7所示,第一数据线2010被配置为向第一像素单元101的像素电路10提供第一数据信号,第二数据线2020被配置为向第二像素单元102的像素电路10提供第二数据信号,第三数据线2030被配置为向第三像素单元103的像素电路10提供第三数据信号。图7用虚线框示出了两个像素PX:像素PX1和像素PX2。第一数据线2010、第二数据线2020和第三数据线2030为像素PX1的三条数据线。像素的行方向为第一方向D1,列方向为第二方向D2,图7表示出了第一列像素PX01和与该列像素相邻的第二列像素PX02。
例如,如图7所示,为了提高开口率,第二像素单元102的第一电极102a和第三像素单元103的第一电极103a至少之一的在衬底基板BS上的正投影与多条第三数据线203中的一条在衬底基板BS上的正投影部分交叠。
例如,如图7所示,为了兼顾开口率和降低负载,第一像素单元101的第一电极101a与第二数据线202的交叠部分的面积大于第二像素单元102的第一电极102a和第三像素单元103的第一电极103a至少之一与第三数据线203的交叠部分的面积。
例如,如图7所示,第二像素单元102的第一电极102a和第三像素单元103的第一电极103a的在衬底基板BS上的正投影均与第三数据线203在衬底基板BS上的正投影交叠,并且第一像素单元101的第一电极101a与第二数据线202的交叠部分的面积、第二像素单元102的第一电极102a与第三数据线203的交叠部分的面积、以及第三像素单元103的第一电极103a与第三数据线203的交叠部分的面积依次减小。
图8为一种第一电极通过连接元件与晶体管相连的示意图。如图8所示,第一电极E0通过贯穿第二绝缘层ISL2的过孔V20与连接元件CNC相连,连接元件CNC通过贯穿第一绝缘层ISL1的过孔V10与薄膜晶体管50相连。薄膜晶体管50的源极或者漏极与连接元件CNC相连。如图8所示,过孔V20和过孔V10在衬底基板BS上的正投影至少部分交叠,从而,过孔的深 度较大,第一电极E0在过孔处有一个很深的爬坡现象,使得第一电极E0落在深孔里,在过孔V10或在过孔V20处形成的凹陷E10的尺寸较大,容易造成接触电阻大、接触不良,甚至会造成第一电极E0的断裂,影响显示品质。
图9为本公开一实施例提供的显示面板的剖视示意图。例如,如图9所示,显示面板还包括第一绝缘层ISL1、连接元件CNC和第二绝缘层ISL2,第一绝缘层ISL1、连接元件CNC和第二绝缘层ISL2位于在从靠近衬底基板BS的位置向远离衬底基板BS的位置依次设置,第一像素单元101的第一电极101a通过连接元件CNC与像素电路10相连,连接元件CNC通过贯穿第一绝缘层ISL1的第一过孔V1与像素电路10相连,第一像素单元101的第一电极101a通过贯穿第二绝缘层ISL2的第二过孔V2与连接元件CNC相连,第一过孔V1在衬底基板BS上的正投影与第二过孔V2在衬底基板BS上的正投影不交叠。如图9所示,像素电路10包括晶体管50,第一像素单元101的第一电极101a通过连接元件CNC与晶体管50相连,连接元件CNC通过贯穿第一绝缘层ISL1的第一过孔V1与晶体管50相连。例如,晶体管50包括源极和漏极,第一像素单元101的第一电极101a通过连接元件CNC与晶体管的源极或漏极相连。
在本公开的实施例中,通过第一过孔V1在衬底基板BS上的正投影与第二过孔V2在衬底基板BS上的正投影不交叠,即,通过过孔错开设计,减小第一电极101a在与连接元件CNC连接处的过孔的深度,减小第一电极101a在此处的爬坡深度,减小第一电极101a在此处的凹陷E11,减少第一电极101a与连接元件CNC的接触不良甚至断裂等可能性,提升器件良率,利于电学连接和提高显示品质。
例如,在本公开的实施例中,两个元件不交叠是指该两个元件间隔设置,或者两个元件在衬底基板BS上的正投影不交叠是指该两个元件在衬底基板BS上的正投影间隔设置。例如,在本公开的实施例中,两个元件交叠是指该两个元件部分或者全部交叠,或者两个元件在衬底基板BS上的正投影交叠是指该两个元件在衬底基板BS上的正投影部分或者全部交叠。
例如,如图9所示,第一过孔V1的在垂直于衬底基板BS的方向上的尺寸H1小于第二过孔V2的在垂直于衬底基板BS的方向上的尺寸H2。例如,如图9所示,第一过孔V1的在垂直于衬底基板BS的方向上的尺寸H1与第一绝缘层ISL1的厚度相等,第二过孔V2的在垂直于衬底基板BS的方向上的尺寸H1与第二绝缘层ISL2的厚度相等。例如,第一绝缘层ISL1的厚度小于第二绝缘层ISL2的厚度。
例如,如图9所示,在截面图中,第一过孔V1的在平行于衬底基板BS的平面内的最大尺寸SZ1小于第二过孔V2的在平行于衬底基板BS的平面 内的最大尺寸SZ2。在平面图中,第一过孔V1和第二过孔V2可以为圆形,则最大尺寸为直径。在平面图中,第一过孔V1和第二过孔V2为矩形的情况下,最大尺寸为矩形的长度。在第一过孔V1和第二过孔V2为其他形状的情况下,在平面图中的第一过孔V1和第二过孔V2的最大尺寸即为在平行于衬底基板BS的平面内的最大尺寸。例如,如图9所示,在截面图中,第一过孔V1的在平行于衬底基板BS的平面内的尺寸小于第二过孔V2的在平行于衬底基板BS的平面内的尺寸。图9示出了第一方向D1和第三方向D3,第一方向D1为平行于衬底基板BS的方向,第三方向D3为垂直于衬底基板BS的方向,例如,参考图7和图9,第三方向D3为垂直于第一方向D1和第二方向D2的方向。
例如,第一绝缘层ISL1的材料包括无机绝缘材料,第二绝缘层ISL2的包括有机绝缘材料。
例如,参考图9和图11,第一绝缘层ISL1包括第一栅极绝缘层、第二栅极绝缘层和层间绝缘层至少之一,第二绝缘层ISL2包括平坦化层PLN和钝化层PVX。例如,第一绝缘层ISL1是多个绝缘层的叠层结构。图11可为图26沿线MN的剖视图。
图9中以第一电极E1为第一像素单元的第一电极101a为例进行说明,第二像素单元的第一电极102a和第三像素单元的第一电极103a也可以采用这种第一过孔V1和第二过孔V2不交叠的结构,以便于电学连接和提高显示品质。
图10为本公开一实施例提供的显示面板的俯视示意图。在图10所示的显示面板中,对于第一像素单元101的第一电极101a、第二像素单元的第一电极102a和第三像素单元的第一电极103a中的每一个,第一过孔V1在衬底基板BS上的正投影与第二过孔V2在衬底基板BS上的正投影不交叠。即,第二像素单元的第一电极102a和第三像素单元的第一电极103a均可以采用图9所示的结构。
图11为本公开一实施例提供的显示面板的剖视示意图。例如,如图11所示,显示面板包括薄膜晶体管50(后续提及的第二发光控制晶体管T5)和存储电容C1。薄膜晶体管50包括位于衬底基板BS上的第二发光控制晶体管T5的第二极T52,驱动晶体管T1的有源层ATL1,位于第二发光控制晶体管T5的第二极T52和驱动晶体管T1的有源层ATL1远离衬底基板BS一侧的第一栅绝缘层GI1,位于第一栅绝缘层GI1远离衬底基板BS一侧的栅极GE。栅极GE为驱动晶体管T1的栅极T10。驱动晶体管T1的栅极T10具有开口以便于第二连接电极31b与存储电容C1的第一极C11相连。显示面板还包括位于栅极GE远离衬底基板BS一侧的第二栅绝缘层GI2,位于第二栅绝缘层GI2远离衬底基板BS一侧的层间绝缘层ILD,以及位于层间绝 缘层ILD远离衬底基板BS一侧的连接元件CNC和第二连接电极31b。连接元件CNC通过贯穿的第一栅绝缘层GI1、第二栅绝缘层GI2以及层间绝缘层ILD的第一过孔V1与第二极T52相连,第二连接电极31b与存储电容C1的第一极C11相连。存储电容C1包括第一极C11和第二极C12,第一极C11和栅极GE位于同一层,均位于第一导电图案层LY1,第二极C12位于第二栅绝缘层GI2和层间绝缘层ILD之间,位于第二导电图案层LY2。连接元件CNC和第二连接电极31b位于第三导电图案层LY3。显示面板还包括钝化层PVX和平坦化层PLN。
如图11所示,显示面板还包括发光元件EMC,发光元件EMC包括第一电极E1、发光功能层EML和第二电极E2,第一电极E1通过贯穿钝化层PVX和平坦化层PLN的过孔与连接元件CNC相连。显示面板还包括封装层CPS,封装层CPS包括第一封装层CPS1、第二封装层CPS2以及第三封装层CPS3。例如,第一封装层CPS1和第三封装层CPS3为无机材料层,第二封装层CPS2为有机材料层。例如,第一电极E1为发光元件EMC的阳极,第二电极E2为发光元件EMC的阴极,但不限于此。
例如,发光元件EMC包括有机发光二极管。发光功能层位于第二电极E2和第一电极E1之间。第二电极E2位于第一电极E1的远离衬底基板BS的一侧,发光功能层EML至少包括发光层,还可以包括空穴传输层、空穴注入层,电子传输层、电子注入层至少之一。
如图11所示,显示面板还包括像素定义层PDL。像素定义层PDL具有开口,开口被配置为限定像素单元的发光面积(出光区域,有效发光面积),显示面板还可包括隔垫物(图11中未示出,参见图12的隔垫物60),隔垫物被配置为在形成发光功能层EML时支撑精细金属掩膜。
例如,数据线被配置为向像素单元输入数据信号,第一电源信号线被配置为向驱动晶体管输入第一电源电压。第二电源信号线被配置为向像素单元输入第二电源电压。第一电源电压为恒定电压,第二电源电压为恒定电压,例如,第一电源电压为正电压,第二电源电压为负电压,但不限于此。例如,在一些实施例中,第一电源电压为正电压,第二电源信号线接地。
参考图11和图9,图11中的连接元件CNC即为图9中的连接元件CNC,图11中的薄膜晶体管50即为图9中的薄膜晶体管50,从而,第一电极E1与薄膜晶体管50的第二极T52相连。第一绝缘层ISL1包括第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD至少之一,第二绝缘层ISL2包括平坦化层PLN和钝化层PVX。例如,在另一些实施例中,第二绝缘层ISL2可以只包括平坦化层PLN,第一绝缘层ISL1还可以包括其他的绝缘层。
通过小球跌落试验测试显示屏承受机械撞击的能力发现,OLED产品中隔垫物(Photo Spacer,PS)的尺寸增大或者分布密度增加都会改善产品在跌 落撞击中的损伤,即对像素有一定的保护作用;但是,PS尺寸太大不但会引起静电,还会因为挡光引起mura等不良。
图12为本公开一实施例提供的显示面板的俯视示意图。在图12所示的显示面板中,在第一数据线201的延伸方向上排列的两个相邻第一像素单元101的第一电极101a之间设置隔垫物60。例如,如图12所示,第一数据线201的延伸方向、第二数据线202的延伸方向以及第三数据线202的延伸方向均为第二方向D2。
本公开的实施例提供的显示面板,通过将隔垫物60设置在第二方向D2上排列的两个相邻第一像素单元101的第一电极101a之间,利于对像素的保护,利于减小静电,减少因挡光引起mura等显示不良。
例如,如图12所示,为了兼顾支撑保护作用和提高显示效果,隔垫物60在衬底基板BS上的正投影与第一像素单元101的第一电极101a在衬底基板BS上的正投影不交叠。
例如,如图12所示,隔垫物60位于两个相邻第一像素单元101的第一电极101a、两个相邻第二像素单元102的第一电极102a以及两个相邻第三像素单元103的第一电极103a围设的区域内。例如,本公开的实施例中,相邻的第一元件和第二元件是指该第一元件和该第二元件之间没有设置第一元件和第二元件。当第一元件和第二元件为同一元件时,该两个相同的元件之间不设置其他的该元件。例如,该相邻的第一元件和第二元件之间可设置不同于第一元件和第二元件的其他元件。例如,两个相邻的第一电极101a之间不设置第一电极101a。例如,两个相邻的第一电极102a之间不设置第一电极102a,但有可能设置第一电极101a。例如,两个相邻的第一电极103a之间不设置第一电极103a,但有可能设置第一电极101a。
例如,如图12所示,为了提高显示效果,在第一数据线201的延伸方向(第二方向D2)上排列的相邻的第二像素单元102和第三像素单元103的第一电极103a之间不设置隔垫物60。即,图12所示的显示面板中,隔垫物60仅设置在第一数据线201的延伸方向上排列的两个相邻第一像素单元101的第一电极101a之间。
以下结合图13至图26对本公开的一些实施例进行描述。图13至图26以7T1C的像素电路为例进行说明。
图13为本公开一实施例提供的一种显示面板的像素电路的原理图。图14为本公开一实施例提供的一种显示面板中的半导体图形的平面图。图15为本公开一实施例提供的一种显示面板中的第一导电层的平面图。图16为本公开一实施例提供的一种显示面板中的第二导电层的平面图。图17为本公开一实施例提供的一种显示面板中的第一绝缘层的平面图。图18为本公开一实施例提供的一种显示面板中的第三导电层的平面图。图19为本公开一实施例 提供的一种显示面板中的第二绝缘层的平面图。图20为本公开一实施例提供的一种显示面板中的第一电极层的平面图。图21为本公开一实施例提供的一种显示面板中形成薄膜晶体管的有源层、源极和漏极的示意图。图22为本公开一实施例提供的一种显示面板中形成第二导电层后的平面示意图。图23为本公开一实施例提供的一种显示面板中的形成第一绝缘层后的平面示意图。图24为本公开一实施例提供的一种显示面板中形成第三导电层的平面示意图。图25为本公开一实施例提供的一种显示面板中的形成第二绝缘层后的平面示意图。图26为本公开一实施例提供的一种显示面板中在形成第一电极层后的平面示意图。本公开的实施例中,为了图示清晰,平面图中,绝缘层以过孔的形式示出,绝缘层本身采用了透明化处理。
例如,参考图13,栅线113被配置为向像素电路10提供扫描信号SCAN。发光控制信号线110被配置为向像素单元100提供发光控制信号EM。数据线313被配置为向像素电路10提供数据信号DATA,第一电源线311被配置为向像素电路10提供恒定的第一电压信号ELVDD,第二电源线312被配置为向像素电路10提供恒定的第二电压信号ELVSS,并且第一电压信号ELVDD大于第二电压信号ELVSS。初始化信号线210被配置为向像素电路10提供初始化信号Vint。初始化信号Vint为恒定的电压信号,其大小例如可以介于第一电压信号ELVDD和第二电压信号ELVSS之间,但不限于此,例如,初始化信号Vint可小于或等于第二电压信号ELVSS。例如,初始化信号线210包括第一初始化信号线211和第二初始化信号线212。复位控制信号线Rst被配置为向像素电路10提供复位控制信号RESET。例如,复位控制信号线Rst包括第一复位控制信号线111和第二复位控制信号线112。例如,像素电路在扫描信号SCAN、数据信号DATA、初始化信号Vint、第一电压信号ELVDD、第二电压信号ELVSS、发光控制信号EM等信号的控制下输出驱动电流以驱动发光元件20发光。发光元件20在其对应的像素电路10的驱动下发出红光、绿光、蓝光,或者白光等。
如图13所示,该像素电路100包括驱动晶体管T1、数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6、第二复位晶体管T7以及存储电容C1。驱动晶体管T1与发光元件20电连接,并在扫描信号SCAN、数据信号DATA、第一电压信号ELVDD、第二电压信号ELVSS等信号的控制下输出驱动电流以驱动发光元件20发光。第二发光控制晶体管T5可为上述的薄膜晶体管50。
例如,本公开实施例提供的显示面板还包括:数据驱动电路和扫描驱动电路。数据驱动电路被配置为根据控制电路的指令向像素单元100提供数据信号DATA;扫描驱动电路被配置为根据控制电路的指令向像素单元100提供发光控制信号EM、扫描信号SCAN以及复位控制信号RESET等信号。例 如,控制电路包括外部集成电路(IC),但不限于此。例如,扫描驱动电路为安装于该显示面板上的GOA(Gate driver On Array)结构,或者为与该显示面板进行绑定(Bonding)的驱动芯片(IC)结构。例如,还可以采用不同的驱动电路分别提供发光控制信号EM和扫描信号SCAN。例如,显示面板还包括电源(图中未示出)以提供上述电压信号,根据需要可以为电压源或电流源,所述电源被配置为分别通过第一电源线311、第二电源线312、以及初始化信号线210向像素单元100提供第一电压信号ELVDD、第二电源电压ELVSS、以及初始化信号Vint等。
如图13所示,存储电容C1的第二极C12与第一电源线311电连接,存储电容C1的第一极C11与阈值补偿晶体管T3的第二极T32电连接。数据写入晶体管T2的栅极T20与栅线113电连接,数据写入晶体管T2的第一极T21与第二极T22分别与数据线313、驱动晶体管T1的第一极T11电连接。阈值补偿晶体管T3的栅极T30与栅线113电连接,阈值补偿晶体管T3的第一极T31与驱动晶体管T1的第二极T12电连接,阈值补偿晶体管T3的第二极T32与驱动晶体管T1的栅极T10电连接。
例如,如图13所示,第一发光控制晶体管T4的栅极T40和第二发光控制晶体管T5的栅极T50均与发光控制信号线110相连。
例如,如图13所示,第一发光控制晶体管T4的第一极T41与第二极T42分别与第一电源线311和驱动晶体管T1的第一极T11电连接。第二发光控制晶体管T5的第一极T51与第二极T52分别与驱动晶体管T1的第二极T12、发光元件20的第一电极E1电连接。发光元件20的第二电极E2(可为OLED的第二电极,例如阴极)与第二电源线312电连接。
例如,如图13所示,第一复位晶体管T6的栅极T60与第一复位控制信号线111电连接,第一复位晶体管T6的第一极T61与第一初始化信号线211电连接,第一复位晶体管T6的第二极T62与驱动晶体管T1的栅极T10电连接。第二复位晶体管T7的栅极T70与第二复位控制信号线112电连接,第二复位晶体管T7的第一极T71与第二初始化信号线212电连接,第二复位晶体管T7的第二极T72与发光元件EMC的第一电极E1电连接。
图14示出了半导体图形SCP,图15示出了第一导电层LY1,例如,第一导电层LY1和半导体图形SCP之间设置有第一栅绝缘层。以第一导电层LY1为掩模版对半导体图形SCP进行掺杂,使得半导体图形SCP的被第一导电层LY1覆盖的区域保留半导体特性,形成有源层,而半导体图形SCP的未被第一导电层LY1覆盖的区域被导体化,形成薄膜晶体管的源极和漏极。如21示出了半导体图形SCP被部分导体化之后形成的有源层ALT。
如图15所示,第一导电层LY1包括第一复位控制信号线111、第二复位控制信号线112、发光控制信号线110、栅线113和存储电容C1的第一极C11。
图16示出了第二导电层LY2,例如,第二导电层LY2和第一导电层LY1之间设置有第二栅极绝缘层。第二导电层LY2包括挡块BK、第一初始化信号线211、第二初始化信号线212和存储电容C1的第二极C12。挡块BK可与第一电源线311相连以提供恒定的电压,挡块BK被配置为遮挡阈值补偿晶体管T3的两个沟道之间的导电部,挡块BK与导电部形成电容,避免阈值补偿晶体管T3产生漏电流,避免影响显示效果。
图17示出了第一绝缘层ISL1的图形,图中的点状物为第一绝缘层ISL1中的过孔,第一绝缘层ISL1包括上述的第一栅绝缘层、第二栅绝缘层和层间绝缘层至少之一。层间绝缘层位于第二导电层LY2和第三导电层LY3之间。有关于第一栅绝缘层、第二栅绝缘层和层间绝缘层、第一导电层LY1、第二导电层LY2和第三导电层LY3可参照图11所示。图22示出了形成第二导电层LY2后的平面示意图。
图18示出了第三导电层LY3,第三导电层LY3包括连接元件CNC、第一连接电极31a、第二连接电极31b和第三连接电极31c。
例如,如图18所示,第一连接电极31a、第二连接电极31b、第三连接电极31c、连接元件CNC、数据线313和第一电源线311位于同一层。
参考图18、图21、图23、图24,数据线313通过过孔V4与数据写入晶体管T2的第一极T21电连接,第一电源线311通过过孔V3与第一发光控制晶体管T4的第一极T41电连接,第一电源线311通过过孔V6与存储电容C1的第二极C12电连接,第一电源线311通过过孔V5与导电块BK电连接。第一连接电极31a的一端通过过孔V12与第二初始化信号线212电连接,第一连接电极31a的另一端通过过孔V11与第二复位晶体管T7的第一极T71相连,进而使得第二复位晶体管T7的第一极T71与第二初始化信号线212电连接。第三连接电极31c的一端通过过孔V32与第一初始化信号线211电连接,第三连接电极31c的另一端通过过孔V31与第一复位晶体管T6的第一极T61相连,进而使得第一复位晶体管T6的第一极T61与第一初始化信号线211电连接,第二连接电极31b的一端通过过孔V22与第一复位晶体管T6的第二极T62电连接,第二连接电极31b的另一端通过过孔V21与驱动晶体管T1的栅极T10(也即存储电容C1的第一极C11)电连接,从而使得第一复位晶体管T6的第二极T62与驱动晶体管T1的栅极T10(也即存储电容C1的第一极C11)电连接。连接元件CNC通过第一过孔V1与第二发光控制晶体管T5的第二极T52电连接。连接元件CNC可用来与后续形成的发光元件EMC的第一电极E1(参照图13)电连接。
图19示出了第二绝缘层ISL2,图19中的点状物为第二绝缘层ISL2中的过孔。图19示出了第二过孔V2,第二过孔V2包括第二过孔V201、第二过孔V202和第二过孔V203。
图20示出了电极层ETL。电极层ETL包括第一像素单元101的第一电极101a、第二像素单元102的第一电极102a和第三像素单元103的第一电极103a。第一像素单元101的第一电极101a通过过孔V201与对应的连接元件CNC相连,第二像素单元102的第一电极102a通过过孔V202与对应的连接元件CNC相连,第三像素单元103的第一电极103a通过过孔V203与对应的连接元件CNC相连。参考图25,在三个像素单元的每一个中,第二过孔V2与第一过孔V1在衬底基板上的正投影不交叠。图26示出了形成的第一电极层之后的平面示意图。
需要说明的是,本公开一实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的,所以其源极、漏极在结构上可以是没有区别的。在本公开一实施例中,为了区分晶体管除栅极之外的两极,直接描述了其中一极为第一极,另一极为第二极,所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如,本公开实施例所述的晶体管的第一极可以为源极,第二极可以为漏极;或者,晶体管的第一极为漏极,第二极为源极。
此外,按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。本公开实施例以晶体管均采用P型晶体管为例进行说明。基于本公开对该实现方式的描述和教导,本领域普通技术人员在无需做出创造性劳动前提下,能够容易想到将本公开实施例的像素电路中至少部分晶体管采用N型晶体管,即采用N型晶体管或N型晶体管和P型晶体管组合的实现方式,因此,这些实现方式也是在本公开的保护范围内的。
图13至图26以7T1C的像素电路为例进行说明,本公开的实施例包括但不限于此。需要说明的是,本公开的实施例对像素电路包括的薄膜晶体管的个数以及电容的个数不做限定。例如,在另外的一些实施例中,显示基板的像素电路还可以为包括其他数量的晶体管的结构,如7T2C结构、6T1C结构、6T2C结构或者9T2C结构,本公开实施例对此不作限定。
如图20和图26所示,第一像素单元101的第一电极101a、第二像素单元102的第一电极102a和第三像素单元103的第一电极103a彼此间隔设置。如图26所示,第一数据线201在衬底基板BS上的正投影与第一像素单元101的第一电极101a、第二像素单元102的第一电极102a和第三像素单元103的第一电极103a中的每一个在衬底基板BS上的正投影均不交叠。
例如,如图26所示,为了利于理解,图26中示出了第一像素单元101的驱动晶体管T111、第二像素单元102的驱动晶体管T122以及第三像素单元103的驱动晶体管T133。驱动晶体管T111、驱动晶体管T122以及驱动晶体管T133均为上述的驱动晶体管T1。
为了利于像素排布和提高显示效果,本公开的实施例给出了像素单元的第一电极与驱动晶体管适合的位置设计。例如,如图26所示,第三像素单元103的第一电极103a和驱动晶体管T1不交叠。如图26所示,第三像素单元103的第一电极103a与第一像素单元101的驱动晶体管T111、第二像素单元102的驱动晶体管T122和第三像素单元103的驱动晶体管T133均不交叠。如图26所示,第二像素单元102的第一电极102a和第二像素单元102的驱动晶体管T122不交叠,但与第三像素单元103的驱动晶体管T133交叠。如图26所示,第一像素单元101的第一电极101a和第二像素单元102的驱动晶体管T122部分交叠,并且与第一像素单元101的驱动晶体管T111部分交叠。如图26所示,第三像素单元103的驱动晶体管T133、第二像素单元102的驱动晶体管T122以及第一像素单元101的驱动晶体管T111在第一方向D1上依次排列。
例如,也可以采用正投影的方式来进行描述,即,如图26所示,第三像素单元103的第一电极103a在衬底基板上的正投影和驱动晶体管T1在衬底基板上的正投影不交叠。即,第三像素单元103的第一电极103a在衬底基板上的正投影与第一像素单元101的驱动晶体管T111在衬底基板上的正投影、第二像素单元102的驱动晶体管T122在衬底基板上的正投影和第三像素单元103的驱动晶体管T133在衬底基板上的正投影均不交叠。如图26所示,第二像素单元102的第一电极102a在衬底基板上的正投影和第二像素单元102的驱动晶体管T122在衬底基板上的正投影不交叠,但与第三像素单元103的驱动晶体管T133在衬底基板上的正投影交叠。如图26所示,第一像素单元101的第一电极101a在衬底基板上的正投影和第二像素单元102的驱动晶体管T122在衬底基板上的正投影部分交叠,并且与第一像素单元101的驱动晶体管T111在衬底基板上的正投影部分交叠。
例如,如图26所示,对于第一像素单元101,第一像素单元101的第一电极101a的沿第二方向D2延伸的两个对边的中点P1和P2的连线L1在衬底基板上的正投影穿过第二过孔V2在衬底基板上的正投影,并且,第二过孔V2位于第一电极101a的边缘。例如,第一像素单元101的第二过孔V2在第一电极101a的长边的中点附近。
例如,如图26所示,对于第一像素单元101,第二像素单元102和第三像素单元103,第二过孔V2分别标识为V201、V202和V203。第三像素单元103的第二过孔V203、第二像素单元102的第二过孔V202以及第一像素单元101的第二过孔V201在第一方向D1上依次排列。如图26所示,为了利于第一电极的制作和利于提高显示效果,第三像素单元103的第二过孔V203和与该第二过孔V203距离最近的第一像素单元101的第一电极101a之间的间距大于或等于3.5微米,并且和与该第二过孔V203距离最近的第二 像素单元102的第一电极102a之间的间距大于或等于3.5微米。例如,为了利于第一电极的制作和利于提高显示效果,第二像素单元102的第二过孔V202和与该第二过孔V202距离最近的第一像素单元101的第一电极101a之间的间距大于或等于3.5微米,并且和与该第二过孔V203距离最近的第三像素单元103的第一电极103a之间的间距大于或等于3.5微米。
例如,在本公开的一些实施例中,将第二发光控制晶体管T5称作第一晶体管,将驱动晶体管T1称作第二晶体管。
综上,本公开的实施例提供的显示面板,在采用新型Real RGB像素排列的情况下,通过对第一电极、第二绝缘层的过孔和隔垫物(PS)的排布至少之一来提升屏幕性能的设计方案,能够降低第一像素单元的负载,从而降低第一像素单元的工作压差以及功耗,还能够防止第一电极在深孔爬坡处断掉和隔垫物挡光引起的mura等不良,提升产品良率和寿命实现更优的显示效果。
本公开的实施例还提供一种显示装置,包括上述任一显示面板。显示装置包括OLED显示装置。
以上所述,仅为本公开的具体实施方式,但本公开的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本公开揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本公开的保护范围之内。因此,本公开的保护范围应以所述权利要求的保护范围为准。
Claims (29)
- 一种显示面板,包括:多个像素单元,阵列排布在衬底基板上;所述像素单元包括像素电路和发光元件,所述发光元件包括与所述像素电路相连的第一电极,所述多个像素单元包括多个第一像素单元、多个第二像素单元和多个第三像素单元,所述第一像素单元的有效发光面积大于所述第二像素单元的有效发光面积,并且大于所述第三像素单元的有效发光面积;以及多条第一数据线,所述第一数据线被配置为向所述第一像素单元的所述像素电路提供第一数据信号,其中,所述第一像素单元的所述第一电极、所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极彼此间隔设置,所述第一数据线在所述衬底基板上的正投影与所述第一像素单元的所述第一电极、所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极中的每一个在所述衬底基板上的正投影均不交叠。
- 根据权利要求1所述的显示面板,其中,所述第一像素单元的所述有效发光面积的中心、所述第二像素单元的所述有效发光面积的中心和所述第三像素单元的所述有效发光面积的中心连线构成三角形,所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极沿所述第一数据线的延伸方向排列,所述第一像素单元的所述第一电极沿所述第一数据线的延伸方向延伸。
- 根据权利要求2所述的显示面板,其中,所述三角形为锐角三角形。
- 根据权利要求1-3任一项所述的显示面板,还包括多条第二数据线,其中,所述第二数据线被配置为向所述第二像素单元的所述像素电路提供第二数据信号,所述第一像素单元的所述第一电极在所述衬底基板上的正投影与所述多条第二数据线中的一条在所述衬底基板上的正投影部分交叠。
- 根据权利要求4所述的显示面板,其中,所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极的在所述衬底基板上的正投影与所述多条第二数据线在所述衬底基板上的正投影不交叠。
- 根据权利要求5所述的显示面板,还包括多条第三数据线,其中,所述第三数据线被配置为向所述第三像素单元的所述像素电路提供第三数据信号,并且所述第一数据线、所述第三数据线和所述第二数据线沿第一方向排列,所述第一方向与所述第一数据线的延伸方向相交。
- 根据权利要求6所述的显示面板,其中,所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极的至少之一在所述衬底基板上的正投影与所述多条第三数据线中的一条在所述衬底基板上的正投影部分交 叠。
- 根据权利要求7所述的显示面板,其中,所述第一像素单元的所述第一电极与所述第二数据线的交叠部分的面积大于所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极至少之一与所述第三数据线的交叠部分的面积。
- 根据权利要求7或8所述的显示面板,其中,所述第二像素单元的所述第一电极和所述第三像素单元的所述第一电极的在所述衬底基板上的正投影均与所述第三数据线在所述衬底基板上的正投影交叠,并且所述第一像素单元的第一电极与所述第二数据线的交叠部分的面积、所述第二像素单元的所述第一电极与所述第三数据线的交叠部分的面积、以及所述第三像素单元的所述第一电极与所述第三数据线的交叠部分的面积依次减小。
- 根据权利要求1-9任一项所述的显示面板,还包括第一绝缘层、连接元件和第二绝缘层,其中,所述第一绝缘层、所述连接元件和所述第二绝缘层在从靠近所述衬底基板的位置向远离所述衬底基板的位置依次设置,所述第一像素单元的所述第一电极通过所述连接元件与所述像素电路相连,所述连接元件通过贯穿所述第一绝缘层的第一过孔与所述像素电路相连,所述第一像素单元的所述第一电极通过贯穿所述第二绝缘层的第二过孔与所述连接元件相连,所述第一过孔在所述衬底基板上的正投影与所述第二过孔在所述衬底基板上的正投影不交叠。
- 根据权利要求9所述的显示面板,其中,所述像素电路包括第一晶体管,所述第一晶体管包括源极和漏极,所述第一像素单元的所述第一电极通过所述连接元件与所述第一晶体管的源极或漏极相连。
- 根据权利要求10或11所述的显示面板,其中,所述第一过孔的在垂直于所述衬底基板的方向上的尺寸小于所述第二过孔的在垂直于所述衬底基板的方向上的尺寸。
- 根据权利要求10-12任一项所述的显示面板,其中,所述第一过孔的在平行于所述衬底基板的平面内的最大尺寸小于所述第二过孔的在平行于所述衬底基板的平面内的最大尺寸。
- 根据权利要求10-13任一项所述的显示面板,其中,所述第一绝缘层包括第一栅极绝缘层、第二栅极绝缘层和层间绝缘层,所述第二绝缘层包括平坦化层。
- 根据权利要求14所述的显示面板,其中,所述第一绝缘层的材料包括无机绝缘材料,所述第二绝缘层的包括有机绝缘材料。
- 根据权利要求10-15任一项所述的显示面板,其中,所述第一像素单元的所述第一电极的沿所述第一数据线的延伸方向延伸的两个对边的中点的连线在所述衬底基板上的正投影穿过所述第二过孔在所述衬底基板上的正 投影,并且,所述第二过孔位于所述第一像素单元的所述第一电极的边缘。
- 根据权利要求10-16任一项所述的显示面板,其中,所述第三像素单元的所述第二过孔和与该第二过孔距离最近的所述第一像素单元的第一电极之间的间距大于或等于3.5微米,并且和与该第二过孔距离最近的所述第二像素单元的第一电极之间的间距大于或等于3.5微米。
- 根据权利要求10-17任一项所述的显示面板,其中,所述第二像素单元的第二过孔和与该第二过孔距离最近的所述第一像素单元的第一电极之间的间距大于或等于3.5微米,并且和与该第二过孔距离最近的所述第三像素单元的第一电极之间的间距大于或等于3.5微米。
- 根据权利要求11-18任一项所述的显示面板,其中,所述像素电路包括第二晶体管,所述第二晶体管与所述第一晶体管相连,并被配置为向所述发光元件提供驱动电流,所述第三像素单元的所述第一电极和所述第二晶体管不交叠。
- 根据权利要求19所述的显示面板,其中,所述第二像素单元的所述第一电极和所述第二像素单元的所述第二晶体管不交叠,且与所述第三像素单元的所述第二晶体管交叠。
- 根据权利要求19或20所述的显示面板,其中,所述第一像素单元的所述第一电极和所述第二像素单元的所述第二晶体管部分交叠,并且与所述第一像素单元的所述第二晶体管部分交叠。
- 根据权利要求1-21任一项所述的显示面板,其中,在所述第一数据线的延伸方向上排列的两个相邻第一像素单元的所述第一电极之间设置隔垫物。
- 根据权利要求22所述的显示面板,其中,所述隔垫物在所述衬底基板上的正投影与所述第一像素单元的所述第一电极在所述衬底基板上的正投影不交叠。
- 根据权利要求22或23所述的显示面板,其中,所述隔垫物位于两个相邻第一像素单元的所述第一电极、两个相邻第二像素单元的所述第一电极以及两个相邻第三像素单元的所述第一电极围设的区域内。
- 根据权利要求22-24任一项所述的显示面板,其中,在所述第一数据线的延伸方向上排列的相邻的第二像素单元和第三像素单元的所述第一电极之间不设置隔垫物。
- 根据权利要求1-25任一项所述的显示面板,其中,所述第二像素单元的所述有效发光面积大于所述第三像素单元的所述有效发光面积。
- 根据权利要求1-26任一项所述的显示面板,其中,所述第一像素单元包括蓝色像素单元,所述第二像素单元和所述第三像素单元之一为绿色像素单元,所述第二像素单元和所述第三像素单元之另一为红色像素单元。
- 根据权利要求1-27任一项所述的显示面板,其中,所述发光元件包括有机发光二极管。
- 一种显示装置,包括权利要求1-28任一项所述的显示面板。
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