WO2021205941A1 - 三次元アレイ装置 - Google Patents

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小林　正治
俊郎 平本
▲継▼▲旋▼ 武
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • One embodiment of the present invention relates to a three-dimensional array device.
  • the present invention relates to a three-dimensional array device in which memory cell array circuits are laminated.
  • FIG. 30 is a diagram showing a configuration of a general neural network.
  • the neuron has an activation function f ( generally referred to as x) for the product-sum operation ⁇ (X i * Wi i ) of N inputs X i (collectively referred to as x) and a weight Wi (collectively referred to as w).
  • the input x is multiplied by the neurons of the input layer (Input Layer) and converted into the intermediate output 1.
  • the intermediate output 1 is multiplied by the neurons of the hidden layer (Hidden Layer 1) and converted into the intermediate output 2. After similar iterations, it is converted to the final output y by neurons in the output layer (Autoput Layer).
  • Non-Patent Document 1 neural networks using non-volatile memory chips based on ReRAM (Resistive Random Access Memory) have been widely studied from the device level to the system level.
  • the ReRAM because it has the function of a device called memristor which changes its resistance value by storing the amount of charge flowing through the device, the weight W i of the neural network instead of 0 or 1 binary, it is also possible to control an analog value Is.
  • Deep neural networks are expected to be incorporated into various devices as a core technology that supports AI (Artificial Intelligence) applications. Therefore, a binary neural network that can be easily implemented in digital hardware has been proposed.
  • the non-volatile memory ReRAM, MRAM, PCRAM or the like can be used.
  • a binary neural network based on ReRAM has advantages such as good stability, wide noise margin, and high testability, in addition to being able to use the weights of analog values described above. ..
  • the XNOR calculation for weighted sum calculation in a binary neural network can be easily realized as in-memory computing using a ReRAM cell.
  • the binary neural network has the demerit that the expressive ability is low because the weight value and the activation value are binarized. Therefore, in a binary neural network, it is common to increase the calculation accuracy by increasing the network size. However, when performing large-scale parallel input / output, there is a problem that a two-dimensional binary neural network causes an increase in footprint. Therefore, at present, research on a three-dimensional neural network in which two-dimensional neural networks are stacked is also being conducted. For example, a device having a 3D laminated structure in which synaptic core layers and interconnect layers are alternately laminated and the layers are connected by through silicon vias (TSVs) has been proposed (Patent Document 1). As described above, by realizing the neural network with the elements of the 3D laminated structure, the area efficiency is improved, and in-memory computing is enabled, so that the power consumption can be reduced.
  • TSVs through silicon vias
  • the three-dimensional neural network of the prior art needs to be electrically connected by using a method such as TSV or wire bonding via an interconnect layer in order to connect the layers constituting the two-dimensional neural network, and is in the vertical direction. It was difficult to integrate.
  • the wiring of the interconnect layer and wire bonding that connects the output terminal of the lower layer neural network and the input terminal of the upper layer neural network becomes long. As a result, signal delay and power consumption increase by that amount.
  • One of the problems of the present invention is to provide a three-dimensional array device that realizes a neural network with low latency and low energy loss.
  • the three-dimensional array device is a three-dimensional array device having a plurality of layers in the height direction, and includes a first two-dimensional array circuit located in the first layer and the first two-dimensional array device.
  • the first two-dimensional array circuit and the second two-dimensional array circuit which are located in a second layer adjacent to the layer and are provided with the first two-dimensional array circuit and a second two-dimensional array circuit that overlaps in a plan view, are provided.
  • the two-dimensional array circuit of is a first wiring group, an input unit for inputting a signal to the first wiring group, a second wiring group intersecting with the first wiring group, and a signal from the second wiring group, respectively. It has an output unit for output, and the output unit in the first two-dimensional array circuit is superposed on the input unit in the second two-dimensional array circuit in a plan view and is connected so as to be able to transfer signals.
  • the three-dimensional array device is a three-dimensional array device having a plurality of layers in the height direction, and includes a first two-dimensional array circuit located in the first layer and the first two-dimensional array device.
  • a second two-dimensional array circuit located in a second layer adjacent to the layer and superimposing on the first two-dimensional array circuit in a plan view, the first two-dimensional array circuit and the second two-dimensional array circuit.
  • the two-dimensional array circuit of is a first wiring group, an input unit for inputting a signal to the first wiring group, a second wiring group intersecting with the first wiring group, and a signal from the second wiring group, respectively.
  • the second wiring group in the first two-dimensional array circuit is located in the second two-dimensional array circuit and is connected to the input unit in the second two-dimensional array circuit so as to be able to exchange signals. It is substantially parallel to the extending direction of the first wiring group in the two-dimensional array circuit.
  • the input unit in the first two-dimensional array circuit does not have to overlap with the output unit in the second two-dimensional array circuit in a plan view.
  • the output unit in the first two-dimensional array circuit may be electrically connected to the input unit in the second two-dimensional array circuit via vias.
  • the first two-dimensional array circuit and the second two-dimensional array circuit may be a memory cell array circuit.
  • the first wiring group may be a wiring group composed of word lines.
  • the second wiring group may be a wiring group composed of bit wires.
  • the memory cell array circuit may include at least one resistance change type memory and at least one selection transistor in each memory cell.
  • the resistance change type memory may have a dielectric layer containing hafnium oxide.
  • the selection transistor may have a channel composed of an oxide semiconductor containing IGZO.
  • FIG. 3A It is a figure which shows the structure of the 3D array apparatus of 1st Embodiment of this invention. It is a figure which shows the structure of the 2D array circuit of 1st Embodiment. It is a schematic diagram which shows the change of the position of the input part and the output part in a two-dimensional array circuit. It is sectional drawing which shows the structure of the memory cell in the 3D array apparatus of 1st Embodiment. It is an enlarged sectional view which shows the structure of the 3D array apparatus of 1st Embodiment. It is a drawing substitute photograph which shows the layout in the memory cell of the 2D array circuit shown in FIG. 3A. It is a top view which shows typically the layout in the memory cell shown in FIG. FIG.
  • FIG. 6 is a drawing-substituting photograph showing a cross-sectional structure in the vicinity of the channel of FET 1 shown in FIG. It is a drawing substitute photograph which shows the cross-sectional structure of ReRAM1 shown in FIG. It is a drawing substitute photograph which shows the layout in the memory cell of the 2D array circuit shown in FIG. 3 (B). It is a drawing substitute photograph which shows the layout in the memory cell of the 2D array circuit shown in FIG. 3C. It is a figure which shows the Id-Vg characteristic of the selection transistor in the 3D array apparatus of 1st Embodiment. It is a figure which shows the Id-Vd characteristic of the selection transistor in the 3D array apparatus of 1st Embodiment.
  • a plurality of elements formed by performing a processing treatment such as etching on a certain thin film may have different functions or roles. These plurality of elements are composed of a thin film having the same layer structure and the same material. In the present specification and claims, a plurality of elements formed from thin films having the same layer structure and the same material are referred to as "elements of the same layer”.
  • "two two-dimensional array circuits overlap in a plan view" is composed of wiring at both ends of the first wiring group and wiring at both ends of the second wiring group in the two-dimensional array circuit. It means that the quadrilaterals have overlap in the plan view.
  • the overlapping area is preferably 50% or more, more preferably 75% or more, and most preferably 95% or more, based on the area of one of the quadrilaterals.
  • the input unit and the output unit overlap in a plan view means a quadrilateral having the smallest area including all input terminals included in the input unit and all output terminals included in the output unit. It means that the quadrilateral with the smallest area including has overlap in the plan view.
  • the overlapping area is preferably 50% or more, more preferably 75% or more, and most preferably 95% or more, based on the area of one of the quadrilaterals.
  • the temperature condition for measurement or simulation is room temperature.
  • FIG. 1 is a diagram showing a configuration of a three-dimensional array device 10 according to the first embodiment of the present invention.
  • the three-dimensional array device 10 includes a control circuit 100 and two-dimensional array circuits 200a to 200e in this order from the lower layer.
  • the control circuit 100 controls each operation (for example, signal input / output) of the two-dimensional array circuits 200a to 200e.
  • FIG. 1 shows an example in which a five-layer two-dimensional array circuit is vertically stacked, but the present invention is not limited to this example, and a two-layer or more layer structure can be used.
  • the "vertical direction” means a direction perpendicular to the plane constituting the two-dimensional array circuit. Since the three-dimensional array device 10 is a structure in which a plurality of two-dimensional array circuits 200a to 200e are sequentially laminated, the "vertical direction” can be said to be the "height direction” or the "vertical direction”. In the following description, when it is not necessary to distinguish each of the two-dimensional array circuits 200a to 200e, they are collectively referred to as the two-dimensional array circuit 200.
  • Each two-dimensional array circuit 200 is a memory cell array circuit based on ReRAM (Resistive Random Access Memory). Specifically, the two-dimensional array circuit 200 has a plurality of memory cells arranged in an array, and each memory cell includes a ReRAM. However, the memory arranged in the memory cell is not limited to ReRAM, and is not limited to ReRAM, but is MRAM (Magnetoristive Random Access Memory), FeRAM (Ferolectric Random Access Memory), PCRAM (Phase Memory), etc. It may be. Further, the two-dimensional array circuit 200 is not limited to the memory cell array circuit, and may be another array type circuit such as a CMOS sensor array circuit.
  • ReRAM Resistive Random Access Memory
  • each two-dimensional array circuit 200 constitutes a binary neural network (quantized neural network), and a plurality of binary neural networks are laminated to form a deep neural network.
  • the two-dimensional array circuit 200a, the two-dimensional array circuits 200b to 200d, and the two-dimensional array circuit 200e are provided with an input layer, a hidden layer, and an output layer (Hidden Layer), respectively.
  • a deep neural network with Input Layer may be configured.
  • each two-dimensional array circuit 200 has a first wiring group 210, an input unit 215 for inputting a signal to the first wiring group 210, a second wiring group 220 intersecting with the first wiring group 210, and , Has an output unit 225 that outputs a signal from the second wiring group 220.
  • the first wiring group 210 is composed of a plurality of word lines.
  • the second wiring group 220 is composed of a plurality of bit wires. Memory cells are provided at intersections where word lines and bit lines intersect. That is, although not shown, at least one resistance change memory (ReRAM) and at least one selection transistor are arranged as memory cells at the intersection where the first wiring group 210 and the second wiring group 220 intersect. Will be done.
  • the first wiring group 210 is preferably a wiring group composed of wiring parallel to each other.
  • the second wiring group 220 is preferably a wiring group composed of wiring parallel to each other, and preferably a wiring group orthogonal to the first wiring group 210.
  • the input unit 215 is a portion for inputting information transmitted from an external circuit (including another two-dimensional array circuit 200) to the two-dimensional array circuit 200. Specifically, the information input from the input unit 215 drives each word line constituting the first wiring group 210.
  • the input unit 215 is an aggregate of input terminals electrically connected to each word line.
  • the output unit 225 is a portion that outputs information from the two-dimensional array circuit 200 to an external circuit (including another two-dimensional array circuit 200).
  • the information transmitted via the second wiring group 220 is output via the output unit 225.
  • the output unit 225 is an aggregate of output terminals electrically connected to each bit line.
  • FIG. 2 is a diagram showing the configuration of the two-dimensional array circuit 200 of the first embodiment.
  • the memory cell 230 is arranged at the intersection of the plurality of word lines WL and the plurality of bit lines BL.
  • each memory cell 230 is composed of a selection transistor 232 and a resistance change type memory 234.
  • the resistance change type memory 234 is provided between the bit line BL and the selection transistor 232.
  • the selection transistor 232 is provided between the resistance change memory 234 and the source line SL.
  • the word line WL is connected to the gate of the selection transistor 232.
  • the configuration of the memory cell 230 is not limited to this example.
  • the resistance change memory 234 may be arranged between the selection transistor 232 and the source line SL.
  • the two-dimensional array circuit 200 includes peripheral circuits for reading information stored in each memory cell 230 and writing information in each memory cell 230.
  • the peripheral circuit may include a peripheral circuit for driving the word line WL and a peripheral circuit for driving the bit line BL. That is, the input unit 215 shown in FIG. 1 may include a peripheral circuit for driving the word line WL. Further, the output unit 225 may include a peripheral circuit for driving the bit line BL.
  • These peripheral circuits may include at least one circuit selected from a latch circuit, a buffer circuit, a write circuit, a precharge circuit and an amplifier circuit.
  • the peripheral circuit can be formed, for example, by a circuit composed of only n-type IGZO or a CMOS circuit composed of n-type IGZO and p-type SnO. Further, the peripheral circuit may be formed of Si-CMOS on the control circuit 100.
  • the resistance change type memory 234 can store 1-bit information by changing the resistance value of the CER layer (hereinafter, also referred to as “resistance change layer”) showing the electric field-induced giant resistance change.
  • the information in the low resistance state (Low Resistance State: LRS) where the resistance value is relatively low is set to "0”
  • the information in the high resistance state (High Resistance State: HRS) where the resistance value is relatively high is set. Is set to "1".
  • LRS Low Resistance State
  • HRS High Resistance State
  • Each memory cell 230 is individually selected by on / off control of the selection transistor 232.
  • the selected memory cell 230 is subjected to an information writing operation or an information reading operation according to the voltages applied to the bit line BL and the source line SL.
  • the word line WL is driven based on the signal input to the input unit 215 of the two-dimensional array circuit 200, and the output unit 225 is based on the signal read from the memory cell 230 via the bit line BL.
  • the signal output from is determined.
  • the two-dimensional array circuit 200a has a first wiring group 210a connected to the input unit 215a and a second wiring group 220a connected to the output unit 225a.
  • the two-dimensional array circuit 200b has a first wiring group 210b connected to the input unit 215b and a second wiring group 220b connected to the output unit 225b.
  • the two-dimensional array circuit 200c has a first wiring group 210c connected to the input unit 215c and a second wiring group 220c connected to the output unit 225c.
  • the two-dimensional array circuit 200d has a first wiring group 210d connected to the input unit 215d and a second wiring group 220d connected to the output unit 225d.
  • the two-dimensional array circuit 200e has a first wiring group 210e connected to the input unit 215e and a second wiring group 220e connected to the output unit 225e.
  • the three-dimensional array device 10 of the present embodiment has a structure in which two-dimensional array circuits 200a to 200e are stacked while being rotated by 90 degrees from the lower layer to the upper layer. Specifically, in the three-dimensional array device 10, the positions of the input unit 215 and the output unit 225 change by 90 degrees counterclockwise in a plan view. Therefore, in the three-dimensional array device 10 of the present embodiment, the input unit 215 of the two-dimensional array circuit 200 on the upper layer side and the output unit 225 of the two-dimensional array circuit 200 on the lower layer side are superimposed in a plan view.
  • FIG. 3 is a schematic diagram showing changes in the positions of the input unit 215 and the output unit 225 in the two-dimensional array circuit 200.
  • FIGS. 3 (A), 3 (B) and 3 (C) are plan views showing the configurations of the two-dimensional array circuit 200a, the two-dimensional array circuit 200b and the two-dimensional array circuit 200c, respectively. ..
  • the two-dimensional array circuit 200b is located at a position in which the two-dimensional array circuit 200a is rotated counterclockwise by 90 degrees in a plan view. In this case, the output unit 225a of the two-dimensional array circuit 200a overlaps with the input unit 215b of the two-dimensional array circuit 200b. Further, as shown in FIGS. 1, 3 (B) and 3 (C), the two-dimensional array circuit 200c is located at a position in which the two-dimensional array circuit 200b is rotated counterclockwise by 90 degrees in a plan view. In this case, the output unit 225b of the two-dimensional array circuit 200b overlaps with the input unit 215c of the two-dimensional array circuit 200c. Although not shown, the relationship between the two-dimensional array circuit 200c and the two-dimensional array circuit 200d and the relationship between the two-dimensional array circuit 200d and the two-dimensional array circuit 200e are the same.
  • the positions of the input unit 215 and the output unit 225 change spirally from the lower layer to the upper layer.
  • the three-dimensional array device 10 has a structure in which the two-dimensional array circuit on the upper layer side is arranged at a position where the two-dimensional array circuit on the lower layer side is rotated 90 degrees counterclockwise from the lower layer to the upper layer. ..
  • the signal input to the three-dimensional array device 10 is calculated while traveling from the lower layer to the upper layer.
  • the structure of the three-dimensional array device 10 is not limited to this example.
  • the three-dimensional array device 10 has a structure in which the two-dimensional array circuit on the lower layer side is arranged at a position where the two-dimensional array circuit on the upper layer side is rotated 90 degrees clockwise from the upper layer to the lower layer. May be good. That is, the output unit 225 of the two-dimensional array circuit 200 on the upper layer side is electrically connected to the input unit 215 of the two-dimensional array circuit 200 on the lower layer side. In this case, the signal input to the three-dimensional array device 10 is calculated while traveling from the upper layer to the lower layer.
  • the output of the two-dimensional array circuit 200 on the lower layer side is the input of the two-dimensional array circuit 200 on the upper layer side. That is, the output unit 225 of the two-dimensional array circuit 200 on the lower layer side is electrically connected to the input unit 215 of the two-dimensional array circuit 200 on the upper layer side.
  • any method may be used for the electrical connection between the input unit 215 of the two-dimensional array circuit 200 on the upper layer side and the output unit 225 of the two-dimensional array circuit 200 on the lower layer side.
  • an electrical connection method a connection by vias connecting the wiring layers in the previous process, a connection by TSV, or the like may be used.
  • the electrical connection between the input unit 215 and the output unit 225 means that the peripheral circuit included in the input unit 215 (peripheral circuit for driving the word line WL, etc.) and the peripheral circuit included in the output unit 225 (peripheral circuit for driving the word line WL, etc.) It includes being electrically connected to (such as a peripheral circuit for driving the bit line BL).
  • the output unit 225 of the two-dimensional array circuit 200 on the lower layer side and the input unit 215 of the two-dimensional array circuit 200 on the upper layer side are electrically connected by vias between the wiring layers in the previous process or electrically by TSV. An example of connection is shown, but it is not limited to this example.
  • the output unit 225 and the input unit 215 can be separated. It is also possible to connect optically by a silicon through-light interconnection (TSFV). Alternatively, a method in which inductors are provided in the lower layer and the upper layer and wireless radio wave connection by electric field or magnetic field coupling is also possible.
  • TSFV silicon through-light interconnection
  • the output unit 225 of the two-dimensional array circuit 200 on the lower layer side and the input unit 215 of the two-dimensional array circuit 200 on the upper layer side are superimposed in the vertical direction, so that between the output unit 225 and the input unit 215.
  • the wiring length can be minimized. That is, this structure provides a three-dimensional array device 10 that can suppress an increase in signal delay and power consumption due to wiring length as compared with the prior art, and realizes a neural network with low latency and low energy loss. can do.
  • FIG. 4 is a cross-sectional view showing the configuration of the memory cell 230 in the three-dimensional array device 10 of the first embodiment.
  • the memory cell 230 includes the selection transistor 232 and the resistance change type memory 234.
  • the configuration shown in FIG. 4 is an example, and is not limited to this example.
  • the substrate 21 functions as a base for supporting the selection transistor 232 and the resistance change memory 234.
  • a silicon substrate is used as the substrate 21, but other substrates such as a glass substrate, a resin substrate, a metal substrate, and a ceramics substrate may be used. Further, when the substrate 21 is a silicon substrate, an integrated circuit made of silicon CMOS may be formed.
  • the insulating layer 22 functions as a base layer. In the present embodiment, the silicon oxide layer is used as the insulating layer 22, but the present invention is not limited to this example.
  • a gate electrode 23 is provided on the insulating layer 22.
  • the gate electrode 23 functions as the bottom gate of the selection transistor 232 and also functions as the word line WL shown in FIG.
  • the gate electrode 23 has a laminated structure of a first metal layer 23-1 made of titanium (Ti) and a second metal layer 23-2 made of titanium nitride (TiN).
  • the film thickness of the first metal layer 23-1 is 5 nm
  • the film thickness of the second metal layer 23-2 is 20 nm, but the present invention is not limited to this example.
  • the gate electrode 23 may have a single-layer structure or may be configured by using another metal layer.
  • the material of the gate electrode 23 a metal material containing tungsten, tantalum, molybdenum, aluminum, copper and the like, or a compound material containing those metal materials may be used.
  • the gate electrode 23 can be formed by, for example, a sputtering method.
  • Hafnium oxide is used for the gate insulating layer 24.
  • the present invention is not limited to this, and a dielectric layer containing an oxide or nitride such as silicon or aluminum may be used as the gate insulating layer 24.
  • the gate insulating layer 24 can be formed by using, for example, an ALD (Atomic Layer Deposition) method at a temperature of 250 ° C.
  • the film thickness of the gate insulating layer 24 is 8 nm, but the film thickness is not limited to this example.
  • the channel layer 25 functions as a channel of the selection transistor 232.
  • a metal oxide called IGZO is used as the material constituting the channel layer 25.
  • IGZO is a metal oxide exhibiting semiconductor properties, and is a compound material composed of indium, gallium, zinc, and oxygen.
  • IGZO is an oxide containing In, Ga and Zn, or a mixture of such oxides.
  • the composition of IGZO is preferably In 2-x Ga x O 3 (ZnO) m (0 ⁇ x ⁇ 2, m is a natural number less than 0 or 6), and more preferably InGaO 3 (ZnO) m (m).
  • an IGZO film having a film thickness of 8 nm is used as the channel layer 25.
  • the IGZO film can be formed by a sputtering method at a temperature of room temperature.
  • oxide semiconductors such as oxides containing In, oxides containing Zn, oxides containing Sn, oxides containing In and Zn, oxides containing In and Sn, Sn and Zn are used. Oxides containing, oxides containing In, Sn and Zn, or oxides composed of other elements can also be used as materials constituting the channel layer.
  • the gate insulating layer 24 is composed of a dielectric layer
  • the channel layer 25 is composed of an IGZO film. Therefore, the formation of an interface layer having a low dielectric constant at the interface between the gate insulating layer 24 and the channel layer 25 is suppressed, and deterioration of transistor characteristics can be suppressed.
  • Such an interface layer having a low dielectric constant may be formed between the gate insulating layer 24 and the channel layer 25 when the channel layer is silicon.
  • the source electrode 26 and the drain electrode 27 each function as connection terminals for obtaining an electrical connection with the channel layer 25.
  • a titanium nitride layer having a film thickness of 20 nm is used as the source electrode 26 and the drain electrode 27.
  • the titanium nitride layer can be formed by, for example, a sputtering method.
  • the source electrode 26 and the drain electrode 27 may be configured by using other metal materials.
  • the functions of the source electrode 26 and the drain electrode 27 may be reversed depending on the voltage applied to each of the source electrode 26 and the drain electrode 27. That is, the source electrode 26 may function as a drain electrode, and the drain electrode 27 may function as a source electrode.
  • the drain electrode 27 functions as a lower electrode of the resistance change type memory 234, as will be described later.
  • the insulating layer 28 also functions as a flattening layer for flattening the undulations caused by the selection transistor 232.
  • the material constituting the insulating layer 28 is not limited to silicon oxide, and other insulating materials (for example, an inorganic material such as silicon nitride or a resin material such as polyimide or acrylic) can be used.
  • the insulating layer 28 has an opening 29.
  • the opening 29 is provided on the drain electrode 27 and exposes the surface of the drain electrode 27.
  • the opening 29 can be formed, for example, by photolithography.
  • the diameter of the opening 29 is 3 ⁇ m, but the present invention is not limited to this example.
  • a resistance changing layer 30 is provided on the side wall and the bottom of the opening 29.
  • the resistance change layer 30 is composed of a dielectric layer containing hafnium oxide, and functions as a CER layer of the resistance change type memory 234.
  • the dielectric layer is used as the resistance change layer 30 without patterning, but it may be processed into a pattern covering the opening 29 and used.
  • An upper electrode 31 is provided on the resistance change layer 30 so as to cover the opening 29.
  • the upper electrode 31 functions as an electrode of the resistance change type memory 234 and also functions as a bit line BL shown in FIG.
  • the upper electrode 31 is composed of a metal layer of the same layer as the gate electrode 23 of the selection transistor 232 in the memory cell array circuit on the upper layer side. That is, the upper electrode 31 has a laminated structure of a first metal layer 31-1 made of titanium (Ti) and a second metal layer 31-2 made of titanium nitride (TiN). In this case as well, it can be formed by, for example, a sputtering method, similarly to the gate electrode 23.
  • a resistance change type memory 234 composed of a lower electrode (a part of the drain electrode 27), a resistance change layer 30, and an upper electrode 31 is formed inside the opening 29 provided in the insulating layer 28. Will be done.
  • the resistance change type memory 234 is connected to the selection transistor 232 via the drain electrode 27.
  • the memory cell 230 described above includes a selection transistor 232 having a word line WL as a gate, and a resistance change type memory 234 arranged between the selection transistor 232 and the bit line BL.
  • the three-dimensional array device 10 of the present embodiment is configured by stacking memory cell array circuits (two-dimensional array circuits 200) in which the above-mentioned memory cells 230 are arranged in an array.
  • the three-dimensional array device 10 has a device structure in which the memory cells 230 shown in FIG. 4 are vertically stacked.
  • FIG. 5 is an enlarged cross-sectional view showing the configuration of the three-dimensional array device 10 of the first embodiment. Specifically, it shows a state in which the two-dimensional array circuits 200a to 200c are formed on the substrate 21. As shown in FIG. 5, the two-dimensional array circuits 200a to 200c are laminated on the substrate 21 using a thin film forming process. At this time, the selection transistors 232a to 232c of the two-dimensional array circuits 200a to 200c are separated via the insulating layers 28a to 28c, respectively.
  • the upper electrode 31a in the resistance change memory 234a of the two-dimensional array circuit 200a is composed of the same metal layer as the gate electrode 23b in the selection transistor 232b of the two-dimensional array circuit 200b. That is, the upper electrode 31a and the gate electrode 23b are composed of a metal layer having the same structure and the same material. Similarly, the upper electrode 31b in the resistance change memory 234b of the two-dimensional array circuit 200b is composed of the same metal layer as the gate electrode 23c in the selection transistor 232c of the two-dimensional array circuit 200c.
  • bit line BL (second wiring group 220) of the lower layer side two-dimensional array circuit 200 and the word line WL (first wiring group 210) of the upper layer side two-dimensional array circuit 200 are It is composed of the same metal layer.
  • FIG. 6 is a drawing substitute photograph showing the layout of the two-dimensional array circuit 200a shown in FIG. 3A in the memory cell 230a.
  • FIG. 7 is a plan view schematically showing the layout of the memory cell 230a shown in FIG.
  • the word line WL1 corresponds to the gate electrode 23a of FIG. 5
  • the bit line BL1 corresponds to the upper electrode 31a of FIG.
  • the memory cell 230a has the FET 1 and the ReRAM 1 at the intersection of the word line WL1 and the bit line BL1.
  • the ReRAM 1 is located inside the opening 29a provided in the insulating layer 28a.
  • the circular portion indicated by the arrow corresponds to the opening 29a.
  • the present invention is not limited to this example, and the shape of the opening 29a may be polygonal.
  • the source line SL1 extends parallel to the word line WL1. As shown in FIG. 7, the source line SL1 is formed integrally with the source electrode 26a of the FET 1 (selection transistor 232a in FIG. 5). Further, the lower electrode of ReRAM 1 (resistance change type memory 234a of FIG. 5) is formed integrally with the drain electrode 27a of FET 1 (selection transistor 232a of FIG. 5).
  • the word line WL2 is a wiring formed in the same layer as the bit line BL1 and corresponds to the gate electrode 23b of the selection transistor 232b in FIG.
  • FIG. 8 is a drawing-substituting photograph showing a cross-sectional structure in the vicinity of the channel of FET 1 shown in FIG. Specifically, FIG. 8 shows a cross-sectional structure in the vicinity of the channel in the selection transistor 232a shown in FIG.
  • the titanium nitride layer forming the gate electrode 23a, the dielectric layer containing hafnium oxide forming the gate insulating layer 24a, the IGZO layer forming the channel layer 25a, and the insulating layer 28a are arranged in this order from the lower layer.
  • the constituent silicon oxide layer is uniformly formed.
  • FIG. 9 is a drawing substitute photograph showing the cross-sectional structure of ReRAM 1 shown in FIG. Specifically, FIG. 9 shows the cross-sectional structure of the resistance change type memory 234a shown in FIG. As shown in FIG. 9, in order from the lower layer, the titanium nitride layer forming the drain electrode 27a, the dielectric layer containing hafnium oxide forming the resistance change layer 30a, and the titanium layer and the titanium nitride layer forming the upper electrode 31a. Is uniformly formed. As will be described later, in the present embodiment, the structure is such that the titanium layer and the dielectric layer containing hafnium oxide are in contact with each other, so that a filament due to oxygen vacancies is formed inside the dielectric layer.
  • FIG. 10 is a drawing substitute photograph showing the layout of the two-dimensional array circuit 200b shown in FIG. 3B in the memory cell 230b.
  • FIG. 11 is a drawing-substituting photograph showing the layout of the two-dimensional array circuit 200c shown in FIG. 3C in the memory cell 230c.
  • the memory cell 230a shown in FIG. 6 is arranged below the memory cell 230b shown in FIG. 10.
  • the memory cell 230a shown in FIG. 6 and the memory cell 230b shown in FIG. 10 are arranged in this order from the lower layer.
  • the layouts shown in FIGS. 6, 10 and 11 correspond to FIGS. 3 (A), 3 (B) and 3 (C), respectively, and are positioned by rotating 90 degrees counterclockwise in a plan view. It is in a relationship.
  • the three-dimensional array device 10 of the present embodiment is configured by stacking a plurality of two-dimensional array circuits 200 (a plurality of memory cell circuits) using a normal thin film forming process.
  • the IGZO layer that can be formed at room temperature is used as the channel layer 25 of the selection transistor 232, the three-dimensional array device 10 can be formed by a low temperature process of 400 degrees or less.
  • the selection transistor 232 using the IGZO layer as the channel layer 25 has sufficient mobility to drive the memory cell 230. Therefore, according to the present embodiment, it is possible to provide a three-dimensional array device 10 that realizes in-memory computing in an AI application using a deep neural network.
  • FIG. 12 is a diagram showing the Id-Vg characteristics of the selection transistors 232a to 232c in the three-dimensional array device 10 of the first embodiment.
  • “1st” indicates the characteristics of the selection transistor 232a in the first two-dimensional array circuit 200a shown in FIG.
  • “2nd” indicates the characteristics of the selection transistor 232b in the second two-dimensional array circuit 200b shown in FIG.
  • “3rd” indicates the characteristics of the selection transistor 232c in the third two-dimensional array circuit 200c shown in FIG.
  • the source-drain voltage (Vd) was set to 50 mV or 2 V.
  • the channel width and channel length were set to 100 ⁇ m and 10 ⁇ m, respectively.
  • FIG. 12 also shows the subthreshold coefficient (SS) obtained from the Id-Vg characteristics.
  • SS subthreshold coefficient
  • FIG. 13 is a diagram showing Id-Vd characteristics of the selection transistors 232a to 232c in the three-dimensional array device 10 of the first embodiment.
  • the meanings of "1st", “2nd” and “3rd” are the same as those in FIG.
  • the channel width and channel length were set to 100 ⁇ m and 10 ⁇ m, respectively.
  • the gate voltage (Vg) was set to 0.5V, 1V, 1.5V or 2V.
  • the selected transistors 232a to 232c all show almost the same transmission characteristics and output characteristics, and no deterioration due to the three-dimensional integration process is observed.
  • a drive current of 200 ⁇ A or more was obtained for each of the selection transistors 232a to 232c.
  • transistors having a small off current, a large on / off ratio, and a sufficiently large current driving force specifically, a transistor having an IGZO layer as a channel layer.
  • FIG. 14 shows the IV characteristics of the memory cell composed of the selection transistor 232 and the ReRAM 234 (hereinafter referred to as the “1T1R” cell) and the memory cell composed of only the ReRAM 234 (hereinafter referred to as the “1R” cell). It is a figure which compared with the IV characteristic.
  • the IV characteristics of both the "1T1R” cell and the “1R” cell are displayed by superimposing the measurement results of a plurality of times, and show variations between measurement cycles.
  • the voltage is applied to the upper electrode 31 with the source electrode 26 grounded, the sweep range of the set / reset voltage of the 1R cell is 1V / -1.5V, and the sweep range of the set / reset voltage of the 1T1R cell is 1.
  • ReRAM 234 was set to 3 ⁇ m ⁇ 3 ⁇ m for all memory cells. Further, in the selection transistor 232 of the 1T1R cell, the gate voltage during the set / reset operation was set to 2.5 / 1.5V.
  • the on-current of the "1T1R” cell is smaller than the on-current of the "1R” cell.
  • the selection transistor 232 connected to the ReRAM 234 acts as a series resistor. Therefore, the reason why the on-current of the "1T1R” cell was measured to be relatively small is considered to be the influence of the series resistance caused by the selection transistor 232.
  • FIG. 15 is a diagram showing the cumulative probability of the set / reset voltage of the “1T1R” cell and the “1R” cell measured from the IV characteristics shown in FIG.
  • FIG. 15 shows the variation between the measurement cycles of the “1T1R” cell and the “1R” cell set / reset voltage.
  • the "1T1R” cell showed a reset voltage having a larger absolute value than the "1R” cell.
  • the reason for this is that the voltage drop caused by the selection transistor 232 can be ignored because the ReRAM 234 is in a high resistance state at the time of setting, but the series resistance caused by the selection transistor 232 is caused by the ReRAM 234 being in a low resistance state at the time of reset. This is because the resistance of the ReRAM 234 cannot be ignored. Therefore, in order to operate the "1T1R" cell at a low voltage and reduce the area, it is desirable to increase the mobility of the selection transistor 232 and decrease the value of the series resistance.
  • FIG. 16 is a diagram in which the IV characteristics of the “1T1R” cell are extracted from the IV characteristics shown in FIG. As shown in FIG. 16, the “1T1R” cell is in a low resistance state in the region indicated by “LRS” and in a high resistance state in the region indicated by “HRS”.
  • FIG. 17 is a diagram showing the cumulative probability of resistance values in the low resistance state and the high resistance state of the “1T1R” cell measured from the IV characteristics shown in FIG. FIG. 17 shows the variation between the measurement cycles of the resistance value of the “1T1R” cell. The read voltage was set to 0.1V.
  • FIG. 18 is a diagram showing the IV characteristics of the “1T1R” cell in the two-dimensional array circuits 200a to 200c.
  • “1st layer”, “2nd layer”, and “3rd layer” mean two-dimensional array circuits 200a to 200c, respectively.
  • Each IV characteristic shown in FIG. 18 is a graph obtained by plotting the average value of the results of multiple measurements per single device for 11 devices. That is, the variation in the IV characteristics shown in FIG. 18 indicates the variation between the devices.
  • the gate voltage during the set / reset operation was 2.5 / 1.5V. As shown in FIG. 18, no significant difference in IV characteristics was observed between the two-dimensional array circuits 200a to 200c.
  • FIG. 19 is a diagram showing the cumulative probabilities of resistance values in the low resistance state and the high resistance state measured from the IV characteristics of the two-dimensional array circuits 200a to 200c shown in FIG.
  • FIG. 19 shows the variation of the resistance value of the “1T1R” cell in each layer between devices.
  • the read voltage was set to 0.1V. From the results shown in FIG. 19, in the two-dimensional array circuits 200a to 200c, the range in which the ratio of the resistance in the LRS state to the resistance in the HRS state is larger than 10 shows almost the same distribution. From this, it was found that the deterioration of the memory characteristics due to the three-dimensional stacking process was not observed.
  • FIG. 20 is a diagram showing rewrite durability characteristics of each ReRAM of the two-dimensional array circuits 200a to 200c at room temperature.
  • the durability characteristics shown in FIG. 20 were measured in a cycle test in which the pulse width was 1 ⁇ s and the Set / Reset voltage was 1 V / ⁇ 1.5 V.
  • the deterioration after 105 times of Set / Reset cycle was observed.
  • no difference in rewriting durability characteristics was observed among the three layers.
  • FIG. 21 is a diagram showing the holding characteristics of the two-dimensional array circuits 200a to 200c in each ReRAM at room temperature, and no deterioration was observed in the ReRAM of each layer after 12 hours.
  • no difference in retention characteristics was observed among the three layers.
  • FIGS. 20 and 21 no significant difference was observed between the two-dimensional array circuits 200a to 200c, and no decrease in reliability due to three-dimensional integration was observed.
  • the present inventors actually prototyped an XNOR circuit using a memory cell 230 (“1T1R” cell) having the structure shown in FIG.
  • FIG. 22 is a circuit diagram showing a configuration of an XNOR circuit using two "1T1R" cells.
  • FIG. 23 is a photograph showing the configuration of the memory cell array prototyped in the memory cell 230 of the first embodiment.
  • FIG. 24 is a photograph showing the configuration of the external peripheral circuit used for the measurement of the prototype XNOR circuit.
  • the precharge voltage (V PC ) 0.3 V
  • the reference voltage (V REF ) 0.1 V
  • the word line voltage (V WL ) 1.5 V.
  • the power supply voltage of the external peripheral circuit was set to 3.3V.
  • the weight bits (W) are complementarily written to the two ReRAMs.
  • the input bit (x) is complementarily applied to the two word lines (WL).
  • the capacitor on the bit lines (BL) (V BL) is precharged via the precharge switch (PC).
  • the precharged capacitor is discharged at low speed or high speed depending on the given weight bit (W) and input bit (x).
  • the voltage of the bit line (BL) is compared with the reference voltage (V REF ) by a comparator (comp.) And binarized to obtain the final output bit (y).
  • BL bit line
  • FIGS. 4 and 5 show an example in which a bottom gate type transistor is used as the selection transistor 232, the present invention is not limited to this example, and a top gate type transistor may be used.
  • FIG. 5 shows an example in which the upper electrode 31 of the lower layer resistance change memory 234 is an element of the same layer as the gate electrode 23 of the upper layer selection transistor 232 adjacent to the lower layer, but these are different layers. It may be an element formed from and separated through an insulating layer.
  • FIG. 26 is an enlarged cross-sectional view showing the configuration of the three-dimensional array device 10 in the modified example of the first embodiment. Specifically, it shows a state in which two-dimensional array circuits 200a to 200c having a selection transistor 232 having a top gate structure are formed on a substrate 41. As shown in FIG. 26, the two-dimensional array circuits 200a to 200c are laminated on the substrate 41 using a thin film forming process. At this time, the two-dimensional array circuits 200a to 200c are separated via the insulating layers 43 and 44, respectively.
  • silicon oxide is used as the material constituting the insulating layers 43 and 44, but the present invention is not limited to this example, and other insulating materials (for example, an inorganic material such as silicon nitride, or a resin material such as polyimide or acrylic). ) Can be used.
  • the substrate 41 is a silicon substrate, and the insulating layer 42 is a silicon oxide layer.
  • the same materials as those of the substrate 21 and the insulating layer 22 shown in FIG. 4 can be used.
  • the substrate 41 is a silicon substrate, an integrated circuit made of silicon CMOS may be formed.
  • FIG. 26 shows an example in which two-dimensional array circuits 200a to 200c are laminated on the substrate 41 and the insulating layer 42 for the sake of simplicity, but in reality, two dimensions are shown on the two-dimensional array circuit 200c.
  • the array circuits 200d and 200e are laminated. Since each of the two-dimensional array circuits 200a to 200c has a similar structure, a specific structure of the two-dimensional array circuit 200a will be described in the following description.
  • a channel layer 51a, a gate insulating layer 52a, a gate electrode 53a, and a sidewall 54a are provided on the insulating layer 42.
  • IGZO, hafnium oxide, tantalum, and silicon oxide are used as materials constituting the channel layer 51a, the gate insulating layer 52a, the gate electrode 53a, and the sidewall 54a, respectively.
  • the material constituting the channel layer 51a, the gate insulating layer 52a and the gate electrode 53a the same materials as those of the channel layer 25, the gate insulating layer 24 and the gate electrode 23 shown in FIG. 4 are used. be able to.
  • an insulating layer other than silicon oxide may be used as the material constituting the sidewall 54a.
  • the gate electrode 53a functions as a top gate of the selection transistor 232 and also functions as a word line WL.
  • a source electrode 56a is provided on the channel layer 51a, the gate insulating layer 52a, the gate electrode 53a, and the insulating layer 55a covering the sidewall 54a.
  • the source electrode 56a is connected to the channel layer 51a via a contact hole formed in the insulating layer 55a.
  • silicon oxide and tantalum nitride are used as the materials constituting the insulating layer 55a and the source electrode 56a, respectively, but the present invention is not limited to this example.
  • the source electrode 56a is connected to the source line SL. It is preferable that the gate electrode and the source / drain electrode are self-aligned.
  • An insulating layer 57a is provided on the source electrode 56a.
  • a via hole penetrating the insulating layer 55a and the insulating layer 57a is formed, and the via 58a is provided inside the via hole.
  • tantalum nitride is used as the material constituting the via 58a, but the present invention is not limited to this example.
  • the upper surfaces of the insulating layer 57a and the via 58a are flattened by using, for example, CMP (Chemical Mechanical Polishing).
  • a resistance change type memory 234a is provided on the insulating layer 57a.
  • the resistance change type memory 234a is composed of a lower electrode 59a, a resistance change layer 60a, a first metal layer 61-1a, and a second metal layer 61-2a.
  • the laminated electrode composed of the first metal layer 61-1a and the second metal layer 61-2a functions as the upper electrode 61a of the resistance change type memory 234a.
  • the materials constituting the lower electrode 59a, the resistance changing layer 60a, the first metal layer 61-1a and the second metal layer 61-2a are titanium nitride, hafnium oxide, titanium and titanium nitride, respectively.
  • the present invention is not limited to this example, and the lower electrode 59a and the upper electrode 61a may be made of another metal material, and the resistance change layer 60a may be made of another insulating material. ..
  • the resistance change type memory 234a has a structure called a pillar type.
  • a pillar-type resistance-changing memory 234a can be formed, for example, by laminating a titanium nitride layer, a hafnium oxide layer, a titanium layer, and a titanium nitride layer in order from the lower layer, and then etching them all at once. ..
  • the side surface of the resistance change type memory 234a is covered with the insulating layer 62a.
  • the film thickness of the insulating layer 62a can be reduced by CMP or the like until the upper surface of the second metal layer 61-2a is exposed. Just do it.
  • the present invention is not limited to this example, and the resistance change type memory 234a may be formed by any method.
  • Wiring 63a is provided on the insulating layer 62a.
  • the wiring 63a functions as a bit line BL.
  • tungsten is used as the material constituting the wiring 63a, but the present invention is not limited to this example.
  • the material constituting the wiring 63a the same material as the gate electrode 53a can be used.
  • a two-dimensional array circuit 200b is provided on the two-dimensional array circuit 200a having the structure described above via an insulating layer 43.
  • the structure of the two-dimensional array circuit 200b is the same as that of the two-dimensional array circuit 200a, and the elements with the same numbers have the same functions.
  • the two-dimensional array circuit 200a and the two-dimensional array circuit 200b have a positional relationship rotated by 90 degrees with each other. Therefore, as shown in FIG. 26, the word line WL (gate electrode 53a) of the two-dimensional array circuit 200a is substantially orthogonal to the word line WL (gate electrode 53b) of the two-dimensional array circuit 200b.
  • the bit line BL (wiring 63a) of the two-dimensional array circuit 200a is substantially orthogonal to the bit line BL (wiring 3b) of the two-dimensional array circuit 200b.
  • the insulating layers 43 and 44 are interposed between the two-dimensional array circuits 200a to 200c. Therefore, for example, the output unit of the two-dimensional array circuit 200a is electrically connected to the input unit of the two-dimensional array circuit 200b via a via (not shown) provided in the insulating layer 43. Similarly, the output portion of the two-dimensional array circuit 200b is electrically connected to the input portion of the two-dimensional array circuit 200c via a via (not shown) provided in the insulating layer 44. As described above, in this modification, the output portion of the two-dimensional array circuit on the lower layer side and the input portion of the two-dimensional array circuit on the upper layer side are electrically connected via vias provided in the insulating layer between the two. Be connected. Therefore, the wiring distance between the output unit of the two-dimensional array circuit on the lower layer side and the input unit of the two-dimensional array circuit on the upper layer side can be shortened, and the effects of wiring delay and energy loss can be suppressed.
  • FIG. 27 is a circuit diagram showing a configuration of a memory cell array circuit that executes arithmetic processing in a digital manner.
  • the comparator 240 is arranged at the output end of the bit line BL.
  • the comparator 240 is a circuit that outputs a result of comparing the output data of the bit line BL and the reference data (V REF).
  • V REF reference data
  • a 1-bit digital signal is output according to the output data of the bit line BL input to the comparator 240.
  • the two-dimensional array circuit 200 is not limited to the digital system, but can also perform input and output with analog signals and execute arithmetic processing in the analog system.
  • FIG. 28 is a circuit diagram showing a configuration of a memory cell array circuit that executes arithmetic processing in an analog manner. Specifically, the example shown in FIG. 28 shows a configuration in which a product-sum operation is executed in an analog manner.
  • the analog amplifier circuit 250 is arranged at the output end of the bit line BL.
  • the analog amplifier circuit 250 outputs the output signal of the bit line BL as an analog signal to output the result of the product-sum calculation.
  • the impedance connected between the input terminal and the output terminal may be a resistor (R) or a capacitor (C).
  • the analog signal output from the output unit 225 is the input of the upper two-dimensional array circuit 200. It is input to the unit 215.
  • the input analog signal can be input to the word line WL as it is, but it can also be A / D converted into a pulse width modulated modulated signal and input to the word line WL. In this way, a signal can be output to the bit line according to the input pulse time of the analog input signal or the modulated signal input to the word line WL and the resistance value of the memory cell 230, and the product-sum calculation can be performed by the analog method. ..
  • the three-dimensional array device 10 described in the first embodiment can execute arithmetic processing by either a digital method or an analog method.
  • FIG. 29 is a diagram showing the configuration of the three-dimensional array device 10a according to the third embodiment of the present invention.
  • the three-dimensional array device 10a includes a control circuit 100 and two-dimensional array circuits 300a to 300e in this order from the lower layer.
  • the control circuit 100 controls each operation of the two-dimensional array circuits 300a to 300e.
  • FIG. 29 shows an example in which a five-layer two-dimensional array circuit is stacked, but the present invention is not limited to this example, and a two-layer or more layer structure can be used. In the following description, when it is not necessary to distinguish each of the two-dimensional array circuits 300a to 300e, they are collectively referred to as the two-dimensional array circuit 300.
  • Each two-dimensional array circuit 300 is a memory cell array circuit based on ReRAM, as in the first embodiment.
  • Each of the two-dimensional array circuits 300 is derived from the first wiring group 310, the input unit 315 for inputting a signal to the first wiring group 310, the second wiring group 320 intersecting the first wiring group 310, and the second wiring group 320. It has an output unit 325 that outputs a signal.
  • the first wiring group 310 is composed of a plurality of word lines.
  • the second wiring group 320 is composed of a plurality of bit wires.
  • Memory cells are provided at intersections where word lines and bit lines intersect. That is, although not shown, at least one resistance change memory (ReRAM) and at least one selection transistor are arranged as memory cells at the intersection where the first wiring group 310 and the second wiring group 320 intersect. Will be done.
  • ReRAM resistance change memory
  • the three-dimensional array device 10a of the present embodiment has a structure in which two-dimensional array circuits 300a to 300e are stacked so that the positions of the input unit 315 and the output unit 325 are switched from the lower layer to the upper layer. Specifically, in the three-dimensional array device 10a, the input units 315 and the output units 325 are alternately arranged in the vertical direction in a plan view. Therefore, in the three-dimensional array device 10a of the present embodiment, the input unit 315 of the two-dimensional array circuit 300 on the upper layer side and the output unit 325 of the two-dimensional array circuit 300 on the lower layer side are superimposed in a plan view.
  • the output of the two-dimensional array circuit 300 on the lower layer side is the input of the two-dimensional array circuit 300 on the upper layer side. That is, the output unit 325 of the lower layer side two-dimensional array circuit 300 is electrically connected to the input unit 315 of the upper layer side two-dimensional array circuit 300.
  • any method may be used for the electrical connection between the input unit 315 of the two-dimensional array circuit 300 on the upper layer side and the output unit 325 of the two-dimensional array circuit 300 on the lower layer side.
  • the output unit 325 of the two-dimensional array circuit 300 on the lower layer side and the input unit 315 of the two-dimensional array circuit 300 on the upper layer side are superimposed in the vertical direction, so that between the output unit 325 and the input unit 315.
  • the wiring length can be minimized. That is, this structure provides a three-dimensional array device 10a that can suppress an increase in signal delay and power consumption due to wiring length as compared with the prior art, and realizes a neural network with low latency and low energy loss. can do.
  • the output of the two-dimensional array circuit in the front stage and the input of the two-dimensional array circuit in the rear stage are electrically connected. Further, the output portion of the final stage two-dimensional array circuit in the lower layer is superposed in plan view and electrically connected to the input portion of the first two-dimensional array circuit in the adjacent upper layer.
  • the values of m and n can be appropriately designed in consideration of an increase in footprint and an increase in cost due to multi-layering.
  • comparator 250 ... analog amplifier circuit, 300 ... two-dimensional array circuit, 310 ... first wiring group, 315 ... input section, 320 ... second wiring group, 325 ... output section, 41 ... board, 42 -44 ... Insulation layer, 51a-51c ... Channel layer, 52a-52c ... Gate insulation layer, 53a-53c ... Gate electrode, 54a-54c ... Sidewall, 55a-55c ... Insulation layer, 56a-56c ... Source electrode, 57a -57c ... Insulation layer, 58a-58c ... Via, 59a-59c ... Lower electrode, 60a-60c ... Resistance change layer, 61-1a-61-1c ... First metal layer, 61-2a-61-2c ... Second Metal layer, 61a to 61c ... Upper electrode, 62a to 62c ... Insulation layer, 63a to 63c ... Wiring

Landscapes

  • Semiconductor Memories (AREA)

Abstract

三次元アレイ装置は、高さ方向に複数の層を有する三次元アレイ装置であって、第１の層に位置する第１の二次元アレイ回路と、前記第１の層に隣接する第２の層に位置し、前記第１の二次元アレイ回路と平面視において重畳する第２の二次元アレイ回路と、を備え、前記第１の二次元アレイ回路及び前記第２の二次元アレイ回路は、それぞれ、第１配線群、前記第１配線群に信号を入力する入力部、前記第１配線群と交差する第２配線群、及び、前記第２配線群から信号を出力する出力部を有し、前記第１の二次元アレイ回路における前記出力部は、前記第２の二次元アレイ回路における前記入力部と平面視において重畳するとともに信号受け渡し可能に接続される。

Description

三次元アレイ装置
　本発明の一実施形態は、三次元アレイ装置に関する。特に、メモリセルアレイ回路を積層した三次元アレイ装置に関する。
　近年、コンピュータ性能の飛躍的向上及びディープラーニングの発展を背景にして、ニューラルネットワークを多層化したディープニューラルネットワークの研究が進んでいる。図３０は、一般的なニューラルネットワークの構成を示す図である。図３０において、ニューロンは、Ｎ個の入力Ｘｉ（ｘと総称する）と重みＷｉ（ｗと総称する）との積和演算Σ（Ｘｉ＊Ｗｉ）に対して活性化関数ｆ（ｋ）（ｋ＝１，２，．．．、ｆと総称する）の非線形演算を行う。ディープニューラルネットワークでは、入力層（Ｉｎｐｕｔ　Ｌａｙｅｒ）のニューロンによって入力ｘが積和演算されて中間出力１に変換される。中間出力１は、隠れ層（Ｈｉｄｄｅｎ　Ｌａｙｅｒ　１）のニューロンによって積和演算されて中間出力２に変換される。同様の繰り返しの後に、出力層（Ｏｕｔｐｕｔ　Ｌａｙｅｒ）のニューロンによって最終出力ｙに変換される。
　上記のように、ディープニューラルネットワークにおいては、多量の積和演算を行って誤差を評価し、重みを更新するプロセスを繰り返すことによって学習する。そのため、従来のノイマン型アーキテクチャの半導体チップを使用すると、メモリとＣＰＵ又はＧＰＵとの間の通信による消費電力が大きいという課題がある。そこで、ニューロモルフィックコンピューティング、またはインメモリコンピューティングと呼ばれる、非ノイマン型アーキテクチャを採用した不揮発性メモリチップが注目されている。ワード線とビット線の交点に不揮発性メモリ素子を配置したクロスバー構成の２次元アレイ回路においては、各不揮発性メモリに記憶されているデータに対してビット線方向の積和演算結果を出力として読み出すことができる。このようなインメモリコンピューティングの手法は１９８０年代よりニューラルネットワークのアナログ回路実装において採用されてきた（非特許文献１）。例えば、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）をベースにした不揮発性メモリチップを用いたニューラルネットワークは、デバイスレベルからシステムレベルに至るまで幅広く研究されている。ＲｅＲＡＭは、素子に流れる電荷量を記憶して抵抗値が変化するメモリスタと呼ばれる素子の機能を有するため、ニューラルネットワークの重みＷｉを０又は１のバイナリでなく、アナログ値で制御することも可能である。
　ディープニューラルネットワークは、ＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）アプリケーションを支える基幹技術として、様々なデバイスに組み込まれることが想定されている。そのため、デジタルハードウェアへの実装が容易なバイナリニューラルネットワークが提案されている。不揮発性メモリとしては、ＲｅＲＡＭ、ＭＲＡＭ、又はＰＣＲＡＭ等が使用できる。特に、ＲｅＲＡＭをベースにしたバイナリニューラルネットワークは、先述したアナログ値の重みを使用可能なことに加えて、安定性の良さ、ノイズマージンの広さ、テストの容易性の高さなどの利点を有する。バイナリニューラルネットワークにおける加重和計算（ｗｅｉｇｈｔｅｄ　ｓｕｍ　ｃａｌｃｕｌａｔｉｏｎ）のためのＸＮＯＲ演算は、ＲｅＲＡＭセルを用いたインメモリコンピューティングとして簡単に実現することができる。
　バイナリニューラルネットワークは、重み値と活性化値とを二値化しているため、表現能力が低いというデメリットを有する。そのため、バイナリニューラルネットワークは、ネットワークサイズを大きくすることにより演算精度を上げることが一般的である。しかしながら、大規模な並列入出力を行う場合、二次元のバイナリニューラルネットワークでは、フットプリントの増加を招くという問題がある。そのため、現在では、二次元ニューラルネットワークを積層した三次元ニューラルネットワークの研究も行われている。例えば、シナプティックコア層とインターコネクト層とを交互に積層して、層間をシリコン貫通電極（ＴＳＶ）で接続した３Ｄ積層構造の素子が提案されている（特許文献１）。このように、ニューラルネットワークを３Ｄ積層構造の素子で実現することにより、面積効率が向上するとともに、インメモリコンピューティングを可能とすることにより低消費電力化が可能となる。
米国特許出願公開第２０１９／０３１８２３０号明細書
森江隆、「ニューロモルフィックシステムと物理デバイス」、応用物理、社団法人応用物理学会、２０１９年、第８８巻、第７号、ｐ．４８１－４８５
　従来技術の三次元ニューラルネットワークは、二次元ニューラルネットワークを構成する層間を接続するために、インターコネクト層を介したＴＳＶやワイヤボンディング等の手法を用いて電気的に連結する必要があり、垂直方向の集積化が困難であった。また、インメモリコンピューティング用の不揮発性メモリチップを三次元方向に積層する場合、下層のニューラルネットワークの出力端子と上層のニューラルネットワークの入力端子とを接続するインターコネクト層やワイヤボンディングの配線が長くなると、その分だけ信号遅延や消費電力の増加を招く結果となっていた。
　本発明の課題の一つは、低レイテンシで低エネルギー損失のニューラルネットワークを実現する三次元アレイ装置を提供することにある。
　本発明の一実施形態における三次元アレイ装置は、高さ方向に複数の層を有する三次元アレイ装置であって、第１の層に位置する第１の二次元アレイ回路と、前記第１の層に隣接する第２の層に位置し、前記第１の二次元アレイ回路と平面視において重畳する第２の二次元アレイ回路と、を備え、前記第１の二次元アレイ回路及び前記第２の二次元アレイ回路は、それぞれ、第１配線群、前記第１配線群に信号を入力する入力部、前記第１配線群と交差する第２配線群、及び、前記第２配線群から信号を出力する出力部を有し、前記第１の二次元アレイ回路における前記出力部は、前記第２の二次元アレイ回路における前記入力部と平面視において重畳するとともに信号受け渡し可能に接続される。
　本発明の一実施形態における三次元アレイ装置は、高さ方向に複数の層を有する三次元アレイ装置であって、第１の層に位置する第１の二次元アレイ回路と、前記第１の層に隣接する第２の層に位置し、前記第１の二次元アレイ回路と平面視において重畳する第２の二次元アレイ回路と、を備え、前記第１の二次元アレイ回路及び前記第２の二次元アレイ回路は、それぞれ、第１配線群、前記第１配線群に信号を入力する入力部、前記第１配線群と交差する第２配線群、及び、前記第２配線群から信号を出力する出力部を有し、前記第１の二次元アレイ回路における前記出力部は、前記第２の二次元アレイ回路における前記出力部よりも前記第２の二次元アレイ回路における前記入力部の近くに位置するとともに、前記第２の二次元アレイ回路における前記入力部と信号受け渡し可能に接続され、前記第１の二次元アレイ回路における前記第２配線群が延在する方向は、前記第２の二次元アレイ回路における前記第１配線群が延在する方向と略平行である。
　前記第１の二次元アレイ回路における前記入力部は、前記第２の二次元アレイ回路における前記出力部と平面視において重畳しなくてもよい。
　前記第１の二次元アレイ回路における前記出力部は、前記第２の二次元アレイ回路における前記入力部とビアを介して電気的に接続されてもよい。
　前記第１の二次元アレイ回路及び前記第２の二次元アレイ回路は、メモリセルアレイ回路であってもよい。この場合、前記第１配線群は、ワード線で構成される配線群であってもよい。前記第２配線群は、ビット線で構成される配線群であってもよい。
　前記メモリセルアレイ回路は、各メモリセルに、少なくとも１つの抵抗変化型メモリと少なくとも１つの選択トランジスタとを含んでもよい。このとき、前記抵抗変化型メモリは、酸化ハフニウムを含む誘電体層を有していてもよい。前記選択トランジスタは、ＩＧＺＯを含む酸化物半導体で構成されるチャネルを有していてもよい。
本発明の第１実施形態の三次元アレイ装置の構成を示す図である。 第１実施形態の二次元アレイ回路の構成を示す図である。 二次元アレイ回路における入力部及び出力部の位置の変化を示す模式図である。 第１実施形態の三次元アレイ装置におけるメモリセルの構成を示す断面図である。 第１実施形態の三次元アレイ装置の構成を示す拡大断面図である。 図３（Ａ）に示した二次元アレイ回路のメモリセルにおけるレイアウトを示す図面代用写真である。 図６に示したメモリセルにおけるレイアウトを模式的に示す平面図である。 図６に示すＦＥＴ１のチャネル近傍の断面構造を示す図面代用写真である。 図６に示すＲｅＲＡＭ１の断面構造を示す図面代用写真である。 図３（Ｂ）に示した二次元アレイ回路のメモリセルにおけるレイアウトを示す図面代用写真である。 図３（Ｃ）に示した二次元アレイ回路のメモリセルにおけるレイアウトを示す図面代用写真である。 第１実施形態の三次元アレイ装置における選択トランジスタのＩｄ－Ｖｇ特性を示す図である。 第１実施形態の三次元アレイ装置における選択トランジスタのＩｄ－Ｖｄ特性を示す図である。 選択トランジスタとＲｅＲＡＭとで構成したメモリセルである「１Ｔ１Ｒ」セルのＩ－Ｖ特性と、ＲｅＲＡＭのみで構成したメモリセルである「１Ｒ」セルのＩ－Ｖ特性とを比較した図である。 図１４に示すＩ－Ｖ特性から測定した「１Ｔ１Ｒ」セル及び「１Ｒ」セルのセット／リセット電圧の累積確率を示す図である。 図１４に示したＩ－Ｖ特性から「１Ｔ１Ｒ」セルのＩ－Ｖ特性を抽出した図である。 図１６に示すＩ－Ｖ特性から測定した「１Ｔ１Ｒ」セルの低抵抗状態及び高抵抗状態における抵抗値の累積確率を示す図である。 二次元アレイ回路における「１Ｔ１Ｒ」セルのＩ－Ｖ特性を示す図である。 図１８に示す二次元アレイ回路のＩ－Ｖ特性から測定した低抵抗状態及び高抵抗状態における抵抗値の累積確率を示す図である。 室温における二次元アレイ回路の各ＲｅＲＡＭにおける書き換え耐久特性を示す図である。 室温における二次元アレイ回路の各ＲｅＲＡＭにおける保持特性を示す図である。 ２つの「１Ｔ１Ｒ」セルを用いたＸＮＯＲ回路の構成を示す回路図である。 第１実施形態のメモリセルで試作したメモリセルアレイの構成を示す写真である。 試作したＸＮＯＲ回路の測定に用いた外部周辺回路の構成を示す写真である。 試作したＸＮＯＲ回路の測定結果を示す図である。 第１実施形態の変形例における三次元アレイ装置の構成を示す拡大断面図である。 デジタル方式で演算処理を実行するメモリセルアレイ回路の構成を示す回路図である。 アナログ方式で演算処理を実行するメモリセルアレイ回路の構成を示す回路図である。 本発明の第３実施形態の三次元アレイ装置の構成を示す図である。 一般的なニューラルネットワークの構成を示す図である。
　以下、本発明の実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　本明細書において、ある１つの薄膜に対してエッチング等の加工処理を行うことにより形成された複数の要素（ｅｌｅｍｅｎｔ）は、それぞれ異なる機能又は役割を有する場合がある。これらの複数の要素は、同一の層構造及び同一の材料の薄膜から構成される。本明細書及び特許請求の範囲では、同一の層構造及び同一の材料の薄膜から形成される複数の要素を「同一層の要素」と呼ぶ。
　本明細書において、「２つの二次元アレイ回路が平面視において重畳する」とは、該二次元アレイ回路において、第1配線群の両端の配線と第2の配線群の両端の配線によって構成される四辺形が平面視において重なりを有することを意味する。重なる面積はいずれか片方の四辺形の面積を基準として５０％以上が好ましく７５％以上がより好ましく９５％以上が最も好ましい。
　本明細書において、「入力部と出力部が平面視において重畳する」とは、該入力部に含まれるすべての入力端子を含む最小面積の四辺形と該出力部に含まれるすべての出力端子を含む最小面積の四辺形が平面視において重なりを有することを意味する。重なる面積はいずれか片方の四辺形の面積を基準として５０％以上が好ましく７５％以上がより好ましく９５％以上が最も好ましい。入力端子と出力端子とが垂直に接続される場合、例えば、シリコン貫通電極によるビア接続の場合は、１００％が平面視において重畳することになる。
　本明細書において、図面に示した要素を説明する際には、その要素に付した符号を用いて説明を行う。このとき、同様の機能を備えた複数の要素については、同一の符号にアルファベット等の記号（例えば、「ａ」、「ｂ」等）を付して区別する場合がある。しかしながら、各要素を区別して説明する必要がないときは、その要素を示す符号のみを用いて説明する場合がある。
　以下に説明する各実施形態において、測定又はシミュレーションの温度条件は、いずれも室温である。
（第１実施形態）
［三次元アレイ装置の構造］
　図１は、本発明の第１実施形態の三次元アレイ装置１０の構成を示す図である。図１に示すように、三次元アレイ装置１０は、下層から順に、制御回路１００、及び、二次元アレイ回路２００ａ～２００ｅを含む。制御回路１００は、二次元アレイ回路２００ａ～２００ｅの各動作（例えば、信号の入出力）を制御する。図１では、５層の二次元アレイ回路を垂直方向に重ねた例を示すが、この例に限られるものではなく、２層以上の層構造とすることができる。ここで「垂直方向」とは、二次元アレイ回路を構成する平面に対して垂直な方向をいう。三次元アレイ装置１０は、複数の二次元アレイ回路２００ａ～２００ｅを順次積層した構造体であるため、「垂直方向」は、「高さ方向」又は「上下方向」とも言える。以下の説明において、各二次元アレイ回路２００ａ～２００ｅを区別する必要がない場合は、二次元アレイ回路２００と総称する。
　各二次元アレイ回路２００は、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）をベースとしたメモリセルアレイ回路である。具体的には、二次元アレイ回路２００は、アレイ状に配置された複数のメモリセルを有し、各メモリセルにＲｅＲＡＭを含む。ただし、メモリセルに配置されるメモリは、ＲｅＲＡＭに限られるものではなく、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）など、他の不揮発性メモリであってもよい。また、二次元アレイ回路２００は、メモリセルアレイ回路に限らず、ＣＭＯＳセンサアレイ回路などの他のアレイ型回路であってもよい。
　本実施形態では、三次元アレイ装置１０を用いてインメモリコンピューティングを実現する。具体的には、各二次元アレイ回路２００によりバイナリニューラルネットワーク（量子化されたニューラルネットワーク）を構成し、複数のバイナリニューラルネットワークを積層してディープニューラルネットワークを構成する。例えば、三次元アレイ装置１０は、二次元アレイ回路２００ａ、二次元アレイ回路２００ｂ～２００ｄ、並びに、二次元アレイ回路２００ｅを、それぞれ入力層（Ｉｎｐｕｔ　Ｌａｙｅｒ）、隠れ層（Ｈｉｄｄｅｎ　Ｌａｙｅｒ）及び出力層（Ｏｕｔｐｕｔ　Ｌａｙｅｒ）としたディープニューラルネットワークを構成してもよい。
　図１に示すように、各二次元アレイ回路２００は、第１配線群２１０、第１配線群２１０に信号を入力する入力部２１５、第１配線群２１０と交差する第２配線群２２０、及び、第２配線群２２０から信号を出力する出力部２２５を有する。本実施形態において、第１配線群２１０は、複数のワード線で構成される。第２配線群２２０は、複数のビット線で構成される。メモリセルは、ワード線とビット線とが交差する交点に設けられる。すなわち、図示は省略するが、第１配線群２１０と第２配線群２２０とが交差する交差部には、メモリセルとして、少なくとも１つの抵抗変化型メモリ（ＲｅＲＡＭ）と少なくとも１つの選択トランジスタが配置される。第１配線群２１０は、互いに平行な配線からなる配線群であることが好ましい。第２配線群２２０は、互いに平行な配線からなる配線群であることが好ましく、第１配線群２１０と互いに直交する配線群であることが好ましい。
　入力部２１５は、外部回路（他の二次元アレイ回路２００を含む）から伝達された情報を二次元アレイ回路２００に入力する部位である。具体的には、入力部２１５から入力された情報は、第１配線群２１０を構成する各ワード線を駆動する。本実施形態において、入力部２１５は、各ワード線に電気的に接続された入力端子の集合体である。出力部２２５は、二次元アレイ回路２００から外部回路（他の二次元アレイ回路２００を含む）に情報を出力する部位である。具体的には、第２配線群２２０を介して伝達された情報が出力部２２５を経由して出力される。本実施形態において、出力部２２５は、各ビット線に電気的に接続された出力端子の集合体である。
　図２は、第１実施形態の二次元アレイ回路２００の構成を示す図である。図２に示すように、複数のワード線ＷＬと複数のビット線ＢＬとの交差部には、メモリセル２３０が配置される。本実施形態では、各メモリセル２３０は、選択トランジスタ２３２と抵抗変化型メモリ２３４とで構成される。抵抗変化型メモリ２３４は、ビット線ＢＬと選択トランジスタ２３２との間に設けられる。選択トランジスタ２３２は、抵抗変化型メモリ２３４とソース線ＳＬとの間に設けられる。ワード線ＷＬは、選択トランジスタ２３２のゲートに接続される。ただし、メモリセル２３０の構成は、この例に限られるものではない。例えば、抵抗変化型メモリ２３４は、選択トランジスタ２３２とソース線ＳＬとの間に配置されてもよい。
　図２では図示を省略するが、二次元アレイ回路２００は、各メモリセル２３０に記憶した情報を読み出したり、各メモリセル２３０に情報を書き込んだりするための周辺回路を備えている。周辺回路は、ワード線ＷＬを駆動するための周辺回路とビット線ＢＬを駆動するための周辺回路とを含んでもよい。すなわち、図１に示す入力部２１５は、ワード線ＷＬを駆動するための周辺回路を含んでもよい。また、出力部２２５は、ビット線ＢＬを駆動するための周辺回路を含んでもよい。これらの周辺回路は、ラッチ回路、バッファ回路、書き込み回路、プリチャージ回路及びアンプ回路から選択された少なくとも１つの回路を含んでもよい。該周辺回路は、例えばｎ型のＩＧＺＯのみからなる回路や、ｎ型のＩＧＺＯとｐ型のＳｎＯからなるＣＭＯＳ回路で形成できる。また、周辺回路は、制御回路１００上にＳｉ－ＣＭＯＳで形成しても良い。
　抵抗変化型メモリ２３４は、電界誘起巨大抵抗変化を示すＣＥＲ層（以下、「抵抗変化層」ともいう。）の抵抗値を変化させることにより、１ビットの情報を記憶することができる。例えば、抵抗値が相対的に低い低抵抗状態（Ｌｏｗ　Ｒｅｓｉｓｔａｎｃｅ　Ｓｔａｔｅ：ＬＲＳ）のときの情報を「０」とし、抵抗値が相対的に高い高抵抗状態（Ｈｉｇｈ　Ｒｅｓｉｓｔａｎｃｅ　Ｓｔａｔｅ：ＨＲＳ）のときの情報を「１」とする。ただし、該抵抗値と「０」又は「１」の情報との対応関係は逆であってもよい。
　各メモリセル２３０は、選択トランジスタ２３２のオン／オフ制御により個々に選択される。選択されたメモリセル２３０は、ビット線ＢＬ及びソース線ＳＬに印加された電圧に応じて、情報の書き込み動作又は読み出し動作が行われる。本実施形態では、二次元アレイ回路２００の入力部２１５に入力された信号に基づいてワード線ＷＬが駆動され、ビット線ＢＬを介してメモリセル２３０から読み出された信号に基づいて出力部２２５から出力される信号が決定される。
　図１に説明を戻す。二次元アレイ回路２００ａは、入力部２１５ａに接続された第１配線群２１０ａ及び出力部２２５ａに接続された第２配線群２２０ａを有する。二次元アレイ回路２００ｂは、入力部２１５ｂに接続された第１配線群２１０ｂ及び出力部２２５ｂに接続された第２配線群２２０ｂを有する。二次元アレイ回路２００ｃは、入力部２１５ｃに接続された第１配線群２１０ｃ及び出力部２２５ｃに接続された第２配線群２２０ｃを有する。二次元アレイ回路２００ｄは、入力部２１５ｄに接続された第１配線群２１０ｄ及び出力部２２５ｄに接続された第２配線群２２０ｄを有する。二次元アレイ回路２００ｅは、入力部２１５ｅに接続された第１配線群２１０ｅ及び出力部２２５ｅに接続された第２配線群２２０ｅを有する。
　本実施形態の三次元アレイ装置１０は、下層から上層に向かって、９０度ずつ回転させながら二次元アレイ回路２００ａ～２００ｅを重ねた構造を有する。具体的には、三次元アレイ装置１０は、平面視において、左回りに９０度ずつ入力部２１５及び出力部２２５の位置が変化する。そのため、本実施形態の三次元アレイ装置１０は、上層側の二次元アレイ回路２００の入力部２１５と、下層側の二次元アレイ回路２００の出力部２２５とが平面視において重畳する。
　図３は、二次元アレイ回路２００における入力部２１５及び出力部２２５の位置の変化を示す模式図である。具体的には、図３（Ａ）、図３（Ｂ）及び図３（Ｃ）は、それぞれ二次元アレイ回路２００ａ、二次元アレイ回路２００ｂ及び二次元アレイ回路２００ｃの構成を示す平面図である。
　図１、図３（Ａ）及び図３（Ｂ）に示すように、二次元アレイ回路２００ｂは、平面視において二次元アレイ回路２００ａを左回りに９０度回転させた位置にある。この場合、二次元アレイ回路２００ａの出力部２２５ａは、二次元アレイ回路２００ｂの入力部２１５ｂと重畳する。また、図１、図３（Ｂ）及び図３（Ｃ）に示すように、二次元アレイ回路２００ｃは、平面視において二次元アレイ回路２００ｂを左回りに９０度回転させた位置にある。この場合、二次元アレイ回路２００ｂの出力部２２５ｂは、二次元アレイ回路２００ｃの入力部２１５ｃと重畳する。図示は省略するが、二次元アレイ回路２００ｃと二次元アレイ回路２００ｄとの関係、及び、二次元アレイ回路２００ｄと二次元アレイ回路２００ｅとの関係も同様である。
　以上のように、本実施形態の三次元アレイ装置１０は、下層から上層に向かって、入力部２１５及び出力部２２５の位置が螺旋状に変化する。具体的には、三次元アレイ装置１０は、下層から上層に向かって、下層側の二次元アレイ回路を左回りに９０度回転させた位置に上層側の二次元アレイ回路を配置した構造を有する。この場合、三次元アレイ装置１０に入力された信号は、下層から上層に向かって進みながら演算される。ただし、三次元アレイ装置１０の構造は、この例に限られるものではない。例えば、三次元アレイ装置１０は、上層から下層に向かって、上層側の二次元アレイ回路を右回りに９０度回転させた位置に下層側の二次元アレイ回路を配置した構造を有していてもよい。すなわち、上層側の二次元アレイ回路２００の出力部２２５は、下層側の二次元アレイ回路２００の入力部２１５と電気的に接続されている。この場合、三次元アレイ装置１０に入力された信号は、上層から下層に向かって進みながら演算される。
　また、図１において矢印で示すように、下層側の二次元アレイ回路２００の出力は、上層側の二次元アレイ回路２００の入力となる。すなわち、下層側の二次元アレイ回路２００の出力部２２５は、上層側の二次元アレイ回路２００の入力部２１５と電気的に接続されている。このとき、上層側の二次元アレイ回路２００の入力部２１５と下層側の二次元アレイ回路２００の出力部２２５との間の電気的な接続は、如何なる方法を用いてもよい。例えば、電気的な接続方法として、前工程の配線層間を接続するビアによる接続や、ＴＳＶによる接続などを用いてもよい。また、入力部２１５と出力部２２５とが電気的に接続することは、入力部２１５に含まれる周辺回路（ワード線ＷＬを駆動するための周辺回路など）と出力部２２５に含まれる周辺回路（ビット線ＢＬを駆動するための周辺回路など）とが電気的に接続されることを含む。なお、ここでは下層側の二次元アレイ回路２００の出力部２２５と上層側の二次元アレイ回路２００の入力部２１５とを、前工程の配線層間のビアによる電気的な接続やＴＳＶによる電気的な接続の例を示したが、この例に限られるものではない。例えば、下層側の二次元アレイ回路２００の出力部２２５に面発光レーザを設け、上層側の二次元アレイ回路２００の入力部２１５に受光素子を設けることにより、出力部２２５と入力部２１５とをシリコン貫通光インターコネクション（ＴＳＦＶ）により光学的に接続することも可能である。あるいは、下層と上層にインダクタを設けて電界または磁界結合による無線電波接続による方法も可能である。
　本実施形態では、下層側の二次元アレイ回路２００の出力部２２５と上層側の二次元アレイ回路２００の入力部２１５とが垂直方向に重畳するため、出力部２２５と入力部２１５との間の配線長を最小限に抑えることができる。すなわち、この構造により、従来技術に比べて、配線長に起因する信号遅延や消費電力の増加を抑制することができ、低レイテンシで低エネルギー損失なニューラルネットワークを実現する三次元アレイ装置１０を提供することができる。
［メモリセルの構成］
　図４は、第１実施形態の三次元アレイ装置１０におけるメモリセル２３０の構成を示す断面図である。前述のとおり、本実施形態において、メモリセル２３０は、選択トランジスタ２３２及び抵抗変化型メモリ２３４を含む。ただし、図４に示す構成は一例であり、この例に限られるものではない。
　図４において、基板２１は、選択トランジスタ２３２及び抵抗変化型メモリ２３４を支持するベースとして機能する。本実施形態では、基板２１として、シリコン基板を用いるが、ガラス基板、樹脂基板、金属基板、セラミックス基板等の他の基板を用いてもよい。また、基板２１がシリコン基板の場合、シリコンＣＭＯＳによる集積回路が形成されていてもよい。絶縁層２２は、下地層として機能する。本実施形態では、絶縁層２２として酸化シリコン層を用いるが、この例に限られるものではない。
　絶縁層２２の上には、ゲート電極２３が設けられる。ゲート電極２３は、選択トランジスタ２３２のボトムゲートとして機能するとともに、図２に示したワード線ＷＬとして機能する。ゲート電極２３は、チタン（Ｔｉ）で構成される第１金属層２３－１と窒化チタン（ＴｉＮ）で構成される第２金属層２３－２との積層構造を有する。本実施形態では、第１金属層２３－１の膜厚を５ｎｍとし、第２金属層２３－２の膜厚を２０ｎｍとするが、この例に限られるものではない。また、ゲート電極２３は、単層構造であってもよいし、他の金属層を用いて構成してもよい。例えば、ゲート電極２３の材料としては、タングステン、タンタル、モリブデン、アルミニウム、銅等を含む金属材料、又は、それらの金属材料を含む化合物材料を用いてもよい。ゲート電極２３は、例えばスパッタ法により形成することができる。
　ゲート絶縁層２４は、酸化ハフニウムを用いる。ただし、これに限らず、ゲート絶縁層２４として、シリコン、アルミニウム等の酸化物又は窒化物を含む誘電体層を用いても良い。ゲート絶縁層２４は、例えば２５０℃の温度下におけるＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。本実施形態では、ゲート絶縁層２４の膜厚は８ｎｍとするが、この例に限られるものではない。
　チャネル層２５は、選択トランジスタ２３２のチャネルとして機能する。本実施形態では、チャネル層２５を構成する材料として、ＩＧＺＯと呼ばれる金属酸化物を用いる。ＩＧＺＯは、半導体特性を示す金属酸化物であり、インジウム、ガリウム、亜鉛、及び酸素で構成される化合物材料である。具体的には、ＩＧＺＯは、Ｉｎ、Ｇａ及びＺｎを含む酸化物、又は、このような酸化物の混合物である。ＩＧＺＯの組成は、好ましくは、Ｉｎ２－ｘＧａｘＯ３（ＺｎＯ）ｍ（０＜ｘ＜２、ｍは、０又は６未満の自然数）、より好ましくは、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは、０又は６未満の自然数）、最も好ましくは、ＩｎＧａＯ３（ＺｎＯ）である。本実施形態では、チャネル層２５として、８ｎｍの膜厚のＩＧＺＯ膜を用いる。ＩＧＺＯ膜は、室温の温度下におけるスパッタ法により形成することができる。ＩＧＺＯに代えて、他の酸化物半導体、例えばＩｎを含む酸化物、Ｚｎを含む酸化物、Ｓｎを含む酸化物、ＩｎとＺｎを含む酸化物、ＩｎとＳｎを含む酸化物、ＳｎとＺｎを含む酸化物、ＩｎとＳｎとＺｎを含む酸化物、あるいはその他の元素からなる酸化物を、チャネル層を構成する材料として使用することもできる。
　本実施形態では、ゲート絶縁層２４が誘電体層で構成され、チャネル層２５がＩＧＺＯ膜で構成される。そのため、ゲート絶縁層２４とチャネル層２５との界面における誘電率の低い界面層の形成が抑制され、トランジスタ特性の劣化を抑制することができる。このような誘電率の低い界面層は、チャネル層がシリコンである場合にゲート絶縁層２４とチャネル層２５との間に形成される場合がある。
　ソース電極２６及びドレイン電極２７は、それぞれチャネル層２５との電気的な接続を得るための接続端子として機能する。本実施形態では、ソース電極２６及びドレイン電極２７として、２０ｎｍの膜厚の窒化チタン層を用いる。窒化チタン層は、例えばスパッタ法により形成することができる。ただし、この例に限らず、ソース電極２６及びドレイン電極２７は、他の金属材料を用いて構成してもよい。なお、ソース電極２６及びドレイン電極２７は、それぞれに印加される電圧に応じて、機能が逆になる場合もある。すなわち、ソース電極２６がドレイン電極として機能し、ドレイン電極２７がソース電極として機能する場合がある。なお、ドレイン電極２７は、後述するように、抵抗変化型メモリ２３４の下部電極として機能する。
　選択トランジスタ２３２は、絶縁層２８で覆われている。本実施形態において、絶縁層２８は、２００ｎｍの膜厚の酸化シリコン層である。絶縁層２８は、例えばプラズマＣＶＤ法又はスパッタ法により形成することができる。後述するように、本実施形態の三次元アレイ装置１０は、複数のメモリセルアレイ回路を積層した構造を有する。そのため、絶縁層２８は、下層側のメモリセルアレイ回路と上層側のメモリセルアレイ回路とを絶縁分離する機能を有する。また、絶縁層２８は、選択トランジスタ２３２のチャネル層２５を水分等から保護するパッシベーション層としても機能する。さらに、絶縁層２８は、選択トランジスタ２３２に起因する起伏を平坦化する平坦化層としても機能する。ただし、絶縁層２８を構成する材料は、酸化シリコンに限らず、他の絶縁材料（例えば、窒化シリコン等の無機材料、又は、ポリイミド、アクリル等の樹脂材料）を用いることができる。
　絶縁層２８は、開口部２９を有する。開口部２９は、ドレイン電極２７の上に設けられ、ドレイン電極２７の表面を露出させる。開口部２９は、例えばフォトリソグラフィにより形成することができる。本実施形態では、開口部２９の径を３μｍとするが、この例に限られるものではない。
　開口部２９の側壁及び底部には、抵抗変化層３０が設けられる。抵抗変化層３０は、酸化ハフニウムを含む誘電体層で構成され、抵抗変化型メモリ２３４のＣＥＲ層として機能する。本実施形態では、抵抗変化層３０として誘電体層をパターニングせずに用いているが、開口部２９を覆うパターンに加工して用いてもよい。
　抵抗変化層３０の上には、開口部２９を覆うように上部電極３１が設けられる。上部電極３１は、抵抗変化型メモリ２３４の電極として機能するとともに、図２に示したビット線ＢＬとして機能する。本実施形態において、上部電極３１は、上層側のメモリセルアレイ回路における選択トランジスタ２３２のゲート電極２３と同一層の金属層で構成される。すなわち、上部電極３１は、チタン（Ｔｉ）で構成される第１金属層３１－１と窒化チタン（ＴｉＮ）で構成される第２金属層３１－２との積層構造を有する。この場合も、ゲート電極２３と同様に、例えばスパッタ法により形成することができる。
　以上のように、絶縁層２８に設けられた開口部２９の内側には、下部電極（ドレイン電極２７の一部）、抵抗変化層３０及び上部電極３１で構成される抵抗変化型メモリ２３４が形成される。抵抗変化型メモリ２３４は、ドレイン電極２７を介して選択トランジスタ２３２に接続される。以上説明したメモリセル２３０は、図２に示したとおり、ワード線ＷＬをゲートとする選択トランジスタ２３２と、選択トランジスタ２３２とビット線ＢＬとの間に配置された抵抗変化型メモリ２３４とを含む。
　本実施形態の三次元アレイ装置１０は、上述したメモリセル２３０をアレイ状に配置したメモリセルアレイ回路（二次元アレイ回路２００）を積層することにより構成されている。具体的には、三次元アレイ装置１０は、図４に示したメモリセル２３０を垂直方向に積層したデバイス構造を有する。
　図５は、第１実施形態の三次元アレイ装置１０の構成を示す拡大断面図である。具体的には、基板２１上に、二次元アレイ回路２００ａ～２００ｃまでを形成した状態を示している。図５に示すように、二次元アレイ回路２００ａ～２００ｃは、薄膜形成プロセスを用いて基板２１上に積層される。このとき、各二次元アレイ回路２００ａ～２００ｃの選択トランジスタ２３２ａ～２３２ｃは、それぞれ絶縁層２８ａ～２８ｃを介して分離される。
　また、図５に示すように、二次元アレイ回路２００ａの抵抗変化型メモリ２３４ａにおける上部電極３１ａは、二次元アレイ回路２００ｂの選択トランジスタ２３２ｂにおけるゲート電極２３ｂと同一層の金属層で構成される。すなわち、上部電極３１ａとゲート電極２３ｂとは、同一構造かつ同一材料の金属層で構成される。同様に、二次元アレイ回路２００ｂの抵抗変化型メモリ２３４ｂにおける上部電極３１ｂは、二次元アレイ回路２００ｃの選択トランジスタ２３２ｃにおけるゲート電極２３ｃと同一層の金属層で構成される。換言すれば、本実施形態では、下層側の二次元アレイ回路２００のビット線ＢＬ（第２配線群２２０）と上層側の二次元アレイ回路２００のワード線ＷＬ（第１配線群２１０）とが同一層の金属層で構成される。
　図６は、図３（Ａ）に示した二次元アレイ回路２００ａのメモリセル２３０ａにおけるレイアウトを示す図面代用写真である。図７は、図６に示したメモリセル２３０ａにおけるレイアウトを模式的に示す平面図である。
　図６及び図７において、ワード線ＷＬ１は、図５のゲート電極２３ａに対応し、ビット線ＢＬ１は、図５の上部電極３１ａに対応する。メモリセル２３０ａは、ワード線ＷＬ１とビット線ＢＬ１の交差部に、ＦＥＴ１及びＲｅＲＡＭ１を有する。図５を用いて説明したように、ＲｅＲＡＭ１は、絶縁層２８ａに設けられた開口部２９ａの内側に位置する。図６において、矢印で示す円形の部分が、開口部２９ａに対応する。ただし、この例に限られるものではなく、開口部２９ａの形状は、多角形であってもよい。
　ソース線ＳＬ１は、ワード線ＷＬ１と平行に延在する。図７に示すように、ソース線ＳＬ１は、ＦＥＴ１（図５の選択トランジスタ２３２ａ）のソース電極２６ａと一体に形成される。また、ＲｅＲＡＭ１（図５の抵抗変化型メモリ２３４ａ）の下部電極は、ＦＥＴ１（図５の選択トランジスタ２３２ａ）のドレイン電極２７ａと一体に形成される。ワード線ＷＬ２は、ビット線ＢＬ１と同一層に形成された配線であり、図５における選択トランジスタ２３２ｂのゲート電極２３ｂに対応する。
　図８は、図６に示すＦＥＴ１のチャネル近傍の断面構造を示す図面代用写真である。具体的には、図８は、図５に示した選択トランジスタ２３２ａにおけるチャネル近傍の断面構造を示している。図８に示すように、下層から順に、ゲート電極２３ａを構成する窒化チタン層、ゲート絶縁層２４ａを構成する酸化ハフニウムを含む誘電体層、チャネル層２５ａを構成するＩＧＺＯ層、及び絶縁層２８ａを構成する酸化シリコン層が均一に形成されている。
　図９は、図６に示すＲｅＲＡＭ１の断面構造を示す図面代用写真である。具体的には、図９は、図５に示した抵抗変化型メモリ２３４ａの断面構造を示している。図９に示すように、下層から順に、ドレイン電極２７ａを構成する窒化チタン層、抵抗変化層３０ａを構成する酸化ハフニウムを含む誘電体層、並びに、上部電極３１ａを構成するチタン層及び窒化チタン層が均一に形成されている。後述するように、本実施形態では、チタン層と酸化ハフニウムを含む誘電体層とが接する構造とすることにより、誘電体層の内部に酸素空孔によるフィラメントを形成する。
　図１０は、図３（Ｂ）に示した二次元アレイ回路２００ｂのメモリセル２３０ｂにおけるレイアウトを示す図面代用写真である。図１１は、図３（Ｃ）に示した二次元アレイ回路２００ｃのメモリセル２３０ｃにおけるレイアウトを示す図面代用写真である。図１０に示すメモリセル２３０ｂの下層には、図６に示したメモリセル２３０ａが配置されている。図１１に示すメモリセル２３０ｃの下層には、下層から順に、図６に示したメモリセル２３０ａと、図１０に示したメモリセル２３０ｂが配置されている。図６、図１０及び図１１に示すレイアウトは、それぞれ図３（Ａ）、図３（Ｂ）及び図３（Ｃ）に対応しており、平面視において、左回りに９０度ずつ回転した位置関係になっている。
　以上説明したように、本実施形態の三次元アレイ装置１０は、通常の薄膜形成プロセスを用いて複数の二次元アレイ回路２００（複数のメモリセル回路）を積層することにより構成される。本実施形態では、選択トランジスタ２３２のチャネル層２５として室温で形成可能なＩＧＺＯ層を用いるため、４００度以下の低温プロセスで三次元アレイ装置１０を形成することができる。また、ＩＧＺＯ層をチャネル層２５として用いた選択トランジスタ２３２は、メモリセル２３０を駆動するのに十分な移動度を有する。したがって、本実施形態によれば、ディープニューラルネットワークを用いたＡＩアプリケーションにおけるインメモリコンピューティングを実現する三次元アレイ装置１０を提供することができる。
［三次元アレイ装置の特性］
　本実施形態の三次元アレイ装置１０を構成する選択トランジスタ２３２、又は、抵抗変化型メモリ２３４の特性について以下に示す。
　図１２は、第１実施形態の三次元アレイ装置１０における選択トランジスタ２３２ａ～２３２ｃのＩｄ－Ｖｇ特性を示す図である。「１ｓｔ」は、図６に示した第１番目の二次元アレイ回路２００ａにおける選択トランジスタ２３２ａの特性を示す。「２ｎｄ」は、図１０に示した第２番目の二次元アレイ回路２００ｂにおける選択トランジスタ２３２ｂの特性を示す。「３ｒｄ」は、図１１に示した第３番目の二次元アレイ回路２００ｃにおける選択トランジスタ２３２ｃの特性を示す。ソース－ドレイン間の電圧（Ｖｄ）は、５０ｍＶ又は２Ｖに設定した。また、チャネル幅及びチャネル長は、それぞれ１００μｍ及び１０μｍに設定した。図１２には、Ｉｄ－Ｖｇ特性から求めたサブスレッショルド係数（ＳＳ）も示す。
　図１３は、第１実施形態の三次元アレイ装置１０における選択トランジスタ２３２ａ～２３２ｃのＩｄ－Ｖｄ特性を示す図である。「１ｓｔ」、「２ｎｄ」及び「３ｒｄ」の意味は、図１２と同様である。チャネル幅及びチャネル長は、それぞれ１００μｍ及び１０μｍに設定した。ゲート電圧（Ｖｇ）は、０．５Ｖ、１Ｖ、１．５Ｖ又は２Ｖに設定した。
　図１２及び図１３に示すように、選択トランジスタ２３２ａ～２３２ｃは、いずれも、ほぼ同じ伝達特性及び出力特性を示しており、三次元集積化プロセスによる劣化は見られない。選択トランジスタ２３２ａ～２３２ｃは、いずれも２００μＡ以上の駆動電流が得られた。このように、本実施形態では、選択トランジスタ２３２ａ～２３２ｃとして、オフ電流が小さく、オンオフ比が大きく、かつ、電流駆動力が十分大きなトランジスタ（具体的には、ＩＧＺＯ層をチャネル層とするトランジスタ）を用いることにより、スイッチング特性に優れたメモリセルを構成することができる。
　図１４は、選択トランジスタ２３２とＲｅＲＡＭ２３４とで構成したメモリセル（以下、「１Ｔ１Ｒ」セルと記す）のＩ－Ｖ特性と、ＲｅＲＡＭ２３４のみで構成したメモリセル（以下、「１Ｒ」セルと記す）のＩ－Ｖ特性とを比較した図である。「１Ｔ１Ｒ」セル及び「１Ｒ」セルのいずれのＩ－Ｖ特性も、複数回の測定結果を重ねて表示したものであり、測定サイクル間のばらつきを示している。ここで電圧はソース電極２６を接地して上部電極３１に印加し、１Ｒセルのセット／リセット電圧の掃引範囲は１Ｖ／－１．５Ｖとし、１Ｔ１Ｒセルのセット／リセット電圧の掃引範囲は１．５Ｖ／－１．８Ｖとした。図１４において、ＲｅＲＡＭ２３４のサイズは、いずれのメモリセルについても３μｍ×３μｍとした。また、１Ｔ１Ｒセルの選択トランジスタ２３２において、セット／リセット動作時のゲート電圧は、２．５／１．５Ｖとした。
　図１４に示すように、「１Ｔ１Ｒ」セルのオン電流は、「１Ｒ」セルのオン電流よりも小さい。「１Ｔ１Ｒ」セルは、ＲｅＲＡＭ２３４に接続された選択トランジスタ２３２が直列抵抗として振る舞う。したがって、「１Ｔ１Ｒ」セルのオン電流が相対的に小さく測定された理由は、選択トランジスタ２３２に起因する直列抵抗の影響であると考えられる。
　図１５は、図１４に示すＩ－Ｖ特性から測定した「１Ｔ１Ｒ」セル及び「１Ｒ」セルのセット／リセット電圧の累積確率を示す図である。図１５は、「１Ｔ１Ｒ」セル及び「１Ｒ」セルのセット／リセット電圧の測定サイクル間のばらつきを示している。図１５に示すように、セット電圧に関しては、「１Ｔ１Ｒ」セルと「１Ｒ」セルとで殆ど差異はなかった。しかしながら、リセット電圧に関しては、「１Ｒ」セルよりも「１Ｔ１Ｒ」セルの方が絶対値の大きいリセット電圧を示した。この理由は、セット時においてはＲｅＲＡＭ２３４が高抵抗状態にあるので選択トランジスタ２３２に起因する電圧低下を無視できるが、リセット時においてはＲｅＲＡＭ２３４が低抵抗状態にあるので選択トランジスタ２３２に起因する直列抵抗をＲｅＲＡＭ２３４の抵抗に対して無視できなくなるからである。したがって、「１Ｔ１Ｒ」セルの低電圧動作及び小面積化のためには、選択トランジスタ２３２の移動度を上げて直列抵抗の値を下げることが望ましいと言える。
　図１６は、図１４に示したＩ－Ｖ特性から「１Ｔ１Ｒ」セルのＩ－Ｖ特性を抽出した図である。図１６に示すように、「１Ｔ１Ｒ」セルは、「ＬＲＳ」で示す領域において低抵抗状態であり、「ＨＲＳ」で示す領域において高抵抗状態である。図１７は、図１６に示すＩ－Ｖ特性から測定した「１Ｔ１Ｒ」セルの低抵抗状態及び高抵抗状態における抵抗値の累積確率を示す図である。図１７は、「１Ｔ１Ｒ」セルの抵抗値の測定サイクル間のばらつきを示している。読み出し電圧は、０．１Ｖに設定した。
　図１６及び図１７から明らかなように、「１Ｔ１Ｒ」セルのＩ－Ｖ特性は、高抵抗状態において測定サイクル間のばらつきが見られる。これに対し、低抵抗状態における抵抗値は、ほぼ一様な分布を示している。この現象は、高抵抗状態におけるフィラメントの解離のばらつきに起因するものであると考えられる。
　図１８は、二次元アレイ回路２００ａ～２００ｃにおける「１Ｔ１Ｒ」セルのＩ－Ｖ特性を示す図である。図１８において、「１ｓｔ　ｌａｙｅｒ」、「２ｎｄ　ｌａｙｅｒ」及び「３ｒｄ　ｌａｙｅｒ」は、それぞれ二次元アレイ回路２００ａ～２００ｃを意味する。図１８に示す各Ｉ－Ｖ特性は、単一のデバイスあたり複数回測定した結果の平均値を１１個のデバイスに対してプロットしたグラフである。すなわち、図１８に示すＩ－Ｖ特性のばらつきは、デバイス間のばらつきを示している。図１８において、セット／リセット動作時のゲート電圧は、２．５／１．５Ｖとした。図１８に示すように、二次元アレイ回路２００ａ～２００ｃの間では、特にＩ－Ｖ特性の大きな差異は見られなかった。
　図１９は、図１８に示す二次元アレイ回路２００ａ～２００ｃのＩ－Ｖ特性から測定した低抵抗状態及び高抵抗状態における抵抗値の累積確率を示す図である。図１９は、各レイヤにおける「１Ｔ１Ｒ」セルの抵抗値のデバイス間のばらつきを示している。読み出し電圧は、０．１Ｖに設定した。図１９に示す結果から、二次元アレイ回路２００ａ～２００ｃにおいて、ＬＲＳ状態の抵抗とＨＲＳ状態の抵抗との比が１０より大きい範囲はほぼ同じ分布を示している。これにより、三次元積層プロセスによるメモリ特性の劣化が見られないことがわかった。
　図２０は、室温における二次元アレイ回路２００ａ～２００ｃの各ＲｅＲＡＭにおける書き換え耐久特性を示す図である。図２０に示す耐久特性は、パルス幅が１μｓ、Ｓｅｔ／Ｒｅｓｅｔ電圧が１Ｖ／－１．５Ｖであるサイクル試験で測定した。図２０に示すように、各層のＲｅＲＡＭにおいて、１０５回のＳｅｔ／Ｒｅｓｅｔサイクル後の劣化は認められなかった。また３つの層で書き換え耐久特性の差異は見られなかった。図２１は、室温における二次元アレイ回路２００ａ～２００ｃの各ＲｅＲＡＭにおける保持特性を示す図であり、各層のＲｅＲＡＭにおいて１２時間後の劣化は認められなかった。また３つの層で保持特性の差異は見られなかった。図２０及び図２１に示すように、二次元アレイ回路２００ａ～２００ｃの間に大きな差異は見られず、三次元的に集積化したことによる信頼性の低下は見られなかった。
　本発明者らは、図４に示した構造を有するメモリセル２３０（「１Ｔ１Ｒ」セル）を用いたＸＮＯＲ回路を実際に試作した。
　図２２は、２つの「１Ｔ１Ｒ」セルを用いたＸＮＯＲ回路の構成を示す回路図である。図２３は、第１実施形態のメモリセル２３０で試作したメモリセルアレイの構成を示す写真である。図２４は、試作したＸＮＯＲ回路の測定に用いた外部周辺回路の構成を示す写真である。図２５は、試作したＸＮＯＲ回路の測定結果を示す図である。具体的には、図２５（Ａ）は、図２２に示す回路図において、（Ｒ，Ｒ’）＝（Ｈｉｇｈ，Ｌｏｗ）の場合の結果であり、図２５（Ｂ）は、図２２に示す回路図において、（Ｒ，Ｒ’）＝（Ｌｏｗ，Ｈｉｇｈ）の場合の結果である。測定の際、プリチャージ電圧（ＶＰＣ）＝０．３Ｖ、基準電圧（ＶＲＥＦ）＝０．１Ｖ、ワード線電圧（ＶＷＬ）＝１．５Ｖとした。また、外部周辺回路の電源電圧は、３．３Ｖとした。
　図２２に示すＸＮＯＲ回路において、重みビット（Ｗ）は、相補的に２つのＲｅＲＡＭに書き込まれる。入力ビット（ｘ）は、相補的に２つのワード線（ＷＬ）に印加される。また、ビット線（ＢＬ）上のキャパシタ（ＶＢＬ）は、プリチャージスイッチ（ＰＣ）を介してプリチャージされる。プリチャージされたキャパシタは、与えられた重みビット（Ｗ）と入力ビット（ｘ）に応じて、低速又は高速で放電される。一定時間後、ビット線（ＢＬ）の電圧がコンパレータ（ｃｏｍｐ．）にて基準電圧（ＶＲＥＦ）と比較されて二値化され、最終的な出力ビット（ｙ）が得られる。
　このように、ＸＮＯＲ回路では、２つの「１Ｔ１Ｒ」セルに相補的に書き込まれた２つの抵抗値（Ｒ，Ｒ’）の差とワード線の電圧の組み合わせに応じてキャパシタの放電速度が異なることを利用して、バイナリデータを出力する動作が実行される。例えば、Ｗ＝０の場合、Ｒは低抵抗状態（ＬＲＳ）にセットされ、Ｒ’は高抵抗状態（ＨＲＳ）にリセットされる。このとき、ｘ＝０の場合、高抵抗状態にリセットされたＲｅＲＡＭが選択されるため、キャパシタの放電速度は遅くなる。逆に、ｘ＝１の場合、低抵抗状態にセットされたＲｅＲＡＭが選択されるため、キャパシタの放電速度は速くなる。そのため、放電時間と基準電圧とを適切に設定することにより、ビット線（ＢＬ）の電圧を検出してコンパレータから基準電圧との比較結果を出力することができる。
　図２５に示すように、入力ビット（ｘ）と重みビット（Ｗ）とが同じ場合（ｘ＝Ｗ＝０の場合、又は、ｘ＝Ｗ＝１の場合）、放電速度は遅くなり、放電開始から一定時間経過後のビット線（ＢＬ）の電圧は、基準電圧（ＶＲＥＦ）よりも高いままである。その結果、コンパレータからは「１」が出力される。また、入力ビット（ｘ）と重みビット（Ｗ）とが異なる場合（ｘ＝０，Ｗ＝１の場合、又は、ｘ＝１，Ｗ＝０の場合）、放電速度は速くなり、該一定時間経過後のビット線（ＢＬ）の電圧は、基準電圧（ＶＲＥＦ）よりも低くなる。その結果、コンパレータからは「０」が出力される。このような動作により、図２２に示す真理値表で表されるＸＮＯＲ演算が行われる。
　以上のように、本実施形態のメモリセル２３０を用いて試作されたＸＮＯＲ回路において、正常なＸＮＯＲ動作が確認された。
（第１実施形態の変形例）
　図４及び図５では、選択トランジスタ２３２としてボトムゲート型トランジスタを用いた例を示したが、この例に限られるものではなく、トップゲート型トランジスタを用いてもよい。また、図５では、下層の抵抗変化型メモリ２３４の上部電極３１が該下層に隣接する上層の選択トランジスタ２３２のゲート電極２３と同一層の要素である例を示したが、これらが別の層から形成され絶縁層を介して分離された要素であっても良い。
　図２６は、第１実施形態の変形例における三次元アレイ装置１０の構成を示す拡大断面図である。具体的には、基板４１上に、トップゲート構造の選択トランジスタ２３２を有する二次元アレイ回路２００ａ～２００ｃまでを形成した状態を示している。図２６に示すように、二次元アレイ回路２００ａ～２００ｃは、薄膜形成プロセスを用いて基板４１上に積層される。このとき、各二次元アレイ回路２００ａ～２００ｃは、それぞれ絶縁層４３及び４４を介して分離される。本変形例では、絶縁層４３及び４４を構成する材料として酸化シリコンを用いるが、この例に限らず、他の絶縁材料（例えば、窒化シリコン等の無機材料、又は、ポリイミド、アクリル等の樹脂材料）を用いることができる。
　図２６において、基板４１はシリコン基板であり、絶縁層４２は酸化シリコン層である。基板４１及び絶縁層４２としては、図４に示した基板２１及び絶縁層２２と同様の材料を用いることができる。基板４１がシリコン基板の場合にはシリコンＣＭＯＳによる集積回路が形成されていてもよい。図２６では、説明を簡単にするため、基板４１及び絶縁層４２の上に二次元アレイ回路２００ａ～２００ｃを積層した例を示すが、実際には、二次元アレイ回路２００ｃの上に、二次元アレイ回路２００ｄ及び２００ｅが積層される。各二次元アレイ回路２００ａ～２００ｃは、同様の構造を有しているため、以下の説明では、二次元アレイ回路２００ａの具体的構造について説明する。
　図２６に示すように、絶縁層４２の上には、チャネル層５１ａ、ゲート絶縁層５２ａ、ゲート電極５３ａ及びサイドウォール５４ａが設けられる。本変形例では、チャネル層５１ａ、ゲート絶縁層５２ａ、ゲート電極５３ａ及びサイドウォール５４ａを構成する材料として、それぞれＩＧＺＯ、酸化ハフニウム、タンタル及び酸化シリコンを用いる。ただし、この例に限らず、チャネル層５１ａ、ゲート絶縁層５２ａ及びゲート電極５３ａを構成する材料としては、図４に示したチャネル層２５、ゲート絶縁層２４及びゲート電極２３と同様の材料を用いることができる。また、サイドウォール５４ａを構成する材料としては、酸化シリコン以外の絶縁層を用いてもよい。ゲート電極５３ａは、選択トランジスタ２３２のトップゲートとして機能するとともに、ワード線ＷＬとして機能する。
　チャネル層５１ａ、ゲート絶縁層５２ａ、ゲート電極５３ａ及びサイドウォール５４ａを覆う絶縁層５５ａの上には、ソース電極５６ａが設けられる。ソース電極５６ａは、絶縁層５５ａに形成されたコンタクトホールを介してチャネル層５１ａに接続される。本変形例では、絶縁層５５ａ及びソース電極５６ａを構成する材料として、それぞれ酸化シリコン及び窒化タンタルを用いるが、この例に限られるものではない。図示は省略するが、ソース電極５６ａは、ソース線ＳＬに接続される。なお、ゲート電極とソース／ドレイン電極は自己整合していることが好ましい。
　ソース電極５６ａの上には、絶縁層５７ａが設けられる。絶縁層５５ａ及び絶縁層５７ａには、両者を貫通するビアホールが形成され、その内側にビア５８ａが設けられる。本変形例では、ビア５８ａを構成する材料として窒化タンタルを用いるが、この例に限られるものではない。絶縁層５７ａ及びビア５８ａの上面は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化されている。
　絶縁層５７ａの上には、抵抗変化型メモリ２３４ａが設けられる。本変形例において、抵抗変化型メモリ２３４ａは、下部電極５９ａ、抵抗変化層６０ａ、第１金属層６１－１ａ及び第２金属層６１－２ａで構成される。第１金属層６１－１ａ及び第２金属層６１－２ａで構成される積層電極は、抵抗変化型メモリ２３４ａの上部電極６１ａとして機能する。本変形例において、下部電極５９ａ、抵抗変化層６０ａ、第１金属層６１－１ａ及び第２金属層６１－２ａを構成する材料は、それぞれ窒化チタン、酸化ハフニウム、チタン及び窒化チタンである。たたし、この例に限られるものではなく、下部電極５９ａ及び上部電極６１ａは、他の金属材料で構成してもよいし、抵抗変化層６０ａは、他の絶縁材料で構成してもよい。
　本変形例において、抵抗変化型メモリ２３４ａは、ピラー型と呼ばれる構造を有する。このようなピラー型の抵抗変化型メモリ２３４ａは、例えば、下層から順に、窒化チタン層、酸化ハフニウム層、チタン層及び窒化チタン層を積層した後、一括してエッチングすることにより形成することができる。
　また、本変形例において、抵抗変化型メモリ２３４ａは、側面が絶縁層６２ａで覆われている。このような構造は、上述の方法で形成した抵抗変化型メモリ２３４ａを絶縁層６２ａで覆った後、第２金属層６１－２ａの上面が露出するまでＣＭＰ等により絶縁層６２ａの膜厚を減らせばよい。ただし、この例に限らず、抵抗変化型メモリ２３４ａは如何なる方法で形成してもよい。
　絶縁層６２ａの上には、配線６３ａが設けられる。配線６３ａは、ビット線ＢＬとして機能する。本変形例では、配線６３ａを構成する材料としてタングステンを用いるが、この例に限られるものではない。配線６３ａを構成する材料としては、ゲート電極５３ａと同様の材料を用いることができる。
　以上説明した構造を有する二次元アレイ回路２００ａの上には、絶縁層４３を介して二次元アレイ回路２００ｂが設けられる。二次元アレイ回路２００ｂの構造は、二次元アレイ回路２００ａと同様であり、同じ数字が付してある要素は、同じ機能を有する。図３を用いて説明したように、二次元アレイ回路２００ａと二次元アレイ回路２００ｂとは、互いに９０度回転した位置関係を有する。そのため、図２６に示すように、二次元アレイ回路２００ａのワード線ＷＬ（ゲート電極５３ａ）は、二次元アレイ回路２００ｂのワード線ＷＬ（ゲート電極５３ｂ）と略直交する。同様に、二次元アレイ回路２００ａのビット線ＢＬ（配線６３ａ）は、二次元アレイ回路２００ｂのビット線ＢＬ（配線３ｂ）と略直交する。
　上述の二次元アレイ回路２００ａと二次元アレイ回路２００ｂとの関係は、二次元アレイ回路２００ｂと二次元アレイ回路２００ａとの間でも同様であるため、具体的な説明は省略する。
　以上のように、二次元アレイ回路２００ａ～２００ｃの間には、絶縁層４３及び４４が介在している。したがって、例えば、二次元アレイ回路２００ａの出力部は、二次元アレイ回路２００ｂの入力部と絶縁層４３に設けられたビア（図示せず）を介して電気的に接続される。同様に、二次元アレイ回路２００ｂの出力部は、二次元アレイ回路２００ｃの入力部と絶縁層４４に設けられたビア（図示せず）を介して電気的に接続される。このように、本変形例では、下層側の二次元アレイ回路の出力部と上層側の二次元アレイ回路の入力部とが、両者の間の絶縁層に設けられたビアを介して電気的に接続される。そのため、下層側の二次元アレイ回路の出力部と上層側の二次元アレイ回路の入力部との間の配線距離を短くすることができ、配線遅延とエネルギー損失の影響を抑制することができる。
（第２実施形態）
　第１実施形態では、二次元アレイ回路２００によりバイナリニューラルネットワークを構成することを想定している。そのため、各二次元アレイ回路２００の入力及び出力は、デジタル信号（バイナリデータ）を用いたデジタル方式で処理される。
　図２７は、デジタル方式で演算処理を実行するメモリセルアレイ回路の構成を示す回路図である。図２７に示すメモリセルアレイ回路では、ビット線ＢＬの出力端にコンパレータ２４０が配置される。コンパレータ２４０は、ビット線ＢＬの出力データと参照データ（ＶＲＥＦ）とを比較した結果を出力する回路である。図２７に示す例では、コンパレータ２４０に入力されたビット線ＢＬの出力データに応じて、１ビットのデジタル信号を出力する。
　他方、二次元アレイ回路２００は、デジタル方式に限らず、入力及び出力をアナログ信号で行い、アナログ方式で演算処理を実行することも可能である。
　図２８は、アナログ方式で演算処理を実行するメモリセルアレイ回路の構成を示す回路図である。具体的には、図２８に示す例では、アナログ方式で積和演算を実行する構成を示している。図２８に示すメモリセルアレイ回路では、ビット線ＢＬの出力端にアナログアンプ回路２５０が配置される。アナログアンプ回路２５０は、ビット線ＢＬの出力信号を、アナログ信号として出力することで積和演算の結果を出力する。なお、アナログアンプ回路２５０において、入力端子と出力端子との間に接続されたインピーダンスは、抵抗（Ｒ）であってもよいし、キャパシタ（Ｃ）であってもよい。
　図２８に示すアナログ方式の演算回路を実装した二次元アレイ回路２００を用いて三次元アレイ装置１０を構成した場合、出力部２２５から出力されたアナログ信号は、上層の二次元アレイ回路２００の入力部２１５に入力される。入力部２１５では、入力されたアナログ信号をそのままワード線ＷＬに入力することもできるが、Ａ／Ｄ変換してパルス幅変調した変調信号とし、ワード線ＷＬに入力することもできる。このように、ワード線ＷＬに入力されたアナログ入力信号または変調信号の入力パルス時間とメモリセル２３０の抵抗値に応じてビット線に信号を出力し、アナログ方式で積和演算を行うことができる。
　以上のように、第１実施形態で説明した三次元アレイ装置１０は、デジタル方式及びアナログ方式のいずれの方法でも演算処理を実行することが可能である。
（第３実施形態）
　第３実施形態では、第１実施形態とは異なる構造の三次元アレイ装置１０ａについて説明する。なお、図面を用いた説明において、第１実施形態と共通する部分については、第１実施形態と同じ符号を付すことにより詳細な説明を省略する場合がある。
　図２９は、本発明の第３実施形態の三次元アレイ装置１０ａの構成を示す図である。図２９に示すように、三次元アレイ装置１０ａは、下層から順に、制御回路１００、及び、二次元アレイ回路３００ａ～３００ｅを含む。制御回路１００は、二次元アレイ回路３００ａ～３００ｅの各動作を制御する。図２９では、５層の二次元アレイ回路を重ねた例を示すが、この例に限られるものではなく、２層以上の層構造とすることができる。以下の説明において、各二次元アレイ回路３００ａ～３００ｅを区別する必要がない場合は、二次元アレイ回路３００と総称する。
　各二次元アレイ回路３００は、第１実施形態と同様に、ＲｅＲＡＭをベースとしたメモリセルアレイ回路である。各二次元アレイ回路３００は、第１配線群３１０、第１配線群３１０に信号を入力する入力部３１５、第１配線群３１０と交差する第２配線群３２０、及び、第２配線群３２０から信号を出力する出力部３２５を有する。本実施形態において、第１配線群３１０は、複数のワード線で構成される。第２配線群３２０は、複数のビット線で構成される。メモリセルは、ワード線とビット線とが交差する交点に設けられる。すなわち、図示は省略するが、第１配線群３１０と第２配線群３２０とが交差する交差部には、メモリセルとして、少なくとも１つの抵抗変化型メモリ（ＲｅＲＡＭ）と少なくとも１つの選択トランジスタが配置される。
　入力部３１５及び出力部３２５の機能は、第１実施形態の入力部２１５及び出力部２２５と同様である。すなわち、入力部３１５には、ワード線ＷＬを駆動するための周辺回路が含まれてもよく、出力部３２５には、ビット線ＢＬを駆動するための周辺回路が含まれてもよい。また、入力部３１５と出力部３２５とが電気的に接続することは、入力部３１５に含まれる周辺回路（ワード線ＷＬを駆動するための周辺回路）と出力部３２５に含まれる周辺回路（ビット線ＢＬを駆動するための周辺回路）とが電気的に接続されることを含む。
　本実施形態の三次元アレイ装置１０ａは、下層から上層に向かって、入力部３１５と出力部３２５の位置が入れ替わるように二次元アレイ回路３００ａ～３００ｅを重ねた構造を有する。具体的には、三次元アレイ装置１０ａは、平面視において、入力部３１５と出力部３２５とが垂直方向に交互に配置される。そのため、本実施形態の三次元アレイ装置１０ａは、上層側の二次元アレイ回路３００の入力部３１５と、下層側の二次元アレイ回路３００の出力部３２５とが平面視において重畳する。
　また、図２９において矢印で示すように、下層側の二次元アレイ回路３００の出力は、上層側の二次元アレイ回路３００の入力となる。すなわち、下層側の二次元アレイ回路３００の出力部３２５は、上層側の二次元アレイ回路３００の入力部３１５と電気的に接続されている。このとき、上層側の二次元アレイ回路３００の入力部３１５と下層側の二次元アレイ回路３００の出力部３２５との間の電気的な接続は、如何なる方法を用いてもよい。
　本実施形態では、下層側の二次元アレイ回路３００の出力部３２５と上層側の二次元アレイ回路３００の入力部３１５とが垂直方向に重畳するため、出力部３２５と入力部３１５との間の配線長を最小限に抑えることができる。すなわち、この構造により、従来技術に比べて、配線長に起因する信号遅延や消費電力の増加を抑制することができ、低レイテンシで低エネルギー損失のニューラルネットワークを実現する三次元アレイ装置１０ａを提供することができる。
（第４実施形態）
　上述の実施形態では、三次元アレイ装置を構成する各層に１つの二次元アレイ回路を含む例を示したが、この例に限られるものではない。例えば、三次元アレイ装置は、三次元方向にｍ層（ｍは自然数）回路群を積層した構造を有し、各層にｎ個（ｎは自然数）の二次元アレイ回路を有していてもよい。すなわち、本実施形態の三次元アレイ装置は、ｍ×ｎ個の二次元アレイ回路を電気的に接続した構成としてもよい。
　各層に設けられたｎ個の二次元アレイ回路は、前段の二次元アレイ回路の出力と後段の二次元アレイ回路の入力とが電気的に接続される。また、下側の層における最終段の二次元アレイ回路の出力部は、隣接する上側の層における最初の二次元アレイ回路の入力部と平面視にて重畳するとともに電気的に接続される。ｍとｎの値は、フットプリントの増大と多層化によるコストの増加とを考慮して、適宜設計することができる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。各実施形態の不揮発性記憶素子又は不揮発性記憶装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　また、上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
　１０、１０ａ…三次元アレイ装置、２１…基板、２２…絶縁層、２３…ゲート電極、２３－１…第１金属層、２３－２…第２金属層、２４…ゲート絶縁層、２５…チャネル層、２６…ソース電極、２７…ドレイン電極、２８…絶縁層、２９…開口部、３０…抵抗変化層、３１…上部電極、３１－１…第１金属層、３１－２…第２金属層、１００…制御回路、２００…二次元アレイ回路、２１０…第１配線群、２１５…入力部、２２０…第２配線群、２２５…出力部、２３０…メモリセル、２３２…選択トランジスタ、２３４…抵抗変化型メモリ、２４０…コンパレータ、２５０…アナログアンプ回路、３００…二次元アレイ回路、３１０…第１配線群、３１５…入力部、３２０…第２配線群、３２５…出力部、４１…基板、４２～４４…絶縁層、５１ａ～５１ｃ…チャネル層、５２ａ～５２ｃ…ゲート絶縁層、５３ａ～５３ｃ…ゲート電極、５４ａ～５４ｃ…サイドウォール、５５ａ～５５ｃ…絶縁層、５６ａ～５６ｃ…ソース電極、５７ａ～５７ｃ…絶縁層、５８ａ～５８ｃ…ビア、５９ａ～５９ｃ…下部電極、６０ａ～６０ｃ…抵抗変化層、６１－１ａ～６１－１ｃ…第１金属層、６１－２ａ～６１－２ｃ…第２金属層、６１ａ～６１ｃ…上部電極、６２ａ～６２ｃ…絶縁層、６３ａ～６３ｃ…配線

Claims (9)

  1. 　高さ方向に複数の層を有する三次元アレイ装置であって、
    　第１の層に位置する第１の二次元アレイ回路と、
    　前記第１の層に隣接する第２の層に位置し、前記第１の二次元アレイ回路と平面視において重畳する第２の二次元アレイ回路と、
    　を備え、
    　前記第１の二次元アレイ回路及び前記第２の二次元アレイ回路は、それぞれ、第１配線群、前記第１配線群に信号を入力する入力部、前記第１配線群と交差する第２配線群、及び、前記第２配線群から信号を出力する出力部を有し、
    　前記第１の二次元アレイ回路における前記出力部は、前記第２の二次元アレイ回路における前記入力部と平面視において重畳するとともに信号受け渡し可能に接続される、三次元アレイ装置。
  2. 　高さ方向に複数の層を有する三次元アレイ装置であって、
    　第１の層に位置する第１の二次元アレイ回路と、
    　前記第１の層に隣接する第２の層に位置し、前記第１の二次元アレイ回路と平面視において重畳する第２の二次元アレイ回路と、
    　を備え、
    　前記第１の二次元アレイ回路及び前記第２の二次元アレイ回路は、それぞれ、第１配線群、前記第１配線群に信号を入力する入力部、前記第１配線群と交差する第２配線群、及び、前記第２配線群から信号を出力する出力部を有し、
    　前記第１の二次元アレイ回路における前記出力部は、前記第２の二次元アレイ回路における前記出力部よりも前記第２の二次元アレイ回路における前記入力部の近くに位置するとともに、前記第２の二次元アレイ回路における前記入力部と信号受け渡し可能に接続され、
    　前記第１の二次元アレイ回路における前記第２配線群が延在する方向は、前記第２の二次元アレイ回路における前記第１配線群が延在する方向と略平行である、三次元アレイ装置。
  3. 　前記第１の二次元アレイ回路における前記入力部は、前記第２の二次元アレイ回路における前記出力部と平面視において重畳しない、請求項１又は２に記載の三次元アレイ装置。
  4. 　前記第１の二次元アレイ回路における前記出力部は、前記第２の二次元アレイ回路における前記入力部とビアを介して電気的に接続される、請求項１乃至３のいずれか一項に記載の三次元アレイ装置。
  5. 　前記第１の二次元アレイ回路及び前記第２の二次元アレイ回路は、メモリセルアレイ回路である、請求項１乃至４のいずれか一項に記載の三次元アレイ装置。
  6. 　前記第１配線群は、ワード線で構成される配線群であり、
    　前記第２配線群は、ビット線で構成される配線群である、請求項５に記載の三次元アレイ装置。
  7. 　前記メモリセルアレイ回路は、各メモリセルに、少なくとも１つの抵抗変化型メモリと少なくとも１つの選択トランジスタとを含む、請求項５又は６に記載の三次元アレイ装置。
  8. 　前記抵抗変化型メモリは、酸化ハフニウムを含む誘電体層を有する、請求項７に記載の三次元アレイ装置。
  9. 　前記選択トランジスタは、ＩＧＺＯを含む酸化物半導体で構成されるチャネルを有する、請求項７又は８に記載の三次元アレイ装置。
     
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