WO2021194314A1 - 반도체 발광소자를 제조하는 방법 - Google Patents

반도체 발광소자를 제조하는 방법 Download PDF

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Abstract

본 개시는 비와이어 본딩을 통해 반도체 발광소자를 제조하는 방법(METHOD OF MANUFACTURING SEMICONDUCTOR LIGHT EMITTING DEVICE)에 있어서, 반도체 발광 다이와 지지 기판을 준비하는 단계; 제2 반도체 영역 전체를 덮고 있는 도전성 접합 구조물이 빈틈없이 접합층과 접합되도록 반도체 발광 다이를 지지 기판에 제2 전기적 통로가 노출된 상태에서 부착하는 단계; 기판을 제거하는 단계; 그리고, 전기적 연결을 통해 제1 반도체 영역 및 제2 반도체 영역 중의 나머지 하나와 제2 전기적 통로를 증착을 통해 전기적으로 연결하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법에 관한 것이다.

Description

반도체 발광소자를 제조하는 방법
본 개시(Disclosure)는 전체적으로 반도체 발광소자를 제조하는 방법(METHOD OF MANUFACTURING SEMICONDUCTOR LIGHT EMITTING DEVICE)에 관한 것으로, 특히 지지 기판에 전기적 통로를 구비한 반도체 발광소자를 제조하는 방법에 관한 것이다. 여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 화합물 (질화물, 인화물, 비소화물) 반도체 발광소자를 예로 들 수 있다. 대표적으로 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0=x=1, 0=y=1, 0=x+y=1)로 된 화합물로 이루어진다.
또한 본 개시(Disclosure)는 전체적으로 알루미늄질화물 템플릿을 제조하는 방법에 관한 것으로, 특히 크랙이 없고, 결정학적 결함의 밀도가 낮은 알루미늄질화물 템플릿을 제조하는 방법에 관한 것이다. 이렇게 제조된 알루미늄질화물(AlN) 템플릿은 알루미늄(Al)을 함유하는 반도체층을 성장하는데 이용될 수 있으며, 대표적으로 LED, LD, HEMT, 압전박막 등의 제조에 이용될 수 있다. 특히 자외선 발광소자(UV LED), UVC 또는 Deep UV를 발광하는 반도체 소자에 이용될 수 있다. UVC 또는 Deep UV는 통상 200~340nm 파장의 빛을 의미하며, 경우에 따라 200~400nm 파장의 빛을 의미하기도 한다. 여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다. 3족 질화물 반도체는 AlxGayIn1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어지며, 다른 원소가 포함되는 것을 배제하지 않는다. 반도체 발광소자는 웨이퍼 및 칩의 형태를 가질 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 미국 등록특허공보 US9,627,580호에 제시된 자외선 발광 반도체 소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 성장기판(10; 예: 사파이어 기판), AlN 층(20; 예: 고온(HT; High Temperature) 성장된 AlN), 제1 반도체 영역(30; 예: n형 AlGaN층), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(40; 예; AlGaN/AlGaN MQWs), 전자 차단층(50; Electron Blocking Layer; 예: p형 AlGaN), 제2 반도체 영역(60; 예: p형 (Al)GaN), 제1 오믹 전극(70; 예: Cr/Ni), 제1 패드 전극(75; 예: Au). 전류 확산 전극(80; 예: 투광성 전극(ITO) 또는 반사 전극(Al/Ni)) 그리고 제2 패드 전극(85; 예: Cr/Ni/Au 또는 Au)을 포함한다. 도 1에 제시된 형태의 반도체 발광소자는 전류 확산 전극(80)으로 투광성 물질을 사용하고, 제1 패드 전극(75)과 제2 패드 전극(85)을 와이어 본딩 패드로 이용할 때, 래터럴 칩(Lateral Chip)이라 하고, 전류 확산 전극(80)으로 반사 금속을 사용하고, 제1 패드 전극(75)과 제2 패드 전극(85)을 플립 본딩 패드로 이용할 때, 플립 칩(Flip Chip)이라 한다. 한편, 성장기판(10)을 제거하고, 제1 패드 전극(75)을 성장기판(10)이 제거된 제1 반도체 영역(60)에 형성할 때, 버티컬 칩(Vertical Chip; 예: 미국 등록특허 제10,263,140호)이라 한다.
자외선을 발광하는 반도체 소자를 제조함에 있어서, 자외선의 파장이 짧아짐에 따라, 반도체 영역(30,40,50,60)의 알루미늄(Al) 함량이 높아지게 되고, 이에 맞추어 열팽창계수와 격자상수의 관점에서 성장기판(10)으로 알루미늄질화물(AlN) 기판을 사용하는 것이 이상적이다. 그러나, 알루미늄질화물(AlN) 기판이 지나치게 고가이고, 발광소자에 요구되는 투광성을 지니지 못하는 것이 현실이어서, 자외선 파장 대역에서 우수한 투광성을 갖는 알루미늄산화물(Al2O3) 단결정체인 사파이어 성장기판(10) 상부에 2 마이크로미터(Micronmeter) 이상의 두꺼운 AlN 층(20)을 형성하여, 이를 알루미늄질화물 템플릿(AlN Template)으로 이용하고 있다. 이러한 알루미늄질화물 템플릿을 제작하기 위해서는 사파이어로 된 성장기판(10)과 HT-AlN 층(20) 간의 격자상수 및 열팽창계수 차로 인해 야기된 인장 스트레스(Tensile Stress)를 적절하게 풀어주지(Relaxation) 못하면 2 마이크로미터 이상의 두꺼운 AlN 층(20) 내부에 미세한 마이크로 크랙(Crack)이 발생한다. 통상적으로 사파이어 성장기판(10) 상부에 1100℃ 이상의 고온에서 성장기판의 수평 방향으로의 2D 성장 방식(2D Growth Mode)의 HT-AlN 층(20)을 성막하는데, 이 과정에서 흔히 관찰할 수 있는 다양한 결정학적 결함들(Crystalline Defects; Vacancy, Dislocation, Stacking fault, Nanopipe, Inversion Domain) 이외에 크랙 현상이 발생하는데, 이를 해결하기 위해서 성장기판(10)의 수직 방향으로의 3차원 성장 방식(3D Growth Mode)의 HT-AlN 층(20) 형성 공정을 적절하게 접목해 인장 스트레스를 풀어주는 메카니즘(Mechanism)의 다수의 에어 보이드(Air Void)를 HT-AlN 층(20) 내부 또는 사파이어 성장기판(10) 간의 계면에 도입시켜 미세한 마이크로 크랙 이슈를 해결하고 있다. 하지만, 이러한 성막 공정의 HT-AlN 층(20)은 알루미늄 극성(Al Polarity)과 질소 극성(N Polarity)을 함께 갖는 결정성을 갖고 있고, 특히 거친 표면의 HT-AlN 층(20)을 갖고 있어 후속하여 성막되는 발광소자의 활성층 결정 품질뿐만이 아니라 발광소자의 신뢰성(Reliability)과 수명(Lifetime) 등의 품질(Quality)에 악영향을 미치게 된다.
논문(High quality AlN epilayers grown on nitrided sapphire by metal organic chemical vapor deposition, www.nature.com/scientificreports, Published: 21 February 2017)에는, 사파이어 성장기판(10)에 HT-AlN 층(20)을 성장하기에 앞서, 성장기판(10)을 질화 처리(Nitridation)함으로써, HT-AlN 층(20)의 질소 극성을 갖는 AlN 물질을 억제하고, 사파이어 성장기판(10)과 HT-AlN 층(20) 간의 격자상수 및 열팽창계수 차를 극복한, 크랙 없는(Crack-freee) HT-AlN 템플릿을 형성하는 기술이 제시되어 있다. 질화 처리는 MOCVD 법을 이용하여, 950℃의 온도에서, 2400sccm NH3를, 7초 동안 흘려줌으로써 행해질 수 있다. HT-AlN 층(20)은 850℃ 이상의 온도(예: 1200℃)에서 성장될 수 있다.
이러한 방법을 적용함으로써, 크랙 없이 두께가 2~3㎛에 이르는 AlN 템플릿을 얻을 수 있지만, 현재 HT-AlN 층(20)의 TDD(Threading Dislocation Density)는 109~ -1010cm-2에 이르며, 이는 여전히 알루미늄 극성을 갖는 HT-AlN 층(20) 모체(Matrix)에 불규칙한 분포와 디멘젼(Dimension; 크기 및 형상)의 질소 극성을 갖는 AlN 물질 영역, 즉 ID(Inversion Domain)가 혼재되어 있고, 두 극성의 AlN 경계면은 IDB(Inversion Domain Boundary)를 형성하고 있으며, 이는 상술한 바와 같이 후속하여 성막되는 발광소자의 활성층 결정 품질뿐만이 아니라 발광소자의 신뢰성(Reliability)과 수명(Lifetime) 등의 품질(Quality)에 지대한 영향을 미친다. 따라서 HT-AlN 층(20) 내의 질소 극성을 갖는 AlN를 최대한 억제하는 기술이 필요하다 하겠다.
도 21은 미국 등록특허공보 제6,329,667호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 제1 반도체 영역(5), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(61,62; MQWs), 전자 차단층(7), 그리고 제2 반도체 영역(8)을 포함한다. 도 1에 도시된 것과 마찬가지로, 성장 기판, 제1 전극 및 제2 전극 등을 포함할 수 있다. 제1 반도체 영역(5)과 활성 영역(61,62) 사이에 V형 피트(V-shaped Pit) 발생층(5a)이 구비되어 있으며, V형 피트 발생층(5a)은 제1 반도체 영역(5)으로부터 이어진 관통 전위(15; Threading Dislocation)로부터 발생하여, V형 피트(49)를 활성 영역(61,62)에 형성시키며, 관통 전위(15)가 반도체 발광소자의 상측으로 이어지는 것을 막아 캐리어 트랩핑(Carrier Trapping)을 방지한다. 또한, 제2 반도체 영역(8)으로부터 주입된 정공(17)이 V형 피트(49)를 통해 제1 반도체 영역(5) 인근에 위치하는 우물층(61)에서 전자(16)와 재결합할 수 있어 고효율 반도체 발광소자를 구현할 수 있는 이점을 가진다. 전자 차단층(7)이 V형 피트(49)를 메우는 역할도 한다. V형 피트 발생층(5a)은 낮은 온도(예: 600~850℃)에서 반도체층을 성장시킴으로써, 형성될 수 있다.
도 22는 미국 등록특허공보 제9,184,344호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, V형 피트 발생층을 자외선 발광 반도체 소자에 적용한 예가 제시되어 있다. 반도체 발광소자는 성장 기판(10), 버퍼층으로서 n형 또는 의도적으로 도핑되지 않은(UID; Un-Intentionally Doped) GaN 층(21'), V형 피트 발생층(1000), 제1 반도체 영역으로서 n+ AlGaN 층(22'), n- AlGaN 층(23'), 활성 영역(30'), 전자 차단층으로서 p-AlGaN 층(42'), 제2 반도체 영역으로서 p-layer (43'), 제1 전극(81) 그리고 제2 전극(82)을 포함한다. n- AlGaN 층(23')은 n+ AlGaN 층(22') 보다 도핑농도가 상대적으로 낮은 층이며, V형 피트 발생층(1000)이 n- AlGaN 층(23')과 활성 영역(30') 사이에 구비될 수도 있다. V형 피트 발생층(1000)은 AlN로 이루어질 수 있고, 도핑되지 않거나 실리콘(Si)으로 도핑될 수 있으며, 도핑농도는 1*1017 ~ 5*1018/cm3의 범위를 가질 수 있고, V형 피트 밀도는 2*108 ~ 2*109/cm2 범위를 가질 수 있으며, 50 ~ 500nm 범위의 상단 폭을 가질 수 있다. 또한, V형 피트 발생층(1000)은 50 ~ 1000nm의 두께를 가질 수 있으며, 단일층 또는 다층막으로 구성할 수 있음은 물론이다.
도 21 및 도 22에 제시된 반도체 발광소자에 V형 피트를 형성하기 위하여 V형 피트 발생층(5a,1000)을 이용하며, V형 피트 발생층(5a,1000)에서 V형 피트를 발생시키는 기본 원리는 V형 피트 발생층(5a,1000)의 성장 온도를 낮추어주는 것이다(도 14에서 600 ~ 850℃, 도 15에서 650 ~ 950℃). 그런데, Al-rich AlGaN(30% 이상의 Al 조성을 갖는 AlGaN)과 AlN로 구성된 320nm 이하의 피크 파장을 갖는 심 자외선(Deep UV; C, B) LED 칩을 제작하기 위해서는, 성장 기판에 인접한 하단부의 AlN 결정성을 획기적으로 개선해야 하는데, AlN 성장은 1000℃ 이상의 고온에서 성장되어야 한다. 그러나, 도 15에 제시된 반도체 발광소자에서와 같이 1*1017 ~ 5*1018/cm3의 도핑농도로 실리콘(Si) 도핑되고 650 ~ 950℃의 성장온도에서 성장되는 AlN로는 요구되는 만큼의 V형 피트 밀도를 얻을 수 없을 뿐만 아니라, 고성능 심 자외선 발광 반도체 소자에 요구되는 고품질 Al-rich AlGaN 및 AlN 박막을 얻는 것이 불가능하다.
따라서, 자외선 발광 반도체 소자에 요구되는 고품질 박막을 얻기 위해, V형 피트 발생층을 1000℃ 이상의 온도에서 성막하되, 이러한 성장온도 하에서, V형 피트를 형성하기 위하여 6*1018/cm3 이상의 도핑농도로 실리콘(Si) 도핑하는 것이 요구된다 하겠다.
도 25은 래터럽 칩(Lateral Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면으로서, 반도체 발광 칩은 기판(100; 예: 사파이어 기판), 버퍼 영영(200; 예: undoped GaN), 제1 도전성을 가지는 제1 반도체 영역(300; 예: Si-doped GaN), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(400; 예: InGaN/(In)GaN MQWs), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역(500; 예: Mg-doped GaN), 전류 확산을 투광성 전도막(600; 예: ITO), 본딩 패드로 기능하는 전극(700; 예: Cr/Ni/Au) 그리고 식각되어 노출된 제1 반도체 영역(300) 위에서 본딩 패드로 기능하는 전극(800; 예: Cr/Ni/Au)을 포함한다. 전극(700)과 전극(800)은 와이어 본딩을 통해 외부 전원으로부터 전기를 공급받는다.
도 26는 플립 칩(Flip Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면으로서, 반도체 발광 칩은 기판(100), 제1 도전성을 가지는 제1 반도체 영역(300), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(400), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역(500), 기판(100) 측으로 빛을 반사시키기 위한 3층으로 된 전극막(901; 예: Au), 전극막(902; 예: Ni) 및 전극막(903; 예: Au), 그리고 식각되어 노출된 제1 반도체 영역(300) 위에서 본딩 패드로 기능하는 전극(800)을 포함한다. 3층으로 된 전극막(901,902,903)과 전극(800)은 와이어 본딩없이 도전성 페이스트, 금속 결합 등을 통해 외부 전원 기판(예: PCB)에 연결되며, 3층으로 된 전극막(901,902,903)의 반사기능은 DBR과 같은 유전체 물질로 대체될 수 있다(예: 미국 등록특허공보 제9,236,524호).
도 27은 수직 칩(Vertical Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면으로서, 반도체 발광 칩은 제1 도전성을 가지는 제1 반도체 영역(300), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(400), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역(500), 제1 반도체 영역(300)으로 빛을 반사시키기 위한 금속 반사막(910), 본딩층(920), 지지 기판(930), 본딩 패드로 기능하는 전극(940) 그리고 제1 반도체 영역(300) 위에서 본딩 패드로 기능하는 전극(800)을 포함한다. 전극(940)은 도 26에 도시된 3층으로 된 전극막(901,902,903)과 마찬가지로 와이어 본딩 없이 외부 전원과 연결되며, 전극(800)은 도 25에 도시된 전극(800)과 마찬가지로 와이어 본딩을 통해 외부 전원과 연결된다. 전극(800) 또한 와이어 본딩을 이용하지 않고 금속 증착을 통해 외부 전원과 연결될 수 있음은 물론이다(예: 미국 등록특허공보 제10,263,140호).
래터럴 칩과 수직 칩은 전류가 흐르는 방식에 따른 분류이며, 와이어 본딩과 플립 본딩은 외부 전원과의 본딩 방식에 따른 분류이다. 래터럽 칩은 2개의 와이어를 이용하는 와이어 본딩 칩이며, 수직 칩은 1개의 와이어를 이용하는 와이어 본딩 칩이다. 플립 칩을 전류가 흐르는 방식에 따라 분류하면 래터럽 칩의 일종의 볼 수 있다. 본 개시에서는 래터럽 칩, 수직 칩에 관계없이 와이어 본딩을 이용하는 칩을 와이어 본딩이라 하고, 와이어를 이용하지 않는 플립 칩, 수직 칩을 비와이어 본딩 칩(non wire-bonding chip)이라 정의한다. 와이어 본딩 칩을 이용하여 패키지, 인터포저, 디스플레이 등을 구현할 때, 와이어가 본딩되는 공간이 필요하므로, 폼 팩터(Form Factor)가 작은 반도체 발광소자를 구현하기가 쉽지 않다. 따라서 Small Form Factor를 가지는 반도체 발광소자를 구현하는 데는 비와이어 본딩 칩의 사용이 필요하다 하겠다.
도 28 및 도 29는 비와이어 본딩 칩을 구비하는 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 28에 도시된 바와 같이, 도 26에 제시된 것과 같은 반도체 발광 칩을 배선 기판(1000)에 탑재한다. 구체적으로 3층으로 된 전극막(901,902,903)과 전극 패턴(1010)을 정렬시키고, 전극(800)과 전극 패턴(1020)을 정렬시킨 다음, 스터드 범프, 페이스트 또는 유테틱 금속(950,960)을 이용하여 반도체 발광 칩을 배선 기판(100)에 접합시킨다. 이어서, 도 29에 도시된 바와 같이, 레이저를 이용하여 기판(100)을 제거함으로써, 비와이어 본딩 칩을 가지는 반도체 발광소자를 완성한다.
도 30 및 도 31은 미국 공개특허공보 제2006-0202223호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 30에 도시된 바와 같이, 도 29에 제시된 반도체 발광소자를 제조하는 과정(레이저 리프트 오프(LLO; Laser Lift-Off) 공정 및 그 이후의 공정에서)에서 반도체 발광 칩(A)이 깨지는 것을 방지하기 위해, 반도체 발광 칩(A)을 지지 기판(S)에 부착한 상태에서, LLO 공정을 수행하기에 앞서, 반도체 발광 칩(A)과 지지 기판(S)에 언더필 물질(U; Undrfill material)을 투입한다. 언더필 물질(U)을 투입하여, 반도체 발광 칩(A)과 지지 기판(S) 사이의 공간을 메우는 것은 LLO 공정을 이용하는 경우에 필수적인 요소라 하겠다. 다음으로, 도 31에 도시된 바와 같이, 기판(100)을 제거하여 반도체 발광소자를 완성한다. 도 26 및 도 29에 제시된 3층으로 된 전극(901,902,903)을 전극 구조(900)로 표시하였으며, 전극 구조(900)는 전술한 바와 같이, 금속 반사막 구조, 유전체 반사막 구조 또는 이들의 조합으로 이루어질 수 있다.
도 32 내지 도 40은 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자를 제조하는 방법들을 예시하는 도면으로서, 도 31 및 도 32에 제시된 반도체 발광소자를 제조하는 방법의 문제점(칩 레벨에서 공정이 이루어지므로, 공정이 길고 복잡하며, 전극 구조(900) 및 전극(800)과, 전극 패턴(1010,1020)의 정렬에도 어려움이 따른다.)을 해소하기 위하여, 웨이퍼 레벨에서 기판 제거 공정을 행하고, 복수의 반도체 발광 칩으로 나눈 후, 반도체 발광소자를 제조하는 방법을 제시한다.
도 32 내지 도 36에는 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자를 제조하는 방법의 일 예가 제시되어 있다.
먼저, 도 32에 도시된 바와 같이, 반도체 발광소자가 기판(10; 예: 사파이어, Si, AlN, AlGaN, SiC), 제1 도전성을 가지는 제1 반도체 영역(30; 예: n형 GaN), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역(50; p형 GaN), 및 제1 반도체 영역(30)과 제2 반도체 영역(50) 사이에 개재되며 전자와 정공을 재결합을 이용해 빛을 생성하는 활성 영역(40; 예: InGaN/(In)GaN 다중양자우물구조(MQWs))을 구비하는 복수의 반도체 영역, 접합층(90), 그리고 제1 전기적 통로(91)와 제2 전기적 통로(92)를 구비하는 지지 기판(101)을 구비하도록 준비한다. 복수의 반도체 영역(30,40,50)과 지지 기판(101; 예: SiC, AlSiC, AlN, AlGaN, GaN, 사파이어, LTCC(Low Temperature Co-fired Ceramic), HTCC(High Temperature Co-fired Ceramic))이 접합층(90)에 의해 결합 또는 접합된다. 제1 반도체 영역(30)의 도전성과 제2 반도체 영역(50)의 도전성은 바뀔 수 있으며, 활성 영역(40)이 자외선을 발광하는 경우에, 제1 반도체 영역(30)과 제2 반도체 영역(50)은 AlGaN으로 이루어지고, 활성 영영(40)은 AlGaN/AlGaN MQWs로 이루어질 수 있으며, 피크 파장이 UVB, UVC로 갈수록 Al의 함량은 높아진다. 접합층(90)은 도 27에 제시된 반도체 발광 칩을 제조할 때 사용되는 통상의 웨이퍼 본딩법에 의해 형성될 수 있다.
다음으로, 도 33에 도시된 바와 같이, 기판(10)을 복수의 반도체 영역(30,40,50)으로부터 분리, 제거한다. 기판(10)의 제거에는 공지의 레이저 리프트 오프법(Laser Lift-off), 희생층을 이용한 습식 식각법, 그라인딩법, CMP(Chemical-Mechanical Polishing) 등의 방법이 이용될 수 있다.
다음으로, 도 34에 도시된 바와 같이, 웨이퍼 레벨 상태에서(칩 레벨에 대해 웨이퍼 레벨은 상대적인 개념으로 이해되어야 한다. 일반적으로 웨이퍼 레벨은 기판(10) 위에 복수의 반도체 영역(30,40,50)이 적층된 상태를 의미하지만, 칩 레벨 이전 즉, 실제 사용되는 형태로 잘려진 칩이 되기 이전에, 칩 레벨보다 큰 벌크로 잘려져 있는 기판(10) 위의 복수의 반도체 영역(30,40,50) 상태를 포함하는 것으로 이해되어야 한다.) 개별 다이(Die) 내지 칩을 만들기 위해, 복수의 반도체 영역(30,40,50)을 일부 제거하여, 접합층(90)이 노출되도록 분리(isolation)한다.
다음으로, 도 35에 도시된 바와 같이, 접합층(90)을 제거하여, 접합층 제거 면(102)을 형성하고, 제2 전기적 통로(92)를 노출시킨다. 접합층(90)의 제거에는 공지의 건식 식각, 습식 식각이 이용될 수 있다. 복수의 반도체 영역(30,40,50)을 개별 다이 또는 칩으로 분리하는 과정과, 접합층(90)을 제거하는 과정의 순서는 반드시 이 순서를 따라야 하는 것은 아니며, 먼저, 복수의 반도체 영역(30,40,50)과 접합층(90)을 제거하여 접합층 제거 면(102)을 형성한 다음, 복수의 반도체층(30,40,50)을 개별 다이 또는 칩으로 분리하여 좋다.
마지막으로, 도 36에 도시된 바와 같이, 필요에 따라 절연층(110; 예: SiO2)을 형성하고, 전기적 연결(93)을 형성한다. 전기적 연결(93)은 반도체 공정에 널리 사용되는 금속을 증착함으로써 형성될 수 있다. 접합층(90)은 복수의 반도체 영역(30,40,50) 및 지지 기판(101) 모두에 접합 물질을 구비하여 형성되어도 좋고, 일측에만 접합 물질을 구비하여 형성되어도 좋다. 제1 전기적 통로(91)와 제2 전기적 통로(92)는 지지 기판(101)에 구멍을 형성한 후, 도전성 물질을 삽입함으로써 형성될 수 있으며, 예를 들어, 전기 도금이 사용될 수 있다. 제1 전기적 통로(91) 및 제2 전기적 통로(92)는 처음부터 지지 기판(101)을 관통하여 있어도 좋고, 지지 기판(101)이 그라인딩되어 노출되는 형태여도 좋다. 지지 기판(101)의 예가 미국 공개특허공보 제2017-0317230호에 제시되어 있다.
도 37에는 도 36에 제시된 전기적 연결을 형성하는 방법의 일 예가 제시되어 있으며, 제1 전기적 연결(91)이 접합층(90)을 통해 제1 반도체 영역(30)에 전기적으로 연결되어, 제1 반도체 영역(30)을 통해 활성 영역(40)으로 전자를 공급한다. 제2 전기적 연결(92)이 전기적 연결(93)을 통해, 제1 도전층(94)을 거쳐, 제2 반도체 영역(40)에 전기적으로 연결되어, 제2 반도체 영역(50)을 통해 활성 영역(40)으로 정공을 공급한다. 제1 도전층(94)은 복수의 반도체 영역(30,40,50)이 제거됨으로써 노출되어, 전기적 연결(93)과 전기적으로 연결된다. 제1 도전층(94)은 제2 반도체 영역(50)으로 전류를 확산시키는 한편, 활성 영역(40)에서 생성된 빛을 제1 반도체 영역(30) 측으로 반사하는 역할을 동시에 가지는 물질로 이루어지는 것이 바람직하다. 제1 도전층(94)은 Au, Pt, Ag, Al, Rh, Cr, Cu, Ta, Ni, Pd, Mg, Ru, Ir, Ti, V, Mo, W, TiW, CuW, ITO, ZnO, SnO2, In2O3, 또는 이들의 합금이나, 이들 또는 이들의 합금이 2층 이상으로 형성된 다층으로 구성하여 형성할 수 있다. 전기적 연결(93)은 Au, Pt, Ag, Al, Rh, Cr, Cu, Ta, Ni, Pd, Mg, Ru, Ir, Ti, V, Mo, W, TiW, CuW, 또는 이들의 합금이나, 이들 또는 이들의 합금이 2층 이상으로 형성된 다층으로 구성하여 형성할 수 있다. 접합층(90)은 지지 기판(101)에 구비되는 도전 접합층(96)과, 복수의 반도체 영역(30,40,50)에 구비되어 제2 반도체 영역(50)과 활성 영역(40)을 관통하여 제1 반도체 영역(30)으로 이어진 제2 도전층(95)을 구비한다. 제2 도전층(95)은 단일의 물질로 되어도 좋고, 도전 접합층(96)과 접하는 측이 접합에 적합한 별개의 물질로 되어도 좋다. 제2 도전층(95)은 GaN 물질과 오믹접촉(Ohmic contact)을 형성하는 물질과 접합(Bonding) 역할을 하는 물질로 구성되며, Au, Pt, Ag, Al, Rh, Cu, Ta, Ni, Pd, Ti, V, Mo, W, TiW, CuW, Sn, In, Bi, 또는 이들의 합금이나, 이들 또는 이들의 합금이 2층 이상으로 형성된 다층으로 구성하여 형성할 수 있다. 도전 접합층(96)은 지지 기판(101)과 접착력(Adhesion)이 우수한 물질과 접합(Bonding) 역할을 하는 물질로 구성되며, Ti, Ni, W, Cu, Ta, V, TiW, CuW, Au, Pd, Sn, In, Bi, 또는 이들의 합금, 이들 또는 이들의 합금이 2층 이상으로 형성된 다층으로 구성하여 형성할 수 있다. 도면 번호 110과 111은 절연층이며, 120, 121은 도전 패드이다.
도 38에는 도 36에 제시된 전기적 연결을 형성하는 방법의 또 다른 예가 제시되어 있으며, 제1 도전층(94)과 도전 접합층(96)이 접합되어 접합층(90)을 형성하고, 제2 도전층(95)이 전기적 연결(93)과 연결되어, 제2 전기적 통로(92)로부터 제1 반도체 영역(30)으로 전류가 공급된다.
도 39에는 도 36에 제시된 전기적 연결을 형성하는 방법의 또 다른 예가 제시되어 있으며, 도전 접합층(96)과 제2 도전층(94)이 접합되어 접합층(90)을 형성한다. 다만 제2 도전층(94)은 접합에만 관여할 뿐, 제1 반도체 영역(30)으로 전류를 공급하지는 않는다. 제1 전기적 통로(91)는 접합층(90)과 제1 도전층(95)을 거쳐서 제2 반도체 영역(50)과 전기적으로 연결된다. 이때, 제1 도전층(95)은 반사막 및/또는 전류 확산층으로 기능할 수 있다. 제1 반도체 영역(30)으로의 전류 공급은 제2 전기적 통로(92)로부터 기판 제거 면(31)으로 이어진 전기적 연결(93)에 의해 이루어진다.
도 40에는 도 36에 제시된 전기적 연결을 형성하는 방법의 또 다른 예가 제시되어 있으며, 접합에 앞서, 복수의 반도체 영역(30,40,50)에 제2 반도체 영역(50)과 활성 영역(40)이 제거되어 제1 반도체 영역(30)에 메사 면(32)이 형성되어 있다. 또한 메사 면(32)을 형성한 후, 복수의 반도체 영역(30,40,50)에 분리(isolation) 공정을 미리 해 두는 것도 가능하다. 이러한 구성에 의하면, 메사 면(32) 형성 후, 활성 영역(40)을 보호 층(예: SiO2; 절연층(110)의 일부가 된다.)을 구비할 수 있게 되어, 후속 공정에서 소자의 신뢰성을 향상시킬 수 있게 된다.
도 30 및 도 31에 제시된 방법과 관련하여, LLO 공정에 있어서 언더필 물질(U)을 투입하여, 반도체 발광 칩(A)과 지지 기판(S) 사이의 공간을 메워두는 것이 필수적이라고 지적한 바와 같이, 도 32 내지 도 40에 제시된 방법들에 있어서도, 복수의 반도체 영역(30,40,50)의 전체 면과 지지 기판(101)의 전체 면이 빈틈없이 접합되어 있는 것이 LLO 공정에서 복수의 반도체 영역(30,40,50)의 깨짐을 방지하는데 매우 필수적인 요소라 하겠다.
또한, 도 32 내지 도 40에 제시된 방법들에 의하면 제1 전기적 통로(91) 및 제2 전기적 통로(92)와, 복수의 반도체 영역(30,40,50) 간의 정렬(Alignment)도 정렬이 웨이퍼 레벨에서 행해지므로 어려움 없이 행할 수 있게 된다.
그러나, 기판(10)의 제거 후에, 제2 전기적 통로(92)와 복수의 반도체 영역(30,40,50)의 전기적 이음이 필요하며, 이를 위해, 이미 접합된 접합층(90)을 제거하여 접합층 제거 면(102)을 형성하고, 전기적 연결(93)을 이용하여, 제2 전기적 통로(92)와 제2 반도체 영역(50)을 전기적으로 연결해야 하는데, 스티키한(sticky) 접합층(90)을 제거하는 것이 쉽지 않은 일이며, 이는 Small Form Factor를 가지는 반도체 발광소자(예: UVB,UVC CSP)를 제조하는 경우에는 정밀도를 가지고 제2 전기적 통로(92)를 노출시켜야 하는 어려움이 더해져서 더욱 난점을 가지게 된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 측면에 의하면(According to one aspect of the present disclosure), 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 제1 반도체 영역 아래에 구비되는 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층; 그리고 성장기판과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 구비되는 ID 및 IDB 억제층;을 포함하는 자외선 발광 반도체 소자가 제공된다.
본 개시에 따른 또 다른 측면에 의하면(According to another aspect of the present disclosure), 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 활성 영역의 반대 측에서 제1 반도체 영역에 구비되며, 의도적으로 도핑되지 않은(undoped) AlxGa1-xN (0.5≤x≤1) 층; 제2 반도체 영역 측에 구비되며, 성장기판이 제거된 복수의 반도체 영역을 지지하는 지지 기판; 그리고, 복수의 반도체 영역과 지지 기판을 접합하는 접합층;을 포함하는 자외선 발광 반도체 소자가 제공된다.
본 개시에 따른 또 다른 측면에 의하면(According to another aspect of the present disclosure), 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 성장 기판 위에 성장되는 제1 AlN 층; 스트레스 조절층; 제1 반도체 영역 아래에 구비되는 제2 AlN 층; 제1 AlN 층과 스트레스 조절층 사이에 다층으로 구비되며, 제1 AlN 층에 접하는 측에서 제1 AlN 층과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 스트레스 조절층과 접하는 측에서 스트레스 조절층과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 다층 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 제1 AlGaN 영역; 그리고, 스트레스 조절층과 제2 AlN 층 사이에 다층으로 구비되며, 스트레스 조절층에 접하는 측에서 스트레스 조절층과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 제2 AlN 층과 접하는 측에서 제2 AlN 층과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 다층 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 제2 AlGaN 영역;을 포함하는 자외선 발광 반도체 소자가 제공된다.
본 개시에 따른 또 다른 측면에 의하면(According to another aspect of the present disclosure), 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 성장 기판 위에 성장되는 제1 AlN 층; 스트레스 조절층; 제1 반도체 영역 아래에 구비되는 AlxGa1-xN (0.5≤x≤1) 층; 제1 AlN 층과 스트레스 조절층 사이에 다층으로 구비되며, 제1 AlN 층에 접하는 측에서 제1 AlN 층과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 스트레스 조절층과 접하는 측에서 스트레스 조절층과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 다층 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 제1 AlGaN 영역; 그리고, 스트레스 조절층과 AlxGa1-xN (0.5≤x≤1) 층 사이에 다층으로 구비되며, 스트레스 조절층에 접하는 측에서 스트레스 조절층과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, AlxGa1-xN (0.5≤x≤1) 층과 접하는 측에서 AlxGa1-xN (0.5≤x≤1) 층과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 다층 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 제2 AlGaN 영역;을 포함하는 자외선 발광 반도체 소자가 제공된다.
본 개시에 따른 또 다른 측면에 의하면(According to another aspect of the present disclosure), 성장 기판을 준비하는 단계; 성장 기판 위에 Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층을 성장하는 단계; Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층 내의 갈륨(Ga) 및 인듐(In)을 분해 및 증발시켜 다수의 보이드를 가지는 다공성 Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층이 되도록 에칭하는 단계; 그리고, 다공성 Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층 위에 AlN 층을 성장하는 단계;를 포함하는 알루미늄질화물 템플릿을 제조하는 방법가 제공된다.
본 개시에 따른 또 다른 측면에 의하면(According to another aspect of the present disclosure), 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 320nm 이하의 피크 파장을 가지는 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역;을 구비하는 자외선 발광 반도체 소자를 제조하는 방법에 있어서, 상기 제1 반도체 영역을 성장하는 단계; 상기 제1 반도체 영역 위에, 1000℃ 이상의 성장온도와 6*1018 ~ 5*1019/cm3 범위의 도핑농도로, V형 피트를 가지는 V형 피트 발생층을 성장하는 단계; 상기 V형 피트를 유지하면서 상기 활성 영역을 성장하는 단계; 그리고, 상기 활성 영역 위에, 상기 제2 반도체 영역을 성장하는 단계;를 포함하는 자외선 발광 반도체 소자를 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 비와이어 본딩을 통해 반도체 발광소자를 제조하는 방법에 있어서, 웨이퍼 상태로부터 개별화되어 있으며, 기판, 복수의 반도체 영역(복수의 반도체 영역은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공이 재결합을 통해 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 포함), 제1 반도체 영역 및 제2 반도체 영역 중의 하나와 전기적으로 연결되며 제2 반도체 영역 전체에 걸쳐 형성된 도전성 접합 구조물을 구비하는 반도체 발광 다이, 그리고 상면 및 하면, 상면으로부터 하면 측으로 이어진 제1 전기적 통로와 제2 전기적 통로 및 상면에서 제1 전기적 통로를 덮어 전기적으로 연결되어 있는 접합층을 구비하는 지지 기판을 준비하는 단계; 제2 반도체 영역 전체를 덮고 있는 도전성 접합 구조물이 빈틈없이 접합층과 접합되도록 반도체 발광 다이를 지지 기판에 제2 전기적 통로가 노출된 상태에서 부착하는 단계; 기판을 제거하는 단계; 그리고, 전기적 연결을 통해 제1 반도체 영역 및 제2 반도체 영역 중의 나머지 하나와 제2 전기적 통로를 증착을 통해 전기적으로 연결하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법이 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 미국 등록특허공보 US9,627,580호에 제시된 자외선 발광 반도체 소자의 일 예를 나타내는 도면,
도 2는 본 개시에 따른 자외선 발광 반도체 소자의 일 예를 나타내는 도면,
도 3은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 4는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 5는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 6은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 7은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 8은 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 9는 본 개시에 따른 반도체 칩 형태의 반도체 발광소자의 일 예를 나타내는 도면,
도 10은 도 9에 제시된 반도체 발광소자의 구체적인 일 예를 나타내는 도면,
도 11은 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면,
도 12는 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면,
도 13은 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면,
도 14는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 15는 도 14에 제시된 자외선 발광 반도체 소자의 성장 동안의 Curvature 변동을 설명하는 도면,
도 16 및 도 17은 본 개시에 따라 알루미늄질화물(AlN) 템플릿을 제조하는 방법의 일 예를 나타내는 도면,
도 18은 도 17에 제시된 알루미늄질화물(AlN) 템플릿을 제조하는 방법의 일 예를 나타내는 도면,
도 19는 도 17에 제시된 알루미늄질화물(AlN) 템플릿을 제조하는 방법의 또 다른 예를 나타내는 도면,
도 20는 도 17에 제시된 알루미늄질화물(AlN) 템플릿을 제조하는 방법의 또 다른 예를 나타내는 도면,
도 21은 미국 등록특허공보 제6,329,667호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 22는 미국 등록특허공보 제9,184,344호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 23은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 24는 도핑농도에 따라 V형 피트가 형성되는 정도를 나타내는 사진,
도 25은 래터럽 칩(Lateral Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면,
도 26는 플립 칩(Flip Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면,
도 27은 수직 칩(Vertical Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면,
도 28 및 도 29는 비와이어 본딩 칩을 구비하는 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 30 및 도 31은 미국 공개특허공보 제2006-0202223호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 32 내지 도 40은 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자를 제조하는 방법들을 예시하는 도면,
도 41 및 도 42은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 43 및 도 44은 본 개시에 따른 반도체 발광소자의 구체적인 일 예를 나타내는 도면,
도 45은 본 개시에 따른 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 2는 본 개시에 따른 자외선 발광 반도체 소자의 일 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 1에 도시된 것과 마찬가지로, 성장기판(10; 예: 사파이어), 고온 성장된 AlN 층(20), 제1 반도체 영역(30; 예: n형 AlGaN층), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(40; 예; AlGaN/AlGaN MQWs), 그리고 제2 반도체 영역(60; 예: p형 (Al)GaN)을 포함한다. 바람직하게는, 전자 차단층(50; Electron Blocking Layer; 예: p형 AlGaN)을 포함한다. 더하여, 고온 성장된 AlN 층(20)과 제1 반도체 영역(30) 사이에 ID 및 IDB 억제층(21), 저온 성장된 AlN 층(22) 및 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)을 포함한다.
ID 및 IDB 억제층(21)은 AlN 물질을 산소(O2) 분위기에서 스퍼터링하여 AlaNbOc 조성으로 이루어지거나, 고온 성장된 AlN 층(20)에 대해 산소 표면 처리(Plasma, Annealing)를 함으로써, 형성될 수 있다. 일반적으로 고온 성장된 AlN 층(20)은 MOCVD 장치에서 형성되며, AlN/Sapphire 템플릿을 산소 표면 처리를 위해 MOCVD 장치로부터 꺼집어 내어 산소 표면 처리하거나 AlaNbOc를 직접 증착한 다음, 재차 MOCVD 장치 내부에서 다른 층들을 성장한다. (1) ID 및 IDB 억제층(21)의 일 예 공정인 산소 표면 처리(Oxygen Surface Treatment)는 기본적으로 소량의 산소(Oxygen) 분위기에서 500℃ 이상 고온에서 10분 이상 노출시키는데, 바람직하게는 산소 분자를 활성화시켜 AlN 층 표면에 AlaNbOc 형성을 촉진시키는데 RF 플라스마를 활용한다. (2) ID 및 IDB 억제층(21)의 또 다른 일 예 공정인 AlaNbOc 증착은 스퍼터링 포함 PVD 공정을 통해 AlaNbOc 물질을 직접 성막하거나 산소 분위기에서 AlN 물질을 증착하여 AlaNbOc 형성하다.
고온 성장된 AlN 층(20) 대비 상대적으로 저온 성장(850℃ 이하)된 AlN 층(22)은 ID 및 IDB 억제층(21) 표면이 훼손되지 않고 알루미늄 극성 AlN 층을 갖도록 촉진하는 역할을 한다. 일 예로 저온 성장된 AlN 층(22)은 550-850℃에서 V/III Ratio 값이 3000, 7.5 μmol/min TMAl MO 소스로 10nm/min 성장속도로 50nm 이하의 두께를 갖도록 성장한다. 특히 알루미늄(Al) 조성이 질소(N)보다 상대적으로 많은 분위기에 성막하는 것이 알루미늄 극성(Al Polarity)을 갖는 표면 형성에 바람직하다. 경우에 따라서는 저온 성장된 AlN 층(22)은 삭제될 수 있다.
고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)은 제1 반도체 영역(30)을 성장하는 기반을 제공하는 한편, 하부의 AlN 템플릿(10,20,21,22,23)과 제1 반도체 영역(30)의 격자상수 차이를 조절하여 스트레스를 최소화하는 기능을 한다. 일 예로 성장 온도 1100℃ 이상과 저압(200mbar 이하) 조건에서 2-60 μmol/min TMAl과 10-40 μmol/min TMGa MO 소스로 200-40000 V/III Ratio 값을 갖도록 암모니아(NH3) 가스 유량을 조절하면서 성막한다.
고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)이 소정의 두께 이상 성장할 때, 고정된 TMAl과 TMGa MO 소스 유량(μmol/min)에서 암모니아(NH3) 가스 유량 변화에 따라 V/III Ratio를 제어하여 3D 성장(성장 표면의 in-plane(x-y축 방향)에서 성장 속도보다 out-plane(z축 방향)으로의 성장 속도가 더 클 경우)과 2D 성장(성장 표면의 in-plane(x-y축 방향)에서 성장 속도가 out-plane(z축 방향)으로의 성장 속도보다 더 클 경우)을 반복함으로써 다수의 공극(Air Void)을 형성시킬 수 있다. 일 예로 V/III Ratio 값이 400-800일 때 3D 성장이고, 그 이하인 50~200 값이면 2D 성장이 가능하다. 반복 성장과 V/III Ratio 변경으로 다수의 공극(Air Void) 형성과 함께 이들의 크기와 밀도 제어가 가능하다. 그 결과로서 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)과 함께 전체 성장기판(10) 포함한 템플릿(Template)의 열-기계적인 스트레스를 완화해 미세 크랙 등을 억제하는 기능을 한다.
고온 성장된 AlN 층(20)은 사파이어 성장기판(10) 상부에 1000℃ 이상의 고온에서 기본적인 질화 처리(Nitridation) 또는 알루미늄 프리플로우(Al Pre-flow; Alumination) 공정을 거친 후, 일 예로 성장 온도 1100℃ 이상과 저압(200mbar 이하), V/III Ratio 1000-2000 조건에서, 10-50μmol/min TMAl MO 소스와 900-1200sccm 암모니아(NH3) 유량을 조절하여 1μm/h 성장 속도로 성막할 수 있다.
도 2에는 본 개시에 따른 자외선 발광 반도체 소자가 에피택시 웨이퍼 형태로 제시되어 있으며, 도 1에서와 마찬가지로 제1 오믹 전극(70; 예: Cr/Ni), 제1 패드 전극(75; 예: Au). 전류 확산 전극(80; 예: 투광성 전극(ITO) 또는 반사 전극(Al/Ni)) 그리고 제2 패드 전극(85; 예: Cr/Ni/Au 또는 Au)을 형성함으로써, 래터럴 칩 또는 플립 칩 형태를 가질 수 있다.
도 3은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 2에 제시된 자외선 발광 반도체 소자에 더하여, 저온 성장된 AlN 층(22)과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23) 사이에 고온 성장된 AlN 층(24)을 포함한다. 일 예로 성장 온도 1100℃ 이상과 저압(200mbar 이하), V/III Ratio 1000-2000 조건에서, 10-50μmol/min TMAl MO 소스와 900-1200sccm 암모니아(NH3) 유량을 조절하여 1μm/h 성장 속도로 성막한다. 고정된 TMAl MO 소스 유량(μmol/min)에서 암모니아(NH3) 가스 유량 변화에 따라 V/III Ratio를 제어하여 3D 성장과 2D 성장을 반복함으로써 다수의 공극(Air Void)을 형성시킬 수 있다. 일 예로 V/III Ratio 값이 400-800일 때 3D 성장이고, 그 이하인 50~200 값이면 2D 성장이 가능하다. 반복 성장과 V/III Ratio 변경으로 다수의 공극(Air Void) 형성과 함께 이들의 크기와 밀도 제어가 가능하다.
도 4는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 3에 제시된 자외선 발광 반도체 소자에 더하여, 고온 성장된 AlN 층(20)과 ID 및 IDB 억제층(21) 사이에 희생층(25)을 포함한다. 희생층(25)을 구비함으로써, 자외선 발광 반도체 소자(에피택시 웨이퍼)는 버티컬 칩 구조의 형태를 만드는데 이용될 수 있다. 희생층(25)은 레이저 리프-오프(LLO; Laser Liff-Off)를 이용하여 제거되는 것이 바람직하며, 이를 통해 성장기판(10)이 복수의 반도체층(25 to 60)으로부터 분리된다. 희생층(25)이 습식 식각을 통해 제거될 수 있음은 물론이다. 희생층(25)의 성장은 AlN/AlyGa1-yN (0<y≤0.5)의 단일 및 교대로 적층 성장이 가능하며, 두께는 1㎛이하로 바람직하게는 100~600nm이다. 성장 온도는 1100~1200℃이며, V/III Ratio 2000~3000, 60~80 μmol/min TMAl MO 소스와 6000~8000sccm NH3, 1μm/h 성장속도를 유지하며 희생층(25)이 성장된다. 희생층(25)을 구성하고 있는 AlN 대신 AlzGa1-zN (0.5<z<1)로 대체도 가능하다.
도 5는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 4에 제시된 자외선 발광 반도체 소자와 달리, 저온 성장된 AlN 층(22)과 고온 성장된 AlN 층(24)에 희생층(25)을 구비한다. 이 경우에, 알루미늄(Al) 조성이 50% 이하를 가지는 희생층(25)이 100% 알루미늄(Al) 조성을 갖는 저온 성장된 AlN 층(22) 상부에 단층 또는 다층으로 형성되기 때문에 격자상수 값에서 큰 차이를 나타내고 이로 인해서 열-기계적 스트레스 발생과 함께, 희생층(25) 상부에 후속하여 성장하는 50% 이상의 알루미늄(Al) 조성을 갖는 자외선 발광 반도체 소자의 에피택시 구조에 ID(Inversion Domain) 또는 IDB(Inversion Domain Boundary)를 포함한 다양한 결정학적 결함들(Crystalline Defects)을 생성하는 시초 역할을 할 수 있다. 희생층(25) 아래에 ID 및 IDB 억제층(21)과 저온 성장된 AlN 층(21)을 구비함으로써 이러한 문제에 대응할 수 있게 된다.
도 6은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 2에 제시된 자외선 발광 반도체 소자와 달리, 고온 성장된 AlN 층(20)의 위치에 희생층(25)을 포함한다. 따라서 희생층(25)은 성장기판(10)의 제거를 위한 기능뿐만 아니라, 반도체층 성장의 씨앗으로 기능한다. 또한 자외선 발광 반도체 소자는 도 3에 제시된 자외선 발광 반도체 소자와 달리, 고온 성장된 AlN 층(24)의 위치에 고온 성장된 AlN 층(20)을 포함한다. ID 및 IDB 억제층(21)과 저온 성장된 AlN 층(22)은 희생층(25)에 존재하는 결정학적 결함들을 억제하는 역할을 한다. 희생층(25)의 형성에 앞서, 질화 처리(Nitridation) 또는 알루미늄 프리플로우(Al Pre-flow; Alumination) 공정이 이루어지는 것이 바람직하다.
도 7은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 6에 제시된 자외선 발광 반도체 소자와 달리, 저온 성장된 AlN 층(22)과 고온 성장된 AlN 층(20) 사이에 희생층(25)을 포함한다. 바람직하게는 ID 및 IDB 억제층(21)의 형성에 앞서, 질화 처리(Nitridation) 또는 알루미늄 프리플로우(Al Pre-flow; Alumination) 공정이 이루어지는 것이 바람직하다.
도 8은 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자(반도체 칩 형태; 성장기판이 제거된 형태)는 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50), 접합층(90), 제1 전기적 연결(93) 그리고 제1 전기적 통로(91)와 제2 전기적 통로(92)를 구비하는 지지 기판(101)을 포함한다. 복수의 반도체 영역(30,40,50)은 접합층(90)과 제1 전기적 연결(93)을 통해 제1 전기적 통로(91) 및 제2 전기적 통로(92)와 전기적으로 연통한다. 도 4 내지 도 7에 도시된 성장기판(10)은 지지 기판(101)이 접합층(90)을 통해 복수의 반도체 영역(30,40,50))에 접합된 상태에서 희생층(25)에 성장기판 제거공정(예: LLO)을 행함으로써, 복수의 반도체 영역(30,40,50)과 지지 기판(101)으로부터 분리된다.
도 9는 본 개시에 따른 반도체 칩 형태의 반도체 발광소자의 일 예를 나타내는 도면으로서, 도 8에 제시된 반도체 발광소자를 제조하는데 적용된 공정을 도 4 내지 도 7에 제시된 반도체 에피 형태의 반도체 발광소자에 도입한 결과물을 나타낸다. 즉, 제1 반도체 영역(30)에 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)이 구비되어 있다. 희생층(25)의 제거 후에 남겨진 고온 성장된 AlN 층(24), 저온 성장된 AlN 층(22), ID 및 IDB 억제층(21), 고온 성장 성장된 AlN 층(20)은 제거된다. 일 예로 LLO 공정을 통해 희생층(25)과 사파이어로 된 성장기판(10)을 제거한 다음, 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)이 노출될 때까지 건식 식각(Dry Etching) 공정을 통해서 고온 성장된 AlN 층(24), 저온 성장된 AlN 층(22), IDB 억제층(21), 고온 성장 성장된 AlN 층(20)을 완전히 제거한다. 상온(25℃)에서 ICP-RIE 건식 식각 장치 챔버속으로 알콘(Ar), 염소(Cl2), 및 붕화염소(BCl3)개스를 유입시켜 총 유량을 45sccm 유지하되 Ar 유량을 10sccm 이하로 조절하면서 Cl2 및 BCl3 유량을 적절한 비율로 조절하여 평탄한 표면을 갖도록 식각한다.
고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)은 ID 또는 IDB 포함한 결정학적 결함(Crystalline Defects; Vacancy, Dislocation, Stacking fault, Nanopipe)을 최소화하기 위해 의도적으로 도입된 불순물 내지 도펀트(Si, Mg)를 포함하지 않는 고(高) 저항성 절연체로 형성되는 것이 바람직하다. 또한 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)에는 광추출 효율을 높이기 위한 거친 표면(23S)이 형성되는 것이 바람직하다. 필요에 따라, 저(低) 굴절률 물질(23P; SiO2, Al2O3, AlON, MgF, CaF, 등)이 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23) 위에 추가로 PVD 또는 CVD 방법으로 형성될 수 있다. ID 또는 IDB 등의 결정학적 결함이 최소화된 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)은 반도체 발광소자(반도체 칩 형태; 성장기판이 제거된 형태)의 핵심 영역인 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50)이 LLO 공정시에 발생할 할 있는 기계적 충격으로부터 구조적으로 안전하게 유지할 수 있도록 지지(Supporting) 역할을 할 뿐만이 아니라 성장 공정중에 ID 또는 IDB 등의 결정학적 결함을 최소화하여 고(高) 전류 인가 시에 반도체 발광소자의 에피택시가 파괴되지 않도록 도와준다.
저 굴절률 물질(23P)은 2.0 이상의 고(高) 굴절률로 구성된 반도체 발광소자(반도체 칩 형태; 성장기판이 제거된 형태)에서 생성된 자외선 광(Photon)이 공기(굴절률 1.1) 중으로 비교적 용이하게 추출될 수 있도록 도와주는 역할을 한다. 특히 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)의 굴절률보다 작은 값을 갖는 물질로 성막하는 것이 바람직하다.
도 10은 도 9에 제시된 반도체 발광소자의 구체적인 일 예를 나타내는 도면으로서, 제1 전기적 통로(91)가 접합층(90)을 통해 제1 반도체 영역(30)에 전기적으로 연결되어 있고, 제2 전기적 통로(92)가 제1 전기적 연결(93)을 통해 제2 반도체 영역(50)에 전기적으로 연결되어 있다. 도면 번호 110, 111은 절연층이며, 도면 번호 94는 제1 도전층이다. 거친 표면(23S)과 저 굴절률 물질(23P)이 구비될 수 있음은 물론이다.
도 11은 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면으로서, 제1 전기적 통로(91)가 접합층(90)을 통해 제2 반도체 영역(50)에 전기적으로 연결되어 있고, 제2 전기적 통로(92)가 제1 전기적 연결(93)을 통해 제1 반도체 영역(30)에 전기적으로 연결되어 있다. 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)의 일부를 제거함으로써 노출되는 제1 반도체 영역(30)에 제1 전기적 연결(93)이 형성된다. 도면 번호 110은 절연층이며, 도면 번호 95는 제2 도전층이다. 거친 표면(23S)과 저 굴절률 물질(23P)이 구비될 수 있음은 물론이다.
도 12는 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면으로서, 도 10에 제시된 반도체 발광소자와 달리, 지지 기판(101)에 제1 전기적 통로(91)와 제2 전기적 통로(92)를 구비하지 않고, 절연층(111)에 개구를 형성하여 제2 전기적 연결(96)을 형성한 점에서 차이를 가진다. 제1 전기적 연결(93)은 제1 도전층(94)을 통해 제2 반도체 영역(50)에 전기적으로 연결되어 있고, 제2 전기적 연결(96)은 접합층(90)을 통해 제1 반도체 영역(30)에 전기적으로 연결된다. 제1 전기적 연결(93)과 제2 전기적 연결(96)은 와이어 본딩을 위한 본딩 패드로 역할한다.
도 13은 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면으로서, 도 12에 제시된 반도체 발광소자와 달리, 제1 전기적 연결(93)은 제2 도전층(95)을 통해 제2 반도체 영역(50)에 전기적으로 연결되어 있고, 제2 전기적 연결(96)은 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)을 관통하여 제1 반도체 영역(30)에 전기적으로 연결된다. 제2 전기적 연결(96)읜 제1 반도체 영역(30)의 도핑 농도가 가장 높은 영역으로 이어지는 것이 바람직하다. 제1 전기적 연결(93)과 제2 전기적 연결(96)은 와이어 본딩을 위한 본딩 패드로 역할한다.
도 14는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 5에 제시된 자외선 발광 반도체 소자와 유사한 구성을 갖지만, 저온 성장된 AlN 층(22) 대신에 제1 AlGaN 영역(A)이 구비되어 있고, 희생층(25)과 고온 성장된 AlN 층(24) 사이에 제2 AlGaN 영역(B)이 구비되어 있다. 본 예에서, 고온 성장된 AlN 층(20)을 제1 AlN 층(20)이라 칭하고, 고온 성장된 AlN 층(24)을 제2 AlN 층(24)이라 칭하며, 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)을 단순히 AlxGa1-xN (0.5≤x≤1) 층(23)이라 칭한다. 희생층(25)의 제거에 레이저 리프-오프(LLO; Laser Liff-Off) 공정을 이용하는 경우에, 예를 들어, 248nm 파장의 레이저 광원이 사용되고, 희생층(25)이 AlN/AlyGa1-yN로 된 다층 구조인 경우에, 희생층(25)의 y 조성이 0.55 이하의 값을 갖도록 설계된다. 이 경우에, 제1 AlN 층(20) 및 제2 AlN 층(24)과, 희생층(25) 사이에는 전체적으로 20% 이상의 알루미늄(Al) 조성 차이가 생기게 되고, 이는 희생층(25) 상부 즉, 제2 AlN 층(24), AlxGa1-xN (0.5≤x≤1) 층(23) 및 제1 반도체 영역(30)에 급격한 품질 저하 이슈 즉, 다량이 결정학적 결함(Misfit Dislocations; MDs)을 야기한다(Defect reduced AlN and AlGaN as basic layers for UV LEDs; Viola Kuller; https://depositonce.tu-berlin.de/handle/11303/4320).
앞선 예들에서, ID(Inversion Domain) 또는 IDB(Inversion Domain Boundary) 생성 및 억제의 관점에서 소자 개선에 접근하였다면, 본 예에서는 열팽창계수 및 열-기계적 스트레스의 관점에서 접근하여, 제1 AlGaN 영역(A)과 제2 AlGaN 영역(B)을 도입함으로써, 소자 성능을 향상하고자 한다. 즉, 제1 AlGaN 영역(A)은 제1 AlN 층(20)과 희생층(25) 사이에서 다층으로 구성되어, 20% 이상의 급격한 알루미늄(Al) 조성 변화를 막아주는 역할을 하며, 제2 AlGaN 영역(B)은 희생층(25)과 제2 AlN 층(24) 사이에서 다층으로 구성되어, 20% 이상의 급격한 알루미늄(Al) 조성 변화를 막아주는 역할을 한다. 예를 들어, 제1 AlGaN 영역(A)이 3층으로 구성되는 경우에, 제1 AlN 층(20)에 접하는 제1 층(A1)은 80% 이상의 알루미늄(Al) 조성을 가지며, 희생층(25)에 접하는 제3 층(A3)은 희생층(25)과 20% 이내의 알루미늄(Al) 조성 차이를 가지고, 제1 층(A1)과 제3 층(A3) 사이에 구비되는 제2 층(A2)은 제1 층(A1) 및 제3 층(A3) 각각과 20% 이내의 알루미늄(Al) 조성 차이를 가진다. 3층으로 부족한 경우에 4층 이상으로 구성될 수 있고, 2층으로 조건을 만족하는 경우에 2층으로 족하다. 정리하면, 제1 AlGaN 영역(A)은 다층으로 구성되되, 제1 AlN 층(20)에 접하는 측에서 제1 AlN 층(20)과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 희생층(25)에 접하는 측에서 희생층(25)과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 다층으로 구성된다. 제2 AlGaN 영역(B)이 3층으로 구성되는 경우에, 희생층(25)에 접하는 제1 층(B1)이 희생층(25)과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 제2 AlN 층(24)에 접하는 제3 층(B3)이 제2 AlN 층(24)과 20% 이내의 알루미늄(Al) 조성 차이를 가지고, 제1 층(B1)과 제3 층(B3) 사이에 구비되는 제2 층(B2)이 제1 층(B1) 및 제3 층(B3) 각각과 20% 이내의 알루미늄(Al) 조성 차이를 가진다. 정리하면, 제2 AlGaN 영역(B)은 다층으로 구성되되, 희생층(25)에 접하는 측에서 희생층(25)과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 제2 AlN 층(24)에 접하는 측에서 제2 AlN 층(24)과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 다층으로 구성된다. 기본적으로 서로 상반된 증기화학 물성을 갖는 2원계(Binary) AlN과 GaN 화합 물질을 3원계(Ternary) 화합물인 AlGaN으로 된 각 층(A1, A2, A3, B1, B2, B3)은 MOCVD를 이용하여 900℃ 이상의 고온과 50-200Torr 저압, 그리고 암모니아(NH3) 가스가 다량 포함된 높은 V/III Ratio 분위기에서 될 수 있으며, 각 층(A1, A2, A3, B1, B2, B3)의 두께는 결정학적 결함이 생성되는 계면(Interface)에 도입되는 두께, 즉 임계 두께(Critical Thickness; Tc)를 감안하여 설계될 수 있다. 제2 AlN 층(24)이 생략되는 경우에 제2 AlGaN 영역(B)은 희생층(25) AlxGa1-xN (0.5≤x≤1) 층(23) 사이에서 동일한 조건을 만족하면서 형성된다. 제1 AlGaN 영역(A)이 위로 갈수록 알루미늄(Al) 조성이 감소하는 형태이며, 제2 AlGaN 영역(B)은 아래로 갈수록 알루미늄(Al) 조성이 감소하는 형태로서, 서로 대칭적으로 구성되어 서로 간에 열-기계적 스트레스의 균형을 가지는 것이 더욱 바람직하다. 희생층(25)을 중심으로 대칭되는 구조를 가짐으로써, 격자상수 및 열팽창계수에 의한 Tensile 및 Compressive Stresses 완화 또는 조절함으로써, 크랙을 방지할 수 있게 된다. 전술한 바와 같이, AlxGa1-xN (0.5≤x≤1) 층(23)은 의도적으로 도핑되지 않는 것이 바람직하며, ID 및 IDB 억제층(21)이 구비될 수 있음은 물론이다. 제1 반도체 영역(30), 활성 영역(40), 전자 차단층(50) 및 제2 반도체 영역(60)이 발광부를 구성한다. 전술한 바와 같이, 제1 AlN 층(20)은 Tensile Stress를 완화하기 위한 Nanoscale Void(또는 Hole, Pore, Trench)를 포함하거나, 성장 전에 고온 열처리 공정을 거처 Sapphire 표면에 Nanoscale 표면 거칠기 도입될 수 있다. 이와 달리, 제2 AlN 층(24)은 Nanoscale Void(또는 Hole, Pore, Trench)를 포함하지 않는 것이 바람직하며, 이는 최종 소자에서 제2 AlN 층(24)이 남겨지는 경우에, 이 남겨진 제2 AlN 층(24) 내에 Nanoscale Void(또는 Hole, Pore, Trench)이 존재한다면, 이들이 광을 흡수하는 역기능을 수행할 수 있기 때문입니다.
도 15는 도 14에 제시된 자외선 발광 반도체 소자의 성장 동안의 Curvature 변동을 설명하는 도면으로서, 성장 기판(10; 도 14 참조)은 제1 AlN 층(20)이 성장되는 동안에 크랙이 발생하는 임계치(50/km)에 가까이 근접하여 concave 형태를 가지며, 제1 AlGaN 영역(A)이 성장되는 동안에 굽힘이 덜하게 concave 형태를 가지고, 희생층(25)이 성장되는 동안에 convex 형태를 가지며, 제2 AlGaN 영역(B)이 성장되는 동안에 굽힘이 덜하게 convex 형태를 가지고, 제2 AlN 층(24)이 성장되는 동안에 평탄면에 가까운 형태가 된다. 이러한 Curvature의 거동은 제2 AlN 층(24)의 역할을 열-기계적 스트레스의 관점에서 잘 보여준다 하겠다. 제2 AlN 층(24)을 구비함으로써, AlxGa1-xN (0.5≤x≤1) 층(23)을 포함한 상부의 층들이 단순히 제1 AlN 층(24)과 희생층(25) 만을 구비하여 성장될 때보다 휠씬 평탄한 상태에서 성장될 수 있다는 것을 알 수 있으며, 성장 기판(10)-제1 AlGaN 영역(A)-희생층(25)-제2 AlGaN 영역(B)-제2 AlN 층(24)을 AlN based 질화물 성장을 위한 하나의 템플릿으로 간주할 수 있다. 이때, 제2 AlN 층(24)의 두께를 3㎛ 이상으로 할 수 있으며, 제2 AlN 층(24)을 3㎛ 이상으로 성장함으로써, 성장 기판(10)으로부터 이어지는 전위(Dislocation)를 비롯한 결정학적 결함들을 소멸(Annihilation)시켜 저밀도 결함을 갖는 템플릿을 형성할 수 있게 된다. AlxGa1-xN (0.5≤x≤1) 층(23)의 알루미늄 조성 x 값이 1에 가까운 경우에, 제2 AlN 층(24)이 생략될 수 있지만, 도 15에 제시된 Curvature의 거동의 관점에서 제2 AlN 층(24)이 구비되는 것이 바람직하며, AlxGa1-xN (0.5≤x≤1) 층(23)은 그 위에 성장되는 제1 반도체 영역(30)과 제2 AlN 층(24)의 알루미늄 조성의 차이를 줄이는데도 역할한다.
Curvature 거동의 관점에서, 도 15에 제시된 자외선 발광 반도체 소자는 성장 기판(10)이 제거되는 버티컬 칩뿐만 아니라 플립 칩에도 그대로 적용될 수 있는데, 이때 희생층(25)은 스트레스 조절층으로 기능(알루미늄(Al) 조성을 감소시킴으로 스트레스 완화)하며, 칭할 수 있다. 버티컬 칩에서도 희생층(25) 스트레스 조절층으로 기능함은 물론이다. 다만, 플립 칩에서 스트레스 조절층(25)은 최종적으로 제거되지 않아, 활성 영역(40)에서 생성된 자외선을 흡수할 염려가 있으므로, 활성 영역(40) 보다 알루미늄(Al)의 조성을 높게 가지도록 단층 또는 다층으로 구성하는 것이 바람직하다. 한편, 스트레스 조절층(25)이 AlN/AlyGa1-yN (0<y≤0.5)로 이루어진다고 할 때(단층의 AlGaN 및 다층의 AlGaN/AlGaN으로 구성될 수 있음은 물론이다.), 버티컬 칩의 희생층(25)의 경우보다 알루미늄(Al)의 조성을 높이게 되면, 도 15에서 희생층(25)이 성장되었을 때보다 성장 기판(10)의 convex 형태의 굽힘 정도가 완화될 것이므로, 이 또한 그 상부 층들의 품질 개선에 기여한다 하겠다.
도 16 및 도 17은 본 개시에 따라 알루미늄질화물(AlN) 템플릿을 제조하는 방법의 일 예를 나타내는 도면으로서, 도 14와 달리, 제2 AlN 층(24) 아래에 희생층(25)이 구비되어 있지 않다. 따라서 제2 AlN 층(24)과 희생층(25) 간의 격자상수 및 열팽창계수의 차이를 극복하기 위한 제2 AlGaN 영역(B)이 요구되지 않으며, 또한 제1 AlGaN 영역(A)도 요구되지 않는다. 이 경우에도 크랙이 없고(crack-free), 성장 기판(10; 예: 사파이어, SiC)으로부터 이어지는 전위(Dislocation)를 비롯한 결정학적 결함들을 소멸(Annihilation)시켜 저밀도 결함(예: Middle 108cm-2 ~ low 109cm-2 TDD)을 갖는 제2 AlN 층(24)을 구비하는 템플릿은 그대로 요구된다 할 것인데, 도 3에 제시된 예에서는 ID(Inversion Domain) 또는 IDB(Inversion Domain Boundary) 생성 및 억제의 관점에서 접근하여, 제1 AlN 층(20)과 제2 AlN 층(24) 사이에 ID 및 IDB 억제층(21)과 저온 성장된 AlN 층(22)을 구비하는 방안을 제시하였다. 본 예에서는 Tensile 및 Compressive Stresses 완화 또는 조절의 관점에서 접근하여, 3㎛ 이상의 두께를 가지는 제2 AlN 층(24)을 구비하는 알루미늄질화물(AlN) 템플릿을 제조하는 방법을 제시하고자 한다.
먼저, 도 16에 제시된 바와 같이, 제1 AlN 층(20) 위에 제2 AlN 층(24)을 형성하는 방안을 검토한다. 이때, 전술한 바와 같이, ① 성막의 과정에서, 성장조건을 조절하여 제1 AlN 층(20)에 다수의 공극(Air Voids)를 형성하거나, ② 성막 이전에, Ex-situ Photolitho 공정으로 성장 기판(10) 표면에 Periodically Nanoscale Patterning Sapphire Substrate(NPSS) 제작한 다음 제1 AlN 층(20)을 성막하거나, ③ 성장 기판(10)에 Sputtered AlN 물질을 Seeding Layer로 증착한 다음, 1600℃ 이상의 고온 열처리하는 공정(HTA)을 진행하거나, ④ 성막의 과정에서, AlN 내부에 소량의 갈륨(Ga) 성분(3% 이하; Surface Surfactant로 기능)을 주입하여 Lateral Growth 촉진시키는 등의 방법으로 인장 응력을 완화(Tensile Stress Relief)하는 방안 등이 종래에 제시되고 있다. 그러나 이러한 방법 또는 이들의 조합의 적용만으로는 제2 AlN 층(24)이 임계 두께(약 1.5㎛) 이상을 넘어, 안정적인 성막이 가능한 AlN 템플릿을 제공하기 위해 요구되는 3㎛ 이상의 두께가 되는 경우에는 크랙의 방지와 저결함 밀도를 보장하기가 쉽지 않다.
논문(Fabrication of crack-free AlN film on sapphire by hydride vapor phase epitaxy using an in situ etching method; Xue-Hua Liu et al., Applied Physics Express 9, 045501 (2016))에는 1) HVPE 법을 이용하여 1400℃의 온도에서 제1 AlN 층(20)을 성막한 후, 2) 에칭(1550℃의 온도, 수소(H2) 개스 분위기에서 2분)을 통해 다수의 공극(Air Void)을 형성하고, 3) 재차 1400℃의 온도에서 제2 AlN 층(24)을 성막하여, 전체적으로 5㎛의 두께를 가지는 AlN 템플릿을 제조하는 방법이 제시되어 있으며, 이러한 방법을 사용함으로써, 제2 AlN 층(24)의 크랙을 방지할 수 있을 뿐만 아니라, AlN 템플릿 내의 결정 결함을 줄일 수 있는 방법이 제시되어 있다.
그러나 논문에 적용된 방법은 HVPE 법을 이용하는 것으로, MOCVD 법에는 적용이 쉽지 않다. 또한 1200℃ 이상의 고온에서 성장된 AlN 박막 물질의 에칭을 위해 성막 온도(Tg; 1200℃ 이상)보다 100℃ 이상 높은 에칭 온도(Te; 1300℃ 이상)가 사용되었는데, MOCVD 법의 경우에, 1200℃ 이상의 고온에서 성장된 AlN의 성막 온도(Tg)보다 100℃ 이상 높은 에칭 온도(Te)를 상용 MOCVD 장치에 적용하는 것 자체가 현실적으로 쉽지 않다.
도 17에서는, 제1 AlN 층(20) 대신에 Al1-vGavN (0<v<1) 층(20a)이 구비된다. Al1-vGavN (0<v<1) 층(20a)은 다수의 공극과 동일한 기능을 하는 다공성 구조를 가지며, 다공성(porous) Al1-vGavN (0<v<1) 층(20a)이라 명명할 수 있다. 이하, 제2 AlN 층(24)을 단순히 AlN 층(24)이라 칭한다. 필요에 따라, 성장 기판(10)과 Al1-vGavN (0<v<1) 층(20a) 사이에 씨앗으로 기능하는 씨앗층(20b; Nucleation Layer)을 더 포함할 수 있다. AlGaN 대신에 AlInN 또는 AlGaInN을 이용하는 것이 가능하며, Al1-vGavN (0<v<1) 층(20a)은 Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층(20a)으로 확장될 수 있다. AlN 층(24)의 상부에는 AlN 템플릿(10,20a,24)에 올려질 수 있는 소자의 예시로서 도 14에서와 마찬가지로 자외선 발광 반도체 소자를 구성하는 제1 반도체 영역(30), 활성 영역(40), 전자 차단층(50) 및 제2 반도체 영역(60)이 형성되어 있다.
제1 AlN 층(20) 대신에 성장 기판(10)에 직접 또는 성장 기판/AlN(박막)에 AlGaN을 성장할 때, 1) In-plane(C Plane) 격자 상수(Lattice Constant, a) 증가(Al 일부를 Ga 치환)로 인해서 크랙을 유발하는 인장 응력(Tensile Stress)을 억제하는 효과, 즉 성장 기판 상부에 성장된 Al(Ga)N 내부에 응축 응력(Compressive Stress)을 강화하는 1차 효과, 2) 성장된 AlGaN 내부의 갈륨 분해 및 증발(Gallium Decomposition & Evaporation) 공정을 통해 Porous AlN 또는 Porous AlGaN(갈륨(Ga) 총 조성량은 AlGaN 성장의 갈륨(Ga) 조성량 보다 휠씬 적음)을 형성한 후, 연속하여 성장하는 Al(Ga)N 박막 또는 후막에 인장 응력을 완화시키는 2차 효과, 그리고 3) MQW을 구성하는 AlGaN 물질보다 많은 조성을 갖는 갈륨(Ga), 즉 Ga-rich AlGaN 박막을 성장하면 생성된 Deep UV 광을 흡수하는 악영향을 만들지만, 본 개시 개념을 이용하면 Deep UV 광 흡수를 억제 또는 최소화하는 3차 효과를 가질 수 있다.
도 18은 도 17에 제시된 알루미늄질화물(AlN) 템플릿을 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저 도 18(a)에 도시된 바와 같이, 성장 기판(10: 예: 사파이어, SiC) 위에 Al1-vGavN (0<v<1) 층(20c)을 형성한다. 전술한 바와 같이, 성장 기판(10)과 Al1-vGavN (0<v<1) 층(20c) 사이에 씨앗층(20b; Nucleation Layer)이 구비될 수 있다.
씨앗층(20b; Nucleation Layer)은 In-situ AlN 경우, 성장 온도(Growth Temperature)는 900℃이상의 고온이 바람직하지만 500-1300℃ 범위 내에서 가능하고, 챔버 성장 압력(Growth Pressure)은 가능한 낮은 저압이 바람직하지만 20-200mbar 범위 내에서 가능하다. 성장 기판(10)에 씨앗층(20b)을 형성하기 앞서, 성장 기판 상부에 직접 3차원 형상의 AlN Islands, 즉 3D 성장 모드(Three Dimensional Growth Mode)가 바람직하다. 이를 위해서는 상대적으로 큰 V/III Ratio(예, 200 이상), 즉 MOCVD 챔버 내부에서 다량의 알루미늄 개스 분위기(Al-rich Ambient) 보다는 다량의 암모니아 개스 분위기(NH3-rich Ambient)에서 성막하는 것을 의미한다. 3차원 형상의 AlN Islands 형성 후, 연속하는 공정에서 소정의 두께를 갖는 AlN 씨앗층(20b)을 완성하기 위해서는 상대적으로 작은 V/III Ratio(예, 200 미만)에서 성막하는 것이 바람직하다. 다시 말하자면, MOCVD 챔버 내부에서 다량의 암모니아 개스 분위기(NH3-rich Ambient) 보다는 다량의　알루미늄 개스　분위기(Al-rich Ambient)에서　성막하는 것을 의미한다. AlN으로 된 씨앗층(20b)의 두께는 200nm 이하로 하는 것이 바람직하다. Ex-situ AlN(O) 경우, 스퍼터 시스템(Sputter System)에서 200-700℃ 온도에서 AlN 또는 소량의 산소(O2)를 포함한 AlNO 물질을 50nm 이하의 두께를 갖는 씨앗층(20b)으로 성막하는 것이 바람직하다.
Al1-vGavN (0<v<1) 층(20c)의 성막은 성장 기판(10) 또는 씨앗층(20b) 상부에서 이루어질 수 있으며, 성장 공정 중에 웨이퍼 휨(Wafer Bow) 정도를 결정하는 핵심 조절 파라미터들(Parameters), 성장 기판 질화처리(Substrate Nitridation), 암모니아 유량(NH3 Flow), 알루미늄(Al) 유량에 주입 첨가되는 갈륨(Ga) 유량(TMGa Flow)을 적정하게 조절해서 진행한다. 또한, 씨앗층(20b)이 In-situ 또는 Ex-situ로 성막되어 있다면, 씨앗층(20b)의 두께가 웨이퍼 휨에 지대한 영향을 미치기에 지나친 웨이퍼 휨(Wafer Bow)이 발생하지 않도록 적절하게 조절되어야 한다. 기본적인 성장 조건은 1100℃이하 온도 및 200mbar 이하의 압력인데, 일 예로 성장 온도 1050℃, 성장 압력 100mbar에서 0.5-2um/h 성장 속도로 Al1-vGavN (0<v<1) 층(20c)을 성막할 수 있다. Al1-vGavN (0<v<1) 층(20c)의 두께와 갈륨(Ga) 조성량을 특정하는 것보다, 주입 첨가되는 갈륨(Ga) 조성량이 많아지면 두께를 상대적으로 얇게 하고, 주입 첨가되는 갈륨(Ga) 조성량이 적어지면 두께를 상대적으로 두껍게 한다는 원리를 적용하면서 성막하는 것이 더욱 더 중요하다 하겠다.
Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층(20c)이 이용되는 경우에, Al1-vGavN 층(20c)의 성막과 달리, 알루미늄(Al) 및 갈륨(Ga)에 비해 질소(Nitrogen)와 화합하는 에너지(Chemical Bonding Energy, eV)가 작은 인듐(In) 성분을 주입 첨가하기 때문에 성장 온도를 상당히 많이 낮춰야 한다. 기본적인 성장 조건은 1000℃이하 온도 및 200mbar 이하의 저압인데, 일 예로 성장 온도 900℃, 성장 압력 100mbar에서 0.5-2um/h 성장 속도로 Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층(20c)을 성막할 수 있다. Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층(20c)의 두께와 갈륨(Ga) 조성량을 특정하는 것보다, 주입 첨가되는 갈륨(Ga) 및 인듐(In) 조성량이 많아지면 두께를 상대적으로 얇게 하고, 주입 첨가되는 갈륨(Ga) 및 인듐(In) 조성량이 적어지면 두께를 상대적으로 두껍게 한다는 원리를 적용하면서 성막하는 것이 더욱 더 중요하다 하겠다.
다음으로 도 18(b)에 도시된 바와 같이, Al1-vGavN (0<v<1) 층(20c; 도 18(a) 참조)에 다수의 보이드(V)가 형성되어, Al1-vGavN (0<v<1) 층(20c)이 다공성 Al1-vGavN (0<v<1) 층(20a)으로 된다. 다수의 보이드(V)는 Al1-vGavN (0<v<1) 층(20c) 내지 다공성 Al1-vGavN (0<v<1) 층(20a)의 성장 온도(Tg) 보다 높은 에칭 온도(Te)에서 Al1-vGavN (0<v<1) 층(20c)을 에칭을 통해 분해함으로써 형성될 수 있다. 에칭은 수소(H2)를 포함한 개스 분위기에서 행해질 수 있으며, 갈륨(Ga) 증발(Evaporation) 과정을 통해 Nanoscale의 다수의 보이드(V)가 형성될 수 있다. 에칭에 의해 형성되는 다수의 보이드(V)는 다공성 Al1-vGavN (0<v<1) 층(20a) 전체에 걸치는 깊이를 가질 수도 있고, 일부에만 미치는 깊이를 가질 수도 있으며, 이는 에칭 조건에 따라 달라질 수 있다. 에칭을 통해 남겨지는 다공성 Al1-vGavN (0<v<1) 층(20a)에서 Ga의 조성(v)은 Al1-vGavN (0<v<1) 층(20c)에서의 갈륨(Ga)의 조성(v)과 에칭 조건에 의존하게 되며, AlN에 가깝게 형성될 수도 있다. 가장 바람직하게는 갈륨(Ga) 및/또는 인듐(In) 성분이 전혀 포함되지 않고 다수의 보이드(V)로 형성된 AlN 물질층이지만, 연속해서 성막되는 LED 또는 LD 등의 발광소자의 MQW 내의 포함된 갈륨(Ga) 및/또는 인듐(In) 성분보다는 광 흡수를 최소화하기 위해서 작아야 한다. 일 예로, 1050℃ 온도 및 100mbar 저압에서 Al1-vGavN (0<v<1) 층(20c)이 성막된다면, 에칭은 수소(H2) 단독 또는 암모니아(NH3) 소정의 양을 포함한 수소(H2) 분위기에서 온도 1150℃, 압력 50mbar에서 수행될 수 있다.
마지막으로 도 18(c)에 도시된 바와 같이, 다공성 Al1-vGavN (0<v<1) 층(20a) 위에 AlN 층(24)이 성장된다. AlN 층(24)의 성장 조건은 하기처럼 활용 목적에 따라서 2가지 경우에 따라 달라질 수 있다.
우선, 3D 성장 모드(Rough Surface)를 한층 더 강화해서 더 많은 인장응력 완화(Tensile Stress Relief)를 통해 크랙 제어와, 연속하여 성막되는 AlN Template 두께를 증가하기 위해서는 ① 성장 온도를 1100℃ 이하 및 V/III Ratio 값을 상대적으로 낮게 하거나, 또는 ② 성장 온도를 1300℃ 이상 및 V/III Ratio 값을 상대적으로 크게 하는 것이 바람직하다. 두께는 100nm-3.5㎛가 바람직하다.
다음으로, 2D 성장 모드(Smooth Surface)를 한층 더 강화해서 표면을 매끄럽게 하기 위해서는 ① 성장 온도를 1300℃ 이상 및 V/III Ratio 값을 상대적으로 낮게 하거나, 또는 ② 성장 온도를 1100℃ 이하 및 V/III Ratio 값을 상대적으로 크게 하는 것이 바람직하다. 두께는 10nm-2um 바람직하다.
도 19는 도 17에 제시된 알루미늄질화물(AlN) 템플릿을 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 19(a)에 도시된 바와 같이, 다공성 Al1-vGavN (0<v<1) 층(20a-1)을 형성한 후에, 재차 Al1-vGavN (0<v<1) 층(20c-2)을 형성한다. 다음으로, 도 19(b)에 도시된 바와 같이, 에칭을 통해 다공성 Al1-vGavN (0<v<1) 층(20a-2)을 형성한다. 필요한 횟수(n) 만큼 이러한 공정을 반복한 후에, 도 19(c)에 도시된 바와 같이, AlN 층(24)을 형성한다. 각 층(20c-1,20c-2)의 갈륨(Ga) 분해 및 증발을 조절하여, 각 층(20c-1,20c-2)의 알루미늄(Al) 조성이 AlN 층(24)에 가까워질수록 많아지도록 하는 것도 가능하다. 반복의 횟수는 특별하게 한정짓지는 않지만, AlN 박막 결정성을 감안해서 결정한다. 특히 XRC(X-ray Rocking Curve) AlN(0002) 및 AlN(102) Spectrum Peak 반치폭(FWHM) 모두 300arcsec 이하 값을 확보될 때까지 반복할 수 있다. 기본적인 성장 조건은 1100℃ 이하 온도 및 200mbar 이하의 저압인데, 일 예로 성장 온도 1050℃, 성장 압력 100mbar에서 0.5-2um/h 성장 속도로 Al1-vGavN (0<v<1) 층(20c)을 성막한다. Al1-vGavN (0<v<1) 층(20c)의 두께와 갈륨(Ga) 조성량은 특정하는 것보다는 주입 첨가되는 갈륨(Ga) 조성량이 많아지면 두께를 상대적으로 얇게 하고, 주입 첨가되는 갈륨(Ga) 조성량이 적어지면 두께를 상대적으로 두껍게 한다. 일 예로, 1050℃ 온도 및 100mbar 저압에서 Al1-vGavN (0<v<1) 층(20c)이 성막된다면, 에칭은 수소(H2) 단독 또는 암모니아(NH3) 소정량을 포함한 수소(H2) 분위기에서 온도 1150℃ 압력 50mbar에서 수행할 수 있다.
도 20은 도 17에 제시된 알루미늄질화물(AlN) 템플릿을 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 20(a)에 도시된 바와 같이, 다공성 Al1-vGavN (0<v<1) 층(20a-1)과 AlN 층(24-1)을 형성한 후에, 재차 Al1-vGavN (0<v<1) 층(20c-2)을 형성한다. 다음으로, 도 20(b)에 도시된 바와 같이, 에칭을 통해 다공성 Al1-vGavN (0<v<1) 층(20a-2)을 형성한다. 다음으로, 도 20(c)에 도시된 바와 같이, 재차 AlN 층(24-2)을 형성한다. 필요한 횟수(n) 만큼 이러한 공정을 반복한다. 마지막으로 형성되는 n번째 AlN 층(24-n)의 두께는 이전 AlN 층(24-1 too 24-n-1)보다 두껍게 형성되어 AlN 템플릿을 구성한다. 다공성 Al1-vGavN (0<v<1) 층(20a-1)과 다공성 Al1-vGavN (0<v<1) 층(20a-2)의 성막에는 도 19에 제시된 성막 조건과 반복 횟수가 그대로 사용될 수 있으며, AlN 층(24-1)과 n번째 AlN 층(24-n)의 두께는 전체 AlN 층의 두께를 감안하여 조절될 수 있다. AlN 층(24-1 too 24-n-1)을 AlN 인터레이어라 칭할 수 있으며, AlN 인터레이어(24-1 too 24-n-1) 각각은 예를 들어, 100nm 이하의 두께를 가질 수 있다.
도 23은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 성장기판(10; 예: 사파이어), 버퍼층(20a; 예: 고온 성장된 AlN 층(20)), 제1 반도체 영역(30; 예: 단층의 n형 AlnGa1-nN (x<n) 또는 단일 또는 멀티 페어(pair)의 n형 AlnGa1-nN/AluGa1-uN (x<n<u)), V형 피트 발생층(31; 예: 단층의 AlN 또는 AleGa1-eN (x<e, 0.5≤e<1), 단일 또는 멀티 페어의 AlzGa1-zN/AljGa1-jN (x<z<j≤1), V형 피트 발생층(31)의 전체의 Al 함량은 50% 이상, 6*1018 ~ 5*1019/cm3 범위의 도펀트(예: Si) 도핑 농도, 50~ 500nm 범위의 두께; 고품위 Al-rich AlGaN 및 AlN 박막 내에 V형 피트(V)의 크기를 200nm 이상으로 조절하는 데에는 어려움이 있으며, V형 피트 생성층(31)의 위치가 매우 중요한데, 활성 영역(MQW) 하부단에서 500nm 이하까지로 하는 것이 바람직하다 하겠다.), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(40; 예: 2 ~ 6 페어의 AlxGa1-xN/AlyGa1-yN (x<y) MQWs; 1 ~ 5nm 두께의 우물층과 1.5 ~ 10nm 두께의 장벽층), 그리고 제2 반도체 영역(60)을 포함한다. 바람직하게는, 전자 차단층(50; Electron Blocking Layer; 예: 단층의 AlhGa1-hN (y<h) 또는 단일 또는 멀티 페어의 AlhGa1-hN/AlgGa1-gN (y<h<g))을 포함한다. 필요에 따라, 버퍼층(20a)은 씨앗으로 기능하는 AlN(20b) 및 전위 필터링 층(20c; Dislocation Filtering Layer; 예: 단일 또는 멀티 페어의 AlmGa1-mN/AlsGa1-sN (n<m<s≤1))을 더 포함할 수 있으며, 버퍼층(20a)이 도 2 내지 도 7에 제시된 고온 성장된 AlN 층(20), ID 및 IDB 억제층(21), 저온 성장된 AlN 층(22), 고온 성장된 AlxGa1-xN (0≤x≤0.5) 층(23), 고온 성장된 AlN 층(24) 및 희생층(25)의 조합으로 이루어질 수 있음은 물론이다. 또한, V형 피트 발생층(31)과 활성 영역(40) 사이에 제1 스페이서 층(32; 예: 20 ~ 60nm 두께의 un-doped AlpGa1-pN (0.5<p))을, 활성 영역(40)과 전자 차단층(50) 사이에 제2 스페이서 층(52; 예: 10 ~ 50nm 두께의 un-doped AlqGa1-qN (p<q))을 구비할 수 있다. 제2 반도체 영역(60)은 제1 정공 주입층(60a; 예: 단층의 p형 AliGa1-iN (x<i<h) 또는 단일 또는 멀티 페어의 p형 AliGa1-iN/AlvGa1-vN (x<i<v<<h)), 제2 정공 주입층(60b; 예: 단층의 p형 AlkGa1-kN (x<k<i) 또는 단일 또는 멀티 페어의 p형 AlkGa1-kN/AlwGa1-wN (x<k<w<i)) 및 제2 접촉층(60c)으로 구성될 수 있다. 제2 접촉층(60c; 예: 단층의 p형 AloGa1-oN (x<o) 또는 단일 또는 멀티 페어의 p형 AloGa1-oN/AlfGa1-fN (x<o<f))은 제2 전극(82; 도 22 참조)과 접촉하는 층이다. 이러한 관점에서 제1 반도체 영역(30)은 제1 전극(81; 도 22 참조)과 접촉하므로 제1 접촉층이라 할 수 있다. 도 23에 제시된 자외선 반도체 소자는 래터럴 칩, 플립 칩 또는 버티컬 칩의 형태를 가질 수 있으며, 도 9 내지 도 13에 제시된 형태를 가질 수 있음도 물론이다. V형 피트(V)는 V형 피트 발생층(31)으로부터 발생되어 활성 영역(40)과 전류 차단층(50)에 이르기까지 예를 들어, 예: 50 ~ 500nm의 깊이로 형성될 수 있으며, 제1 정공 주입층(60a)에 의해 메워져 있다. 전류 차단층(50)이 V형 피트(V)를 메울 수 있음은 물론이다. V형 피트 발생층(31; 예: 단층의 AlN 또는 AleGa1-eN (x<e, 0.5≤e<1), 단일 또는 멀티 페어의 AlzGa1-zN/AljGa1-jN (x<z<j≤1), V형 피트 발생층(31)의 전체의 Al 함량은 50% 이상, 6*1018 ~ 5*1019/cm3의 범위의 도펀트(예: Si) 도핑 농도, 50 ~ 500nm 범위의 두께)은 단층인 경우, 1000 ~ 1300℃의 온도, 50 ~ 100mbar의 압력, 50 ~ 300umole의 Al 몰비율, 30 ~ 200 또는 800 ~ 5000의 V/III ratio로 형성될 수 있으며, 단일 또는 멀티 페어인 경우, 같은 조건에서 800 ~ 3000의 V/III ratio로 형성될 수 있다. 전위 필터링 층(20c; Dislocation Filtering Layer; 예: 단일 또는 멀티 페어의 AlmGa1-mN/AlsGa1-sN (n<m<s≤1))은 성장 기판(10)과 AlN 물질 간의 격자 상수와 열팽창 계수 차이로 인해 발생된 다량의 관통 전위(Threading Dislocation)의 수를 감소시켜 주는 기능을 한다. 특히, 성장 방향과 나란하게 전파되는 오픈 코아 전위(Open Core Dislocation)를 억제하는 역할이 주 기능이다. 제1 스페이서 층(32; 예: 20 ~ 60nm 두께의 un-doped AlpGa1-pN (0.5<p))과 제2 스페이서 층(52; 예: 10 ~ 50nm 두께의 un-doped AlqGa1-qN (p<q))은 통상적으로 도펀트(Si, Mg)로 도핑하지 않는 것이 바람직며, 제1 반도체 영역 측(30,31)과 제2 반도체 영역 측(50,60)의 도펀트(Si, Mg)가 성장 중 또는 장시간 구동 시에 활성 영역(40)으로 물질 확산되는 현상을 억제해서 성능과 함께 신뢰성을 개선하는 역할을 한다. 제1 정공 주입층(60a; 예: 단층의 p형 AliGa1-iN (x<i<h) 또는 단일 또는 멀티 페어의 p형 AliGa1-iN/AlvGa1-vN (x<i<v<<h))은 V형 피트(V)를 메우는 층으로, V형 피트(V)를 통해 활영 영역(40)의 하부에 위치하는 우물층으로도 정공이 원활히 공급될 수 있도록 역할한다. 통상 MQWs에서 최하층 우물층과 장벽층을 first well, barrier라 칭하고, 최상층 우물층과 장벽층을 last well, barrier라 칭한다. V형 피트(V)가 없는 경우에 반도체 발광소자의 발광은 주로 last well과 그 인근 우물층에서 이루어지지만, V형 피트(V)가 활성 영역(40)의 아래에서부터 형성되는 경우에, first well과 그 인근 우물층에도 정공이 원활히 공급되어 발광이 이루어지게 되며, 이는 고출력 심 자외선 발광 반도체 소자를 구현하는데, 필수적인 요소라 할 것이다. 제2 정공 주입층(60b; 예: 단층의 p형 AlkGa1-kN (x<k<i) 또는 단일 또는 멀티 페어의 p형 AlkGa1-kN/AlwGa1-wN (x<k<w<i))은 제2 반도체 영역(60) 전체에 걸친 전류 확산(current spreading)을 원활히 하는 기능을 한다.
도 24는 도핑농도에 따라 V형 피트가 형성되는 정도를 나타내는 사진으로서, 도핑농도가 5*1018/cm3 이하일 때는 V형 피트가 잘 생성되지 않음을 보여준다. (a)는 도핑농도가 2*1017/cm3일 때의 사진, (b)는 도핑농도가 1*1018/cm3일 때의 사진, (c)는 도핑농도가 6*1018/cm3일 때의 사진, (d)는 도핑농도가 2*1019/cm3일 때의 사진이다.
도 41 및 도 42은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 도 41에 도시된 바와 같이, 하나의 지지 기판(101) 위에 복수의 반도체 발광 영역(30,40,50)이 접합되어 있다. 각각의 반도체 발광 영역(30,40,50)은 기판(10)에 구비되어 있으며, 기판(10)과 반도체 발광 영역(30,40,50) 사이에는 버퍼 영역(20)과 희생층(21)이 구비되고, 그 반대 측에는 반도체 발광 영역(30,40,50)에 전원을 공급하는 한편 본딩을 제공하는 도전성 접합 구조물(98)이 구비된다. 도 32에 제시된 것과 달리, 기판(10), 버퍼 영역(20), 희생층(21), 반도체 발광 영역(30,40,50) 및 도전성 접합 구조물(98)은 웨이퍼 상태가 아니라, 웨이퍼로부터 스크라이빙 및/또는 브레이킹과 같은 절단 공정을 거쳐 개별화되어 있다. 이들 각각을 반도체 발광 다이(A,B; Semiconductor Light Emitting Die)라 칭한다. 후술하겠지만, 본 개시에 있어서 반도체 발광 다이(A,B)는 도 30에 제시된 반도체 발광 칩(A)과 달리 두 개의 전극(800,900) 모두가 노출된 형태가 아니라는 점에서 차이를 가진다. 즉, 본 개시에 있어서, 반도체 발광 다이(A,B)는 반도체 발광 칩(도 30 참조) 및 반도체 발광 웨이퍼(도 32 참조)와 구분되며, 2개의 전극이 형성되어 모두 외부로 노출된 반도체 발광 칩과 구분되는 한편, 전극이 아직 형성되지 않았거나 전극이 형성되었더라도 기판이 스크라이빙 및/또는 브레이킹과 같은 공정을 거쳐서 개별화되지 않은 반도체 발광 웨이퍼와 구분된다. 반도체 발광 다이(A,B)는 1개의 전극만 형성된 상태(도 43 참조)이거나 2개의 전극이 형성되었더라도 하나의 전극만이 외부로 노출된 형태(도 45 참조)를 가질 수 있다.
이하에서, 반도체 발광 다이(A)를 기준으로 설명한다.
지지 기판(101)은 제1 전기적 통로(91)와 제2 전기적 통로(92)를 구비하며, 제1 전기적 통로(91)에 접합층(90)이 구비되어 있다. 반도체 발광 다이(A)는 제1 전기적 통로(91)에 마련된 접합층(90) 위에서 접합되며, 접합층(90)은 반도체 발광 다이(A)의 접합면 전체가 빈틈없이 접합층(90) 위에 놓이도록 설계된다. 접합에는 접착층(90)과 도전성 접합 구조물(98)이 이용된다. 이러한 구성을 통해, 도 30 및 도 31에 제시된 반도체 발광소자와 달리 전극의 정렬의 어려움 없이 그리고 별도의 언더필 물질(U) 없이도 반도체 발광 다이(A)와 지지 기판(101) 사이의 빈틈을 제거할 수 있으며, 도 32 내지 도 36에 제시된 반도체 발광소자와 달리 제2 전기적 통로(92) 위의 스티키한 접합층(90)을 제거하는 어려움 없이 반도체 발광소자를 제조할 수 있게 된다.
기판(10)은 통상적으로 성장 기판이지만, 성장 기판이 제거되고 웨이퍼 본딩을 통해 부착된 지지 기판인 것을 배제하는 것은 아니다. 이 지지 기판은 제1 전기적 통로(91) 및 제2 전기적 통로(92)가 형성되지 않는다는 점에서 지지 기판(101)과 차이를 가진다. 기판(10)으로는 사파이어(단결정 Al2O3), 소결된 또는 다결정화된 Al2O3(알루미나), 단결정 또는 다결정화된 AlN(질화 알루미늄), 단결정 실리콘카바이드(SiC), 단결정 Si 등이 사용될 수 있다.
반도체 발광 영역(30,40,50)은 제1 도전성 영역(30), 활성 영역(40) 및 제2 도전성 영역(50)으로 이루어지며, 활성 영역(40)에서 발광하는 광의 파장에 따라 구성 물질이 달라질 수 있다. 가시광(녹색, 청색) 또는 자외선(UVA,UVB,UVC)을 발광하는지에 따라 3족 질화물 반도체의 Al, In, Ga의 양을 조절하면서 적절히 조절하여 구성될 수 있다. 더 나아가서는 적색과 적외선 빛을 발광하는 3족 인화물(Group 3 Phosphide) 및/또는 비소화물(Group 3 Asenide) 반도체로 구성될 수도 있다.
버퍼 영역(20)은 광의 파장을 결정하는 활성 영역(40)에 따라 형성 물질들이 선택되는데, 예를 들어 활성 영역(40)이 UVB, UVC 피크 파장의 빛을 발광하는 경우에, 씨앗층과 Air Void를 가지는 두꺼운 AlN로 된 층(평균 3um 전후)으로 구성될 수 있다.
희생층(21)은 LLO 공정에서 기판(10)과 반도체 발광 영역(30,40,50)을 분리하는 층이다. 희생층(21)은 AlxGa1-xN (0≤x≤1) 단층 또는 다층으로 형성될 수 있고, 더 바람직하게는 후속하는 공정인 기판(10) 제거 단계에서 레이저를 통해서 분리 제거할 때, 레이저 빔을 더 효과적으로 흡수할 수 있는 단층보다는 다층 구조가 좋다. 일 예로 다층 구조는 AlxGa1-xN (0≤x≤1) 및 AlyGa1-yN (0≤y≤1)로 구성된 적어도 2층 이상으로 형성한다.
도전성 접합 구조물(98)에 대해서는 뒤에서 반도체 발광 다이(A)의 상세 예와 함께 설명한다.
접합층(90)으로는 전기적으로 도전성 물질이면 국한되지 않지만, 솔더링(Soldering, 400℃ 미만에서 접합) 또는 브레이징(Brazing, 400℃ 이상에서 접합) 공정이 가능한 물질을 우선적으로 선택한다. 대표적인 물질 예는 PdIn, AgIn, AuSn, NiSn, CuSn, AuSi, AuGe, 다공성 귀금속(Porous Noble Metal), Cu 등이다.
지지 기판(101)으로는 전기절연성이면서 높은 열적안정성을 갖는 사파이어(단결정 Al2O3), 소결된 또는 다결정화된 Al2O3(알루미나), 소결된 또는 다결정화된 실리콘나이트라이드(SiNx), 소결된 또는 다결정화된 AlN(질화 알루미늄), 단결정 또는 다결정의 전기절연성 실리콘카바이드(SiC), 단결정 또는 다결정의 전기절연성 다이아몬드(Diamond) 등이 바람직하다.
제1 전기적 통로(91)와 제2 전기적 통로(92)는 전기절연성이면서 높은 열적안정성을 갖는 지지 기판(101)에 관통 홀(Through Hole)을 형성한 다음, PVD 공정을 통한 접착력 강화층 물질 증착과 함께 연속하는 공정으로 전기 또는 무전해 (Eletro 또는 Electroless) 도금 공정을 통해 구리(Cu) 물질로 관통 홀을 필링하는 공정으로 형성할 수 있다. 상기 PVD 공정을 통한 접착력 강화층 물질은 Ti, Cr, Ni, Pd, Au, Cu 등에서 적어도 두 층 이상으로 증착하는 것이 바람직하다.
바람직하게는 지지 기판(101)의 하면(104)에는 제1 전기적 통로(91)와 제2 전기적 통로(92) 각각에 대응하여 도전 패드(120,121)가 구비된다.
도면 번호 103은 지지 기판(101)의 상면이다.
다음으로, 도 42에 도시된 바와 같이, LLO 공정을 통해 기판(10)을 제거하고, 잔류물을 제거함으로써, 반도체 발광 영역(30,40,50)만을 남긴다. 패시베이션 공정을 통해 절연층(110)이 형성되며, 제2 전기적 통로(92)와 반도체 발광 영역(30,40,50)을 전기적으로 도통시키는 전기적 연결(93)을 와이어 본딩이 아니라, 전극 증착을 통해 형성함으로써 비와이어 본딩된 반도체 발광 칩을 가지는 반도체 발광소자를 완성한다. 요구사양에 따라 반도체 발광 다이(A)가 하나씩 구비되도록 지지 기판(101)을 절단하거나 복수개가 구비되도록 지지 기판(101)을 절단하는 것도 가능하다. 필요에 따라 식각 공정을 통해 반도체 발광 영역(30,40,50)의 일부를 제거하거나 두께를 감소시키거나 광 산란을 위한 거친 표면을 형성하는 공정이 행해질 수 있다. 절연층(110)과 접합층(90)의 안정적 결합을 위해 전술한 바와 같이, 접합층(90)의 최상층을 Ti, Cr, Ni, V, W과 같이 절연층(110)과 접착력이 좋은 금속으로 형성할 수 있으며, 절연층(110) 형성 이전에 산소(O2) 플라즈마 처리 또는 산소(O2) 분위기에서 어닐링 처리하여 절연층(110)과의 접착력을 강화하는 것도 바람직하다. 패시베이션(Passivation) 역할과 전기적인 쇼트를 방지하기 위해 절대적으로 필요한 고품질 절연층(110) 물질로는 SiO2를 비롯하여 SiNx, Al2O3, Cr2O3, TiO2 등의 내전압이 높은 금속 산화물 또는 질화물이 좋고, 이들 물질들은 통상 PECVD, ALD 등의 화학적 증기 증착법(CVD) 또는 Sputter, PLD 등의 물리적 증기 증착법(PVD)을 통해 형성될 수 있다. 더 바람직한 공정으로는 SiO2 물질을 포함한 액상 상태의 SOG(Spin On Glass), FOx(Flowable Oxide) 물질을 스핀 코팅해서 큐어링 공정을 통해서 형성하는 것이다. 이러한 액상 상태의 스핀 코팅 공정은 끊어짐이 없고 갭 필링(Gap Filling)이 가능한 절연층(110)을 형성하는데 큰 이점을 갖는다. 본 개시에서는 SOG와 FOx 물질을 카본(Carbon) 성분 함유에 따라서 구분하는데, 통상 카본 성분을 갖지 않은 액상의 SiO2 절연층을 FOx라 한다.
이후의 공정은 도 37 내지 15에 제시된 공정과 다르지 않으며, 도 37 내지 도 39에 제시된 반도체 발광 웨이퍼 상태를 잘라서 본 개시에 따른 반도체 발광 다이로 이용할 수 있다.
도 43 및 도 44은 본 개시에 따른 반도체 발광소자의 구체적인 일 예를 나타내는 도면으로서, 설명의 편의를 위해 반도체 발광 다이(A)가 지지 기판(101; 도시 생략)에 접합된 상태에서 칩 형태로 바뀌는 과정(전기적 연결(93)을 형성하는 과정)을 도시한다. 먼저, 도 43(a)에 도시된 바와 같이, 반도체 발광 다이(A)를 준비한다. 반도체 발광 다이(A)는 기판(10), 버퍼 영역(20), 희생층(21), 반도체 발광 영역(30,40,50), 절연층(111) 및 도전성 접합 구조물(98)을 포함한다. 도전성 접합 구조물(98)은 절연층(111)에 형성된 개구를 통해 반도체 발광 영역(30,40,50)과 전기적으로 연통한다. 제시된 예에서 도전성 접합 구조물(98)은 제2 반도체 영역(50)에 전기적으로 연결되어 있다. 도전성 접합 구조물(98)은 제1 도전층(94)과 제2 도전층(95)을 포함한다. 제1 도전층(94)은 제2 반도체 영역(50)에 대해 전극으로 기능하며, 반사막으로도 기능한다. 제1 도전층(94)은 UVB 및 UVC에 대해, Rh, Ni/Au와 같은 물질로 이루어질 수 있으며, 가시광과 UVA에 대해 Ag, Ni/Ag, ITO/Ag, ITO/DBR과 같은 구조를 가질 수 있다. 바람직하게는 제1 도전층(94)은 제2 도전층(95)과의 물질 간 이동(Diffusion)을 차단하기 위해 Ti, Ni, Cr, V, Pt, W, TiW, TiN, CrN, VN 등으로 이루어진 확산방지층(Diffusion Barrier Layer)을 더 포함한다. 제2 도전층(95)은 접합층(90)과 접합 기능을 제공하며 AuSn, NiSn, CuSn, PdIn, Au, Ag, Cu와 같은 물질로 이루어질 수 있다. 다음으로, 도 43(b)에 도시된 바와 같이, 기판(10)이 제거되고, 식각 공정을 통해 잔류물의 제거, 제1 반도체 영역(30)의 두께 감소와 절연층(111; 예: SiO2)의 노출이 행해진다. 다음으로, 도 43(c)에 도시된 바와 같이, 절연층(110)이 형성되는데, 절연층(110)이 노출된 절연층(111)과 직접 연결되도록 형성되는 것이 중요하다. 절연층(110)과 절연층(111)은 모두 절연 물질로 되어 있어 있으므로, 이들의 연결은 구조적으로 안정하고 전기적 쇼트(Electrical Short)를 확실한 방지가 가능하다. 두 절연층(110,111)의 구분을 위해 절연층(110)을 제1 패시베이션층이라 칭할 수 있다.
다음으로, 도 43(c)에 도시된 바와 같이, 절연층(110)이 형성된다. 바람직하게는, 도 43(d)에 도시된 바와 같이, 광산란을 위한 거친 표면으로 된 기판 제거면(31)이 제1 반도체 영역(30)에 형성된다. 다음으로, 도 43(e)에 도시된 바와 같이, 전기적 연결(93)이 형성된다. 전기적 연결(93)은 제1 반도체 영역(30)으로 이어진다. 제1 패시베이션층 또는 절연층(110) 상부를 통해 형성하는 전기적 연결(93)은 통상 반도체 웨이퍼 Fabrication 공정인 PR Photo Lithography & Metal Deposition(금속 증착) 공정을 통해서 수행하는데, 전기적 연결(93)은 Cr, Ti, Ni, V, Al, Pt, Au, Cu 등으로 구성된 다층 구조로 형성될 수 있다. 필요에 따라, 도 43(f)에 도시된 바와 같이, 전기적 연결(93)을 패시베이션하는 제2 패시베이션층 또는 절연층(112)이 형성된다.
도 45은 본 개시에 따른 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면으로서, 먼저, 도 45(a)에 도시된 바와 같이, 반도체 발광 다이(A)를 준비한다. 반도체 발광 다이(A)는 기판(10), 버퍼 영역(20), 희생층(21), 반도체 발광 영역(30,40,50), 절연층(111), 제1 도전층(94), 절연성 격리막 또는 절연층(113), 절연층(114) 및 도전성 접합 구조물(98)을 포함한다. 필요에 따라, 제1 도전층(94)의 전기적 특성이 열화되는 것을 방지하기 위하여 전기전도성 캡핑층(114)이 추가될 수 있다. 도전성 접합 구조물(98)은 도 43(a)와 달리, 제2 도전층(95)과 제3 도전층(99)으로 이루어진다. 제2 도전층(95)은 절연층(111)과 절연성 격리막 또는 절연층(113)을 관통하여 형성된 개구(V)를 통해 제3 도전층(99)과 전기적으로 연통한다. 제3 도전층(99)은 Cr/Ti/Al/Ni/Au와 같은 형식으로 이루어질 수 있으며, 접촉력이 좋은 금속(Cr, Ti), 배리어 금속(Ti,Ni,Pt), 반사성이 우수한 금속(Al), 본딩력이 좋은 금속(Au)의 조합으로 이루어질 수 있다. 다음으로, 도 45(b)에 도시된 바와 같이, 기판(10)이 제거되고, 식각 공정을 통해 잔류물의 제거, 제1 반도체 영역(30)의 두께 감소와, 절연층(111; 예: SiO2)의 노출이 행해진다. 다음으로, 도 45(c)에 도시된 바와 같이, 도 43(d)에 도시된 것과 마찬가지로 광산란을 위한 거친 표면으로 된 기판 제거면(31)을 제1 반도체 영역(30)에 형성한 다음, 제1 패시베이션층 또는 절연층(110)이 노출된 절연층(111)과 직접 연결되도록 형성한다. 다음으로, 도 45(d)에 도시된 바와 같이, 제1 패시베이션층 또는 절연층(110), 절연층(111), 절연성 격리막 또는 절연층(113)이 제거되어 노출된 전기전도성 캡핑층(114) 및/또는 제1 도전층(94)과 연통하는 전기적 연결(93)이 형성된다. 도 45(d)에서 제1 도전층(94)과 전기적 연결(93)이 연결되지 않는 형태로 도시되었지만, 도 37에 도시된 바와 같이 이들은 전기적으로 연결되어 있다. 필요에 따라, 도 43(f)에 도시된 바와 같이, 전기적 연결(93)을 패시베이션하는 절연층(112)이 형성될 수 있다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 제1 반도체 영역 아래에 구비되는 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층; 그리고, 성장기판과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 구비되는 ID 및 IDB 억제층;을 포함하는 자외선 발광 반도체 소자.
(2) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 제1 고온 성장된 AlN 층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.
(3) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 제1 고온 성장된 AlN 층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층;과 제2 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.
(4) 성장기판과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 성장기판 제거를 위한 희생층;을 포함하는 자외선 발광 반도체 소자.
(5) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 제1 고온 성장된 AlN 층;과 성장기판 제거를 위한 희생층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층;과 제2 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.
(6) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 제1 고온 성장된 AlN 층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층; 성장기판 제거를 위한 희생층;과 제2 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.
(7) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 성장기판 제거를 위한 희생층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층;과 제1 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.
(8) ID 및 IDB 억제층과 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층; 성장기판 제거를 위한 희생층;과 제1 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.
(9) 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 활성 영역의 반대 측에서 제1 반도체 영역에 구비되며, 의도적으로 도핑되지 않은(undoped) AlxGa1-xN (0.5≤x≤1) 층; 제2 반도체 영역 측에 구비되며, 성장기판이 제거된 복수의 반도체 영역을 지지하는 지지 기판; 그리고, 복수의 반도체 영역과 지지 기판을 접합하는 접합층;을 포함하는 자외선 발광 반도체 소자.
(10) 지지 기판을 관통하여 접합층을 통해 제1 반도체 영역에 전기적으로 연결되는 제1 전기적 통로; 그리고, 지지 기판을 관통하여 제1 전기적 연결을 통해 제2 반도체 영역에 전기적으로 연결되는 제1 전기적 통로;를 포함하는 자외선 발광 반도체 소자.
(11) 지지 기판을 관통하여 접합층을 통해 제2 반도체 영역에 전기적으로 연결되는 제1 전기적 통로; 그리고, 지지 기판을 관통하여 제1 전기적 연결을 통해 제1 반도체 영역에 전기적으로 연결되는 제1 전기적 통로;를 포함하는 자외선 발광 반도체 소자.
(12) 접합층을 기준으로 지지 기판에 대향하는 측에서 와이어 본딩 패드로서 구비되며, 제2 반도체 영역에 전기적으로 연결되는 제1 전기적 연결; 그리고, 접합층을 기준으로 지지 기판에 대향하는 측에서 와이어 본딩 패드로서 구비되며, 접합층을 통해 제1 반도체 영역에 전기적으로 연결되는 제2 전기적 연결;을 포함하는 자외선 발광 반도체 소자.
(13) 접합층을 기준으로 지지 기판에 대향하는 측에서 와이어 본딩 패드로서 구비되며, 제2 반도체 영역에 전기적으로 연결되는 제1 전기적 연결; 그리고, 접합층을 기준으로 지지 기판에 대향하는 측에서 와이어 본딩 패드로서 구비되며, 의도적으로 도핑되지 않은(undoped) AlxGa1-xN (0.5≤x≤1) 층을 관통하여 제1 반도체 영역에 전기적으로 연결되는 제2 전기적 연결;을 포함하는 자외선 발광 반도체 소자.
(14) 상기 자외선 발광 반도체 소자를 제조하는 방법.
(15) 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 성장 기판 위에 성장되는 제1 AlN 층; 스트레스 조절층; 제1 반도체 영역 아래에 구비되는 제2 AlN 층; 제1 AlN 층과 스트레스 조절층 사이에 다층으로 구비되며, 제1 AlN 층에 접하는 측에서 제1 AlN 층과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 스트레스 조절층과 접하는 측에서 스트레스 조절층과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 다층 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 제1 AlGaN 영역; 그리고, 스트레스 조절층과 제2 AlN 층 사이에 다층으로 구비되며, 스트레스 조절층에 접하는 측에서 스트레스 조절층과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 제2 AlN 층과 접하는 측에서 제2 AlN 층과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 다층 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 제2 AlGaN 영역;을 포함하는 자외선 발광 반도체 소자.
(16) 스트레스 조절층은 희생층인 자외선 발광 반도체 소자.
(17) 제2 AlN 층과 제1 반도체 영역 사이에 구비되는 AlxGa1-xN (0.5≤x≤1) 층;을 포함하는 자외선 발광 반도체 소자.
(18) 제1 AlN 층과 제1 AlGaN 영역 사이에 구비되는 ID 및 IDB 억제층;을 포함하는 자외선 발광 반도체 소자.
(19) 제1 AlGaN 영역의 감소되는 알루미늄 조성과 제2 AlGaN 영역의 증가되는 알루미늄 조성이 서로 대칭으로 이루는 자외선 발광 반도체 소자.
(20) 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 성장 기판 위에 성장되는 제1 AlN 층; 스트레스 조절층; 제1 반도체 영역 아래에 구비되는 AlxGa1-xN (0.5≤x≤1) 층; 제1 AlN 층과 스트레스 조절층 사이에 다층으로 구비되며, 제1 AlN 층에 접하는 측에서 제1 AlN 층과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, 스트레스 조절층과 접하는 측에서 스트레스 조절층과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 다층 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 제1 AlGaN 영역; 그리고, 스트레스 조절층과 AlxGa1-xN (0.5≤x≤1) 층 사이에 다층으로 구비되며, 스트레스 조절층에 접하는 측에서 스트레스 조절층과 20% 이내의 알루미늄(Al) 조성 차이를 가지며, AlxGa1-xN (0.5≤x≤1) 층과 접하는 측에서 AlxGa1-xN (0.5≤x≤1) 층과 20% 이내의 알루미늄(Al) 조성 차이를 가지면서 다층 각각이 20% 이내의 알루미늄(Al) 조성 차이를 가지는 제2 AlGaN 영역;을 포함하는 자외선 발광 반도체 소자.
(21) 제1 AlN 층과 제1 AlGaN 영역 사이에 구비되는 ID 및 IDB 억제층;을 포함하는 자외선 발광 반도체 소자.
(22)알루미늄질화물 템플릿을 제조하는 방법에 있어서, 성장 기판을 준비하는 단계; 성장 기판 위에 Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층을 성장하는 단계; Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층 내의 갈륨(Ga) 및 인듐(In)을 분해 및 증발시켜 다수의 보이드를 가지는 다공성 Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층이 되도록 에칭하는 단계; 그리고, 다공성 Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층 위에 AlN 층을 성장하는 단계;를 포함하는 알루미늄질화물 템플릿을 제조하는 방법.
(23) AlN 층을 성장하는 단계에 앞서, Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층을 성장하는 단계 및 에칭하는 단계를 복수회 반복하는, 알루미늄질화물 템플릿을 제조하는 방법.
(24) Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층을 성장하는 단계, 에칭하는 단계 및 AlN 층을 성장하는 단계를 복수회 반복하는, 알루미늄질화물 템플릿을 제조하는 방법.
(25) Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층을 성장하는 단계에 앞서, 기판에 씨앗층을 형성하는 단계;를 더 포함하는, 알루미늄질화물 템플릿을 제조하는 방법.
(26) Al1-v-wGavInwN (0≤v<1,0≤w<1,v+w<1) 층은 Al1-vGavN (0<v<1) 층인, 알루미늄질화물 템플릿을 제조하는 방법.
(27) n번째 성장되는 AlN 층 이전에, 1번째부터 n-1번째로 성장되는 AlN 인터레이어는 100nm 이하의 두께를 갖는, 알루미늄질화물 템플릿을 제조하는 방법.
(28) 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 320nm 이하의 피크 파장을 가지는 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역;을 구비하는 자외선 발광 반도체 소자를 제조하는 방법에 있어서, 상기 제1 반도체 영역을 성장하는 단계; 상기 제1 반도체 영역 위에, 1000℃ 이상의 성장온도와 6*1018 ~ 5*1019/cm3 범위의 도핑농도로, V형 피트를 가지는 V형 피트 발생층을 성장하는 단계; 상기 V형 피트를 유지하면서 상기 활성 영역을 성장하는 단계; 그리고, 상기 활성 영역 위에, 상기 제2 반도체 영역을 성장하는 단계;를 포함하는 자외선 발광 반도체 소자를 제조하는 방법.
(29) 상기 V형 피트 발생층은 50 ~ 500nm의 두께를 가지는 자외선 발광 반도체 소자를 제조하는 방법.
(30) 상기 V형 피트 발생층은 AlN로 되어 있는 자외선 발광 반도체 소자를 제조하는 방법.
(31) 상기 V형 피트 발생층은 전체로서 50% 이상의 Al 함유량을 가지는 자외선 발광 반도체 소자를 제조하는 방법.
(32) 상기 활성 영역을 성장하는 단계에 앞서, 6*1018 ~ 5*1019/cm3 범위의 도핑농도로 도핑된 상기 V형 피트 발생층의 도펀트가 상기 활성 영역으로 확산되는 방지하는 제1 스페이서 층을 성장하는 단계;를 더 포함하는 자외선 발광 반도체 소자를 제조하는 방법.
(33) 비와이어 본딩을 통해 반도체 발광소자를 제조하는 방법에 있어서, 웨이퍼 상태로부터 개별화되어 있으며, 기판, 복수의 반도체 영역(복수의 반도체 영역은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공이 재결합을 통해 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 포함), 제1 반도체 영역 및 제2 반도체 영역 중의 하나와 전기적으로 연결되며 제2 반도체 영역 전체에 걸쳐 형성된 도전성 접합 구조물을 구비하는 반도체 발광 다이, 그리고 상면 및 하면, 상면으로부터 하면 측으로 이어진 제1 전기적 통로와 제2 전기적 통로 및 상면에서 제1 전기적 통로를 덮어 전기적으로 연결되어 있는 접합층을 구비하는 지지 기판을 준비하는 단계; 제2 반도체 영역 전체를 덮고 있는 도전성 접합 구조물이 빈틈없이 접합층과 접합되도록 반도체 발광 다이를 지지 기판에 제2 전기적 통로가 노출된 상태에서 부착하는 단계; 기판을 제거하는 단계; 그리고, 전기적 연결을 통해 제1 반도체 영역 및 제2 반도체 영역 중의 나머지 하나와 제2 전기적 통로를 증착을 통해 전기적으로 연결하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법.
(34) 도전성 접합 구조물은 제2 반도체 영역과 오믹 접촉하는 제1 도전층과 접합층과 접합하는 제2 도전층을 포함하는 반도체 발광소자를 제조하는 방법.
(35) 도전성 접합 구조물은 제1 반도체 영역과 오믹 접촉하는 제3 도전층과 접합층과 접합하는 제2 도전층을 포함하는 반도체 발광소자를 제조하는 방법.
(36) 반도체 발광 다이는 기판의 제거 이후에 노출되는 절연층을 제2 반도체 영영과 제2 도전층을 사이에 구비하는 반도체 발광소자를 제조하는 방법.
(37) 전기적으로 연결하는 단계에 앞서, 복수의 반도체 영역 위로부터 절연층을 거쳐서 접합층을 덮고 있는 제1 패시베이션층을 형성하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.
(38) 제1 패시베이션층을 형성하는 단계에 앞서, 접합층에 산소(O2) 플라즈마 처리 또는 산소(O2) 분위기에서 어닐링 처리하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.
(39) 제1 패시베이션층은 SiO2 물질을 포함한 FOx(Flowable Oxide) 물질을 스핀 코팅하여 형성되는 반도체 발광소자를 제조하는 방법.
본 개시에 따른 자외선 발광 반도체 소자에 의하면, IDB를 억제할 수 있게 된다.
또한, 본 개시에 따른 자외선 발광 반도체 소자에 의하면, IDB를 억제 구조를 이용한 반도체 칩을 제조할 수 있게 된다.
또한 본 개시에 따른 자외선 발광 반도체 소자에 의하면, 소자의 결정학적 결함을 감소시킨 자외 발광 반도체 소자를 제조할 수 있게 된다.
또한 본 개시에 따른 알루미늄질화물 템플릿을 제조하는 방법에 의하면, 크랙이 없고, 결정학적 결함의 밀도가 낮은 알루미늄질화물 템플릿을 제조할 수 있게 된다.
본 개시에 따른 자외선 발광 반도체 소자에 의하면, V형 피트를 구비한 자외선 발광 반도체 소자를 실제로 실현할 수 있게 된다.
본 개시에 따른 반도체 발광소자를 제조하는 방법에 의하면, 도 30 및 도 31에 제시된 반도체 발광소자와 달리 전극 정렬의 어려움 없이 그리고 별도의 언더필 물질(U) 없이도 반도체 발광 다이(A)와 지지 기판(101) 사이의 빈틈을 제거할 수 있으며, 도 32 내지 도 36에 제시된 반도체 발광소자와 달리 제2 전기적 통로(92) 위의 스티키한 접합층(90)을 제거하는 어려움 없이 반도체 발광소자를 제조할 수 있게 된다.

Claims (7)

  1. 비와이어 본딩을 통해 반도체 발광소자를 제조하는 방법에 있어서,
    웨이퍼 상태로부터 개별화되어 있으며, 기판, 복수의 반도체 영역(복수의 반도체 영역은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공이 재결합을 통해 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 포함), 제1 반도체 영역 및 제2 반도체 영역 중의 하나와 전기적으로 연결되며 제2 반도체 영역 전체에 걸쳐 형성된 도전성 접합 구조물을 구비하는 반도체 발광 다이, 그리고 상면 및 하면, 상면으로부터 하면 측으로 이어진 제1 전기적 통로와 제2 전기적 통로 및 상면에서 제1 전기적 통로를 덮어 전기적으로 연결되어 있는 접합층을 구비하는 지지 기판을 준비하는 단계;
    제2 반도체 영역 전체를 덮고 있는 도전성 접합 구조물이 빈틈없이 접합층과 접합되도록 반도체 발광 다이를 지지 기판에 제2 전기적 통로가 노출된 상태에서 부착하는 단계;
    기판을 제거하는 단계; 그리고,
    전기적 연결을 통해 제1 반도체 영역 및 제2 반도체 영역 중의 나머지 하나와 제2 전기적 통로를 증착을 통해 전기적으로 연결하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법.
  2. 청구항 1에 있어서,
    도전성 접합 구조물은 제2 반도체 영역과 오믹 접촉하는 제1 도전층과 접합층과 접합하는 제2 도전층을 포함하는 반도체 발광소자를 제조하는 방법.
  3. 청구항 1에 있어서,
    도전성 접합 구조물은 제1 반도체 영역과 오믹 접촉하는 제3 도전층과 접합층과 접합하는 제2 도전층을 포함하는 반도체 발광소자를 제조하는 방법.
  4. 청구항 2 또는 청구항 3에 있어서,
    반도체 발광 다이는 기판의 제거 이후에 노출되는 절연층을 제2 반도체 영영과 제2 도전층을 사이에 구비하는 반도체 발광소자를 제조하는 방법.
  5. 청구항 4에 있어서,
    전기적으로 연결하는 단계에 앞서, 복수의 반도체 영역 위로부터 절연층을 거쳐서 접합층을 덮고 있는 제1 패시베이션층을 형성하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.
  6. 청구항 5에 있어서,
    제1 패시베이션층을 형성하는 단계에 앞서, 접합층에 산소(O2) 플라즈마 처리 또는 산소(O2) 분위기에서 어닐링 처리하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.
  7. 청구항 5에 있어서,
    제1 패시베이션층은 SiO2 물질을 포함한 FOx(Flowable Oxide) 물질을 스핀 코팅하여 형성되는 반도체 발광소자를 제조하는 방법.
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