WO2021193532A1 - 距離画像取得装置 - Google Patents

距離画像取得装置 Download PDF

Info

Publication number
WO2021193532A1
WO2021193532A1 PCT/JP2021/011713 JP2021011713W WO2021193532A1 WO 2021193532 A1 WO2021193532 A1 WO 2021193532A1 JP 2021011713 W JP2021011713 W JP 2021011713W WO 2021193532 A1 WO2021193532 A1 WO 2021193532A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
pixel
region
charge
pulse
Prior art date
Application number
PCT/JP2021/011713
Other languages
English (en)
French (fr)
Inventor
川人　祥二
Original Assignee
国立大学法人静岡大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立大学法人静岡大学 filed Critical 国立大学法人静岡大学
Priority to US17/913,070 priority Critical patent/US20230194678A1/en
Priority to CN202180023114.6A priority patent/CN115335722A/zh
Priority to EP21776666.6A priority patent/EP4119891A1/en
Priority to JP2022510481A priority patent/JPWO2021193532A1/ja
Publication of WO2021193532A1 publication Critical patent/WO2021193532A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01C—MEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
    • G01C3/00—Measuring distances in line of sight; Optical rangefinders
    • G01C3/02—Details
    • G01C3/06—Use of electric means to obtain final indication
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/483—Details of pulse systems
    • G01S7/486—Receivers
    • G01S7/4861—Circuits for detection, sampling, integration or read-out
    • G01S7/4863—Detector arrays, e.g. charge-transfer gates

Abstract

距離画像取得装置１は、パルス光ＬＰを発生させる光源１１と、光源１１を制御する光源制御部１２ａと、入射パルス光ＬＲに対応する電荷を生成する複数の画素回路１３を含む画素アレイ１４と、画素アレイ１４の動作を制御する制御パルスＧ１～Ｇ４，ＧＤ及び論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）を画素アレイ１４に提供する周辺回路３１と、を備える。光源制御部１２ａは、画素アレイ１４における有感ピクセル領域ＡＥにパルス光ＬＰに基づく入射パルス光ＬＲが入射するようにパルス光ＬＰを発生させる動作を、有感ピクセル領域ＡＥを移動させながら繰り返し行う。周辺回路３１は、有感ピクセル領域ＡＥに含まれない不感ピクセル領域ＡＮを構成する画素回路１３に対して、光電変換領域２１で発生した電荷を電荷排出領域２３に移動させるように画素回路１３を動作させる。

Description

距離画像取得装置
　本発明は、画素ごとに距離情報を含む距離画像を取得する距離画像取得装置に関する。
　従来から、光の飛行時間を用いて距離情報を含む画像信号を生成するセンサ装置が用いられている。光の飛行時間を利用して距離情報を得る方式は、いわゆるＴＯＦ（Time　Of　Flight）方式と呼ばれている。特許文献１には、ＴＯＦ法に基づくセンサ装置が開示されている。このセンサ装置は、電荷振り分け方式と称される方式を採用する。電荷振り分け方式は、光の入射に応じて発生した電荷をゲートのオン／オフによって２つの電荷蓄積部に振り分ける。そして、それぞれの電荷蓄積部に蓄積された電荷の比率に基づいて、対象物までの距離を得る。
特開２００２－３９７１６号公報
　距離画像取得装置は、露光動作と、読出動作と、を繰り返す。露光動作は、対象物に光を照射すると共に対象物からの戻り光に起因する電荷を蓄積する。読出動作は、蓄積された電荷に対応する電圧を読み出す。ここで、露光動作から次の露光動作までの時間間隔が長くなると、露光動作によって得られる測定対象物の状態と、測定対象物の実際の状態との間にずれが生じる。測定対象物の状態とは、測定対象物までの距離である。特に、測定対象物が高速移動するときに、このずれが顕著になる。
　そこで、本発明は、測定対象物の状態を良好に計測可能な距離画像取得装置を提供する。
　本発明の一形態である距離画像取得装置は、パルス光を発生させる光源と、パルス光を、周期的なフレーム期間内で繰り返し発生させるように光源を制御する光源制御部と、Ｎ行Ｍ列（Ｎ及びＭは２以上の整数）に配置され、受けた光に対応する電荷を生成する複数の画素回路部を含む画素アレイと、画素アレイの周辺に配置されて、画素アレイの動作を制御する制御信号を画素アレイに提供する周辺回路と、を備える。画素回路部は、光を電荷に変換する光電変換領域、光電変換領域に近接して互いに離間して設けられた第１～第Ｘ（Ｘは２以上の整数）の電荷読出領域、光電変換領域で発生した電荷を排出するための電荷排出領域、光電変換領域と第１～第Ｘの電荷読出領域とに対応してそれぞれ設けられ、光電変換領域と第１～第Ｘの電荷読出領域との間における電荷転送のための転送制御パルスを印加するための第１～第Ｘの制御電極、及び光電変換領域と電荷排出領域との間における電荷転送のための転送制御パルスを印加するための第Ｘ＋１の制御電極を有し、光源制御部は、画素アレイにおける有感領域にパルス光に基づく戻り光が入射するようにパルス光を発生させる動作を、有感領域を移動させながら繰り返し行い、周辺回路は、有感領域に含まれない不感領域を構成する画素回路部の第Ｘ＋１の制御電極に対して、光電変換領域から電荷排出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する。
　この距離画像取得装置は、光源制御部が有感領域に戻り光が入射するようにパルス光を発生させたとき、不感領域には光電変換領域で発生した電荷を電荷排出領域に移動させる転送制御パルスを提供する。この動作によれば、戻り光が入射しない不感領域において、ノイズとなり得る電荷の蓄積が抑制される。その結果、不感領域が有感領域に切り替わるとき、戻り光に基づく電荷の蓄積の準備が整った状態が形成されている。つまり、不感領域から有感領域に素早く切り替えることができる。従って、パルス光を照射すると共に当該パルス光に起因する戻り光を受光する動作を、有感領域を移動させながら高速に繰り返すことが可能になる。照射動作及び受光動作の高速化及び繰り返しは、換言すると、いわゆる距離測定におけるフレーム期間内の光電荷の時間的オーバーサンプリング及び積算と同義である。従って、オーバーサンプリング及び積算によるローパスフィルタ効果によって、測定対象物が高速移動する場合であってもエリアシングの影響を受けることなく、良好な計測結果を得ることができる。
　一形態の距離画像取得装置において、光源制御部は、第ｊ行目（ｊは１以上Ｎ以下の整数）に含まれるすべての画素回路部の有感領域を露光するように、光源からパルス光を出射させる動作を行い、周辺回路は、第ｊ行目に含まれるすべての画素回路部の第１～第Ｘの制御電極に対して、光電変換領域から電荷読出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、不感領域に含まれるすべての画素回路部の第Ｘ＋１の制御電極に対して、光電変換領域から電荷排出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、を行ってもよい。この動作によれば、第ｊ行目に含まれる画素回路部を一括して、光電変換領域から電荷読出領域への電荷の移動を許可する状態に設定することが可能になる。さらに、第ｊ行目に含まれない画素回路部を一括して、光電変換領域から電荷排出領域への電荷の移動を許可する状態に設定することができる。
　一形態の距離画像取得装置において、光源制御部は、第ｊ行目（ｊは１以上Ｎ以下の整数）に含まれる一部の画素回路部の有感領域を露光するように、光源からパルス光を出射させる動作を行い、周辺回路は、第ｊ行目に含まれる画素回路部の一部に含まれる第１～第Ｘの制御電極に対して、光電変換領域から電荷読出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、不感領域に含まれる画素回路部の第Ｘ＋１の制御電極のすべてに対して、光電変換領域から電荷排出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、を行ってもよい。この動作によれば、画素アレイに含まれる所望の領域を有感領域とすることが可能になる。従って、画素アレイにおける有感領域をより緻密に設定することができる。
　一形態の距離画像取得装置は、転送制御パルスが、有感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷読出領域に移動させると共に、不感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷排出領域に移動させ、周辺回路及び光源制御部は、複数の有感領域に対する露光動作を複数回行った後に、電荷読出領域に蓄積された電荷に基づく電圧を出力させる読出動作を行ってもよい。この動作によれば、画素アレイの全体において複数回の露光動作を行った後に、画素アレイの全体から信号を読み出すことができる。
　一形態の距離画像取得装置は、転送制御パルスが、有感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷読出領域に移動させると共に、不感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷排出領域に移動させ、周辺回路及び光源制御部は、選択された有感領域に対する露光動作と、選択された有感領域を構成する画素回路部に対して電荷読出領域に蓄積された電荷に基づく電圧を出力させる読出動作と、を選択する有感領域を変更しながら繰り返し行ってもよい。この動作によれば、選択された有感領域ごとに露光動作と読出動作とを交互に行うことができる。
　一形態の距離画像取得装置は、転送制御パルスが、有感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷読出領域に移動させると共に、不感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷排出領域に移動させ、周辺回路及び光源制御部は、有感領域に対する露光動作と、電荷読出領域に蓄積された電荷に基づく電圧を出力させる読出動作と、を並行して行ってもよい。この動作によれば、ある領域における露光動作と別の領域における読出動作とが並行して行われる。従って、距離画像センサの動作をさらに高速化させることができる。
　一形態の距離画像取得装置の露光動作では、光源制御部が有感領域に対してパルス光を１回だけ発生させてもよい。この動作によっても、距離画像センサの動作をさらに高速化させることができる。
　一形態の距離画像取得装置の露光動作では、光源制御部が有感領域に対してパルス光を複数回発生させてもよい。この動作によっても、距離画像センサの動作をさらに高速化させることができる。
　一形態の距離画像取得装置の画素回路部は、入射パルス光を電荷に変換する機能を有する光電変換領域と、光電変換領域から電荷を受けて、電荷に基づく電圧を出力する読出回路と、を有してもよい。画素回路部は、複数のｎ型ＭＯＳトランジスタを含んで構成され、画素回路部は、ｐ型ＭＯＳトランジスタは含まない。
　一形態の距離画像取得装置の光源制御部は、画素アレイを複数の領域に分割した分割画素アレイ領域において、第ｊ行目（ｊは１以上Ｎ／Ｒ以下の整数（Ｒは行方向のアレイ分割数））に含まれる一部の画素回路部の有感領域を露光するように、光源からパルス光を出射させる動作を行ってもよい。光源は、全ての分割画素アレイ領域に含まれる有感領域を同時に露光するように照射が分割されてもよい。周辺回路は、全ての分割画素アレイ領域の第ｊ行目に含まれる画素回路部の一部に含まれる第１～第Ｘの制御電極に対して、光電変換領域から電荷読出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、全ての分割画素アレイ領域の不感領域に含まれる画素回路部の第Ｘ＋１の制御電極のすべてに対して、光電変換領域から電荷排出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、を行ってもよい。
　本発明によれば、測定対象物の状態を良好に計測可能な距離画像取得装置が提供される。
図１は、光源の照射領域を説明するための図である。 図２は、画素アレイと周辺回路との接続構成を示す図である。 図３は、第１実施形態にかかる距離画像センサ１０の概略構成を示すブロック図である。 図４は、図１の距離画像センサ１０を用いた距離計算の原理を説明するためのタイミングチャートである。 図５は、図１の距離画像センサ１０の詳細構成を示すブロック図である。 図６は、図５のＮＯＲ型ドライバ回路４１１の詳細な回路構成を示す図である。 図７は、図５のＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５と画素回路１３の合成キャパシタンスＣＧとの接続状態を示す回路図である。 図８は、読出回路を示す回路図である。 図９は、光源の動作と画素アレイの動作とを示すタイミングチャートである。 図１０は、光源の動作と画素アレイの動作とを説明するための図である。 図１１は、第２実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図１２は、距離画像センサ１０Ａにおいて生成される制御パルスＧ１ｐ，Ｇ１ｎの反転信号の波形及びＮＯＲ型ドライバ回路４１１の出力信号Ｇ１ｏｕｔの波形を示す図である。 図１３は、一般的なＣＭＯＳインバータ回路を用いた場合の入力制御パルスＶＩＮに対する貫通電流Ｉの時間波形を示す図である。 図１４は、一般的なＣＭＯＳインバータ回路における入力制御パルスＶＩＮと貫通電流Ｉとの関係を示すグラフである。 図１５は、第３実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図１６は、距離画像センサ１０Ｂにより生成される転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔの波形の一例を示す図である。 図１７は、画素回路１３の信号電荷処理領域１７における各領域の配置例を示す平面図である。 図１８は、画素回路１３の信号電荷処理領域１７における電位分布を示す図である。 図１９は、第４実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図２０は、第５実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図２１は、第６実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図２２は、第７実施形態の光源の照射領域を説明するための図である。 図２３は、第７実施形態の画素アレイと周辺回路との接続構成を示す図である。 図２４は、第７実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図２５は、第８実施形態にかかる距離画像センサの概略構成を示すブロック図である。 図２６は、第８実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図２７は、第８実施形態にかかる距離画像センサが有する駆動回路の詳細構成を示す回路図である。 図２８は、行スキャンパターン発生回路の詳細構成を示す回路図である。 図２９は、図２８に示す行スキャンパターン発生回路に関するタイミングチャートである。 図３０は、第８実施形態にかかる距離画像センサが有する画素回路の詳細構成を示す図である。 図３１は、図３０の画素回路に関する電位分布を示す図である。 図３２は、第９実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図３３は、第９実施形態の距離画像センサが有する画素切替回路の詳細構成を示す回路図である。 図３４は、第９実施形態にかかる距離画像センサが有する画素回路の詳細構成を示す図である。 図３５は、第１０実施形態にかかる距離画像センサの詳細構成を示すブロック図である。 図３６は、第１０実施形態にかかる距離画像センサが有する駆動回路の詳細構成を示す回路図である。 図３７は、第１０実施形態にかかる距離画像センサが有する画素回路の詳細構成を示す図である。 図３８は、第１変形例としての光源の動作と画素アレイの動作とを示すタイミングチャートである。 図３９は、第２変形例としての光源の動作と画素アレイの動作とを示すタイミングチャートである。 図４０は、第３変形例としての光源の動作と画素アレイの動作とを示すタイミングチャートである。 図４１は、第４変形例としての光源の動作と画素アレイの動作とを示すタイミングチャートである。 図４２は、第５変形例にかかる距離画像センサが有する画素回路の詳細構成を示す図である。 図４３は、図４２の画素回路に関する電位分布を示す図である。 図４４（ａ）は、第６変形例にかかるＮＯＲ型ドライバ回路を示す図である。図４４（ｂ）は、第７変形例にかかるＮＯＲ型ドライバ回路を示す図である。 図４５（ａ）は、第８変形例にかかるＮＯＲ型ドライバ回路を示す図である。図４５（ｂ）は、第９変形例にかかるＮＯＲ型ドライバ回路を示す図である。 図４６（ａ）は、第１０変形例にかかるＮＡＮＤ型ドライバ回路を示す図である。図４６（ｂ）は、第１１変形例にかかるＮＡＮＤ型ドライバ回路を示す図である。 図４７（ａ）は、第１２変形例にかかるＮＡＮＤ型ドライバ回路を示す図である。図４７（ｂ）は、第１３変形例にかかるＮＡＮＤ型ドライバ回路を示す図である。 図４８は、第１４変形例の距離画像取得装置が備える画素回路を示す図である。 図４９は、画素回路１３１に入力される制御パルスを示す図である。 図５０は、第１４変形例の距離画像取得装置が備える別の画素回路を示す図である。 図５１は、第１５変形例の距離画像取得装置が備える画素回路を示す図である。 図５２は、第１５変形例の距離画像取得装置が備える別の画素回路を示す図である。 図５３は、第１５変形例の距離画像取得装置の動作を示すタイミングチャートである。 図５４（ａ）は、第１１実施形態の第１の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５４（ｂ）は、第２の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５４（ｃ）は、第３の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。 図５５は、第１１実施形態の光源の動作と画素アレイの動作とを示すタイミングチャートである。 図５６は、第１６変形例の画素アレイと周辺回路との接続構成を示す図である。
　以下、添付図面を参照しながら本発明を実施するための形態を詳細に説明する。図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
［第１実施形態］
　まず、図１を参照して、第１実施形態にかかる距離画像取得装置１の機能及び構成の概略を説明する。距離画像取得装置１は、ラインスキャン光源を有し、有感／不感ピクセルスキャン機能を奏する。これらの構成要素と機能とによって、距離画像取得装置１は、飛行時間法に基づく距離画像を生成する。距離画像は、画素（ピクセル）毎に距離情報を含む。
　距離画像取得装置１は、光源１１と、距離画像センサ１０と、を有する。
　光源１１は、飛行時間（ＴＯＦ：Time Of Flight）方式による距離計測を行うために、対象物Ｓに照射するパルス光ＬＰを発生させる装置である。光源１１は、例えば、発光ダイオードあるいはレーザダイオード等の半導体発光素子とその半導体発光素子を駆動する駆動回路とによって構成される。光源１１としては、近赤外領域、可視光領域等の波長領域の光を発生させる素子を用いることができる。
　光源１１は、ラインスキャン光源である。光源１１は、周期性を有すると共にライン（線状）または幅を有する帯状のパルス光ＬＰを測定対象領域Ａに投影する。パルス光ＬＰは、照射領域Ｒの延びる方向（Ｘ方向）と交差する方向（Ｙ方向）に沿って、測定対象領域Ａを一次元的に走査する。
　より詳細には、光源１１は、対象物Ｓを含む測定対象領域Ａに向けてパルス光ＬＰを照射する。光源１１が出射するパルス光ＬＰは、二次元状の広がりを有する。しかし、その縦横比は比較的大きい。例えば、照射領域Ｒの縦（Ｙ方向）対して、照射領域Ｒの横（Ｘ方向）が極めて大きい。つまり、光源１１は、実質的に一次元（線状）の光を照射するライン光源であってもよい。そうすると、パルス光ＬＰは、測定対象領域Ａの一部に照射されることになる。そこで、光源１１は、測定対象領域Ａにおいてパルス光ＬＰの照射位置を時間ごとに変更する。このように、照射位置を変更しながらパルス光ＬＰを照射する動作を、スキャンまたは走査と称する。パルス光ＬＰは、対象物Ｓにおいて反射する。反射した光は、距離画像センサ１０に入射する。つまり、反射した光は、入射パルス光ＬＲ（戻り光）である。
　図２に示すように、距離画像センサ１０は、測定対象領域Ａからの反射光を受ける二次元の画素アレイ１４を有するイメージセンサである。画素アレイ１４は、当該入射パルス光ＬＲを受ける二次元状に配置された複数の画素回路１３を有する。画素回路１３の詳細な構成は、のちの段落において詳細に説明する。
　つまり、距離画像センサ１０は、複数の画素回路（複数の画素回路部）１３を備える。複数の画素回路１３は、二次元方向（例えば、列方向および行方向）に二次元アレイ状に配列されてイメージセンサを構成し、対象物Ｓによってパルス光ＬＰが反射されて生じた入射パルス光ＬＲを光電変換することにより検出信号を生成する。また、この距離画像センサ１０は、距離画像の生成のために、光源１１と演算回路１２とともに使用される。
　なお、以下の説明において、個々の構成要素を区別する必要がある場合に、「画素回路１３１，１３２，１３３，１３４，１３５」等の添え字を付した参照番号を用いる。一方、個々の構成要素を区別する必要がない場合には、「画素回路１３」との添え字を付さない参照番号を用いる。
　距離画像センサ１０は、光源１１からのパルス光ＬＰの走査に同期して、パルス光ＬＰに起因する入射パルス光ＬＲが入射する画素領域の走査を行う。この動作は、演算回路１２及び周辺回路３１から提供される制御パルスによって制御される。
　演算回路１２は、ＣＰＵ、ＲＡＭ、ＲＯＭ、及び入出力装置等を含むワンチップマイクロコンピュータ等の専用の集積回路によって構成されてもよいし、パーソナルコンピュータ等の汎用コンピュータによって構成されてもよい。
　演算回路１２は、距離画像センサ１０及び光源１１に電気的に接続され、複数の画素回路１３によって生成された検出信号を用いて、対象物Ｓに関する距離情報を画素ごとに演算し、画素ごとの距離情報が反映された二次元画像情報を含む距離画像を生成及び出力する。この機能は、演算回路１２の信号処理部１２ｃによって行われる。また、演算回路１２は、光源１１によるパルス光ＬＰの照射タイミングを制御する光源制御部１２ａも有する。さらに、演算回路１２は、画素回路１３を駆動するための画素制御部１２ｂも有する。
　演算回路１２は、周辺回路３１に接続される。演算回路１２は、周辺回路３１に対して制御信号を与える。
　周辺回路３１は、制御信号を画素アレイ１４に提供する。制御信号は、制御パルスＧ１～Ｇ４、ＧＤ、論理パルスＥＳＲ（ｊ）、これらの反転信号の少なくとも一つを含む。さらに、制御信号は、制御パルスＧ１～Ｇ４、ＧＤ、論理パルスＥＳＲ（ｊ）、これらの反転信号から選択されるパルスによって生成される転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔを含む。周辺回路３１は、分配回路３３と、画素切替回路３４と、読出制御回路２７と、を有する。分配回路３３及び画素切替回路３４は、画素回路１３の感度を複数の行の単位（一行以上）で有感／不感に設定する。読出制御回路２７は、数行の単位（一行以上）で、信号を読み出す走査回路である。なお、「画素の感度」、「画素を有感にする」、「画素を不感にする」の意味は、のちの説明において詳細に説明する。
　分配回路３３は、画素アレイ１４に電気的に接続され、複数の画素回路１３に対して制御パルスＧ１～Ｇ４、ＧＤを提供する。画素切替回路３４は、画素アレイ１４に電気的に接続され、複数の画素回路１３に対して論理パルスを提供する。分配回路３３及び画素切替回路３４は、画素回路１３の感度を１行以上の複数の行単位で有感または不感に設定する。つまり、分配回路３３及び画素切替回路３４は、ピクセルの有感・不感走査回路である。分配回路３３及び画素切替回路３４は、光源制御部１２ａと協働して、照射領域Ｒと、有感ピクセル領域ＡＥ（有感領域）及び不感ピクセル領域ＡＮ（不感領域）と、を位置的及び時間的に同期させる。この制御は、１回のフレーム内において複数回実行する。
　読出制御回路２７は、画素アレイ１４に電気的に接続され、複数の画素回路１３に対して読出動作のための制御パルスを提供する。読出制御回路２７は、後述する有感ピクセル領域ＡＥの範囲に等しい１行以上の行単位で画素回路１３から信号を読み出すための制御パルスを提供する。つまり、読出制御回路２７は、読出走査回路である。
　以下、画素回路１３及び演算回路１２の構成について、図３を参照しながら詳細に説明する。
　まず、画素回路１３の構成について説明する。画素回路１３は、半導体素子によって構成され、入射パルス光ＬＲを電荷に変換する機能を有する光電変換領域２１と、光電変換領域２１に近接し、かつ互いに離間して設けられた第１～第４の電荷読出領域２２１～２２４及び電荷排出領域２３と、第１～第４の電荷読出領域２２１～２２４及び電荷排出領域２３のそれぞれに対応して設けられ、光電変換領域２１からそれぞれの領域との間における電荷転送のための転送制御パルスを印加するための第１～第４の制御電極２５１～２５４及び第５の制御電極２５Ｄと、第１～第４の電荷読出領域２２１～２２４のそれぞれから検出信号を読み出すための電圧検出手段２６１～２６４と、を含む。電圧検出手段２６１～２６４は、例えば、ソースフォロワアンプを含む増幅器である。電圧検出手段２６１～２６４は、演算回路１２からの制御によって、選択的にそれぞれの電荷読出領域２２１～２２４の基準電位を基準にした電圧を検出及び増幅する。電圧検出手段２６１～２６４は、増幅した電圧を検出信号として演算回路１２に出力する。
　ここで、画素回路１３は、画素の感度を無くすことによって画素回路１３を光に対して不感にする構成を有する。ここでいう光とは、パルス光ＬＰに起因する入射パルス光ＬＲやパルス光ＬＰに起因しない背景光などを含む。「画素の感度を無くす」及び「入射パルス光ＬＲに対して不感」とは、光電変換領域２１において生じた電荷が電荷読出領域２２１～２２４に読み出されることがない状態をいう。換言すると、「画素の感度を無くす」及び「入射パルス光ＬＲに対して不感」とは、光電変換領域２１において生じた電荷を電荷排出領域２３に移動させる状態をいう。そして、「画素の感度を無くす」構成及び「入射パルス光ＬＲに対して不感」にする構成とは、ドレインである電荷排出領域２３及びドレインゲートである制御電極２５Ｄである。
　画素回路１３は、例えば、シリコン基板等のｐ型半導体基板上に形成される。すなわち、光電変換領域２１は、ｐ型半導体基板上に順に形成された、ｐ型の半導体からなる活性領域形成層、ｎ型の表面埋込領域、ｐ型のピニング層、及び絶縁膜からなる画素形成領域の中央部に設けられる。そして、光電変換領域２１に近接するように互いに離間した位置に活性領域形成層よりも高不純物濃度のｎ型の電荷読出領域２２１～２２４及び電荷排出領域２３が形成される。絶縁膜上の光電変換領域２１から電荷読出領域２２１～２２４及び電荷排出領域２３のそれぞれに至る電荷移動経路上のそれぞれには、制御電極２５１～２５４，２５Ｄが設けられる。ここで、制御電極２５１～２５４，２５Ｄは、それぞれ、電荷移動経路上に設けられてもよい。制御電極２５１～２５４，２５Ｄは、電荷移動経路を両側から挟むように複数の電極部に分離して設けられてもよい。
　上記構成の画素回路１３においては、後述する演算回路１２から制御電極２５１～２５４，２５Ｄに対して、互いに位相の異なる転送制御パルスが印加される。これにより、表面埋込領域の空乏化電位が順次変化する。その結果、電荷移動経路のいずれかに電荷が輸送されるような電位勾配が順次形成される。その結果、光電変換領域２１の表面埋込領域で発生した多数キャリア（電荷）は、電荷読出領域２２１～２２４及び電荷排出領域２３のいずれかに移動する。
　次に、演算回路１２の機能構成について説明する。
　演算回路１２は、光源１１によるパルス光ＬＰの発光タイミング、パルス光ＬＰの強度、及びパルス光ＬＰのパルス幅を制御する。具体的には、所定の持続時間Ｔ０のパルス光ＬＰを、あらかじめ設定された距離計算の繰り返し期間である１フレームの期間内で繰り返し発生させるように制御する（光源制御部１２ａ）。また、演算回路１２は、制御電極２５１～２５４，２５Ｄのそれぞれに、異なる位相の転送制御パルスを印加する機能を有する（画素制御部１２ｂ）。すなわち、１フレーム期間内のパルス光ＬＰのそれぞれの発生タイミングに対応して、距離画像センサ１０の周辺回路３１を経由して、制御電極２５１～２５４に順次位相をずらした転送制御パルスを印加する。さらに演算回路１２は、距離画像センサ１０の周辺回路３１を経由して、これらの転送制御パルスの印加タイミングの前において、光電変換領域２１で発生した電荷を電荷排出領域２３に排出させるための転送制御パルスを制御電極２５Ｄに印加する。
　演算回路１２の光源制御部１２ａは、光源１１を制御して、測定対象領域Ａの一部に対してパルス光ＬＰを照射させる。つまり、パルス光ＬＰは、測定対象領域Ａの全領域に対して一括して照射されない。本実施形態において、パルス光ＬＰの照射領域Ｒは、測定対象領域Ａの幅方向Ｘに延びる矩形形状の領域である。照射領域Ｒの幅は、測定対象領域Ａの幅と一致してよい。そして、照射領域Ｒは、測定対象領域Ａの高さ方向（Ｙ方向）に並ぶように設定される。
　演算回路１２は、光源１１から出射するパルス光ＬＰの照射領域Ｒの位置を制御する。演算回路１２は、光源１１を制御して、ある領域を照射領域Ｒとして設定し、当該領域にパルス光ＬＰを照射する。演算回路１２は、照射領域Ｒが下方に順次移動するように、光源１１を制御してパルス光ＬＰを照射する。
　パルス光ＬＰを照射する順番は、上記の態様に限定されない。上記のように、上から下に順に照射する態様に代えて、下から上に順に照射する順番でもよい。また、上から下に照射する態様において、ひとつおきに照射する態様でもよい。
　演算回路１２は、画素回路１３ごとの距離の計算を複数のフレームごとに繰り返し実行し、その結果得られた距離情報を含む距離画像を繰り返し生成する（信号処理部１２ｃ）。すなわち、演算回路１２は、画素回路１３の電圧検出手段２６１～２６４から出力された検出信号を基に、距離情報を算出する。そして、演算回路１２は、各画素回路１３に対応する距離情報を含む距離画像を生成して外部装置に出力する。出力先の外部装置としては、例えば、表示装置、通信インターフェース装置等の出力デバイスが挙げられる。
　図４は、演算回路１２による距離計算の原理を説明するためのタイミングチャートである。図４には、演算回路１２によって制御される各種信号のタイミング及び画素回路１３の各領域に電荷が蓄積されるタイミングを示す。図４は上から順番に、パルス光ＬＰの発光タイミング、制御電極２５１～２５４，２５Ｄに印加される転送制御パルスの印加タイミング、第１～第４の電荷読出領域２２１～２２４における電荷蓄積タイミングを示す。このように、パルス光ＬＰの持続時間Ｔ０の発光タイミングに対応して、制御電極２５１～２５４，２５Ｄに互いに重ならないように続けて持続時間Ｔ０の転送制御パルスが印加される。
　このような機能により、入射パルス光ＬＲが光電変換されることにより光電変換領域２１で発生した電荷が、入射パルス光ＬＲのパルス光ＬＰに対する遅れ時間ＴＤに対応した比率で、２つの電荷読出領域２２２，２２３、あるいは２つの電荷読出領域２２３，２２４に分配される。ここでは、パルス光ＬＰの持続時間Ｔ０の発光タイミングと、制御電極２５１の転送制御パルスの印加タイミングとの関係を設定する。その結果、電荷読出領域２２１には、制御電極２５１の転送制御パルスで規定される時間ウィンドウで背景光及び暗電流等のノイズに起因する電荷量ＮＢの電荷のみが輸送される。これに対して、入射パルス光ＬＲの到達タイミングが制御電極２５２，２５３の２つの転送制御パルスで規定される２つの時間ウィンドウにまたがった場合には、電荷読出領域２２２には電荷量ＮＢに遅れ時間ＴＤに対応して分配された電荷量Ｎｓｍ１が加算された電荷が輸送される。一方、電荷読出領域２２３には、電荷量ＮＢに遅れ時間ＴＤに対応して分配された電荷量Ｎｓｍ２が加算された電荷が輸送される。その一方で、入射パルス光ＬＲの到達タイミングが制御電極２５３，２５４の２つの転送制御パルスで規定される２つの時間ウィンドウにまたがった場合には、電荷読出領域２２３には電荷量ＮＢに遅れ時間ＴＤに対応して分配された電荷量Ｎｓｍ１が加算された電荷が輸送される。一方、電荷読出領域２２４には、電荷量ＮＢに遅れ時間ＴＤに対応して分配された電荷量Ｎｓｍ２が加算された電荷が輸送される。
　上記のような現象を利用して、演算回路１２においては、複数のフレームに対応して、電荷量ＮＢを除いた電荷量Ｎｓｍ１の蓄積量と電荷量ＮＢを除いた電荷量Ｎｓｍ２の蓄積量との比率を計算する。その結果、遅れ時間ＴＤに対応した対象物Ｓの距離を計算することができる。
　以下、距離画像センサ１０の構成の詳細についてさらに説明する。
　図５は、距離画像センサ１０の詳細構成を示すブロック図である。なお、図５においては、距離画像センサ１０の一部の画素回路１３を示しており、要部についてはその回路構成を図示している。距離画像センサ１０は、二次元アレイ状に配列された複数の画素回路１３に加え、それらの画素回路１３の周辺部に配置された周辺回路３１を含む。この周辺回路３１は、画素回路１３と同一の半導体基板上の複数の画素回路１３の配置エリアの周辺部に設けられる。
　周辺回路３１は、演算回路１２から印加された制御電極２５１，２５２，２５３，２５４，２５Ｄ用の制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤを分配する分配回路３３と、分配回路３３から出力されたそれぞれの制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤを反転及び整形して出力するインバータ回路３５１，３５２，３５３，３５４，３５５と、を含む。インバータ回路３５１，３５２，３５３，３５４，３５５は、インバータ回路ユニット３８を構成する。１組のインバータ回路３５１，３５２，３５３，３５４，３５５は、それぞれ、各画素回路１３に含まれる制御電極２５１，２５２，２５３，２５４，２５Ｄの個数に対応する個数で行方向（図５の横方向）に隣接する画素回路１３を含む画素回路群１５ごとに、行方向に繰り返し設けられる。そして、制御電極２５１，２５２，２５３，２５４，２５Ｄの個数に対応する個数のインバータ回路３５１，３５２，３５３，３５４，３５５は、それぞれ、画素回路群１５における隣接する別々の２つの画素回路１３の間の周辺部に位置するように、行方向（Ｘ方向）に並んで配置される。
　これらのインバータ回路３５１，３５２，３５３，３５４，３５５は、それぞれ、相補的に動作するトランジスタ対であるｐ型ＭＯＳ（Metal　Oxide　Semiconductor）トランジスタ（ｐ型ＭＯＳトランジスタ）３７とｎ型ＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタ）３９とが直列に接続されて構成されるＣＭＯＳ（Complementary　ＭＯＳ）インバータ回路である。詳細には、ｐ型ＭＯＳトランジスタ３７のドレインとｎ型ＭＯＳトランジスタ３９のドレインとが互いに接続される。ｐ型ＭＯＳトランジスタ３７のソースがハイ電位線ＶＤＨに接続される。ｎ型ＭＯＳトランジスタ３９のソースがロー電位線ＶＤＬに接続される。ｐ型ＭＯＳトランジスタ３７のゲートとｎ型ＭＯＳトランジスタ３９のゲートとが入力端子として、分配回路３３の制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤのそれぞれの出力に共通に接続される。そして、ｐ型ＭＯＳトランジスタ３７のドレインとｎ型ＭＯＳトランジスタ３９のドレインとの接続点が、それぞれのインバータ回路３５１，３５２，３５３，３５４，３５５の出力端子として、画素回路群１５に接続される。これにより、それぞれのインバータ回路３５１，３５２，３５３，３５４，３５５から画素回路群１５に制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの反転信号が出力される。
　さらに、周辺回路３１は、画素切替回路３４を含む。画素切替回路３４は、画素回路１３の有感及び不感を相互に切り替える。ここで、画素回路１３が有感であるとは、電荷読出領域２２１～２２４に電荷を蓄積可能な状態をいう。より詳細には、有感とは、光電変換領域２１から電荷読出領域２２１～２２４のいずれかに電荷を転送可能な状態である。換言すると、有感とは、光電変換領域２１からドレインである電荷排出領域２３に電荷を転送しない状態である。画素回路１３が不感であるとは、電荷読出領域２２１～２２４に電荷を蓄積しない状態をいう。より詳細には、不感とは、光電変換領域２１から電荷読出領域２２のいずれにも電荷を転送しない状態である。換言すると、不感とは、光電変換領域２１からドレインである電荷排出領域２３に電荷を転送する状態である。
　画素切替回路３４は、論理パルスＥＳＲ（ｊ）と、論理パルスＥＳＲ（ｊ）の反転信号と、を出力する。論理パルスＥＳＲ（ｊ）の反転信号は、光電変換領域２１から電荷読出領域２２１～２２４のいずれかへの電荷転送の許可／禁止を切り替える。論理パルスＥＳＲ（ｊ）は、光電変換領域２１から電荷排出領域２３への電荷転送の許可／禁止を切り替える。以下、光電変換領域２１から電荷読出領域２２１～２２４のいずれかへの電荷転送を許可する論理パルスＥＳＲ（ｊ）の反転信号を、論理パルスＥＳＲ（ｊ）の反転信号＜Ｈ＞として記す。光電変換領域２１から電荷読出領域２２１～２２４への電荷転送を禁止する論理パルスＥＳＲ（ｊ）の反転信号を、論理パルスＥＳＲ（ｊ）の反転信号＜Ｌ＞として記す。同様に、光電変換領域２１から電荷排出領域２３への電荷転送を許可する論理パルスＥＳＲ（ｊ）を、論理パルスＥＳＲ（ｊ）＜Ｈ＞として記す。光電変換領域２１から電荷排出領域２３への電荷転送を禁止する論理パルスＥＳＲ（ｊ）を、論理パルスＥＳＲ（ｊ）＜Ｌ＞として記す。なお、かっこ内に記す「Ｈ」及び「Ｌ」との文字は、単に説明の便宜上のものである。
　画素切替回路３４は、ピクセル駆動パルスである論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）を水平方向（Ｘ方向）から画素回路１３に与える。つまり、画素切替回路３４は、論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）を水平方向に延びる配線４８Ｇ，４８Ｄを介して画素回路１３に与える。その結果、画素切替回路３４は、行ごとに画素回路１３を一括して有感に設定する。また、画素切替回路３４は、行ごとに画素回路１３を一括して不感に設定する。より詳細には、所定の行に含まれる画素回路１３を一括して有感に設定するとき、画素切替回路３４は、配線４８Ｇに論理パルスＥＳＲ（ｊ）の反転信号＜Ｈ＞を出力すると共に配線４８Ｄに論理パルスＥＳＲ（ｊ）＜Ｌ＞を出力する。また、所定の行に含まれる画素回路１３を一括して不感に設定するとき、画素切替回路３４は、配線４８Ｇに論理パルスＥＳＲ（ｊ）の反転信号＜Ｌ＞を出力すると共に配線４８Ｄに論理パルスＥＳＲ（ｊ）＜Ｈ＞を出力する。
　いま、画素アレイ１４は、Ｎ行Ｍ列に二次元配置された複数の画素回路１３を有する。例えば、画素切替回路３４は、第ｊ行及び第ｊ＋１行に含まれるすべての画素回路１３を有感に設定する。有感に設定される画素回路１３を有する領域を、有感ピクセル領域ＡＥと呼ぶ。つまり、有感ピクセル領域ＡＥは、戻り光である入射パルス光ＬＲを受ける有感領域である。上記の制御と並行して、画素切替回路３４は、第１～（ｊ－１）行及び第（ｊ＋２）～第Ｎ行に含まれるすべての画素回路１３を不感に設定する。不感に設定される画素回路１３を有する領域を、不感ピクセル領域ＡＮと呼ぶ。つまり、不感ピクセル領域ＡＮは、入射する光に応じた電荷を蓄積しない不感領域である。画素切替回路３４は、互いに隣接する２行に含まれる画素回路１３を有感に設定すると共に、その他の行に含まれる画素回路１３を不感に設定する。有感ピクセル領域ＡＥを構成する行の数は、２に限定されない。有感ピクセル領域ＡＥを構成する行の数は、１であってもよいし、３以上であってもよい。
　有感ピクセル領域ＡＥは、照射領域Ｒと対応する。演算回路１２がある照射領域Ｒにパルス光ＬＰを照射するとき、演算回路１２は当該照射領域Ｒにあらかじめ関連付けられた画素アレイ１４における領域を有感ピクセル領域ＡＥに設定する。
　画素回路群１５を構成する各画素回路１３は、光電変換領域２１と、電荷読出領域２２１～２２４と、電荷排出領域２３と、電圧検出手段２６１～２６４と、制御電極２５１～２５４，２５Ｄ（図５）を含む信号電荷処理領域１７と、その信号電荷処理領域１７の近傍に配置されたＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４と、ＮＡＮＤ型ドライバ回路４１５と、をそれぞれ含む。１つの画素回路群１５を構成する別々の画素回路１３に含まれるＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４は、各画素回路１３に含まれる制御電極２５１，２５２，２５３，２５４の個数に対応する個数で、画素回路群１５ごとに行方向に繰り返し設けられる。言い換えれば、制御電極２５１，２５２，２５３，２５４，２５Ｄの個数に対応する個数のＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４は、それぞれ、周辺回路３１のインバータ回路３５１，３５２，３５３，３５４に対応して、行方向に並んで配置される。同様に、１つの画素回路群１５を構成する別々の画素回路１３に含まれるＮＡＮＤ型ドライバ回路４１５は、各画素回路１３に含まれる制御電極２５Ｄの個数に対応する個数で、画素回路群１５ごとに行方向に繰り返し設けられる。言い換えれば、制御電極２５Ｄの個数に対応する個数のＮＡＮＤ型ドライバ回路４１５は、それぞれ、周辺回路３１のインバータ回路３５５に対応して配置される。
　ＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５は、ＣＭＯＳドライバ回路である。画素回路１３１～１３４は、それぞれＮＯＲ型ドライバ回路４１１～４１４を有する。ＮＯＲ型ドライバ回路４１１～４１４は、それぞれ、ｐ型ＭＯＳトランジスタ４３１，４３２，４３３，４３４とｐ型ＭＯＳトランジスタ，４４２，４４３，４４４とｎ型ＭＯＳトランジスタ４５１，４５２，４５３，４５４とを有する。画素回路１３５は、ＮＡＮＤ型ドライバ回路４１５を有する。ＮＡＮＤ型ドライバ回路４１５は、ｐ型ＭＯＳトランジスタ４３５とｎ型ＭＯＳトランジスタ４６とｎ型ＭＯＳトランジスタ４５５とを有する。つまり、ＮＡＮＤ型ドライバ回路４１５は、ｐ型ＭＯＳトランジスタ４４１等に代えて、ｎ型ＭＯＳトランジスタ４６を有する点でＮＯＲ型ドライバ回路４１１～４１４と相違する。
　詳細には、ＮＯＲ型ドライバ回路４１１～４１４は、以下の構成を有する。
　ｐ型ＭＯＳトランジスタ４３１～４３４のソースは、ハイ電位線ＶＤＨに接続される。ｐ型ＭＯＳトランジスタ４３１～４３４のゲートは、入力端子である。ｐ型ＭＯＳトランジスタ４３１～４３４のゲートは、インバータ回路３５１～３５４の出力に配線４７１～４７４を介して接続される。ｐ型ＭＯＳトランジスタ４３１～４３４のドレインは、ｐ型ＭＯＳトランジスタ４４１～４４４のソースに接続される。
　ｐ型ＭＯＳトランジスタ４４１～４４４のソースは、ｐ型ＭＯＳトランジスタ４３１～４３４のドレインに接続される。ｐ型ＭＯＳトランジスタ４４１～４４４のゲートは、入力端子である。ｐ型ＭＯＳトランジスタ４４１～４４４のゲートは、配線４８Ｇを介して画素切替回路３４に接続される。ｐ型ＭＯＳトランジスタ４４１～４４４のドレインとｎ型ＭＯＳトランジスタ４５１～４５４のドレインとが互いに接続される。さらに、ｐ型ＭＯＳトランジスタ４４１～４４４のドレイン及びｎ型ＭＯＳトランジスタ４５１～４５４のドレインは、制御電極２５１～２５４に接続される。ｎ型ＭＯＳトランジスタ４５１～４５４のソースは、ｐ型ＭＯＳトランジスタ４４１～４４４のドレインに接続される。ｎ型ＭＯＳトランジスタ４５１～４５４のゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４５１～４５４のゲートは、インバータ回路３５１～３５５の出力に配線４７１～４７４を介して接続される。つまり、ｐ型ＭＯＳトランジスタ４３１～４３４のゲートとｎ型ＭＯＳトランジスタ４５１～４５４のゲートとは互いに共通である。ｎ型ＭＯＳトランジスタ４５１～４５４のソースは、ロー電位線ＶＤＬに接続される。
　さらに、ＮＡＮＤ型ドライバ回路４１５は、以下の構成を有する。
　ｐ型ＭＯＳトランジスタ４３５のソースは、ハイ電位線ＶＤＨに接続される。ｐ型ＭＯＳトランジスタ４３５のゲートは、入力端子である。ｐ型ＭＯＳトランジスタ４３５のゲートは、インバータ回路３５５の出力に配線４７５を介して接続される。ｐ型ＭＯＳトランジスタ４３５のドレインとｎ型ＭＯＳトランジスタ４６のドレインとが互いに接続される。ｎ型ＭＯＳトランジスタ４６のソースは、ｐ型ＭＯＳトランジスタ４３５のドレインに接続される。ｎ型ＭＯＳトランジスタ４６のゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４６のゲートは、配線４８Ｄを介して画素切替回路３４に接続される。ｎ型ＭＯＳトランジスタ４６のソースは、ｎ型ＭＯＳトランジスタ４５５のドレインに接続される。ｎ型ＭＯＳトランジスタ４５５のソースは、ｎ型ＭＯＳトランジスタ４６のドレインに接続される。ｎ型ＭＯＳトランジスタ４５５のゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４５５のゲートは、インバータ回路３５５の出力に配線４７５を介して接続される。つまり、ｐ型ＭＯＳトランジスタ４３５のゲートとｎ型ＭＯＳトランジスタ４５５のゲートとは互いに共通である。ｎ型ＭＯＳトランジスタ４５５のソースは、ロー電位線ＶＤＬに接続される。
　上記の接続構成より、それぞれのＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５から制御電極２５１，２５２，２５３，２５４，２５Ｄに転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔが出力可能とされる。転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔ，ＧＤｏｕｔは、論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）によって画素回路１３を有感とする信号と不感とする信号とに制御される。
　周辺回路３１と画素回路１３との接続構成を詳細に説明する。画素回路群１５に含まれるＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５の入力端子と、インバータ回路３５１，３５２，３５３，３５４，３５５の出力端子と、は、画素回路群１５内の隣接する２つの画素回路１３間で画素回路１３に近接して伸びる配線４７１，４７２，４７３，４７４，４７５を経由して接続される。すなわち、ＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５の入力と、インバータ回路３５１，３５２，３５３，３５４，３５５の出力と、を接続する配線４７１，４７２，４７３，４７４，４７５は、画素回路群１５の互いに隣接する２つの画素回路１３間の間隙部において１本ずつ設けられる。さらに、画素回路群１５ごとに設けられるＮＯＲ型ドライバ回路４１１の出力端子は、その画素回路群１５に含まれるすべての画素回路１３の制御電極２５１に、そのＮＯＲ型ドライバ回路４１１が設けられる画素回路１３内の配線４９と、画素回路群１５に含まれるすべての画素回路１３に跨って延びる配線５１とを経由して、接続される。同様に、ＮＯＲ型ドライバ回路４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５の出力端子のそれぞれは、画素回路群１５に含まれるすべての画素回路１３のそれぞれの制御電極２５２，２５３，２５４，２５Ｄに、２つの配線を経由して接続される。
　上記構成のインバータ回路３５１とＮＯＲ型ドライバ回路４１１とにより、画素回路群１５を構成する画素回路１３の制御電極２５１に転送制御パルスＧ１ｏｕｔを印加する第１の制御電極ドライバ回路が構成される。同様に、インバータ回路３５２，３５３，３５４，３５５とＮＯＲ型ドライバ回路４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５とのそれぞれにより、画素回路群１５を構成する画素回路１３の制御電極２５２，２５３，２５４，２５Ｄに転送制御パルスＧ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔ，ＧＤｏｕｔを印加する第２～第５の制御電極ドライバ回路が構成される。
　さらに、周辺回路３１の画素切替回路３４には、配線４８Ｇ、４８Ｄが接続される。配線４８Ｇ、４８Ｄは、行方向に延びる。図５において、行方向とは紙面に対して横方向をいう。換言すると、配線４８Ｇ、４８Ｄは、画素回路１３１～１３５が並ぶ方向に沿って延びる。そして、配線４８Ｇは、行方向に配置された画素回路１３１～１３４に接続される。また、配線４８Ｄは、画素回路１３５に接続される。
　図６には、ＮＯＲ型ドライバ回路４１１の詳細な回路構成を示している。ＮＯＲ型ドライバ回路４１１は、ｐ型ＭＯＳトランジスタ４３１のソースとｎ型ＭＯＳトランジスタ４５１のソースとの間に形成されたキャパシタンス成分５３を含む。このキャパシタンス成分５３は、例えば、画素回路１３と同一の半導体基板に形成するＭＯＳトランジスタによって実現することができる。キャパシタンス成分５３は、その一端がロー電位である基板電位に接続され、他端がハイ電位に接続される。このキャパシタンス成分５３は、ＮＯＲ型ドライバ回路４１１の出力に接続される画素回路１３の制御電極２５１の合成キャパシタンスＣＧ以上のキャパシタンスを有する。キャパシタンス成分５３は、好ましくは４倍以上のキャパシタンスを有する。同様に、ＮＯＲ型ドライバ回路４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５もキャパシタンス成分５３を含む。これらのＮＯＲ型ドライバ回路４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５のキャパシタンス成分５３は、ＮＯＲ型ドライバ回路４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５の出力に接続される画素回路１３のそれぞれの制御電極２５２，２５３，２５４，２５Ｄの合成キャパシタンスＣＧ以上のキャパシタンスを有する。キャパシタンス成分５３のキャパシタンスは、好ましくは合成キャパシタンスＣＧの４倍以上である。
　図７には、ＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４の動作時のＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４と画素回路１３の合成キャパシタンスＣＧとの接続状態を示す。（ａ）部は、転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔのオン（ハイ電位）時の接続状態を示す。（ｂ）部は、転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔのオフ（ロー電位）時の接続状態を示す。ＮＡＮＤ型ドライバ回路４１５に対しても同様である。このように、転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔ，ＧＤｏｕｔのオン時には、キャパシタンス成分５３が合成キャパシタンスＣＧの両端に接続される。その結果、転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔ，ＧＤｏｕｔのオフ時にキャパシタンス成分５３にチャージされていた電荷が制御電極２５１，２５２，２５３，２５４，２５Ｄに向けて供給される。従って、制御電極２５１，２５２，２５３，２５４，２５Ｄの電位を素早く立ち上げることができる。特に、キャパシタンス成分５３のキャパシタンスを合成キャパシタンスＣＧ以上とすることで、転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔ，ＧＤｏｕｔのハイ電位に立ち上げるのに必要な５０％の電荷をキャパシタンス成分５３から供給することができる。その結果、電源に負担をかけることなく高速な駆動が可能となる。さらに、キャパシタンス成分５３のキャパシタンスを合成キャパシタンスＣＧの４倍以上とすれば、転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔ，ＧｏｕｔＤのハイ電位に立ち上げるのに必要な８０％の電荷をキャパシタンス成分５３から供給することができる。その結果、電源に負担をかけることなくさらなる高速な駆動が可能となる。一方、転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔ，ＧＤｏｕｔのオフ時には、合成キャパシタンスＣＧの両端が短絡される。その結果、制御電極２５１，２５２，２５３，２５４，２５Ｄの電位を素早く立ち下げることができる。
　図８は、画素回路１３が有する読出回路８０１，８０２，８０３，８０４の構成を示す。
　読出回路８０１～８０４は、キャパシタンス成分８１１～８１４と、ＭＯＳトランジスタ８２１～８２４と、増幅回路８３１～８３４と、を有する。読出回路８０１～８０４の入力は、それぞれ光電変換領域２１に接続される。読出回路８０１～８０４の出力は、配線２８を介して演算回路１２に接続される。
　キャパシタンス成分８１１～８１４は、光電変換領域２１が発生した電荷を蓄積する。キャパシタンス成分８１１～８１４は、図３に示す電荷読出領域２２１～２２４に対応する。キャパシタンス成分８１１～８１４の一端は、制御電極２５１～２５４、ＭＯＳトランジスタ８２１～８２４及び増幅回路８３１～８３４に接続される。キャパシタンス成分８１１～８１４の他端は、基準電位に接続される。
　ＭＯＳトランジスタ８２１～８２４は、キャパシタンス成分８１１～８１４に残る電荷を排出する。ＭＯＳトランジスタ８２１～８２４のソースは、キャパシタンス成分８１１～８１４の一端に接続される。ＭＯＳトランジスタ８２１～８２４のゲートは、読出制御回路２７に接続され、読出制御回路２７からリセットパルスＲＴを受ける。ＭＯＳトランジスタ８２１～８２４のドレインは、リセット電位線ＶＤＲに接続される。
　増幅回路８３１～８３４は、キャパシタンス成分８１１～８１４に蓄積された電荷に応じた電圧ＶＯ１～ＶＯ４を発生させ、当該電圧ＶＯ１～ＶＯ４を配線２８に出力する。増幅回路８３１～８３４は、図３に示す電圧検出手段２６１～２６４に対応する。増幅回路８３１～８３４の入力は、キャパシタンス成分８１１～８１４の一端に接続される。増幅回路８３１～８３４の出力は、配線２８に接続される。さらに、増幅回路８３１～８３４は、読出制御回路２７に接続され、読出制御回路２７から読出制御パルスＳＬを受ける。増幅回路８３１～８３４が出力した電圧ＶＯ１～ＶＯ４は、配線２８を介して演算回路１２に提供される。
［第１実施形態／動作］
　次に、距離画像センサ１０の動作について説明する。距離画像センサ１０は、画素回路１３の内部にドライバ回路（ＮＯＲ型ドライバ回路４１１～４１４及びＮＡＮＤ型ドライバ回路４１５）を有する。距離画像センサ１０は、制御パルスＧ１～Ｇ４，ＧＤを垂直方向から与える。距離画像センサ１０は、有感／不感を切り替える論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）を水平方向から与える。距離画像センサ１０は、画素回路１３の内部において制御パルスＧＤと論理パルスＥＳＲ（ｊ）との論理演算を行い、転送制御パルスＧＤｏｕｔを生成する。そして、距離画像センサ１０は、転送制御パルスＧＤｏｕｔを用いてドレインゲートである制御電極２５Ｄのゲーティングを行う。
　以下、光源１１の動作と、画素回路１３の有感動作／不感動作との関係について詳細に述べる。
　図９は、光源１１の動作を示すタイミングチャートと論理パルスＥＳＲ（ｊ）のタイミングチャートとを示す。また、図１０は、アレイ分割領域Ｌ１，Ｌ２，Ｌ３と、有感ピクセル領域ＡＥと、不感ピクセル領域ＡＮと、を模式的に示す。アレイ分割領域Ｌ１～Ｌ３とは、入射パルス光ＬＲが入射すると予想される領域である。有感ピクセル領域ＡＥとは、入射パルス光ＬＲに応じて生じた電荷を電荷読出領域２２１～２２４のいずれかに蓄積可能な領域である。不感ピクセル領域ＡＮとは、入射パルス光ＬＲに応じて生じた電荷を電荷排出領域２３に排出する領域である。つまり、不感ピクセル領域ＡＮに入射した光は、出力として得られない。
　図１０に示すように、第１実施形態では、画素アレイ１４を縦方向に３個の領域に分割する。いま、画素アレイ１４がＮ行であるとする。そうすると、第１のアレイ分割領域Ｌ１は、第１行目から第（Ｎ／３）行目までである。第２のアレイ分割領域Ｌ２は、第（Ｎ／３＋１）行目から第（２Ｎ／３）行目までである。第３のアレイ分割領域Ｌ３は、第（２Ｎ／３＋１）行目から第Ｎ行目までである。
　例えば、図１０の（ａ）部において、複数の正方形は、ひとつの画素回路１３を示す。細いハッチングを付した領域は、有感ピクセル領域ＡＥであることを示す。白抜きの領域は、不感ピクセル領域ＡＮであることを示す。一点鎖線で囲まれた３個の領域は、それぞれアレイ分割領域Ｌ１～Ｌ３を示す。一点鎖線で囲まれた領域において荒いハッチングが付された領域は、当該領域に測定対象領域Ａから入射パルス光ＬＲが入射されていることを示す。
　このように照射領域Ｒを測定対象領域Ａの一部とすることにより、距離画像センサ１０は、背景光に対するノイズ耐性を高めることができる。いま、光源１１が照射するパルス光ＬＰの光量（ｐ０）が一定であると仮定する。そうすると、パルス光ＬＰを測定対象領域Ａの一部である照射領域Ｒに限定して照射すると、単位面積あたりの光量が見かけ上高まる。例えば、図１０のように測定対象領域Ａを３分割した場合には、照射領域Ｒにおける光量は、測定対象領域Ａの全面に照射した場合の光量に対して３倍になる（図９の符号３ｐ０参照）。その結果、背景光の光量に対してパルス光ＬＰの光量を大きくすることができる。従って、距離画像センサ１０は、背景光に対するノイズ耐性を高めることができる。
　なお、光源１１から測定対象領域Ａへ向けたパルス光ＬＰの出射方向と、測定対象領域Ａから戻る入射パルス光ＬＲが入射する領域との関係は、任意の手法によって関連付けてよい。例えば、測定対象領域Ａを縦方向に３分割したときにおいて、最も上の領域に光源１１がパルス光ＬＰを照射した場合には、画素アレイ１４のアレイ分割領域Ｌ１に入射パルス光ＬＲが入射するとしてよい。
　距離画像センサ１０は、ひとつのフレームである期間ＰＦにおいて、１回の露光期間である期間ＰＥと、１回の読出期間である期間ＰＲを有する。また、距離画像センサ１０は、ひとつのフレームの期間ＰＦにおいて、複数回の露光動作を行う。さらに、距離画像センサ１０は、１つの有感期間中に１回の露光動作を行う。距離画像センサ１０の動作は、上記の動作に限定されない。その他の動作例については、変形例１～５として後述する。
　露光期間（期間ＰＥ）において、複数回の露光動作を繰り返す。
　まず、期間ＰＥ１において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＨＩＧＨ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＬＯＷ。
　期間ＰＥ１は、期間Ｐ１ａと、期間Ｐ１ａの後である期間Ｐ１ｂと、を有する。期間Ｐ１ａ（図１０の（ａ）部参照）において、光源１１は、アレイ分割領域Ｌ１に入射パルス光ＬＲが入射するようにパルス光ＬＰを照射する。例えば、パルス光ＬＰのデューティー比は、５０％以下としてもよい。その後、期間Ｐ１ｂ（図１０の（ｂ）部参照）において、光源１１はパルス光ＬＰの照射を停止する。
　次に、期間ＰＥ２において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＨＩＧＨ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＬＯＷ。
　期間ＰＥ２は、期間Ｐ２ａと、期間Ｐ２ａの後である期間Ｐ２ｂと、を有する。期間Ｐ２ａ（図１０の（ｃ）部参照）において、光源１１は、アレイ分割領域Ｌ２に入射パルス光ＬＲが入射するようにパルス光ＬＰを照射する。その後、期間Ｐ２ｂ（図１０の（ｄ）部参照）において、光源１１はパルス光ＬＰの照射を停止する。
　次に、期間ＰＥ３において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＨＩＧＨ。
　期間ＰＥ３は、期間Ｐ３ａと、期間Ｐ３ａの後である期間Ｐ３ｂと、を有する。期間ＰＥ３ａ（図１０の（ｅ）部参照）において、光源１１は、アレイ分割領域Ｌ３に入射パルス光ＬＲが入射するようにパルス光ＬＰを照射する。その後、期間Ｐ３ｂ（図１０の（ｆ）部参照）において、光源１１はパルス光ＬＰの照射を停止する。
　以下、期間ＰＥ１～ＰＥ３の動作をあらかじめ定めた回数だけ繰り返す。この期間ＰＥ１～ＰＥ３の動作を繰り返す期間は、露光期間としての期間ＰＥである。そして、期間ＰＥの後に読出期間としての期間ＰＲが設定される。これらの期間ＰＥ及び期間ＰＲは、ひとつのフレーム（あるいはサブフレーム）を構成する。この期間ＰＲにおいて、すべての行から信号が読み出される。期間ＰＲでは、光源１１からパルス光ＬＰは照射されない。また、期間ＰＲにおいて、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＬＯＷ。
［第１実施形態／作用効果］
　距離画像センサ１０は、以下に説明するいくつかの作用効果により、背景光に対する強い耐性と、撮像対象の動きに起因するアーティファクトに対する強い耐性と、を有する。
　距離画像センサ１０は、光源制御部１２ａが有感ピクセル領域ＡＥに入射パルス光ＬＲが入射するようにパルス光ＬＰを発生させたとき、不感ピクセル領域ＡＮには光電変換領域２１で発生した電荷を電荷排出領域２３に移動させる論理パルスＥＳＲ（ｊ）を提供する。この動作によれば、入射パルス光ＬＲが入射しない不感ピクセル領域ＡＮにおいて、光電変換領域２１におけるノイズとなり得る電荷の蓄積が抑制される。その結果、不感ピクセル領域ＡＮが有感ピクセル領域ＡＥに切り替わるとき、入射パルス光ＬＲに基づく電荷の生成の準備が整った状態が形成されている。つまり、不感ピクセル領域ＡＮから有感ピクセル領域ＡＥに素早く切り替えることができる。従って、パルス光ＬＰを照射すると共に当該パルス光ＬＰに起因する入射パルス光ＬＲを受光する動作を、有感ピクセル領域ＡＥを移動させながら高速に繰り返すことが可能になる。照射動作及び受光動作の高速化及び繰り返しは、換言すると、いわゆる距離測定におけるフレーム期間内の光電荷の時間的オーバーサンプリング及び積算と同義である。従って、オーバーサンプリング及び積算によるローパスフィルタ効果によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　つまり、距離画像センサ１０は、光源１１から出射される線状のパルス光ＬＰの走査と、当該走査に対応するように位置及び時間を同期させた露光動作及び読出動作を行う。
　第１実施形態の距離画像センサ１０において、光源制御部１２ａは、第ｊ行目に含まれる画素回路１３のすべてが有感ピクセル領域ＡＥに含まれるように、光源１１からパルス光ＬＰを出射させる動作を行う。周辺回路３１は、第ｊ行目に含まれる画素回路１３のすべてに対して、光電変換領域２１から電荷読出領域２２１～２２４への電荷の移動を許可するように画素回路１３を動作させる制御パルスＧ１～Ｇ４，ＧＤ、論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）を画素アレイ１４に提供する動作と、有感ピクセル領域ＡＥに含まれない画素回路１３のすべてに対して、光電変換領域２１から電荷排出領域２３への電荷の移動を許可するように画素回路１３を動作させる制御パルスＧ１～Ｇ４，ＧＤ、論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）を画素アレイ１４に提供する動作と、を行う。この動作によれば、第ｊ行目に含まれる画素回路１３を一括して、光電変換領域２１から電荷読出領域２２１～２２４への電荷の移動を許可する状態（有感状態）に設定することが可能になる。さらに、第ｊ行目に含まれない画素回路１３を一括して、光電変換領域２１から電荷排出領域２３への電荷の移動を許可する状態（不感状態）に設定することができる。従って、オーバーサンプリング及び積算動作をさせることができる。
　第１実施形態の距離画像センサ１０は、周辺回路３１が、制御パルスＧ１～Ｇ４，ＧＤ、論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）を画素アレイ１４に出力した状態で、光源制御部１２ａがパルス光ＬＰを発生させる露光動作と、周辺回路３１が、光電変換領域２１で発生した電荷に基づく電圧を出力させる読出動作と、を行う。制御パルスＧ１～Ｇ４，ＧＤ、論理パルスＥＳＲ（ｊ）の反転信号及び論理パルスＥＳＲ（ｊ）は、有感ピクセル領域ＡＥを構成する画素回路１３において光電変換領域２１で発生した電荷を電荷読出領域２２１～２２４に移動させると共に、不感ピクセル領域ＡＮを構成する画素回路１３において光電変換領域２１で発生した電荷を電荷排出領域２３に移動させる。周辺回路３１及び光源制御部１２ａは、複数の有感ピクセル領域ＡＥに対する露光動作を複数回行った後に、読出動作を行う。つまり、すべての画素回路１３に対する露光動作の後に、すべての画素回路１３から一括して信号を読み出す。この動作によれば、画素アレイ１４の全体において複数回の露光動作の後に、画素アレイ１４の全体から信号を読み出すことができる。
　第１実施形態の距離画像センサ１０の露光動作では、周辺回路３１が制御パルスＧ１～Ｇ４，ＧＤ及び論理パルスＥＳＲ（ｊ）を提供した状態で、光源制御部１２ａがパルス光ＬＰを１回だけ発生させる。この動作によっても、距離画像センサ１０の動作をさらに高速化させることができる。
　さらに、距離画像センサ１０によれば、周辺回路３１に設けられた分配回路３３によって制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤが分配される。その制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤに基づく転送制御パルスは、画素回路群１５のうちの１つの画素回路１３内に設けられたＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５によって構成される第１～第５の制御電極ドライバ回路によって、画素回路群１５を構成するすべての画素回路１３の制御電極２５１，２５２，２５３，２５４，２５Ｄに印加される。これにより、各画素回路１３において、光電変換領域２１と電荷読出領域２２１，２２２，２２３，２２４及び電荷排出領域２３との間の電荷転送のタイミングが制御される。このような第１～第５の制御電極ドライバ回路により制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤが中継される構成により、ピクセル数が多くなっても転送制御パルスの波形のなまりを低減でき、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされる。それとともに、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極の数と同一数の画素回路１３を含む画素回路群１５で共用する構成により、ピクセルサイズを小さく保ちつつ転送制御パルスの波形のなまりを低減できる。
　特に、本実施形態では、ＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５が画素回路群１５の別々の画素回路１３内に設けられる。分配回路３３とＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５とは、それぞれ、別々の２つの画素回路１３間の間隙部に伸びる配線４７１～４７５を介して接続される。このような構成により、分配回路３３と第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７１～４７５を分離することができる。その結果、異なる制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの間のクロストークを防止して安定したピクセルの駆動が実現できる。結果として距離分解能の高い距離画像の生成が可能となる。
　つまり、画素回路１３は、その内部にドライバ回路を有している。したがって、有感／不感のためのゲーティングは、画素回路１３内の論理演算により行われる。
　また、本実施形態では、ＮＯＲ型ドライバ回路４１１，４１２，４１３，４１４及びＮＡＮＤ型ドライバ回路４１５のそれぞれは、キャパシタンス成分５３を含む。このような構成により、ピクセルの高速な駆動が実現される。キャパシタンス成分５３の存在により、画素回路１３を駆動する際の制御電極２５１，２５２，２５３，２５４，２５Ｄのキャパシタンス成分の充放電に伴って電源に生じる電流を低減できる。その結果、電源電圧が瞬時的にドロップする事態も防止でき、ピクセル（画素回路１３）の高速な駆動が可能となる。
［第２実施形態］
　次に、第２実施形態にかかる距離画像取得装置１Ａを構成する距離画像センサ１０Ａの構成について、第１実施形態との相違点を中心に説明する。
　図１１は、距離画像センサ１０Ａの概略構成を示すブロック図である。図１１に示す距離画像センサ１０Ａは、第１実施形態にかかる距離画像センサ１０と比較して、分配回路３３Ａの機能と、周辺回路３１Ａにおけるインバータ回路の構成と、周辺回路３１Ａと画素回路１３Ａとの間の接続構成が異なる。
　周辺回路３１Ａは、分配回路３３Ａとインバータ回路ユニット３８Ａと画素切替回路３４Ａとを有する。画素切替回路３４Ａは、第１実施形態の画素切替回路３４と同様の構成と機能とを奏するため、説明は省略する。
　すなわち、分配回路３３Ａは、制御パルスＧ１を、それぞれ、２つの制御パルスＧ１ｐ，Ｇ１ｎに分配して行方向に繰り返し生成する。同様に、分配回路３３Ａは、制御パルスＧ２，Ｇ３，Ｇ４，ＧＤを分配することにより、２つの制御パルスＧ２ｐ，Ｇ２ｎと、２つの制御パルスＧ３ｐ，Ｇ３ｎと、２つの制御パルスＧ４ｐ，Ｇ４ｎと、２つの制御パルスＧＤｐ，ＧＤｎと、を繰り返し生成する。これらの２つの制御パルスＧ１ｐ，Ｇ１ｎは、制御パルスＧ１のオンオフに同期して、互いのオン期間が一致しないように生成される。具体的には、制御パルスＧ１ｐのオン期間が制御パルスＧ１ｎのオン期間内に収まるように生成される。同じように、２つの制御パルスＧ２ｐ，Ｇ２ｎ、２つの制御パルスＧ３ｐ，Ｇ３ｎ、２つの制御パルスＧ４ｐ，Ｇ４ｎ、及び２つの制御パルスＧＤｐ，ＧＤｎは、制御パルスＧ２，Ｇ３，Ｇ４，ＧＤのオンオフに同期して、互いのオン期間が一致しないように生成される。
　周辺回路３１Ａには、第１実施形態におけるインバータ回路３５１，３５２，３５３，３５４，３５５と同様な構成のインバータ回路６１１，６１２，６１３，６１４，６１５、及びインバータ回路６３１，６３２，６３３，６３４，６３５が含まれている。これらインバータ回路６１１，６１２，６１３，６１４，６１５、及びインバータ回路６３１，６３２，６３３，６３４，６３５は、インバータ回路ユニット３８Ａを構成する。１組のインバータ回路６１１，６１２，６１３，６１４，６１５、及び１組のインバータ回路６３１，６３２，６３３，６３４，６３５は、それぞれ、制御電極２５１，２５２，２５３，２５４，２５Ｄの個数に対応する個数で画素回路群１５Ａごとに繰り返し設けられる。そして、２つのインバータ回路６１１，６３１は、画素回路１３Ａ１内のＮＯＲ型ドライバ回路４１Ａ１に対応して、画素回路群１５Ａにおける隣接する２つの画素回路１３Ａ間の周辺部に配置される。同様に、２つのインバータ回路６１２，６３２、２つのインバータ回路６１３，６３３、２つのインバータ回路６１４，６３４、２つのインバータ回路６１５，６３５のそれぞれは、画素回路１３Ａ２，１３Ａ３，１３Ａ４，１３Ａ５内のＮＯＲ型ドライバ回路４１Ａ２，４１Ａ３，４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５に対応して、隣接する２つの画素回路１３Ａ間の周辺部に配置される。これらのインバータ回路６１１，６１２，６１３，６１４，６１５のそれぞれの入力端子には、分配回路３３Ａから制御パルスＧ１ｐ，Ｇ２ｐ，Ｇ３ｐ，Ｇ４ｐ，ＧＤｐが入力される。これらのインバータ回路６３１，６３２，６３３，６３４，６３５のそれぞれの入力端子には、分配回路３３Ａから制御パルスＧ１ｎ，Ｇ２ｎ，Ｇ３ｎ，Ｇ４ｎ，ＧＤｎが入力される。
　周辺回路３１Ａと画素回路１３Ａとの接続構成を詳細に説明すると、ＮＯＲ型ドライバ回路４１Ａ１，４１Ａ２，４１Ａ３，４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５のｐ型ＭＯＳトランジスタ４３１～４３５のゲート（制御端子）とインバータ回路６１１，６１２，６１３，６１４，６１５の出力端子とは、隣接する２つの画素回路１３Ａ間に伸びる配線４７ａ１～４７ａ５を経由して接続される。また、ＮＯＲ型ドライバ回路４１Ａ１，４１Ａ２，４１Ａ３，４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５のｎ型ＭＯＳトランジスタ４５１～４５５のゲート（制御端子）とインバータ回路６３１，６３２，６３３，６３４，６３５の出力端子とは、隣接する２つの画素回路１３Ａ間に伸びる配線４７ｂ１～４７ｂ５を経由して接続される。つまり、周辺回路３１Ａと画素回路１３Ａとの間を接続する配線は、画素回路群１５Ａに含まれる２つの画素回路１３Ａ間の間隙部において２本ずつ設けられる。このような接続構成により、ＮＯＲ型ドライバ回路４１Ａ１，４１Ａ２，４１Ａ３，４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５の２つのゲートには、別々の配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を経由して、制御パルスＧ１ｐ，Ｇ２ｐ，Ｇ３ｐ，Ｇ４ｐ，ＧＤｐの反転信号、あるいは、制御パルスＧ１ｎ，Ｇ２ｎ，Ｇ３ｎ，Ｇ４ｎ，ＧＤｎの反転信号が供給される。
　上記構成のインバータ回路６１１，６３１とＮＯＲ型ドライバ回路４１Ａ１により、画素回路群１５Ａを構成する画素回路１３Ａの制御電極２５１に転送制御パルスＧ１ｏｕｔを印加する第１の制御電極ドライバ回路が構成される。同様に、インバータ回路６１２～６１５，６３２～６３５と、ＮＯＲ型ドライバ回路４１Ａ２～４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５と、より、画素回路１３Ａの制御電極２５２～２５４，２５Ｄに転送制御パルスＧ２ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔを印加する第２～第５の制御電極ドライバ回路が構成される。
　図１２には、本実施形態の距離画像センサ１０Ａにおいて生成される制御パルスＧ１ｐ，Ｇ１ｎの反転信号の波形及びＮＯＲ型ドライバ回路４１Ａ１の転送制御パルスＧ１ｏｕｔの波形の一例を示す。このように、分配回路３３Ａの働きにより、インバータ回路６１１から出力される制御パルスＧ１ｐの反転信号のロー電位の期間、すなわち、ｐ型ＭＯＳトランジスタ４３１のオン期間ＴＰＯＮが、インバータ回路６３１から出力される制御パルスＧ１ｎの反転信号のハイ電位の期間、すなわち、ｎ型ＭＯＳトランジスタ４５１のオン期間ＴＮＯＮと重複しないように、制御パルスＧ１ｐ及び制御パルスＧ１ｎが生成される。そして、ＮＯＲ型ドライバ回路４１Ａ１により、制御パルスＧ１ｐの反転信号がオフされたタイミングでハイ電位に遷移し、制御パルスＧ１ｎの反転信号がオンされたタイミングでロー電位に遷移する転送制御パルスＧ１ｏｕｔが生成される。同様にして、各画素回路１３Ａに設けられたＮＯＲ型ドライバ回路４１Ａ２～４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５においても、ｐ型ＭＯＳトランジスタ４３のオン期間がｎ型ＭＯＳトランジスタ４５のオン期間と重複しないように、制御パルスＧ２ｐ～Ｇ４ｐ及び制御パルスＧ２ｎ～Ｇ４ｎが生成される。
［第２実施形態／作用効果］
　第２実施形態の距離画像取得装置１Ａも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像取得装置１Ａは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第２実施形態の距離画像取得装置１Ａは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ａ１～１３Ａ５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、距離画像取得装置１Ａは、所定の行に含まれない画素回路１３Ａ１～１３Ａ５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第２実施形態の距離画像取得装置１Ａも、オーバーサンプリング及び積算動作をさせることができる。
　第２実施形態の距離画像取得装置１Ａも、第１実施形態の距離画像取得装置１と同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５１～２５４，２５Ｄの数と同一数の画素回路１３Ａ１～１３Ａ５を有する画素回路群１５Ａで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔの波形のなまりを低減できる。
　第２実施形態の距離画像取得装置１Ａも、第１実施形態の距離画像取得装置１と同様に、分配回路３３Ａと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を分離して配置する。その結果、異なる制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎの間のクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。
　さらに、第２実施形態の距離画像センサ１０Ａは、第１実施形態の距離画像センサ１０とは異なる以下のような効果を奏することもできる。
　本実施形態の距離画像センサ１０Ａにおいては、ＮＯＲ型ドライバ回路４１Ａ１～４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５内の２つのトランジスタ４３１～４３５，４５１～４５５のゲートに別々の配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を経由して制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎの反転信号が供給される。このような構成により、画素回路１３Ａ１～１３Ａ５に供給される制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎの反転信号になまりが生じた場合であってもＮＯＲ型ドライバ回路４１Ａ１～４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５を流れる貫通電流の発生を防止できる。ＮＯＲ型ドライバ回路４１Ａ１～４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５での貫通電流の発生は、ピクセル数が多くなった場合に距離画像センサ１０Ａに接続される電源を流れる電流の増加を招く。従って、電源電圧の瞬時的なドロップを引き起こす場合がある。その結果、画素回路１３Ａ１～１３Ａ５内の制御電極ドライバ回路が正常に動作せず、制御電極ドライバ回路の応答速度が遅くなる結果、高速なピクセルの駆動が困難となる。
　図１３は、一般的なＣＭＯＳインバータ回路における入力制御パルスＶＩＮと貫通電流Ｉとの関係を示すグラフである。図１４は、一般的なＣＭＯＳインバータ回路を用いた場合の入力制御パルスＶＩＮに対する貫通電流Ｉの時間波形を示す図である。このように、一般的なＣＭＯＳインバータでは、入力制御パルスＶＩＮがハイ電位（ＶＤＤ）とロー電位（０Ｖ）の間の中間電位において貫通電流Ｉが急激に増加する。そのため、理想的な矩形波の波形ＷＦ１を入力制御パルスとして入力した場合には入力制御パルスのレベルの遷移タイミングで一瞬だけ貫通電流Ｉが生じる。一方、矩形波がなまった波形ＷＦ２を入力制御パルスとして入力した場合には、中間電位の期間が長くなるために貫通電流Ｉがより長期間にわたって継続的に生じる。そのため、一般的なＣＭＯＳインバータ回路を制御電極ドライバ回路として用いた場合は、入力制御パルスのなまりが大きくなるに従って制御電極ドライバ回路を流れる貫通電流の積分値が次第に増加する。一方、距離画像センサ１０Ａによれば、制御電極ドライバ回路における貫通電流が十分に低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。
　特に、本実施形態では、分配回路３３Ａが、各ＮＯＲ型ドライバ回路４１Ａ１～４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５を構成する２つのトランジスタ４３１～４３５，４５１～４５５のゲートに互いにオン期間が重複しないような制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎの反転信号を供給するように機能している。これにより、ＮＯＲ型ドライバ回路４１Ａ１～４１Ａ４及びＮＡＮＤ型ドライバ回路４１Ａ５を含む第１～第５の制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。
［第３実施形態］
　次に、第３実施形態にかかる距離画像取得装置１Ｂが有する距離画像センサ１０Ｂの構成について、第２実施形態の距離画像センサ１０Ａに対する相違点を中心に説明する。
　図１５は、距離画像センサ１０Ｂの概略構成を示すブロック図である。図１５に示す距離画像センサ１０Ｂは、第２実施形態にかかる距離画像センサ１０Ａと比較して、分配回路３３Ｂの機能と、周辺回路３１Ｂ及び画素回路１３Ｂにおけるインバータ回路及びドライバ回路の構成が異なる。
　周辺回路３１Ｂは、分配回路３３Ｂとインバータ回路ユニット３８Ｂと画素切替回路３４Ｂとを有する。画素切替回路３４Ｂは、第１実施形態の画素切替回路３４と同様の構成と機能とを奏するため、説明は省略する。
　分配回路３３Ｂは、制御パルスＧ１，Ｇ２，Ｇ３，Ｇ４，ＧＤを分配することにより、制御パルスＧ１ｐ～Ｇ４ｐ，ＧＤｐの反転信号と、制御パルスＧ１ｎ～Ｇ４ｎ，ＧＤｎと、を行方向に沿って繰り返し生成する。
　また、周辺回路３１Ｂのインバータ回路ユニット３８Ｂは、インバータ回路６３１，６３２，６３３，６３４，６３５と、ｐ型ＭＯＳトランジスタ７１１～７１５と、を有する。つまり、インバータ回路ユニット３８Ｂは、インバータ回路６１１～６１５に代えて、ｐ型ＭＯＳトランジスタ７１１～７１５を有する。ｐ型ＭＯＳトランジスタ７１１～７１５のゲートのそれぞれには分配回路３３Ｂから制御パルスＧ１ｐ～Ｇ４ｐ，ＧＤｐの反転信号が入力される。ｐ型ＭＯＳトランジスタ７１１～７１５のソースがハイ電位線ＶＤＨに接続される。
　画素回路群１５Ｂを構成する各画素回路１３Ｂ内には、ＮＯＲ型ドライバ回路４１１～４１４及びＮＡＮＤ型ドライバ回路４１５に代えて、ＮＯＲ型ドライバ回路４１Ｂ１～４１Ｂ４及びＮＡＮＤ型ドライバ回路４１Ｂ５がそれぞれ設けられる。ＮＯＲ型ドライバ回路４１Ｂ１～４１Ｂ４及びＮＡＮＤ型ドライバ回路４１Ｂ５は、ＣＭＯＳドライバ回路である。詳細には、ＮＯＲ型ドライバ回路４１Ｂ１～４１Ｂ４は、ｐ型ＭＯＳトランジスタ４４１～４４４とｎ型ＭＯＳトランジスタ４５１～４５４とを有する。一方、ＮＡＮＤ型ドライバ回路４１Ｂ５は、ｎ型ＭＯＳトランジスタ４６とｎ型ＭＯＳトランジスタ４５５とを有する。つまり、ＮＡＮＤ型ドライバ回路４１Ｂ５は、ｐ型ＭＯＳトランジスタ４４１に代えてｎ型ＭＯＳトランジスタ４６を有する点で、ＮＯＲ型ドライバ回路４１Ｂ１と相違する。
　詳細には、ＮＯＲ型ドライバ回路４１Ｂ１～４１Ｂ４は、以下の構成を有する。
　ｐ型ＭＯＳトランジスタ４４１～４４４のソースは、配線４７ａ１～４７ａ４を介してｐ型ＭＯＳトランジスタ７１１～７１４のドレインに接続される。ｐ型ＭＯＳトランジスタ４４１～４４４のソースには、制御パルスＧ１ｐ～Ｇ４ｐの反転信号が入力される。ｐ型ＭＯＳトランジスタ４４１～４４４のゲートは、配線４８Ｇを介して画素切替回路３４Ｂに接続される。ｐ型ＭＯＳトランジスタ４４１～４４４のゲートは、論理パルスＥＳＲ（ｊ）の反転信号を受ける。ｐ型ＭＯＳトランジスタ４４１～４４４のドレインとｎ型ＭＯＳトランジスタ４５１～４５４のドレインとが互いに接続される。ｎ型ＭＯＳトランジスタ４５１～４５４のゲートは、配線４７ｂ１～４７ｂ４を介してインバータ回路６３１～６３４の出力端に接続される。ｎ型ＭＯＳトランジスタ４５１～４５４のゲートには、制御パルスＧ１ｎ～Ｇ４ｎの反転信号が入力される。ｎ型ＭＯＳトランジスタ４５１～４５４のソースは、ロー電位線ＶＤＬに接続される。
　詳細には、ＮＡＮＤ型ドライバ回路４１Ｂ５は、以下の構成を有する。ｎ型ＭＯＳトランジスタ４６のドレインは、配線４７ａ５を介してｐ型ＭＯＳトランジスタ７１５のドレインに接続される。ｎ型ＭＯＳトランジスタ４６のドレインには、制御パルスＧＤｐの反転信号が入力される。ｎ型ＭＯＳトランジスタ４６のゲートは、配線４８Ｄを介して画素切替回路３４Ｂに接続される。ｎ型ＭＯＳトランジスタ４６のゲートには、論理パルスＥＳＲ（ｊ）が入力される。ｎ型ＭＯＳトランジスタ４６のソースは、ｎ型ＭＯＳトランジスタ４５５のドレインに接続される。ｎ型ＭＯＳトランジスタ４５５のゲートは、配線４７ｂ５を介してインバータ回路６３５の出力に接続される。ｎ型ＭＯＳトランジスタ４５５のゲートには、制御パルスＧＤｎの反転信号が入力される。ｎ型ＭＯＳトランジスタ４５５のソースは、ロー電位線ＶＤＬに接続される。
　上記のように、ｐ型ＭＯＳトランジスタ７１１～７１４とｐ型ＭＯＳトランジスタ４４１～４４４とが直列に接続された構成により、画素回路群１５Ｂに含まれる画素回路１３Ｂ１～１３Ｂ５の制御電極２５１～２５４に印加する転送制御パルスを生成するＮＯＲ型ドライバ回路（制御電極ドライバ回路）が構成される。また、ｐ型ＭＯＳトランジスタ７１５とｎ型ＭＯＳトランジスタ４６とが直列に接続された構成により、画素回路群１５Ｂ内の制御電極２５Ｄに印加する転送制御パルスを生成するＮＡＮＤ型ドライバ回路（制御電極ドライバ回路）が構成される。
［第３実施形態／作用効果］
　第３実施形態の距離画像取得装置１Ｂも、第２実施形態の距離画像取得装置１Ａと同様の効果を奏することができる。つまり、距離画像取得装置１Ｂは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第３実施形態の距離画像取得装置１Ｂは、第２実施形態の距離画像取得装置１Ａと同様に、所定の行に含まれる画素回路１３Ｂ１～１３Ｂ５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｂ１～１３Ｂ５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第３実施形態の距離画像取得装置１Ｂも、オーバーサンプリング及び積算動作をさせることができる。
　第３実施形態の距離画像取得装置１Ｂも、第２実施形態の距離画像取得装置１Ａと同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＳＤｎが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５１～２５４，２５Ｄの数と同一数の画素回路１３Ｂ１～１３Ｂ５を有する画素回路群１５Ｂで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔの波形のなまりを低減できる。
　第３実施形態の距離画像取得装置１Ｂも、第２実施形態の距離画像取得装置１Ａと同様に、分配回路３３Ｂと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を分離して配置する構成により、異なる制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎの間のクロストークを防止して安定したピクセルの駆動が実現できる。その結果として、距離分解能の高い距離画像の生成が可能となる。
　第３実施形態の距離画像取得装置１Ｂも、第２実施形態の距離画像取得装置１Ａと同様に、各ＮＯＲ型ドライバ回路４１Ｂ１～４１Ｂ４及びＮＡＮＤ型ドライバ回路４１Ｂ５に互いにオン期間が重複しないような制御パルスを供給する回路構成を有する。つまり、配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を有する。この構成によれば、ＮＯＲ型ドライバ回路４１Ｂ１～４１Ｂ４及びＮＡＮＤ型ドライバ回路４１Ｂ５を有する第１～第５の制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。
　さらに、第３実施形態の距離画像センサ１０Ｂは、第２実施形態の距離画像センサ１０Ａとは異なる以下のような効果を奏することもできる。
　本実施形態の制御電極ドライバ回路の構成により、ＮＯＲ型ドライバ回路を構成する一方のトランジスタであるｐ型ＭＯＳトランジスタ７１１～７１４のドレインは配線４７ａ１～４７ａ４を介してｐ型ＭＯＳトランジスタ４４１～４４４のソースに接続され、さらにｐ型ＭＯＳトランジスタ４４１～４４４のソース－ドレイン間のｐチャネルを介してｐ型ＭＯＳトランジスタ４４１～４４４のドレインが制御電極２５１～２５４に接続される。一方で、ＮＯＲ型ドライバ回路を構成する他方のトランジスタであるｎ型ＭＯＳトランジスタ４５１～４５４のドレインは各画素回路１３Ｂ内で制御電極２５１～２５４に接続される。そのため、制御電極２５１～２５４に印加される転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔにおいて、立ち上がりはなだらかな状態であるが、立ち下がりは急峻な状態を生じさせることができる。
　図１６は、本実施形態の距離画像センサ１０Ｂにより生成される転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔの波形の一例を示す。図１７は、画素回路１３Ｂの信号電荷処理領域１７Ｂにおける各領域の配置例を示す平面図である。図１８は、画素回路１３Ｂの信号電荷処理領域１７Ｂにおける電位分布を示す図である。図１８は、図１７に示す一点鎖線ＣＬに沿った電位分布を示している。
　図１７に示す信号電荷処理領域１７Ｂにおいては、中央に光電変換領域２１が設けられ、光電変換領域２１の周りの信号電荷処理領域１７Ｂの四隅に電荷読出領域２２１～２２４が配置され、電荷読出領域２２１～２２４のうちの２つの領域間に電荷排出領域２３が配置される。さらに、光電変換領域２１とそれぞれの電荷読出領域２２１～２２４との間の電荷移動経路を両側から挟むように制御電極２５１～２５４が設けられ、光電変換領域２１と電荷排出領域２３との間の電荷移動経路を両側から挟むように制御電極２５Ｄが設けられる。図１８には、制御電極２５１にロー電位を印加し、制御電極２５２にハイ電位を印加した場合の電荷移動経路における電位分布を実線で示す。また、制御電極２５１にハイ電位を印加し、制御電極２５２にロー電位を印加した場合の電荷移動経路における電位分布を点線で示している。このような電位形成特性により、図１６に示すように転送制御パルスＧ１ｏｕｔを急峻に立ち下げることにより、電荷読出領域２２１への電荷の移動を瞬時に止めることができ、その後に転送制御パルスＧ２ｏｕｔを緩やかに立ち上げても転送制御パルスＧ２ｏｕｔを立ち下げるまでの期間において光電変換領域２１で発生した電荷を漏れなく電荷読出領域２２２へ移動させることができる。
　本実施形態の距離画像センサ１０Ｂによれば、周辺回路３１Ｂにインバータ回路を構成する一方のｐ型ＭＯＳトランジスタが備えられ、画素回路１３Ｂ内にＮＯＲ型ドライバ回路あるいはＮＡＮＤ型ドライバ回路を構成する他方のｎ型ＭＯＳトランジスタが備えられている。このような構成により、画素回路１３Ｂ内のトランジスタ数を低減することによりピクセルサイズを小さく保つことができる。さらに、高速なピクセルの駆動が可能となる。
　特に、本実施形態では、画素回路１３Ｂにｎ型ＭＯＳトランジスタを備えることにより、制御電極２５１～２５４，２５Ｄに印加される転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔの立ち下がりを急峻にすることができ、転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔのパルス幅を短くしても安定して電荷読出領域２２１～２２４への電荷の移動が可能となる。その結果、高速なピクセルの駆動が実現できる。
［第４実施形態］
　次に、第４実施形態にかかる距離画像取得装置１Ｃが有する距離画像センサ１０Ｃの構成について、第１実施形態との相違点を中心に説明する。
　図１９は、距離画像センサ１０Ｃの概略構成を示すブロック図である。図１９に示す距離画像センサ１０Ｃは、第１実施形態にかかる距離画像センサ１０と比較して、画素回路１３Ｃが有するインバータ回路４１Ｃ１～４１Ｃ４の構成が異なる。
　周辺回路３１Ｃは、分配回路３３Ｃとインバータ回路ユニット３８Ｃと画素切替回路３４Ｃとを有する。分配回路３３Ｃの構成及び機能は、第１実施形態の分配回路３３の構成及び機能と同じである。同様にインバータ回路ユニット３８Ｃの構成及び機能は、第１実施形態のインバータ回路ユニット３８の構成及び機能と同じである。一方、画素切替回路３４Ｃは、論理パルスＥＳＲ（ｊ）のみを出力し、論理パルスＥＳＲ（ｊ）の反転信号を出力しない点で、第１実施形態の画素切替回路３４と相違する。
　画素回路群１５Ｃを構成する各画素回路１３Ｃ内には、ＮＯＲ型ドライバ回路４１１～４１４に代えて、インバータ回路４１Ｃ１～４１Ｃ４がそれぞれ設けられる。インバータ回路４１Ｃ１～４１Ｃ４は、ＣＭＯＳインバータ回路である。詳細には、インバータ回路４１Ｃ１～４１Ｃ４は、ｐ型ＭＯＳトランジスタ４３１～４３４とｎ型ＭＯＳトランジスタ４５１～４５４とを有する。一方、ＮＡＮＤ型ドライバ回路４１Ｃ５は、ｐ型ＭＯＳトランジスタ４３５と、ｎ型ＭＯＳトランジスタ４６Ａとｎ型ＭＯＳトランジスタ４５５とを有する。つまり、ＮＡＮＤ型ドライバ回路４１Ｃ５は、ｎ型ＭＯＳトランジスタ４６Ａを有する点で、インバータ回路４１Ｃ１と相違する。
　詳細には、インバータ回路４１Ｃ１～４１Ｃ４は、以下の構成を有する。
ｐ型ＭＯＳトランジスタ４３１～４３４のソースは、ハイ電位線ＶＤＨに接続される。ｐ型ＭＯＳトランジスタ４３１～４３４のゲートは、配線４７１～４７４を介してインバータ回路３５１～３５４の出力に接続される。また、ｐ型ＭＯＳトランジスタ４３１～４３４のゲートは、ｎ型ＭＯＳトランジスタ４５１～４５４のゲートにも接続される。ｐ型ＭＯＳトランジスタ４３１～４３４のゲートには、制御パルスＧ１～Ｇ４の反転信号が入力される。ｐ型ＭＯＳトランジスタ４３１～４３４のドレインとｎ型ＭＯＳトランジスタ４５１～４５４のドレインとが互いに接続される。ｎ型ＭＯＳトランジスタ４５１～４５４のゲートは、配線４７１～４７４を介してインバータ回路３５１～３５４の出力に接続される。ｎ型ＭＯＳトランジスタ４５１～４５４のゲートには、制御パルスＧ１～Ｇ４の反転信号が入力される。ｎ型ＭＯＳトランジスタ４５１～４５４のソースは、ロー電位線ＶＤＬに接続される。
　さらに、ＮＡＮＤ型ドライバ回路４１Ｃ５は、以下の構成を有する。
　ｐ型ＭＯＳトランジスタ４３５のソースは、ハイ電位線ＶＤＨに接続される。ｐ型ＭＯＳトランジスタ４３５のゲートは、入力端子である。ｐ型ＭＯＳトランジスタ４３５のゲートは、インバータ回路３５５の出力に配線４７５を介して接続される。ｐ型ＭＯＳトランジスタ４３５のドレインとｎ型ＭＯＳトランジスタ４６Ａのドレインとが互いに接続される。ｎ型ＭＯＳトランジスタ４６Ａのゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４６Ａのゲートは、配線４８Ｄを介して画素切替回路３４Ｃに接続される。ｎ型ＭＯＳトランジスタ４６Ａのソースは、ｎ型ＭＯＳトランジスタ４５５のドレインに接続される。ｎ型ＭＯＳトランジスタ４５５のソースは、ｎ型ＭＯＳトランジスタ４６のドレインに接続される。ｎ型ＭＯＳトランジスタ４５５のゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４５５のゲートは、インバータ回路３５５の出力に配線４７５を介して接続される。ｎ型ＭＯＳトランジスタ４５５のソースは、ロー電位線ＶＤＬに接続される。
［第４実施形態／作用効果］
　第４実施形態の距離画像取得装置１Ｃも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像取得装置１Ｃは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第４実施形態の距離画像取得装置１Ｃは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｃ１～１３Ｃ５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｃ１～１３Ｃ５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第４実施形態の距離画像取得装置１Ｃも、オーバーサンプリング及び積算動作をさせることができる。
　第４実施形態の距離画像取得装置１Ｃも、第１実施形態の距離画像取得装置１と同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ１～Ｇ４，ＧＤが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５１～２５４，２５Ｄの数と同一数の画素回路１３Ｃ１～１３Ｃ５を有する画素回路群１５Ｃで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔの波形のなまりを低減できる。
　第４実施形態の距離画像取得装置１Ｃも、第１実施形態の距離画像取得装置１と同様に、分配回路３３Ｃと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７１～４７５を分離して配置する構成により、異なる制御パルスＧ１～Ｇ４，ＧＤの反転信号間のクロストークを防止して安定したピクセルの駆動が実現できる。結果として距離分解能の高い距離画像の生成が可能となる。
　さらに、第４実施形態の距離画像取得装置１Ｃは、第１実施形態の距離画像取得装置１とは異なる以下のような効果を奏することもできる。
　距離画像センサ１０Ｃは、電荷排出領域２３を有効または無効に制御する論理パルスＥＳＲ（ｊ）のための配線４８Ｄを有する。つまり、第１実施形態の距離画像センサ１０のように、電荷読出領域２２１～２２４を有効または無効に制御する論理パルスＥＳＲ（ｊ）の反転信号のための配線を有しない。従って、回路構成を簡易にすることができる。
［第５実施形態］
　次に、第５実施形態にかかる距離画像取得装置１Ｄが有する距離画像センサ１０Ｄの構成について、第２実施形態との相違点を中心に説明する。
　図２０は、距離画像センサ１０Ｄの概略構成を示すブロック図である。図２０に示す距離画像センサ１０Ｄは、第２実施形態にかかる距離画像センサ１０Ａと比較して、画素回路１３Ｄが有するインバータ回路４１Ｄ１～４１Ｄ４の構成が異なる。
　周辺回路３１Ｄは、分配回路３３Ｄとインバータ回路ユニット３８Ｄと画素切替回路３４Ｄとを有する。分配回路３３Ｄの構成及び機能は、第２実施形態の分配回路３３Ａの構成及び機能と同じである。同様に、インバータ回路ユニット３８Ｄの構成及び機能は、第２実施形態のインバータ回路ユニット３８Ａの構成及び機能と同じである。一方、画素切替回路３４Ｄは、論理パルスＥＳＲ（ｊ）のみを出力し、論理パルスＥＳＲ（ｊ）の反転信号を出力しない点で、第２実施形態の画素切替回路３４Ａと相違する。
　画素回路群１５Ｄを構成する各画素回路１３Ｄ１～１３Ｄ５内には、ＮＯＲ型ドライバ回路４１Ａ１～４１Ａ４に代えて、インバータ回路４１Ｄ１～４１Ｄ４がそれぞれ設けられる。インバータ回路４１Ｄ１～４１Ｄ４の構成及び機能は、第４実施形態のインバータ回路４１Ｃ１～４１Ｃ４と同様である。一方、インバータ回路４１Ｄ１～４１Ｄ４は、インバータ回路４１Ｄ１～４１Ｄ４を構成するｐ型ＭＯＳトランジスタ４３１～４３４及びｎ型ＭＯＳトランジスタ４５１～４５４のそれぞれのゲートの接続構成が第４実施形態のインバータ回路４１Ｃ１～４１Ｃ４と相違する。
　詳細には、ｐ型ＭＯＳトランジスタ４３１～４３５のゲートは、配線４７ａ１～４７ａ５を介してインバータ回路６１１～６１５の出力に接続される。ｐ型ＭＯＳトランジスタ４３１～４３５のゲートには、制御パルスＧ１ｐ～Ｇ４ｐ，ＧＤｐの反転信号が入力される。ｎ型ＭＯＳトランジスタ４５１～４５５のゲートは、配線４７ｂ１～４７ｂ５を介してインバータ回路６３１～６３５の出力に接続される。ｎ型ＭＯＳトランジスタ４５１～４５５のゲートには、制御パルスＧ１ｎ～Ｇ４ｎ，ＧＤｎの反転信号が入力される。
［第５実施形態／作用効果］
　第５施形態の距離画像取得装置１Ｄも、第２実施形態の距離画像取得装置１Ａと同様の効果を奏することができる。つまり、距離画像取得装置１Ｄは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第５実施形態の距離画像取得装置１Ｄは、第２実施形態の距離画像取得装置１Ａと同様に、所定の行に含まれる画素回路１３Ｄ１～１３Ｄ５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｄ１～１３Ｄ５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第５実施形態の距離画像取得装置１Ｄも、オーバーサンプリング及び積算動作をさせることができる。
　第５実施形態の距離画像取得装置１Ｄも、第２実施形態の距離画像取得装置１Ａと同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５１～２５４，２５Ｄの数と同一数の画素回路１３Ｄ１～１３Ｄ５を有する画素回路群１５Ｄで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔの波形のなまりを低減できる。
　第５実施形態の距離画像取得装置１Ｄも、第２実施形態の距離画像取得装置１Ａと同様に、分配回路３３Ｄと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を分離して配置する構成により、異なる制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎの間のクロストークを防止して安定したピクセルの駆動が実現できる。結果として距離分解能の高い距離画像の生成が可能となる。
　第５実施形態の距離画像取得装置１Ｄも、第２実施形態の距離画像取得装置１Ａと同様に、各インバータ回路４１Ｄ１～４１Ｄ４及びＮＡＮＤ型ドライバ回路４１Ｄ５を構成する２つのトランジスタ４３１～４３５，４５１～４５５のゲートに互いにオン期間が重複しないような制御パルスを供給する回路構成を有する。つまり、距離画像取得装置１Ｄは、配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を有する。この構成によれば、インバータ回路４１Ｄ１～４１Ｄ４及びＮＡＮＤ型ドライバ回路４１Ｄ５を有する第１～第５の制御電極ドライバ回路における貫通電流が確実に防止できる。その結果、高速なピクセルの駆動が可能となる。
　さらに、第５実施形態の距離画像取得装置１Ｄは、第２実施形態の距離画像取得装置１Ａとは異なる以下のような効果を奏することもできる。
　第５実施形態の距離画像取得装置１Ｄは、第２実施形態の距離画像取得装置１Ａと同様に、制御電極ドライバ回路における貫通電流が十分に低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。
　距離画像取得装置１Ｄは、電荷排出領域２３を有効または無効に制御する論理パルスＥＳＲ（ｊ）のための配線４８Ｄを有する。つまり、第２実施形態の距離画像取得装置１Ａのように、電荷読出領域２２１～２２４を制御する論理パルスＥＳＲ（ｊ）の反転信号のための配線を有しない。従って、回路構成を簡易にすることができる。
［第６実施形態］
　次に、第６実施形態にかかる距離画像取得装置１Ｅが有する距離画像センサ１０Ｅの構成について、第３実施形態との相違点を中心に説明する。
　図２１は、距離画像センサ１０Ｅの概略構成を示すブロック図である。距離画像センサ１０Ｅは、いわゆる貫通電流を低減するための素子構造を有する。図２１に示す距離画像センサ１０Ｅは、第３実施形態にかかる距離画像センサ１０Ｂと比較して、画素回路１３Ｅが有する制御回路の構成が異なる。
　周辺回路３１Ｅは、分配回路３３Ｅとインバータ回路ユニット３８Ｅと画素切替回路３４Ｅとを有する。分配回路３３Ｅの構成及び機能は、第３実施形態の分配回路３３Ｂの構成及び機能と同じである。同様に、インバータ回路ユニット３８Ｅの構成及び機能は、第３実施形態のインバータ回路ユニット３８Ｂの構成及び機能と同じである。一方、画素切替回路３４Ｅは、論理パルスＥＳＲ（ｊ）のみを出力し、論理パルスＥＳＲ（ｊ）の反転信号を出力しない点で、第３実施形態の画素切替回路３４Ｂと相違する。
　画素回路群１５Ｅを構成する各画素回路１３Ｅ１～１３Ｅ４内には、ＮＡＮＤ型ドライバ回路４１Ｂ１～４１Ｂ４に代えて、ＮＡＮＤ型ドライバ回路４１Ｅ１～４１Ｅ４が設けられる。ＮＡＮＤ型ドライバ回路４１Ｅ１～４１Ｅ４は、それぞれｎ型ＭＯＳトランジスタ４５１～４５４を含む。つまり、画素回路１３Ｅ１～１３Ｅ４に設けられる制御回路は、ｐ型ＭＯＳトランジスタ４３１～４３４が設けられていない点で、ＮＡＮＤ型ドライバ回路４１Ｂ１～４１Ｂ４と相違する。一方、画素回路１３Ｅ５に設けられるＮＡＮＤ型ドライバ回路４１Ｅ５の構成及び機能は、ＮＡＮＤ型ドライバ回路４１Ｂ５の構成及び機能と同じである。
［第６実施形態／作用効果］
　第６実施形態の距離画像取得装置１Ｅも、第３実施形態の距離画像取得装置１Ｂと同様の効果を奏することができる。つまり、距離画像センサ１０Ｅは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第６実施形態の距離画像取得装置１Ｅは、第３実施形態の距離画像取得装置１Ｂと同様に、所定の行に含まれる画素回路１３Ｅ１～１３Ｅ５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｅ１～１３Ｅ５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第６実施形態の距離画像取得装置１Ｅも、オーバーサンプリング及び積算動作をさせることができる。
　第６実施形態の距離画像取得装置１Ｅも、第３実施形態の距離画像取得装置１Ｂと同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５１～２５４，２５Ｄの数と同一数の画素回路１３Ｅ１～１３Ｅ５を有する画素回路群１５Ｅで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔの波形のなまりを低減できる。
　第６実施形態の距離画像取得装置１Ｅも、第３実施形態の距離画像取得装置１Ｂと同様に、分配回路３３Ｅと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を分離して配置する構成により、異なる制御パルスＧ１ｐ～Ｇ４ｐ，Ｇ１ｎ～Ｇ４ｎ，ＧＤｐ，ＧＤｎの間のクロストークを防止して安定したピクセルの駆動が実現できる。結果として距離分解能の高い距離画像の生成が可能となる。
　第６実施形態の距離画像取得装置１Ｅも、第２実施形態の距離画像取得装置１Ａと同様に、各インバータ回路４１Ｅ１～４１Ｅ４及びＮＡＮＤ型ドライバ回路４１Ｅ５をオン期間が重複しないような制御パルスを供給する回路構成を有する。つまり、配線４７ａ１～４７ａ５，４７ｂ１～４７ｂ５を有する。インバータ回路４１Ｅ１～４１Ｅ４及びＮＡＮＤ型ドライバ回路４１Ｅ５を有する第１～第５の制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。
　さらに、第６実施形態の距離画像取得装置１Ｅは、第２実施形態の距離画像取得装置１Ａとは異なる以下のような効果を奏することもできる。
　第６実施形態の距離画像取得装置１Ｅによれば、第３実施形態の距離画像取得装置１Ｂと同様の効果を奏することができる。要するに、第６実施形態の距離画像取得装置１Ｅは、周辺回路３１Ｅにインバータ回路あるいはＮＡＮＤ型ドライバ回路を構成する一方のｐ型ＭＯＳトランジスタを有する。さらに、距離画像取得装置１Ｅは、画素回路１３Ｅ１～１３Ｅ５内にインバータ回路あるいはＮＡＮＤ型ドライバ回路を構成する他方のｎ型ＭＯＳトランジスタを有する。このような構成により、画素回路１３Ｅ内のトランジスタ数を低減される。その結果、ピクセルサイズを小さく保つことができると共に、高速なピクセルの駆動が可能となる。
［第７実施形態］
　次に、第７実施形態の距離画像取得装置１Ｆについて説明する。第１実施形態の距離画像取得装置１は、測定対象領域Ａの全幅をカバーするようにパルス光ＬＰを照射した。一方、図２２に示すように第７実施形態の距離画像取得装置１Ｆは、測定対象領域Ａの幅方向における一部にパルス光ＬＰを照射する。
　上述した第１実施形態の距離画像取得装置１は、図１０等に示すように行ごとに有感ピクセル領域ＡＥと不感ピクセル領域ＡＮとを切り替えた。第７実施形態の距離画像取得装置１Ｆは、行ごとに画素回路１３Ｆの動作を有感又は不感に設定する動作に加えて、さらに、列ブロックごとに有感又は不感に設定する動作を行う。これらの動作によると、図２３に示すように、画素アレイ１４Ｆにおいて特定の領域を有感ピクセル領域ＡＥに設定し、その他の領域を不感ピクセル領域ＡＮに設定することができる。そして、有感ピクセル領域ＡＥは、図２３における左から右に順に列ブロックごとに移動したのちに、次の行へ移動する。
　距離画像センサ１０Ｆは、画素アレイ１４Ｆと、演算回路１２と、周辺回路３１Ｆと、を有する。周辺回路３１Ｆは、分配回路３３Ｆと、画素切替回路（列）５４Ｆと、論理演算回路５５Ｆと、画素切替回路（行）５６Ｆと、を有する。
　図２４は、距離画像センサ１０Ｆの具体的な回路構成を示す図である。距離画像センサ１０Ｆは、４個の電荷読出領域２２１～２２４を有する画素回路１３Ｆを有し、画素回路１３Ｆの有感／不感を切り替える周辺回路３１Ｆを有する。特に周辺回路３１Ｆは、行ごとではなく、ブロック単位で画素回路１３Ｆの有感／不感を切り替える。
　分配回路３３Ｆは、第１実施形態の分配回路３３と同様の構成と機能とを有する。分配回路３３Ｆは、演算回路１２から制御パルスＧ１～Ｇ４，ＧＤを受ける。分配回路３３Ｆは、論理演算回路５５Ｆの論理演算ユニット５７ＦＵごとに制御パルスＧ１～Ｇ４，ＧＤを提供する。
　画素切替回路（列）５４Ｆの入力は、演算回路１２に接続されている。画素切替回路（列）５４Ｆは、演算回路１２から制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢを受ける。画素切替回路（列）５４Ｆの出力は、論理演算回路５５Ｆに接続されている。画素切替回路（列）５４Ｆは、論理演算回路５５Ｆに論理パルス（列）ＥＳＣ（ｉ－４：ｉ）を提供する。
　論理演算回路５５Ｆの入力は、分配回路３３Ｆ及び画素切替回路（列）５４Ｆに接続されている。論理演算回路５５Ｆは、分配回路３３Ｆから論理演算ユニット５７ＦＵごとに制御パルスＧ１～Ｇ４，ＧＤを受ける。論理演算回路５５Ｆは、画素切替回路（列）５４Ｆから論理演算ユニット５７ＦＵごとに論理パルス（列）ＥＳＣ（ｉ－４：ｉ）を受ける。ある論理演算回路５５Ｆは、例えば、制御パルスＧ１～Ｇ４，ＧＤ及び論理パルス（列）ＥＳＣ（ｉ－４：ｉ）の論理演算を行う。その論理演算の結果、論理演算回路５５Ｆは、制御パルス（列）Ｇ１（ｉ－４：ｉ）～Ｇ４（ｉ－４：ｉ），ＧＤ（ｉ－４：ｉ）の反転信号を出力する。論理演算回路５５Ｆの出力は、画素アレイ１４Ｆに接続されている。論理演算回路５５Ｆは、画素アレイ１４Ｆの列ごとに制御パルスＧ１（ｉ－４：ｉ）～Ｇ４（ｉ－４：ｉ），ＧＤ（ｉ－４：ｉ）の反転信号を提供する。
　論理演算回路５５Ｆの回路構成についてさらに詳細に説明する。
　論理演算回路５５Ｆは、インバータ回路３５１～３５５と、ＡＮＤゲート５８１～５８４と、インバータ回路５９と、ＯＲゲート５８５と、を有する。５個のインバータ回路３５１～３５５、４個のＡＮＤゲート５８１～５８４、１個のインバータ回路５９及び１個のＯＲゲート５８５は、一組の論理演算ユニット５７ＦＵを構成する。ひとつの論理演算ユニット５７ＦＵは、ひとつの画素回路群１５Ｆに対応する。
　ＡＮＤゲート５８１～５８４の入力は、分配回路３３Ｆと画素切替回路（列）５４Ｆとに接続される。ＡＮＤゲート５８１～５８４の第１の入力は、分配回路３３Ｆから制御パルスＧ１～Ｇ４を受ける。ＡＮＤゲート５８１～５８４の第２の入力は、画素切替回路（列）５４Ｆから論理パルス（列）ＥＳＣ（ｉ－４：ｉ）を受ける。つまり、ＡＮＤゲート５８１～５８４の第２の入力は、互いに接続されている。ＡＮＤゲート５８１～５８４の出力は、インバータ回路３５１～３５４に接続される。ＡＮＤゲート５８１～５８４は、インバータ回路３５１～３５４に制御パルスＧ１（ｉ－４：ｉ）～Ｇ４（ｉ－４：ｉ）を提供する。
　インバータ回路５９の入力は、画素切替回路（列）５４Ｆに接続される。つまり、インバータ回路５９の入力は、ＡＮＤゲート５８１～５８４の第２の入力と共通である。インバータ回路５９は画素切替回路（列）５４Ｆから論理パルス（列）ＥＳＣ（ｉ－４：ｉ）を受ける。インバータ回路５９の出力は、ＯＲゲート５８５に接続されている。インバータ回路５９は、ＯＲゲート５８５に論理パルス（列）ＥＳＣ（ｉ－４：ｉ）の反転信号を提供する。
　ＯＲゲート５８５の入力は、分配回路３３Ｆとインバータ回路５９とに接続される。ＯＲゲート５８５の第１の入力は、分配回路３３Ｆから制御パルスＧＤを受ける。ＯＲゲート５８５の第２の入力は、インバータ回路５９から論理パルス（列）ＥＳＣ（ｉ－４：ｉ）の反転信号を受ける。ＯＲゲート５８５の出力は、インバータ回路３５５に接続される。ＯＲゲート５８５は、制御パルスＧＤと論理パルス（列）ＥＳＣ（ｉ－４：ｉ）の反転信号との論理和信号である制御パルスＧＤ（ｉ－４：ｉ）をインバータ回路３５５に提供する。
　上記の分配回路３３Ｆ、画素切替回路（列）５４Ｆ及び論理演算回路５５Ｆによれば、論理演算ユニット５７ＦＵごとに互いに異なる論理パルスＥＳＣ（ｉ－４：ｉ）を提供することができる。
　画素切替回路（行）５６Ｆの入力は、演算回路１２に接続される。画素切替回路（行）５６Ｆは、演算回路１２から制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢを受ける。画素切替回路（行）５６Ｆは、制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢを利用して論理パルス（行）ＥＳＲ（ｊ）を生成する。画素切替回路（行）５６Ｆの出力は、画素アレイ１４Ｆに接続される。画素切替回路（行）５６Ｆは、画素アレイ１４Ｆの第ｊ行に論理パルス（行）ＥＳＲ（ｊ）を提供する。
　上記の画素切替回路（行）５６Ｆによれば、ひとつの行ごと、または複数の行ごとに互いに異なる論理パルス（行）ＥＳＲ（ｊ）を提供することができる。
　その結果、画素回路１３Ｆの有感／不感は、基本的に画素切替回路（行）５６Ｆの論理パルス（行）ＥＳＲ（ｊ）によって切り替えられる。例えば、ある画素回路１３Ｆに、画素回路１３Ｆを有感とする制御パルスＧ１（ｉ－４：ｉ）が入力されても、画素回路１３Ｆを不感とする論理パルス（行）ＥＳＲ（ｊ）入力されれば、その画素回路１３Ｆは不感である。この関係によれば、図２３に示すように画素アレイ１４Ｆの一部の領域だけ有感ピクセル領域ＡＥとし、その他の領域を不感ピクセル領域ＡＮとすることができる。つまり、画素回路１３Ｆを有感とする制御パルスＧ１（ｉ－４：ｉ）～Ｇ４（ｉ－４：ｉ）（つまり論理パルス（列）ＥＳＣ（ｉ－４：ｉ））と、画素回路１３Ｆを有感とする論理パルス（行）ＥＳＲ（ｊ）と、が入力された画素回路１３Ｆのみが有感となる。
［第７実施形態／作用効果］
　第７実施形態の距離画像取得装置１Ｆも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像取得装置１Ｆは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第７実施形態の距離画像取得装置１Ｆは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｆを一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｆを一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第７実施形態の距離画像取得装置１Ｆも、オーバーサンプリング及び積算動作をさせることができる。
　第７実施形態の距離画像取得装置１Ｆも、第１実施形態の距離画像取得装置１と同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ１～Ｇ４，ＧＤが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５１～２５４，２５Ｄの数と同一数の画素回路１３Ｆを有する画素回路群１５Ｆで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ１ｏｕｔ（ｉ－４：ｉ）～Ｇ４ｏｕｔ（ｉ－４：ｉ），ＧＤｏｕｔ（ｉ－４：ｉ）の反転信号の波形のなまりを低減できる。
　さらに、第７実施形態の距離画像取得装置１Ｆは、第１実施形態の距離画像取得装置１とは異なる以下のような効果を奏することもできる。
　第７実施形態の距離画像取得装置１Ｆにおいて、光源制御部１２ａは、第ｊ行目に含まれる画素回路１３Ｆの一部が有感ピクセル領域ＡＥに含まれるように、光源１１からパルス光ＬＰを出射させる動作と、第ｊ行目に含まれる画素回路１３Ｆの一部に対して、光電変換領域２１から電荷読出領域２２１～２２４への電荷の移動を許可するように画素回路１３Ｆを動作させる制御パルスを画素アレイ１４Ｆに提供する動作と、有感ピクセル領域ＡＥに含まれない不感ピクセル領域ＡＮに含まれる画素回路１３Ｆのすべてに対して光電変換領域２１から電荷排出領域２３への電荷の移動を許可するように画素回路１３Ｆを動作させる制御パルスを画素アレイ１４Ｆに提供する動作と、を行う。この動作によれば、画素アレイ１４Ｆに含まれる所望の領域を有感ピクセル領域ＡＥとすることが可能になる。従って、画素アレイ１４Ｆにおける有感ピクセル領域ＡＥをより緻密に設定することができる。
［第８実施形態］
　次に、第８実施形態の距離画像取得装置１Ｇが有する距離画像センサ１０Ｇの構成について、第１実施形態との相違点を中心に説明する。距離画像センサ１０Ｇは、ドレインの制御によって画素回路１３Ｇの有感／不感を制御する画素構成と画素制御を採用する。距離画像センサ１０Ｇは、転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ），ＧＤｏｕｔ（ｊ）を水平方向から提供する方式を採用する。距離画像センサ１０Ｇは、周辺に配置された行選択部が行う有感／不感を操作するための信号に基づくゲーティングによって、動作する。
　図２５は、距離画像センサ１０Ｇの概略構成を示すブロック図である。距離画像センサ１０Ｇは、第１実施形態にかかる距離画像センサ１０と比較して、周辺回路３１Ｇの構成が異なる。また、距離画像センサ１０Ｇは、距離画像センサ１０と比較して、画素回路１３Ｇの素子構成及び回路構成が異なる。例えば、画素回路１３は、４個の制御電極２５１～２５４と、４個の電荷読出領域２２１～２２４を有していた。つまり、画素回路１３は、いわゆる４タップ型の構成であった。一方、画素回路１３Ｇは、３個の制御電極２５１～２５３と、３個の電荷読出領域２２Ｔ１～２２Ｔ３と、有する。つまり、画素回路１３Ｇは、いわゆる３タップ型の構成である。
　画素回路１３Ｇは、光電変換領域２１と、電荷読出領域２２Ｔ１～２２Ｔ３と、電荷排出領域２３Ｔと、電圧検出手段２６Ｔ１～２６Ｔ３と、制御電極２５１～２５３，２５Ｄと、を有する。
　図２６は、画素回路１３Ｇと周辺回路３１Ｇとの接続構成を示す図である。距離画像センサ１０Ｇは、複数の画素回路１３Ｇと、周辺回路３１Ｇと、配線部７４Ｇと、を有する。画素回路１３Ｇは、信号電荷処理領域１７Ｔを有する。画素回路１３Ｇは、画素回路１３が有するＮＯＲ型ドライバ回路４１１～４１４に相当する構成を有しない。また、画素回路１３Ｇは、画素回路１３が有するＮＡＮＤ型ドライバ回路４１５に相当する構成要素も有しない。
　配線部７４Ｇは、周辺回路３１Ｇを画素回路１３Ｇに接続する。配線部７４Ｇは、横方向に延びる複数の配線７４１～７４４を有する。配線７４１は、周辺回路３１Ｇを画素回路１３Ｇの制御電極２５１に接続する。配線７４２は、周辺回路３１Ｇを画素回路１３Ｇの制御電極２５２に接続する。配線７４３は、周辺回路３１Ｇを画素回路１３Ｇの制御電極２５３に接続する。配線７４４は、周辺回路３１Ｇを画素回路１３Ｇの制御電極２５Ｄに接続する。
　配線７４１～７４４は、画素アレイ１４Ｇの幅全体にわたって延びている。配線７４１～７４４のそれぞれには、複数の支線が接続される。例えば、画素アレイ１４Ｇが幅方向においてＹ個の画素回路１３Ｇを有する場合には、配線７４１にはＹ本の支線が接続される。これらの支線の一端は、配線７４１～７４４に接続される。支線の他端は、制御電極２５１～２５３，２５Ｄに接続される。
　この構成によれば、第ｊ行に含まれる画素回路１３Ｇのすべてを一括して制御することができる。ここでいう制御とは、画素回路１３Ｇの有感及び不感を切り替える制御である。例えば、第ｊ行の画素回路１３Ｇのすべてを有感に設定する場合には、配線７４４を介して制御電極２５Ｄに転送制御パルスＧＤｏｕｔ（ｊ）＜Ｌ＞を提供する。また、第ｊ行の画素回路１３Ｇのすべてを不感に設定する場合には、配線７４４を介して制御電極２５Ｄに転送制御パルスＧＤｏｕｔ（ｊ）＜Ｈ＞を提供する。
　図２７は、周辺回路３１Ｇの回路構成を示す図である。周辺回路３１Ｇは、駆動回路３４Ｇを含む。駆動回路３４Ｇの入力は、演算回路１２に接続される。駆動回路３４Ｇの入力は、演算回路１２から制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢ及び制御パルスＧ１，Ｇ２，Ｇ３，ＧＤを受ける。駆動回路３４Ｇは、制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢ及び制御パルスＧ１，Ｇ２，Ｇ３，ＧＤに基づいて、転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ），ＧＤｏｕｔ（ｊ）を生成する。駆動回路３４Ｇの出力は、配線部７４Ｇを介して画素回路１３Ｇに接続される。駆動回路３４Ｇの出力は、画素回路１３Ｇに転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ）と転送制御パルスＧＤｏｕｔ（ｊ）を提供する。
　駆動回路３４Ｇは、行スキャンパターン発生回路４２Ｇと、論理演算回路４４Ｇと、を有する。行スキャンパターン発生回路４２Ｇは、配線部７２Ｇを介して演算回路１２に接続される。行スキャンパターン発生回路４２Ｇは、演算回路１２から制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢを受ける。行スキャンパターン発生回路４２Ｇは、制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢに基づいて、論理パルスＥＳＲ（ｊ）を生成する。
　図２８は、行スキャンパターン発生回路４２Ｇの回路図である。行スキャンパターン発生回路４２Ｇは、制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢに基づいて論理パルスＥを生成する。行スキャンパターン発生回路４２Ｇは、論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ）を生成可能な回路構成であればよく、図２８に示す回路構成に限定されない。
　行スキャンパターン発生回路４２Ｇは、複数のＤフリップフロップ８８１～８８Ｎ，８９１～８９Ｎと、ＯＲゲート９０１～９０Ｎと、を有する。Ｄフリップフロップ８８１の入力（Ｄ）は、演算回路１２に接続される。Ｄフリップフロップ８８１の入力（Ｄ）は、制御パルスＳＰＩＮを受ける。Ｄフリップフロップ８８２～８８Ｎの入力（Ｄ）は、Ｄフリップフロップ８８１～８８Ｎ－１の出力（Ｑ）に接続される。Ｄフリップフロップ８８１～８８Ｎの別の入力は、制御パルスＳＬＣＫを受ける。Ｄフリップフロップ８８１～８８Ｎの出力（Ｑ）は、制御パルスＱ１～ＱＮを出力する。Ｄフリップフロップ８８１～８８Ｎ－１の出力（Ｑ）は、Ｄフリップフロップ８８２～８８Ｎの入力（Ｄ）に接続される。また、Ｄフリップフロップ８８１～８８Ｎの出力（Ｑ）は、Ｄフリップフロップ８９１～８９Ｎの入力（Ｄ）に接続される。Ｄフリップフロップ８９１～８９Ｎの入力（Ｄ）は、Ｄフリップフロップ８８１～８８Ｎの出力（Ｑ）に接続される。Ｄフリップフロップ８９１～８９Ｎの入力（Ｄ）は、制御パルスＱ１～ＱＮを受ける。Ｄフリップフロップ８９１～８９Ｎの入力（ＣＫ）は、制御パルスＳＥＮＢを受ける。Ｄフリップフロップ８９１～８９Ｎの出力（Ｑ）は、ＯＲゲート９０１～９０Ｎの入力に接続される。ＯＲゲート９０１～９０Ｎの入力は、制御パルスＱ１～ＱＮ，ＳＤＥＮＢを受ける。ＯＲゲート９０１～９０Ｎの出力は、論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ）を出力する。
　図２９は、行スキャンパターン発生回路４２Ｇの動作例を示すタイミングチャートである。図２９に示すタイミングチャートは、行スキャンパターン発生回路４２Ｇの動作の一例を示すものである。図２９に示すタイミングチャートは、２行づつ走査する論理パルスＥＳＲ（ｊ）出力する。図２９では、６行目までの画素アレイ１４Ｇに対応するチャートを示す。
　まず、タイミングＴ１において、Ｄフリップフロップ８８１は、制御パルスＳＰＩＮ＜Ｈ＞を受ける。
　次に、タイミングＴ２において、Ｄフリップフロップ８８１～８８Ｎは、制御パルスＳＬＣＫ＜Ｈ＞を受ける。その結果、Ｄフリップフロップ８８１は、制御パルスＱ１＜Ｈ＞を出力する。Ｄフリップフロップ８８２～８８Ｎは、制御パルスＱ２＜Ｌ＞～ＱＮ＜Ｌ＞を出力する。その後、Ｄフリップフロップ８８１～８８Ｎは、制御パルスＳＬＣＫ＜Ｌ＞を受ける。
　次に、タイミングＴ３において、Ｄフリップフロップ８８１は、制御パルスＳＰＩＮ＜Ｌ＞を受ける。また、Ｄフリップフロップ８８１～８８Ｎは、再び、制御パルスＳＬＣＫ＜Ｈ＞を受ける。その結果、Ｄフリップフロップ８８１，８８２は、制御パルスＱ１＜Ｈ＞，Ｑ２＜Ｈ＞を出力する。Ｄフリップフロップ８８３～８８Ｎは、制御パルスＱ３＜Ｌ＞～ＱＮ＜Ｌ＞を出力する。所定期間の経過後、Ｄフリップフロップ８８１～８８Ｎは、制御パルスＳＬＣＫ＜Ｌ＞を受ける。
　次に、タイミングＴ４において、Ｄフリップフロップ８９１～８９Ｎは、制御パルスＳＥＮＢ＜Ｈ＞を受ける。その結果、ＯＲゲート９０１，９０２は、論理パルスＥＳＲ（１）＜Ｈ＞，ＥＳＲ（２）＜Ｈ＞を出力する。ＯＲゲート９０３～９０Ｎは、論理パルスＥＳＲ（３）＜Ｌ＞～ＥＳＲ（Ｎ）＜Ｌ＞を出力する。これらの論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ）が出力されるとき、１行目（ｊ＝１）と２行目（ｊ＝２）の画素回路１３Ｇは、有感状態である。一方、その他の行（ｊ＝３～Ｎ）の画素回路１３Ｇは、不感状態である。所定期間の後に、Ｄフリップフロップ８９１～８９Ｎは、制御パルスＳＥＮＢ＜Ｌ＞を受ける。
　次に、タイミングＴ５において、Ｄフリップフロップ８８１～８８Ｎは、制御パルスＳＥＮＢ＜Ｌ＞を受ける。Ｄフリップフロップ８８１，８８２は、制御パルスＱ１＜Ｈ＞，Ｑ２＜Ｈ＞を出力し続ける。一方、Ｄフリップフロップ８８３～８８Ｎは、制御パルスＱ３＜Ｌ＞～ＱＮ＜Ｌ＞を出力し続ける。
　次に、タイミングＴ６において、Ｄフリップフロップ８８１～８８Ｎは、再び、制御パルスＳＬＣＫ＜Ｈ＞を受ける。その結果、Ｄフリップフロップ８８２，８８３は、制御パルスＱ２＜Ｈ＞，Ｑ３＜Ｈ＞を出力する。一方、Ｄフリップフロップ８８１，８８４～８８Ｎは、制御パルスＱ１＜Ｌ＞，Ｑ４＜Ｌ＞～ＱＮ＜Ｌ＞を出力する。所定期間の経過後、Ｄフリップフロップ８８１～８８Ｎは、制御パルスＳＬＣＫ＜Ｌ＞を受ける。
　次に、タイミングＴ７において、Ｄフリップフロップ８８１～８８Ｎは、再び、制御パルスＳＬＣＫ＜Ｈ＞を受ける。その結果、Ｄフリップフロップ８８３，８８４は、制御パルスＱ３＜Ｈ＞，Ｑ４＜Ｈ＞を出力する。一方、Ｄフリップフロップ８８１，８８２，８８５～８８Ｎは、制御パルスＱ１＜Ｌ＞，Ｑ２＜Ｌ＞，Ｑ５＜Ｌ＞～ＱＮ＜Ｌ＞を出力する。所定期間の経過後、Ｄフリップフロップ８８１～８８Ｎは、制御パルスＳＬＣＫ＜Ｌ＞を受ける。
　次に、タイミングＴ８において、Ｄフリップフロップ８９１～８９Ｎは、制御パルスＳＥＮＢ＜Ｈ＞を受ける。その結果、ＯＲゲート９０３，９０４は、論理パルスＥＳＲ（３）＜Ｈ＞，ＥＳＲ（４）＜Ｈ＞を出力する。ＯＲゲート９０１，９０２，９０５～９０Ｎは、論理パルスＥＳＲ（１）＜Ｌ＞，ＥＳＲ（２）＜Ｌ＞，ＥＳＲ（５）＜Ｌ＞～ＥＳＲ（Ｎ）＜Ｌ＞を出力する。これらの論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ）が出力されるとき、１行目（ｊ＝１）と２行目（ｊ＝２）の画素回路１３Ｇは、有感状態から不感状態に切り替わる。３行目（ｊ＝３）と４行目（ｊ＝４）の画素回路１３Ｇは、不感状態から有感状態に切り替わる。その他の行（ｊ＝１，２，５～Ｎ）の画素回路１３Ｇは、不感状態を継続する。所定期間の後に、Ｄフリップフロップ８９１～８９Ｎは、制御パルスＳＥＮＢ＜Ｌ＞を受ける。
　以下、同様の動作を繰り返す。そうすると、行スキャンパターン発生回路４２Ｇは、ｊ行及びｊ＋１行に含まれる画素回路１３Ｇを有感とする論理パルスＥＳＲ（ｊ）＜Ｈ＞，ＥＳＲ（ｊ＋１）＜Ｈ＞を出力する。また、行スキャンパターン発生回路４２Ｇは、その他の行（１～ｊ－１，ｊ＋２～Ｎ）を不感とする論理パルスＥＳＲ（１）～ＥＳＲ（ｊ－１），ＥＳＲ（ｊ＋２）～ＥＳＲ（Ｎ）を出力する。
　上記のタイミングチャートは、２行づつ走査する場合の例示であった。行スキャンパターン発生回路４２Ｇは、制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢを変更することにより、所望の行数ごとに走査する論理パルスＥＳＲ（ｊ）を出力可能である。具体的には、ｎ行づつ走査する場合には、ｎ個のクロックパルスを有する制御パルスＳＬＣＫと、ｎ個のクロック分のパルス幅を有する制御パルスＳＰＩＮを行スキャンパターン発生回路４２Ｇに入力すればよい。
　再び図２７を参照する。論理演算回路４４Ｇの入力は、配線部７３Ｇを介して演算回路１２に接続される。論理演算回路４４Ｇの別の入力は、行スキャンパターン発生回路４２Ｇにも接続される。論理演算回路４４Ｇの出力は、配線部７４Ｇを介して複数の画素回路１３Ｇに接続される。論理演算回路４４Ｇは、演算回路１２から制御パルスＧ１～Ｇ３，ＧＤを受けると共に、行スキャンパターン発生回路４２Ｇから論理パルスＥＳＲ（ｊ）を受ける。論理演算回路４４Ｇは、制御パルスＧ１～Ｇ３，ＧＤ及び論理パルスＥＳＲ（ｊ）に基づいて、転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ），ＧＤｏｕｔ（ｊ）を生成する。論理演算回路４４Ｇは、画素回路１３Ｇに転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ），ＧＤｏｕｔ（ｊ）を提供する。
　論理演算回路４４Ｇは、制御パルスＧ１～Ｇ３，ＧＤと論理パルスＥＳＲ（ｊ）との論理演算を行う。論理演算の結果、転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ），ＧＤｏｕｔ（ｊ）が生成される。
　論理演算回路４４Ｇは、ＡＮＤゲート８４１～８４３と、バッファ回路８５１～８５３，８５Ｄと、インバータ回路８６と、ＯＲゲート８７と、を有する。バッファ回路８５１～８５３，８５Ｄは、第ｊ行目に含まれる画素回路１３Ｇに提供する転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ），ＧＤｏｕｔ（ｊ）を出力する。論理演算回路４４Ｇは、ＡＮＤゲート８４１～８４３，８４Ｄ、バッファ回路８５１～８５３，８５Ｄ、インバータ回路８６及びＯＲゲート８７の組を画素回路１３Ｇの行の数だけ有する。
　ＡＮＤゲート８４１～８４３の入力には、演算回路１２及び行スキャンパターン発生回路４２Ｇが接続される。ＡＮＤゲート８４１～８４３は、配線部７３Ｇから制御パルスＧ１～Ｇ３を受けると共に、行スキャンパターン発生回路４２Ｇから論理パルスＥＳＲ（ｊ）を受ける。
　ＡＮＤゲート８４１～８４３の出力は、バッファ回路８５１～８５３に接続される。ＡＮＤゲート８４１～８４３は、制御パルスＧ１～Ｇ３及び論理パルスＥＳＲ（ｊ）に基づいて生成した制御パルスＧ１（ｊ）～Ｇ３（ｊ）を出力する。
　バッファ回路８５１～８５３の入力は、ＡＮＤゲート８４１～８４３の出力に接続される。バッファ回路８５１～８５３の出力は、配線７４１～７４３に接続される。バッファ回路８５１～８５３は、制御パルスＧ１（ｊ）～Ｇ３（ｊ）を整形して転送制御パルスＧ１ｏｕｔ（ｉ）～Ｇ３ｏｕｔ（ｉ）として配線７４１～７４３に出力する。
　インバータ回路８６の入力は、行スキャンパターン発生回路４２Ｇに接続される。インバータ回路８６は、行スキャンパターン発生回路４２Ｇから論理パルスＥＳＲ（ｊ）を受ける。インバータ回路８６の出力は、ＯＲゲート８７の入力に接続される。インバータ回路８６は、ＯＲゲート８７の入力に論理パルスＥＳＲ（ｊ）の反転信号を提供する。ＯＲゲート８７の入力には、インバータ回路８６の出力と、配線７３ＧＤとが接続される。ＯＲゲート８７は、インバータ回路８６から論理パルスＥＳＲ（ｊ）の反転信号を受けると共に配線７３ＧＤから制御パルスＧＤを受ける。ＯＲゲート８７の出力には、バッファ回路８５Ｄが接続される。
　ＯＲゲート８７は、バッファ回路８５Ｄに制御パルスＧＤ（ｊ）を提供する。バッファ回路８５Ｄの入力には、ＯＲゲート８７の出力が接続される。バッファ回路８５Ｄは、ＯＲゲート８７から制御パルスＧＤ（ｊ）を受ける。バッファ回路８５Ｄの出力は、配線７４４に接続される。バッファ回路８５Ｄは、制御パルスＧＤ（ｊ）を整形して転送制御パルスＧＤｏｕｔ（ｉ）として配線７４４に出力する。
［第８実施形態／素子構成］
　図３０は、画素回路１３Ｇの構成を示す。画素回路１３Ｇは、光電変換領域２１と、読出回路８０Ｔ１～８０Ｔ３と、を有する。光電変換領域２１は、光を受けて電荷を発生させる。読出回路８０Ｔ１～８０Ｔ３は、配線部７５を介して当該電荷に対応する電圧ＶＯ１～ＶＯ３を演算回路１２に出力する。
　光電変換領域２１は、フォトダイオードＰＤと、電荷転送部５２Ｔと、を有する。光電変換領域２１は、本件発明者らが開発したラテラル電界制御電荷変調素子（LEFM : Lateral Electric Field control charge Modulator）の原理に基づく構造を有する。ラテラル電界制御電荷変調素子は、電荷輸送路の電界制御を、その側面に設けた複数のゲートによる横方向電界により行い、高速な電子の輸送制御を行う。
　フォトダイオードＰＤは、開口部ＡＰを介して受けた光に応じた電荷を発生させる。当該電荷は、電荷転送部５２Ｔに提供される。フォトダイオードＰＤは、例えば８７０ナノメートルの波長を有する光に応じて電荷を生成する。なお、フォトダイオードＰＤは、検出の対象となる波長の光に対応して電荷を生成できればよい。
　電荷転送部５２Ｔは、フォトダイオードＰＤから提供された電荷を受ける。電荷転送部５２Ｔは、読出回路８０Ｔ１～８０Ｔ３のいずれかひとつに選択的に電荷を提供する。電荷転送部５２Ｔは、半導体領域６５ａ，６５ｂ，６５ｃと、電荷排出領域２３Ｔと、電荷読出領域２２Ｔ１～２２Ｔ３と、制御電極２５１～２５３，２５Ｄａ，２５Ｄｂと、を有する。
　半導体領域６５ａ，６５ｂ，６５ｃは、フォトダイオードＰＤにおいて生じた電荷を収集する。半導体領域６５ａ，６５ｂ，６５ｃは、電荷排出領域２３Ｔ及び電荷読出領域２２Ｔ１～２２Ｔ３のいずれかに電荷を輸送する電荷移動経路１０１を構成する。
　電荷排出領域２３Ｔは、光電変換領域２１から電荷読出領域２２Ｔ１～２２Ｔ３へ向かう電荷の電荷移動経路１０１に配置される。電荷排出領域２３Ｔは、制御電極２５Ｄａ及び電荷排出領域２３Ｔａと、制御電極２５Ｄｂ及び電荷排出領域２３Ｔｂと、を有する。一対の制御電極２５Ｄａ，２５Ｄｂは、電荷移動経路１０１を挟むように配置される。換言すると、制御電極２５Ｄａと、制御電極２５Ｄｂとの間には、電荷移動経路１０１が存在する。電荷排出領域２３Ｔａは、制御電極２５Ｄａに接するように配置される。電荷排出領域２３Ｔｂは、制御電極２５Ｄｂに接するように配置される。このような制御電極２５Ｄａ，２５Ｄｂの配置によれば、制御電極２５Ｄａ，２５Ｄｂに与える電圧（転送制御パルスＧＤｏｕｔ（ｊ））に応じて、電荷移動経路１０１における電位分布を制御できる。
　図３１は、図３０に示す電荷移動経路１０１を含む一点鎖線ＣＬ３１における電位分布を示す。縦軸は電荷移動経路１０１上の位置を示す。横軸は、電位を示す。さらに、グラフＣ３１ａは、図３０におけるフォトダイオードＰＤの領域に対応する。グラフＣ３１ｂ，Ｃ３１ｃは、図３０における制御電極２５Ｄａ，２５Ｄｂに挟まれた領域と、その下流側の領域とに対応する。グラフＣ３１ｄは、制御電極２５２及び電荷読出領域２２Ｔ２に対応する。
　図３０に示すように、電荷が発生するフォトダイオードＰＤから電荷読出領域２２Ｔ１～２２Ｔ３に至る電荷の移動経路上には、ドレイン領域（制御電極２５Ｄａ，２５Ｄｂ）に挟まれた領域が存在する。そして、ドレイン領域に挟まれた領域における電位は、制御電極２５Ｄａ，２５Ｄｂに提供される転送制御パルスＧＤｏｕｔ（ｊ）によって制御される。
　例えば、制御電極２５Ｄａ，２５Ｄｂに転送制御パルスＧＤｏｕｔ（ｊ）＜Ｈ＞が提供されたとき、電位はグラフＣ３１ｂに示すものとなる。この場合には、電荷は、フォトダイオードＰＤ（グラフＣ３１ａ）から電荷読出領域２２Ｔ１～２２Ｔ３に向かって移動する途中で、ドレイン領域に挟まれた領域（グラフＣ３１ｂ）に捉えられ、さらに、電荷排出領域２３Ｔａ，２３Ｔｂに排出される。つまり、電荷は、フォトダイオードＰＤから電荷読出領域２２Ｔ１～２２Ｔ３に到達できない。グラフＣ３３ｂに示す電位の分布を、電位の窪みと呼ぶこともある。画素回路１３Ｇがこのような電位分布を有するとき、画素回路１３Ｇは不感である。
　これに対して、制御電極２５Ｄａ，２５Ｄｂに転送制御パルスＧＤｏｕｔ（ｊ）＜Ｌ＞が提供されたとき、電位はグラフＣ３１ｃに示すものとなる。この場合には、電荷は、フォトダイオードＰＤ（グラフＣ３１ａ）から電荷読出領域２２Ｔ１～２２Ｔ３に向かって移動する途中で、ドレイン領域に挟まれた領域（グラフＣ３１ｂ）に捉えられることがない。つまり、電荷は、フォトダイオードＰＤから電荷読出領域２２Ｔ１～２２Ｔ３に到達できる。画素回路１３Ｇがこのような電位分布を有するとき、画素回路１３Ｇは有感であるといえる。
　つまり、画素回路１３Ｇの有感／不感は、制御電極２５１～２５３に提供される転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ）によって制御されない。画素回路１３Ｇの有感／不感は、制御電極２５Ｄａ，２５Ｄｂに提供される転送制御パルスＧＤｏｕｔ（ｊ）によって決まる。例えば、制御電極２５１に電荷を転送させる転送制御パルスＧ１ｏｕｔ（ｊ）＜Ｈ＞が提供されていても、制御電極２５Ｄａ，２５Ｄｂに電荷を転送させる転送制御パルスＧＤｏｕｔ（ｊ）＜Ｈ＞が提供されている場合には、その画素回路１３Ｇは不感である。なぜならば、電荷排出領域２３Ｔが光電変換領域２１と電荷読出領域２２Ｔ１との間に設けられているからである。これらの配置によれば、制御電極２５Ｄａ，２５Ｄｂに電荷を転送させる転送制御パルスＧＤｏｕｔ（ｊ）＜Ｈ＞が提供されている場合には、光電変換領域２１において生成した電荷は、電荷読出領域２２Ｔ１に到達する前に、電荷排出領域２３Ｔに捉えられる。
　制御電極２５Ｄａ，２５Ｄｂには、配線７４４が接続される。制御電極２５Ｄａ，２５Ｄｂは、配線７４４から転送制御パルスＧＤｏｕｔ（ｊ）を受ける。制御電極２５Ｄａ，２５Ｄｂは、転送制御パルスＧＤｏｕｔ（ｊ）に応じて、半導体領域６５ｂ，６５ｃから電荷排出領域２３Ｔへの電荷の許可と禁止とを切り替える。制御電極２５Ｄａ，２５Ｄｂが転送制御パルスＧＤｏｕｔ（ｊ）＜Ｈ＞を受けたとき、半導体領域６５ｂ，６５ｃから電荷排出領域２３Ｔａ，２３Ｔｂへの電荷の転送が許可される。制御電極２５Ｄａ，２５Ｄｂが転送制御パルスＧＤｏｕｔ（ｊ）＜Ｌ＞を受けたとき、半導体領域６５ｂ，６５ｃから電荷排出領域２３Ｔａ，２３Ｔｂへの電荷の転送が禁止される。
　電荷排出領域２３Ｔは、ハイ電位線ＶＤＨに接続される。フォトダイオードＰＤが光を受けている期間は、電荷が発生し続ける。一方、電荷読出領域２２Ｔ１～２２Ｔ３において、電荷に対する所定の処理が行われている間には、電荷読出領域２２Ｔ１～２２Ｔ３への電荷の転送が禁止される。そこで、電荷読出領域２２Ｔ１～２２Ｔ３への電荷の転送が禁止される期間に発生した電荷を、電荷排出領域２３Ｔが受け入れる。換言すると、電荷排出領域２３Ｔが電荷を受け入れている期間は、電荷読出領域２２Ｔ１～２２Ｔ３に電荷が蓄積されない。
　電荷読出領域２２Ｔ１～２２Ｔ３は、制御電極２５１～２５３を介して半導体領域６５ｃに接続される。制御電極２５１～２５３は、配線７４１～７４３にそれぞれ接続される。制御電極２５１～２５３は、配線７４１～７４３から転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ）を受ける。制御電極２５１～２５３は、転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ）に応じて、半導体領域６５ｃから電荷読出領域２２Ｔ１～２２Ｔ３のいずれかひとつへ電荷を転送する。
　例えば、制御電極２５１が転送制御パルスＧ１ｏｕｔ（ｊ）＜Ｈ＞を受けると共に、制御電極２５２，２５３が転送制御パルスＧ２ｏｕｔ（ｊ）＜Ｌ＞，Ｇ３ｏｕｔ（ｊ）＜Ｌ＞を受けたとき、半導体領域６５ｃから電荷読出領域２２Ｔ１へ電荷が転送される。制御電極２５２が転送制御パルスＧ２ｏｕｔ（ｊ）＜Ｈ＞を受けると共に、制御電極２５１，２５３が転送制御パルスＧ１ｏｕｔ（ｊ）＜Ｌ＞，Ｇ３ｏｕｔ（ｊ）＜Ｌ＞を受けたとき、半導体領域６５ｃから電荷読出領域２２Ｔ２へ電荷が転送される。制御電極２５３が転送制御パルスＧ３ｏｕｔ（ｊ）＜Ｈ＞を受けると共に、制御電極２５１，２５２が転送制御パルスＧ１ｏｕｔ（ｊ）＜Ｌ＞，Ｇ２ｏｕｔ（ｊ）＜Ｌ＞を受けたとき、半導体領域６５ｃから電荷読出領域２２Ｔ３へ電荷が転送される。
　電荷読出領域２２Ｔ１～２２Ｔ３は、読出回路８０Ｔ１～８０Ｔ３にそれぞれ接続される。読出回路８０Ｔ１～８０Ｔ３の入力は、電荷読出領域２２Ｔ１～２２Ｔ３にそれぞれ接続される。読出回路８０Ｔ１～８０Ｔ３の出力は、配線７５１～７５３にそれぞれ接続される。一方、読出回路８０Ｔ１～８０Ｔ３の回路構成は、互いに共通である。以下、読出回路８０Ｔ１の回路構成について詳細に説明し、読出回路８０Ｔ２，８０Ｔ３の説明は省略する。
　読出回路８０Ｔ１は、キャパシタ９１と、ＭＯＳトランジスタ９２と、電圧検出手段２６Ｔと、を有する。
　キャパシタ９１の一端は、電荷読出領域２２Ｔ１に接続される。キャパシタ９１の他端は、基準電位線に接続される。
　ＭＯＳトランジスタ９２は、読出動作後に電荷読出領域２２Ｔ１に残留する電荷を排出する。ＭＯＳトランジスタ９２は、いわゆる電荷読出領域２２Ｔ１をリセットするためのものである。ＭＯＳトランジスタ９２のソースは、電荷読出領域２２Ｔ１に接続される。ＭＯＳトランジスタ９２のゲートは、図示しない配線を介してリセットパルスＲＴを受ける。ＭＯＳトランジスタ９２のドレインは、リセット電位線ＶＤＲに接続される。
　電圧検出手段２６Ｔは、ＭＯＳトランジスタ９３，９４を有する。ＭＯＳトランジスタ９３，９４は、いわゆるソースフォロワアンプを構成する。ＭＯＳトランジスタ９３は、電荷読出領域２２Ｔ１に蓄積された電荷に対応する電圧を出力する。ＭＯＳトランジスタ９３のソースは、ＭＯＳトランジスタ９４のドレインに接続される。ＭＯＳトランジスタ９３のゲートは、電荷読出領域２２Ｔ１に接続される。ＭＯＳトランジスタ９３のドレインは、リセット電位線ＶＤＲに接続される。ＭＯＳトランジスタ９４は、配線７５１へのＭＯＳ電圧の提供と停止と読出制御パルスＳＬに応じて切り替える。ＭＯＳトランジスタ９４のソースは、配線７５１に接続される。ＭＯＳトランジスタ９４のゲートは、図示しない配線を介して読出制御パルスＳＬを受ける。ＭＯＳトランジスタ９４のドレインは、ＭＯＳトランジスタ９３のソースに接続される。
［第８実施形態／作用効果］
　第８実施形態の距離画像取得装置１Ｇも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像取得装置１Ｇは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第８実施形態の距離画像取得装置１Ｇは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｇを一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｇを一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第８実施形態の距離画像取得装置１Ｇも、オーバーサンプリング及び積算動作をさせることができる。
［第９実施形態］
　次に、第９実施形態の距離画像取得装置１Ｈ（図３２参照）が有する距離画像センサ１０Ｈの構成について、第１実施形態との相違点を中心に説明する。距離画像センサ１０Ｈも、第８実施形態の距離画像センサ１０Ｇと同様に、ドレインの制御によって画素回路１３Ｈの有感／不感を制御する画素構成と画素制御を採用する。つまり、距離画像センサ１０Ｈは、ドレインゲート（制御電極２５Ｄａ，２５Ｄｂ）の駆動のみによって有感／不感を制御できる。また、距離画像センサ１０Ｈは、画素回路１３Ｈの内部にドライバ回路を含まない。しかし、距離画像センサ１０Ｈは、距離画像センサ１０Ｇとは異なる画素構成を採用する。距離画像センサ１０Ｈは、転送制御パルスＧＤｏｕｔ（ｊ）のみを水平方向から与える。
　図３２は、画素回路１３Ｈと周辺回路３１Ｈとの接続構成を示す図である。距離画像センサ１０Ｈは、第１実施形態にかかる距離画像センサ１０と比較して、周辺回路３１Ｈの構成が異なる。また、距離画像センサ１０Ｈは、距離画像センサ１０と比較して、画素回路１３Ｈの素子構成及び回路構成が異なる。画素回路１３Ｈは、第８実施形態の画素回路１３Ｇと同様のいわゆる３タップ型の構成である。
　距離画像センサ１０Ｈは、複数の画素回路１３Ｈと、周辺回路３１Ｈと、配線７４４と、を有する。画素回路１３Ｈは、信号電荷処理領域１７Ｔを有する。画素回路１３Ｈは、画素回路１３Ｇと同様に、画素回路１３が有するＮＯＲ型ドライバ回路４１１～４１４に相当する構成要素を有しない。また、画素回路１３Ｈは、画素回路１３が有するＮＡＮＤ型ドライバ回路４１５に相当する構成要素を有しない。配線７４４は、周辺回路３１Ｈを画素回路１３Ｈの制御電極２５Ｄに接続する。
　周辺回路３１Ｈは、分配回路３３Ｈと、インバータ回路ユニット３８Ｈと、画素切替回路３４Ｈと、を有する。
　分配回路３３Ｈの入力は、配線部７３Ｈを介して演算回路１２に接続される。分配回路３３Ｈは、演算回路１２から制御パルスＧ１，Ｇ２，Ｇ３を受ける。分配回路３３Ｈの出力は、インバータ回路ユニット３８Ｈに接続される。分配回路３３Ｈは、分配された制御パルスＧ１，Ｇ２，Ｇ３の反転信号をインバータ回路ユニット３８Ｈへ提供する。
　インバータ回路ユニット３８Ｈは、第１実施形態のインバータ回路ユニット３８と同様の回路構成と機能とを有する。つまり、インバータ回路ユニット３８Ｈは、分配回路３３Ｈから制御パルスＧ１，Ｇ２，Ｇ３の反転信号を受け、画素回路１３Ｈへ反転及び成形された転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔを提供する。
　インバータ回路ユニット３８Ｈと画素アレイ１４Ｈとの接続構成は、第１実施形態のインバータ回路ユニット３８と画素アレイ１４との接続構成と同じである。つまり、画素アレイ１４Ｈは、横方向に並ぶ３個の画素回路１３Ｈ１～１３Ｈ３をひとつの組として扱われる。
　画素回路１３Ｈ１～１３Ｈ３における制御電極２５１は、配線７６１によって相互に接続される。そして、配線７６１には、インバータ回路ユニット３８Ｈから延びる配線４７１が接続される。配線４７１は、画素回路１３Ｈ１と画素回路１３Ｈ２との間に設けられる。配線４７１と配線７６１との接続点は、行ごとに設けられる。同様に、画素回路１３Ｈ１～１３Ｈ３の制御電極２５２は、配線７６２によって相互に接続される。画素回路１３Ｈ１～１３Ｈ３の制御電極２５３は、配線７６３によって相互に接続される。配線７６２，７６３には、インバータ回路ユニット３８Ｈから延びる配線４７２，４７３が接続される。配線４７２は、画素回路１３Ｈ２と画素回路１３Ｈ３との間に設けられる。配線４７３は、画素回路１３Ｈ３と画素回路１３Ｈ１との間に設けられる。
　制御電極２５Ｄに転送制御パルスＧＤｏｕｔ（ｊ）を提供する回路構成は、第８実施形態と同様である。つまり、横方向に延びる配線７４４に複数の支線が接続される。支線のそれぞれは、ｊ行に含まれる画素回路１３Ｈ１～１３Ｈ３のそれぞれに接続される。従って、第９実施形態の距離画像センサ１０Ｈも、第８実施形態の距離画像センサ１０Ｇと同様に、行全体の画素回路１３Ｈ１～１３Ｈ３を一括して有感から不感に切り替えることができる。また、距離画像センサ１０Ｈは、行全体の画素回路１３Ｈ１～１３Ｈ３を一括して不感から有感に切り替えることができる。
　画素切替回路３４Ｈの入力は、配線部７２Ｈを介して演算回路１２に接続される。画素切替回路３４Ｈは、演算回路１２から制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢ及び制御パルスＧＤを受ける。画素切替回路３４Ｈは、制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢ及び制御パルスＧＤに基づいて、転送制御パルスＧＤｏｕｔ（ｊ）を生成する。そして、画素切替回路３４Ｈは、配線７４４を介して画素回路１３Ｈに接続される。画素切替回路３４Ｈは、画素回路１３Ｈに転送制御パルスＧＤｏｕｔ（ｊ）を提供する。
　つまり、画素切替回路３４Ｈは、転送制御パルスＧＤｏｕｔ（ｊ）のみを出力し、転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ）を出力しない点で、第８実施形態の駆動回路３４Ｇと相違する。
　図３３に示すように、画素切替回路３４Ｈは、行スキャンパターン発生回路４２Ｈと、論理演算回路４４Ｈと、を有する。行スキャンパターン発生回路４２Ｈの構成及び機能は、第８実施形態の行スキャンパターン発生回路４２Ｇと同様である。従って、行スキャンパターン発生回路４２Ｈの詳細な説明は省略する。
　論理演算回路４４Ｈの入力は、演算回路１２及び行スキャンパターン発生回路４２Ｈに接続される。また、論理演算回路４４Ｈの出力は、配線７４４を介して複数の画素回路１３Ｈに接続される。論理演算回路４４Ｈは、演算回路１２から制御パルスＧＤを受けると共に、行スキャンパターン発生回路４２Ｈから論理パルスＥＳＲ（ｊ）を受ける。論理演算回路４４Ｈは、制御パルスＧＤと論理パルスＥＳＲ（ｊ）との論理演算を行う。論理演算の結果、論理演算回路４４Ｈは、転送制御パルスＧＤｏｕｔ（ｊ）を生成する。論理演算回路４４Ｈは、転送制御パルスＧＤｏｕｔ（ｊ）を画素回路１３Ｈに提供する。
　論理演算回路４４Ｈは、バッファ回路８５Ｄと、インバータ回路８６と、ＯＲゲート８７と、を有する。バッファ回路８５Ｄ、インバータ回路８６及びＯＲゲート８７の接続構成は、第８実施形態と同様である。また、バッファ回路８５Ｄ、インバータ回路８６及びＯＲゲート８７の動作も、第８実施形態と同様である。
［第９実施形態／素子構成］
　図３４は、画素回路１３Ｈ１の構成を示す。画素回路１３Ｈ１の構成は、画素回路１３Ｇとおおむね同じである。画素回路１３Ｇは、転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ）を受ける。一方、画素回路１３Ｈ１は、転送制御パルスＧ１ｏｕｔ～Ｇ３ｏｕｔを受ける。さらに、画素回路１３Ｇは、制御電極２５１～２５３が駆動回路３４Ｇから転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ）を受ける。一方、画素回路１３Ｈは、制御電極２５１～２５３がインバータ回路ユニット３８Ｈから転送制御パルスＧ１ｏｕｔ～Ｇ３ｏｕｔを受ける。つまり、画素回路１３Ｈは、制御電極２５１～２５３が縦方向に延びる配線４７１～４７３から転送制御パルスＧ１ｏｕｔ～Ｇ３ｏｕｔを受ける。また、画素回路１３Ｈは、制御電極２５Ｄａ，２５Ｄｂが横方向に延びる配線７４４から転送制御パルスＧＤｏｕｔ（ｊ）を受ける。
　上記の接続構成を除き、画素回路１３Ｈが有する光電変換領域２１及び読出回路８０Ｔ１～８０Ｔ３の構成及び機能は、画素回路１３Ｇと同じである。
［第９実施形態／作用効果］
　第９実施形態の距離画像取得装置１Ｈも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像センサ１０Ｈは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第９実施形態の距離画像取得装置１Ｈは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｈを一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｈを一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第９実施形態の距離画像取得装置１Ｈも、オーバーサンプリング及び積算動作をさせることができる。
　第９実施形態の距離画像取得装置１Ｈも、第１実施形態の距離画像取得装置１と同様に、分配回路３３Ｈと画素回路１３Ｈとを電気的に接続する複数の配線４７１～４７３を分離して配置する構成により、異なる転送制御パルスＧ１ｏｕｔ～Ｇ３ｏｕｔの間のクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。
［第１０実施形態］
　次に、第１０実施形態の距離画像取得装置１Ｊ（図３５参照）が有する距離画像センサ１０Ｊの構成について、第１実施形態との相違点を中心に説明する。距離画像センサ１０Ｊも、第８実施形態の距離画像センサ１０Ｇと同様に、ドレインの制御によって画素回路１３Ｊの有感／不感を制御する画素構成と画素制御を採用する。しかし、距離画像センサ１０Ｊは、距離画像センサ１０Ｇとは異なる画素構成を採用する。具体的には、距離画像センサ１０Ｊの画素回路１３Ｊ３は、画素内に制御電極２５Ｄａ，２５Ｄｂのためのドライバ（ＮＡＮＤ型ドライバ回路４１５）を有する。
　図３５は、画素回路１３Ｊ１～１３Ｊ３と周辺回路３１Ｊとの接続構成を示す図である。距離画像センサ１０Ｊは、第１実施形態にかかる距離画像センサ１０と比較して、周辺回路３１Ｊの構成が異なる。また、距離画像センサ１０Ｊは、距離画像センサ１０と比較して、画素回路１３Ｊ１～１３Ｊ３の素子構成及び回路構成が異なる。画素回路１３Ｊ１～１３Ｊ３は、第８実施形態の画素回路１３Ｇと同様のいわゆる３タップ型の構成である。
　距離画像センサ１０Ｊは、複数の画素回路１３Ｊ１～１３Ｊ３と、周辺回路３１Ｊと、配線７４４と、を有する。画素回路１３Ｊ１～１３Ｊ３は、信号電荷処理領域１７Ｔを有する。画素回路１３Ｊ１，１３Ｊ２は、画素回路１３Ｇと同様に、画素回路１３が有するＮＯＲ型ドライバ回路４１１，４１２に相当する構成要素を有しない。一方、画素回路１３Ｊ３は、ＮＡＮＤ型ドライバ回路４１５を有する。ＮＡＮＤ型ドライバ回路４１５は、第１実施形態の画素回路１３５が有するＮＡＮＤ型ドライバ回路４１５と同じ構成と機能とを有する。換言すると、第１０実施形態の画素回路１３Ｊ３は、第８実施形態の画素回路１３Ｇと比較して、ＮＡＮＤ型ドライバ回路４１５を有する点で相違する。
　周辺回路３１Ｊは、分配回路３３Ｊと、インバータ回路ユニット３８Ｊと、画素切替回路３４Ｊと、を有する。
　分配回路３３Ｊの入力は、配線部７３Ｊを介して演算回路１２に接続される。分配回路３３Ｊは、演算回路１２から制御パルスＧ１～Ｇ３，ＧＤを受ける。分配回路３３Ｊの出力は、インバータ回路ユニット３８Ｊに接続される。分配回路３３Ｊは、分配された制御パルスＧ１～Ｇ３の反転信号と制御パルスＧＤをインバータ回路ユニット３８Ｊへ提供する。
　インバータ回路ユニット３８Ｊは、第９実施形態のインバータ回路ユニット３８Ｈが有するインバータ回路３５１～３５３に加えて、さらに、インバータ回路３５５を有する。つまり、インバータ回路ユニット３８Ｊは、分配回路３３Ｊから制御パルスＧ１～Ｇ３の反転信号及び制御パルスＧＤを受ける。そして、インバータ回路ユニット３８Ｊは、画素回路１３Ｊ１～１３Ｊ３へ成形された転送制御パルスＧ１ｏｕｔ～Ｇ３ｏｕｔ及び制御パルスＧＤの反転信号を提供する。
　インバータ回路ユニット３８Ｊと画素アレイ１４Ｊとの接続構成は、第９実施形態のインバータ回路ユニット３８Ｈと画素アレイ１４Ｈとの接続構成と同じである。一方、制御電極２５Ｄに転送制御パルスＧＤｏｕｔ（ｊ）を提供する回路構成は、第８実施形態及び第９実施形態と異なる。具体的には、画素回路１３Ｊ３に設けられるＮＡＮＤ型ドライバ回路４１５は、制御パルスＧＤの反転信号と論理パルスＥＳＲ（ｊ）とを受ける。そして、ＮＡＮＤ型ドライバ回路４１５は、転送制御パルスＧＤｏｕｔ（ｊ）を出力する。
　画素回路１３Ｊ１～１３Ｊ３における制御電極２５Ｄは、配線７６４によって相互に接続される。配線７６４には、ＮＡＮＤ型ドライバ回路４１５の出力が接続される。従って、１個のＮＡＮＤ型ドライバ回路４１５からは、３個の画素回路１３Ｊ１～１３Ｊ３に転送制御パルスＧＤｏｕｔ（ｊ）が提供される。ＮＡＮＤ型ドライバ回路４１５の入力には、配線４７５に接続されている支線と、配線７４４に接続されている支線と、が接続される。配線４７５は、画素回路１３Ｊ３と画素回路１３Ｊ１との間に設けられる。配線７４４は、第ｊ行目の画素回路１３Ｊ１～１３Ｊ３と、第ｊ＋１行目の画素回路１３Ｊ１～１３Ｊ３と、の間に設けられる。ＮＡＮＤ型ドライバ回路４１５は、配線４７５から制御パルスＧＤの反転信号を受ける。ＮＡＮＤ型ドライバ回路４１５は、配線７４４から論理パルスＥＳＲ（ｊ）を受ける。
　この接続構成によれば、配線４７５から提供された制御パルスＧＤの反転信号を制御電極２５Ｄに提供するか否かを論理パルスＥＳＲ（ｊ）によって制御することができる。つまり、制御電極２５Ｄへの転送制御パルスの提供と停止とは、横方向から与えられる論理パルスＥＳＲ（ｊ）によって制御される。その結果、第１０実施形態の距離画像センサ１０Ｊも、第８実施形態の距離画像センサ１０Ｇと同様に、論理パルスＥＳＲ（ｊ）によって行全体の画素回路１３Ｊ１～１３Ｊ３を一括して有感から不感に切り替えることができる。また、距離画像センサ１０Ｊは、論理パルスＥＳＲ（ｊ）によって行全体の画素回路１３Ｊ１～１３Ｊ３を一括して不感から有感に切り替えることができる。
　画素切替回路３４Ｊは、配線部７２Ｊを介して演算回路１２に接続される。画素切替回路３４Ｊは、演算回路１２から制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢを受ける。画素切替回路３４Ｊは、制御パルスＳＰＩＮ，ＳＬＣＫ，ＳＥＮＢ，ＳＤＥＮＢに基づいて、論理パルスＥＳＲ（ｊ）を生成する。そして、画素切替回路３４Ｊは、配線７４４を介して画素回路１３Ｊ１～１３Ｊ３に接続される。画素切替回路３４Ｊは、画素回路１３Ｊ１～１３Ｊ３に論理パルスＥＳＲ（ｊ）を提供する。
　つまり、画素切替回路３４Ｊは、論理パルスＥＳＲ（ｊ）のみを出力し、転送制御パルスＧ１ｏｕｔ（ｊ）～Ｇ３ｏｕｔ（ｊ），ＧＤｏｕｔ（ｊ）を出力しない点で、第８実施形態の駆動回路３４Ｇと相違する。また、画素切替回路３４Ｊは、転送制御パルスＧＤｏｕｔ（ｊ）ではなく、論理パルスＥＳＲ（ｊ）を出力する点で、第９実施形態の画素切替回路３４Ｈと相違する。
　図３６に示すように、画素切替回路３４Ｊは、行スキャンパターン発生回路４２Ｊと、論理演算回路４４Ｊと、を有する。行スキャンパターン発生回路４２Ｊの構成及び機能は、第８実施形態の行スキャンパターン発生回路４２Ｇと同様である。従って、行スキャンパターン発生回路４２Ｊの詳細な説明は省略する。
　論理演算回路４４Ｊは、バッファ回路９５を有する。論理演算回路４４Ｊは、行スキャンパターン発生回路４２Ｇから受けた論理パルスＥＳＲ（ｊ）を配線７４４に提供する。
［第１０実施形態／素子構成］
　画素回路１３Ｊ１～１３Ｊ３の回路構成を説明する。ここでは、画素回路１３Ｊ１を詳細に説明し、画素回路１３Ｊ２，１３Ｊ３の詳細な説明を省略する。図３７は、画素回路１３Ｊ１の構成を示す。画素回路１３Ｊ１は、ＮＡＮＤ型ドライバ回路４１５を有する点で、第８実施形態の画素回路１３Ｇと相違する。従って、画素回路１３Ｊ１は、横方向から提供される論理パルスＥＳＲ（ｊ）に基づいて、制御電極２５Ｄａ，２５Ｄｂへ提供される転送制御パルスＧＤｏｕｔ（ｊ）が制御される。画素回路１３Ｊ１のその他の回路構成は、第８実施形態の画素回路１３Ｇと同じである。
［第１０実施形態／作用効果］
　第１０実施形態の距離画像取得装置１Ｊも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像センサ１０Ｊは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。
　第１０実施形態の距離画像取得装置１Ｊは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｊ１～１３Ｊ３を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｊ１～１３Ｊ３を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第１０実施形態の距離画像取得装置１Ｊも、オーバーサンプリング及び積算動作をさせることができる。
　第１０実施形態の距離画像取得装置１Ｊも、第１実施形態の距離画像取得装置１と同様に、分配回路３３Ｊと画素回路１３Ｊとを電気的に接続する複数の配線４７１～４７３，４７５を分離して配置する構成により、異なる転送制御パルスＧ１ｏｕｔ～Ｇ３ｏｕｔ及び制御パルスＧＤの反転信号間のクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。
　なお、本発明は、上述した実施形態の態様に限定されるものではない。
　距離画像取得装置の動作の変形例について、以下のように４つの例を説明する。図３８～４１に示すタイミングチャートは、上述した第１実施形態から第１０実施形態のいずれの距離画像センサ１０～１０Ｊにも適用することができる。また、第１実施形態の動作と、以下の第１～第４変形例の動作では、画素アレイ１４を３つの領域に分割する動作を例示した。この分割数は、３つに限定されない。例えば、分割数は、２であってもよいし、４以上であってもよい。
［第１変形例］
　図３８は、第１変形例の光源１１の動作を示すタイミングチャートと論理パルスＥＳＲ（ｊ）のタイミングチャートとを示す。第１実施形態の動作は、１つの期間ＰＦ中に１回の期間ＰＥと１回の期間ＰＲとを含んでいた。また、期間ＰＥと期間ＰＲとは互いに時間的に重複することなく、期間ＰＥと期間ＰＲとが交互に実行された。第１変形例の動作も、上記の点において、第１実施形態の動作と同じである。一方、第１実施形態では、光源１１は、１回の有感動作中に１回だけ光を照射した。第１変形例では、光源１１は、１回の有感動作中に複数回の光照射を行う。
　まず、期間ＰＥ１において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＨＩＧＨ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＬＯＷ。
　期間ＰＥ１は、期間ＰＥ１よりも短い期間Ｐ１ｃを有する。期間Ｐ１ｃにおいて、光源１１は、アレイ分割領域Ｌ１に入射パルス光ＬＲが入射するようにパルス光ＬＰを複数回照射する。第１変形例では、光源１１は、期間Ｐ１ｃ中に４回のパルス光ＬＰの照射を行う。
　次に、期間ＰＥ２において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＨＩＧＨ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＬＯＷ。
　期間ＰＥ２は、期間ＰＥ２よりも短い期間Ｐ２ｃを有する。期間Ｐ２ｃにおいて、光源１１は、アレイ分割領域Ｌ２に入射パルス光ＬＲが入射するようにパルス光ＬＰを複数回照射する。第１変形例では、光源１１は、期間Ｐ２ｃ中に４回のパルス光ＬＰの照射を行う。
　次に、期間ＰＥ３において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＨＩＧＨ。
　期間ＰＥ３は、期間ＰＥ３よりも短い期間Ｐ３ｃを有する。期間Ｐ３ｃにおいて、光源１１は、アレイ分割領域Ｌ３に入射パルス光ＬＲが入射するようにパルス光ＬＰを複数回照射する。第１変形例では、光源１１は、期間Ｐ３ｃ中に４回のパルス光ＬＰの照射を行う。
　以下、期間ＰＥ１～ＰＥ３の動作をあらかじめ定めた回数だけ繰り返す。この期間ＰＥ１～ＰＥ３の動作を繰り返す期間は、期間ＰＥである。そして、期間ＰＥの後に期間ＰＲが設定される。期間ＰＲにおいて、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＬＯＷ。
　第１変形例の動作によれば、第１実施形態の動作と同様に、画素アレイ１４の全体において複数回の露光動作の後に、画素アレイ１４の全体から信号を読み出すことができる。
　第１変形例の動作では、周辺回路３１の画素切替回路３４が有感状態に設定する論理パルスＥＳＲ（ｊ）を画素アレイ１４に提供した状態で、光源制御部１２ａがパルス光ＬＰを複数回発生させる。つまり、第１変形例の動作では、ひとつのフレームにおいて、複数回の露光動作を行う。また、第１実施形態では、１つの有感期間中に複数回の露光動作を行う。この動作によっても、距離画像センサ１０の動作をさらに高速化させることができる。
［第２変形例］
　図３９は、第２変形例の光源１１の動作を示すタイミングチャートと論理パルスＥＳＲ（ｊ）のタイミングチャートとを示す。第１実施形態の動作は、期間ＰＥと期間ＰＲとは互いに重複することなく、期間ＰＥと期間ＰＲとが交互に実行された。第２変形例の動作も、上記の点において、第１実施形態の動作と同じである。一方、第１実施形態の動作は、１つの期間ＰＦ中に１回の期間ＰＥと１回の期間ＰＲとを含んでいた。これに対して、第２変形例の動作は、１つの期間ＰＦ中に複数回の期間ＰＥ１～ＰＥ３と複数回の期間ＰＲ１～ＰＲ３とを有する。
　まず、期間ＰＥ１において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＨＩＧＨ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＬＯＷ。
　期間ＰＥ１は、期間ＰＥ１よりも短い期間Ｐ１ｃを有する。期間Ｐ１ｃにおいて、光源１１は、アレイ分割領域Ｌ１に入射パルス光ＬＲが入射するようにパルス光ＬＰを複数回照射する。第２変形例では、光源１１は、期間Ｐ１ｃ中に４回のパルス光ＬＰの照射を行う。その結果、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　次に、期間ＰＲ１において、画素切替回路３４は、すべての画素回路１３を不感に設定する論理パルスＥＳＲ（ｊ）を出力する。そして、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。なお、期間ＰＲ１は、次の期間ＰＥ２の一部に重複してもよい。具体的には、期間ＰＲ１は、期間ＰＥ２において、論理パルスＥＳＲ（ｊ）が出力された後であって、光源１１からの光照射が開始されるまでの期間であれば重複が許される。
　次に、期間ＰＥ２において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＨＩＧＨ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＬＯＷ。
　期間ＰＥ２は、期間ＰＥ２よりも短い期間Ｐ２ｃを有する。期間Ｐ２ｃにおいて、光源１１は、アレイ分割領域Ｌ２に入射パルス光ＬＲが入射するようにパルス光ＬＰを複数回照射する。第２変形例では、光源１１は、期間Ｐ２ｃ中に４回のパルス光ＬＰの照射を行う。その結果、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　次に、期間ＰＲ２において、画素切替回路３４は、すべての画素回路１３を不感に設定する論理パルスＥＳＲ（ｊ）を出力する。そして、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。
　次に、期間ＰＥ３において、画素切替回路３４は、以下のような論理パルスＥＳＲ（ｊ）を出力する。
　　論理パルスＥＳＲ（１）～ＥＳＲ（Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（Ｎ／３＋１）～ＥＳＲ（２Ｎ／３）：ＬＯＷ。
　　論理パルスＥＳＲ（２Ｎ／３＋１）～ＥＳＲ（Ｎ）：ＨＩＧＨ。
　期間ＰＥ３は、期間ＰＥ３よりも短い期間Ｐ３ｃを有する。期間Ｐ３ｃにおいて、光源１１は、アレイ分割領域Ｌ３に入射パルス光ＬＲが入射するようにパルス光ＬＰを複数回照射する。第２変形例では、光源１１は、期間Ｐ３ｃ中に４回のパルス光ＬＰの照射を行う。その結果、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　次に、期間ＰＲ３において、画素切替回路３４は、すべての画素回路１３を不感に設定する論理パルスＥＳＲ（ｊ）を出力する。そして、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３から信号を読み出す。
　以上の期間ＰＥ１～ＰＥ３及び期間ＰＲ１～ＰＲ３は、ひとつの期間ＰＦ１を構成する。そして、次のフレームである期間ＰＦ２が行われる。
　第２変形例の動作では、周辺回路３１が、制御パルスＧ１～Ｇ４，ＧＤ及び論理パルスＥＳＲ（ｊ）を画素アレイ１４に出力した状態で、光源制御部１２ａがパルス光ＬＰを発生させる露光動作と、周辺回路３１が、光電変換領域２１で発生した電荷に基づく電圧を出力させる読出動作と、を行う。制御パルスＧ１～Ｇ４，ＧＤ及び論理パルスＥＳＲ（ｊ）は、有感ピクセル領域ＡＥを構成する画素回路１３において光電変換領域２１で発生した電荷を電荷読出領域２２１～２２４に移動させると共に、不感ピクセル領域ＡＮを構成する画素回路１３において光電変換領域２１で発生した電荷を電荷排出領域２３に移動させる。周辺回路３１及び光源制御部１２ａは、選択された有感ピクセル領域ＡＥに対する露光動作と、選択された有感ピクセル領域ＡＥを構成した画素回路１３に対する読出動作と、を選択する有感ピクセル領域ＡＥを変更しながら繰り返し行う。この動作によれば、選択された有感ピクセル領域ＡＥごとに露光動作と読出動作とを交互に行うことができる。
　つまり、第２変形例の動作では、第１変形例の動作とは異なり、ひとつのフレームにおいて、露光動作と読出動作とを交互に行う。換言すると、第２変形例の動作では、１行以上の領域に対する露光動作の後に、露光動作を行った行に対して読出動作を行う。続いて、別の１行以上の領域に移行して、同様に露光動作と読出動作とを繰り返す。
　なお、読出動作では、パルス光ＬＰの周期のうち、画素回路１３のゲーティングを行っていない期間を利用して、少なくとも１行に含まれる画素回路１３に対して読出動作を行ってもよい。より詳細には、パルス光ＬＰのデューティー比が小さい場合において、その一周期のうち、画素回路１３のゲーティングを行っていない期間を利用して、一行又は複数の行に含まれる画素回路１３から信号を読み出してもよい。あるいは、複数のパルス光ＬＰの投影のサイクルを利用して、１行に含まれる画素回路１３から信号を読み出してもよい。つまり、露光動作のバックグラウンドにおいて、露光動作を行っていない画素回路１３から信号を読み出してもよい。
［第３変形例］
　図４０は、第３変形例の光源１１の動作を示すタイミングチャートと論理パルスＥＳＲ（ｊ）のタイミングチャートとを示す。第１実施形態の動作は、期間ＰＥと期間ＰＲとは互いに時間的に重複することなく、期間ＰＥと期間ＰＲとが交互に実行された。これに対して、第３変形例の動作は、期間ＰＥと期間ＰＲとが互いに時間的に重複する。
　まず、期間ＰＥ１において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ１における露光動作と同様である。露光動作の結果、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　次に、期間ＰＥ２において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ２における露光動作と同様である。露光動作の結果、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　この期間ＰＥ２と重複するように、期間ＰＲ１が設定される。期間ＰＲ１では、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。期間ＰＲ１が開始されるタイミングは、期間ＰＥ２が開始されるタイミングと同じであってよい。つまり、期間ＰＲ１が開始されるタイミングは、期間ＰＥ２に関する論理パルスＥＳＲ（ｊ）の出力が開始されるタイミングと同時であってもよい。また、期間ＰＲ１が開始されるタイミングは、アレイ分割領域Ｌ２に入射パルス光ＬＲが入射する位置への光照射が開始されるタイミングと同時であってもよい。一方、期間ＰＲ１が終了するタイミングは、期間ＰＥ２が終了するタイミングよりも前である。換言すると、期間ＰＲ１は、期間ＰＥ２よりも短い。
　次に、期間ＰＥ３において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ３における露光動作と同様である。露光動作の結果、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　この期間ＰＥ３と重複するように、期間ＰＲ２が設定される。期間ＰＲ２では、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。
　以上のように、期間ＰＥ１，ＰＥ２，ＰＥ３を含む期間ＰＦ１は、ひとつのフレームまたはサブフレームを構成する。
　そして、再び期間ＰＥ１において露光動作を行う。この期間ＰＥ１と重複するように、期間ＰＲ３が設定される。期間ＰＲ３では、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３から信号を読み出す。
　第３変形例の動作において、周辺回路３１及び光源制御部１２ａは、有感ピクセル領域ＡＥに対する露光動作と、不感ピクセル領域ＡＮに対する読出動作と、を並行して行う。この動作によれば、ある領域における露光動作と別の領域における読出動作とが並行して行われる。従って、距離画像センサ１０の動作をさらに高速化させることができる。
［第４変形例］
　図４１は、第４変形例の光源１１の動作を示すタイミングチャートと論理パルスＥＳＲ（ｊ）のタイミングチャートとを示す。第４変形例の動作は、第３変形例と同様に期間ＰＥと期間ＰＲとが互いに重複する。一方、第３変形例の動作では、期間ＰＥ１～ＰＥ３の長さに比べて、期間ＰＲ１～ＰＲ３の長さが短かった。これに対して、第４変形例の動作では、期間ＰＥ１～ＰＥ３の長さに比べて、期間ＰＲ１～ＰＲ３の長さが長い点で相違する。
　まず、期間ＰＥ１において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ１における露光動作と同様である。露光動作の結果、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　次に、待機期間ＰＷ１において待機動作を行う。この待機動作において、画素切替回路３４は、すべての画素回路１３を不感に設定するための論理パルスＥＳＲ（ｊ）を提供する。さらに、待機期間ＰＷ１において光源１１は、パルス光ＬＰの照射を行わない。
　次に、期間ＰＥ２において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ２における露光動作と同様である。露光動作の結果、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　次に、待機期間ＰＷ２において待機動作を行う。この期間ＰＥ２及び待機期間ＰＷ２と重複するように、期間ＰＲ１が設定される。期間ＰＲ１では、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。期間ＰＲ１が開始されるタイミングは、期間ＰＥ２が開始されるタイミングと同じであってよい。一方、期間ＰＲ１が終了するタイミングは、期間ＰＥ２が終了するタイミングよりも後である。換言すると、期間ＰＲ１は、期間ＰＥ２よりも長い。
　期間ＰＥ２が終了するタイミングから期間ＰＲ１が終了するまでのタイミングまでの期間は、待機期間ＰＷ２として設定される。つまり、第４変形例の動作では、期間ＰＥ１～ＰＥ３と待機期間ＰＷ１～ＰＷ３とが交互に設定される。そして、例えば、ひとつの期間ＰＥ２とひとつの待機期間ＰＷ２とを合わせた長さは、期間ＰＲ１の長さと同じである。
　次に、期間ＰＥ３において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ３における露光動作と同様である。露光動作の結果、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　次に、待機期間ＰＷ３において待機動作を行う。この期間ＰＥ３及び待機期間ＰＷ３と重複するように、期間ＰＲ２が設定される。期間ＰＲ２では、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。
　以上のように、期間ＰＥ１，ＰＷ１，ＰＥ２，ＰＷ２，ＰＥ３，ＰＷ３を含む期間ＰＦ１は、ひとつのフレームまたはサブフレームを構成する。
　次に、再び期間ＰＥ１において露光動作を行う。露光動作の結果、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。
　次に、待機期間ＰＷ１において待機動作を行う。この期間ＰＥ１及び待機期間ＰＷ１と重複するように、期間ＰＲ３が設定される。期間ＰＲ３では、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３から信号を読み出す。
　変形例４の動作によっても、変形例３と同様の効果を得ることができる。つまり、変形例４の動作によれば、ある領域における露光動作と別の領域における読出動作とが並行して行われる。従って、距離画像センサ１０の動作をさらに高速化させることができる。
［第５変形例］
　第８実施形態の画素回路１３Ｇでは、ラテラル電界制御電荷変調の素子構造を採用した。距離画像センサに採用する素子構造は、この素子構造に限定されない。図４２に示す第５変形例の画素回路１３Ｋは、ＭＯＳ型の転送ゲートの素子構造を採用する。このような素子構造の画素回路１３Ｋは、例えば、第９実施形態の距離画像センサ１０Ｈに好適に採用できる。
　第５変形例の距離画像センサ１０Ｋは、画素回路１３Ｋを有する。第５変形例の画素回路１３Ｋは、第８実施形態の画素回路１３Ｇに対して、ドレイン制御のための制御電極２５ＤＳの構造が相違する。画素回路１３Ｇの制御電極２５Ｄａ，２５Ｄｂは、電荷移動経路１０１を挟むように配置されていた。第５変形例の画素回路１３Ｋの制御電極２５ＤＳは、電荷移動経路１０１を跨ぐように配置されている。換言すると、画素回路１３Ｇの制御電極２５Ｄａ，２５Ｄｂは、電荷移動経路１０１の直上には配置されておらず、これらの制御電極２５Ｄａ，２５Ｄｂから横方向に漏れる電界によって電荷移動経路１０１における電位を制御した。一方、第５変形例の画素回路１３Ｋの制御電極２５ＤＳは、電荷移動経路１０１の直上に配置されている。つまり、制御電極２５ＤＳは、制御電極２５１～２５３のように電荷移動経路１０１における電位を制御電極２５ＤＳがその真下に発生させる電界によって直接に制御する。
　画素回路１３Ｋは、フォトダイオードＰＤ、電荷転送部５２Ｓ、電荷読出領域２２Ｓ１，２３Ｓ２，２３Ｓ３及び半導体領域６６ａ，６６ｂ，６６ｃ，６６ｄを有する。半導体領域６６ａは、開口部ＡＰと重複する領域に設けられ、フォトダイオードＰＤを構成する。半導体領域６６ｂは、フォトダイオードＰＤを構成する部分と電荷転送部５２Ｓを構成する部分とを有する。また、半導体領域６５ｂは、制御電極２５ＤＳの直下に形成されている。半導体領域６６ｃは、電荷転送部５２Ｓを構成する部分を有する。半導体領域６６ｃは、半導体領域６５ｂに重複すると共に制御電極２５ＤＳに重複する部分と、電荷排出領域２３Ｓａ，２３Ｓｂに重複する部分と、を有する。半導体領域６６ｄは、電荷転送部５２Ｓを構成する部分を有する。半導体領域６６ｄは、半導体領域６６ｃに重複する部分と、制御電極２５１～２５３に重複する部分と、電荷読出領域２２Ｓ１，２２Ｓ２，２２Ｓ３に重複する部分と、を有する。
　図４３は、図４２に示す電荷移動経路１０１を含む一点鎖線ＣＬ４３における電位分布を示す。縦軸は電荷移動経路１０１上の位置を示す。横軸は、電位を示す。さらに、グラフＣ４３ａは、図４２におけるフォトダイオードＰＤの領域に対応する。グラフＣ４３ｂ，Ｃ４３ｃは、図４２における制御電極２５ＤＳが配置された領域に対応する。グラフＣ４３ｄは、制御電極２５２に対応する。
　第８実施形態の画素回路１３Ｇは、制御電極２５Ｄａ，２５Ｄｂに提供される転送制御パルスＧＤｏｕｔ（ｊ）が横方向（例えば制御電極２５Ｄａから制御電極２５Ｄｂへ向かう方向）に染み出すことによって、電位の分布が変化する。これに対して、第５変形例の画素回路１３Ｋは、制御電極２５ＤＳに提供される転送制御パルスＧＤｏｕｔ（ｊ）が、横方向への染み出しによらず、直接に電位を変化させる。その結果、図４３に示す第５変形例の画素回路１３Ｋの電位分布は、図３１に示す第８実施形態の画素回路１３Ｋの電位分布と比較すると、電位の窪み（グラフＣ４３ｂ）における電位の落ち込みが急峻である。また、図４３に示す電位分布は、図３１に示す電位分布と比較すると、電位の窪み（グラフＣ４３ｂ）の深さがより深い。このような電位分布によれば、不感状態としたときに、フォトダイオードＰＤから電荷読出領域２２Ｓ１～２２Ｓ３への電荷の移動をより確実に抑制することができる。
［第６変形例］
　図５に示すＮＯＲ型ドライバ回路４１１～４１４は、図５とは異なる記載によって示してもよい。図４４（ａ）に示すＮＯＲ型ドライバ回路４１Ｆ１は、ＮＯＲ型ドライバ回路４１１の別の記載例である。ｐ型ＭＯＳトランジスタ４３１、ｐ型ＭＯＳトランジスタ４４１及びｎ型ＭＯＳトランジスタ４５１は、図４４（ａ）に示すように論理回路２０１によって示してもよい。論理回路２０１は、３つの入力と１つの出力とを有する。第１の入力は、配線４７１に接続されている。第１の入力は、制御パルスＧ１の反転信号を受ける。第２の入力は、配線４８Ｇに接続されている。第２の入力は、論理パルスＥＳＲ（ｊ）の反転信号を受ける。第３の入力は、配線４７１に接続されている。第３の入力は、制御パルスＧ１の反転信号を受ける。出力は、制御電極２５１に接続されている。ＮＯＲ型ドライバ回路４１Ｆ１の動作は、ＮＯＲ型ドライバ回路４１１の動作と同様である。
［第７変形例］
　図１１に示すＮＯＲ型ドライバ回路４１Ａ１～４１Ａ４は、図１１とは異なる記載によって示してもよい。図４４（ｂ）に示すＮＯＲ型ドライバ回路４１Ｇ１は、ＮＯＲ型ドライバ回路４１Ａ１の別の記載例である。論理回路２０１の第１の入力は、配線４７ａ１に接続されている。第１の入力は、制御パルスＧ１ｐの反転信号を受ける。第２の入力は、配線４８Ｇに接続されている。第２の入力は、論理パルスＥＳＲ（ｊ）の反転信号を受ける。第３の入力は、配線４７ｂ１に接続されている。第３の入力は、制御パルスＧ１ｎの反転信号を受ける。出力は、制御電極２５１に接続されている。ＮＯＲ型ドライバ回路４１Ｇ１の動作は、ＮＯＲ型ドライバ回路４１Ａ１の動作と同様である。
［第８変形例］
　図５に示すＮＯＲ型ドライバ回路４１１～４１４は、付加的な要素を含んでもよい。図４５（ａ）は、ＮＯＲ型ドライバ回路４１１の変形例であるＮＯＲ型ドライバ回路４１Ｈ１を示す。ＮＯＲ型ドライバ回路４１Ｈ１は、ｐ型ＭＯＳトランジスタ４３１、ｐ型ＭＯＳトランジスタ４４１及びｎ型ＭＯＳトランジスタ４５１に加えて、さらに、ｎ型ＭＯＳトランジスタ２０２１を含む。ｎ型ＭＯＳトランジスタ２０２１は、ｐ型ＭＯＳトランジスタ４４１～４４４のドレイン及びｎ型ＭＯＳトランジスタ４５１～４５４のドレインの接続点７３１と、制御電極２５１との間に接続される。より詳細には、ｎ型ＭＯＳトランジスタ２０２１のドレインは、接続点７３１と、制御電極２５１との間に接続される。ｎ型ＭＯＳトランジスタ２０２１のゲートは、配線４８Ｇを介して画素切替回路３４に接続される。ｎ型ＭＯＳトランジスタ２０２１のゲートは、論理パルスＥＳＲ（ｊ）の反転信号を受ける。ｎ型ＭＯＳトランジスタ２０２１のソースは、ロー電位線ＶＤＬに接続される。ＮＯＲ型ドライバ回路４１Ｈ１によれば、制御電極２５１のフローティングを抑制できる。
［第９変形例］
　図１１に示すＮＯＲ型ドライバ回路４１Ａ１～４１Ａ４も、第８変形例と同様に、フローティングを抑制するための回路構成を採用してよい。つまり、図４５（ｂ）は、ＮＯＲ型ドライバ回路４１Ａ１の変形例であるＮＯＲ型ドライバ回路４１Ｋ１を示す。ＮＯＲ型ドライバ回路４１Ｋ１は、ｐ型ＭＯＳトランジスタ４３１、ｐ型ＭＯＳトランジスタ４４１及びｎ型ＭＯＳトランジスタ４５１に加えて、さらに、ｎ型ＭＯＳトランジスタ２０２１を含む。
［第１０変形例］
　図５に示すＮＡＮＤ型ドライバ回路４１５は、図５とは異なる記載によって示してもよい。図４６（ａ）に示すＮＡＮＤ型ドライバ回路４１Ｆ５は、ＮＡＮＤ型ドライバ回路４１５の別の記載例である。ｐ型ＭＯＳトランジスタ４３５、ｎ型ＭＯＳトランジスタ４６及びｎ型ＭＯＳトランジスタ４５５は、図４６（ａ）に示すように論理回路２０４５によって示してもよい。論理回路２０４５は、３つの入力と１つの出力とを有する。第１の入力は、配線４７５に接続されている。第１の入力は、制御パルスＧＤの反転信号を受ける。第２の入力は、配線４８Ｄに接続されている。第２の入力は、論理パルスＥＳＲ（ｊ）を受ける。第３の入力は、配線４７５に接続されている。第３の入力は、制御パルスＧＤの反転信号を受ける。出力は、制御電極２５Ｄに接続されている。ＮＡＮＤ型ドライバ回路４１Ｆ５の動作は、ＮＡＮＤ型ドライバ回路４１５の動作と同様である。
［第１１変形例］
　図１１に示すＮＡＮＤ型ドライバ回路４１Ａ５は、図１１とは異なる記載によって示してもよい。図４６（ｂ）に示すＮＡＮＤ型ドライバ回路４１Ｇ５は、ＮＡＮＤ型ドライバ回路４１Ａ５の別の記載例である。論理回路２０４５の第１の入力は、配線４７ａ５に接続されている。第１の入力は、制御パルスＧＤｐの反転信号を受ける。第２の入力は、配線４８Ｄに接続されている。第２の入力は、論理パルスＥＳＲ（ｊ）を受ける。第３の入力は、配線４７ｂ５に接続されている。第３の入力は、制御パルスＧＤｎの反転信号を受ける。出力は、制御電極２５Ｄに接続されている。ＮＡＮＤ型ドライバ回路４１Ｇ５の動作は、ＮＡＮＤ型ドライバ回路４１Ａ５の動作と同様である。
［第１２変形例］
　図５に示すＮＯＲ型ドライバ回路４１５は、付加的な要素を含んでもよい。図４７（ａ）は、ＮＡＮＤ型ドライバ回路４１５の変形例であるＮＡＮＤ型ドライバ回路４１Ｈ５を示す。ＮＡＮＤ型ドライバ回路４１Ｈ５は、ｐ型ＭＯＳトランジスタ４３５、ｎ型ＭＯＳトランジスタ４６及びｎ型ＭＯＳトランジスタ４５５に加えて、さらに、ｐ型ＭＯＳトランジスタ２０５５を含む。ｐ型ＭＯＳトランジスタ２０５５は、ｐ型ＭＯＳトランジスタ４３５のドレイン及びｎ型ＭＯＳトランジスタ４６のドレインの接続点２０６５と、制御電極２５Ｄとの間に接続される。より詳細には、ｐ型ＭＯＳトランジスタ２０５５のドレインは、接続点２０６５と、制御電極２５Ｄとの間に接続される。ｐ型ＭＯＳトランジスタ２０５５のゲートは、配線４８Ｄを介して画素切替回路３４に接続される。ｐ型ＭＯＳトランジスタ２０５５のゲートは、論理パルスＥＳＲ（ｊ）を受ける。ｐ型ＭＯＳトランジスタ２０５５のソースは、ハイ電位線ＶＤＨに接続される。ＮＡＮＤ型ドライバ回路４１Ｈ５によれば、制御電極２５Ｄのフローティングを抑制できる。
［第１３変形例］
　図１１に示すＮＡＮＤ型ドライバ回路４１Ａ５も、第１２変形例と同様に、フローティングを抑制するための回路構成を採用してよい。つまり、図４７（ｂ）は、ＮＡＮＤ型ドライバ回路４１Ａ５の変形例であるＮＡＮＤ型ドライバ回路４１Ｋ５を示す。ＮＡＮＤ型ドライバ回路４１Ｋ５は、ｐ型ＭＯＳトランジスタ４３５、ｎ型ＭＯＳトランジスタ４６及びｎ型ＭＯＳトランジスタ４５５に加えて、さらに、ｐ型ＭＯＳトランジスタ２０５５を含む。
［第１４変形例］
　図４８は、第１４変形例の距離画像取得装置が備える画素回路１３１を示す。また、図４９は、画素回路１３１に入力される制御パルスＧ１Ｄ，Ｇ１Ｕ，Ｇ１ＯＵＴを示す。図４８では、画素回路１３１のみを抽出し、画素回路１３１が有する読出回路８０１，８０２，８０３，８０４及びＮＯＲ型ドライバ回路４１１の構成を示している。
　読出回路８０１～８０４は、キャパシタンス成分８１１～８１４と、ＭＯＳトランジスタ８２１～８２４，９３１～９３４，９４１～９４４と、を有する。読出回路８０１～８０４の入力は、それぞれ光電変換領域２１に接続される。読出回路８０１～８０４の出力は、配線２８を介して演算回路１２に接続される。
　キャパシタンス成分８１１～８１４は、光電変換領域２１が発生した電荷を蓄積する。キャパシタンス成分８１１～８１４は、図３に示す電荷読出領域２２１～２２４に対応する。キャパシタンス成分８１１～８１４の一端は、制御電極２５１～２５４、ＭＯＳトランジスタ８２１～８２４，９３１～９３４に接続される。キャパシタンス成分８１１～８１４の他端は、基準電位に接続される。
　ＭＯＳトランジスタ８２１～８２４は、電荷読出領域２２１～２２４をリセットするためのものである。ＭＯＳトランジスタ８２１～８２４のソースは、キャパシタンス成分８１１～８１４の一端に接続される。ＭＯＳトランジスタ８２１～８２４のゲートは、読出制御回路２７に接続されている。ＭＯＳトランジスタ８２１，８２３のゲートは、共通のリセットパルスＲＴ２を受ける。ＭＯＳトランジスタ８２２，８２４のゲートは、共通のリセットパルスＲＴ１を受ける。ＭＯＳトランジスタ８２１～８２４のドレインは、リセット電位線ＶＤＲに接続される。
　ＭＯＳトランジスタ９３１～９３４，９４１～９４４は、いわゆるソースフォロワアンプを構成する。ＭＯＳトランジスタ９３１～９３４，９４１～９４４は、図３に示す電圧検出手段２６１～２６４に対応する。ＭＯＳトランジスタ９３１～９３４，９４１～９４４は、キャパシタンス成分８１１～８１４に蓄積された電荷に応じた電圧ＶＯ１，ＶＯ２を発生させ、当該電圧ＶＯ１，ＶＯ２を配線２８に出力する。
　ＭＯＳトランジスタ９３１～９３４のソースは、ＭＯＳトランジスタ９４１～９４４のドレインに接続される。ＭＯＳトランジスタ９３１～９３４のゲートは、電荷読出領域２２１～２２４であるキャパシタンス成分８１１～８１４に接続される。ＭＯＳトランジスタ９３１～９３４のドレインは、リセット電位線ＶＤＲに接続される。ＭＯＳトランジスタ９４１，９４３は、配線２８へのＭＯＳ電圧の提供と停止を読出制御パルスＳＬ２に応じて切り替える。また、ＭＯＳトランジスタ９４２，９４４は、配線２８へのＭＯＳ電圧の提供と停止を読出制御パルスＳＬ１に応じて切り替える。ＭＯＳトランジスタ９４１～９４４のドレインは、配線２８に接続される。ＭＯＳトランジスタ９４１～９４４のゲートは、読出制御回路２７に接続される。ＭＯＳトランジスタ９４１，９４３のゲートは、読出制御パルスＳＬ２を受ける。ＭＯＳトランジスタ９４２，９４４のゲートは、読出制御パルスＳＬ１を受ける。ＭＯＳトランジスタ９４１～９４４のドレインは、ＭＯＳトランジスタ９３１～９３４のソースに接続される。
　このようなＭＯＳトランジスタ９３１～９３４，９４１～９４４によれば、読出制御パルスＳＬ１に応じて読出回路８０２，８０４が選択される。選択された読出回路８０２は、配線２８を介して電圧ＶＯ１を出力する。また、選択された読出回路８０４は、配線２８を介して電圧ＶＯ２を出力する。さらに、ＭＯＳトランジスタ９３１～９３４，９４１～９４４によれば、読出制御パルスＳＬ２に応じて読出回路８０１，８０３が選択される。選択された読出回路８０１は、配線２８を介して電圧ＶＯ１を出力する。また、選択された読出回路８０３は、配線２８を介して電圧ＶＯ２を出力する。
　ＮＯＲ型ドライバ回路４１１は、キャパシタンス成分５３１と、ＭＯＳトランジスタ９６１，９７１，９８１，９９１と、を有する。キャパシタンス成分５３１の一端は、ハイ電位線ＶＤＨに接続される。キャパシタンス成分５３１の他端は、ロー電位線ＶＤＬ及びＭＯＳトランジスタ９８１，９９１に接続される。
ＭＯＳトランジスタ９６１，９７１，９８１，９９１は、いずれもｎ型ＭＯＳトランジスタである。さらに、読出回路８０１～８０４が含むＭＯＳトランジスタ８１１～８１４，８２１～８２４，９３１～９３４，９４１～９４４のいずれもｎ型ＭＯＳトランジスタである。つまり、図４８に示す画素回路１３１を構成するＭＯＳトランジスタは、すべてｎ型である。このような構成によると、画素回路１３１にｎ型の不純物が注入されたいわゆるエヌウェル（ｎ－ｗｅｌｌ）を設ける必要がない。これにより、光電変換領域で生じた電荷の一部がｎ－ｗｅｌｌに流れ込んで失われ、信号電荷として検出される電荷を減少させることがなくなる。
　ＭＯＳトランジスタ９６１のドレインは、ハイ電位線ＶＤＨに接続される。ＭＯＳトランジスタ９６１のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥＳＲ（ｊ）を受ける。ＭＯＳトランジスタ９６１のソースは、ＭＯＳトランジスタ９７１に接続される。
　ＭＯＳトランジスタ９７１のドレインは、ＭＯＳトランジスタ９６１のソースに接続される。ＭＯＳトランジスタ９７１のゲートは、分配回路３３に接続されて、分配回路３３から制御パルスＧ１Ｕを受ける。ＭＯＳトランジスタ９７１のソースは、ＭＯＳトランジスタ９８１，９９１及び制御電極２５１に接続される。
　ＭＯＳトランジスタ９８１のドレインは、ＭＯＳトランジスタ９７１のソース、ＭＯＳトランジスタ９９１のドレイン及び制御電極２５１に接続される。ＭＯＳトランジスタ９８１のゲートは、分配回路３３に接続されて、分配回路３３から制御パルスＧ１Ｄを受ける。ＭＯＳトランジスタ９８１のソースは、ロー電位線ＶＤＬ、ＭＯＳトランジスタ９９１のソース及びキャパシタンス成分５３１に接続される。
　ＭＯＳトランジスタ９９１のドレインは、ＭＯＳトランジスタ９７１のソース、ＭＯＳトランジスタ９８１のドレイン及び制御電極２５１に接続される。ＭＯＳトランジスタ９９１のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥＳＲ（ｊ）の反転信号を受ける。ＭＯＳトランジスタ９９１のソースは、ロー電位線ＶＤＬ、ＭＯＳトランジスタ９８１のソース及びキャパシタンス成分５３１に接続される。
　図５０は、第１４変形例の距離画像取得装置が備える画素回路１３５を示す。画素回路１３５が有する読出回路８０１，８０２，８０３，８０４及びＮＡＮＤ型ドライバ回路４１５の構成を示す。読出回路８０１，８０２，８０３，８０４は、図４８に示す読出回路８０１，８０２，８０３，８０４と同じであるから、詳細な説明は省略する。
　ＮＯＲ型ドライバ回路４１５は、キャパシタンス成分５３５と、ＭＯＳトランジスタ９６５，９７５，９８５，９９５と、を有する。キャパシタンス成分５３５の一端は、ハイ電位線ＶＤＨに接続される。キャパシタンス成分５３５の他端は、ロー電位線ＶＤＬ及びＭＯＳトランジスタ９８８に接続される。
　ＭＯＳトランジスタ９６５，９７５，９８５，９９５は、いずれもｎ型ＭＯＳトランジスタである。さらに、読出回路８０１～８０４が含むＭＯＳトランジスタ８１１～８１４，８２１～８２４，９３１～９３４，９４１～９４４のいずれもｎ型ＭＯＳトランジスタである。つまり、図５０に示す画素回路１３５を構成するＭＯＳトランジスタは、すべてｎ型である。
　ＭＯＳトランジスタ９６５のドレインは、ハイ電位線ＶＤＨ及びＭＯＳトランジスタ９９５のドレインに接続される。ＭＯＳトランジスタ９６５のゲートは、分配回路３３に接続されて、分配回路３３から制御パルスＧＤＵを受ける。ＭＯＳトランジスタ９６５のソースは、ＭＯＳトランジスタ９７５のドレイン、ＭＯＳトランジスタ９９５のソース及び制御電極２５Ｄに接続される。
　ＭＯＳトランジスタ９７５のドレインは、ＭＯＳトランジスタ９６５のソース、ＭＯＳトランジスタ９９５のソース及び制御電極２５Ｄに接続される。ＭＯＳトランジスタ９７５のゲートは、分配回路３３に接続されて、分配回路３３から制御パルスＧＤＤを受ける。ＭＯＳトランジスタ９７５のソースは、ＭＯＳトランジスタ９８５に接続される。
　ＭＯＳトランジスタ９８５のドレインは、ＭＯＳトランジスタ９７５のソースに接続される。ＭＯＳトランジスタ９８５のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥＳＲ（ｊ）を受ける。ＭＯＳトランジスタ９８５のソースは、ロー電位線ＶＤＬ及びキャパシタンス成分５３５に接続される。
　ＭＯＳトランジスタ９９５のドレインは、ハイ電位線ＶＤＨ及びＭＯＳトランジスタ９６５のドレインに接続される。ＭＯＳトランジスタ９９５のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥＳＲ（ｊ）の反転信号を受ける。ＭＯＳトランジスタ９９５のソースは、ＭＯＳトランジスタ９６５のソース、ＭＯＳトランジスタ９７５のドレイン及び制御電極５３５に接続される。
［第１５変形例］
　図５１は、第１５変形例の距離画像取得装置が備える画素回路１３１を示す。第１５変形例の距離画像取得装置の画素回路１３１は、ドライバ回路４１１を備えない。図５１に示す画素回路１３１の制御電極２５１は、分配回路３３からデプレッション型ＭＯＳスイッチのみを介して、転送制御パルスＧ１ＯＵＴを受ける。画素回路１３２～１３４についても同様の構成を有する。
　以下、図５１及び図５２に示す画素回路１３１，１３５について説明する。なお、図５１及び図５２に示す画素回路１３１，１３５において、読出回路８０１～８０４は、図４８に示す画素回路１３１の読出回路８０１～８０４と同じである。従って、読出回路８０１～８０４の詳細な説明は省略する。
　図５１に示すように、画素回路１３１は、ＮＯＲ型ドライバ回路４１１に代えて、スイッチ回路１２０１を有する。スイッチ回路１２０１は、キャパシタンス成分１２１１と、ＭＯＳトランジスタ１２２１と、を有する。キャパシタンス成分１２１１の一端は、ハイ電位線ＶＤＨに接続される。キャパシタンス成分１２１１の他端は、ロー電位線ＶＤＬに接続される。ＭＯＳトランジスタ１２２１のドレインは、分配回路３３に接続されて、分配回路３３から転送制御パルスＧ１を受ける。ＭＯＳトランジスタ１２２１のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥＳＲ（ｊ）を受ける。ＭＯＳトランジスタ１２２１のソースは、制御電極２５１のゲートに接続される。
　図５１に示す画素回路１３１によれば、転送制御パルスＧ１の印加に対応する回路構成として、画素回路１３１は、１個のＭＯＳトランジスタ１２２１及び１個のキャパシタンス成分１２１１のみを有する。その結果、画素回路１３１の回路面積を縮小することができる。
　図５２は、第１５変形例の距離画像取得装置が備える画素回路１３５を示す。図５２に示すように、画素回路１３５は、ＮＡＮＤドライバ回路４１５を備えていない。画素回路１３５の制御電極２５Ｄは、分配回路３３から直接に転送制御パルスＧＤを受ける。画素回路１３５は、キャパシタンス成分１２１５を有する。キャパシタンス成分１２１５の一端は、ハイ電位線ＶＤＨに接続される。キャパシタンス成分１２１５の他端は、ロー電位線ＶＤＬに接続される。
　第１５変形例の距離画像取得装置は、図５３に示すタイミングチャートに従って動作する。画素回路１３１～１３５は、一連の連続制御パルスＧ１～Ｇ４のうち最後の制御パルスＧ４と、次の一連の連続制御パルスＧ１～Ｇ４の先頭の制御パルスＧ１と、の間に、制御電極２５Ｄに制御パルスＧＤを印加する。その結果、不感ピクセル領域ＡＮの制御電極２５１～２５４に転送制御パルスＧ１ＯＵＴ～Ｇ４ＯＵＴが印加されなければ、不感ピクセル領域ＡＮの光電荷は、ドレインに排出される。従って、制御電極２５Ｄに対して、画素切替回路３４からの論理パルスＥＳＲ（ｊ）は必要ない。
［第１１実施形態］
　次に、第１１実施形態の距離画像取得装置について説明する。第１実施形態の距離画像取得装置１は、図２に示すように測定対象領域Ａの全幅をカバーするように高さ方向の一部にパルス光ＬＰを照射した。一方、第１１実施形態の距離画像取得装置は、測定対象領域を高さ方向に分割する。さらに、第１１実施形態の距離画像取得装置は、ＤＯＥ（Diffractive Optical Element）などを用いて、分割した全ての測定対象領域の高さ方向の一部に対応するようにパルス光ＬＰを測定対象領域の分割数に応じて分割する。そして、第１１実施形態の距離画像取得装置は、分割した全ての測定対象領域の高さ方向の一部にパルス光ＬＰを同時に照射する。以下の説明では、測定対象領域を縦方向（高さ方向）のみに分割する動作を例に説明する。しかし、距離画像取得装置は、測定対象領域を横方向（幅方向）のみに分割する動作も当然に実施可能である。さらに、距離画像取得装置は、測定対象領域を高さ方向及び横方向の両方で分割する動作も実施可能である。
　図５４は、画素アレイ１４Ｌを縦方向に３つに分割した測定対象領域に対応した分割画素アレイ領域と、分割した全ての分割画素アレイ領域におけるアレイ分割領域Ｌ１，Ｌ２，Ｌ３と、有感ピクセル領域ＡＥと、不感ピクセル領域ＡＮと、を模式的に示す。アレイ分割領域Ｌ１～Ｌ３とは、入射パルス光ＬＲが分割されて同時に入射すると予想される領域である。
　図５４（ａ）は、第１の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５４（ｂ）は、第２の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５４（ｃ）は、第３の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５５は、第１１実施形態の距離画像取得装置が備える光源１１の動作を示すタイミングチャートと制御電極２５１，２５２，２５３，２５４，２５Ｄに印加する転送制御パルスＧ１ｏｕｔ～Ｇ４ｏｕｔ，ＧＤｏｕｔ、および、論理パルスＥＳＲ（ｊ）のタイミングチャートとを示す。転送制御パルスＧ１ｏｕｔ，Ｇ２ｏｕｔ，Ｇ３ｏｕｔ，Ｇ４ｏｕｔ，ＧＤｏｕｔは、論理パルスＥＳＲ（ｊ）及び／或いは論理パルスＥＳＲ（ｊ）の反転信号によって画素回路を有感とする信号と不感とする信号とに制御される。
　Ｌ１（１）、Ｌ１（２）、Ｌ１（３）、Ｌ２（１）、Ｌ２（２）、Ｌ２（３）、Ｌ３（１）、Ｌ３（２）、Ｌ３（３）の（１）、（２）、（３）は、３つに分割した測定対象領域に対応した分割画素アレイ領域を示す。Ｌ１、Ｌ２、Ｌ３は、縦方向に３つに分割した分割画素アレイ領域の中の３つのアレイ分割領域（行ブロック）Ｌ１、Ｌ２、Ｌ３を示している。Ｌ１（１）、Ｌ１（２）、Ｌ１（３）は、分割された入射パルス光ＬＲが、第１の動作態様においてアレイ分割領域（行ブロック）Ｌ１（１）、Ｌ１（２）、Ｌ１（３）に同時に入射することを示す。光源１１は、次に、第２の動作態様において入射パルス光ＬＲをアレイ分割領域（行ブロック）Ｌ２（１）、Ｌ２（２）、Ｌ２（３）に同時に入射させる。さらに、光源１１は、その次に第３の動作態様において入射パルス光ＬＲをアレイ分割領域（行ブロック）Ｌ３（１）、Ｌ３（２）、Ｌ３（３）に同時に入射させる。
［第１６変形例］
　次に、第１１実施形態の第１６変形例の距離画像取得装置１Ｍについて説明する。
　第７実施形態の距離画像取得装置１Ｆは、行ブロックごとに画素回路１３Ｆの動作を有感又は不感に設定する動作に加えて、さらに、列ブロックごとに有感又は不感に設定する動作を行った。これらの動作によると、図２３に示すように、画素アレイ１４Ｆにおいて特定の領域を有感ピクセル領域ＡＥに設定し、その他の領域を不感ピクセル領域ＡＮに設定することができる。有感ピクセル領域ＡＥは、図２３における左から右に順に列ブロックごとに移動したのちに、次の行ブロックへ移動することができる。
　これに対し、第１６変形例の距離画像取得装置１Ｍは、図５６に示すように、画素アレイ１４Ｍを、測定対象領域の高さ方向と幅方向に相当する縦方向と横方向に３×４の領域に分割する。これらの領域は、分割した測定対象領域に対応した分割画素アレイ領域である。距離画像取得装置１Ｍは、全ての分割画素アレイ領域において、行ブロックごとに画素回路１３Ｍの動作を有感又は不感に設定する動作と、列ブロックごとに有感又は不感に設定する動作と、を行う。これらの動作によると、図５６に示すように、画素アレイ１４Ｍの分割画素アレイ領域の全てにおいて特定の領域を有感ピクセル領域ＡＥに設定し、その他の領域を不感ピクセル領域ＡＮに設定することができる。有感ピクセル領域ＡＥは、全ての分割画素アレイ領域において図５６における左から右に順に列ブロックごとに移動したのちに、次の行ブロックへ移動することができる。図５６では、全ての分割画素アレイ領域は、縦方向に３つの行ブロック、横方向に２つの列ブロックを有する。
　距離画像センサ１０Ｍは、画素アレイ１４Ｍと、演算回路１２Ｍと、周辺回路３１Ｍと、を有する。周辺回路３１Ｍは、読出制御回路２７Ｍと、分配回路３３Ｍと、画素切替回路（列）５４Ｍと、論理演算回路５５Ｍと、画素切替回路（行）５６Ｍと、を有する。
　広い面を照射する光源の場合、ある微小な測定点に対し、多くの場所からのマルチパス光が入射する。その結果、マルチパス光の影響で距離測定の精度が制限されてしまう。ＤＯＥと狭い照射領域の走査ができる光源と、光源に同期して有感制御及び不感制御ができる距離画像取得装置１Ｍを用いることにより、測定点だけの反射光と離れた狭い照射領域からの微小なマルチパス成分のみの影響で、精度の高い距離測定を行うことができる。
１…距離画像取得装置、１１…光源、３１…周辺回路、１２ａ…光源制御部、１３…画素回路（画素回路部）、１４…画素アレイ、２１…光電変換領域、２２…電荷読出領域、２３…電荷排出領域、２７…読出制御回路、３３…分配回路、３４…画素切替回路、Ａ…測定対象領域、ＡＥ…有感ピクセル領域、ＡＮ…不感ピクセル領域、２５１～２５４，２５Ｄ…制御電極、ＬＰ…パルス光，ＬＲ…入射パルス光、Ｒ…照射領域、Ｓ…対象物。

Claims (10)

  1. 　パルス光を発生させる光源と、
    　前記パルス光を、周期的なフレーム期間内で繰り返し発生させるように前記光源を制御する光源制御部と、
    　Ｎ行Ｍ列（Ｎ及びＭは２以上の整数）に配置され、受けた光に対応する電荷を生成する複数の画素回路部を含む画素アレイと、
    　前記画素アレイの周辺に配置されて、前記画素アレイの動作を制御する制御信号を前記画素アレイに提供する周辺回路と、を備え、
    　前記画素回路部は、
    　光を電荷に変換する光電変換領域、前記光電変換領域に近接して互いに離間して設けられた第１～第Ｘ（Ｘは２以上の整数）の電荷読出領域、前記光電変換領域で発生した前記電荷を排出するための電荷排出領域、前記光電変換領域と前記第１～第Ｘの電荷読出領域とに対応してそれぞれ設けられ、前記光電変換領域と前記第１～第Ｘの電荷読出領域との間における電荷転送のための転送制御パルスを印加するための第１～第Ｘの制御電極、及び前記光電変換領域と前記電荷排出領域との間における電荷転送のための前記転送制御パルスを印加するための第Ｘ＋１の制御電極を有し、
    　前記光源制御部は、前記画素アレイにおける有感領域に前記パルス光に基づく戻り光が入射するように前記パルス光を発生させる動作を、前記有感領域を移動させながら繰り返し行い、
    　前記周辺回路は、前記有感領域に含まれない不感領域を構成する前記画素回路部の前記第Ｘ＋１の制御電極に対して、前記光電変換領域から前記電荷排出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する、距離画像取得装置。
  2. 　前記光源制御部は、
    　　第ｊ行目（ｊは１以上Ｎ以下の整数）に含まれるすべての前記画素回路部の前記有感領域を露光するように、前記光源から前記パルス光を出射させる動作を行い、
    　前記周辺回路は、
    　　第ｊ行目に含まれるすべての前記画素回路部の前記第１～第Ｘの制御電極に対して、前記光電変換領域から前記電荷読出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、
    　　前記不感領域に含まれるすべての前記画素回路部の前記第Ｘ＋１の制御電極に対して、前記光電変換領域から前記電荷排出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、を行う、請求項１に記載の距離画像取得装置。
  3. 　前記光源制御部は、
    　　第ｊ行目（ｊは１以上Ｎ以下の整数）に含まれる一部の前記画素回路部の前記有感領域を露光するように、前記光源から前記パルス光を出射させる動作を行い、
    　前記周辺回路は、
    　　第ｊ行目に含まれる前記画素回路部の一部に含まれる前記第１～第Ｘの制御電極に対して、前記光電変換領域から前記電荷読出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、
    　　前記不感領域に含まれる前記画素回路部の前記第Ｘ＋１の制御電極のすべてに対して、前記光電変換領域から前記電荷排出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、を行う、請求項１に記載の距離画像取得装置。
  4. 　前記転送制御パルスが、前記有感領域を構成する前記画素回路部において前記光電変換領域で発生した電荷を前記電荷読出領域に移動させると共に、前記不感領域を構成する前記画素回路部において前記光電変換領域で発生した電荷を前記電荷排出領域に移動させ、
    　前記周辺回路及び前記光源制御部は、複数の前記有感領域に対する露光動作を複数回行った後に、前記電荷読出領域に蓄積された前記電荷に基づく電圧を出力させる読出動作を行う、請求項１～３の何れか一項に記載の距離画像取得装置。
  5. 　前記転送制御パルスが、前記有感領域を構成する前記画素回路部において前記光電変換領域で発生した電荷を前記電荷読出領域に移動させると共に、前記不感領域を構成する前記画素回路部において前記光電変換領域で発生した電荷を前記電荷排出領域に移動させ、
    　前記周辺回路及び前記光源制御部は、選択された前記有感領域に対する露光動作と、選択された前記有感領域を構成する前記画素回路部に対して前記電荷読出領域に蓄積された前記電荷に基づく電圧を出力させる読出動作と、を選択する前記有感領域を変更しながら繰り返し行う、請求項１～３の何れか一項に記載の距離画像取得装置。
  6. 　前記転送制御パルスが、前記有感領域を構成する前記画素回路部において前記光電変換領域で発生した電荷を前記電荷読出領域に移動させると共に、前記不感領域を構成する前記画素回路部において前記光電変換領域で発生した電荷を前記電荷排出領域に移動させ、
    　前記周辺回路及び前記光源制御部は、前記有感領域に対する露光動作と、前記電荷読出領域に蓄積された前記電荷に基づく電圧を出力させる読出動作と、を並行して行う、請求項１～３の何れか一項に記載の距離画像取得装置。
  7. 　前記露光動作では、前記光源制御部が前記有感領域に対して前記パルス光を１回だけ発生させる、請求項４～６のいずれか一項に記載の距離画像取得装置。
  8. 　前記露光動作では、前記光源制御部が前記有感領域に対して前記パルス光を複数回発生させる、請求項４～６のいずれか一項に記載の距離画像取得装置。
  9. 　前記画素回路部は、
    　入射パルス光を電荷に変換する機能を有する光電変換領域と、
    　前記光電変換領域から前記電荷を受けて、前記電荷に基づく電圧を出力する読出回路と、を有し、
    　前記画素回路部は、複数のｎ型ＭＯＳトランジスタを含んで構成され、
    　前記画素回路部は、ｐ型ＭＯＳトランジスタは含まない、請求項１～８の何れか一項に記載の距離画像取得装置。
  10. 　前記光源制御部は、
    　　画素アレイを複数の領域に分割した分割画素アレイ領域において、
    　　第ｊ行目（ｊは１以上Ｎ／Ｒ以下の整数（Ｒは行方向のアレイ分割数））に含まれる一部の前記画素回路部の前記有感領域を露光するように、前記光源から前記パルス光を出射させる動作を行い、
    　前記光源は、全ての前記分割画素アレイ領域に含まれる前記有感領域を同時に露光するように照射が分割され、
    　前記周辺回路は、
    　　全ての前記分割画素アレイ領域の第ｊ行目に含まれる前記画素回路部の一部に含まれる前記第１～第Ｘの制御電極に対して、前記光電変換領域から前記電荷読出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、
    　　全ての前記分割画素アレイ領域の前記不感領域に含まれる前記画素回路部の前記第Ｘ＋１の制御電極のすべてに対して、前記光電変換領域から前記電荷排出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、を行う、請求項３に記載の距離画像取得装置。
PCT/JP2021/011713 2020-03-23 2021-03-22 距離画像取得装置 WO2021193532A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US17/913,070 US20230194678A1 (en) 2020-03-23 2021-03-22 Range image acquisition device
CN202180023114.6A CN115335722A (zh) 2020-03-23 2021-03-22 距离图像取得装置
EP21776666.6A EP4119891A1 (en) 2020-03-23 2021-03-22 Range image acquisition device
JP2022510481A JPWO2021193532A1 (ja) 2020-03-23 2021-03-22

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020050759 2020-03-23
JP2020-050759 2020-03-23

Publications (1)

Publication Number Publication Date
WO2021193532A1 true WO2021193532A1 (ja) 2021-09-30

Family

ID=77891843

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/011713 WO2021193532A1 (ja) 2020-03-23 2021-03-22 距離画像取得装置

Country Status (5)

Country Link
US (1) US20230194678A1 (ja)
EP (1) EP4119891A1 (ja)
JP (1) JPWO2021193532A1 (ja)
CN (1) CN115335722A (ja)
WO (1) WO2021193532A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024024744A1 (ja) * 2022-07-28 2024-02-01 国立大学法人静岡大学 距離計測装置及び距離計測方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08248133A (ja) * 1995-03-07 1996-09-27 Omron Corp 位置情報検出装置、位置情報検出装置を用いた車両搭載用レーダ、および路上障害物認識方法
JP2002039716A (ja) 2000-07-25 2002-02-06 Olympus Optical Co Ltd 距離画像入力装置
JP2003247809A (ja) * 2002-02-26 2003-09-05 Olympus Optical Co Ltd 距離情報入力装置
JP2014059301A (ja) * 2012-09-18 2014-04-03 Sick Ag 光電センサおよびデプスマップ検出方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08248133A (ja) * 1995-03-07 1996-09-27 Omron Corp 位置情報検出装置、位置情報検出装置を用いた車両搭載用レーダ、および路上障害物認識方法
JP2002039716A (ja) 2000-07-25 2002-02-06 Olympus Optical Co Ltd 距離画像入力装置
JP2003247809A (ja) * 2002-02-26 2003-09-05 Olympus Optical Co Ltd 距離情報入力装置
JP2014059301A (ja) * 2012-09-18 2014-04-03 Sick Ag 光電センサおよびデプスマップ検出方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024024744A1 (ja) * 2022-07-28 2024-02-01 国立大学法人静岡大学 距離計測装置及び距離計測方法

Also Published As

Publication number Publication date
JPWO2021193532A1 (ja) 2021-09-30
EP4119891A1 (en) 2023-01-18
US20230194678A1 (en) 2023-06-22
CN115335722A (zh) 2022-11-11

Similar Documents

Publication Publication Date Title
US10690755B2 (en) Solid-state imaging device having increased distance measurement accuracy and increased distance measurement range
JP5635937B2 (ja) 固体撮像装置
KR101348522B1 (ko) 고체 촬상 장치 및 거리 화상 측정 장치
JP5395323B2 (ja) 固体撮像素子
EP2322953B1 (en) Distance image sensor and method for generating image signal by time-of-flight method
JP3441761B2 (ja) イメージセンサ
US7499091B2 (en) Solid-state imaging device and method for driving same
WO2017022219A1 (ja) 固体撮像装置の駆動方法
US4189749A (en) Solid state image sensing device
JP4968227B2 (ja) イメージセンサ及びその駆動方法
JP5635938B2 (ja) 固体撮像装置
WO2021193532A1 (ja) 距離画像取得装置
US4011402A (en) Scanning circuit to deliver train of pulses shifted by a constant delay one after another
JPS58125951A (ja) 原稿読取装置の信号処理回路
US11089270B2 (en) Solid-state imaging device and imaging device including the same
JPS59190775A (ja) 光電変換素子の制御方式
JP2003110940A (ja) 固体撮像装置
KR20110134873A (ko) 고체 촬상 장치
JP2006005711A (ja) Ｃｍｏｓイメージセンサ
US20200213539A1 (en) Solid-state imaging device and imaging apparatus including same
WO2021172364A1 (ja) 固体撮像装置および撮像装置
WO2023120609A1 (ja) 距離画像測定装置及び距離画像測定方法
JP7464260B2 (ja) 距離画像センサ
JPS6057746B2 (ja) 固体撮像装置
JP2005210626A (ja) 固体撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21776666

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022510481

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2021776666

Country of ref document: EP

Effective date: 20221014

NENP Non-entry into the national phase

Ref country code: DE