WO2021161527A1 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
WO2021161527A1
WO2021161527A1 PCT/JP2020/005879 JP2020005879W WO2021161527A1 WO 2021161527 A1 WO2021161527 A1 WO 2021161527A1 JP 2020005879 W JP2020005879 W JP 2020005879W WO 2021161527 A1 WO2021161527 A1 WO 2021161527A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
emitting layer
sub
pixels
pixel
Prior art date
Application number
PCT/JP2020/005879
Other languages
English (en)
French (fr)
Inventor
康 浅岡
豪 鎌田
青森　繁
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US17/793,775 priority Critical patent/US20230060279A1/en
Priority to PCT/JP2020/005879 priority patent/WO2021161527A1/ja
Publication of WO2021161527A1 publication Critical patent/WO2021161527A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H10K50/125—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers specially adapted for multicolour light emission, e.g. for emitting white light
    • H10K50/13—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers specially adapted for multicolour light emission, e.g. for emitting white light comprising stacked EL layers within one EL unit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/302—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements characterised by the form or geometrical disposition of the individual elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/14—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of the electroluminescent material, or by the simultaneous addition of the electroluminescent material in or onto the light source
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/22—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of auxiliary dielectric or reflective layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/15—Hole transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H10K50/115—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers comprising active inorganic nanostructures, e.g. luminescent quantum dots
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/352—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels the areas of the RGB subpixels being different

Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a configuration in which a light emitting layer (organic light emitting layer) that emits green light is shared by a red sub pixel and a green sub pixel in a display device in which a light emitting element is provided for each sub pixel. ..
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2011-155004
  • Patent Document 1 it is necessary to separately paint the light emitting layer that emits red light, the light emitting layer that emits green light, and the light emitting layer that emits blue light, which causes a problem that the manufacturing process becomes complicated.
  • the display device includes a plurality of first sub-pixels each including a pixel electrode, a plurality of second sub-pixels each including a pixel electrode, and a plurality of third sub-pixels each including a pixel electrode.
  • a display device including pixels, the first light emitting layer overlapping the plurality of pixel electrodes included in the plurality of first sub-pixels in a plan view, and the plurality of pixel electrodes included in the plurality of second sub-pixels.
  • the first light emitting layer includes a second light emitting layer that overlaps in a plan view, a plurality of pixel electrodes included in the plurality of third sub pixels, and a third light emitting layer that overlaps in a plan view, and the first light emitting layer is the plurality of second sub pixels. It is provided so that it overlaps with the whole of each of the plurality of pixel electrodes included in the pixel in a plan view and overlaps with the whole of each of the plurality of pixel electrodes included in the plurality of third sub-pixels in a plan view and is continuous.
  • the third light emitting layer has an opening inside the peripheral end portion of each of the plurality of pixel electrodes included in the plurality of first sub-pixels in a plan view, and overlaps the entire circumference of the peripheral end portion.
  • each of the plurality of pixel electrodes included in the plurality of second sub-pixels has an opening inside the peripheral end portion and overlaps with the entire circumference of the peripheral end portion.
  • the first light emitting layer included in the first sub-pixel is overlapped with the whole of each of the plurality of pixel electrodes included in the plurality of second sub-pixels in a plan view, and the plurality of third sub-pixels are overlapped. Since the plurality of pixel electrodes included in the pixels are provided so as to overlap each other in a plan view and to be continuous, the manufacturing process can be simplified.
  • FIG. 3A is a plan view showing the configuration of the display unit of the first embodiment
  • FIG. 3B is a plan view showing the configuration of each light emitting layer of the first embodiment.
  • FIG. 9 (a) is a plan view showing the configuration of the display unit of the second embodiment
  • FIG. 9 (b) is a plan view showing the configuration of each light emitting layer of the second embodiment. It is sectional drawing which shows the modification of the display device of Embodiment 2.
  • FIG. 1 is a plan view showing the configuration of the display device of the present embodiment.
  • the display device 10 includes a plurality of first sub-pixels SP1 arranged in a column direction, a plurality of second sub-pixels SP2 arranged in a column direction, and a plurality of third sub-pixels SP3 arranged in a column direction.
  • a display unit DA is provided. Regarding the row direction, the first sub-pixel SP1, the second sub-pixel SP2, the third sub-pixel SP3, and the second sub-pixel SP2 are arranged in this order.
  • a terminal portion, various drivers, and the like are provided in the frame area NA surrounding the display area DA.
  • FIG. 2 is a cross-sectional view showing the configuration of the display device of the first embodiment.
  • FIG. 3A is a plan view showing the configuration of the display unit of the first embodiment
  • FIG. 3B is a plan view showing the configuration of each light emitting layer of the first embodiment.
  • the TFT (thin film transistor) layer 11 the pixel electrodes (cathodes) Er / Eg / Eb, the edge cover film 23, the electron transport layer (ETL) 24e, the first light emitting layer 24r, and the second light emitting layer are placed on the substrate 12.
  • the layer 24g, the third light emitting layer 24b, the hole transport layer (HTL) 24h, and the common electrode (anode) Ec are formed in this order.
  • a glass substrate or a flexible substrate containing a resin such as polyimide as a main component can be used as the substrate 12.
  • the uppermost layer of the substrate 12 may be used as a barrier layer that barriers foreign substances such as water and oxygen.
  • the TFT layer 11 is formed with a gate electrode 14, a gate insulating film 16, a semiconductor layer 17, a conductive electrode 19x / 19y, and an interlayer insulating film 21.
  • the gate electrode 14 and the conduction electrode 19x / 19y are composed of, for example, a single-layer film or a multi-layer film of a metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper.
  • the gate insulating film 16 can be composed of, for example, a silicon oxide film, a silicon nitride film, or a laminated film thereof formed by a CVD method.
  • the semiconductor layer 17 is an oxide semiconductor or polysilicon (LTPS), and the transistor Tr is configured to include a gate electrode 14, a gate insulating film 16, and a semiconductor layer 17.
  • the interlayer insulating film 21 is a flattening film, and can be made of, for example, a coatable organic material such as polyimide or acrylic resin.
  • Pixel electrodes Er, Eg, and Eb connected to different transistors Tr are formed on the interlayer insulating film 21.
  • the pixel electrode Er is included in the first sub-pixel SP1, the pixel electrode Eg is included in the second sub-pixel SP2, and the pixel electrode Eb is included in the third sub-pixel SP3.
  • the pixel electrodes Er, Eg, and Eb are island-shaped, and the peripheral end Sr, Sg, and Sb are covered with the edge cover film 23, but the non-peripheral end is exposed (covered with the edge cover film 23). Not).
  • the pixel electrodes Er, Eg, and Eb are light reflecting electrodes, and are composed of, for example, a laminate of ITO (Indium Tin Oxide) and an alloy containing Al (aluminum), Ag (silver), or Ag.
  • the edge cover film 23 is formed by applying an organic material such as polyimide or acrylic resin and then patterning it by photolithography.
  • the electron transport layer 24e is formed so as to cover the non-peripheral end portion of the pixel electrodes Er, Eg, and Eb and the edge cover film 23.
  • a second light emitting layer 24g that overlaps with a plurality of pixel electrodes Eg included in the plurality of second subpixels SP2 in a plan view is formed on the 24r, and a plurality of third subpixels SP3 are formed on the second light emitting layer 24g.
  • a third light emitting layer 24b that overlaps with the plurality of pixel electrodes Eb included in the above in a plan view is formed.
  • the first light emitting layer 24r is a quantum dot layer that emits red light
  • the second light emitting layer 24g is a quantum dot layer that emits green light
  • the third light emitting layer 24b is a quantum dot layer that emits blue light.
  • the hole transport layer 24h is formed so as to cover the first light emitting layer 24r, the second light emitting layer 24g, and the third light emitting layer 24b.
  • the common electrode Ec covering the hole transport layer 24h is made of a metal thin film such as a magnesium-silver alloy and has light transmittance.
  • the first light emitting layer 24r holes and electrons are recombined by the driving current between the pixel electrode Er and the common electrode Ec, and the excitons generated by this recombine from the conduction band level of the quantum dot to the valence band level.
  • Red light is emitted in the process of transition.
  • the second light emitting layer 24g holes and electrons are recombined by the driving current between the pixel electrode Eg and the common electrode Ec, and the excitons generated by this recombine from the conduction band level of the quantum dot to the valence band level. Green light is emitted during the transition process.
  • the third light emitting layer 24b holes and electrons are recombined by the driving current between the pixel electrode Eb and the common electrode Ec, and the excitons generated by this recombine from the conduction band level of the quantum dot to the valence band level. Blue light is emitted in the process of transition.
  • FIG. 4 is a flowchart showing a manufacturing method of the display device of the first embodiment.
  • the TFT layer 11 is formed on the substrate 12.
  • the pixel electrodes (cathodes) Er, Eg, and Eb are formed.
  • the edge cover film 23 is formed.
  • the electron transport layer 24e is formed.
  • the first light emitting layer 24r is applied.
  • 24 g of the second light emitting layer is applied.
  • 24 g of the second light emitting layer is patterned by using, for example, a photolithography method.
  • the third light emitting layer 24b is applied.
  • the third light emitting layer 24b is patterned by using, for example, a photolithography method.
  • the hole transport layer 24h is formed.
  • the common electrode (anode) Ec is formed.
  • the plurality of first sub-pixels SP1, the plurality of second sub-pixels SP2, and the plurality of third sub-pixels SP3 each include a common hole transport layer 24h.
  • the first light emitting layer 24r overlaps the entire plurality of pixel electrodes Eg included in the plurality of second sub-pixels SP2 in a plan view, and each of the plurality of pixel electrodes Eb included in the plurality of third sub-pixels SP3. It is a continuous shape that overlaps with the whole in a plan view.
  • the second light emitting layer 24g has an opening kg1 inside the peripheral end Sr of each of the plurality of pixel electrodes Er included in the plurality of first sub-pixels SP1 and overlaps the entire circumference of the peripheral end Sr.
  • each of the plurality of pixel electrodes Eb included in the plurality of third sub-pixels SP3 has an opening kg3 inside the peripheral end portion Sb and overlaps with the entire circumference of the peripheral end portion Sb.
  • the third light emitting layer 24b has an opening kb1 inside the peripheral end Sr of each of the plurality of pixel electrodes Er included in the plurality of first sub-pixels SP1 in a plan view, and overlaps the entire circumference of the peripheral end Sr.
  • it has an opening kb2 inside the peripheral end Sg of each of the plurality of pixel electrodes Eg included in the plurality of second sub-pixels SP2, and overlaps with the entire circumference of the peripheral end Sg.
  • the opening kb1 and the opening kg1 are aligned, and the hole transport layer 24h is in contact with the first light emitting layer 24r, the second light emitting layer 24g, and the third light emitting layer 24b, respectively. That is, in the second sub-pixel SP2, the second light emitting layer 24 g is arranged between the first light emitting layer 24r and the hole transport layer 24h, and in the third sub pixel SP3, the first light emitting layer 24r and the hole transport layer 24h. A third light emitting layer 24b is arranged between the two.
  • the first light emitting layer 24r emits red light near the boundary with the hole transport layer 24h
  • the second light emitting layer 24g emits green light near the boundary with the hole transport layer 24h
  • the third light emitting layer 24b emits green light.
  • It emits blue light near the boundary with the hole transport layer 24h.
  • the light emitting region Gx of the second sub-pixel SP2 overlaps with the first light emitting layer 24r and the second light emitting layer 24g in a plan view
  • the light emitting region Bx of the third sub pixel SP3 is the first light emitting layer 24r and the third light emitting layer 24b. And overlap in plan view.
  • the first light emitting layer 24r is the entire plurality of pixel electrodes Er included in the plurality of first sub-pixels SP1, and each of the plurality of pixel electrodes Eg included in the plurality of second sub-pixels SP2. Since it has a continuous shape (so-called solid shape) that overlaps the whole and each of the plurality of pixel electrodes Eb included in the plurality of third sub-pixels SP3 in a plan view, patterning of the first light emitting layer 24r is unnecessary. be. This simplifies the manufacturing process of the display device 10.
  • FIG. 5 is a bandgap diagram showing the effect of the first embodiment.
  • the Fermi level FJ of the pixel electrode (cathode) Eg is connected to the lower end of the conduction band of the electron transport layer 24e.
  • the electron injection barrier Jeg between the electron transport layer 24e and the second light emitting layer 24 g when transporting electrons to the level at the lower end of the conduction band of the second light emitting layer 24 g via the level (CBM) electron transport From the electron transport layer 24e when transporting electrons from the level of the lower end of the conduction band of the layer 24e to the level of the lower end of the conduction band of the second light emitting layer 24g via the level of the lower end of the conduction band of the first light emitting layer 24r.
  • the electron injection barrier Jer into the first light emitting layer 24r and the electron injection barrier Jrg from the first light emitting layer 24r into the second light emitting layer 24g become smaller.
  • the third sub-pixel SP3 by superimposing the first light emitting layer 24r on the cathode side of the third light emitting layer 24b, the quasi from the Fermi level of the pixel electrode (cathode) Eb to the lower end of the conduction band of the electron transport layer 24e.
  • the conduction band of the electron transport layer 24e is compared with the electron injection barrier Jeb between the electron transport layer 24e and the third light emitting layer 24b when transporting the level electrons at the lower end of the conduction band of the third light emitting layer 24b through the position.
  • the electron transport layer 24e to the first light emitting layer 24r When electrons are transported from the lower end level to the lower end level of the conduction band of the third light emitting layer 24b via the lower end level of the conduction band of the first light emitting layer 24r, the electron transport layer 24e to the first light emitting layer 24r The electron injection barrier Jer to the electron injection barrier Jer and the electron injection barrier Jrb from the first light emitting layer 24r to the third light emitting layer 24b become smaller. As a result, charge transport from the electron transport layer 24e to the first light emitting layer 24r and charge transport from the first light emitting layer 24r to the third light emitting layer 24b are facilitated, and charge accumulation at each interface is suppressed. That is, the efficiency of electron injection into the third light emitting layer 24b is enhanced.
  • FIG. 6 is a cross-sectional view showing a modified example of the display device of the first embodiment.
  • a TFT (thin film transistor) layer 11 a pixel electrode (anode) Er / Eg / Eb, an edge cover film 23, a hole transport layer (HTL) 24h, and a third light emitting layer 24b are placed on the substrate 12.
  • the second light emitting layer 24 g, the first light emitting layer 24r, the electron transport layer (ETL) 24e, and the common electrode (cathode) Ec are formed in this order.
  • the second light emitting layer 24 g is arranged between the first light emitting layer 24r and the hole transport layer 24h, and in the third sub pixel SP3, between the first light emitting layer 24r and the hole transport layer 24h.
  • a third light emitting layer 24b is arranged in the light emitting layer 24b.
  • an electron transport layer 24e common to the plurality of first sub-pixels SP1, the plurality of second sub-pixels SP2, and the plurality of third sub-pixels SP3 is provided, and the second sub-pixel SP2 has a second light emitting layer.
  • the first light emitting layer 24r is arranged between 24 g and the electron transport layer 24e, and in the third sub-pixel SP3, the first light emitting layer 24r is arranged between the third light emitting layer 24b and the electron transport layer 24e.
  • the first light emitting layer 24r is arranged between the second light emitting layer 24g and the common electrode Ec, and in the third sub pixel SP3, the first light emission is performed between the third light emitting layer 24b and the common electrode Ec.
  • Layers 24r are arranged. Further, in each of the plurality of first sub-pixels SP1, the plurality of second sub-pixels SP2, and the plurality of third sub-pixels SP3, the electron transport layer 24e is arranged between the common electrode Ec and the first light emitting layer 24r. ing.
  • FIG. 7 is a flowchart showing a manufacturing method of the display device of FIG.
  • step S1 the TFT layer 11 is formed on the substrate 12.
  • step S2 the pixel electrodes (anodes) Er, Eg, and Eb are formed.
  • step S3 the edge cover film 23 is formed.
  • step S14 the hole transport layer 24h is formed.
  • step S15 the third light emitting layer 24b is applied.
  • step S16 the third light emitting layer 24b is patterned by using, for example, a photolithography method.
  • step S17 24 g of the second light emitting layer is applied.
  • step S18 24 g of the second light emitting layer is patterned by using, for example, a photolithography method.
  • step S19 the first light emitting layer 24r is applied.
  • step S20 the electron transport layer 24e is formed.
  • step S21 a common electrode (cathode) Ec is formed.
  • FIG. 8 is a cross-sectional view showing the configuration of the display device of the second embodiment.
  • 9 (a) is a plan view showing the configuration of the display unit of the second embodiment
  • FIG. 9 (b) is a plan view showing the configuration of each light emitting layer of the second embodiment.
  • the plurality of first sub-pixels SP1, the plurality of second sub-pixels SP2, and the plurality of third sub-pixels SP3 each include a common hole transport layer 24h.
  • the first light emitting layer 24r overlaps the entire plurality of pixel electrodes Eg included in the plurality of second sub-pixels SP2 in a plan view, and each of the plurality of pixel electrodes Eb included in the plurality of third sub-pixels SP3. It is a continuous shape that overlaps with the whole in a plan view.
  • the second light emitting layer 24g has an opening kg1 inside the peripheral end Sr of each of the plurality of pixel electrodes Er included in the plurality of first sub-pixels SP1 and overlaps the entire circumference of the peripheral end Sr. ..
  • the third light emitting layer 24b has an opening kb1 inside the peripheral end Sr of each of the plurality of pixel electrodes Er included in the plurality of first sub-pixels SP1 in a plan view, and overlaps the entire circumference of the peripheral end Sr.
  • it has an opening kb2 inside the peripheral end Sg of each of the plurality of pixel electrodes Eg included in the plurality of second sub-pixels SP2, and overlaps with the entire circumference of the peripheral end Sg.
  • the opening kb1 and the opening kg1 are aligned, and the hole transport layer 24h is in contact with the first light emitting layer 24r, the second light emitting layer 24g, and the third light emitting layer 24b, respectively. That is, in the second sub-pixel SP2, the second light emitting layer 24 g is arranged between the first light emitting layer 24r and the hole transport layer 24h, and in the third sub pixel SP3, the first light emitting layer 24r and the hole transport layer 24h. A second light emitting layer 24g in contact with the first light emitting layer 24r and a third light emitting layer 24b in contact with the hole transport layer 24h are arranged between the two.
  • the first light emitting layer 24r emits red light near the boundary with the hole transport layer 24h
  • the second light emitting layer 24g emits green light near the boundary with the hole transport layer 24h
  • the third light emitting layer 24b emits green light.
  • It emits blue light near the boundary with the hole transport layer 24h.
  • the light emitting region Gx of the second sub-pixel SP2 overlaps with the first light emitting layer 24r and the second light emitting layer 24g in a plan view
  • the light emitting region Bx of the third sub pixel SP3 is the first light emitting layer 24r and the second light emitting layer 24g. And overlaps with the third light emitting layer 24b in a plan view.
  • the first light emitting layer 24r is the entire plurality of pixel electrodes Er included in the plurality of first sub-pixels SP1, and each of the plurality of pixel electrodes Eg included in the plurality of second sub-pixels SP2. Since it has a continuous shape (so-called solid shape) that overlaps the whole and each of the plurality of pixel electrodes Eb included in the plurality of third sub-pixels SP3 in a plan view, patterning of the first light emitting layer 24r is unnecessary. be. This simplifies the manufacturing process of the display device 10.
  • the third light emission occurs in the third subpixel SP3.
  • the Fermi level of the pixel electrode (cathode) Eb is transferred to the level (CBM) of the lower end of the conduction band of the third light emitting layer 24b.
  • the electron injection barrier between each layer can be reduced. As a result, the efficiency of electron injection into the third light emitting layer 24b can be increased.
  • FIG. 10 is a cross-sectional view showing a modified example of the display device of the second embodiment.
  • a TFT (thin film transistor) layer 11 a pixel electrode (anode) Er / Eg / Eb, an edge cover film 23, a hole transport layer (HTL) 24h, and a third light emitting layer 24b are placed on the substrate 12.
  • the second light emitting layer 24 g, the first light emitting layer 24r, the electron transport layer (ETL) 24e, and the common electrode (cathode) Ec are formed in this order.
  • the second light emitting layer 24 g is arranged between the first light emitting layer 24r and the hole transport layer 24h, and in the third sub pixel SP3, between the first light emitting layer 24r and the hole transport layer 24h.
  • a second light emitting layer 24g in contact with the first light emitting layer 24r and a third light emitting layer 24b in contact with the hole transport layer 24h are arranged therein.
  • an electron transport layer 24e common to the plurality of first sub-pixels SP1, the plurality of second sub-pixels SP2, and the plurality of third sub-pixels SP3 is provided, and the second sub-pixel SP2 has a second light emitting layer.
  • the first light emitting layer 24r is arranged between 24 g and the electron transport layer 24e, and in the third sub-pixel SP3, the first light emitting layer 24r is arranged between the third light emitting layer 24b and the electron transport layer 24e.
  • the first light emitting layer 24r is arranged between the second light emitting layer 24g and the common electrode Ec, and in the third sub pixel SP3, the first light emission is performed between the third light emitting layer 24b and the common electrode Ec.
  • Layers 24r are arranged. Further, in each of the plurality of first sub-pixels SP1, the plurality of second sub-pixels SP2, and the plurality of third sub-pixels SP3, the electron transport layer 24e is arranged between the common electrode Ec and the first light emitting layer 24r. ing.
  • Display device 11 TFT layer 12 Substrate 16 Gate insulating film 21 Interlayer insulating film 23 Edge cover film 24r 1st light emitting layer 24g 2nd light emitting layer 24b 3rd light emitting layer SP1 1st sub pixel SP2 2nd sub pixel SP3 3rd sub pixel Tr transistor Ec common electrode Er / Eg / Eb Pixel electrode Sr / Sg / Sb Peripheral end (of pixel electrode) kg1 / kg2 opening kb1 / kb2 opening

Landscapes

  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Nanotechnology (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

第１発光層２４ｒは、複数の第２サブ画素に含まれる複数の画素電極それぞれの全体と平面視において重なり、かつ、複数の第３サブ画素に含まれる複数の画素電極それぞれの全体と平面視において重なる、ひと続きの形状であり、第３発光層２４ｂは、平面視において、複数の第１サブ画素に含まれる複数の画素電極Ｅｒそれぞれの周端部Ｓｒの内側に開口ｋｂ１を有するとともに周端部Ｓｒの全周と重なり、かつ、複数の第２サブ画素に含まれる複数の画素電極Ｅｇそれぞれの周端部Ｓｇの内側に開口ｋｂ２を有するとともに周端部Ｓｇの全周と重なる。

Description

表示装置
　本発明は、表示装置に関する。
　特許文献１には、各サブ画素に発光素子が設けられた表示装置において、緑色発光する発光層（有機発光層）を、赤のサブ画素および緑のサブ画素で共有する構成が開示されている。
日本国公開特許公報「特開２０１１－１５５００４」
　特許文献１の構成では、赤色発光する発光層、緑色発光する発光層および青色発光する発光層を塗り分ける必要があり、製造工程が複雑になるという問題がある。
　本発明の一態様にかかる表示装置は、それぞれが画素電極を含む複数の第１サブ画素と、それぞれが画素電極を含む複数の第２サブ画素と、それぞれが画素電極を含む複数の第３サブ画素とを備える表示装置であって、前記複数の第１サブ画素に含まれる複数の画素電極と平面視において重なる第１発光層と、前記複数の第２サブ画素に含まれる複数の画素電極と平面視において重なる第２発光層と、前記複数の第３サブ画素に含まれる複数の画素電極と平面視において重なる第３発光層とを含み、前記第１発光層は、前記複数の第２サブ画素に含まれる複数の画素電極それぞれの全体と平面視において重なるとともに、前記複数の第３サブ画素に含まれる複数の画素電極それぞれの全体と平面視において重なり、かつ、ひと続きとなるように設けられており、前記第３発光層は、平面視において、前記複数の第１サブ画素に含まれる複数の画素電極それぞれの周端部の内側に開口を有するとともに当該周端部の全周と重なり、かつ、前記複数の第２サブ画素に含まれる複数の画素電極それぞれの周端部の内側に開口を有するとともに当該周端部の全周と重なる。
　本発明の一態様では、第１サブ画素に含まれる第１発光層を、前記複数の第２サブ画素に含まれる複数の画素電極それぞれの全体と平面視において重なるとともに、前記複数の第３サブ画素に含まれる複数の画素電極それぞれの全体と平面視において重なり、かつ、ひと続きとなるように設けるため、製造工程の簡易化が可能となる。
本実施形態の表示装置の構成を示す平面図である。 実施形態１の表示装置の構成を示す断面図である。 図３（ａ）は、実施形態１の表示部の構成を示す平面図であり、図３（ｂ）は、実施形態１の各発光層の構成を示す平面図である。 実施形態１の表示装置の製造方法を示すフローチャートである。 実施形態１の効果を示すバンドギャップ図である。 実施形態１の表示装置の変形例を示す断面図である。 図６の表示装置の製造方法を示すフローチャートである。 実施形態２の表示装置の構成を示す断面図である。 図９（ａ）は、実施形態２の表示部の構成を示す平面図であり、図９（ｂ）は、実施形態２の各発光層の構成を示す平面図である。 実施形態２の表示装置の変形例を示す断面図である。
　図１は、本実施形態の表示装置の構成を示す平面図である。図１に示すように、表示装置１０は、列方向に並ぶ複数の第１サブ画素ＳＰ１、列方向に並ぶ複数の第２サブ画素ＳＰ２、および列方向に並ぶ複数の第３サブ画素ＳＰ３を含む表示部ＤＡを備える。行方向については、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、第３サブ画素ＳＰ３、第２サブ画素ＳＰ２がこの順に並ぶ。表示領域ＤＡを取り囲む額縁領域ＮＡには、端子部および各種ドライバ等が設けられる。
　〔実施形態１〕
　図２は、実施形態１の表示装置の構成を示す断面図である。図３（ａ）は、実施形態１の表示部の構成を示す平面図であり、図３（ｂ）は、実施形態１の各発光層の構成を示す平面図である。表示装置１０では、基板１２上に、ＴＦＴ（薄膜トランジスタ）層１１、画素電極（カソード）Ｅｒ・Ｅｇ・Ｅｂ、エッジカバー膜２３、電子輸送層（ＥＴＬ）２４ｅ、第１発光層２４ｒ、第２発光層２４ｇ、第３発光層２４ｂ、正孔輸送層（ＨＴＬ）２４ｈ、および共通電極（アノード）Ｅｃがこの順に形成される。
　基板１２には、ガラス基板、あるいは、ポリイミド等の樹脂を主成分とする可撓性基材を用いることができる。基板１２の最上層を、水、酸素等の異物をバリアするバリア層としてもよい。
　図２に示すように、ＴＦＴ層１１には、ゲート電極１４、ゲート絶縁膜１６、半導体層１７、導通電極１９ｘ・１９ｙ、および層間絶縁膜２１が形成される。ゲート電極１４および導通電極１９ｘ・１９ｙは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。ゲート絶縁膜１６は、例えば、ＣＶＤ法によって形成された、酸化シリコン膜あるいは窒化シリコン膜またはこれらの積層膜によって構成することができる。
　半導体層１７は、酸化物半導体、あるいはポリシリコン（ＬＴＰＳ）であり、ゲート電極１４、ゲート絶縁膜１６、および半導体層１７を含むようにトランジスタＴｒが構成される。層間絶縁膜２１は平坦化膜であり、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　層間絶縁膜２１上には、異なるトランジスタＴｒに接続する画素電極Ｅｒ・Ｅｇ・Ｅｂが形成される。画素電極Ｅｒは第１サブ画素ＳＰ１に含まれ、画素電極Ｅｇは第２サブ画素ＳＰ２に含まれ、画素電極Ｅｂは第３サブ画素ＳＰ３に含まれる。画素電極Ｅｒ・Ｅｇ・Ｅｂは島状であり、周端部Ｓｒ・Ｓｇ・Ｓｂはエッジカバー膜２３で覆われているが、非周端部は露出している（エッジカバー膜２３で覆われていない）。画素電極Ｅｒ・Ｅｇ・Ｅｂは光反射電極であり、例えば、ＩＴＯ（Indiuｍ Tin Oxide）とＡｌ（アルミニウム）あるいはＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される。
　エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。電子輸送層２４ｅは、画素電極Ｅｒ・Ｅｇ・Ｅｂの非周端部およびエッジカバー膜２３を覆うように形成される。
　図２・３に示すように、電子輸送層２４ｅ上には、複数の第１サブ画素ＳＰ１に含まれる複数の画素電極Ｅｒと平面視において重なる第１発光層２４ｒが形成され、第１発光層２４ｒ上には、複数の第２サブ画素ＳＰ２に含まれる複数の画素電極Ｅｇと平面視において重なる第２発光層２４ｇが形成され、第２発光層２４ｇ上には、複数の第３サブ画素ＳＰ３に含まれる複数の画素電極Ｅｂと平面視において重なる第３発光層２４ｂが形成される。第１発光層２４ｒは赤色発光する量子ドット層であり、第２発光層２４ｇは緑色発光する量子ドット層であり、第３発光層２４ｂは青色発光する量子ドット層である。
　正孔輸送層２４ｈは、第１発光層２４ｒ、第２発光層２４ｇ、および第３発光層２４ｂを覆うように形成される。正孔輸送層２４ｈを覆う共通電極Ｅｃは、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。
　第１発光層２４ｒ内では、画素電極Ｅｒおよび共通電極Ｅｃ間の駆動電流によって正孔と電子が再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位から価電子帯準位に遷移する過程で赤色光が放出される。第２発光層２４ｇ内では、画素電極Ｅｇおよび共通電極Ｅｃ間の駆動電流によって正孔と電子が再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位から価電子帯準位に遷移する過程で緑色光が放出される。第３発光層２４ｂ内では、画素電極Ｅｂおよび共通電極Ｅｃ間の駆動電流によって正孔と電子が再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位から価電子帯準位に遷移する過程で青色光が放出される。
　図４は、実施形態１の表示装置の製造方法を示すフローチャートである。ステップＳ１では、基板１２上にＴＦＴ層１１を形成する。ステップＳ２では、画素電極（カソード）Ｅｒ・Ｅｇ・Ｅｂを形成する。ステップＳ３では、エッジカバー膜２３を形成する。ステップＳ４では、電子輸送層２４ｅを形成する。ステップＳ５では、第１発光層２４ｒを塗布する。ステップＳ６では、第２発光層２４ｇを塗布する。ステップＳ７では、例えばフォトリソグラフィ法を用いて第２発光層２４ｇをパターニングする。ステップＳ８では、第３発光層２４ｂを塗布する。ステップＳ９では、例えばフォトリソグラフィ法を用いて第３発光層２４ｂをパターニングする。ステップＳ１０では、正孔輸送層２４ｈを形成する。ステップＳ１１では、共通電極（アノード）Ｅｃを形成する。
　実施形態１では、図２・３に示すように、複数の第１サブ画素ＳＰ１、複数の第２サブ画素ＳＰ２、および複数の第３サブ画素ＳＰ３それぞれが共通の正孔輸送層２４ｈを含む。
　第１発光層２４ｒは、複数の第２サブ画素ＳＰ２に含まれる複数の画素電極Ｅｇそれぞれの全体と平面視において重なり、かつ、複数の第３サブ画素ＳＰ３に含まれる複数の画素電極Ｅｂそれぞれの全体と平面視において重なる、ひと続きの形状である。
　第２発光層２４ｇは、平面視において、複数の第１サブ画素ＳＰ１に含まれる複数の画素電極Ｅｒそれぞれの周端部Ｓｒの内側に開口ｋｇ１を有するとともに当該周端部Ｓｒの全周と重なり、かつ、複数の第３サブ画素ＳＰ３に含まれる複数の画素電極Ｅｂそれぞれの周端部Ｓｂの内側に開口ｋｇ３を有するとともに当該周端部Ｓｂの全周と重なる。
　第３発光層２４ｂは、平面視において、複数の第１サブ画素ＳＰ１に含まれる複数の画素電極Ｅｒそれぞれの周端部Ｓｒの内側に開口ｋｂ１を有するとともに当該周端部Ｓｒの全周と重なり、かつ、複数の第２サブ画素ＳＰ２に含まれる複数の画素電極Ｅｇそれぞれの周端部Ｓｇの内側に開口ｋｂ２を有するとともに当該周端部Ｓｇの全周と重なる。
　図２・３においては、開口ｋｂ１および開口ｋｇ１が整合し、正孔輸送層２４ｈは、第１発光層２４ｒ、第２発光層２４ｇおよび第３発光層２４ｂそれぞれと接する。すなわち、第２サブ画素ＳＰ２では、第１発光層２４ｒおよび正孔輸送層２４ｈの間に第２発光層２４ｇが配され、第３サブ画素ＳＰ３では、第１発光層２４ｒおよび正孔輸送層２４ｈの間に第３発光層２４ｂが配されている。
　そして、第１発光層２４ｒが、正孔輸送層２４ｈとの境界近傍で赤色発光し、第２発光層２４ｇが、正孔輸送層２４ｈとの境界近傍で緑色発光し、第３発光層２４ｂが、正孔輸送層２４ｈとの境界近傍で青色発光する。第２サブ画素ＳＰ２の発光領域Ｇｘは、第１発光層２４ｒおよび第２発光層２４ｇと平面視において重なり、第３サブ画素ＳＰ３の発光領域Ｂｘは、第１発光層２４ｒおよび第３発光層２４ｂと平面視において重なる。
　実施形態１によれば、第１発光層２４ｒが、複数の第１サブ画素ＳＰ１に含まれる複数の画素電極Ｅｒそれぞれの全体、複数の第２サブ画素ＳＰ２に含まれる複数の画素電極Ｅｇそれぞれの全体、および複数の第３サブ画素ＳＰ３に含まれる複数の画素電極Ｅｂそれぞれの全体と平面視において重なる、ひと続きの形状（いわゆるベタ形状）であるため、第１発光層２４ｒのパターニングが不要である。これにより、表示装置１０の製造工程が簡易化される。
　図５は、実施形態１の効果を示すバンドギャップ図である。実施形態１では、第１発光層２４ｒの電子親和力Ｒｆ＞第２発光層２４ｇの電子親和力Ｇｆ＞第３発光層２４ｂの電子親和力Ｂｆである。
　このため、第２サブ画素ＳＰ２において、第２発光層２４ｇのカソード側に第１発光層２４ｒを重ねることで、画素電極（カソード）Ｅｇのフェルミ準位ＦＪから電子輸送層２４ｅの伝導帯下端の準位（ＣＢＭ）を介して第２発光層２４ｇの伝導帯下端の準位に電子を輸送する際の、電子輸送層２４ｅおよび第２発光層２４ｇ間の電子注入障壁Ｊｅｇに比べて、電子輸送層２４ｅの伝導帯下端の準位から第１発光層２４ｒの伝導帯下端の準位を介して第２発光層２４ｇの伝導帯下端の準位に電子を輸送する際の、電子輸送層２４ｅから第１発光層２４ｒへの電子注入障壁Ｊｅｒと、第１発光層２４ｒから第２発光層２４ｇへの電子注入障壁Ｊｒｇとが小さくなる。これにより、電子輸送層２４ｅから第１発光層２４ｒへの電荷輸送および第１発光層２４ｒから第２発光層２４ｇへの電荷輸送がされ易くなり、各界面での電荷蓄積が抑制される。すなわち、第２発光層２４ｇへの電子注入効率が高められる。
　同様に、第３サブ画素ＳＰ３において、第３発光層２４ｂのカソード側に第１発光層２４ｒを重ねることで、画素電極（カソード）Ｅｂのフェルミ準位から電子輸送層２４ｅの伝導帯下端の準位を介して第３発光層２４ｂの伝導帯下端の準位電子を輸送する際の、電子輸送層２４ｅおよび第３発光層２４ｂ間の電子注入障壁Ｊｅｂに比べて、電子輸送層２４ｅの伝導帯下端の準位から第１発光層２４ｒの伝導帯下端の準位を介して第３発光層２４ｂの伝導帯下端の準位に電子を輸送する際の、電子輸送層２４ｅから第１発光層２４ｒへの電子注入障壁Ｊｅｒと、第１発光層２４ｒから第３発光層２４ｂへの電子注入障壁Ｊｒｂとが小さくなる。これにより、電子輸送層２４ｅから第１発光層２４ｒへの電荷輸送および第１発光層２４ｒから第３発光層２４ｂへの電荷輸送がされ易くなり、各界面での電荷蓄積が抑制される。すなわち、第３発光層２４ｂへの電子注入効率が高められる。
　図６は、実施形態１の表示装置の変形例を示す断面図である。図６の表示装置１０では、基板１２上に、ＴＦＴ（薄膜トランジスタ）層１１、画素電極（アノード）Ｅｒ・Ｅｇ・Ｅｂ、エッジカバー膜２３、正孔輸送層（ＨＴＬ）２４ｈ、第３発光層２４ｂ、第２発光層２４ｇ、第１発光層２４ｒ、電子輸送層（ＥＴＬ）２４ｅ、および共通電極（カソード）Ｅｃがこの順に形成される。
　第２サブ画素ＳＰ２では、第１発光層２４ｒおよび正孔輸送層２４ｈの間に第２発光層２４ｇが配され、第３サブ画素ＳＰ３では、第１発光層２４ｒおよび正孔輸送層２４ｈの間に第３発光層２４ｂが配されている。
　図６では、複数の第１サブ画素ＳＰ１、複数の第２サブ画素ＳＰ２、および複数の第３サブ画素ＳＰ３に共通の電子輸送層２４ｅが設けられ、第２サブ画素ＳＰ２では、第２発光層２４ｇおよび電子輸送層２４ｅの間に第１発光層２４ｒが配され、第３サブ画素ＳＰ３では、第３発光層２４ｂおよび電子輸送層２４ｅの間に第１発光層２４ｒが配されている。第２サブ画素ＳＰ２では、第２発光層２４ｇおよび共通電極Ｅｃの間に第１発光層２４ｒが配され、第３サブ画素ＳＰ３では、第３発光層２４ｂおよび共通電極Ｅｃの間に第１発光層２４ｒが配されている。また、複数の第１サブ画素ＳＰ１、複数の第２サブ画素ＳＰ２、および複数の第３サブ画素ＳＰ３それぞれにおいては、電子輸送層２４ｅが、共通電極Ｅｃおよび第１発光層２４ｒの間に配されている。
　図７は、図６の表示装置の製造方法を示すフローチャートである。ステップＳ１では、基板１２上にＴＦＴ層１１を形成する。ステップＳ２では、画素電極（アノード）Ｅｒ・Ｅｇ・Ｅｂを形成する。ステップＳ３では、エッジカバー膜２３を形成する。ステップＳ１４では、正孔輸送層２４ｈを形成する。ステップＳ１５では、第３発光層２４ｂを塗布する。ステップＳ１６では、例えばフォトリソグラフィ法を用いて第３発光層２４ｂをパターニングする。ステップＳ１７では、第２発光層２４ｇを塗布する。ステップＳ１８では、例えばフォトリソグラフィ法を用いて第２発光層２４ｇをパターニングする。ステップＳ１９では、第１発光層２４ｒを塗布する。ステップＳ２０では、電子輸送層２４ｅを形成する。ステップＳ２１では、共通電極（カソード）Ｅｃを形成する。
　図８は、実施形態２の表示装置の構成を示す断面図である。図９（ａ）は、実施形態２の表示部の構成を示す平面図であり、図９（ｂ）は、実施形態２の各発光層の構成を示す平面図である。
　実施形態２では、図８・９に示すように、複数の第１サブ画素ＳＰ１、複数の第２サブ画素ＳＰ２、および複数の第３サブ画素ＳＰ３それぞれが共通の正孔輸送層２４ｈを含む。
　第１発光層２４ｒは、複数の第２サブ画素ＳＰ２に含まれる複数の画素電極Ｅｇそれぞれの全体と平面視において重なり、かつ、複数の第３サブ画素ＳＰ３に含まれる複数の画素電極Ｅｂそれぞれの全体と平面視において重なる、ひと続きの形状である。
　第２発光層２４ｇは、平面視において、複数の第１サブ画素ＳＰ１に含まれる複数の画素電極Ｅｒそれぞれの周端部Ｓｒの内側に開口ｋｇ１を有するとともに当該周端部Ｓｒの全周と重なる。
　第３発光層２４ｂは、平面視において、複数の第１サブ画素ＳＰ１に含まれる複数の画素電極Ｅｒそれぞれの周端部Ｓｒの内側に開口ｋｂ１を有するとともに当該周端部Ｓｒの全周と重なり、かつ、複数の第２サブ画素ＳＰ２に含まれる複数の画素電極Ｅｇそれぞれの周端部Ｓｇの内側に開口ｋｂ２を有するとともに当該周端部Ｓｇの全周と重なる。
　図８・９においては、開口ｋｂ１および開口ｋｇ１が整合し、正孔輸送層２４ｈは、第１発光層２４ｒ、第２発光層２４ｇおよび第３発光層２４ｂそれぞれと接する。すなわち、第２サブ画素ＳＰ２では、第１発光層２４ｒおよび正孔輸送層２４ｈの間に第２発光層２４ｇが配され、第３サブ画素ＳＰ３では、第１発光層２４ｒおよび正孔輸送層２４ｈの間に、第１発光層２４ｒに接する第２発光層２４ｇと、正孔輸送層２４ｈに接する第３発光層２４ｂとが配されている。
　そして、第１発光層２４ｒが、正孔輸送層２４ｈとの境界近傍で赤色発光し、第２発光層２４ｇが、正孔輸送層２４ｈとの境界近傍で緑色発光し、第３発光層２４ｂが、正孔輸送層２４ｈとの境界近傍で青色発光する。第２サブ画素ＳＰ２の発光領域Ｇｘは、第１発光層２４ｒおよび第２発光層２４ｇと平面視において重なり、第３サブ画素ＳＰ３の発光領域Ｂｘは、第１発光層２４ｒ、第２発光層２４ｇおよび第３発光層２４ｂと平面視において重なる。
　実施形態２によれば、第１発光層２４ｒが、複数の第１サブ画素ＳＰ１に含まれる複数の画素電極Ｅｒそれぞれの全体、複数の第２サブ画素ＳＰ２に含まれる複数の画素電極Ｅｇそれぞれの全体、および複数の第３サブ画素ＳＰ３に含まれる複数の画素電極Ｅｂそれぞれの全体と平面視において重なる、ひと続きの形状（いわゆるベタ形状）であるため、第１発光層２４ｒのパターニングが不要である。これにより、表示装置１０の製造工程が簡易化される。
　また、実施形態２では、第１発光層２４ｒの電子親和力Ｒｆ＞第２発光層２４ｇの電子親和力Ｇｆ＞第３発光層２４ｂの電子親和力Ｂｆであるため、第３サブ画素ＳＰ３において、第３発光層２４ｂのカソード側に第２発光層２４ｇおよび第１発光層２４ｒを重ねることで、画素電極（カソード）Ｅｂのフェルミ準位から第３発光層２４ｂの伝導帯下端の準位（ＣＢＭ）への各層の間での電子注入障壁を小さくすることができる。これにより、第３発光層２４ｂへの電子注入効率を高めることができる。
　図１０は、実施形態２の表示装置の変形例を示す断面図である。図１０の表示装置１０では、基板１２上に、ＴＦＴ（薄膜トランジスタ）層１１、画素電極（アノード）Ｅｒ・Ｅｇ・Ｅｂ、エッジカバー膜２３、正孔輸送層（ＨＴＬ）２４ｈ、第３発光層２４ｂ、第２発光層２４ｇ、第１発光層２４ｒ、電子輸送層（ＥＴＬ）２４ｅ、および共通電極（カソード）Ｅｃがこの順に形成される。
　第２サブ画素ＳＰ２では、第１発光層２４ｒおよび正孔輸送層２４ｈの間に第２発光層２４ｇが配され、第３サブ画素ＳＰ３では、第１発光層２４ｒおよび正孔輸送層２４ｈの間に、第１発光層２４ｒに接する第２発光層２４ｇと、正孔輸送層２４ｈに接する第３発光層２４ｂとが配されている。
　図１０では、複数の第１サブ画素ＳＰ１、複数の第２サブ画素ＳＰ２、および複数の第３サブ画素ＳＰ３に共通の電子輸送層２４ｅが設けられ、第２サブ画素ＳＰ２では、第２発光層２４ｇおよび電子輸送層２４ｅの間に第１発光層２４ｒが配され、第３サブ画素ＳＰ３では、第３発光層２４ｂおよび電子輸送層２４ｅの間に第１発光層２４ｒが配されている。第２サブ画素ＳＰ２では、第２発光層２４ｇおよび共通電極Ｅｃの間に第１発光層２４ｒが配され、第３サブ画素ＳＰ３では、第３発光層２４ｂおよび共通電極Ｅｃの間に第１発光層２４ｒが配されている。また、複数の第１サブ画素ＳＰ１、複数の第２サブ画素ＳＰ２、および複数の第３サブ画素ＳＰ３それぞれにおいては、電子輸送層２４ｅが、共通電極Ｅｃおよび第１発光層２４ｒの間に配されている。
　上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　１０　表示装置
　１１　ＴＦＴ層
　１２　基板
　１６　ゲート絶縁膜
　２１　層間絶縁膜
　２３　エッジカバー膜
　２４ｒ　第１発光層
　２４ｇ　第２発光層
　２４ｂ　第３発光層
　ＳＰ１　第１サブ画素
　ＳＰ２　第２サブ画素
　ＳＰ３　第３サブ画素
　Ｔｒ　トランジスタ
　Ｅｃ　共通電極
　Ｅｒ・Ｅｇ・Ｅｂ　画素電極
　Ｓｒ・Ｓｇ・Ｓｂ　（画素電極の）周端部
　ｋｇ１・ｋｇ２　開口
　ｋｂ１・ｋｂ２　開口

Claims (12)

  1. 　それぞれが画素電極を含む複数の第１サブ画素と、それぞれが画素電極を含む複数の第２サブ画素と、それぞれが画素電極を含む複数の第３サブ画素とを備える表示装置であって、
    　前記複数の第１サブ画素に含まれる複数の画素電極と平面視において重なる第１発光層と、前記複数の第２サブ画素に含まれる複数の画素電極と平面視において重なる第２発光層と、前記複数の第３サブ画素に含まれる複数の画素電極と平面視において重なる第３発光層とを含み、
    　前記第１発光層は、前記複数の第２サブ画素に含まれる複数の画素電極それぞれの全体と平面視において重なるとともに、前記複数の第３サブ画素に含まれる複数の画素電極それぞれの全体と平面視において重なり、かつ、ひと続きとなるように設けられており、
    　前記第３発光層は、平面視において、前記複数の第１サブ画素に含まれる複数の画素電極それぞれの周端部の内側に開口を有するとともに当該周端部の全周と重なり、かつ、前記複数の第２サブ画素に含まれる複数の画素電極それぞれの周端部の内側に開口を有するとともに当該周端部の全周と重なる表示装置。
  2. 　前記第２発光層は、平面視において、前記複数の第１サブ画素に含まれる複数の画素電極それぞれの周端部の内側に開口を有するとともに当該周端部の全周と重なり、かつ前記複数の第３サブ画素に含まれる複数の画素電極それぞれの周端部の内側に開口を有するとともに当該周端部の全周と重なる請求項１に記載の表示装置。
  3. 　前記第２発光層は、平面視において、前記複数の第１サブ画素に含まれる複数の画素電極それぞれの周端部の内側に開口を有するとともに当該周端部の全周と重なる請求項１に記載の表示装置。
  4. 　各第３サブ画素の発光領域は、前記第１発光層および第３発光層と平面視において重なり、
    　各第２サブ画素の発光領域は、前記第１発光層および第２発光層と平面視において重なる請求項２に記載の表示装置。
  5. 　各第３サブ画素の発光領域は、前記第１発光層および第２発光層および第３発光層と平面視において重なり、
    　各第２サブ画素の発光領域は、前記第１発光層および第２発光層と平面視において重なる請求項３に記載の表示装置。
  6. 　前記第１発光層の電子親和力＞前記第２発光層の電子親和力＞前記第３発光層の電子親和力である請求項１～５のいずれか１項に記載の表示装置。
  7. 　前記複数の第１サブ画素、前記複数の第２サブ画素、および前記複数の第３サブ画素それぞれが正孔輸送層を含み、
    　各第２サブ画素では、前記第１発光層および正孔輸送層の間に第２発光層が配され、
    　各第３サブ画素では、前記第１発光層および正孔輸送層の間に第３発光層が配されている請求項１～６のいずれか１項に記載の表示装置。
  8. 　前記複数の第１サブ画素、前記複数の第２サブ画素、および前記複数の第３サブ画素に共通の共通電極が設けられ、
    　各第２サブ画素では、前記第２発光層および前記共通電極の間に第１発光層が配され、
    　各第３サブ画素では、前記第３発光層および前記共通電極の間に第１発光層が配されている請求項７に記載の表示装置。
  9. 　前記複数の第１サブ画素、前記複数の第２サブ画素、および前記複数の第３サブ画素それぞれが電子輸送層を含み、
    　前記複数の第１サブ画素、前記複数の第２サブ画素、および前記複数の第３サブ画素それぞれでは、前記電子輸送層が、前記共通電極および前記第１発光層の間に配されている請求項８に記載の表示装置。
  10. 　前記第１発光層が赤色発光する量子ドットを含み、前記第２発光層が緑色発光する量子ドットを含み、前記第３発光層が青色発光する量子ドットを含む請求項１～９のいずれか１項に記載の表示装置。
  11. 　前記第２発光層および前記第３発光層それぞれがひと続きの形状である請求項１～１０のいずれか１項に記載の表示装置。
  12. 　各画素電極は島状であり、その周端部がエッジカバー膜で覆われ、その非周端部が前記エッジカバー膜で覆われていない請求項１～１１のいずれか１項に記載の表示装置。
PCT/JP2020/005879 2020-02-14 2020-02-14 表示装置 WO2021161527A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/793,775 US20230060279A1 (en) 2020-02-14 2020-02-14 Display Device
PCT/JP2020/005879 WO2021161527A1 (ja) 2020-02-14 2020-02-14 表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/005879 WO2021161527A1 (ja) 2020-02-14 2020-02-14 表示装置

Publications (1)

Publication Number Publication Date
WO2021161527A1 true WO2021161527A1 (ja) 2021-08-19

Family

ID=77292161

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/005879 WO2021161527A1 (ja) 2020-02-14 2020-02-14 表示装置

Country Status (2)

Country Link
US (1) US20230060279A1 (ja)
WO (1) WO2021161527A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023203685A1 (ja) * 2022-04-20 2023-10-26 シャープディスプレイテクノロジー株式会社 表示装置の製造方法及び表示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005216713A (ja) * 2004-01-30 2005-08-11 Denso Corp 多色発光ｅｌディスプレイ
WO2016158074A1 (ja) * 2015-04-01 2016-10-06 ソニー株式会社 表示装置、表示装置の製造方法、及び、電子機器
WO2018070348A1 (ja) * 2016-10-13 2018-04-19 シャープ株式会社 表示装置およびその製造方法
WO2019064333A1 (ja) * 2017-09-26 2019-04-04 シャープ株式会社 有機ｅｌ表示装置およびその製造方法並びにその発光方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005216713A (ja) * 2004-01-30 2005-08-11 Denso Corp 多色発光ｅｌディスプレイ
WO2016158074A1 (ja) * 2015-04-01 2016-10-06 ソニー株式会社 表示装置、表示装置の製造方法、及び、電子機器
WO2018070348A1 (ja) * 2016-10-13 2018-04-19 シャープ株式会社 表示装置およびその製造方法
WO2019064333A1 (ja) * 2017-09-26 2019-04-04 シャープ株式会社 有機ｅｌ表示装置およびその製造方法並びにその発光方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023203685A1 (ja) * 2022-04-20 2023-10-26 シャープディスプレイテクノロジー株式会社 表示装置の製造方法及び表示装置

Also Published As

Publication number Publication date
US20230060279A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US7947519B2 (en) Top emission organic light emitting diode display using auxiliary electrode to prevent voltage drop of upper electrode and method of fabricating the same
CN111567142B (zh) 显示装置及其制造方法
US11957015B2 (en) Display device
CN113508641B (zh) 显示装置
US11882717B2 (en) Display device having an auxiliary wiring
CN113615318B (zh) 显示装置
WO2020012611A1 (ja) 表示デバイス
US11380872B2 (en) Display device and method for manufacturing display device
WO2019163030A1 (ja) 表示装置及びその製造方法
WO2020065963A1 (ja) 表示装置及び表示装置の製造方法
WO2021161527A1 (ja) 表示装置
WO2020217478A1 (ja) 表示装置
WO2019053784A1 (ja) 表示装置
CN113287368B (zh) 显示装置
WO2020065795A1 (ja) 表示デバイス
KR102355605B1 (ko) 유기발광다이오드 표시장치 및 그 제조방법
WO2020021722A1 (ja) 表示デバイスの製造方法
US20210020863A1 (en) Display device
WO2022113333A1 (ja) 表示装置
WO2020202247A1 (ja) 表示装置
WO2020053923A1 (ja) 表示装置
JP5058690B2 (ja) 有機発光装置
CN112753279B (zh) 显示装置及显示装置的制造方法
CN115398514B (zh) 显示装置及其制造方法
WO2020188768A1 (ja) 表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20918188

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20918188

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP