WO2021157386A1 - 固体撮像素子および撮像装置 - Google Patents

固体撮像素子および撮像装置 Download PDF

Info

Publication number
WO2021157386A1
WO2021157386A1 PCT/JP2021/002230 JP2021002230W WO2021157386A1 WO 2021157386 A1 WO2021157386 A1 WO 2021157386A1 JP 2021002230 W JP2021002230 W JP 2021002230W WO 2021157386 A1 WO2021157386 A1 WO 2021157386A1
Authority
WO
WIPO (PCT)
Prior art keywords
light receiving
effective pixel
solid
circuit
pixel
Prior art date
Application number
PCT/JP2021/002230
Other languages
English (en)
French (fr)
Inventor
裕貴 野田
祐亮 村川
拓也 花田
中村　誠
航也 土本
伸 北野
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to CN202180008763.9A priority Critical patent/CN114930808A/zh
Priority to EP21750799.5A priority patent/EP4102568A4/en
Priority to KR1020227024310A priority patent/KR20220137000A/ko
Priority to US17/794,034 priority patent/US20230052364A1/en
Priority to JP2021575720A priority patent/JPWO2021157386A1/ja
Publication of WO2021157386A1 publication Critical patent/WO2021157386A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/47—Image sensors with pixel address output; Event-driven image sensors; Selection of pixels to be read out based on image data
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10151—Sensor

Definitions

  • the source of the N-type transistor 321 is connected to the cathode of the photodiode 311 and the drain is connected to the terminal of the power supply voltage VDD.
  • the anode of the photodiode 311 is connected to the ground potential terminal.
  • the P-type transistor 323 and the N-type transistor 322 are connected in series in this order between the terminal of the power supply voltage VDD and the terminal of the ground potential.
  • the power supply voltage VDD is supplied to the drain of the N-type transistor 321, and the potential of the P-well region (that is, the anode of the photodiode 311) and the potential of the source of the N-type transistor 322 are ground potentials. Further, each P-well region of the adjacent effective pixels 310 is separated by a pixel separation portion 410 (see FIG. 8) formed in the alternate long and short dash line portion.
  • the subtractor 340 includes a capacitor 341, a P-type transistor 342, a capacitor 343, a P-type transistor 344, and an N-type transistor 345.
  • a MOS transistor is used for the P-type transistor 342, the P-type transistor 344, and the N-type transistor 345.
  • the first pad 403 and the second pad 404 are directly joined by Cu—Cu joining. That is, the effective pixel 310 according to the embodiment has a first connection portion 270 composed of a first pad 403 and a second pad 404. Then, in the embodiment, one first connection portion 270 is provided for each effective pixel 310.
  • the first connection portion 270 may be located between the corresponding light receiving circuit 211 and the address event detection circuit 231.
  • the light receiving circuit 211 and the address event detection circuit 231 can be electrically connected to each other via the first connection unit 270 at a short distance.
  • the N-type transistor 321-4 belonging to the effective pixel 310-4 is provided at a position where the effective pixel 310-4 and the first connection portion 270-4 overlap in a plan view. Further, the N-type transistor 322-4 belonging to the effective pixel 310-4 is a position where only the effective pixel 310-4 is arranged from the position where the effective pixel 310-4 and the first connection portion 270-4 overlap in a plan view. It is provided over.
  • the first connection portion 270-1 belonging to the effective pixel 310-1 overlaps one side (the left one side in the figure) of the effective pixel 310-1 in a plan view, and the effective pixel 310 It is also arranged so as to overlap the pixel separation portion 410 that is in contact with one side of -1.
  • the second connection portion 371-4 belonging to the effective pixel 310-4 overlaps the other side (upper side in the figure) of the effective pixel 310-4 in a plan view, and the effective pixel 310-4 It is arranged so as to overlap the pixel separation unit 410 that is in contact with the other side.
  • the drain of the N-type transistor 321 and the power supply wiring 422 are electrically connected by the third connection portion 380 formed by the Cu—Cu junction.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本開示に係る固体撮像素子（２００）は、受光基板（２０１）と、回路基板（２０２）と、複数の第１接続部（２７０）とを備える。受光基板（２０１）は、光電変換素子が設けられる受光回路（２１１）を複数有する。回路基板（２０２）は、受光基板（２０１）に直接接合され、複数の受光回路（２１１）の光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路（２３１）を有する。複数の第１接続部（２７０）は、受光基板（２０１）と回路基板（２０２）との接合部（２０３）に設けられ、対応する受光回路（２１１）とアドレスイベント検出回路（２３１）との間を電気的に接続する。

Description

固体撮像素子および撮像装置
　本開示は、固体撮像素子および撮像装置に関する。
　近年、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素ごとに設けた非同期型の固体撮像素子が提案されている（たとえば、特許文献１参照）。
特表２０１６－５３３１４０号公報
　しかしながら、上記の従来技術では、かかる非同期型の固体撮像素子の解像度を向上させることが困難であった。
　そこで、本開示では、解像度を向上させることができる固体撮像素子および撮像装置を提案する。
　本開示によれば、固体撮像素子が提供される。固体撮像素子は、受光基板と、回路基板と、複数の第１接続部とを備える。受光基板は、光電変換素子が設けられる受光回路を複数有する。回路基板は、前記受光基板に直接接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する。複数の第１接続部は、前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記アドレスイベント検出回路との間を電気的に接続する。
本開示の実施形態に係る撮像装置の一構成例を示すブロック図である。 本開示の実施形態に係る固体撮像素子の積層構造を説明するための図である。 本開示の実施形態に係る受光基板の平面構成を説明するための図である。 本開示の実施形態に係る回路基板の平面構成を説明するための図である。 本開示の実施形態に係る有効画素の構成を説明するための図である。 本開示の実施形態に係る有効画素の回路構成を示す図である。 本開示の実施形態に係る有効画素の構成を説明するための図である。 本開示の実施形態に係る固体撮像素子の断面構成を示す図である。 本開示の実施形態に係る固体撮像素子の平面構成を示す図である。 本開示の実施形態に係る有効画素内の第１接続部の配置例を示す平面図である。 本開示の実施形態に係る有効画素内の第１接続部の別の配置例を示す平面図である。 本開示の実施形態に係る有効画素内の第１接続部の別の配置例を示す平面図である。 本開示の実施形態に係る第１接続部に対するビアの配置例を示す平面図である。 本開示の実施形態に係る別の第１接続部に対するビアの配置例を示す平面図である。 本開示の実施形態に係る別の第１接続部に対するビアの配置例を示す平面図である。 本開示の実施形態に係る別の第１接続部に対するビアの配置例を示す平面図である。 本開示の実施形態に係る第１接続部に対するビアの別の配置例を示す平面図である。 本開示の実施形態に係る第１接続部に対するビアの別の配置例を示す平面図である。 本開示の実施形態に係る第１接続部に対するビアの別の配置例を示す平面図である。 本開示の実施形態に係る第１接続部に対するビアの別の配置例を示す平面図である。 本開示の実施形態の変形例１に係る有効画素の回路構成を示す図である。 本開示の実施形態の変形例１に係る有効画素内の第１接続部および第２接続部の配置例を示す平面図である。 本開示の実施形態の変形例１に係る有効画素内の第１接続部および第２接続部の別の配置例を示す平面図である。 本開示の実施形態の変形例１に係る有効画素内の第１接続部および第２接続部の別の配置例を示す平面図である。 本開示の実施形態の変形例２に係る有効画素の回路構成を示す図である。 本開示の実施形態の変形例３に係る有効画素の回路構成を示す図である。 アドレスイベント検出部の第２構成例を示すブロック図である。 本開示に係る技術が適用される撮像システムにおける撮像装置として用いられる、第２構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。 本開示の実施形態に係る測距システムの構成の一例を示す概略図である。 回路構成の一例を示すブロック図である。
　以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が撮像装置などで用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（たとえば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難である。
　そこで、画素アドレスごとに、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素ごとに設けた非同期型の固体撮像素子が提案されている。この固体撮像素子では、フォトダイオードと、アドレスイベントを検出するための複数のトランジスタとが画素ごとに配置される。
　しかしながら、上記の従来技術では、画素アレイ部の周囲に形成されるＴＳＶ（through　silicon　via）を介して各々の画素とアドレスイベント検出回路との間を電気的に接続することから、画素を増加させるに従いＴＳＶ領域の面積も大きくなってしまっていた。
　すなわち、画素アレイ部内の画素を増やして固体撮像素子の解像度を向上させようとした場合、素子内におけるＴＳＶ領域の面積も増大することから、画素アレイ部を配置可能な面積が減少してしまうため、固体撮像素子の解像度を向上させることが困難であった。
　そこで、上述の問題点を克服し、固体撮像素子の解像度を向上させることができる技術の実現が期待されている。
［撮像装置の構成］
　最初に、実施形態に係る撮像装置１００の構成について、図１を参照しながら説明する。図１は、本開示の実施形態に係る撮像装置１００の一構成例を示すブロック図である。
　実施形態に係る撮像装置１００は、レンズ１１０と、固体撮像素子２００と、記録部１２０と、制御部１３０とを備える。この撮像装置１００としては、ウェアラブルデバイスに搭載されるカメラや、車載カメラなどが想定される。
　レンズ１１０は、被写体からの入射光を取り込んで固体撮像素子２００の撮像面上に結像させる。
　固体撮像素子２００は、ＤＶＳ（Dynamic　Vision　Sensor）とも呼称され、複数の画素のそれぞれについて、輝度の変化量の絶対値がしきい値を超えた旨をアドレスイベントとして検出する。このアドレスイベントは、たとえば、輝度の上昇量が上限しきい値を超えた旨を示すオンイベントと、輝度の低下量が上限しきい値未満の下限しきい値を下回った旨を示すオフイベントとを含む。
　そして、固体撮像素子２００は、アドレスイベントの検出結果を示す検出信号を画素ごとに生成する。それぞれの検出信号は、オンイベントの有無を示すオンイベント検出信号ＶＣＨ（図６参照）と、オフイベントの有無を示すオフイベント検出信号ＶＣＬ（図６参照）とを含む。
　固体撮像素子２００は、検出信号からなる画像データに対し、画像認識処理などの所定の信号処理を信号処理部（図示せず）で実行し、その処理後のデータを記録部１２０に信号線２０９を介して出力する。
　記録部１２０は、固体撮像素子２００からのデータを記録する。制御部１３０は、固体撮像素子２００を制御して、かかる固体撮像素子２００に画像データを撮像させる。
［固体撮像素子の構成］
　つづいて、実施形態に係る固体撮像素子２００の構成について、図２～図２０を参照しながら説明する。図２は、本開示の実施形態に係る固体撮像素子２００の積層構造を説明するための図である。
　実施形態に係る固体撮像素子２００は、回路基板２０２と、かかる回路基板２０２に積層される受光基板２０１とを備える。受光基板２０１および回路基板２０２は、ビアやＣｕ－Ｃｕ接合、バンプなどの接続部を介して電気的に接続される。
　図３は、本開示の実施形態に係る受光基板２０１の平面構成を説明するための図である。図３に示すように、受光基板２０１は、受光部２１０と、ビア配置部２２１と、ビア配置部２２２とを有する。
　受光部２１０には、複数の受光回路２１１が二次元格子状に配列される。かかる受光回路２１１は、入射光を光電変換して光電流を生成し、その光電流を電流電圧変換して電圧信号を出力するものである。これらの受光回路２１１のそれぞれには、行アドレスおよび列アドレスからなる画素アドレスが割り当てられる。
　ビア配置部２２１およびビア配置部２２２には、回路基板２０２（図４参照）と接続されるビアが配置される。
　図４は、本開示の実施形態に係る回路基板２０２の平面構成を説明するための図である。図４に示すように、回路基板２０２は、アドレスイベント検出部２３０と、信号処理回路２４０と、行駆動回路２５１と、列駆動回路２５２と、ビア配置部２６１と、ビア配置部２６２とを有する。
　アドレスイベント検出部２３０には、複数のアドレスイベント検出回路２３１が二次元格子状に配列される。アドレスイベント検出回路２３１は、受光回路２１１からの電圧信号を量子化し、かかる量子化された電圧信号を検出信号として出力する。
　アドレスイベント検出回路２３１のそれぞれには画素アドレスが割り当てられ、同一アドレスの受光回路２１１と電気的に接続される。また、実施形態において、同一アドレスの受光回路２１１およびアドレスイベント検出回路２３１は、平面視で同じ位置に配置される。
　信号処理回路２４０は、アドレスイベント検出部２３０からの検出信号に対して所定の信号処理を実行する。たとえば、信号処理回路２４０は、かかる検出信号を画素信号として二次元格子状に配列し、画素ごとに２ビットの情報を有する画像データを取得する。そして、信号処理回路２４０は、取得された画像データに対して画像認識処理などの信号処理を実行する。
　行駆動回路２５１は、行アドレスを選択し、選択された行アドレスに対応する検出信号をアドレスイベント検出部２３０に出力させる。列駆動回路２５２は、列アドレスを選択し、選択された列アドレスに対応する検出信号をアドレスイベント検出部２３０に出力させる。ビア配置部２６１およびビア配置部２６２には、受光基板２０１（図３参照）と接続されるビアが配置される。
　図５は、本開示の実施形態に係る有効画素３１０の構成を説明するための図である。図５に示すように、有効画素３１０のそれぞれは、同一の画素アドレスが割り当てられた受光基板２０１内の受光回路２１１と、回路基板２０２内のアドレスイベント検出回路２３１とから構成される。
　前述したように、受光基板２０１および回路基板２０２には、複数の受光回路２１１と、複数のアドレスイベント検出回路２３１とが二次元格子状に配列されている。また、同一アドレスの受光回路２１１およびアドレスイベント検出回路２３１は、平面視で同じ位置に配置される。
　すなわち、実施形態に係る固体撮像素子２００では、１組の受光回路２１１およびアドレスイベント検出回路２３１で構成される有効画素３１０が、二次元格子状に配列される。
　そして、１組の受光回路２１１とアドレスイベント検出回路２３１との間が、受光基板２０１と回路基板２０２との接合部２０３に設けられる第１接続部２７０を介して電気的に接続される。
　図６は、本開示の実施形態に係る有効画素３１０の回路構成を示す図である。図６に示すように、有効画素３１０は、フォトダイオード３１１と、電流電圧変換回路３２０と、バッファ３３０と、減算器３４０と、量子化器３５０と、転送回路３６０とを備える。
　本開示の実施形態では、かかる有効画素３１０の各部のうち、フォトダイオード３１１と、電流電圧変換回路３２０のＮ型トランジスタ３２１、３２２とが受光回路２１１に含まれる。また、有効画素３１０の各部のうち、バッファ３３０と、減算器３４０と、量子化器３５０と、転送回路３６０とがアドレスイベント検出回路２３１に含まれる。
　すなわち、本開示の実施形態では、有効画素３１０が、フォトダイオード３１１と、電流電圧変換回路３２０と、アドレスイベント検出回路２３１とを有する。
　フォトダイオード３１１は、入射光を光電変換して光電流を生成する。そして、フォトダイオード３１１は、生成した光電流を電流電圧変換回路３２０に供給する。
　電流電圧変換回路３２０は、フォトダイオード３１１からの光電流を、その対数の電圧信号に変換する。そして、電流電圧変換回路３２０は、変換した電圧信号をバッファ３３０に供給する。
　バッファ３３０は、電流電圧変換回路３２０から送られる電圧信号を補正して、この補正された信号を減算器３４０に出力する。実施形態に係る有効画素３１０では、かかるバッファ３３０によって後段を駆動する駆動力を向上させることができるとともに、後段のスイッチング動作に伴うノイズのアイソレーションを確保することができる。
　減算器３４０は、バッファ３３０から送られる補正信号の変化量を減算処理によって求める。そして、減算器３４０は、求めた変化量を微分信号として量子化器３５０に供給する。
　量子化器３５０は、微分信号と所定のしきい値との比較により、アナログの微分信号をデジタルの検出信号に変換（すなわち、量子化）する。実施形態に係る量子化器３５０は、微分信号と上限しきい値および下限しきい値のそれぞれとを比較し、それらの比較結果を２ビットの検出信号として転送回路３６０に供給する。
　転送回路３６０は、列駆動回路２５２からの列駆動信号に従って、検出信号を信号処理回路２４０に転送する。
　各部の具体的な回路構成について以下に説明する。電流電圧変換回路３２０は、Ｎ型トランジスタ３２１と、Ｎ型トランジスタ３２２と、Ｐ型トランジスタ３２３とを有する。Ｎ型トランジスタ３２１、Ｎ型トランジスタ３２２およびＰ型トランジスタ３２３には、たとえば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
　Ｎ型トランジスタ３２１のソースはフォトダイオード３１１のカソードに接続され、ドレインは電源電圧ＶＤＤの端子に接続される。フォトダイオード３１１のアノードは、接地電位の端子に接続される。Ｐ型トランジスタ３２３およびＮ型トランジスタ３２２は、電源電圧ＶＤＤの端子と接地電位の端子との間で、この順に直列に接続される。
　Ｐ型トランジスタ３２３とＮ型トランジスタ３２２との接続点は、Ｎ型トランジスタ３２１のゲートとバッファ３３０の入力端子とに接続される。Ｎ型トランジスタ３２１とフォトダイオード３１１との接続点は、Ｎ型トランジスタ３２２のゲートに接続される。Ｐ型トランジスタ３２３のゲートには、所定のバイアス電圧Ｖｂｌｏｇが印加される。
　そして、Ｎ型トランジスタ３２１は、フォトダイオード３１１で生成された光電流をゲートとソースとの間の電圧に変換し、Ｎ型トランジスタ３２２は、かかる光電流に応じた電位のゲートと接地電位のソースとの間の電圧を増幅してドレインから出力する。
　また、Ｐ型トランジスタ３２３は、バイアス電圧Ｖｂｌｏｇに基づく定電流をＮ型トランジスタ３２２に供給する。このような構成によって、電流電圧変換回路３２０は、フォトダイオード３１１からの光電流を電圧信号に変換する。
　なお、実施形態に係る固体撮像素子２００では、フォトダイオード３１１と、Ｎ型トランジスタ３２１と、Ｎ型トランジスタ３２２とが受光基板２０１に配置され、Ｐ型トランジスタ３２３以降の回路が回路基板２０２に配置される。
　図７は、本開示の実施形態に係る有効画素３１０の構成を説明するための図である。図７に示すように、受光基板２０１のＰウェル領域には、フォトダイオード３１１が埋め込まれ、Ｎ型トランジスタ３２１のバックゲートおよびＮ型トランジスタ３２２のバックゲートが形成される。
　Ｎ型トランジスタ３２１のドレインには電源電圧ＶＤＤが供給され、Ｐウェル領域（すなわち、フォトダイオード３１１のアノード）の電位およびＮ型トランジスタ３２２のソースの電位は、接地電位である。また、隣接する有効画素３１０のそれぞれのＰウェル領域は、一点鎖線の部分に形成される画素分離部４１０（図８参照）で分離されている。
　図６の説明に戻る。バッファ３３０は、Ｐ型トランジスタ３３１とＰ型トランジスタ３３２とを有する。Ｐ型トランジスタ３３１およびＰ型トランジスタ３３２には、たとえば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３３１およびＰ型トランジスタ３３２は、電源電圧ＶＤＤの端子と接地電位の端子との間で、この順に直列に接続される。Ｐ型トランジスタ３３１のゲートには所定のバイアス電圧Ｖｂｓｆが印加される。Ｐ型トランジスタ３３２のゲートは、電流電圧変換回路３２０の出力端子に接続される。
　このような構成によって、バッファ３３０は、補正された電圧信号をＰ型トランジスタ３３１とＰ型トランジスタ３３２との接続点から減算器３４０に出力する。
　減算器３４０は、コンデンサ３４１と、Ｐ型トランジスタ３４２と、コンデンサ３４３と、Ｐ型トランジスタ３４４と、Ｎ型トランジスタ３４５とを有する。Ｐ型トランジスタ３４２、Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５には、たとえば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５は、電源電圧ＶＤＤの端子と基準電位の端子との間で、この順に直列に接続される。Ｎ型トランジスタ３４５のゲートには所定のバイアス電圧Ｖｂａが印加される。
　Ｐ型トランジスタ３４４およびＮ型トランジスタ３４５は、Ｐ型トランジスタ３４４のゲートを入力端子、Ｐ型トランジスタ３４４とＮ型トランジスタ３４５との接続点を出力端子とした場合に、入力信号を反転して出力するインバータとして機能する。
　コンデンサ３４１の一端はバッファ３３０の出力端子に接続され、他端はインバータの入力端子（すなわち、Ｐ型トランジスタ３４４のゲート）に接続される。コンデンサ３４３の一端はインバータの入力端子に接続され、他端はインバータの出力端子（すなわち、Ｐ型トランジスタ３４４とＮ型トランジスタ３４５との接続点）に接続される。
　Ｐ型トランジスタ３４２は、コンデンサ３４３の両端を接続する経路を、行駆動回路２５１から出力される行駆動信号に従って開閉する。
　Ｐ型トランジスタ３４２をオンした際には、コンデンサ３４１のバッファ３３０側に電圧信号Ｖｉｎｉｔが入力され、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。
　この際、コンデンサ３４１に蓄積されている電荷Ｑｉｎｉｔは、コンデンサ３４１の容量をＣ１とすると、以下の式（１）により表される。一方、コンデンサ３４３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
　Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ　・・（１）
　次に、Ｐ型トランジスタ３４２がオフされて、コンデンサ３４１のバッファ３３０側の電圧が変化してＶａｆｔｅｒになった場合を考えると、コンデンサ３４１に蓄積される電荷Ｑａｆｔｅｒは、以下の式（２）により表される。
　Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ　・・（２）
　一方、コンデンサ３４３に蓄積される電荷Ｑ２は、コンデンサ３４３の容量をＣ２、出力電圧をＶｏｕｔとすると、以下の式（３）により表される。
　Ｑ２＝－Ｃ２×Ｖｏｕｔ　・・（３）
　この際、コンデンサ３４１およびコンデンサ３４３の総電荷量は変化しないため、以下の式（４）が成立する。
　Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２　・・（４）
　そして、上記の式（４）に式（１）～（３）を代入して変形すると、以下の式（５）が得られる。
　Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ）　・・（５）
　上記の式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、容量Ｃ１を大きく、容量Ｃ２を小さく設計することが好ましい。一方で、容量Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、容量Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。
　また、有効画素３１０ごとに減算器３４０が搭載されるため、容量Ｃ１や容量Ｃ２には、面積上の制約がある。これらを考慮して、たとえば、容量Ｃ１は、２０～２００フェムトファラッド（ｆＦ）の値に設定され、容量Ｃ２は、１～２０フェムトファラッド（ｆＦ）の値に設定される。
　量子化器３５０は、Ｐ型トランジスタ３５１と、Ｎ型トランジスタ３５２と、Ｐ型トランジスタ３５３と、Ｎ型トランジスタ３５４とを有する。Ｐ型トランジスタ３５１、Ｎ型トランジスタ３５２、Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４には、たとえば、ＭＯＳトランジスタが用いられる。
　Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２は、電源電圧ＶＤＤの端子と接地電位の端子との間で、この順に直列に接続される。Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４は、電源電圧ＶＤＤの端子と基準電位の端子との間で、この順に直列に接続される。
　また、Ｐ型トランジスタ３５１のゲートおよびＰ型トランジスタ３５３のゲートは、減算器３４０の出力端子に接続される。Ｎ型トランジスタ３５２のゲートには上限しきい値を示すバイアス電圧Ｖｂｏｎが印加され、Ｎ型トランジスタ３５４のゲートには下限しきい値を示すバイアス電圧Ｖｂｏｆｆが印加される。
　Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２の接続点は、転送回路３６０に接続される。量子化器３５０では、かかる接続点の電圧が、オンイベント検出信号ＶＣＨとして転送回路３６０に出力される。
　Ｐ型トランジスタ３５３およびＮ型トランジスタ３５４の接続点は、転送回路３６０に接続される。量子化器３５０では、かかる接続点の電圧が、オフイベント検出信号ＶＣＬとして出力される。
　このような構成により、量子化器３５０は、微分信号が上限しきい値を超えた場合にハイレベルのオンイベント検出信号ＶＣＨを出力し、微分信号が下限しきい値を下回った場合にローレベルのオフイベント検出信号ＶＣＬを出力する。すなわち、実施形態に係る固体撮像素子２００は、オンイベントおよびオフイベントの両方の有無を同時に検出することができる。
　図８は、本開示の実施形態に係る固体撮像素子２００の断面構成を示す図であり、おもに固体撮像素子２００の周辺部の断面構造について示している。図８に示すように、固体撮像素子２００は、有効画素領域Ｒ１と、ダミー画素領域Ｒ２と、電源供給領域Ｒ３と、パッド領域Ｒ４とを有する。
　有効画素領域Ｒ１は、積層された受光部２１０およびアドレスイベント検出部２３０が設けられる領域である。有効画素領域Ｒ１には、複数の有効画素３１０が二次元格子状に配列されている。
　図９に示すように、ダミー画素領域Ｒ２は、有効画素領域Ｒ１を囲むように設けられる領域である。図９は、本開示の実施形態に係る固体撮像素子２００の平面構成を示す図である。
　また、図８に示すように、ダミー画素領域Ｒ２には、複数のダミー画素３１０Ａが並んで配列されている。かかるダミー画素３１０Ａは、有効画素３１０と基本的な構成は同じである一方で、外部には信号を出力しない画素である。
　実施形態に係る固体撮像素子２００では、有効画素領域Ｒ１を囲むようにダミー画素領域Ｒ２を形成することにより、有効画素領域Ｒ１の中央から縁部までのプロセスの規則性を確保することができる。したがって、実施形態によれば、固体撮像素子２００の製造歩留まりを向上させることができる。
　図９に示すように、電源供給領域Ｒ３は、ダミー画素領域Ｒ２を囲むように設けられる領域である。電源供給領域Ｒ３は、外部から接地電位が印加される接地配線４２１と、外部から電源電圧ＶＤＤが印加される電源配線４２２と、外部から基板電圧ＶＳＵＢが印加される電源配線４２３とを有する。接地配線４２１および電源配線４２２、４２３は、たとえば、ダミー画素領域Ｒ２の周囲にリング状に形成される。
　接地配線４２１は、複数の有効画素３１０などに接地電位を供給する。電源配線４２２は、複数の有効画素３１０などに電源電圧ＶＤＤを供給する。電源配線４２３は、固体撮像素子２００の有効画素領域Ｒ１およびダミー画素領域Ｒ２以外の部位に、電源電圧ＶＤＤと同電位の基板電圧ＶＳＵＢを供給する。
　実施形態に係る固体撮像素子２００では、電源配線４２２とは別に電源配線４２３を設けることにより、有効画素３１０が動作する際などに電源電圧ＶＤＤが変動する場合でも、安定した基板電圧ＶＳＵＢを固体撮像素子２００の周辺部に供給することができる。したがって、実施形態によれば、固体撮像素子２００を安定して動作させることができる。
　図８の説明に戻る。パッド領域Ｒ４は、電源供給領域Ｒ３の周囲に設けられる領域であり、コンタクトホール４２４と、ボンディングパッド４２５とを有する。コンタクトホール４２４は、受光基板２０１の光入射側の面から回路基板２０２の途中まで、受光基板２０１および回路基板２０２の厚み方向に沿って形成される。
　ボンディングパッド４２５は、コンタクトホール４２４の底部に設けられる。実施形態では、コンタクトホール４２４を介してボンディングパッド４２５にボンディングワイヤなどが接合されることにより、記録部１２０（図１参照）または制御部１３０（図１参照）と固体撮像素子２００の各部とが電気的に接続される。
　有効画素領域Ｒ１に配置される有効画素３１０の構成について、図８を参照しながらさらに説明する。固体撮像素子２００は、受光基板２０１と回路基板２０２とが積層して構成され、かかる受光基板２０１と回路基板２０２との界面には接合部２０３が設けられる。
　受光基板２０１は、半導体層２０１ａと、絶縁層２０１ｂとを有する。半導体層２０１ａは、シリコンなどの半導体材料で構成される。かかる半導体層２０１ａには、有効画素３１０やダミー画素３１０Ａごとに、フォトダイオード３１１やＮ型トランジスタ３２１（図７参照）、Ｎ型トランジスタ３２２（図７参照）などが形成される。
　また、半導体層２０１ａには、隣接する有効画素３１０やダミー画素３１０Ａ同士の間を区切るように、画素分離部４１０が形成される。画素分離部４１０は、隣接する有効画素３１０やダミー画素３１０Ａ同士の間を電気的および光学的に分離する。
　画素分離部４１０は、たとえば、有効画素３１０やダミー画素３１０Ａを個別に囲むとともに、半導体層２０１ａを貫通するように形成される。
　半導体層２０１ａにおける光入射側の面には、平坦化膜４１１が形成され、かかる平坦化膜４１１における光入射側の面には、オンチップレンズ４１２が形成される。平坦化膜４１１は、オンチップレンズ４１２を搭載する面を平坦化する。
　オンチップレンズ４１２は、たとえば、有効画素３１０やダミー画素３１０Ａに個別に設けられ、入射光を集光して有効画素３１０やダミー画素３１０Ａに導く。
　絶縁層２０１ｂは、酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの絶縁材料で構成され、半導体層２０１ａにおける光入射側とは反対側の面に設けられる。
　また、絶縁層２０１ｂには、配線層やビアなどで構成される配線部４０１が形成される。かかる配線部４０１は、半導体層２０１ａに設けられるフォトダイオード３１１やＮ型トランジスタ３２１、Ｎ型トランジスタ３２２と、図６に示した配線構成で電気的に接続される。
　配線部４０１は、ビア４０２を介して第１パッド４０３と電気的に接続される。第１パッド４０３は、受光基板２０１における光入射側の面とは反対側の面（すなわち、回路基板２０２との界面）に露出して設けられ、銅または銅合金で構成される。
　回路基板２０２は、受光基板２０１との界面側に、絶縁層２０２ａを有する。絶縁層２０２ａは、酸化シリコンや窒化シリコン、酸窒化シリコンなどの絶縁材料で構成される。
　また、絶縁層２０２ａは、第２パッド４０４を有する。第２パッド４０４は、回路基板２０２における光入射側の面（すなわち、受光基板２０１との界面）に露出して設けられ、銅または銅合金で構成される。
　第２パッド４０４は、ビア４０５を介して配線部４０６と電気的に接続される。配線部４０６は、Ｐ型トランジスタ３３２（図６参照）のゲートおよびＰ型トランジスタ３２３（図６参照）のソースと電気的に接続される。
　ここで、実施形態では、図８に示すように、第１パッド４０３と第２パッド４０４とがＣｕ－Ｃｕ接合で直接接合される。すなわち、実施形態に係る有効画素３１０は、第１パッド４０３および第２パッド４０４で構成される第１接続部２７０を有する。そして、実施形態では、すべての有効画素３１０に、第１接続部２７０が１つずつ設けられる。
　かかる第１接続部２７０は、図５にも示したように、受光基板２０１と回路基板２０２との接合部２０３に設けられ、同じ有効画素３１０に属する受光回路２１１とアドレスイベント検出回路２３１との間を電気的に接続する。
　ここまで説明したように、実施形態では、Ｃｕ－Ｃｕ接合で形成される第１接続部２７０によって、すべての受光回路２１１とアドレスイベント検出回路２３１との間が電気的に接続される。
　これにより、ビア配置部２２１、２２２、２６１、２６２（図３、４参照）で接続する必要がある配線の数を削減することができることから、ビア配置部２２１、２２２、２６１、２６２の面積を縮小することができる。
　したがって、実施形態によれば、ビア配置部２２１、２２２、２６１、２６２が縮小された領域に追加の有効画素３１０を配置可能となることから、固体撮像素子２００の解像度を向上させることができる。
　また、実施形態では、Ｃｕ－Ｃｕ接合で形成される第１接続部２７０によって受光回路２１１とアドレスイベント検出回路２３１との間が電気的に接続されることから、受光回路２１１とアドレスイベント検出回路２３１との間の電気抵抗を低減することができる。
　これにより、受光回路２１１のフォトダイオード３１１に入射した光の輝度の変化に関する信号をアドレスイベント検出回路２３１に高速に転送することができる。したがって、実施形態によれば、非同期型の固体撮像素子２００において、さらに高速な処理を実施することができる。
　また、実施形態では、図８などに示すように、第１接続部２７０が、対応する受光回路２１１とアドレスイベント検出回路２３１との間に位置するとよい。これにより、第１接続部２７０を介して、受光回路２１１とアドレスイベント検出回路２３１との間を短い距離で電気的に接続することができる。
　すなわち、実施形態では、対応する受光回路２１１とアドレスイベント検出回路２３１との間に第１接続部２７０を配置することにより、受光回路２１１とアドレスイベント検出回路２３１との間の電気抵抗を低減することができる。
　したがって、実施形態によれば、受光回路２１１のフォトダイオード３１１で検知された信号をアドレスイベント検出回路２３１に高速に転送することができることから、非同期型の固体撮像素子２００において、さらに高速な処理を実施することができる。
　また、実施形態では、第１接続部２７０を構成する第１パッド４０３および第２パッド４０４が同じ材料（たとえば、ＣｕやＣｕ合金）で構成されるとよい。これにより、Ｃｕ－Ｃｕ接合などの直接接合で第１接続部２７０を形成することができることから、固体撮像素子２００内の多数の第１接続部２７０を一度の工程で形成することができる。
　したがって、実施形態によれば、固体撮像素子２００の製造工程を短縮することができる。
　図１０は、本開示の実施形態に係る有効画素３１０内の第１接続部２７０の配置例を示す平面図である。なお、理解を容易にするため、図１０～図１２では第１接続部２７０を円状に記載する。
　図１０に示すように、隣接する有効画素３１０同士の間を区切るように、画素分離部４１０が形成される。そして、図１０の例では、有効画素３１０－１に属する第１接続部２７０－１が、平面視で有効画素３１０－１に重なるとともに、かかる有効画素３１０－１と接する画素分離部４１０には重ならないように配置される。
　また、有効画素３１０－１に属するＮ型トランジスタ３２１－１は、平面視で有効画素３１０－１と第１接続部２７０－１とが重なる位置に設けられる。さらに、有効画素３１０－１に属するＮ型トランジスタ３２２－１は、平面視で有効画素３１０－１と第１接続部２７０－１とが重なる位置から、有効画素３１０－１だけが配置される位置にかけて設けられる。
　同様に、図１０の例では、有効画素３１０－２に属する第１接続部２７０－２が、平面視で有効画素３１０－２に重なるとともに、かかる有効画素３１０－２と接する画素分離部４１０には重ならないように配置される。
　また、有効画素３１０－２に属するＮ型トランジスタ３２１－２は、平面視で有効画素３１０－２と第１接続部２７０－２とが重なる位置に設けられる。さらに、有効画素３１０－２に属するＮ型トランジスタ３２２－２は、平面視で有効画素３１０－２と第１接続部２７０－２とが重なる位置から、有効画素３１０－２だけが配置される位置にかけて設けられる。
　また、有効画素３１０－３に属する第１接続部２７０－３が、平面視で有効画素３１０－３に重なるとともに、かかる有効画素３１０－３と接する画素分離部４１０には重ならないように配置される。
　また、有効画素３１０－３に属するＮ型トランジスタ３２１－３は、平面視で有効画素３１０－３と第１接続部２７０－３とが重なる位置に設けられる。さらに、有効画素３１０－３に属するＮ型トランジスタ３２２－３は、平面視で有効画素３１０－３と第１接続部２７０－３とが重なる位置から、有効画素３１０－３だけが配置される位置にかけて設けられる。
　また、有効画素３１０－４に属する第１接続部２７０－４が、平面視で有効画素３１０－４に重なるとともに、かかる有効画素３１０－４と接する画素分離部４１０には重ならないように配置される。
　また、有効画素３１０－４に属するＮ型トランジスタ３２１－４は、平面視で有効画素３１０－４と第１接続部２７０－４とが重なる位置に設けられる。さらに、有効画素３１０－４に属するＮ型トランジスタ３２２－４は、平面視で有効画素３１０－４と第１接続部２７０－４とが重なる位置から、有効画素３１０－４だけが配置される位置にかけて設けられる。
　なお、有効画素３１０内の第１接続部２７０の配置は、図１０の例に限られない。図１１は、本開示の実施形態に係る有効画素３１０内の第１接続部２７０の別の配置例を示す平面図である。
　図１１の例では、有効画素３１０－１に属する第１接続部２７０－１が、平面視で有効画素３１０－１の１辺（図では左方の１辺）に重なるとともに、かかる有効画素３１０－１の１辺と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－１に属するＮ型トランジスタ３２１－１は、平面視で有効画素３１０－１と第１接続部２７０－１とが重なる位置に設けられる。さらに、有効画素３１０－１に属するＮ型トランジスタ３２２－１は、平面視で有効画素３１０－１と第１接続部２７０－１とが重なる位置から、有効画素３１０－１だけが配置される位置にかけて設けられる。
　同様に、図１１の例では、有効画素３１０－２に属する第１接続部２７０－２が、平面視で有効画素３１０－２の１辺（図では左方の１辺）に重なるとともに、かかる有効画素３１０－２の１辺と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－２に属するＮ型トランジスタ３２１－２は、平面視で有効画素３１０－２と第１接続部２７０－２とが重なる位置に設けられる。さらに、有効画素３１０－２に属するＮ型トランジスタ３２２－２は、平面視で有効画素３１０－２と第１接続部２７０－２とが重なる位置から、有効画素３１０－２だけが配置される位置にかけて設けられる。
　また、図１１の例では、有効画素３１０－３に属する第１接続部２７０－３が、平面視で有効画素３１０－３の１辺（図では左方の１辺）に重なるとともに、かかる有効画素３１０－３の１辺と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－３に属するＮ型トランジスタ３２１－３は、平面視で有効画素３１０－３と第１接続部２７０－３とが重なる位置に設けられる。さらに、有効画素３１０－３に属するＮ型トランジスタ３２２－３は、平面視で有効画素３１０－３と第１接続部２７０－３とが重なる位置から、有効画素３１０－３だけが配置される位置にかけて設けられる。
　また、図１１の例では、有効画素３１０－４に属する第１接続部２７０－４が、平面視で有効画素３１０－４の１辺（図では左方の１辺）に重なるとともに、かかる有効画素３１０－４の１辺と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－４に属するＮ型トランジスタ３２１－４は、平面視で有効画素３１０－４と第１接続部２７０－４とが重なる位置に設けられる。さらに、有効画素３１０－４に属するＮ型トランジスタ３２２－４は、平面視で有効画素３１０－４と第１接続部２７０－４とが重なる位置から、有効画素３１０－４だけが配置される位置にかけて設けられる。
　図１２は、本開示の実施形態に係る有効画素３１０内の第１接続部２７０の別の配置例を示す平面図である。図１２の例では、有効画素３１０－１に属する第１接続部２７０－１が、平面視で有効画素３１０－１の角部（図では左上の角部）に重なるとともに、かかる有効画素３１０－１の角部と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－１に属するＮ型トランジスタ３２１－１は、平面視で有効画素３１０－１と第１接続部２７０－１とが重なる位置に設けられる。さらに、有効画素３１０－１に属するＮ型トランジスタ３２２－１は、平面視で有効画素３１０－１と第１接続部２７０－１とが重なる位置から、有効画素３１０－１だけが配置される位置にかけて設けられる。
　同様に、図１２の例では、有効画素３１０－２に属する第１接続部２７０－２が、平面視で有効画素３１０－２の角部（図では左上の角部）に重なるとともに、かかる有効画素３１０－２の角部と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－２に属するＮ型トランジスタ３２１－２は、平面視で有効画素３１０－２と第１接続部２７０－２とが重なる位置に設けられる。さらに、有効画素３１０－２に属するＮ型トランジスタ３２２－２は、平面視で有効画素３１０－２と第１接続部２７０－２とが重なる位置から、有効画素３１０－２だけが配置される位置にかけて設けられる。
　また、有効画素３１０－３に属する第１接続部２７０－３が、平面視で有効画素３１０－３の角部（図では左上の角部）に重なるとともに、かかる有効画素３１０－３の角部と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－３に属するＮ型トランジスタ３２１－３は、平面視で有効画素３１０－３と第１接続部２７０－３とが重なる位置に設けられる。さらに、有効画素３１０－３に属するＮ型トランジスタ３２２－３は、平面視で有効画素３１０－３と第１接続部２７０－３とが重なる位置から、有効画素３１０－３だけが配置される位置にかけて設けられる。
　また、有効画素３１０－４に属する第１接続部２７０－４が、平面視で有効画素３１０－４の角部（図では左上の角部）に重なるとともに、かかる有効画素３１０－４の角部と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－４に属するＮ型トランジスタ３２１－４は、平面視で有効画素３１０－４と第１接続部２７０－４とが重なる位置に設けられる。さらに、有効画素３１０－４に属するＮ型トランジスタ３２２－４は、平面視で有効画素３１０－４と第１接続部２７０－４とが重なる位置から、有効画素３１０－４だけが配置される位置にかけて設けられる。
　図１３は、本開示の実施形態に係る第１接続部２７０に対するビア４０２、４０５の配置例を示す平面図である。図１３に示すように、実施形態に係る第１接続部２７０は、平面視で矩形状である。そして、図１３の例では、矩形状の第１接続部２７０に対して、２本のビア４０２および２本のビア４０５が接続される。
　このように、１つの第１接続部２７０に対して２本のビア４０２および２本のビア４０５を接続することにより、受光回路２１１とアドレスイベント検出回路２３１との間の電気抵抗を低減することができる。
　したがって、実施形態によれば、受光回路２１１のフォトダイオード３１１で検知された信号をアドレスイベント検出回路２３１に高速に転送することができることから、非同期型の固体撮像素子２００において、さらに高速な処理を実施することができる。
　なお、図１３の例では、ビア４０２とビア４０５とが平面視で重なって配置された例について示したが、ビア４０２とビア４０５とは平面視で重なって配置されなくともよい。
　また、実施形態に係る第１接続部２７０の平面形状は、矩形状に限られない。図１４は、本開示の実施形態に係る別の第１接続部２７０に対するビア４０２、４０５の配置例を示す平面図である。
　図１４の例では、第１接続部２７０が平面視で円状である。そして、円状の第１接続部２７０に対して、２本のビア４０２および２本のビア４０５が接続される。なお、図１４の例において、第１接続部２７０の平面形状は楕円状であってもよい。
　図１５は、本開示の実施形態に係る別の第１接続部２７０に対するビア４０２、４０５の配置例を示す平面図である。図１５の例では、第１接続部２７０が平面視で六角形状である。そして、六角形状の第１接続部２７０に対して、２本のビア４０２および２本のビア４０５が接続される。
　図１５の例では、第１接続部２７０を六角形状にすることにより、接合部２０３において第１接続部２７０を最密充填で配置することができる。
　図１６は、本開示の実施形態に係る別の第１接続部２７０に対するビア４０２、４０５の配置例を示す平面図である。図１６の例では、第１接続部２７０が平面視で八角形状である。そして、八角形状の第１接続部２７０に対して、２本のビア４０２および２本のビア４０５が接続される。
　また、実施形態に係る第１接続部２７０に接続されるビア４０２およびビア４０５の数は２本に限られない。図１７は、本開示の実施形態に係る第１接続部２７０に対するビア４０２、４０５の別の配置例を示す平面図である。
　図１７の例では、第１接続部２７０が平面視で矩形状である。そして、矩形状の第１接続部２７０に対して、１本のビア４０２および１本のビア４０５が接続される。なお、図１７の例において、第１接続部２７０の平面形状は、円状や楕円状、六角形状、八角形状などであってもよい。
　図１８は、本開示の実施形態に係る第１接続部２７０に対するビア４０２、４０５の別の配置例を示す平面図である。図１８の例では、第１接続部２７０が平面視で矩形状である。
　そして、矩形状の第１接続部２７０に対して、４本のビア４０２および４本のビア４０５が接続される。なお、図１８の例において、第１接続部２７０の平面形状は、円状や楕円状、六角形状、八角形状などであってもよい。
　図１９は、本開示の実施形態に係る第１接続部２７０に対するビア４０２、４０５の別の配置例を示す平面図である。図１９の例では、第１接続部２７０が平面視で矩形状である。
　そして、矩形状の第１接続部２７０に対して、５本のビア４０２および５本のビア４０５が接続される。なお、図１９の例において、第１接続部２７０の平面形状は、円状や楕円状、六角形状、八角形状などであってもよい。
　なお、図１３～図１９の例では、１つの第１接続部２７０に対して同じ数のビア４０２およびビア４０５が接続された例について示したが、１つの第１接続部２７０に対して異なる数のビア４０２およびビア４０５が接続されてもよい。
　また、図１３～図１９の例では、ビア４０２およびビア４０５の平面形状が矩形状である例について示したが、ビア４０２およびビア４０５の平面形状は矩形状に限られない。
　図２０は、本開示の実施形態に係る第１接続部２７０に対するビア４０２、４０５の別の配置例を示す平面図である。図２０に示すように、平面形状が円状のビア４０２およびビア４０５が１つの第１接続部２７０に接続されてもよい。
［各種変形例］
　つづいて、実施形態の各種変形例について、図２１～図２６を参照しながら説明する。図２１は、本開示の実施形態の変形例１に係る有効画素３１０の回路構成を示す図である。なお、以降の各種変形例では、アドレスイベント検出回路２３１におけるバッファ３３０よりも後段の各部については図示を省略する。
　図２１に示すように、変形例１では、有効画素３１０に諧調取得回路３７０が設けられる点が実施形態と異なる。諧調取得回路３７０は、第２接続部３７１を介して電流電圧変換回路３２０におけるＮ型トランジスタ３２１のドレインに接続される。
　そして、変形例１に係る固体撮像素子２００では、諧調取得回路３７０を用いてＮ型トランジスタ３２１に流れる電流量を検出することにより、有効画素３１０における輝度の絶対値（すなわち、有効画素３１０の諧調）を取得することができる。
　すなわち、変形例１に係る固体撮像素子２００では、複数の画素のそれぞれについて、輝度の変化量の絶対値がしきい値を超えた旨をアドレスイベントとして検出可能であるとともに、複数の画素のそれぞれにおける諧調を取得することができる。
　ここで、変形例１では、同じ有効画素３１０に属する受光回路２１１と諧調取得回路３７０とが、受光基板２０１と回路基板２０２との接合部２０３に設けられる第２接続部３７１によって電気的に接続される。かかる第２接続部３７１は、図示しない第１パッドおよび第２パッドで構成される。
　この第１パッドは、受光基板２０１における光入射側の面とは反対側の面（すなわち、回路基板２０２との界面）に露出して設けられ、銅または銅合金で構成される。また、第２パッドは、回路基板２０２における光入射側の面（すなわち、受光基板２０１との界面）に露出して設けられ、銅または銅合金で構成される。
　変形例１では、この第１パッドと第２パッドとがＣｕ－Ｃｕ接合で直接接合されて第２接続部３７１が形成される。そして、変形例１では、すべての有効画素３１０に、第２接続部３７１が１つずつ設けられる。
　このように、変形例１では、Ｃｕ－Ｃｕ接合で形成される第２接続部３７１によって、すべての受光回路２１１と諧調取得回路３７０との間が電気的に接続される。
　これにより、ビア配置部２２１、２２２、２６１、２６２（図３、４参照）で接続する必要がある配線の数を削減することができることから、ビア配置部２２１、２２２、２６１、２６２の面積を縮小することができる。
　したがって、変形例１によれば、ビア配置部２２１、２２２、２６１、２６２が縮小された領域に追加の有効画素３１０を配置可能となることから、固体撮像素子２００の解像度を向上させることができる。
　また、変形例１では、Ｃｕ－Ｃｕ接合で形成される第２接続部３７１によって受光回路２１１と諧調取得回路３７０との間が電気的に接続されることから、受光回路２１１と諧調取得回路３７０との間の電気抵抗を低減することができる。
　これにより、受光回路２１１のフォトダイオード３１１に入射した光の輝度に関する信号を諧調取得回路３７０に高速に転送することができる。したがって、変形例１によれば、非同期型の固体撮像素子２００において、さらに高速な処理を実施することができる。
　図２２は、本開示の実施形態の変形例１に係る有効画素３１０内の第１接続部２７０および第２接続部３７１の配置例を示す平面図である。なお、理解を容易にするため、図２２～図２４では第１接続部２７０および第２接続部３７１を円状に記載する。
　図２２の例では、有効画素３１０－１に属する第１接続部２７０－１が、平面視で有効画素３１０－１の１辺（図では左方の１辺）に重なるとともに、かかる有効画素３１０－１の１辺と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－１に属する第２接続部３７１－１が、平面視で有効画素３１０－１の他の１辺（図では上方の１辺）に重なるとともに、かかる有効画素３１０－１の他の１辺と接する画素分離部４１０にも重なるように配置される。
　同様に、図２２の例では、有効画素３１０－２に属する第１接続部２７０－２が、平面視で有効画素３１０－２の１辺（図では左方の１辺）に重なるとともに、かかる有効画素３１０－２の１辺と接する画素分離部４１０にも重なるように配置される。
　さらに、有効画素３１０－２に属する第２接続部３７１－２が、平面視で有効画素３１０－２の他の１辺（図では上方の１辺）に重なるとともに、かかる有効画素３１０－２の他の１辺と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－３に属する第１接続部２７０－３が、平面視で有効画素３１０－３の１辺（図では左方の１辺）に重なるとともに、かかる有効画素３１０－３の１辺と接する画素分離部４１０にも重なるように配置される。
　さらに、有効画素３１０－３に属する第２接続部３７１－３が、平面視で有効画素３１０－３の他の１辺（図では上方の１辺）に重なるとともに、かかる有効画素３１０－３の他の１辺と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－４に属する第１接続部２７０－４が、平面視で有効画素３１０－４の１辺（図では左方の１辺）に重なるとともに、かかる有効画素３１０－４の１辺と接する画素分離部４１０にも重なるように配置される。
　さらに、有効画素３１０－４に属する第２接続部３７１－４が、平面視で有効画素３１０－４の他の１辺（図では上方の１辺）に重なるとともに、かかる有効画素３１０－４の他の１辺と接する画素分離部４１０にも重なるように配置される。
　なお、有効画素３１０内の第１接続部２７０および第２接続部３７１の配置は、図２２の例に限られない。図２３は、本開示の実施形態の変形例１に係る有効画素３１０内の第１接続部２７０の別の配置例を示す平面図である。
　図２３の例では、有効画素３１０－１に属する第１接続部２７０－１および第２接続部３７１－１が、平面視で有効画素３１０－１に重なるとともに、かかる有効画素３１０－１と接する画素分離部４１０には重ならないように配置される。
　同様に、図２３の例では、有効画素３１０－２に属する第１接続部２７０－２および第２接続部３７１－２が、平面視で有効画素３１０－２に重なるとともに、かかる有効画素３１０－２と接する画素分離部４１０には重ならないように配置される。
　また、有効画素３１０－３に属する第１接続部２７０－３および第２接続部３７１－３が、平面視で有効画素３１０－３に重なるとともに、かかる有効画素３１０－３と接する画素分離部４１０には重ならないように配置される。
　また、有効画素３１０－４に属する第１接続部２７０－４および第２接続部３７１－４が、平面視で有効画素３１０－４に重なるとともに、かかる有効画素３１０－４と接する画素分離部４１０には重ならないように配置される。
　図２４は、本開示の実施形態の変形例１に係る有効画素３１０内の第１接続部２７０および第２接続部３７１の別の配置例を示す平面図である。図２４の例では、有効画素３１０－１に属する第１接続部２７０－１が、平面視で有効画素３１０－１の角部（図では左上の角部）に重なるとともに、かかる有効画素３１０－１の角部と接する画素分離部４１０にも重なるように配置される。
　また、有効画素３１０－１に属する第２接続部３７１－１が、平面視で有効画素３１０－１に重なるとともに、かかる有効画素３１０－１と接する画素分離部４１０には重ならないように配置される。
　同様に、図２４の例では、有効画素３１０－２に属する第１接続部２７０－２が、平面視で有効画素３１０－２の角部（図では左上の角部）に重なるとともに、かかる有効画素３１０－２の角部と接する画素分離部４１０にも重なるように配置される。
　さらに、有効画素３１０－２に属する第２接続部３７１－２が、平面視で有効画素３１０－２に重なるとともに、かかる有効画素３１０－２と接する画素分離部４１０には重ならないように配置される。
　また、有効画素３１０－３に属する第１接続部２７０－３が、平面視で有効画素３１０－３の角部（図では左上の角部）に重なるとともに、かかる有効画素３１０－３の角部と接する画素分離部４１０にも重なるように配置される。
　さらに、有効画素３１０－３に属する第２接続部３７１－３が、平面視で有効画素３１０－３に重なるとともに、かかる有効画素３１０－３と接する画素分離部４１０には重ならないように配置される。
　また、有効画素３１０－４に属する第１接続部２７０－４が、平面視で有効画素３１０－４の角部（図では左上の角部）に重なるとともに、かかる有効画素３１０－４の角部と接する画素分離部４１０にも重なるように配置される。
　さらに、有効画素３１０－４に属する第２接続部３７１－４が、平面視で有効画素３１０－４に重なるとともに、かかる有効画素３１０－３と接する画素分離部４１０には重ならないように配置される。
　なお、図２２～図２４の例では、各有効画素３１０に属する第１接続部２７０と第２接続部３７１とが入れ替わって配置されていてもよい。
　図２５は、本開示の実施形態の変形例２に係る有効画素３１０の回路構成を示す図である。図２５に示すように、変形例２では、複数の有効画素３１０に属するＮ型トランジスタ３２１のドレインが、同じ第３接続部３８０を介して電源配線４２２（すなわち、電源電圧ＶＤＤ）に接続される点が実施形態と異なる。
　第３接続部３８０は、図示しない第１パッドおよび第２パッドで構成される。
　この第１パッドは、受光基板２０１における光入射側の面とは反対側の面（すなわち、回路基板２０２との界面）に露出して設けられ、銅または銅合金で構成される。また、第２パッドは、回路基板２０２における光入射側の面（すなわち、受光基板２０１との界面）に露出して設けられ、銅または銅合金で構成される。
　変形例２では、この第１パッドと第２パッドとがＣｕ－Ｃｕ接合で直接接合されて第３接続部３８０が形成される。また、変形例２では、複数（図では２つ）の有効画素３１０で１つの第３接続部３８０が共有される。
　このように、変形例２では、Ｃｕ－Ｃｕ接合で形成される第３接続部３８０によって、Ｎ型トランジスタ３２１のドレインと電源配線４２２との間が電気的に接続される。
　これにより、ビア配置部２２１、２２２、２６１、２６２（図３、４参照）で接続する必要がある配線の数を削減することができることから、ビア配置部２２１、２２２、２６１、２６２の面積を縮小することができる。
　したがって、変形例２によれば、ビア配置部２２１、２２２、２６１、２６２が縮小された領域に追加の有効画素３１０を配置可能となることから、固体撮像素子２００の解像度を向上させることができる。
　また、変形例２では、複数の有効画素３１０で１つの第３接続部３８０を共有することにより、固体撮像素子２００内の第３接続部３８０の数を削減することができる。したがって、変形例２によれば、第３接続部３８０とは異なる接続部（第１接続部２７０、第２接続部３７１）を接合部２０３に容易に配置することができる。
　なお、図２５の例では、２つの有効画素３１０で１つの第３接続部３８０が共有される例について示したが、３つ以上の有効画素３１０で１つの第３接続部３８０を共有してもよい。
　図２６は、本開示の実施形態の変形例３に係る有効画素３１０の回路構成を示す図であり、選択されたオンイベントおよびオフイベントのいずれか一方の有無を検出する量子化器３５０について示している。
　変形例３に係る量子化器３５０は、Ｐ型トランジスタ３５１と、Ｎ型トランジスタ３５２と、スイッチ３５５とを有する。Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２は、電源電圧ＶＤＤの端子と接地電位の端子との間で、この順に直列に接続される。
　また、Ｐ型トランジスタ３５１のゲートは、減算器３４０の出力端子に接続される。Ｎ型トランジスタ３５２のゲートは、スイッチ３５５に接続される。
　そして、制御部１３０は、スイッチ３５５を切り替えることにより、Ｎ型トランジスタ３５２のゲートに上限しきい値を示すバイアス電圧Ｖｂｏｎまたは下限しきい値を示すバイアス電圧Ｖｂｏｆｆを印加することができる。Ｐ型トランジスタ３５１およびＮ型トランジスタ３５２の接続点３５６は、転送回路３６０に接続される。
　そして、Ｎ型トランジスタ３５２のゲートにバイアス電圧Ｖｂｏｎが印加されている場合、変形例３に係る量子化器３５０では、接続点３５６の電圧がオンイベント検出信号ＶＣＨとして転送回路３６０に出力される。
　一方で、Ｎ型トランジスタ３５２のゲートにバイアス電圧Ｖｂｏｆｆが印加されている場合、変形例３に係る量子化器３５０では、接続点３５６の電圧がオフイベント検出信号ＶＣＬとして転送回路３６０に出力される。
　このような構成により、変形例３に係る量子化器３５０は、制御部１３０によってオンイベントが選択されている場合に、微分信号が上限しきい値を超えると、ハイレベルのオンイベント検出信号ＶＣＨを出力する。
　一方で、変形例３に係る量子化器３５０は、制御部１３０によってオフイベントが選択されている場合に、微分信号が下限しきい値を下回ると、ローレベルのオフイベント検出信号ＶＣＬを出力する。
　たとえば、変形例３に係る固体撮像素子２００では、制御部１３０などの指令によって図示しない光源を点灯させる際に、制御部１３０がオンイベントを選択することにより、オンイベント検出信号ＶＣＨを効率よく出力することができる。
　また、変形例３に係る固体撮像素子２００では、制御部１３０などの指令によって図示しない光源を消灯させる際に、制御部１３０がオフイベントを選択することにより、オフイベント検出信号ＶＣＬを効率よく出力することができる。
　ここまで説明した変形例３では、量子化器３５０を構成するトランジスタの数を減らすことができることから、固体撮像素子２００のチップ面積を削減することができるとともに、固体撮像素子２００の消費電力を低減することができる。
［効果］
　実施形態に係る固体撮像素子２００は、受光基板２０１と、回路基板２０２と、複数の第１接続部２７０とを備える。受光基板２０１は、光電変換素子（フォトダイオード３１１）が設けられる受光回路２１１を複数有する。回路基板２０２は、受光基板２０１に直接接合され、複数の受光回路２１１の光電変換素子（フォトダイオード３１１）から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路２３１を有する。複数の第１接続部２７０は、受光基板２０１と回路基板２０２との接合部２０３に設けられ、対応する受光回路２１１とアドレスイベント検出回路２３１との間を電気的に接続する。
　これにより、固体撮像素子２００の解像度を向上させることができる。
　また、実施形態に係る固体撮像素子２００において、複数の第１接続部２７０は、対応する複数の受光回路２１１と複数のアドレスイベント検出回路２３１との間に位置する。
　これにより、非同期型の固体撮像素子２００において、さらに高速な処理を実施することができる。
　また、実施形態に係る固体撮像素子２００において、複数の第１接続部２７０の少なくとも一つは、受光基板２０１の接合面に形成される第１パッド４０３と、回路基板２０２の接合面に形成される第２パッド４０４とを有する。そして、第１パッド４０３と第２パッド４０４とは、同じ材料で構成されている。
　これにより、固体撮像素子２００内の多数の第１接続部２７０を一度の工程で形成することができる。
　また、実施形態に係る固体撮像素子２００において、第１パッド４０３と第２パッド４０４とは、直接接合されている。
　これにより、固体撮像素子２００内の多数の第１接続部２７０を一度の工程で形成することができる。
　また、実施形態に係る固体撮像素子２００において、回路基板２０２は、複数の受光回路２１１の光電変換素子（フォトダイオード３１１）に入射される光の諧調をそれぞれ取得する複数の諧調取得回路３７０を有する。そして、実施形態に係る固体撮像素子２００は、受光基板２０１と回路基板２０２との接合部２０３に設けられ、対応する受光回路２１１と諧調取得回路３７０との間を電気的に接続する複数の第２接続部３７１を備える。
　これにより、固体撮像素子２００の解像度を向上させることができる。
　また、実施形態に係る固体撮像素子２００は、受光基板２０１と回路基板２０２との接合部２０３に設けられ、光電変換素子（フォトダイオード３１１）と電源電圧ＶＤＤとの間を接続する複数の第３接続部３８０を備える。そして、複数の第３接続部３８０の少なくとも一つは、複数の光電変換素子（フォトダイオード３１１）で共有される。
　これにより、第３接続部３８０とは異なる接続部（第１接続部２７０、第２接続部３７１）を接合部２０３に容易に配置することができる。
［アドレスイベント検出部の第２構成例］
　図２７は、アドレスイベント検出部１０００の第２構成例を示すブロック図である。図２７に示すように、本構成例に係るアドレスイベント検出部１０００は、電流電圧変換部１３３１、バッファ１３３２、減算器１３３３、量子化器１３３４、及び、転送部１３３５の他に、記憶部１３３６及び制御部１３３７を有する構成となっている。
　記憶部１３３６は、量子化器１３３４と転送部１３３５との間に設けられており、制御部１３３７から供給されるサンプル信号に基づいて、量子化器１３３４の出力、即ち、コンパレータ１３３４ａの比較結果を蓄積する。記憶部１３３６は、スイッチ、プラスチック、容量などのサンプリング回路であってもよいし、ラッチやフリップフロップなどのデジタルメモリ回路でもあってもよい。
　制御部１３３７は、コンパレータ１３３４ａの反転（－）入力端子に対して所定の閾値電圧Ｖｔｈを供給する。制御部１３３７からコンパレータ１３３４ａに供給される閾値電圧Ｖｔｈは、時分割で異なる電圧値であってもよい。例えば、制御部１３３７は、光電流の変化量が上限の閾値を超えた旨を示すオンイベントに対応する閾値電圧Ｖｔｈ１、及び、その変化量が下限の閾値を下回った旨を示すオフイベントに対応する閾値電圧Ｖｔｈ２を異なるタイミングで供給することで、１つのコンパレータ１３３４ａで複数種類のアドレスイベントの検出が可能になる。
　記憶部１３３６は、例えば、制御部１３３７からコンパレータ１３３４ａの反転（－）入力端子に、オフイベントに対応する閾値電圧Ｖｔｈ２が供給されている期間に、オンイベントに対応する閾値電圧Ｖｔｈ１を用いたコンパレータ１３３４ａの比較結果を蓄積するようにしてもよい。尚、記憶部１３３６は、画素２０３０（図２８参照）の内部にあってもよいし、画素２０３０の外部にあってもよい。また、記憶部１３３６は、アドレスイベント検出部１０００の必須の構成要素ではない。すなわち、記憶部１３３６は、無くてもよい。
［第２構成例に係る撮像装置（スキャン方式）］
　上述した第１構成例に係る撮像装置１００は、非同期型の読出し方式にてイベントを読み出す非同期型の撮像装置である。但し、イベントの読出し方式としては、非同期型の読出し方式に限られるものではなく、同期型の読出し方式であってもよい。同期型の読出し方式が適用される撮像装置は、所定のフレームレートで撮像を行う通常の撮像装置と同じ、スキャン方式の撮像装置である。
　図２８は、本開示に係る技術が適用される撮像システムにおける撮像装置２０００として用いられる、第２構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。
　図２８に示すように、本開示の撮像装置としての第２構成例に係る撮像装置２０００は、画素アレイ部２０２１、駆動部２０２２、信号処理部２０２５、読出し領域選択部２０２７、及び、信号生成部２０２８を備える構成となっている。
　画素アレイ部２０２１は、複数の画素２０３０を含む。複数の画素２０３０は、読出し領域選択部２０２７の選択信号に応答して出力信号を出力する。複数の画素２０３０のそれぞれについては、画素内に量子化器コンパレータを持つ構成とすることもできる。複数の画素２０３０は、光の強度の変化量に対応する出力信号を出力する。複数の画素２０３０は、図２８に示すように、行列状に２次元配置されていてもよい。
　駆動部２０２２は、複数の画素２０３０のそれぞれを駆動して、各画素２０３０で生成された画素信号を信号処理部２０２５に出力させる。尚、駆動部２０２２及び信号処理部２０２５については、階調情報を取得するための回路部である。従って、イベント情報のみを取得する場合は、駆動部２０２２及び信号処理部２０２５は無くてもよい。
　読出し領域選択部２０２７は、画素アレイ部２０２１に含まれる複数の画素２０３０のうちの一部を選択する。具体的には、読出し領域選択部２０２７は、画素アレイ部２０２１の各画素２０３０からのリクエストに応じて選択領域を決定する。例えば、読出し領域選択部２０２７は、画素アレイ部２０２１に対応する２次元行列の構造に含まれる行のうちのいずれか１つもしくは複数の行を選択する。読出し領域選択部２０２７は、予め設定された周期に応じて１つもしくは複数の行を順次選択する。また、読出し領域選択部２０２７は、画素アレイ部２０２１の各画素２０３０からのリクエストに応じて選択領域を決定してもよい。
　信号生成部２０２８は、読出し領域選択部２０２７によって選択された画素の出力信号に基づいて、選択された画素のうちのイベントを検出した活性画素に対応するイベント信号を生成する。イベントは、光の強度が変化するイベントである。活性画素は、出力信号に対応する光の強度の変化量が予め設定された閾値を超える、又は、下回る画素である。例えば、信号生成部２０２８は、画素の出力信号を基準信号と比較し、基準信号よりも大きい又は小さい場合に出力信号を出力する活性画素を検出し、当該活性画素に対応するイベント信号を生成する。
　信号生成部２０２８については、例えば、信号生成部２０２８に入ってくる信号を調停するような列選択回路を含む構成とすることができる。また、信号生成部２０２８については、イベントを検出した活性画素の情報の出力のみならず、イベントを検出しない非活性画素の情報もを出力する構成とすることができる。
　信号生成部２０２８からは、出力線２０１５を通して、イベントを検出した活性画素のアドレス情報及びタイムスタンプ情報（例えば、（Ｘ，Ｙ，Ｔ））が出力される。但し、信号生成部２０２８から出力されるデータについては、アドレス情報及びタイムスタンプ情報だけでなく、フレーム形式の情報（例えば、（０，０，１，０，・・・））であってもよい。
［測距システム］
　本開示の実施形態に係る測距システムは、ストラクチャード・ライト方式の技術を用いて、被写体までの距離を測定するためのシステムである。また、本開示の実施形態に係る測距システムは、三次元（３Ｄ）画像を取得するシステムとして用いることもでき、この場合には、三次元画像取得システムということができる。ストラクチャード・ライト方式では、点像の座標とその点像がどの光源（所謂、点光源）から投影されたものであるかをパターンマッチングで同定することによって測距が行われる。
　図２９は、本開示の実施形態に係る測距システムの構成の一例を示す概略図であり、図３０は、回路構成の一例を示すブロック図である。
　本実施形態に係る測距システム３０００は、光源部として面発光半導体レーザ、例えば垂直共振器型面発光レーザ（ＶＣＳＥＬ）３０１０を用い、受光部として、ＤＶＳと呼ばれるイベント検出センサ３０２０を用いている。垂直共振器型面発光レーザ（ＶＣＳＥＬ）３０１０は、被写体に対して所定のパターンの光を投影する。本実施形態に係る測距システム３０００は、垂直共振器型面発光レーザ３０１０及びイベント検出センサ３０２０の他に、システム制御部３０３０、光源駆動部３０４０、センサ制御部３０５０、光源側光学系３０６０、及び、カメラ側光学系３０７０を備えている。
　システム制御部３０３０は、例えばプロセッサ（ＣＰＵ）によって構成されており、光源駆動部３０４０を介して垂直共振器型面発光レーザ３０１０を駆動し、センサ制御部３０５０を介してイベント検出センサ３０２０を駆動する。より具体的には、システム制御部３０３０は、垂直共振器型面発光レーザ３０１０とイベント検出センサ３０２０とを同期させて制御する。
　上記の構成の本実施形態に係る測距システム３０００において、垂直共振器型面発光レーザ３０１０から出射される、あらかじめ定められたパターンの光は、光源側光学系３０６０を透して被写体（測定対象物）３１００に対して投影される。この投影された光は、被写体３１００で反射される。そして、被写体３１００で反射された光は、カメラ側光学系３０７０を透してイベント検出センサ３０２０に入射する。イベント検出センサ３０２０は、被写体３１００で反射される光を受光し、画素の輝度変化が所定の閾値を超えたことをイベントとして検出する。イベント検出センサ３０２０が検出したイベント情報は、測距システム３０００の外部のアプリケーションプロセッサ３２００に供給される。アプリケーションプロセッサ３２００は、イベント検出センサ３０２０が検出したイベント情報に対して所定の処理を行う。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　光電変換素子が設けられる受光回路を複数有する受光基板と、
　前記受光基板に直接接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
　前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記アドレスイベント検出回路との間を電気的に接続する複数の第１接続部と、
　を備える固体撮像素子。
（２）
　前記複数の第１接続部は、対応する前記複数の受光回路と前記複数のアドレスイベント検出回路との間に位置する
　前記（１）に記載の固体撮像素子。
（３）
　前記複数の第１接続部の少なくとも一つは、前記受光基板の接合面に形成される第１パッドと、前記回路基板の接合面に形成される第２パッドとを有し、
　前記第１パッドと前記第２パッドとは、同じ材料で構成されている
　前記（１）または（２）に記載の固体撮像素子。
（４）
　前記第１パッドと前記第２パッドとは、直接接合されている
　前記（３）に記載の固体撮像素子。
（５）
　前記回路基板は、前記複数の受光回路の前記光電変換素子に入射される光の諧調をそれぞれ取得する複数の諧調取得回路を有し、
　前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記諧調取得回路との間を電気的に接続する複数の第２接続部を備える
　前記（１）～（４）のいずれか一つに記載の固体撮像素子。
（６）
　前記受光基板と前記回路基板との接合部に設けられ、前記光電変換素子と電源電圧との間を接続する複数の第３接続部を備え、
　前記複数の第３接続部の少なくとも一つは、複数の前記光電変換素子で共有される
　前記（１）～（５）のいずれか一つに記載の固体撮像素子。
（７）
　レンズと、
　固体撮像素子と、
　前記固体撮像素子を制御する制御部と、を備え、
　前記固体撮像素子は、
　光電変換素子が設けられる受光回路を複数有する受光基板と、
　前記受光基板に直接接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
　前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記アドレスイベント検出回路との間を電気的に接続する複数の接続部と、
　前記固体撮像素子の出力を信号処理する信号処理部と、
　を有する撮像装置。
（８）
　前記複数の第１接続部は、対応する前記複数の受光回路と前記複数のアドレスイベント検出回路との間に位置する
　前記（７）に記載の撮像装置。
（９）
　前記複数の第１接続部の少なくとも一つは、前記受光基板の接合面に形成される第１パッドと、前記回路基板の接合面に形成される第２パッドとを有し、
　前記第１パッドと前記第２パッドとは、同じ材料で構成されている
　前記（７）または（８）に記載の撮像装置。
（１０）
　前記第１パッドと前記第２パッドとは、直接接合されている
　前記（９）に記載の撮像装置。
（１１）
　前記回路基板は、前記複数の受光回路の前記光電変換素子に入射される光の諧調をそれぞれ取得する複数の諧調取得回路を有し、
　前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記諧調取得回路との間を電気的に接続する複数の第２接続部を備える
　前記（７）～（１０）のいずれか一つに記載の撮像装置。
（１２）
　前記受光基板と前記回路基板との接合部に設けられ、前記光電変換素子と電源電圧との間を接続する複数の第３接続部を備え、
　前記複数の第３接続部の少なくとも一つは、複数の前記光電変換素子で共有される
　前記（７）～（１１）のいずれか一つに記載の撮像装置。
１００　撮像装置
１１０　レンズ
１３０　制御部
２００　固体撮像素子
２０１　受光基板
２０２　回路基板
２０３　接合部
２１１　受光回路
２３１　アドレスイベント検出回路
２７０、２７０－１～２７０－４　第１接続部
３１０　有効画素
３１１　フォトダイオード（光電変換素子の一例）
３７１、３７１－１～３７１－４　第２接続部
３８０　第３接続部
４０３　第１パッド
４０４　第２パッド

Claims (12)

  1. 　光電変換素子が設けられる受光回路を複数有する受光基板と、
    　前記受光基板に直接接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
    　前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記アドレスイベント検出回路との間を電気的に接続する複数の第１接続部と、
    　を備える固体撮像素子。
  2. 　前記複数の第１接続部は、対応する前記複数の受光回路と前記複数のアドレスイベント検出回路との間に位置する
    　請求項１に記載の固体撮像素子。
  3. 　前記複数の第１接続部の少なくとも一つは、前記受光基板の接合面に形成される第１パッドと、前記回路基板の接合面に形成される第２パッドとを有し、
    　前記第１パッドと前記第２パッドとは、同じ材料で構成されている
    　請求項１に記載の固体撮像素子。
  4. 　前記第１パッドと前記第２パッドとは、直接接合されている
    　請求項３に記載の固体撮像素子。
  5. 　前記回路基板は、前記複数の受光回路の前記光電変換素子に入射される光の諧調をそれぞれ取得する複数の諧調取得回路を有し、
    　前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記諧調取得回路との間を電気的に接続する複数の第２接続部を備える
    　請求項１に記載の固体撮像素子。
  6. 　前記受光基板と前記回路基板との接合部に設けられ、前記光電変換素子と電源電圧との間を接続する複数の第３接続部を備え、
    　前記複数の第３接続部の少なくとも一つは、複数の前記光電変換素子で共有される
    　請求項１に記載の固体撮像素子。
  7. 　レンズと、
    　固体撮像素子と、
    　前記固体撮像素子を制御する制御部と、を備え、
    　前記固体撮像素子は、
    　光電変換素子が設けられる受光回路を複数有する受光基板と、
    　前記受光基板に直接接合され、前記複数の受光回路の前記光電変換素子から出力される電圧変化をそれぞれ検出する複数のアドレスイベント検出回路を有する回路基板と、
    　前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記アドレスイベント検出回路との間を電気的に接続する複数の第１接続部と、
    　前記固体撮像素子の出力を信号処理する信号処理部と、
    　を有する撮像装置。
  8. 　前記複数の第１接続部は、対応する前記複数の受光回路と前記複数のアドレスイベント検出回路との間に位置する
    　請求項７に記載の撮像装置。
  9. 　前記複数の第１接続部の少なくとも一つは、前記受光基板の接合面に形成される第１パッドと、前記回路基板の接合面に形成される第２パッドとを有し、
    　前記第１パッドと前記第２パッドとは、同じ材料で構成されている
    　請求項７に記載の撮像装置。
  10. 　前記第１パッドと前記第２パッドとは、直接接合されている
    　請求項９に記載の撮像装置。
  11. 　前記回路基板は、前記複数の受光回路の前記光電変換素子に入射される光の諧調をそれぞれ取得する複数の諧調取得回路を有し、
    　前記受光基板と前記回路基板との接合部に設けられ、対応する前記受光回路と前記諧調取得回路との間を電気的に接続する複数の第２接続部を備える
    　請求項７に記載の撮像装置。
  12. 　前記受光基板と前記回路基板との接合部に設けられ、前記光電変換素子と電源電圧との間を接続する複数の第３接続部を備え、
    　前記複数の第３接続部の少なくとも一つは、複数の前記光電変換素子で共有される
    　請求項７に記載の撮像装置。
PCT/JP2021/002230 2020-02-03 2021-01-22 固体撮像素子および撮像装置 WO2021157386A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202180008763.9A CN114930808A (zh) 2020-02-03 2021-01-22 固体摄像器件和摄像设备
EP21750799.5A EP4102568A4 (en) 2020-02-03 2021-01-22 SOLID STATE IMAGING ELEMENT AND IMAGING DEVICE
KR1020227024310A KR20220137000A (ko) 2020-02-03 2021-01-22 고체 촬상 소자 및 촬상 장치
US17/794,034 US20230052364A1 (en) 2020-02-03 2021-01-22 Solid-state imaging device and imaging apparatus
JP2021575720A JPWO2021157386A1 (ja) 2020-02-03 2021-01-22

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-016454 2020-02-03
JP2020016454 2020-02-03

Publications (1)

Publication Number Publication Date
WO2021157386A1 true WO2021157386A1 (ja) 2021-08-12

Family

ID=77199325

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/002230 WO2021157386A1 (ja) 2020-02-03 2021-01-22 固体撮像素子および撮像装置

Country Status (6)

Country Link
US (1) US20230052364A1 (ja)
EP (1) EP4102568A4 (ja)
JP (1) JPWO2021157386A1 (ja)
KR (1) KR20220137000A (ja)
CN (1) CN114930808A (ja)
WO (1) WO2021157386A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165854A (ja) * 2009-01-15 2010-07-29 Sony Corp 固体撮像装置及び電子機器
WO2017009944A1 (ja) * 2015-07-14 2017-01-19 オリンパス株式会社 固体撮像装置
WO2017013806A1 (ja) * 2015-07-23 2017-01-26 オリンパス株式会社 固体撮像装置
JP2018160667A (ja) * 2017-03-22 2018-10-11 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP2018182038A (ja) * 2017-04-12 2018-11-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5521721B2 (ja) * 2009-08-28 2014-06-18 ソニー株式会社 撮像素子およびカメラシステム
EP3047647B1 (en) 2013-09-16 2020-05-27 Prophesee Dynamic, single photodiode pixel circuit and operating method thereof
DE112018005712T5 (de) * 2017-10-30 2020-07-23 Sony Semiconductor Solutions Corporation Solid-state bildaufnahmeelement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165854A (ja) * 2009-01-15 2010-07-29 Sony Corp 固体撮像装置及び電子機器
WO2017009944A1 (ja) * 2015-07-14 2017-01-19 オリンパス株式会社 固体撮像装置
WO2017013806A1 (ja) * 2015-07-23 2017-01-26 オリンパス株式会社 固体撮像装置
JP2018160667A (ja) * 2017-03-22 2018-10-11 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP2018182038A (ja) * 2017-04-12 2018-11-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4102568A4

Also Published As

Publication number Publication date
EP4102568A4 (en) 2023-07-19
EP4102568A1 (en) 2022-12-14
CN114930808A (zh) 2022-08-19
KR20220137000A (ko) 2022-10-11
US20230052364A1 (en) 2023-02-16
JPWO2021157386A1 (ja) 2021-08-12

Similar Documents

Publication Publication Date Title
US10957724B2 (en) Single-photon avalanche diode image sensor with photon counting and time-of-flight detection capabilities
TW201911855A (zh) 具有堆疊基板的光感測器的偵測電路
US10645314B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
TW201911547A (zh) 光學感測器的像素以及光學感測器的操作方法
US10070079B2 (en) High dynamic range global shutter image sensors having high shutter efficiency
CN110300272B (zh) 堆叠芯片图像传感器和操作能够同时积聚电子和空穴的图像传感器的方法
CN211208448U (zh) 堆叠芯片图像传感器和固态堆叠芯片图像传感器
US20020008217A1 (en) Solid imaging device and method for manufacturing the same
WO2021157386A1 (ja) 固体撮像素子および撮像装置
WO2021153287A1 (ja) 固体撮像素子および撮像装置
WO2022149444A1 (ja) 固体撮像素子および撮像装置
US20220208815A1 (en) Image sensing device
WO2021161791A1 (ja) 固体撮像装置および撮像装置
US11451751B2 (en) Solid-state image pickup device and image pickup device
US11722792B2 (en) Image sensing device
WO2021161855A1 (ja) 固体撮像素子および撮像システム
WO2021153295A1 (ja) 固体撮像素子
WO2023105965A1 (ja) 固体撮像素子、及び撮像装置
US7522204B2 (en) Solid-state imaging device and electronic still camera

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21750799

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021575720

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2021750799

Country of ref document: EP

Effective date: 20220905