WO2021142697A1 - 时钟信号发生器、片内时钟系统及芯片 - Google Patents

时钟信号发生器、片内时钟系统及芯片 Download PDF

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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses

Definitions

  • FIG. 5 is a schematic diagram of a structure of a voltage-to-current conversion circuit provided by an embodiment of the present application.
  • the output of the clock circuit is greatly reduced.
  • the stability of the clock signal usually limits the highest frequency of the clock signal output by the clock circuit.
  • the clock signal generator provided by the embodiments of the present application does not need to be provided with a comparator.
  • the clock signal is generated by controlling the first transistor and the second transistor to be turned on or off.
  • the frequency of the clock signal is only the same as that of the first transistor and the second transistor.
  • the turn-on and turn-off time of the two transistors are related. By stably controlling the turn-on and turn-off time of the first transistor and the second transistor, the clock signal can be output with stable frequency.
  • FIG. 2 shows a schematic structural diagram of a clock signal generator provided by an embodiment of the present application.
  • the signal received by the input terminal S of the SR flip-flop will be described.
  • the potential at the node a is the voltage drop of the internal resistance of the transistor T1.
  • the internal resistance of the transistor T1 has a very small voltage drop, almost negligible.
  • the potential of the node a can be regarded as 0V.
  • the input terminal S of the SR flip-flop receives a low-level signal or "logic 0".
  • the transistor T1 is turned off, the potential at the node a is the potential of the power supply terminal Vdd.
  • the transistor T1 When the potential of the node n1 rises to a certain value, the transistor T1 is turned on, making the potential of point a1 a low potential, and the input terminal S of the SR trigger Receiving a low-level signal or "logic 0", the output terminal QN of the SR flip-flop is triggered to flip, that is, the output terminal QN of the SR flip-flop outputs a "logic 0" or a low-level signal; the capacitor C2 is discharged, and the node The potential of n2 gradually decreases.
  • the parameters of the transistor T1, the transistor T2, and the transistor T3 are correlated. Specifically, in order to provide a stable static operating point for the clock signal generator 100, the transistor T1 and the transistor T2 can have the same physical parameters and operating parameters, that is, the conduction voltage drop, internal resistance, power and other parameters are the same. The physical parameters and working parameters of the transistor T3 may also have a certain proportional relationship. Therefore, the current flowing through the node a1 and the current flowing through the node a2 can be made the same, and the current flowing through the node b and the current flowing through the node a1 have a certain proportional relationship, and the clock signal generator 100 can be reduced. Temperature drift of the static operating point.

Abstract

一种时钟信号发生器(100)、片内时钟系统以及芯片，其中，时钟信号发生器(100)包括：第一晶体管(T1)、第二晶体管(T2)、触发器和供电端；第一晶体管(T1)、第二晶体管(T2)的第一极耦合至供电端，第一晶体管(T1)、第二晶体管(T2)的第二极耦合至公共地(Gnd)；触发器的第一输入端耦合至第一晶体管(T1)的第一极，触发器的第二输入端耦合至第二晶体管(T2)的第一极。本时钟信号发生器(100)，可以使得输出的时钟信号的频率更加稳定。

Description

时钟信号发生器、片内时钟系统及芯片 技术领域
本申请实施例涉及电子电路技术，尤其涉及一种时钟信号发生器、片内时钟系统及芯片。
背景技术
随着人工智能技术、通信技术、半导体技术等电子技术的发展，片内系统的功能越来越复杂。为了保证片内系统的高可靠性、高运行速率，通常需要片内系统的内部设置时钟信号发生器，以为片内系统提供准确而又稳定的时钟信号。
相关技术中，时钟信号发生器通常设置有触发器和比较器，通过将比较器的输出端输出的信号提供至触发器的输入端，以使触发器基于输入端接收到的信号以在输出端产生时钟脉冲。通常，比较器的输入端和输出端之间存在时延，该时延基于电路静态工作点、温漂等通常而变化，这就导致时钟输出电路所输出的时钟频率发生变化，降低了时钟信号发生器所输出的时钟信号的频率的稳定性。由此，如何使得时钟信号发生器输出频率稳定的时钟信号成为一个问题。
发明内容
本申请提供的时钟信号发生器、片内时钟系统和芯片，通过将触发器的输入端分别耦合至第一晶体管的第一极和第二晶体管的第一极，可以使得时钟信号发生器的输出频率只与第一晶体管和第二晶体管的导通关断时间有关，从而使得时钟信号发生器可以产生频率稳定的时钟信号。
本申请采用如下技术方案：
第一方面，本申请实施例提供一种时钟信号发生器，时钟信号发生器包括第一晶体管、第二晶体管、触发器和供电端；所述第一晶体管、所述第二晶体管的第一极耦合至所述供电端，所述第一晶体管、所述第二晶体管的第二极耦合至所述公共地；所述触发器的第一输入端耦合至所述第一晶体管的第一极，所述触发器的第二输入端耦合至所述第二晶体管的第一极。
通过将触发器的第一输入端和第二输入端分别耦合至第一晶体管的第一极和第二晶体管的第一极，可以使得触发器的第一输入端和第二输入端所接收到的高电平信号或低电平信号只与第一晶体管和第二晶体管的导通时间或关断时间有关，进而使得触发器输出端的时钟脉冲信号的周期或频率只与第一晶体管、第二晶体管的导通时间和关断时间有关。这样一来，可以避免触发器所接收到的信号的时延随温度的改变导致时钟频率改变，从而可以使得时钟信号发生器输出的时钟信号的频率更加稳定。
在一种可能的实现方式中，所述时钟信号发生器还包括控制信号产生电路；所述控制信号产生电路的输出端分别耦合至所述第一晶体管的控制极和所述第二晶体 管的控制极；所述控制信号产生电路周期性的将控制信号提供至所述第一晶体管的控制极和所述第二晶体管的控制极，以使所述第一晶体管和所述第二晶体管基于所述控制信号交替导通和关断。
在一种可能的实现方式中，所述控制信号产生电路的输出端输出的控制信号为电压信号。此时，控制信号产生电路可以包括两个输出端，其中一个输出端与第一晶体管的控制极耦合，另外一个输出端与第二晶体管的控制极耦合。控制信号产生电路可以将产生的电压信号施加在第一晶体管的控制极和第一极之间以及第二晶体管的控制极和第二极之间，以交替控制第一晶体管和第二晶体管的导通和关断。
在一种可能的实现方式中，时钟信号发生器还包括第一电容和第二电容；所述第一电容的第一极耦合至所述第一晶体管的控制极，所述第一电容的第二极耦合至所述公共地，所述第一晶体管基于所述第一电容的充放电，周期性的导通或关断；所述第二电容的第一极耦合至所述第二晶体管的控制极，所述第二电容的第二极耦合至所述公共地，所述第二晶体管基于所述第二电容的充放电，周期性的导通或关断。
通过采用第一电容、第二电容的充放电实现对第一晶体管、第二晶体管的控制，进而触发触发器的第一输出端、第二输出端的电平翻转，产生时钟信号。而电容的充放电时间与电容自身的材料、容量以及电容充放电常数有关。因此，通过控制第一电容、第二电容的充放电时间即可控制时钟信号发生器输出的时钟频率，避免了时钟信号发生器中其他诸如集成运放等器件的温度漂移、静态工作点的改变导致输出的时钟信号的频率的改变，可以使得时钟信号发生器输出的时钟信号的频率更加稳定。此外，在某些应用场景中，当需要较高的时钟频率时，可以采用容量小、充放电时间快的电容；当需要较低的时钟频率时，可以采用容量大、充放电时间慢的电容，从而可以有效提高时钟信号发生器所要输出的时钟信号的最大频率，进而提高了时钟信号发生器的性能。所述控制信号产生电路的输出端输出的控制信号为电流信号，所述控制信号产生电路将所述电流信号周期性的交替提供至所述第一电容的第一极和所述第二电容的第一极，以为所述第一电容充电和所述第二电容充电。
在一种可能的实现方式中，所述时钟信号发生器还包括第三晶体管；所述第三晶体管的控制极、第一极耦合至所述供电端，第二极耦合至所述公共地；所述控制信号产生电路基于所述第三晶体管的第一极和第二极之间的电压信号，生成电流信号。
在一种可能的实现方式中，所述时钟信号发生器还包括电流镜电路；所述控制信号产生电路将所述第三晶体管的第一极和第二极之间的电压转换成电流提供至所述电流镜电路；所述电流镜电路基于预设比例对所接收到的电流进行镜像处理，将处理后的电流提供至所述第一电容的第一极和所述第二电容的第一极。
通过设置电流镜电路，可以降低对控制信号产生电路的要求，当时钟信号发生器需要输入较大的电流时，可以通过电流镜电路实现，从而可以提高控制信号产生电路的稳定性，进而提高时钟信号发生器所产生的时钟信号的稳定性。
在一种可能的实现方式中，所述时钟信号发生器还包括第一选择器和第二选择器；所述第一选择器的控制端耦合至所述触发器的第一输出端，所述第一选择器的 第一输入端耦合至所述控制信号产生电路的输出端，所述第一选择器的第二输入端耦合至所述公共地，所述第一选择器的输出端耦合至所述第一晶体管的控制极；所述第二选择器的控制端耦合至所述触发器的第二输出端，所述第二选择器的第一输入端耦合至所述控制信号产生电路的输出端，所述第二选择器的第二输入端耦合至所述公共地，所述第二选择器的输出端耦合至所述第二晶体管的控制极；所述第一选择器在所述触发器的第一输出端输出的时钟信号的控制下，周期性的选通所述第一选择器的第一输入端和第二输入端，以使所述第一电容周期性的充放电；所述第二选择器在所述触发器的第一输出端输出的时钟信号的控制下，周期性的选通所述第二选择器的第一输入端和第二输入端，以使所述第二电容周期性的充放电。
在一种可能的实现方式中，所述触发器的第一输入端通过偶数个反相器耦合至所述第二晶体管的第一极。
在一种可能的实现方式中，所述触发器的第二输入端通过偶数个反相器耦合至所述第三晶体管的第一极。
通过设置反相器，可以提高电路驱动能力，从而提高触发器的第一输入端、第二输入端的电平信号的翻转速度。
在一种可能的实现方式中，所述第一晶体管的数目、所述第二晶体管的数目和所述第三晶体管的数目成比例。例如，第一晶体管、第二晶体管、第三晶体管的数目为1:1:1。第一晶体管、第二晶体管、第三晶体管的参数相同。具体的，可以使得第一晶体管、第二晶体管和第三晶体管具有相同的物理参数和工作参数，即导通压降、内阻、功率等参数相同。从而降低时钟信号发生器静态工作点的温度漂移，使得时钟信号发生器的静态工作点更加稳定。
第二方面，本申请实施例提供了一种片内时钟系统，该片内时钟系统包括如第一方面所述的时钟信号发生器。
第三方面，本申请实施例提供了一种芯片，该芯片包括如第二方面所述的片内时钟系统。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的时钟电路的一个结构示意图；
图2是本申请实施例提供的时钟信号发生器的一个结构示意图；
图3是本申请实施例提供的时钟信号发生器的又一个结构示意图；
图4是本申请实施例提供的时钟信号发生器的又一个结构示意图；
图5是本申请实施例提供的电压电流变换电路的一个结构示意图；
图6是本申请实施例提供的时钟信号发生器的又一个结构示意图；
图7是本申请实施例提供的时钟信号发生器的具体结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文所提及的"第一"、"第二"以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，"一个"或者"一"等类似词语也不表示数量限制，而是表示存在至少一个。“耦合”、"连接"或者"相连"等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
在本文中提及的"单元"通常是指按照逻辑划分的功能性结构，该"单元"可以由纯硬件实现，或者，软硬件的结合实现。
在本申请实施中，“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示:单独存在A，同时存在A和B，单独存在B这三种情况。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个处理单元是指两个或两个以上的处理单元；多个系统是指两个或两个以上的系统。
请参考图1，图1示出了现有技术中典型的时钟电路。如图1所示，时钟电路包括用于将电压信号转换成电流信号的电压电流转换单元01和用于产生时钟信号的时钟信号单元02。电压电流转换单元01为时钟电路的前一级电路，其中的集成运放B1将电压转换成电流后提供至晶体管A1的栅极，从而通过晶体管A1向时钟信号单元02输入信号。时钟信号单元02为时钟电路的后一级电路，时钟信号单元02中设置有两个比较器C1、C2，用于产生SR触发器的触发信号。从图1中可以看出，比较器C1和比较器C2的其中一个信号输入端分别连接在晶体管A3和晶体管A4的漏极，而晶体管A3、A4的栅极由晶体管A1的漏极电流的控制，从而使得用于触发SR触发器的信号依赖于电压电流转换电路01以及比较器C1、C2输出的信号，进而使得SR触发器产生的时钟信号CLK具有跟随集成运放B1产生的电流以及比较器C1、C2输出的信号的特性。当集成运放B1的输入端输入的信号VREF或者电压电流转换单元01中的器件随温度或电源的变化而变化时，时钟信号CLK也会跟随变化，这样一来，大大降低了时钟电路输出的时钟信号的稳定性。其次，比较器C1、C2的输出信号与输入信号相比，通常存在时延。该时延通常限制了时钟电路输出的时钟信号的最高频率。鉴于此，本申请实施例提供的时钟信号发生器，可以不需要设置比较器，通过控制第一晶体管、第二晶体管导通或关断产生时钟信号，时钟信号的频率仅与第一晶体管和第二晶体管的导通和关断时间有关，通过稳定的控制第一晶体管和第二晶体管的导通和关断时间即可频率稳定的输出时钟信号。其次，在本申请实施例提供的一些实现方式中，利用电容的充放电控制第一晶体管和第二晶体管的导通和关断，可以使得第一晶体管和第二晶体管导通、关断的时间不会受到电压电流转换单元中的集成运放的时延、温漂等的影响，从而可以进一步提高可以提高时钟电路输出的时钟信号的最 高频率。
请参考图2，其示出了本申请实施例提供的时钟信号发生器的一个结构示意图。
在图2中，时钟信号发生器100包括电源端Vdd和时钟信号产生电路10，时钟信号产生电路10包括晶体管T1、晶体管T2、SR触发器。
在本实施例中，晶体管T1、晶体管T2分别包括控制极、第一极和第二极。晶体管T1、晶体管T2的第一极分别耦合至电源端Vdd。该电源端Vdd用于接收外部提供的电能。晶体管T1、晶体管T2的第二极分别耦合至公共地Gnd。这里的晶体管T1、晶体管T2可以为绝缘栅型场效应晶体管，例如可以为PMOS管、NMOS管等，在此不做限定。当晶体管T1、晶体管T2为NMOS管时，控制极可以为栅极，第一极可以为漏极，第二极可以为源极；当晶体管T1、晶体管T2为PMOS晶体管时，控制极可以为栅极，第一极可以为源极，第二极可以为漏极。图中示意性的示出了晶体管T1、晶体管T2为NMOS管的情形。
SR触发器包括输入端S、输入端R、输出端QN和输出端Q。其中，SR触发器的输入端S连接至晶体管T1的第一极，SR触发器的输入端R连接至晶体管T2的第一极，SR触发器的输出端QN或输出端Q用于输出时钟信号。图2中示意性的示出了SR触发器的输出端Q输出时钟信号的情形。也即是说，时钟信号发生器100通过对外接口Clk_out输出时钟信号。SR触发器工作过程中，SR触发器的输入端S、输入端R当前接收到的电平信号或逻辑信号与上一次接收到的电平信号或逻辑信号不同时，触发SR触发器的输出端QN和输出端Q电平信号的跳变。为了使得时钟信号发生器100输出的信号更加稳定，通常，SR触发器的输入端S和输入端R同一时刻接收到不同电平或不同逻辑的信号。即，当输入端S接收到“逻辑0”时，输入端R接收到“逻辑1”；当输入端S接收到“逻辑1”时，输入端R接收到“逻辑0”。
如图2所示，时钟信号发生器100还可以包括用于控制晶体管T1、晶体管T2导通和关断的控制信号产生电路20。该控制信号产生电路20可以包括但不限于可编程逻辑控制器(PLC，Programmable Logic Controller)、数字信号处理器(DSP，digital signal processor)、信号发生器等。其中，控制信号产生电路20的输出端分别耦合至晶体管T1的控制极和晶体管T2的控制极。
具体的，如图2所示，控制信号产生电路20可以包括两个输出端，其中一个输出端与晶体管T1的控制极耦合，另外一个输出端与晶体管T2的控制极耦合。这里，控制信号产生电路20输出的信号可以为电压信号。以晶体管T1为例，控制信号产生电路20可以与晶体管T1的第二极耦合至同一个公共地，从而控制信号产生电路20可以在晶体管T1的控制极和第二极之间施加电压信号，当该电压信号大于晶体管T1的开启电压时，晶体管T1导通；当停止施加电压信号时，晶体管T1关断。在本实施例中，控制信号产生电路20可以控制晶体管T1和晶体管T2交替导通和关断。也即是说，晶体管T1导通时，晶体管T2关断；晶体管T2导通时，晶体管T2关断。从而，可以实现SR触发器的输入端S和输出端R交替接收不同电平的信号。
结合图2所示的电路结构，对本申请实施例所示的时钟信号发生器100的工作原理进行说明。
以晶体管T1的工作状态为例，首先对SR触发器的输入端S接收到的信号进行说明。当晶体管T1导通时，结点a处的电位为晶体管T1的内阻压降。通常，晶体管T1的内阻 压降很小，几乎可以忽略不计，这里可以将结点a的电位看作0V。此时，SR触发器的输入端S接收到低电平信号或“逻辑0”。当晶体管T1关断时，结点a处的电位为供电端Vdd电位。此时，SR触发器的输入端S接收到高电平信号或“逻辑1”。晶体管T2的工作状态以及SR触发器的输入端R接收到的信号参见晶体管T1和SR触发器的输入端S接收到的信号的描述，在此不再赘述。
在第一时间段，控制晶体管T1导通，控制晶体管T2关断，此时SR触发器的输入端S接收低电平信号或者“逻辑0”，SR触发器的输入端R接收高电平信号或者“逻辑1”。此时，Q端输出低电平信号或“逻辑0”；在第二时间段，控制晶体管T1关断，控制晶体管T2导通，此时SR触发器的输入端S接收高电平信号或者“逻辑1”，SR触发器的输入端R接收低电平信号或者“逻辑0”。此时，Q端输出高电平信号或“逻辑1”。从而，基于所要产生的时钟周期，周期性的控制晶体管T1和晶体管T2导通或关断，可以在SR触发器的输出端Q交替输出高低电平信号，也即时钟脉冲信号。
从图2中可以看出，本申请实施例中，通过将SR触发器的输入端S、输入端R分别连接至晶体管T1第一极、晶体管T2的第一极，可以将SR触发器的输入端S、输入端R输入的信号与控制晶体管T1、晶体管T2导通或关断的控制信号分隔开。与图1所示的时钟电路中将比较器的输出端连接至SR触发器的输入端相比，本申请实施例中SR触发器输出端的时钟脉冲信号的周期或频率只与晶体管T1、晶体管T2的导通时间和关断时间有关。只要通过稳定的控制晶体管T1、晶体管T2的导通时间和关断时间，即可实现SR触发器输出稳定的时钟信号，避免由于比较器输出信号的时延随温度的改变导致时钟频率的改变，使得时钟信号发生器100输出的时钟信号的频率更加稳定。施加在第一晶体管T1、第二晶体管T2的控制极的信号还可以通过电容的充放电来实现。具体的，参看图3，其示出了本申请实施例提供的又一个时钟信号发生器的结构示意图。
如图3所示，在晶体管T1的控制极和公共地Gnd之间连接有电容C1、在晶体管T2的控制极和公共地Gnd之间连接有电容C2。此时，控制信号产生电路20内部可以设置有转换开关以使电容C1、电容C2充放电。当控制信号产生电路20向电容C1、电容C2充电时，控制信号产生电路20输出的控制信号为电流信号。以电容C1为例，控制信号产生电路20向电容C1输入电流信号，电容C1充电，n1点电位逐渐上升。当n1点电位上升到一定值，使得晶体管T1的控制极与第二极之间的电压大于开启电压时，晶体管T1导通；控制信号产生电路20内部电流信号产生端转换至低电位端(例如公共地端)时，电容C1放电，在电容C1的作用下，n1点电位不会突变，待电容C1放电到一定值，使得晶体管T1小于开启电压时，晶体管T1关断。当电容C1充电时，电容C2放电；电容C2充电时，电容C1放电。从而，通过控制电容C1、电容C2交替充放电实现晶体管T1、晶体管T2的交替导通和关断。在一种可能的实现方式中，时钟信号发生器100还包括第三晶体管T3，如图4所示。在图4中，晶体管T3可以为NMOS管、PMOS管等，在此不作限定。其中，晶体管T3的控制极和第一极耦合至电源端Vdd。该电源端Vdd用于接收外部提供的电能。晶体管T3的第二极耦合至公共地Gnd。当时钟信号发生器100外部电能通过电源端Vdd提供至晶体管T3的控制极和第一极时，晶体管T3的控制极和第二极之间的电压大于开启电压，晶体管T3导通。此时，图4中的结点b的电位等于晶体管T3的第一极与第二极的压降。在图4中，只要电源端Vdd提供的电能与公共地Gnd之间的电 压差大于晶体管T3的导通电压，晶体管即可工作在导通状态，电源信号即使改变也不会对结点b的电位产生较大的影响。因此，通过设置晶体管T3，可以为控制信号产生电路20提供稳定的电压信号，进而使得控制信号产生电路20将稳定的电流信号提供给时钟信号产生电路10。
在图4中，控制信号产生电路20可以将晶体管T3的第一极和第二极之间的电压信号转换为电流信号，交替提供至图3所示的电容C1和电容C2。
该实现方式中，控制信号产生电路20可以为输出电流与输入电压成比例关系的电路，现有技术中可以实现输出电流与输入电压成比例关系的电路均可以为本申请所示的控制信号产生电路20，在此不对其做具体限定。具体实现中，控制信号产生电路20可以为图5所示的结构。在图5所示的控制信号产生电路中，集成运放B1的输出端输出的电流为：集成运放的偏置电压、结点b的电位之和除以电阻R的阻值。通过设置集成运放B1的偏置电压和电阻R的阻值，即可使得集成运放B1的输出电流与结点b的电位具有一定的比例关系。
在一些可选的实现方式中，时钟信号发生器100还可以包括电流镜电路30，如图6所示，图6示出了电流镜电路30与其他电路元件的连接关系示意图。控制信号产生电路20的输出端耦合至电流镜电路30的输入端，电流镜电路30的输出端耦合至时钟信号产生电路10中晶体管T1极、晶体管T2的控制极。电流镜电路30对接收到的电流信号进行镜像处理后通过输出端将电流信号提供给时钟信号产生电路10中的电容C1、电容C2。其中，控制信号产生电路20可以为实现输出电流与输入电压成比例关系的电路，例如图5所示的控制信号产生电路20的电路结构。电流镜电路30可以为对电流以预设比例镜像处理的电流镜电路，或者是对电流以预设比例放大的电路。例如，电流镜电路的输入端与输出端的电流比为1：N。这里，N为大于等于1的整数。也即是说，该可选的实现方式中，电流镜电路30对控制信号产生电路20输入的电流以预设比例进行镜像处理，将处理后的电流提供至时钟信号产生电路10。
该可选的实现方式中，通过设置电流镜电路30，可以降低对控制信号产生电路20的要求，当时钟信号产生电路10需要输入较大的电流时，可以通过电流镜电路30实现，从而可以提高控制信号产生电路20的稳定性，进而提高时钟信号发生器100所产生的时钟信号的稳定性。
下面结合图7，对本申请实施例提供的时钟信号发生器100的具体结构进行说明。
在图7中，时钟信号发生器100包括时钟信号产生电路10、控制信号产生电路20、电流镜电路30、晶体管T3、供电端Vdd、时钟信号输出端Clk_out。其中，时钟信号产生电路10包括晶体管T1、晶体管T2、SR触发器、电容C1、电容C2。其中，时钟信号产生电路10中的各元器件之间的连接关系可参考图2、图3的相关描述，控制信号产生电路20、电流镜电路30中的各单元结构以及连接关系可参考图4-图6的相关描述，在此不再赘述。
如图7所示的时钟信号发生器100中，时钟信号产生电路10还包括选择器M1、选择器M2。其中，选择器M1的控制端k1耦合至SR触发器的输出端QN，选择器M1的输入端d1耦合至电流镜电路30的输出端，选择器M1的输入端d2耦合至公共地Gnd，选择器M1的输出端o1耦合至晶体管T1的控制极。选择器M2的控制端k2耦合至SR触发 器的输出端Q，选择器M2的输入端d3耦合至电流镜电路30的输出端，选择器M2的输入端d4耦合至公共地Gnd，选择器M2的输出端o2耦合至晶体管T2的控制极。电容C1耦合在晶体管T1的控制极和公共地Gnd之间，电容C2耦合在晶体管T2的控制极和公共地Gnd之间。
以选择器M1为例，对选择器M1、选择器M2的工作原理进行说明。当选择器M1的控制端k1接收到“逻辑0”或低电平信号时，选择器M1选通输入端d1，此时电流镜单元22的输出端连接至晶体管T1的控制极，电容C1充电，n1点电位逐渐上升。当n1点电位上升到一定值，使得晶体管T1的控制极与第二极之间的电压大于开启电压时，晶体管T1导通。当选择器M1的控制端k1接收到“逻辑1”或高电平信号时，选择器M1选通输入端d2，此时晶体管T1的控制极连接至公共地Gnd，电容C1放电，在电容C1的作用下，n1点电位不会突变，待电容C1放电到一定值，使得晶体管T1小于开启电压时，晶体管T1关断。选择器M2的工作原理与选择器M1相同，不再赘述。
在图7中，通过电容C1、电容C2的充放电实现晶体管T1、晶体管T2的导通或关断。电容C1、电容C2、选择器M1、选择器M2、晶体管T1、晶体管T2和触发器SR共同作用，周期性的产生时钟信号。
具体的，SR触发器的输出端QN与SR触发器的输入端S的电平信号相同，SR触发器的输出端Q与SR触发器的输入端R的电平信号相同。
假设当前时刻，SR触发器的输出端QN输出“逻辑1”或高电平信号，SR触发器的输出端Q输出“逻辑0”或低电平信号。在第一时间段，电容C1充电，结点n1电位逐渐升高，待结点n1电位升高到一定值时，晶体管T1导通，使得a1点电位为低电位，SR触发器的输入端S接收到低电平信号或“逻辑0”，此时触发SR触发器的输出端QN翻转，也即SR触发器的输出端QN输出“逻辑0”或低电平信号；电容C2放电，结点n2电位逐渐降低，待结点n2的电位下降到某一值时，晶体管T2关断，使得结点a2电位为高电位，SR触发器的输入端R接收到高电平信号，此时触发SR触发器的输出端Q翻转，也即SR触发器的输出端Q输出“逻辑1”或高电平信号。然后，进入第二时间段。
在第二时间段，电容C1放电，结点n1电位逐渐降低，待结点n1电位下降到某一值时，晶体管T1关断，使得a1点电位为高电位，SR触发器的输入端S接收到高电平信号或“逻辑1”，此时触发SR触发器的输出端QN翻转，也即SR触发器的输出端QN输出“逻辑1”或高电平信号；电容C2充电，结点n2电位逐渐升高，待结点n2电位上升到某一值时，晶体管T2导通，使得结点a2电位为低电位，SR触发器的输入端R接收到低电平信号，此时触发SR触发器的输出端Q翻转，也即SR触发器的输出端Q输出“逻辑0”或低电平信号。
由此，通过电容C1、电容C2的充放电，SR触发器的输出端Q和输出端QN周期性的输出高电平信号和低电平信号，也即分别在输出端Q和输出端QN形成时钟信号。其中，时钟信号的时钟频率为输出端Q的电平信号翻转频率或输出端QN的电平信号翻转频率。
从图7中可以看出，本实施例通过采用电容C1、电容C2的充放电实现对晶体管T1、晶体管T2的控制，进而触发RS触发器的输出端QN、输出端Q的电平翻转，产生时钟信号。
与图1所示的现有技术不同的是，本实施例中晶体管T1、晶体管T2的导通和关断时间仅与电容C1、电容C2的充放电时间有关，通过控制电容C1、电容C2的充放电时间即可控制时钟信号发生器100输出的时钟频率。而电容C1、电容C2的充放电时间与电容C1、电容C2自身的材料、容量以及电容充放电常数有关。从而，使得晶体管T1、晶体管T2的导通、关断时间与控制信号产生电路20的输出电流之间解耦，使得SR触发器输出的时钟信号与控制信号产生电路解耦，避免了由于控制信号产生电路中的集成运放的温度漂移、静态工作点的改变导致晶体管的导通关断时间的改变，提高了输出的时钟信号的稳定性。此外，在某些应用场景中，当需要较高的时钟频率时，可以采用容量小、充放电时间快的电容；当需要较低的时钟频率时，可以采用容量大、充放电时间慢的电容，因此，可以有效提高时钟信号发生器100所要输出的时钟信号的最大频率，提高了时钟信号发生器的性能。
在一些实现方式中，SR触发器的输入端S通过偶数个反相器耦合至晶体管T1的第一极；SR触发器的输入端R通过偶数个反相器耦合至晶体管T2的第一极。如图7所示，图7示意性的示出了SR触发器的输入端S通过F1、F2两个反相器耦合至晶体管T1的第一极、SR触发器的输入端R通过F3、F4两个反相器耦合至晶体管T2的第一极的情况。时钟信号发生器100通过设置反相器F1、反相器F2、反相器F3和反相器F4，可以提高电路驱动能力，从而提高SR触发器的输入端S、输入端R的电平信号的翻转速度。
在一些实现方式中，晶体管T1、晶体管T2和晶体管T3的参数相关联。具体的，为了给时钟信号发生器100提供稳定的静态工作点，可以使得晶体管T1和晶体管T2具有相同的物理参数和工作参数，即导通压降、内阻、功率等参数相同，晶体管T1和晶体管T3的物理参数和工作参数还可以具有一定的比例关系。从而可以使得流过结点a1的电流和流过结点a2的电流大小相同，流过结点b的电流和流过结点a1的电流的大小具有一定的比例关系，降低时钟信号发生器100静态工作点的温度漂移。
图2-图7所示的实施例中，示意性的示出了晶体管T1的数目、晶体管T2的数目、晶体管T3的数目为1：1:1的关系。在某些场景中，晶体管T1的数目、晶体管T2的数目和晶体管T3的数目还可以为其他的比例关系，例如，晶体管T1的数目可以为2个，该两个晶体管T1串联在供电端Vdd和公共地Gnd之间，晶体管T2的数目和晶体管T3的数目可以为1个。
本申请实施例还提供了一种片内时钟系统，该片内时钟系统可以包括上文所述的任意时钟信号发生器以及其他诸如电压源等结构。电压源等结构均为现有的公知技术，在此不再赘述。
本申请实施例还提供了一种芯片，该芯片包括上述片内时钟系统。包括上文所述的任意时钟信号发生器的片内时钟系统可以为芯片内部各模块提供稳定的时钟信号，从而使得芯片内各模块基于时钟信号稳定工作。
具体的，该芯片可以为集成电路芯片，包括但不限于人工智能芯片、数字信号处理芯片、图像处理芯片等。当芯片用于对终端设备(例如手机、计算机、可穿戴智能设备)等安装的应用提供图像处理功能、数据分析与计算功能时，上述电子设备可以为服务器设备，芯片可以设置于服务器设备中。芯片应用于自动驾驶领域，提供必要的车载计算时，上述电子设备可以为车载控制设备，该AI芯片还可以设置于车载控制设备中。上述芯片 还可以为5G芯片，此时，上述电子设备可以为与终端进行通信的基站硬件设备，该AI芯片可以设置于基站硬件设备中。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (13)

  1. 一种时钟信号发生器，其特征在于，包括第一晶体管、第二晶体管、触发器和供电端；
    所述第一晶体管、所述第二晶体管的第一极耦合至所述供电端，所述第一晶体管、所述第二晶体管的第二极耦合至所述公共地；
    所述触发器的第一输入端耦合至所述第一晶体管的第一极，所述触发器的第二输入端耦合至所述第二晶体管的第一极。
  2. 根据权利要求1所述的时钟信号发生器，其特征在于，所述时钟信号发生器还包括控制信号产生电路；
    所述控制信号产生电路的信号输出端分别耦合至所述第一晶体管的控制极和所述第二晶体管的控制极；
    所述控制信号产生电路周期性的将控制信号提供至所述第一晶体管的控制极和所述第二晶体管的控制极，以使所述第一晶体管和所述第二晶体管基于所述控制信号交替导通和关断。
  3. 根据权利要求2所述的时钟信号发生器，其特征在于，所述控制信号为电压信号。
  4. 根据权利要求2所述的时钟信号发生器，其特征在于，所述时钟信号发生器还包括第一电容和第二电容；
    所述第一电容的第一极耦合至所述第一晶体管的控制极，所述第一电容的第二极耦合至所述公共地，所述第一晶体管基于所述第一电容的充放电，周期性的导通或关断；
    所述第二电容的第一极耦合至所述第二晶体管的控制极，所述第二电容的第二极耦合至所述公共地，所述第二晶体管基于所述第二电容的充放电，周期性的导通或关断。
  5. 根据权利要求4所述的时钟信号发生器，其特征在于，所述控制信号为电流信号，所述控制信号产生电路将所述电流信号周期性的交替提供至所述第一电容的第一极和所述第二电容的第一极，以为所述第一电容充电和所述第二电容充电。
  6. 根据权利要求4所述的时钟信号发生器，其特征在于，所述时钟信号发生器还包括第三晶体管；
    所述第三晶体管的控制极、第一极耦合至所述供电端，所述第三晶体管的第二极耦合至所述公共地；
    所述控制信号产生电路基于所述第三晶体管的第一极和第二极之间的电压信号，生成所述电流信号。
  7. 根据权利要求5或6所述的时钟信号发生器，其特征在于，所述时钟信号发生器还包括电流镜电路；
    所述控制信号产生电路将所述电流信号提供至所述电流镜电路；
    所述电流镜电路基于预设比例对所接收到的电流进行镜像处理，将处理后的电流提供至所述第一电容的第一极和所述第二电容的第一极。
  8. 根据权利要求5-7任一项所述的时钟信号发生器，其特征在于，所述时钟信号发生器还包括第一选择器和第二选择器；
    所述第一选择器的控制端耦合至所述触发器的第一输出端，所述第一选择器的第一输入端耦合至所述控制信号产生电路的输出端，所述第一选择器的第二输入端耦合至所述公共地，所述第一选择器的输出端耦合至所述第一晶体管的控制极；
    所述第二选择器的控制端耦合至所述触发器的第二输出端，所述第二选择器的第一输入端耦合至所述控制信号产生电路的输出端，所述第二选择器的第二输入端耦合至所述公共地，所述第二选择器的输出端耦合至所述第二晶体管的控制极；
    所述第一选择器在所述触发器的第一输出端输出的时钟信号的控制下，周期性的选通所述第一选择器的第一输入端和第二输入端，以使所述第一电容周期性的充电和放电；
    所述第二选择器在所述触发器的第一输出端输出的时钟信号的控制下，周期性的选通所述第二选择器的第一输入端和第二输入端，以使所述第二电容周期性的充电和放电。
  9. 根据权利要求1-8任一项所述的时钟信号发生器，其特征在于，所述触发器的第一输入端通过偶数个反相器耦合至所述第二晶体管的第一极。
  10. 根据权利要求1-9任一项所述的时钟信号发生器，其特征在于，所述触发器的第二输入端通过偶数个反相器耦合至所述第三晶体管的第一极。
  11. 根据权利要求6所述的时钟信号发生器，其特征在于，所述第一晶体管的数目、所述第二晶体管的数目和所述第三晶体管的数目成预设比例；
    所述第一晶体管、所述第二晶体管、所述第二晶体管的参数相同。
  12. 一种片内时钟系统，其特征在于，所述片内时钟系统包括如权利要求1-11之一所述的时钟信号发生器。
  13. 一种芯片，其特征在于，所述芯片包括如权利要求12所述的片内时钟系统。
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