WO2021137341A1 - 금속-산화막 반도체 전계효과 트랜지스터 소자 및 그 제조 방법 - Google Patents

금속-산화막 반도체 전계효과 트랜지스터 소자 및 그 제조 방법 Download PDF

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WO2021137341A1
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장승엽
김재무
이호중
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엘지전자 주식회사
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention is applicable to a semiconductor device, and more particularly, relates to a MOSFET device made of silicon carbide and a method for manufacturing the same.
  • Silicon carbide (SiC) has physical properties such as higher breakdown voltage, excellent heat dissipation characteristics, and high temperature operation compared to silicon (Si), so power semiconductor devices using it are attracting attention as an alternative to existing silicon devices. have.
  • silicon carbide MOSFET devices made based on these characteristics can replace silicon insulated gate bipolar transistors (IGBTs) and silicon cool MOSFETs and suggest a solution to increase the power density of power converters. have. Therefore, such a silicon carbide MOSFET (MOSFET) device is being actively researched and developed in application fields such as white goods, electric vehicles, and ESS (energy storage system).
  • IGBTs silicon insulated gate bipolar transistors
  • ESS energy storage system
  • a current spreading layer may be introduced.
  • the device is usually formed through epitaxial growth or ion implantation.
  • the current diffusion layer must be formed deep enough to cover the p-well layer so that the resistance reduction effect can be properly exhibited.
  • the current diffusion layer is formed through thin film growth, a sufficiently deep current diffusion layer can be formed.
  • the current diffusion layer is formed over the entire area of the wafer, so that an unnecessary high concentration doping layer is formed on the edge of the device. Therefore, when a reverse voltage is applied, a decrease in breakdown voltage or an increase in leakage current may occur. This will require additional process and design improvements.
  • the technical problem to be solved by the present invention is to reduce the on-resistance of a metal-oxide semiconductor field effect transistor device, and to minimize the degradation of the off-breakdown voltage and leakage current characteristics.
  • An object of the present invention is to provide an oxide semiconductor field effect transistor device and a method for manufacturing the same.
  • the present invention provides a metal-oxide semiconductor field effect transistor device capable of maximizing the advantages of each method while using thin film growth and ion implantation together when forming a current diffusion layer of a metal-oxide semiconductor field effect transistor device, and its It is intended to provide a manufacturing method.
  • the present invention provides a metal-oxide semiconductor field effect transistor device comprising: a drain electrode; a substrate positioned on the drain electrode; an N-type drift layer located on the substrate; and a first current diffusion layer having a first doping concentration disposed on the drift layer.
  • a P-type well layer disposed on the first current diffusion layer and spaced apart from each other to define a channel; a second current diffusion layer positioned between the well layers and having a second doping concentration greater than the first doping concentration; a gate oxide layer disposed on the second current diffusion layer and the well layer; and a source electrode positioned on the gate oxide layer.
  • the well layer and the second current diffusion layer may be located in an active region of the device.
  • a plurality of P-type ring structures positioned on the first current diffusion layer and spaced apart from each other may be included.
  • the first current diffusion layer of the active region and the first current diffusion layer of the edge region may have substantially the same doping concentration.
  • the ring structure may be configured to improve withstand voltage characteristics in the edge region.
  • the doping concentration of the first current diffusion layer may have a doping concentration that does not deteriorate the withstand voltage characteristic.
  • an N+ region adjacent to the channel In addition, on the well layer, an N+ region adjacent to the channel; and a P+ region located on the other side of the channel.
  • the first current diffusion layer may be formed by thin film growth
  • the second current diffusion layer may be formed by ion implantation.
  • the present invention provides a metal-oxide semiconductor field effect transistor device comprising: a drain electrode; a substrate positioned on the drain electrode; an N-type drift layer located on the substrate; and a first current diffusion layer having a first doping concentration disposed on the drift layer.
  • a P-type well layer disposed on the first current diffusion layer and spaced apart from each other to define a channel; and a second current spreading layer positioned between the well layer and having a second doping concentration greater than the first doping concentration; and an outer edge region of the active region, wherein the edge region may include a plurality of P-shaped ring structures positioned on the first current diffusion layer and spaced apart from each other.
  • the device may include: a gate oxide layer disposed on the second current diffusion layer and the well layer; and a source electrode positioned on the gate oxide layer.
  • the device exhibits excellent electrical characteristics due to the improvement of current density in the active region, and at the same time, the withstand voltage characteristic due to the ring structure in the edge region may not be deteriorated.
  • the on-state current density is improved, and the off-state breakdown voltage and leakage current characteristics deteriorate. can be minimized.
  • FIG. 1 is a plan view of a metal-oxide semiconductor field effect transistor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A - A of a metal-oxide semiconductor field effect transistor device according to an embodiment of the present invention.
  • FIG 3 is a cross-sectional view of a metal-oxide semiconductor field effect transistor device according to an embodiment of the present invention.
  • FIG. 5 is a graph showing an off-state breakdown voltage (BV) according to a JFET distance (L JFET ) according to an increase in doping concentration when only the first current diffusion layer is present.
  • FIG. 6 is a graph showing the on-resistance of the on-state according to an embodiment of the present invention according to the JFET distance.
  • BV off-state breakdown voltage
  • L JFET JFET distance
  • FIGS. 8 to 11 are cross-sectional views illustrating a manufacturing process of a metal-oxide semiconductor field effect transistor device according to an embodiment of the present invention.
  • 1 is a plan view of a metal-oxide semiconductor field effect transistor device according to an embodiment of the present invention.
  • 2 is a cross-sectional view taken along line A - A of a metal-oxide semiconductor field effect transistor device according to an embodiment of the present invention.
  • a metal-oxide semiconductor field effect transistor (MOSFET) 100 includes an active region 110 and an edge region 120 . may include.
  • MOSFET metal-oxide semiconductor field effect transistor
  • the metal-oxide semiconductor field effect transistor device 100 is referred to as a MOSFET device 100 for short.
  • the present invention relates to a silicon carbide (silicon carbide; SiC) MOSFET device (100).
  • Silicon carbide has physical properties such as a higher breakdown voltage, excellent heat dissipation characteristics, and high temperature operation compared to silicon (Si), so power semiconductor devices using them are attracting attention as an alternative to existing silicon devices. have.
  • silicon carbide (SiC) MOSFET devices made based on these characteristics replace silicon insulated gate bipolar transistors (IGBTs) and silicon cool MOSFETs and provide a solution to increase the power density of power converters. can present Therefore, such a silicon carbide (SiC) MOSFET (MOSFET) device is being actively researched and developed in application fields such as white home appliances, electric vehicles, and energy storage systems (ESS).
  • IGBTs silicon insulated gate bipolar transistors
  • ESS energy storage systems
  • the left edge region 120 may represent a portion B of FIG. 1
  • the right edge region 120 may indicate a portion C of FIG. 1 .
  • the active region 110 is located on the central side of the MOSFET device 100 , and as shown in FIG. 2 , the same structure of the unit device 110 may be repeatedly located.
  • the plurality of ring structures 122b spaced apart from each other may be configured to improve withstand voltage characteristics in the edge region 120 . This will be described in detail later.
  • the active region 110 and the unit device 110 will be described using the same reference numerals.
  • FIG 3 is a cross-sectional view of a metal-oxide semiconductor field effect transistor device according to an embodiment of the present invention.
  • the unit element 110 is illustrated in (a), and the edge region 120 is illustrated in (b).
  • a drain electrode 111 may be positioned below the individual unit device 110 .
  • the source electrode 119 may be positioned above the unit element 110 . That is, each MOSFET unit device 110 may have a vertical structure in which current flows in a vertical direction of the unit device 110 .
  • a substrate 113 may be positioned on the drain electrode 111 .
  • a first contact layer 112a for helping contact between the drain electrode 111 and the substrate 113 may be positioned between the drain electrode 111 and the substrate 113 .
  • the first contact layer 112a may be formed of nickel silicide.
  • a drift layer 114 may be positioned on the substrate 113 .
  • the drift layer 114 may be a silicon carbide (SiC) substrate or a thin film growth layer (epitaxial layer), for example, 4H poly type silicon carbide.
  • thin film growth refers to a method of growing using a raw material such as, for example, chemical vapor deposition (CVD).
  • a first current diffusion layer 115b may be positioned on the drift layer 114 .
  • the first current diffusion layer 115b may be formed by thin film growth.
  • a first doping concentration that is a doping concentration of the first current diffusion layer 115b may be higher than that of the drift layer 114 .
  • a P-type well layer 116a formed to be spaced apart from each other to form (define) a channel may be positioned on both sides of the unit device on the first current diffusion layer 115b.
  • a second current diffusion layer 115a having a second doping concentration greater than the first doping concentration may be positioned between the first current diffusion layer 115b and the well layer 116a.
  • a gate oxide layer 112c may be disposed on the P-type well layer 116a.
  • a channel may be formed between the P-type well layers 116a spaced apart from each other and/or in a portion where the P-type well layer 116a contacts the gate oxide layer 112c.
  • an N+ region 116c adjacent to the channel and a P+ region 116b positioned at the other side of the channel may be positioned. That is, on the well layer 116a, two N+ regions 116c in the unit device 110 are positioned symmetrically with respect to the second current diffusion layer 115a in a portion adjacent to the channel region, and the N+ region 116c A P+ region 116b may be positioned outside.
  • the P+ region 116b may have a higher doping concentration than the P-type well layer 116a. That is, P+ may mean a higher doping concentration than P.
  • the N+ region 116c may have a higher doping concentration than the N-type drift layer 114 .
  • N+ may mean a doping concentration higher than N.
  • the P+ region 116b may be thicker than the N+ region 116c. Also, the P+ region 116b may be connected to the adjacent unit device 110 . In other words, the P+ region 116b may be positioned at a boundary between adjacent unit devices 110 .
  • the P+ region 116b may be a region for maintaining the energy level of the well layer 116a.
  • the P+ region 116b may be a region in which the well layer 116a maintains a ground (ground level).
  • a gate layer 117 may be positioned on the gate oxide layer 112c.
  • the gate layer 117 may be formed of polysilicon.
  • the gate layer 117 may be connected to a gate electrode (not shown) through another portion.
  • a source electrode 119 may be positioned on the gate layer 117 . Also, an inter layer dielectric 118 may be positioned between the gate layer 117 and the source electrode 119 .
  • a second contact layer 112b for helping contact between the source electrode 119 and the P+ region 116b and the N+ region 116c may be positioned on both sides of the gate oxide layer 112c.
  • the second contact layer 112b may be formed of nickel silicide.
  • the second current diffusion layer 115a may be positioned between the first current diffusion layer 115b and the gate oxide layer 112c. More specifically, the second current diffusion layer 115a may be positioned in contact between the first current diffusion layer 115b and the gate oxide layer 112c.
  • the first current diffusion layer 115b may be formed by a thin film growth method to a depth (thickness) sufficient to cover the P-type well layer 116a from an inverted viewpoint of the unit device 110 . .
  • the first doping concentration of the first current diffusion layer 115b may be higher than that of the drift layer 114 and lower than that of the second current diffusion layer 115a.
  • the second current diffusion layer 115a may be formed by ion implantation.
  • the second doping concentration of the second current diffusion layer 115a may be set higher than the first doping concentration of the first current diffusion layer 115b.
  • the first current diffusion layer 115b may be formed to have a doping concentration of about 8 ⁇ 10 15 cm ⁇ 3 to 2 ⁇ 10 16 cm ⁇ 3 by thin film growth. That is, the first doping concentration may be 8 ⁇ 10 15 cm ⁇ 3 to 2 ⁇ 10 16 cm ⁇ 3 .
  • the second current diffusion layer 115a may be formed to have a doping concentration of about 3 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 by ion implantation. That is, the second doping concentration may be 3 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 .
  • the first current diffusion layer 115b covers the P-type well layer 116a, current can be diffused through the P-type well layer 116a, and the second current diffusion layer 115a is additionally a JFET.
  • the device resistance can be lower and the length of the JFET region can be reduced.
  • edge region 120 positioned on the edge side of the individual unit device 110 will be described with reference to FIG. 3B .
  • a substrate 113 may be positioned on the drain electrode 111 .
  • a first contact layer 112a for helping contact between the drain electrode 111 and the substrate 113 may be positioned between the drain electrode 111 and the substrate 113 .
  • the first contact layer 112a may be formed of nickel silicide.
  • a drift layer 114 may be positioned on the substrate 113 .
  • the drift layer 114 may be a silicon carbide (SiC) substrate or a thin film growth layer (epitaxial layer), for example, 4H poly type silicon carbide.
  • the layers from the drain electrode 111 to the drift layer 114 in the edge region 120 may be the same as the layers of the unit device 110 in the active region 110 .
  • a first current diffusion layer 121 may be positioned on the drift layer 114 of the edge region 120 .
  • a plurality of P-type ring structures spaced apart from each other may be included on the first current diffusion layer 121 .
  • P-type ring structures Floating Field Ring; 122b
  • two ring structures 122b spaced apart from each other are shown in FIG. 3B , more ring structures 122b may be provided.
  • the ring structure 122b may be configured to improve withstand voltage characteristics of the device in the edge region 120 . Also, the doping concentration of the first current diffusion layer 121 may have a doping concentration that does not deteriorate the withstand voltage characteristic of the device.
  • the first current diffusion layer 121 may be formed by thin film growth.
  • the first doping concentration which is the doping concentration of the first current diffusion layer 121 , may be higher than that of the drift layer 114 .
  • the first current diffusion layer 115b of the active region 110 and the first current diffusion layer 121 of the edge region 120 may have substantially the same doping concentration. Also, the first current diffusion layer 115b of the active region 110 and the first current diffusion layer 121 of the edge region 120 may be simultaneously formed of the same material.
  • the edge region 120 may be formed in the same manner as the first current diffusion layer 115b of the active region 110 .
  • the doping concentration of the first current diffusion layer 121 of the edge region 120 is higher than that of the drift layer 114 , the withstand voltage characteristic of the ring structure 122b may not be deteriorated.
  • the second current diffusion layer 115a of the active region 110 is formed by ion implantation through a mask, it may not exist in the edge region 120 .
  • a gate oxide layer 112c and an interlayer dielectric 123 may be sequentially disposed on the ring structure 122b.
  • the gate oxide layer 112c and the intermediate dielectric layer 123 may be formed simultaneously with the gate oxide layer 112c and the intermediate dielectric layer 118 of the active region 110 .
  • a passivation layer 124 may be positioned on the intermediate dielectric layer 123 .
  • FIG. 4 shows the on-resistance (R ON ) state according to the JFET distance (L JFET ) when only the first current diffusion layer formed by thin film growth exists in the active region 110 .
  • R ON the on-resistance
  • L JFET the JFET distance
  • FIG. 5 is a graph showing an off-state breakdown voltage (BV) according to a JFET distance (L JFET ) according to an increase in doping concentration when only the first current diffusion layer is present. Referring to FIG. 5 , it can be seen that, as the doping concentration increases, the breakdown voltage BV greatly decreases downward.
  • the withstand voltage characteristic may be greatly reduced as the doping concentration of the first current diffusion layer increases.
  • FIG. 6 is a graph showing the on-resistance of the on-state according to an embodiment of the present invention according to the JFET distance.
  • BV off-state breakdown voltage
  • L JFET JFET distance
  • the breakdown voltage BV does not change significantly.
  • the breakdown voltage (BV) does not change significantly.
  • the active region 110 exhibits excellent electrical characteristics due to the improvement of the current density, while at the same time, the withstanding voltage characteristics due to the ring structure 122b in the edge region 120 are not deteriorated.
  • the on-state current density is improved, and the off-state breakdown voltage and leakage current characteristics are improved. deterioration can be minimized.
  • the conventional current diffusion layer can be formed through ion implantation or thin film growth.
  • the current diffusion layer is formed by ion implantation, there is a disadvantage in that the current diffusion layer cannot be formed sufficiently deep.
  • the doping level is increased, the withstand voltage characteristic of the edge region of the device is weakened, and thus the breakdown voltage is lowered.
  • the on-state current density is improved, and the off-state (Off-state) is improved. state) to minimize the degradation of the breakdown voltage and leakage current characteristics.
  • first current diffusion layer 115b and the second current diffusion layer 115a have the above-described doping concentrations (first doping concentration and second doping concentration), respectively.
  • FIGS. 8 to 11 are cross-sectional views illustrating a manufacturing process of a metal-oxide semiconductor field effect transistor device according to an embodiment of the present invention.
  • part (a) shows a cross-section of the active region 110 .
  • part (b) represents a cross-section of the edge region 120 .
  • the drift layer 114 may be formed on the substrate 113 .
  • the drift layer 114 may be a silicon carbide (SiC) thin film growth layer (epitaxial layer), for example, 4H poly type silicon carbide.
  • SiC silicon carbide
  • epilayer silicon carbide
  • thin film growth refers to a method of growing using a raw material such as, for example, chemical vapor deposition (CVD).
  • the drift layer 114 may have N-type conductivity by doping during thin film growth.
  • a first current diffusion layer 115b may be formed on the drift layer 114 .
  • the first current diffusion layer 115b may be formed by thin film growth.
  • the first current diffusion layer 115b may have N-type conductivity by doping during thin film growth.
  • the first current diffusion layer 115b may have a conductivity of a first doping concentration, and in this case, the first doping concentration may be higher than that of the drift layer 114 .
  • the drift layer 114 may be formed on the substrate 113 in the edge region 120 .
  • the drift layer 114 may have N-type conductivity by doping during thin film growth.
  • a first current diffusion layer 121 may be formed on the drift layer 114 .
  • the drift layer 114 and the first current diffusion layer 121 in the edge region 120 may be formed simultaneously with the drift layer 114 and the first current diffusion layer 115b in the active region 110 . Accordingly, the drift layer 114 and the first current diffusion layer 121 in the edge region 120 have substantially the same material properties as the drift layer 114 and the first current diffusion layer 115b in the active region 110 . can have Here, 'substantially the same' may mean material properties including variations according to positions when each layer is formed under the same growth conditions in the growth equipment.
  • a second current diffusion layer 115a may be formed on the first current diffusion layer 115b.
  • the second current diffusion layer 115a may be formed by ion implantation. That is, by ion implantation on the upper side of the first current diffusion layer 115b, a portion of the upper side of the first current diffusion layer 115b may be formed as the second current diffusion layer 115a.
  • the second current diffusion layer 115a may have a second doping concentration greater than the first doping concentration of the first current diffusion layer 115b.
  • the edge region 120 has a second current diffusion layer having a higher doping concentration than the first current diffusion layer 121 (115a) is not formed.
  • the first current diffusion layers 115b and 121 may be formed to have a doping concentration of about 8 ⁇ 10 15 cm ⁇ 3 to 2 ⁇ 10 16 cm ⁇ 3 by thin film growth. That is, the first doping concentration may be 8 ⁇ 10 15 cm ⁇ 3 to 2 ⁇ 10 16 cm ⁇ 3 .
  • the second current diffusion layer 115a may be formed to have a doping concentration of about 3 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 by ion implantation. That is, the second doping concentration may be 3 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 .
  • the MOSFET device 100 is in an on-state (On) state. -state current density is improved, but degradation of the off-state breakdown voltage and leakage current characteristics can be minimized. That is, the current density of the on-state of the MOSFET device 100 is improved compared to the case where only the first current diffusion layer 115b exists, but the breakdown voltage of the off-state is Compared to the case where only the first current diffusion layer 115b is present, it may not change substantially.
  • P-type well layers 116a may be formed in the active region 110 on both sides of the second current diffusion layer 115a from the viewpoint of a unit device.
  • the P-type well layer 116a may be formed by ion implantation.
  • the second current diffusion layer 115a may be positioned between the P-type well layers 116a spaced apart from each other on both sides.
  • the first current diffusion layer 121 is positioned above the edge region 120 .
  • an N+ region 116c and a P+ region 116b may be formed on the P-type well layer 116a in the active region 110 by ion implantation, respectively.
  • the N+ region 116c may be formed adjacent to the second current diffusion layer 115a.
  • the P+ region 116b may be formed at a position farther from the second current diffusion layer 115a than the N+ region 116c.
  • the N+ region 116c and the P+ region 116b may be symmetrically positioned with respect to the second current diffusion layer 115a in the unit device 110 .
  • the P+ region 116b may have a higher doping concentration than the P-type well layer 116a. That is, P+ may mean a higher doping concentration than P.
  • the N+ region 116c may have a higher doping concentration than the N-type drift layer 114 .
  • N+ may mean a doping concentration higher than N.
  • the P+ region 116b may be thicker than the N+ region 116c. Also, the P+ region 116b may be connected to the adjacent unit device 110 . In other words, the P+ region 116b may be positioned at a boundary between adjacent unit devices 110 .
  • a plurality of P-type ring structures (Floating Field Rings) 122b spaced apart from each other may be formed by ion implantation. Although two ring structures 122b spaced apart from each other are illustrated in FIG. 11B , more ring structures 122b may be provided.
  • the ring structure 122b may be formed by implanting ions into the first current diffusion layer 121 . That is, a portion of the previously formed first current diffusion layer 121 may be formed into a ring structure 122b by ion implantation. The ring structure 122b may form the P+ region 122a.
  • the P+ region 122a positioned on one side of the ring structure 122b may be a portion connected to the P+ region 116b of the active region. That is, the P+ region 122a of the edge region 120 may contact the P+ region 116b of the active region 110 .
  • a gate oxide layer 112c and an interlayer dielectric 123 may be sequentially disposed on the ring structure 122b.
  • the gate oxide layer 112c and the intermediate dielectric layer 123 may be formed simultaneously with the gate oxide layer 112c and the intermediate dielectric layer 118 of the active region 110 .
  • a passivation layer 124 may be formed on the intermediate dielectric layer 123 .
  • a drain electrode 111 may be formed under the substrate 113 of the active region 110 and the edge region 120 .
  • a first contact layer 112a for helping contact between the drain electrode 111 and the substrate 113 may be formed between the substrate 113 and the drain electrode 111 .
  • the first contact layer 112a may be formed of nickel silicide.
  • a gate oxide layer 112c and a gate layer 117 may be sequentially formed on the second current diffusion layer 115a and the P-type well layer 116a of the active region 110 .
  • the gate layer 117 may be formed of polysilicon.
  • the gate layer 117 may be connected to a gate electrode (not shown) through another portion.
  • a source electrode 119 may be formed on the gate layer 117 . Also, an inter layer dielectric 118 may be positioned between the gate layer 117 and the source electrode 119 .
  • a second contact layer 112b for helping contact between the source electrode 119 and the P+ region 116b and the N+ region 116c may be positioned on both sides of the gate oxide layer 112c.
  • the second contact layer 112b may be formed of nickel silicide.
  • a MOSFET device including the active region 110 and the edge region 120 as shown in FIG. 3 may be formed.
  • the MOSFET device formed by this manufacturing process improves the current density of the on-state, but deteriorates the breakdown voltage and leakage current characteristics of the off-state. can be minimized.
  • first current diffusion layer 115b and the second current diffusion layer 115a have the above-described doping concentrations (first doping concentration and second doping concentration), respectively.

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Abstract

본 발명은 반도체 소자에 적용 가능하며, 특히, 실리콘 카바이드로 제작되는 모스펫(MOSFET) 소자 및 그 제조 방법에 관한 것이다. 본 발명은, 금속-산화막 반도체 전계효과 트랜지스터 소자에 있어서, 드레인 전극; 상기 드레인 전극 상에 위치하는 기판; 상기 기판 상에 위치하는 N-형의 드리프트 층; 및 상기 드리프트층 상에 위치하는 제1 도핑 농도를 가지는 제1 전류 확산층; 상기 제1 전류 확산층 상에 위치하고 서로 이격되어 형성되어 채널을 정의하는 P-형의 우물층; 상기 우물층 사이에 위치하고 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 가지는 제2 전류 확산층; 상기 제2 전류 확산층 및 상기 우물층 상에 위치하는 게이트 산화물층; 및 상기 게이트 산화물층 상에 위치하는 소스 전극을 포함할 수 있다.

Description

금속-산화막 반도체 전계효과 트랜지스터 소자 및 그 제조 방법
본 발명은 반도체 소자에 적용 가능하며, 특히, 실리콘 카바이드로 제작되는 모스펫(MOSFET) 소자 및 그 제조 방법에 관한 것이다.
실리콘 카바이드(Silicon carbide; SiC)는 실리콘(Silicon; Si) 에 비해 높은 항복전압, 우수한 열 방출특성, 고온 동작가능 등의 물리적 특성을 가지고 있으므로 이를 이용한 전력 반도체 소자는 기존 실리콘 소자의 대안으로 주목받고 있다.
특히, 이러한 특성을 바탕으로 만들어진 실리콘 카바이드 모스펫(MOSFET) 소자는 실리콘 IGBT(Insulated gate bipolar transistor)와 실리콘 쿨 모스펫(cool MOSFET)을 대체하고 전력변환장치의 전력밀도를 높일 수 있는 해법을 제시할 수 있다. 따라서, 이러한 실리콘 카바이드 모스펫(MOSFET) 소자는 백색 가전, 전기 자동차, ESS(energy storage system) 등의 응용분야에서 활발히 연구 개발되고 있다.
이와 같은 전력 반도체 소자의 온-저항(On-state resistance)을 낮추기 위해 전류 확산층(Current Spreading Layer)을 도입할 수 있다. 이 경우, 보통 박막 성장 (Epitaxial Growth) 혹은 이온 주입(Implant)을 통해 소자를 형성한다.
전류 확산층은 p-우물층(well)을 덮을 만큼 충분히 깊게 형성해야 저항 감소 효과가 제대로 발휘될 수 있다. 그런데, 이온 주입을 통해 전류 확산층을 형성하는 경우는 장비의 최대 이온주입 에너지의 한계로 인하여, 매우 깊게 전류 확산층을 형성하기 어렵다. 또한, 최적화 설계를 통해 이온 주입을 통해 전류 확산층을 형성한다고 하더라도 높은 에너지의 이온 주입에 따른 손상(Damage)을 피하기 어렵다.
한편, 전류 확산층을 박막 성장을 통해 형성하게 되면 충분히 깊은 전류 확산층을 형성할 수 있지만, 웨이퍼 전 영역에 걸쳐서 전류 확산층이 형성되어서 소자의 테두리(chip edge) 부분에 불필요한 고농도 도핑(Doping) 층이 형성되게 되므로, 역전압이 걸릴 시 항복전압 감소 혹은 누설전류 증가 현상이 발생할 수 있다. 이를 위해 추가적인 공정 및 설계 추가 개선이 필요하게 된다.
따라서, 전류 확산층을 통해 소자 저항을 충분히 감소시키면서도 역전압 상황에서 누설전류 및 항복전압에 손해를 보지 않는 방안을 찾는 것이 필요하다.
본 발명의 해결하고자 하는 기술적 과제는 금속-산화막 반도체 전계효과 트랜지스터 소자의 온-저항을 감소시키되, 오프-항복전압 (Breakdown Voltage) 및 누설전류(Leakage Current) 특성의 열화를 최소화시킬 수 있는 금속-산화막 반도체 전계효과 트랜지스터 소자 및 그 제조 방법을 제공하고자 한다.
또한, 본 발명은 금속-산화막 반도체 전계효과 트랜지스터 소자의 전류 확산층의 형성 시, 박막 성장과 이온 주입을 함께 이용하면서, 각각의 방법의 장점을 극대화시킬 수 있는 금속-산화막 반도체 전계효과 트랜지스터 소자 및 그 제조 방법을 제공하고자 한다.
상기 목적을 달성하기 위한 제1관점으로서, 본 발명은, 금속-산화막 반도체 전계효과 트랜지스터 소자에 있어서, 드레인 전극; 상기 드레인 전극 상에 위치하는 기판; 상기 기판 상에 위치하는 N-형의 드리프트 층; 및 상기 드리프트층 상에 위치하는 제1 도핑 농도를 가지는 제1 전류 확산층; 상기 제1 전류 확산층 상에 위치하고 서로 이격되어 형성되어 채널을 정의하는 P-형의 우물층; 상기 우물층 사이에 위치하고 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 가지는 제2 전류 확산층; 상기 제2 전류 확산층 및 상기 우물층 상에 위치하는 게이트 산화물층; 및 상기 게이트 산화물층 상에 위치하는 소스 전극을 포함할 수 있다.
또한, 상기 우물층 및 상기 제2 전류 확산층은, 상기 소자의 활성 영역에 위치할 수 있다.
또한, 상기 활성 영역의 외측의 테두리 영역에서, 상기 제1 전류 확산층 상에 위치하는 다수의 서로 이격된 P-형의 링 구조를 포함할 수 있다.
또한, 상기 활성 영역의 상기 제1 전류 확산층과 상기 테두리 영역의 상기 제1 전류 확산층은 실질적으로 동일한 도핑 농도를 가질 수 있다.
또한, 상기 링 구조는, 상기 테두리 영역에서 내전압 특성을 향상시키기 위한 구성일 수 있다.
또한, 상기 제1 전류 확산층의 도핑 농도는 상기 내전압 특성을 저하시키지 않는 도핑 농도를 가질 수 있다.
또한, 상기 우물층 상에는, 상기 채널에 인접한 N+ 영역; 및 상기 채널의 타측에 위치하는 P+ 영역을 포함할 수 있다.
또한, 상기 제1 전류 확산층은 박막 성장에 의하여 형성되고, 상기 제2 전류 확산층은 이온 주입에 의하여 형성될 수 있다.
상기 목적을 달성하기 위한 제1관점으로서, 본 발명은, 금속-산화막 반도체 전계효과 트랜지스터 소자에 있어서, 드레인 전극; 상기 드레인 전극 상에 위치하는 기판; 상기 기판 상에 위치하는 N-형의 드리프트 층; 및 상기 드리프트층 상에 위치하는 제1 도핑 농도를 가지는 제1 전류 확산층; 상기 제1 전류 확산층 상에 위치하고 서로 이격되어 형성되어 채널을 정의하는 P-형의 우물층; 및 상기 우물층 사이에 위치하고 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 가지는 제2 전류 확산층을 포함하는 활성 영역; 및 상기 활성 영역의 외측의 테두리 영역을 포함하고, 상기 테두리 영역은 상기 제1 전류 확산층 상에 위치하는 다수의 서로 이격된 P-형의 링 구조를 포함할 수 있다.
또한, 상기 소자는, 상기 제2 전류 확산층 및 상기 우물층 상에 위치하는 게이트 산화물층; 및 상기 게이트 산화물층 상에 위치하는 소스 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 다음과 같은 효과가 있다.
먼저, 소자의 활성 영역에서 전류 밀도의 향상에 의한 우수한 전기적 특성을 보이면서, 동시에 테두리 영역에서의 링 구조에 의한 내전압 특성은 저하되지 않을 수 있다.
또한, 본 발명의 실시예에 의하면, 온-상태(On-state)의 전류 밀도를 향상시키되, 오프-상태(Off-state)의 항복전압(Breakdown Voltage) 및 누설전류 (Leakage Current) 특성의 열화를 최소화할 수 있다.
나아가, 본 발명의 또 다른 일실시예에 따르면, 여기에서 언급하지 않은 추가적인 기술적 효과들도 있다. 당업자는 명세서 및 도면의 전취지를 통해 이해할 수 있다.
도 1은 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자의 A - A 선 단면도이다.
도 3은 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자의 단면도이다.
도 4는 제1 전류 확산층만 존재할 경우의 도핑 농도 증가에 따른 온-상태의 온-저항의 JFET 거리에 따른 그래프이다.
도 5는 제1 전류 확산층만 존재할 경우의 도핑 농도 증가에 따른 오프-상태의 항복 전압(BV)의 JFET 거리(L JFET)에 따른 그래프이다.
도 6은 본 발명의 일 실시예에 의한 온-상태의 온-저항의 JFET 거리에 따른 그래프이다.
도 7은 본 발명의 일 실시예에 의한 오프-상태의 항복 전압(BV)의 JFET 거리(L JFET)에 따른 그래프이다.
도 8 내지 도 11은 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자의 제조 과정을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
나아가, 설명의 편의를 위해 각각의 도면에 대해 설명하고 있으나, 당업자가 적어도 2개 이상의 도면을 결합하여 다른 실시예를 구현하는 것도 본 발명의 권리범위에 속한다.
또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자의 평면도이다. 또한, 도 2는 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자의 A - A 선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자(Metal-oxide semiconductor field effect transistor; MOSFET; 100)는 활성 영역(110)과 테두리 영역(120)을 포함할 수 있다. 이하, 설명의 편의상, 금속-산화막 반도체 전계효과 트랜지스터 소자(100)는 줄여서 모스펫 소자(100)라 칭한다.
특히, 본 발명은 탄화 규소(실리콘 카바이드; SiC) 모스펫 소자(100)에 관한 것이다.
실리콘 카바이드(Silicon carbide; SiC)는 실리콘(Silicon; Si) 에 비해 높은 항복전압, 우수한 열 방출특성, 고온 동작가능 등의 물리적 특성을 가지고 있으므로 이를 이용한 전력 반도체소자는 기존 실리콘 소자의 대안으로 주목받고 있다.
특히, 이러한 특성을 바탕으로 만들어진 실리콘 카바이드(SiC) 모스펫(MOSFET) 소자는 실리콘 IGBT(Insulated gate bipolar transistor)와 실리콘 쿨 모스펫(cool MOSFET)을 대체하고 전력변환장치의 전력밀도를 높일 수 있는 해법을 제시할 수 있다. 따라서, 이러한 실리콘 카바이드(SiC) 모스펫(MOSFET) 소자는 백색가전, 전기 자동차, ESS(energy storage system) 등의 응용분야에서 활발히 연구 개발되고 있다.
도 2에서 좌측의 테두리 영역(120)은 도 1의 B 부분을 나타낼 수 있고, 도 2에서 우측의 테두리 영역(120)은 도 1의 C 부분을 나타낼 수 있다.
또한, 활성 영역(110)은 모스펫 소자(100)의 중앙측에 위치하고, 도 2에서 도시하는 바와 같이, 동일한 단위 소자(110)의 구조가 반복적으로 위치할 수 있다. 이러한 서로 이격된 다수의 링 구조(122b)는 테두리 영역(120)에서 내전압 특성을 향상시키기 위한 구성일 수 있다. 이에 대해서는 자세히 후술한다. 이하, 활성 영역(110)과 단위 소자(110)는 동일한 도면 부호를 이용하여 설명한다.
도 3은 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자의 단면도이다.
도 3을 참조하면, (a)에서 단위 소자(110)를 도시하고 있고, (b)에서 테두리 영역(120)을 도시하고 있다.
먼저, 도 3의 (a)를 참조하여 개별 단위 소자(110)의 구조를 자세히 설명한다.
개별 단위 소자(110)의 하측에는 드레인 전극(111)이 위치할 수 있다. 또한, 단위 소자(110)의 상측에는 소스 전극(119)이 위치할 수 있다. 즉, 개별 모스펫 단위 소자(110)는 전류가 단위 소자(110)의 수직 방향으로 흐르게 되는 수직형 구조를 가질 수 있다.
드레인 전극(111) 상에는 기판(113)이 위치할 수 있다. 드레인 전극(111)과 기판(113) 사이에는 드레인 전극(111)과 기판(113) 사이의 접촉을 돕기 위한 제1 컨택층(112a)이 위치할 수 있다. 이러한 제1 컨택층(112a)은 니켈 실리사이드(Ni Silicide)로 형성될 수 있다.
기판(113) 상에는 드리프트(Drift)층(114)이 위치할 수 있다. 이러한 드리프트층(114)은 실리콘 카바이드(SiC) 기판 또는 박막 성장층(에피택셜층; Epitaxial layer)일 수 있고, 예를 들어 4H 폴리타입(poly type) 실리콘 카바이드일 수 있다. 이하, 본 명세서에서 박막 성장은 일례로 CVD(Chemical vapor deposition)와 같은 원료 물질을 이용하여 성장하는 방식을 의미한다.
이러한 드리프트층(114) 상에는 제1 전류 확산층(115b)이 위치할 수 있다. 이러한 제1 전류 확산층(115b)는 박막 성장에 의하여 형성될 수 있다. 제1 전류 확산층(115b)의 도핑 농도인 제1 도핑 농도는 드리프트층(114)보다 높을 수 있다.
제1 전류 확산층(115b) 상에는 단위 소자의 양측에 서로 이격되어 형성되어 채널을 형성(정의)하는 P-형의 우물층(116a)이 위치할 수 있다. 제1 전류 확산층(115b) 및 우물층(116a) 사이에는 제1 도핑 농도보다 큰 제2 도핑 농도를 가지는 제2 전류 확산층(115a)이 위치할 수 있다.
또한, P-형 우물층(116a) 상에는 게이트 산화물층(112c)이 위치할 수 있다. 이때, 서로 이격되어 형성된 P-형 우물층(116a)의 사이 및/또는 P-형 우물층(116a)이 게이트 산화물층(112c)이 접하는 부분에 채널이 형성될 수 있다.
한편, 우물층(116a) 상에는, 이러한 채널에 인접한 N+ 영역(116c) 및 채널의 타측에 위치하는 P+ 영역(116b)이 위치할 수 있다. 즉, 우물층(116a) 상에는 채널 영역에 인접한 부분에 단위 소자(110) 내에 두 개의 N+ 영역(116c)이 제2 전류 확산층(115a)에 대하여 대칭적인 방향으로 위치하고, 이 N+ 영역(116c)의 외측에 P+ 영역(116b)이 위치할 수 있다.
여기서, P+ 영역(116b)은 P-형의 우물층(116a)보다 높은 도핑 농도를 가질 수 있다. 즉, P+는 P보다 높은 도핑 농도를 의미할 수 있다. 마찬가지로, N+ 영역(116c)은 N-형의 드리프트층(114)보다 높은 도핑 농도를 가질 수 있다. N+는 N보다 높은 도핑 농도를 의미할 수 있다.
이때, P+ 영역(116b)은 N+ 영역(116c)보다 두꺼울 수 있다. 또한, P+ 영역(116b)은 인접 단위 소자(110)와 연결될 수 있다. 다르게 말하면, P+ 영역(116b)은 인접 단위 소자(110) 사이의 경계에 위치할 수 있다.
이러한 P+ 영역(116b)은 우물층(116a)의 에너지 준위를 유지시키기 위한 영역일 수 있다. 예를 들어, P+ 영역(116b)은 우물층(116a)이 그라운드(ground; 접지 준위)를 유지하도록 하는 영역일 수 있다.
게이트 산화물층(112c) 상에는 게이트층(117)이 위치할 수 있다. 이러한 게이트층(117)은 폴리 실리콘(Poly Silicon)으로 형성될 수 있다. 게이트층(117)은 다른 부분을 통하여 게이트 전극(도시되지 않음)과 연결될 수 있다.
게이트층(117) 상에는 소스 전극(119)이 위치할 수 있다. 또한, 게이트층(117)과 소스 전극(119) 사이에는 중간 유전체층(Inter layer Dielectric; 118)이 위치할 수 있다.
한편, 게이트 산화물층(112c)의 양측에는 소스 전극(119)과 P+ 영역(116b) 및 N+ 영역(116c) 사이의 접촉을 돕기 위한 제2 컨택층(112b)이 위치할 수 있다. 이러한 제2 컨택층(112b)은 니켈 실리사이드(Ni Silicide)로 형성될 수 있다.
제2 전류 확산층(115a)은 제1 전류 확산층(115b)와 게이트 산화물층(112c) 사이에 위치할 수 있다. 보다 구체적으로, 제2 전류 확산층(115a)은 제1 전류 확산층(115b)와 게이트 산화물층(112c) 사이에 접촉하여 위치할 수 있다.
이와 같이, 제1 전류 확산층(115b)은 단위 소자(110)의 역전된 관점에서 보면, P-형 우물층(116a)을 덮을 수 있을 만큼의 깊이(두께)로 박막 성장법으로 형성될 수 있다.
위에서 언급한 바와 같이, 제1 전류 확산층(115b)의 제1 도핑 농도는 드리프트층(114) 보다는 높고 제2 전류 확산층(115a) 보다는 낮을 수 있다.
제2 전류 확산층(115a)은 이온 주입에 의하여 형성될 수 있다. 이때, 제2 전류 확산층(115a)의 제2 도핑 농도는 제1 전류 확산층(115b)의 제1 도핑 농도보다 높게 설정될 수 있다.
예를 들어, 제1 전류 확산층(115b)은 박막 성장에 의하여 8×10 15cm -3 내지 2×10 16cm -3 정도의 도핑 농도를 가지도록 형성될 수 있다. 즉, 제1 도핑 농도는 8×10 15cm -3 내지 2×10 16cm -3일 수 있다.
또한, 제2 전류 확산층(115a)은 이온 주입에 의하여 3×10 16cm -3 내지 5×10 17cm -3 정도의 도핑 농도를 가지도록 형성될 수 있다. 즉, 제2 도핑 농도는 3×10 16cm -3 내지 5×10 17cm -3일 수 있다.
이러한 제조 과정에 대해서는 도면을 참조하여 자세히 후술한다.
이때, 제1 전류 확산층(115b)이 P-형 우물층(116a)을 덮고 있기 때문에 전류가 P-형 우물층(116a)을 거쳐 확산될 수 있고, 제2 전류 확산층(115a)이 추가로 JFET 영역(우물층 사이의 병목 영역)의 저항을 낮춰주기 때문에 소자 저항이 더 낮아질 수 있고 JFET 영역의 길이를 감소시킬 수 있다.
다음, 도 3의 (b)를 참조하여 개별 단위 소자(110)의 테두리 측에 위치하는 테두리(edge) 영역(120)의 구조를 설명한다.
도 3의 (b)를 참조하면, 드레인 전극(111) 상에는 기판(113)이 위치할 수 있다. 드레인 전극(111)과 기판(113) 사이에는 드레인 전극(111)과 기판(113) 사이의 접촉을 돕기 위한 제1 컨택층(112a)이 위치할 수 있다. 이러한 제1 컨택층(112a)은 니켈 실리사이드(Ni Silicide)로 형성될 수 있다.
기판(113) 상에는 드리프트(Drift)층(114)이 위치할 수 있다. 이러한 드리프트층(114)은 실리콘 카바이드(SiC) 기판 또는 박막 성장층(에피택셜층; Epitaxial layer)일 수 있고, 예를 들어 4H 폴리타입(poly type) 실리콘 카바이드일 수 있다.
이러한 테두리 영역(120)에서의 드레인 전극(111)부터 드리프트층(114)까지의 층들은 활성 영역(110)의 단위 소자(110)의 층들과 동일할 수 있다.
테두리 영역(120)의 드리프트층(114) 상에는 제1 전류 확산층(121)이 위치할 수 있다.
또한, 제1 전류 확산층(121) 상에는 다수의 서로 이격된 P-형 링 구조(Floating Field Ring; 122b)를 포함할 수 있다. 도 3(b)에서 두 개의 서로 이격된 링 구조(122b)가 도시되어 있으나, 더 많은 링 구조(122b)가 구비될 수 있다.
이러한 링 구조(122b)는, 테두리 영역(120)에서 소자의 내전압 특성을 향상시키기 위한 구성일 수 있다. 또한, 제1 전류 확산층(121)의 도핑 농도는 소자의 내전압 특성을 저하시키지 않는 도핑 농도를 가질 수 있다.
이러한 제1 전류 확산층(121)는 박막 성장에 의하여 형성될 수 있다. 제1 전류 확산층(121)의 도핑 농도인 제1 도핑 농도는 드리프트층(114)보다 높을 수 있다.
이때, 활성 영역(110)의 제1 전류 확산층(115b)과 테두리 영역(120)의 제1 전류 확산층(121)은 실질적으로 동일한 도핑 농도를 가질 수 있다. 또한, 활성 영역(110)의 제1 전류 확산층(115b)과 테두리 영역(120)의 제1 전류 확산층(121)은 동일한 물질로 동시에 형성될 수 있다.
즉, 제1 전류 확산층(121)은 박막 성장에 의하여 형성되기 때문에 테두리 영역(120)에도 활성 영역(110)의 제1 전류 확산층(115b)과 동일하게 형성될 수 있다.
이러한 테두리 영역(120)의 제1 전류 확산층(121)의 도핑 농도는 드리프트층(114)보다는 높으나 링 구조(122b)의 내전압 특성을 저하시키지는 않을 수 있다.
이때, 활성 영역(110)의 제2 전류 확산층(115a)은 마스크를 통하여 이온 주입에 의하여 형성되므로, 테두리 영역(120)에는 존재하지 않을 수 있다.
이러한 링 구조(122b) 상에는 순차적으로 게이트 산화물층(112c), 중간 유전체층(Inter layer Dielectric; 123)이 위치할 수 있다. 게이트 산화물층(112c) 및 중간 유전체층(123)은 활성 영역(110)의 게이트 산화물층(112c), 중간 유전체층(118)과 동시에 형성될 수 있다.
이후, 중간 유전체층(123) 상에는 패시베이션층(124)이 위치할 수 있다.
도 4는 제1 전류 확산층만 존재할 경우의 도핑 농도 증가에 따른 온-상태의 온-저항의 JFET 거리에 따른 그래프이다.
즉, 도 4는 활성 영역(110)에 박막 성장에 의하여 형성된 제1 전류 확산층만 존재할 경우의 온-저항(R ON)의 상태를 JFET 거리(L JFET)에 따라 나타내고 있다. 도 4를 참조하면, 도핑 농도가 증가할수록 온-저항(R ON)은 하측으로 크게 감소하는 것을 알 수 있다.
도 5는 제1 전류 확산층만 존재할 경우의 도핑 농도 증가에 따른 오프-상태의 항복 전압(BV)의 JFET 거리(L JFET)에 따른 그래프이다. 도 5를 참조하면, 마찬가지로, 도핑 농도가 증가할수록 항복 전압(BV)은 하측으로 크게 감소하는 것을 알 수 있다.
이는, 제1 전류 확산층의 도핑 농도가 증가함에 따라 내전압 특성이 크게 저하될 수 있음을 의미할 수 있다. 활성 영역(110)에서 전류 확산층의 좋은 특성을 보이기 위해서는 도핑 농도가 증가하는 것이 바람직할 수 있으나, 이에 따라 테두리 영역(120)에서의 링 구조(122b)에 의한 내전압 특성은 크게 저하될 수 있다.
도 6은 본 발명의 일 실시예에 의한 온-상태의 온-저항의 JFET 거리에 따른 그래프이다.
도 6을 참조하면, 제1 전류 확산층(1차 전류 확산층)만 존재할 경우, 제2 전류 확산층(2차 전류 확산층)만 존재할 경우 그리고 본 발명의 실시예와 같이 제1 전류 확산층(115b) 및 제2 전류 확산층(115a)이 함께 구성된 경우(1차+2차 전류 확산층)의 온-저항(R ON)의 상태를 JFET 거리(L JFET)에 따라 나타내고 있다.
도 7은 본 발명의 일 실시예에 의한 오프-상태의 항복 전압(BV)의 JFET 거리(L JFET)에 따른 그래프이다.
도 7을 참조하면, 항복 전압(BV)이 크게 변하지 않는 것을 알 수 있다.
즉, 본 발명의 일 실시예에 의하면, 제1 전류 확산층(115b) 및 제2 전류 확산층(115a)이 함께 구성된 경우, 도 6과 같이, 온-상태의 온-저항(R ON)이 크게 감소했음에도, 도 7과 같이, 항복 전압(BV)은 크게 변하지 않음을 나타내고 있다.
이와 같이, 본 발명의 일 실시예에 의하면, 활성 영역(110)에서 전류 밀도의 향상에 의한 우수한 전기적 특성을 보이면서, 동시에 테두리 영역(120)에서의 링 구조(122b)에 의한 내전압 특성은 저하되지 않는 것을 알 수 있다.
이상과 같이, 본 발명의 실시예에 의하면, 온-상태(On-state)의 전류 밀도를 향상시키되, 오프-상태(Off-state)의 항복전압(Breakdown Voltage) 및 누설전류 (Leakage Current) 특성의 열화를 최소화할 수 있다.
종래의 전류 확산층은 보통 이온주입(Implant) 혹은 박막 성장을 통해 형성할 수 있다. 먼저, 이온주입으로 전류 확산층을 형성할 경우는 전류 확산층을 충분히 깊게 형성하지 못하는 단점이 있다. 반면, 박막 성장을 통해 형성하면 도핑 농도(Doping level)를 높게 할 때, 소자의 테두리 영역의 내전압 특성이 취약해져서 항복전압이 낮아진다는 단점이 있다.
그러나 본 발명의 실시예에 의하면, 제1 전류 확산층(115b) 및 제2 전류 확산층(115a)이 함께 구성함으로써, 온-상태(On-state)의 전류 밀도를 향상시키되, 오프-상태(Off-state)의 항복전압(Breakdown Voltage) 및 누설전류 (Leakage Current) 특성의 열화를 최소화할 수 있는 것이다.
또한, 이러한 본 발명의 특성은 제1 전류 확산층(115b) 및 제2 전류 확산층(115a)이 각각 위에서 설명한 도핑 농도(제1 도핑 농도 및 제2 도핑 농도) 범위를 가질 때 극대화될 수 있다.
도 8 내지 도 11은 본 발명의 일 실시예에 의한 금속-산화막 반도체 전계효과 트랜지스터 소자의 제조 과정을 나타내는 단면도이다.
이하, 도 8 내지 도 11을 참조하여, 본 발명의 일 실시예에 의한 모스펫 소자의 제조 과정을 설명한다. 도 8 내지 도 11에서, (a) 부분은 활성 영역(110)의 단면을 나타낸다. 또한, (b) 부분은 테두리 영역(120)의 단면을 나타낸다.
먼저, 도 8의 (a)를 참조하면, 활성 영역(110)에서, 기판(113) 상에 드리프트층(114)을 형성할 수 있다.
이러한 드리프트층(114)은 실리콘 카바이드(SiC) 박막 성장층(에피택셜층; Epitaxial layer)일 수 있고, 예를 들어 4H 폴리타입(poly type) 실리콘 카바이드일 수 있다. 이하, 본 명세서에서 박막 성장은 일례로 CVD(Chemical vapor deposition)와 같은 원료 물질을 이용하여 성장하는 방식을 의미한다.
드리프트층(114)은 박막 성장 중에 도핑에 의하여 N-형 전도성을 띨 수 있다.
이러한 드리프트층(114) 상에는 제1 전류 확산층(115b)을 형성할 수 있다. 이러한 제1 전류 확산층(115b)는 박막 성장에 의하여 형성될 수 있다. 이때, 제1 전류 확산층(115b)은 박막 성장 중에 도핑에 의하여 N-형 전도성을 띨 수 있다. 또한, 제1 전류 확산층(115b)은 제1 도핑 농도의 전도성을 가질 수 있고, 이때, 제1 도핑 농도는 드리프트층(114)보다 높을 수 있다.
한편, 도 8의 (b)를 참조하면, 테두리 영역(120)에서, 기판(113) 상에 드리프트층(114)을 형성할 수 있다.
드리프트층(114)은 박막 성장 중에 도핑에 의하여 N-형 전도성을 띨 수 있다.
이러한 드리프트층(114) 상에는 제1 전류 확산층(121)을 형성할 수 있다.
테두리 영역(120)에서의 드리프트층(114) 및 제1 전류 확산층(121)은 활성 영역(110)에서의 드리프트층(114) 및 제1 전류 확산층(115b)과 동시에 형성될 수 있다. 따라서, 테두리 영역(120)에서의 드리프트층(114) 및 제1 전류 확산층(121)은 활성 영역(110)에서의 드리프트층(114) 및 제1 전류 확산층(115b)과 실질적으로 동일한 물질 특성을 가질 수 있다. 여기서, '실질적으로 동일'이라 함은 성장 장비 내에서 동일한 성장 조건으로 각 층을 형성하였을 때 위치에 따른 편차를 포함하는 물질 특성을 의미할 수 있다.
이후, 도 9(a)를 참조하면, 제1 전류 확산층(115b) 상에 제2 전류 확산층(115a)을 형성할 수 있다.
이러한 제2 전류 확산층(115a)은 이온 주입에 의하여 형성될 수 있다. 즉, 제1 전류 확산층(115b)의 상측에 이온 주입을 함으로써, 제1 전류 확산층(115b)의 상측의 일부가 제2 전류 확산층(115a)으로 형성될 수 있다.
이때, 이온 주입에 의하여 제2 전류 확산층(115a)은 제1 전류 확산층(115b)의 제1 도핑 농도보다 큰 제2 도핑 농도를 가질 수 있다.
한편, 도 9(b)를 참조하면, 테두리 영역(120)에서는 이온 주입 과정이 이루어지지 않고, 따라서, 테두리 영역(120)에는 제1 전류 확산층(121)보다 큰 도핑 농도를 가지는 제2 전류 확산층(115a)이 형성되지 않는다.
이러한 제1 전류 확산층(115b, 121)은 박막 성장에 의하여 8×10 15cm -3 내지 2×10 16cm -3 정도의 도핑 농도를 가지도록 형성될 수 있다. 즉, 제1 도핑 농도는 8×10 15cm -3 내지 2×10 16cm -3일 수 있다.
또한, 제2 전류 확산층(115a)은 이온 주입에 의하여 3×10 16cm -3 내지 5×10 17cm -3 정도의 도핑 농도를 가지도록 형성될 수 있다. 즉, 제2 도핑 농도는 3×10 16cm -3 내지 5×10 17cm -3일 수 있다.
제1 전류 확산층(115b, 121) 및 제2 전류 확산층(115a)은 이러한 범위의 도핑 농도를 가질 때, 도 6 및 도 7을 참조하여 설명한 바와 같이, 모스펫 소자(100)의 온-상태(On-state)의 전류 밀도를 향상시키되, 오프-상태(Off-state)의 항복전압(Breakdown Voltage) 및 누설전류 (Leakage Current) 특성의 열화를 최소화할 수 있는 것이다. 즉, 모스펫 소자(100)의 온-상태(On-state)의 전류 밀도는 제1 전류 확산층(115b)만 존재하는 경우보다 향상되지만 오프-상태(Off-state)의 항복전압(Breakdown Voltage)은 제1 전류 확산층(115b)만 존재하는 경우에 비하여 실질적으로 변화하지 않을 수 있다.
다음, 도 10의 (a)를 참조하면, 활성 영역(110)에 단위 소자의 관점에서 제2 전류 확산층(115a)의 양측에 P-형 우물층(116a)을 형성할 수 있다. 이러한 P-형 우물층(116a)은 이온 주입에 의하여 형성될 수 있다.
따라서, 양측의 서로 이격된 P-형 우물층(116a) 사이에 제2 전류 확산층(115a)이 위치할 수 있다.
한편, 도 10(b)를 참조하면, 테두리 영역(120)에서는 추가적인 이온 주입 과정이 이루어지지 않는다. 따라서, 테두리 영역(120)에는 제1 전류 확산층(121)이 상측에 위치하는 상태를 이룬다.
이후, 도 10의 (a)를 참조하면, 활성 영역(110)에서 P-형 우물층(116a) 상에 N+ 영역(116c) 및 P+ 영역(116b)을 각각 이온 주입에 의하여 형성할 수 있다.
이때, N+ 영역(116c)은 제2 전류 확산층(115a)에 인접하여 형성될 수 있다. 또한, P+ 영역(116b)은 N+ 영역(116c)에 비하여 제2 전류 확산층(115a)과 먼 위치에 형성될 수 있다. 이러한 N+ 영역(116c) 및 P+ 영역(116b)은 단위 소자(110) 내에서 제2 전류 확산층(115a)에 대하여 대칭적으로 위치할 수 있다.
이때, P+ 영역(116b)은 P-형의 우물층(116a)보다 높은 도핑 농도를 가질 수 있다. 즉, P+는 P보다 높은 도핑 농도를 의미할 수 있다. 마찬가지로, N+ 영역(116c)은 N-형의 드리프트층(114)보다 높은 도핑 농도를 가질 수 있다. N+는 N보다 높은 도핑 농도를 의미할 수 있다.
이때, P+ 영역(116b)은 N+ 영역(116c)보다 두꺼울 수 있다. 또한, P+ 영역(116b)은 인접 단위 소자(110)와 연결될 수 있다. 다르게 말하면, P+ 영역(116b)은 인접 단위 소자(110) 사이의 경계에 위치할 수 있다.
한편, 도 11(b)를 참조하면, 테두리 영역(120)에서는 이온 주입에 의하여 다수의 서로 이격된 P-형 링 구조(Floating Field Ring; 122b)를 형성할 수 있다. 도 11(b)에서 두 개의 서로 이격된 링 구조(122b)가 도시되어 있으나, 더 많은 링 구조(122b)가 구비될 수 있다.
이러한 링 구조(122b)는 제1 전류 확산층(121)에 이온을 주입하여 형성될 수 있다. 즉, 이전에 형성된 제1 전류 확산층(121)의 일부가 이온 주입에 의하여 링 구조(122b)로 형성될 수 있다. 이러한 링 구조(122b)는 P+ 영역(122a)을 이룰 수 있다.
도 11(b)에서, 링 구조(122b)의 일측에 위치하는 P+ 영역(122a)은 활성 영역의 P+ 영역(116b)과 연결되는 부분일 수 있다. 즉, 테두리 영역(120)의 P+ 영역(122a)은 활성 영역(110)의 P+ 영역(116b)과 서로 접촉할 수 있다.
이러한 링 구조(122b) 상에는 순차적으로 게이트 산화물층(112c), 중간 유전체층(Inter layer Dielectric; 123)이 위치할 수 있다. 게이트 산화물층(112c) 및 중간 유전체층(123)은 활성 영역(110)의 게이트 산화물층(112c), 중간 유전체층(118)과 동시에 형성될 수 있다.
이후, 중간 유전체층(123) 상에는 패시베이션층(124)이 형성될 수 있다.
활성 영역(110) 및 테두리 영역(120)의 기판(113)의 하측에는 드레인 전극(111)이 형성될 수 있다. 이때, 기판(113)과 드레인 전극(111) 사이에는 드레인 전극(111)과 기판(113) 사이의 접촉을 돕기 위한 제1 컨택층(112a)이 형성될 수 있다. 이러한 제1 컨택층(112a)은 니켈 실리사이드(Ni Silicide)로 형성될 수 있다.
한편, 도 3을 참조하면, 활성 영역(110)의 제2 전류 확산층(115a) 및 P-형 우물층(116a) 상에는 게이트 산화물층(112c), 게이트층(117)이 차례로 형성될 수 있다. 이러한 게이트층(117)은 폴리 실리콘(Poly Silicon)으로 형성될 수 있다. 게이트층(117)은 다른 부분을 통하여 게이트 전극(도시되지 않음)과 연결될 수 있다.
게이트층(117) 상에는 소스 전극(119)이 형성할 수 있다. 또한, 게이트층(117)과 소스 전극(119) 사이에는 중간 유전체층(Inter layer Dielectric; 118)이 위치할 수 있다.
한편, 게이트 산화물층(112c)의 양측에는 소스 전극(119)과 P+ 영역(116b) 및 N+ 영역(116c) 사이의 접촉을 돕기 위한 제2 컨택층(112b)이 위치할 수 있다. 이러한 제2 컨택층(112b)은 니켈 실리사이드(Ni Silicide)로 형성될 수 있다.
이와 같은 제조 과정에 의하여 도 3에서 도시하는 바와 같은 활성 영역(110) 및 테두리 영역(120)을 포함하는 모스펫 소자가 형성될 수 있다.
이와 같은 제조 과정에 의하여 형성된 모스펫 소자는 온-상태(On-state)의 전류 밀도를 향상시키되, 오프-상태(Off-state)의 항복전압(Breakdown Voltage) 및 누설전류 (Leakage Current) 특성의 열화를 최소화할 수 있다.
또한, 이러한 본 발명의 특성은 제1 전류 확산층(115b) 및 제2 전류 확산층(115a)이 각각 위에서 설명한 도핑 농도(제1 도핑 농도 및 제2 도핑 농도) 범위를 가질 때 극대화될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 의하면 실리콘 카바이드 물질에 의하여 형성되는 금속-산화막 반도체 전계효과 트랜지스터 소자를 제공할 수 있다.

Claims (15)

  1. 금속-산화막 반도체 전계효과 트랜지스터 소자에 있어서,
    드레인 전극;
    상기 드레인 전극 상에 위치하는 기판;
    상기 기판 상에 위치하는 N-형의 드리프트 층; 및
    상기 드리프트층 상에 위치하는 제1 도핑 농도를 가지는 제1 전류 확산층;
    상기 제1 전류 확산층 상에 위치하고 서로 이격되어 형성되어 채널을 정의하는 P-형의 우물층;
    상기 우물층 사이에 위치하고 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 가지는 제2 전류 확산층;
    상기 제2 전류 확산층 및 상기 우물층 상에 위치하는 게이트 산화물층; 및
    상기 게이트 산화물층 상에 위치하는 소스 전극을 포함하는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  2. 제1항에 있어서, 상기 우물층 및 상기 제2 전류 확산층은, 상기 소자의 활성 영역에 위치하는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  3. 제2항에 있어서, 상기 활성 영역의 외측의 테두리 영역에서, 상기 제1 전류 확산층 상에 위치하는 다수의 서로 이격된 P-형의 링 구조를 포함하는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  4. 제3항에 있어서, 상기 활성 영역의 상기 제1 전류 확산층과 상기 테두리 영역의 상기 제1 전류 확산층은 실질적으로 동일한 도핑 농도를 가지는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  5. 제3항에 있어서, 상기 링 구조는, 상기 테두리 영역에서 내전압 특성을 향상시키기 위한 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  6. 제5항에 있어서, 상기 제1 전류 확산층의 도핑 농도는 상기 내전압 특성을 저하시키지 않는 도핑 농도를 가지는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  7. 제1항에 있어서, 상기 우물층 상에는
    상기 채널에 인접한 N+ 영역; 및
    상기 채널의 타측에 위치하는 P+ 영역을 포함하는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  8. 제1항에 있어서, 상기 제1 전류 확산층은 박막 성장에 의하여 형성되고, 상기 제2 전류 확산층은 이온 주입에 의하여 형성된 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  9. 금속-산화막 반도체 전계효과 트랜지스터 소자에 있어서,
    드레인 전극;
    상기 드레인 전극 상에 위치하는 기판;
    상기 기판 상에 위치하는 N-형의 드리프트 층; 및
    상기 드리프트층 상에 위치하는 제1 도핑 농도를 가지는 제1 전류 확산층;
    상기 제1 전류 확산층 상에 위치하고 서로 이격되어 형성되어 채널을 정의하는 P-형의 우물층; 및 상기 우물층 사이에 위치하고 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 가지는 제2 전류 확산층을 포함하는 활성 영역; 및
    상기 활성 영역의 외측의 테두리 영역을 포함하고, 상기 테두리 영역은 상기 제1 전류 확산층 상에 위치하는 다수의 서로 이격된 P-형의 링 구조를 포함하는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  10. 제9항에 있어서,
    상기 제2 전류 확산층 및 상기 우물층 상에 위치하는 게이트 산화물층; 및
    상기 게이트 산화물층 상에 위치하는 소스 전극을 더 포함하는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  11. 제9항에 있어서, 상기 활성 영역의 상기 제1 전류 확산층과 상기 테두리 영역의 상기 제1 전류 확산층은 실질적으로 동일한 도핑 농도를 가지는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  12. 제9항에 있어서, 상기 링 구조는, 상기 테두리 영역에서 내전압 특성을 향상시키기 위한 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  13. 제9항에 있어서, 상기 제1 전류 확산층의 도핑 농도는 상기 내전압 특성을 저하시키지 않는 도핑 농도를 가지는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  14. 제9항에 있어서, 상기 우물층 상에는
    상기 채널에 인접한 N+ 영역; 및
    상기 채널의 타측에 위치하는 P+ 영역을 포함하는 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
  15. 제14항에 있어서, 상기 제1 전류 확산층은 박막 성장에 의하여 형성되고, 상기 제2 전류 확산층은 이온 주입에 의하여 형성된 것을 특징으로 하는 금속-산화막 반도체 전계효과 트랜지스터 소자.
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