WO2021095502A1 - 撮像素子および撮像装置 - Google Patents

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WO2021095502A1
WO2021095502A1 PCT/JP2020/040159 JP2020040159W WO2021095502A1 WO 2021095502 A1 WO2021095502 A1 WO 2021095502A1 JP 2020040159 W JP2020040159 W JP 2020040159W WO 2021095502 A1 WO2021095502 A1 WO 2021095502A1
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雄貴 樋口
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to an image pickup device and an image pickup device.
  • a charge pump is used to supply driving power for driving a light receiving element to a pixel array in which light receiving elements (for example, photodiodes) are arranged in a matrix.
  • light receiving elements for example, photodiodes
  • the charge pump by applying a switching signal that switches on / off according to the clock to the capacitor, the electric charge is accumulated in the capacitor, and a high voltage is output with respect to the input voltage, for example. Things are known.
  • the drive operation when the drive operation is executed simultaneously in all the light receiving elements effective for imaging, a large potential fluctuation occurs in the drive power for driving the light receiving elements.
  • the global shutter method for example, the reset operation of the light receiving element and the transfer operation of transferring the charge accumulated in the light receiving element to the capacitance by exposure are all effective for imaging included in the pixel array. It is executed at the same time in the light receiving element, and a large potential fluctuation occurs in the driving power. If the charge pump is configured according to the peak of the potential fluctuation, wasteful power is consumed in a period other than the period when the potential fluctuation occurs.
  • An object of the present disclosure is to provide an image pickup device and an image pickup device capable of reducing power consumption in a charge pump that supplies drive power to a pixel array.
  • the image pickup device includes an image pickup unit in which pixels including a light receiving element are arranged, a drive unit that generates a drive signal for driving the pixels, and a charge pump circuit that generates power for driving the drive unit.
  • a control unit that controls the drive capability of the charge pump circuit to drive the drive unit according to the operation of the image pickup unit.
  • FIG. 1 is a block diagram showing a configuration of an example of an electronic device that is commonly applicable to each embodiment.
  • the electronic device 1 includes an optical system 2, a control unit 3, an image sensor 4, an image processing unit 5, a memory 6, a storage unit 7, a display unit 8, and an interface (I / F).
  • a unit 9 and an input device 12 are provided.
  • the electronic device 1 a digital still camera, a digital video camera, a mobile phone with an imaging function, a smartphone, or the like can be applied. Further, as the electronic device 1, it is also possible to apply a surveillance camera, an in-vehicle camera, a medical camera, or the like.
  • the image sensor 4 includes, for example, a plurality of photoelectric conversion elements arranged in a matrix arrangement.
  • the photoelectric conversion element converts the received light into electric charges by photoelectric conversion.
  • the image pickup element 4 supplies power to a drive circuit that drives the plurality of photoelectric conversion elements, a signal processing circuit that reads out charges from each of the plurality of photoelectric conversion elements and generates image data based on the read charges, and a drive circuit. Includes a power supply circuit for
  • the optical system 2 includes a main lens formed by combining one or a plurality of lenses and a mechanism for driving the main lens, and receives image light (incident light) from a subject through the main lens in the image sensor 4. An image is formed on the light receiving surface of the lens. Further, the optical system 2 includes an autofocus mechanism that adjusts the focus according to a control signal and a zoom mechanism that changes the zoom ratio according to the control signal. Further, the electronic device 1 may have the optical system 2 detachable so that it can be replaced with another optical system 2.
  • the image processing unit 5 executes predetermined image processing on the image data output from the image sensor 4.
  • the image processing unit 5 is connected to a memory 6 such as a frame memory, and writes the image data output from the image sensor 4 to the memory 6.
  • the image processing unit 5 executes predetermined image processing on the image data written in the memory 6, and writes the image-processed image data in the memory 6 again.
  • the storage unit 7 is a non-volatile memory such as a flash memory or a hard disk drive, and stores the image data output from the image processing unit 5 non-volatilely.
  • the display unit 8 includes a display device such as an LCD (Liquid Crystal Display) and a drive circuit for driving the display device, and can display an image based on the image data output by the image processing unit 5.
  • the I / F unit 9 is an interface for transmitting the image data output from the image processing unit 5 to the outside. As the I / F unit 9, for example, USB (Universal Serial Bus) can be applied. Not limited to this, the I / F unit 9 may be an interface that can be connected to the network by wired communication or wireless communication.
  • the input device 12 includes an operator for accepting user input and the like. If the electronic device 1 is, for example, a digital still camera, a digital video camera, a mobile phone or a smartphone with an image pickup function, the input device 12 has a shutter button for instructing an image pickup by the image pickup element 4 or a function of the shutter button. It can include controls to achieve it.
  • the control unit 3 includes a processor such as a CPU (Central Processing Unit), a ROM (Read Only Memory), and a RAM (Random Access Memory), and uses the RAM as a work memory according to a program stored in the ROM in advance.
  • the overall operation of the electronic device 1 is controlled.
  • the control unit 3 can control the operation of the electronic device 1 according to the user input received by the input device 12. Further, the control unit 3 can control the autofocus mechanism in the optical system 2 based on the image processing result of the image processing unit 5.
  • FIG. 2 is a block diagram showing a configuration of an example of the image sensor 4 applicable to each embodiment.
  • the image sensor 4 is roughly composed of a pixel array unit 100, a vertical scanning unit 110, a column processing unit 114, a horizontal scanning unit 115, a drive signal scanning unit 120, a charge pump 122, and the like. including.
  • the pixel array unit 100, the vertical scanning unit 110, the column processing unit 114, the horizontal scanning unit 115, the drive signal scanning unit 120, and the charge pump 122 are CMOS (Complementary Metal Oxide). It is a CIS (CMOS Image Sensor) formed by Semiconductor). Further, in the image sensor 4 according to the first embodiment, the pixel array unit 100, the vertical scanning unit 110, the column processing unit 114, the horizontal scanning unit 115, the drive signal scanning unit 120, and the charge pump 122 are on one chip. Is formed in.
  • pixels 10 including one or more photoelectric conversion elements are arranged in a matrix. That is, the pixel array unit 100 is configured as an imaging unit in which pixels 10 including a photoelectric conversion element are arranged as a light receiving element.
  • the vertical arrangement is a column and the horizontal arrangement is a row. Each line is also called a line.
  • Each column is also called a column.
  • a pixel signal line 11 is connected to each pixel 10 row by row. Each pixel signal line 11 is connected to the vertical scanning unit 110.
  • the pixel signal line 11 includes a plurality of signal lines.
  • the vertical scanning unit 110 includes a vertical address setting unit 111 and a vertical driving unit 112.
  • the vertical address setting unit 111 selects the pixel signal line 11 to be driven from each pixel signal line 11 according to the control signal supplied from the drive signal scanning unit 120 described later.
  • the vertical drive unit 112 includes an amplifier 113 for supplying a drive signal to each pixel signal line 11 corresponding to each pixel signal line 11.
  • Each amplifier 113 is driven by a positive potential power supply VDD and a negative potential power supply VRL.
  • Each pixel 10 is driven row by row by a plurality of drive signals supplied from the vertical drive unit 112 via the amplifier 113 and the pixel signal line 11.
  • each pixel 10 is exposed to generate and accumulate electric charges according to the received light according to the drive signal. Further, each pixel 10 outputs the electric charge accumulated by the exposure as a pixel signal which is an electric signal according to the drive signal.
  • the vertical scanning unit 110 can simultaneously drive all the pixels 10 included in the pixel array unit 100 into an exposed state.
  • a vertical signal line VSL is connected to each pixel 10 for each row.
  • Each vertical signal line VSL is connected to the column processing unit 114.
  • the pixel signal read from each pixel 10 is supplied to the column processing unit 114 via the vertical signal line VSL for each column.
  • the column processing unit 114 includes each AD (Analog to Digital) conversion circuit connected to each vertical signal line VSL on a one-to-one basis, and is an analog supplied from the vertical signal line under the control of the drive signal scanning unit 120 described later.
  • the system pixel signal is converted into a digital system pixel signal.
  • the column processing unit 114 includes a signal processing circuit that performs predetermined signal processing such as CDS (Correlated Double Sampling) processing for removing noise components from each pixel signal supplied from each vertical signal line VSL.
  • CDS Correlated Double Sampling
  • the AD converter compares the pixel signal supplied from the pixel 10 via the vertical signal line VSL with the signal whose voltage increases or decreases stepwise based on a straight line (called a lamp signal RAMP).
  • a lamp signal RAMP A single-slope AD converter that performs AD conversion of a pixel signal can be applied.
  • the AD converter generates two digital values by P-phase reading and D-phase reading, which will be described later, by this AD conversion processing, and executes the above-mentioned CDS processing based on these two digital values.
  • the AD converter applies the filter processing by a filter having a predetermined cutoff frequency (referred to as a CDS filter) to the two digital values to execute the above-mentioned CDS processing.
  • a CDS filter a filter having a predetermined cutoff frequency
  • the horizontal scanning unit 115 scans each pixel signal processed by each AD converter and each signal processing circuit in the column processing unit 114 in the row direction under the control of the drive signal scanning unit 120.
  • Each of the scanned pixel signals is supplied to the bus, and is output from the bus to the outside from the image sensor 4 via the terminal 130 as an image pickup signal via the buffer amplifier 116.
  • the drive signal scanning unit 120 includes the sequencer 121. Further, in the drive signal scanning unit 120, the master clock MCLK and various data are supplied from the outside via the terminals 132 and 133, respectively.
  • the sequencer 121 generates each mode signal MODE indicating an operation mode corresponding to each operation of the pixel array unit 100 based on the master clock MCLK supplied to the drive signal scanning unit 120 and the data.
  • the pixel array unit 100 is driven to execute an operation corresponding to the operation mode based on the period indicated by the operation mode.
  • the drive signal scanning unit 120 generates a control signal for controlling the timing for the vertical address setting unit 111 to output each drive signal, based on the master clock MCLK and the operation mode.
  • the drive signal scanning unit 120 supplies the generated control signal to the vertical address setting unit 111.
  • the drive signal scanning unit 120 generates an operation clock CPCLK for driving the charge pump 122, which will be described later, based on the master clock MCLK, and supplies the generated operation clock CPCLK to the charge pump 122. Further, the drive signal scanning unit 120 supplies each mode signal MODE generated by the sequencer 121 to the charge pump 122.
  • the charge pump 122 includes a pumping capacity and a switch circuit.
  • the charge pump 122 charges and boosts the pumping capacitance by a pumping operation according to the control of the switch circuit based on the operation clock CPCLK, and outputs the boosted voltage VCP.
  • the voltage VCP is temporarily output from the image sensor 4 via the terminal 134, smoothed by the capacitor 123, and supplied to the image sensor 4 from the terminal 131 as the above-mentioned negative potential power supply VRL for driving the vertical drive unit 112. Will be done.
  • the vertical drive unit 112 functions as a drive unit that generates a drive signal for driving each pixel 10 included in the pixel array unit 100.
  • the charge pump 122 generates electric power for driving the vertical drive unit 112.
  • the drive signal scanning unit 120 functions as a control unit that controls the drive capability of the charge pump 122 to drive the vertical drive unit 112 according to the operation of the pixel array unit 100.
  • FIG. 3 is a circuit diagram showing an example configuration of a pixel 10 applicable to each embodiment.
  • the configuration of the pixel 10 shown in FIG. 3 is an example corresponding to the global shutter method in which all the pixels 10 included in the pixel array unit 100 are simultaneously driven into the exposed state.
  • the vertical drive unit 112 is an excerpt of a portion of the vertical drive unit 112 shown in FIG. 2 corresponding to one row of the matrix-like array in the pixel array unit 100.
  • the pixel signal lines 11 corresponding to one line it includes four signal lines 11 1 to 11 4 for supplying the drive signals OFG, TRG1, TRG2 and SEL, respectively.
  • the vertical drive unit 112 includes four amplifiers 113 having a one-to-one correspondence with the four signal lines. Each amplifier 113 is driven by a positive voltage power supply VDD and a negative voltage power supply VRL supplied from the charge pump 122.
  • the pixel signal line 11 further includes a signal line for supplying the drive signal RST, and the vertical drive unit 112 further includes a configuration for outputting the drive signal RST.
  • Pixel 10 includes, for example, a PN junction photodiode PD as a photoelectric conversion element. Further, the pixel 10 is composed of a CMOS (Complementary Metal Oxide Semiconductor) circuit, and is an OFG (overflow gate) transistor TR0, which is an N-type MOS (Metal Oxide Semiconductor) transistor, a transfer transistor TR1 and TR2, a reset transistor TR3, and an amplification transistor, respectively. Includes TR4 and a read path selection transistor TR5.
  • CMOS Complementary Metal Oxide Semiconductor
  • the cathode of the photodiode PD is connected to the connection point where the source of the OFG (overflow gate) transistor TR0 and the source of the transfer transistor TR1 are connected.
  • the drain of the OFG transistor TR0 is connected to the power supply line of the positive voltage power supply VDD.
  • the drain of the transfer transistor TR1 is connected to the connection point where the capacitance MEM and the source of the transfer transistor TR2 are connected.
  • the gate of the transfer transistor TR1, the drive signal TRG1 for example pulses through the signal line 11 2 from the vertical driving unit 112 is supplied.
  • the gate of the OFG transistor TR0, the drive signal OFG is supplied, for example, a pulse through the signal line 11 1 from the vertical driving unit 112.
  • the transfer transistor TR1 and the OFG transistor TR0 are turned on when the drive signals TRG1 and OFG are high, and turned off when the transfer pulse TG is low, respectively.
  • the gate of the transfer transistor TR2, the driving signal TRG2 is via the signal line 11 3 for example, a pulse is supplied.
  • the transfer transistor TR2 is turned on when the drive signal TRG2 is in the high state and turned off when the drive signal TRG2 is in the low state.
  • the drive signals OFG and TRG1 are simultaneously supplied to each pixel 10 included in the pixel array unit 100 in all rows.
  • the transfer pulse TRG2 supplied to the transfer transistor TR2 is sequentially supplied for each row.
  • the floating diffusion layer FD is connected to the connection point where the drain of the transfer transistor TR2 and the source of the reset transistor TR3 are connected.
  • a power supply line of a positive voltage power supply VDD is connected to the drain of the reset transistor TR3.
  • a drive signal RST which is a pulse, is supplied to the gate of the reset transistor TR3 via a signal line (not shown).
  • the reset transistor TR3 is turned on when the drive signal RST is in the high state and is turned off when the drive signal RST is in the low state.
  • the gate of the amplification transistor TR4 is connected to the floating diffusion layer FD.
  • the power supply line of the power supply VDD is connected to the drain of the amplification transistor TR4, and the drain of the read path selection transistor TR5 is connected to the source.
  • the source of the read path selection transistor TR5 is connected to the vertical signal line VSL.
  • the gate of the read path selection transistor TR5, the driving signal SEL is supplied via the signal line 11 4.
  • the read path selection transistor TR5 is turned on when the drive signal SEL is in the high state and turned off when the drive signal SEL is in the low state.
  • the exposure and readout operations are, for example, as follows.
  • the vertical scanning unit 110 sets the driving signal OFG of each line to the high state at the same time according to the control signal supplied from the driving signal scanning unit 120, and all the pixels in the pixel array unit 100.
  • the OFG transistor TR0 included in 10 is turned on.
  • the drive signal TRG1 is set to the low state
  • the transfer transistor TR1 is set to the off state.
  • the electric charge accumulated in the photodiode PD is sucked up by the power supply line of the power supply VDD, and the photodiode PD is initialized.
  • the drive signal OFG is in the low state and the OFG transistor TR0 is in the off state, exposure for one frame to the photodiode PD is started.
  • the vertical scanning unit 110 sets the driving signal OFG in the low state and maintains the driving signal TRG1 in the low state during exposure according to the control signal supplied from the driving signal scanning unit 120. Further, the vertical scanning unit 110 sets the drive signal TRG2 in the low state and the drive signal RST in the high state during exposure, sets the transfer transistor TR2 in the off state, and sets the reset transistor TR3 in accordance with the control signal supplied from the drive signal scanning unit 120.
  • the charge of the floating diffusion layer FD is sucked out to the power supply line of the power supply VDD to initialize the floating diffusion layer FD.
  • a signal due to the reset level voltage of the floating diffusion layer FD is output to the vertical signal line VSL. This signal is a signal containing offset noise, and the reading of this signal from the floating diffusion layer FD is called a P-phase (Pre-Charge) reading, and the period during which the P-phase reading is performed is called a P-phase period. ..
  • the vertical scanning unit 110 sets the drive signal RST to the low state, turns off the reset transistor TR3, sets the drive signal TRG2 to the high state, and turns on the transfer transistor TR2 according to the control signal supplied from the drive signal scanning unit 120. Make it a state. Further, the vertical scanning unit 110 sets the drive signal TRG1 in the low state, turns the transfer transistor TR1 in the off state, and disconnects the capacitance MEM and the photodiode PD. As a result, for example, the process of reading out the electric charge accumulated in the capacitance MEM in the immediately preceding frame cycle is executed. The charge read from the capacitive MEM is accumulated in the floating diffusion layer FD.
  • the vertical scanning unit 110 sets the drive signal TRG2 in the low state and the drive signal SEL in the high state at the timing when the accumulation of electric charges in the floating diffusion layer FD is completed according to the control signal supplied from the drive signal scanning unit 120, and transfers the signals.
  • the transistor TR2 is turned off, and the read path selection transistor TR5 is turned on.
  • This signal is a signal including offset noise and a pixel signal, and the reading of this signal is called a D-phase (Data Phase) reading, and the period for performing the D-phase reading is called a D-phase period.
  • the read processing of all rows of the pixel array unit 100 is completed within one frame cycle.
  • the vertical scanning unit 110 sets the driving signal TRG2 in the low state, turns off the transfer transistor TR2, and sets the driving signal TRG1 in the high state according to the control signal supplied from the driving signal scanning unit 120.
  • the state is set, and the transfer transistor TR1 is turned on.
  • the electric charge accumulated in the photodiode PD by the exposure is transferred to the capacitive MEM, and the transferred electric charge is accumulated in the capacitive MEM.
  • the vertical scanning unit 110 sets the driving signal TRG1 to the low state at the timing when the accumulation of electric charges on the capacitance MEM is completed according to the control signal supplied from the driving signal scanning unit 120.
  • the vertical scanning unit 110 sets the drive signal OFG in the high state and the drive signal TRG1 in the low state according to the control signal supplied from the drive signal scanning unit 120, and causes the photodiode PD to be exposed by the exposure in the immediately preceding frame. Performs initialization processing of the accumulated charge.
  • the vertical scanning unit 110 sets the driving signal OFG to the low state at the timing when the initialization process is completed and the exposure is started according to the control signal supplied from the driving signal scanning unit 120.
  • the drive signal TRG1 is maintained in a low state during exposure.
  • the frequency of the clock signal for controlling the pumping operation in the charge pump 122 is switched based on the operation mode of the pixel array unit 100. This makes it possible to suppress the power consumption of the charge pump 122.
  • FIG. 4 is a circuit diagram showing a configuration of an example of the charge pump 122 according to the first embodiment.
  • the charge pump 122 includes a reference voltage generation unit 203, an amplifier 204, a reference voltage generation unit 205, voltage dividing resistors R1 and R2, capacitors C fly used as a pumping capacitance, and switch circuits 211a and 211b. Includes 212a and 212b and an inverter 213.
  • the charge pump 122 includes a frequency divider 200, a selector 201, and a frequency switching control unit 202.
  • the frequency divider 200, the selector 201, and the frequency switching control unit 202 function as a clock generation unit that generates a clock signal for driving the charge pump 122.
  • the frequency divider 200 divides the clock signal CPCLK supplied from the drive signal scanning unit 120 to generate a plurality of clock signals having different frequencies.
  • a multiplier that outputs a signal having a frequency that is, for example, an integral multiple of the frequency of the input signal may be used.
  • the plurality of clock signals output from the frequency divider 200 are input to the selector 201.
  • the frequency switching control unit 202 is input with each mode signal MODE output from the sequencer 121 of the drive signal scanning unit 120.
  • the frequency switching control unit 202 generates a frequency switching signal FSEL based on the combination of each mode signal.
  • the selector 201 selects one clock signal from a plurality of clock signals input from the frequency divider 200 according to the frequency switching signal FSEL, controls the pumping operation of the charge pump 122, and controls the pumping operation of the selected clock signal. It is output as a clock signal PPCLK for driving 122.
  • the frequency of this clock signal PPCLK greatly affects the driving ability of the charge pump 122 to drive the vertical drive unit 112. For example, the higher the frequency of the clock signal PPCLK, the higher the charging / discharging of the capacitor C fly, and the higher the drive capacity of the charge pump 122.
  • one end of the switch circuit 211a is connected to the ground potential, and the other end is connected to the switch circuit 212a at one time.
  • the other end of the switch circuit 212a is connected to one end of the capacitor 123 and one end of the voltage dividing resistor R2 via the terminal 134.
  • the other end of the voltage dividing resistor R2 is connected to one end of the voltage dividing resistors R1, the other end of the voltage dividing resistor R1 is connected to the output of the reference voltage generator 20 5.
  • the connection points of the voltage dividing resistors R1 and R2 are connected to the ( ⁇ ) input end of the amplifier 204.
  • the output voltage V out of the charge pump 122 is taken out from the other end of the switch circuit 212a.
  • one end of the switch circuit 211b is connected to the power supply line of the positive voltage power supply VDD, and the other end is connected to one end of the switch circuit 212b.
  • the other end of the switch circuit 212b is connected to the output of amplifier 204.
  • the reference voltage Vref 0 generated by the reference voltage generation unit 203 is input to the (+) input end of the amplifier 204.
  • the reference voltage Vref out generated by the reference voltage generation unit 205 is divided by the voltage dividing resistors R1 and R2 with respect to the output voltage V out (called a voltage dividing voltage). ) Is entered.
  • the amplifier 204 outputs the difference between the input reference voltage Vref 0 at the (+) input end and the voltage dividing voltage input at the ( ⁇ ) input end.
  • One end of the capacitor C fly as a pumping capacitance is connected to the connection point where the other end of the switch circuit 211a and one end of the switch circuit 212a are connected.
  • the other end of the capacitor C fly is connected to the connection point CB to which the other end of the switch circuit 211b and one end of the switch circuit 212b are connected.
  • the switch circuits 211a and 211b and the switch circuits 212a and 212b are controlled to open and close according to the clock signal PPCLK output from the selector 201, respectively.
  • the switch circuits 211a and 211b are controlled in the same open / closed state according to the clock signal PPCLK before being input to the inverter 213.
  • the switch circuits 212a and 212b are controlled in the same open / closed state according to the clock signal PPCLK via the inverter 213. That is, the operations of the switch circuits 211a and 211b and the switch circuits 212a and 212b are controlled so as to be mutually exclusive.
  • the clock signal PPCLK is in the high state and the switch circuits 211a and 211b are in the on state, the switch circuits 212a and 212b are in the off state, the clock signal PPCLK is in the low state and the switch circuits 211a and 211b are in the off state, and the switch circuits 212a and 212b are in the off state. Turns on.
  • the capacitor C fly is charged.
  • the switch circuits 211a and 211b are in the off state and the switch circuits 212a and 212b are in the on state, a voltage corresponding to the electric charge charged in the capacitor C fly is taken out from the other end of the switch circuit 212a. This operation is repeated to charge the capacitor C fly is accumulated, a voltage VCP is generated a voltage of the capacitor C fly across is boosted. The voltage VCP is smoothed by the capacitor 123 and output as the output voltage V out of the charge pump 122.
  • the output voltage V out of the charge pump 122 is divided by the voltage dividing resistors R1 and R2 from the difference from the reference voltage Vref out generated by the reference voltage generating unit 205, and is connected to the ( ⁇ ) input end of the amplifier 204. Entered.
  • a feedback loop based on the output of the amplifier 204 is formed in this way, and the output voltage V out can be stably output.
  • the charge pump 122 of FIG. 4 sets the frequency of the clock signal PPCLK that controls the operation of the switch circuits 211a and 211b and the operation of the switch circuits 212a and 212b based on each mode signal MODE indicating the operation mode of the pixel array unit 100. I try to switch. Therefore, the frequency of the clock signal PPCLK is set to a low frequency in, for example, the period of the operation mode in which the vertical drive unit 112 does not require a large amount of power, and the period of the operation mode in which a large amount of power is instantaneously required (for example, the pixels of the photodiode PD). It is possible to set the frequency to a high frequency (at the time of simultaneous reset in the array unit 100), and it is possible to suppress the power consumption of the charge pump 122.
  • the electric charge accumulated in the capacitor C fly is rapidly released. Therefore, by setting the frequency of the clock signal PPCLK to a higher frequency during this period, the state of the capacitor C fly can be restored in a shorter time.
  • FIG. 5 is a block diagram showing in more detail the configuration of an example for selecting the frequency of the clock signal PPCLK that drives the charge pump 122 according to the first embodiment.
  • the frequency divider 200 generates three clock signals DCLK (L), DCLK (M), and DCLK (H) having different frequencies based on the clock signal CPCLK. Assuming that the frequency of the clock signal DCLK (M) is used as a reference (medium frequency), the frequency of the clock signal DCLK (L) is lower than the frequency of the clock signal DCLK (M). Further, the frequency of the clock signal DCLK (H) is higher than the frequency of the clock signal DCLK (M).
  • the frequency divider 200 is not particularly limited as long as it has a configuration that digitally divides the frequency, but for example, a configuration using a general flip-flop circuit or a configuration using a counter circuit can be applied. it can.
  • the frequency switching control unit 202 outputs a frequency switching signal FSEL for selecting one clock signal DCLK from three clock signals DCLK (L), DCLK (M), and DCLK (H) according to each mode signal MODE described later. To do.
  • the frequency switching control unit 202 includes 4-input AND circuits 2020a, 2020b and 2020c, 3-input NOR circuit 2021 and 2-input OR circuit 2022, respectively.
  • the AND circuit 2020a the second to fourth input ends of the four inputs are inverting inputs
  • the AND circuit 2020b the first and fourth input ends of the four inputs are inverting inputs.
  • the AND circuit 2020c the first to third input ends are inverting inputs.
  • Each mode signal MODE supplied to the frequency switching control unit 202 is of four types: mode signal MODE (bk), mode signal MODE (rd), mode signal MODE (gr / ts), and mode signal MODE (gs). ..
  • the mode signal MODE (bk) indicates the operation mode during the blank period.
  • the mode signal MODE (rd) indicates the operation mode of the read period.
  • the mode signal MODE (gr / ts) indicates the operation mode of the global reset and transfer period.
  • the mode signal MODE (gs) indicates the operation mode during the global shutter period. Details of each operation mode will be described later.
  • the mode signal MODE (bk) is input to the first input terminal of each of the AND circuits 2020a, 2020b and 2020c.
  • the mode signal MODE (rd) is input to the second input terminal of each of the AND circuits 2020a, 2020b and 2020c.
  • the mode signal MODE (gr / ts) is input to the third input terminal of each of the AND circuits 2020a, 2020b and 2020c. Further, the mode signal MODE (gs) is input to the fourth input terminal of each of the AND circuits 2020a, 2020b and 2020c.
  • the output of the AND circuit 2020a is supplied to the selector 201 as a frequency switching signal FSEL # 0 for selecting the clock signal DCLK (L), and is input to the first input terminal of the 3-input NOR circuit 2021.
  • the output of the AND circuit 2020b is input to the first input end of the two-input OR circuit 2022 and is also input to the second input end of the NOR circuit 2021.
  • the output of the AND circuit 2020c is supplied to the selector 201 as a frequency switching signal FSEL # 2 for selecting the clock signal DCLK (H), and is input to the third input terminal of the 3-input NOR circuit 2021.
  • the output of the NOR circuit 2021 is input to the second input end of the OR circuit 2022.
  • the output of the OR circuit 2022 is supplied to the selector 201 as a frequency switching signal FSEL # 1 for selecting the clock signal DCLK (M).
  • Table 1 shows an example of a truth table in the frequency switching control unit 202 shown in FIG.
  • each row corresponds to the operation mode of the pixel array unit 100, and from the top, each operation mode of blank, read, global reset and transfer, and global shutter is shown.
  • the period in which the operation mode is blank (hereinafter referred to as a blank period) is, for example, an operation mode period in which the AD converter included in the column processing unit 114 is not operating, such as transfer of an image pickup signal to the outside of the image pickup element 4. Processing is assigned. During the blank period, reading processing from each pixel 10 and the like are not performed, and access to each transistor included in the pixel 10 is not performed.
  • the period in which the operation mode is read (hereinafter referred to as a read period) is an operation mode period in which a read process for reading a pixel signal from each pixel 10 is executed, and access to each transistor included in the pixel 10 is performed. .. More specifically, during the read period, the electric charge is transferred from the capacitance MEM to the floating diffusion layer FD with the transfer transistor TR2 turned on and the transfer transistor TR1 turned off, and transferred to the floating diffusion layer FD by the amplification transistor TR4. Converts the charged charge into a voltage. Further, during the read period, the read path selection transistor TR5 is turned on, and the voltage whose charge is converted by the amplification transistor TR4 is output as a pixel signal to the vertical signal line VSL. Furthermore, during the read period, the column processing unit 114 converts the pixel signal for each row supplied via the vertical signal line VSL into an imaging signal.
  • the period in which the operation mode is global reset and transfer (hereinafter referred to as global reset and transfer period) is an operation mode period in which the reset operation of the floating diffusion layer FD, the capacitance MEM, and the photodiode PD for each pixel 10 is executed. Access is performed to each transistor included in the pixel 10. More specifically, during the global reset and transfer period, the transfer transistor TR2 and the reset transistor TR3 are turned on, the transfer transistor TR1 is turned off, and the capacitance MEM and the stray diffusion layer FD are reset.
  • the transfer transistor TR2 and the reset transistor TR3 are changed from the off normal state to the on state, the transfer transistor TR1 is switched from the off state to the on state, and the electric charge accumulated in the photodiode PD by exposure is transferred to the capacitance MEM.
  • the OFG transistor TR0 is switched from the off state to the on state to reset the photodiode PD (close the shutter).
  • the period in which the operation mode is the global shutter (hereinafter referred to as the global shutter period) is an operation mode period in which exposure is started (the shutter is opened) in each of the pixels 10 included in the pixel array unit 100, and the pixels 10 Access is made to each transistor contained therein. More specifically, during the global shutter period, the OFG transistor TR0 is switched from the on state to the off state to start exposure.
  • Table 1 the first to fourth columns from the left show the states of the mode signals MODE (br), MODE (rd), MODE (gr / ts), and MODE (gs), respectively. , Each operation mode is shown.
  • “L” indicates a low state of the signal
  • "H” indicates a high state of the signal.
  • the charge pump 122 can be driven at a low frequency, and the logic is configured so that the frequency of the clock signal PPCLK for controlling the pumping operation in the charge pump 122 becomes a low frequency.
  • the mode signals MODE (bk), MODE (rd), MODE (gr / ts) and MODE (gs) are “H”, “L”, “L” and “L”, respectively.
  • the frequency switching signals FSEL # 2, FSEL # 1 and FSEL # 0 are "L", respectively.
  • the logic is configured so that the values are "L” and “H”, the frequency switching signal FSEL # 0 is valid, and the clock signal DCLK (L) having the lowest frequency is selected.
  • the read period includes access to each transistor included in the pixel 10, but this is due to the operation of outputting the pixel signal read in each pixel 10 to the vertical signal line VSL. Therefore, the access is performed row by row, and does not occur simultaneously in each pixel 10 included in the pixel array unit 100. Therefore, the power consumption of the pixel array unit 100 as a whole does not increase at a certain timing. Therefore, it is possible to drive the charge pump 122 at a normal (medium) frequency, and the frequency of the clock signal PPCLK for controlling the pumping operation in the charge pump 122 becomes the normal (medium) frequency. As such, construct the logic.
  • the mode signals MODE (bk), MODE (rd), MODE (gr / ts) and MODE (gs) are “L", “H”, “L” and “L”, respectively.
  • the frequency switching signals FSEL # 0, FSEL # 1 and FSEL # 2 are "L", respectively.
  • the logic is configured so that the values are "H” and "L”, the frequency switching signal FSEL # 1 is valid, and the clock signal DCLK (M) having a medium frequency is selected.
  • the global reset and transfer period and the global shutter period include access to each transistor included in pixel 10. These periods include access to each transistor included in pixel 10, and the access includes access executed simultaneously in each pixel 10 included in pixel array unit 100. Therefore, the power consumption of the pixel array unit 100 as a whole increases instantaneously at the timing of the access. In this case, it is desirable that the electric charge accumulated in the capacitor C fly of the charge pump 122 is instantly released, and the amount of electric charge of the capacitor C fly is recovered in a short time. Therefore, in this global reset and transfer period, the logic is configured so that the frequency of the clock signal PPCLK for controlling the pumping operation in the charge pump 122 becomes a high frequency.
  • the mode signals MODE (bk), MODE (rd), MODE (gr / ts) and MODE (gs) are “L”, “L” and “H”, respectively. “And” L “, respectively.
  • the frequency switching signals FSEL # 0, FSEL # 1 and FSEL # 2 are "H", respectively.
  • the logic is configured so that “L” and “L” are obtained, the frequency switching signal FSEL # 2 is valid, and the clock signal DCLK (H) having the highest frequency is selected.
  • the mode signals MODE (bk), MODE (rd), MODE (gr / ts) and MODE (gs) are "L", “H", “L” and “L”, respectively.
  • the frequency switching signals FSEL # 0, FSEL # 1 and FSEL # 2 are "H", respectively.
  • the logic is configured so that “L” and “L” are obtained, the frequency switching signal FSEL # 2 is valid, and the clock signal DCLK (H) having the highest frequency is selected.
  • each mode signal MODE (bk), MODE (rd), MODE (gr / ts) and MODE (gs) is other than each of the above-mentioned combinations.
  • the frequency switching signals FSEL # 2, FSEL # 1 and FSEL # 0 become “L”, “L” and “H”, respectively, and the frequency switching signal FSEL # 0 is valid, and the most.
  • the logic is configured so that the low frequency clock signal DCLK (L) is selected.
  • the logic by the frequency switching control unit 202 shown in FIG. 5 is an example of the logic configured based on each state shown in Table 1.
  • FIG. 4 shows a circuit of the frequency switching control unit 202 configured based on the truth table of Table 1, but this is an example and is not limited to this example. That is, the frequency switching signals FSEL # 0 to # 2 are switched by each mode signal MODE (bk), MODE (rd), MODE (gr / ts) and MODE (gs), and the clock signal PPCLK for controlling the pumping operation is switched.
  • the circuit of the frequency switching control unit 202 may have a circuit configuration other than that shown in FIG. 4, as long as the configuration can be changed to a predetermined value.
  • the clock signal PPCLK can be selected from three stages of low frequency, medium frequency, and high frequency, but this is an example and is not limited to this example.
  • the frequency of the clock signal PPCLK can be finely controlled by a resolution of four or more steps.
  • the selector 201 includes a synchronization circuit 2010 and switch circuits 2014a, 2014b and 2014c.
  • the synchronization circuit 2010 includes clock signals DCLK (L), DCLK (M) and DCLK (H) supplied from the frequency divider 200, and frequency switching signals FSEL # 0 and # 1 supplied from the frequency switching control unit 202. It is a circuit that synchronizes and # 2.
  • the synchronization circuit 2010 includes three synchronization circuits corresponding to each clock signal DCLK (L), DCLK (M) and DCLK (H).
  • a synchronization circuit including two flip-flop (F / F) circuits 2011a and 2012a and an AND circuit 2013a connected in series with respect to the clock signal DCLK (L) is configured.
  • a synchronization circuit including two flip-flop circuits 2011b and 2012b and an AND circuit 2013b connected in series with respect to the clock signal DCLK (M) is configured.
  • a synchronization circuit including two flip-flop circuits 2011c and 2012c connected in series and an AND circuit 2013c is configured for the clock signal DCLK (H).
  • the clock signal DCLK (L) is input to the clock input ends of the flip-flop circuits 2011a and 2012a and one input end of the AND circuit 2013a.
  • the frequency switching signal FSEL # 0 is input to the data input terminal of the flip-flop circuit 2011a.
  • the output from the non-inverting output end of the flip-flop circuit 2011a is simply input to the data input of the flip-flop circuit 2012a.
  • the output from the non-inverting output end of the flip-flop circuit 2012a is input to the other input end of the AND circuit 2013a.
  • the flip-flop circuit 2011a With such a configuration, in the flip-flop circuit 2011a, the rising edge of the frequency switching signal FSEL # 0 is synchronized with the rising edge of the clock signal DCLK (L). The output of the flip-flop circuit 2011a is further synchronized with the clock signal DCLK (L) by the next flip-flop circuit 2012a.
  • the flip-flop circuits 2011a and 2012a connected in series in this way the reliability of synchronization can be further improved.
  • the clock signal DCLK (L) synchronized with the frequency switching signal FSEL # 0 is output from the AND circuit 2013a. Will be done.
  • the clock signals DCLK (M) and DCLK (H) are also the clock signals DCLK (M) and DCLK (H) synchronized with the frequency switching signals FSEL # 1 and # 2 in the same manner as the clock signal DCLK (L) described above. Is output from the AND circuits 2013b and 2013c, respectively.
  • the clock signals DCLK (L), DCLK (M) and DCLK (H) output from the AND circuits 2013a, 2013b and 2013c are input to the switch circuits 2014a, 2014b and 2014c, respectively.
  • the outputs of the switch circuits 2014a, 2014b and 2014c are connected to be a common output.
  • the opening and closing of the switch circuits 2014a, 2014b and 2014c are controlled by the frequency switching signals FSEL # 0, # 1 and # 2, respectively. Therefore, the clock signals DCLK (L), DCLK (M), and DCLK (H) are output from the selector 201 when the frequency switching signals FSEL # 0, # 1 and # 2 are in the high state.
  • FIG. 6 is a sequence chart showing an example of the control operation of the charge pump 122 according to the first embodiment.
  • the passage of time is shown in the right direction, and in the vertical direction, the operation mode, shutter instruction, exposure period, each mode signal MODE (br), MODE (rd), MODE (gr / ts) and MODE (gs), global reset trigger, global transfer trigger, global shutter trigger, output voltage V out due to negative potential of charge pump 122, frequency switching signal FSEL, connection point to which the other end of the capacitor C fly is connected in charge pump 122.
  • Each signal and timing of the voltage (referred to as voltage CB for convenience) in CB (see FIG. 4) is shown.
  • the operation mode indicates the blank, read, global reset and transfer, and each operation mode period of the global shutter described above.
  • Each operation mode is defined according to each mode signal MODE (br), MODE (rd), MODE (gr / ts) and MODE (gs), or a combination, during the operation period of the pixel array unit 100.
  • the shutter instruction is, for example, a signal that goes into a high state at a timing corresponding to a shutter operation on the input device 12 by the user.
  • the shutter instruction is issued, for example, when the state of the shutter button of the input device 12 changes from the half-pressed state to the fully-pressed state.
  • a shutter instruction may be issued with a slight delay with respect to the shutter operation on the input device 12.
  • the shutter instruction is a signal that goes into a high state at a predetermined timing of, for example, a frame cycle in the case of moving image imaging.
  • the exposure period is a period in which electric charges are accumulated in the photodiode PD by photoelectric conversion, for example, a period in which the OFG transistor TR0 and the transfer transistor TR1 are in the off state after the photodiode PD is initialized.
  • the mode signal MODE (br) is a signal indicating a blank period, and more specifically, a flag signal indicating a blank period.
  • the period in which the mode signal MODE (br) is in the high state is the blank period.
  • the mode signal MODE (rd) is a signal indicating a read period, and more specifically, a flag signal indicating a read period.
  • the period in which the mode signal MODE (rd) is in the high state is the read period.
  • the mode signal MODE (gr / ts) is a signal indicating the global reset and transfer period, and more specifically, a flag signal indicating the global reset and transfer period.
  • the period in which the mode signal MODE (gr / ts) is in the high state is the global reset and transfer period.
  • the mode signal MODE (gr / ts) indicates a negative potential stabilization waiting period that waits for stabilization of the output voltage V out of the negative potential of the charge pump 122 that has changed due to the global reset and transfer operations.
  • the mode signal MODE (gs) is a signal indicating the global shutter period, and more specifically, a flag signal indicating the global shutter period. Further, the mode signal MODE (gs) indicates a negative potential stabilization waiting period that waits for the stabilization of the output voltage V out of the negative potential of the charge pump 122 that fluctuates due to the global shutter operation.
  • the global reset trigger is a trigger generated by, for example, the drive signal scanning unit 120 in order to simultaneously execute the initialization of the capacitance MEM and the floating diffusion layer FD possessed by each pixel 10 in the entire pixel array unit 100.
  • the vertical drive unit 112 changes the states of the drive signals TRG2 and RST according to this global reset trigger.
  • the global transfer trigger is generated, for example, by the drive signal scanning unit 120 in order to simultaneously execute the transfer of the electric charge accumulated in the photodiode PD in each pixel 10 to the capacitance MEM by the entire pixel array unit 100. It is a trigger.
  • the vertical drive unit 112 changes the state of the drive signal TRG1 according to this global transfer trigger.
  • the global shutter trigger is a trigger generated by, for example, the drive signal scanning unit 120 in order to instruct the start of exposure in the photodiode PD.
  • the vertical drive unit 112 changes the state of the drive signal OFG according to this global shutter trigger.
  • the output voltage V out is the output voltage output from the charge pump 122.
  • the signal due to the output voltage V out is a signal output from the capacitor C fly , which is a signal including a frequency component corresponding to the pumping operation and smoothed by the capacitor 123.
  • the voltage CB at the connection point CB to which the other end of the capacitor C fly is connected becomes a signal including a frequency component corresponding to the pumping operation of the capacitor C fly.
  • this voltage CB is schematically shown as a rectangular wave.
  • the voltage CB corresponds to the voltage across the capacitor C fly
  • the change in the output voltage V out is related to the change in the voltage CB.
  • the frequency switching signal FSEL includes a frequency switching signal FSEL # 0 corresponding to the low frequency clock signal DCLK (L) and a frequency switching signal FSEL # 1 corresponding to the medium frequency clock signal DCLK (M).
  • the frequency switching signal FSEL # 2 corresponding to the high clock signal DCLK (H) is shown corresponding to each period in effect during the operating period of the pixel array unit 100.
  • the operation mode is read from the left end side, the drive signal scanning unit 120 sets the mode signal MODE (rd) to the high state, and sets the mode signals MODE (br), MODE (gr / ts) and MODE (gs). Set to low state.
  • the frequency switching control unit 202 outputs the frequency switching signal FSEL # 1, and the selector 201 outputs the clock signal DCLK (M) having a medium frequency as the clock signal PPCLK.
  • the drive signal scanning unit 120 sets the global reset trigger, the global transfer trigger, and the global shutter trigger to the low state, respectively.
  • the drive signal scanning unit 120 shifts the mode signal MODE (gs) from the low state to the high state at the time t 1 immediately before the shutter instruction is issued at the time t 2. For example, the drive signal scanning unit 120 sets the timing at which the shutter is fully pressed in the input device 12 to time t 1, and starts the exposure at time t 2 after a predetermined time from this time t 1.
  • the frequency switching signal changes from the frequency switching signal FSEL # 1 to the frequency switching signal FSEL # 2 in the frequency switching control unit 202 according to the truth table in Table 1. Can be switched. As a result, the higher frequency clock signal DCLK (H) is selected as the clock signal PPCLK.
  • the vertical scanning unit 110 sets the global shutter trigger to the high state and the drive signal OFG to the high state under the control of the drive signal scanning unit 120.
  • the global transfer trigger is in the low state and the drive signal TRG1 is in the low state
  • the electric charge accumulated in the photodiode PD is sucked out to the power supply line of the power supply VDD, and the photodiode PD is initialized. Will be done.
  • Drive signal scanning unit 120 in a state where the low state of the drive signal TRG1 is maintained, global shutter trigger to transition from a high state to a low state at time t 3.
  • the vertical drive unit 112 shifts the drive signal OFG from the high state to the low state in response to the state transition of the global shutter trigger. As a result, electric charge accumulation by photoelectric conversion is started in the photodiode PD, and exposure is performed.
  • the transition of the drive signal OFG from the low state to the high state at time t 2 is executed all at once in each pixel 10 included in the pixel array unit 100, and the potential of the output voltage V out of the charge pump 122 suddenly increases. Change.
  • the pumping operation in the charge pump 122 is executed at high speed, and the capacitor C fly is rapidly charged.
  • the drive signal scanning unit 120 shifts the mode signal MODE (gs) from the high state to the low state at a time t 4 after a predetermined time from the time t 1.
  • the length from time t 1 to time t 4 is the time when the charge of the capacitor C fly is completed in the charge pump 122 and the output voltage V out of the charge pump 122 is predicted to be stable. Is preset for.
  • the frequency switching signal is frequency-switched from the frequency switching signal FSEL # 2 in the frequency switching control unit 202 according to the truth table in Table 1.
  • the signal is switched to FSEL # 1.
  • the clock signal DCLK (M) having a frequency lower than that of the clock signal DCLK (H) is selected as the clock signal PPCLK for operating the charge pump 122.
  • the drive signal scanning unit 120 shifts the mode signal MODE (bk) from the low state to the high state and shifts the mode signal MODE (rd) from the high state to the low state at the time t 5 after a predetermined time from the time t 4. Will be done.
  • the frequency switching signal is switched from the frequency switching signal FSEL # 1 to the frequency switching signal FSEL # 0 in the frequency switching control unit 202 according to the truth table in Table 1, and the clock signal DCLK having the lowest frequency as the clock signal PPCLK ( L) is selected.
  • the operation mode of the pixel array unit 100 is changed from read to blank, and the pixel array unit 100 executes processing such as transfer of an image pickup signal to the outside of the image pickup element 4.
  • the operation mode is blank, the reading process from each pixel 10 is not performed, and the access to each transistor included in the pixel 10 is not performed. Therefore, the power consumption of the vertical drive unit 112 of the pixel array unit 100 is small, and there is no sudden change in the amount of electric charge in the capacitor C fly in the charge pump 122. Therefore, the charge pump 122 can operate with the low frequency clock signal PPCLK.
  • the drive signal scanning unit 120 causes the mode signal MODE (bk) to transition from the high state to the low state at the time t 6 after the lapse of a predetermined time from the time t 5, and ends the blank period.
  • the drive signal scanning portion 120 causes the transition mode signal MODE to (gr / ts) from a low state at time t 6 to a high state. As a result, the operation mode of the pixel array unit 100 is switched to the global reset and transfer modes.
  • the drive signal scanning unit 120 shifts the global reset trigger from the low state to the high state at time t 7.
  • the vertical drive unit 112 shifts the drive signals TRG2 and RST from the low state to the high state in response to the state transition of the global reset trigger of the drive signal scanning unit 120, and turns the transfer transistor TR2 and the reset transistor TR3 into the on state. To do. As a result, the electric charges of the capacitance MEM and the floating diffusion layer FD are sucked out to the power supply line of the power supply VDD, and the capacitance MEM and the floating diffusion layer FD are reset.
  • the drive signal scanning unit 120 shifts the global shutter trigger from the high state to the low state at the time t 8 immediately after the time t 7.
  • the vertical drive unit 112 sets the drive signals TRG2 and RST to the low state and turns the transfer transistor TR2 and the reset transistor TR3 to the off state according to the state transition of the global shutter trigger.
  • the drive signal scanning unit 120 at time t 8, shifting the global transfer trigger from a low state to a high state.
  • the vertical drive unit 112 shifts the drive signal TRG1 to the high state according to the state transition of the global transfer trigger, and turns on the transfer transistor TR1.
  • the drive signal scanning unit 120 shifts the global transfer trigger from the high state to the low state at the time t 9 immediately after the time t 8 , and the transfer transistor TR1 is turned off by the control of the vertical drive unit 112 accompanying the transition. It is said that.
  • the transfer of the electric charge accumulated in the photodiode PD at time t 8 to the capacitance MEM is simultaneously executed in each pixel 10 included in the pixel array unit 100. Therefore, the potential of the output voltage V out of the charge pump 122 changes abruptly as in the time t 2 described above.
  • the pumping operation in the charge pump 122 is executed at high speed, and the capacitor C fly is rapidly charged.
  • the drive signal scanning unit 120 shifts the mode signal MODE (rd) from the low state to the high state at the time t 10 after the elapse of a predetermined time from the time t 6, and sets the mode signal MODE (gr / ts) to high. Transition from the state to the low state.
  • the frequency switching signal is switched from the frequency switching signal FSEL # 2 to the frequency switching signal FSEL # 1 in the frequency switching control unit 202 according to the truth value table in Table 1, and the clock signal PPCLK is obtained from the clock signal DCLK (H).
  • the low frequency clock signal DCLK (M) is selected.
  • the read period of the pixel array unit 100 shifts.
  • the frequency of the clock signal PPCLK for driving the charge pump 122 is the period until each pixel 10 included in the pixel array unit 100 is driven all at once and the output voltage V out of the charge pump 122 becomes stable. To make it higher. Further, the frequency of the clock signal PPCLK is lowered during a period in which the pixel array unit 100 has no or little access to each transistor included in each pixel 10. Thereby, it is possible to suppress the power consumption when driving the charge pump 122.
  • the frequency of the clock signal PPCLK is increased in the period until each pixel 10 included in the pixel array unit 100 is driven all at once and the output voltage V out of the charge pump 122 becomes stable, so that the output of the charge pump 122 is output.
  • the time required to stabilize the voltage V out can be shortened. This makes it possible to increase the frame rate.
  • not only the frequency of the clock signal PPCLK but also the frequency of the clock signal PPCLK is used during the period (time t 1 to t 4 , time t 6 to t 10 ) in which the clock signal DCLK (H) having a high frequency is used as the clock signal PPCLK.
  • the amplitude of the voltage CB is also controlled. More specifically, the amplitude is increased at the beginning of each period and decreased toward the end of the period (arrow B in FIG. 6).
  • the drive signal scanning unit 120 can increase and decrease the feedback voltage in the feedback loop by controlling the reference voltage Vref 0 generated by the reference voltage generating unit 203, whereby the amplitude of the voltage CB can be increased. Can be controlled.
  • the amplitude of the voltage CB is increased according to the feedback voltage (arrow A in FIG. 6), and then the said.
  • the amplitude of the voltage VCP is reduced towards the end of the period (arrow B in FIG. 6).
  • the drive signal scanning unit 120 shifts the mode signal MODE (gs) from the low state to the high state at the time t 1 immediately before the shutter instruction is issued at the time t 2. In this way, by issuing a signal indicating the period before the shutter instruction is actually issued, the frequency of the clock signal PPCLK can be increased before the fluctuation of the output voltage V out of the charge pump 122 becomes large. ,preferable.
  • the frequency of the clock signal PPCLK for driving the charge pump 122 is switched between three types: low frequency, medium frequency, and high frequency. The intention will be described below.
  • the frequency of the clock signal PPCLK is switched to a lower frequency. Since each transistor in the pixel 10 is not accessed during the blank period, the voltage value of the negative power supply does not seem to change even if it is not supplied from the charge pump 122. However, the voltage value of the negative power supply increases due to the leakage current of the vertical drive unit 112 and the current consumption of the capacitor 123 connected to the output of the charge pump 122 due to the natural discharge. It is necessary to suppress the rise, but since the rise is small, the driving ability is not required as much as in other operation modes.
  • pumping is performed with the frequency of the clock signal PPCLK as a frequency lower than the read period to reduce the power consumption while suppressing the voltage rise.
  • the frequency of the clock signal PPCLK is switched to the middle frequency.
  • the unit for reading the pixel signal at one time is one to several lines. Reading several lines at a time may be adopted to increase the reading speed during the read period.
  • all the rows included in the pixel array unit 100 are sequentially read out. It is necessary to suppress the increase in the current consumption by pumping the charge pump 122 so that the voltage value of the negative power supply does not change within the read period of one to several lines. Actually, if there is no fluctuation in the voltage value of the negative power supply between the P phase period and the D phase period, the AD conversion result by the AD converter will not be affected.
  • the 1-read period depends on the number of bits of AD conversion, the AD conversion method, and the like, but in the case of AD conversion by the single slope method described above, it is about several ⁇ sec.
  • the read period requires more drive capacity than the blank period, but it does not need to pump at a high frequency.
  • the frequency of the clock signal PPCLK is switched to a higher frequency.
  • the reset operation and the transfer operation are executed all at once in all the rows included in the pixel array unit 100.
  • the shutter operation is executed all at once in all the rows included in the pixel array unit 100. Therefore, during these periods, the instantaneous current consumption is large, and the voltage value of the negative power supply also fluctuates greatly.
  • the voltage of the negative power supply must be returned to the voltage value immediately before the global operation such as global reset and transfer, and the global shutter before the next operation can be performed.
  • the return time for returning to the voltage value immediately before this global operation is included in the time within one frame. Therefore, by restoring the negative power supply at a higher speed, the time for one frame can be shortened and the frame rate can be increased.
  • the global reset and transfer period and the global shutter period perform pumping in the charge pump 122 by the clock signal PPCLK having a frequency higher than the read period, and restore the negative power supply in a shorter time. ..
  • FIG. 7 is a diagram for comparing the control of the charge pump 122 according to the first embodiment with the control by the existing technique. 7, the chart 30, the mode signal of Figure 6 described above MODE (gs), the global shutter trigger, the output voltage V out of the charge pump 122, a frequency switching signal FSEL and voltage CB, the time t 4 from the beginning of the 6 It is a figure excerpted up to the middle of t 5 and t 5.
  • Chart 31 shows an example in which the frequency of the clock signal PPCLK for driving the charge pump 122 is constant according to the existing technology. This corresponds to, for example, the technique disclosed in Patent Document 1.
  • the configuration applied to Chart 31 is the same as that shown in FIGS. 4 and 5.
  • the displacement of the potential of the output voltage V out of the charge pump 122 is recovered by the pumping operation a certain number of times.
  • the output voltage V out is higher than that of the example of the chart 30 in which the frequency is set higher. It will take longer to stabilize.
  • the output voltage V out is stabilized at the time t 20 after the time t 4 described above. That is, by controlling the drive of the charge pump 122 according to the first embodiment, the state of the capacitor C fly can be restored at a high speed by the difference between the time t 20 and the time t 4.
  • the power saving function and the like are realized by controlling the frequency with respect to the clock signal PPCLK.
  • the clock signal PPCLK to divide the clock signal CPCLK according to the band of the cutoff filter in the CDS processing, the noise generated from the charge pump 122 and may affect the pixel signal. Can be suppressed.
  • the feedback voltage of the feedback loop for controlling the amplitude of the voltage VCP is changed by controlling the reference voltage Vref 0 generated by the reference voltage generation unit 203. Therefore, as compared with the method of patent document 1 in which the feedback loop is temporarily disconnected in order to switch to the boost voltage, the time required for the feedback loop to stably recover the voltage related to the amplitude control of the voltage VCP and the output fluctuation at the time of recovery are obtained. There is no need to consider.
  • the drive signal scanning unit 120 can increase and decrease the feedback voltage in the feedback loop by controlling the reference voltage Vref 0 generated by the reference voltage generating unit 203, whereby the amplitude of the voltage CB can be increased. Can be controlled.
  • the amplitude of the voltage CB is increased according to the feedback voltage (arrow A in FIG. 6), and then the said. The amplitude of the voltage CB is reduced towards the end of the period (arrow B in FIG. 6).
  • the pixel 10 applied to the first embodiment is composed of a CMOS circuit, and the power consumption of the CMOS circuit is mainly the power consumption due to the charge / discharge current and the through current.
  • the power consumption due to the leak current is smaller than these two current consumptions.
  • the frequency of the switching signal is f c [Hz]
  • the load capacitance is CL [F]
  • the power supply voltage is V DD [V]
  • the through current flowing from the power supply to the ground is idp (t) [A]
  • charging and discharging power Pow tc by power Pow cg and the through current due to the current is represented by the formula (1) and the following equation (2).
  • the voltage V DD (signal amplitude of the switching signal) becomes a voltage according to the feedback voltage, which is the same as the existing technology described in Patent Document 1, for example. Therefore, in the first embodiment can lower the frequency f c variable, and it is possible to reduce the power consumption.
  • the current that can be output from the charge pump 122 in a certain period t [sec] is the pumping capacitance value (capacitor C fly capacitance value) of C fly [Hz], the power supply voltage of the power supply VDD as V DD [V], and the charge pump.
  • negative potential output VCP of 122 [V] and the frequency of the switching signal (clock signal PPCLK) and f c [Hz] is represented by the following formula (3).
  • a method of switching the pumping frequency for driving the pumping operation a method of using a VCO (Voltage-controlled oscillator) with a feedback voltage is known (for example, Patent Document 2).
  • VCO Voltage-controlled oscillator
  • Patent Document 2 a method of using a VCO, the pumping frequency can be switched in an analog infinite stage, the power consumption and the driving capacity can be controlled more finely, and the system can be closed on the analog side.
  • the frequency range to be controlled can be limited to some extent, but since the frequency changes at any time, it is difficult for the system to grasp which frequency it will be. .. Therefore, the image sensor to which the method is applied may generate noise in the frequency band used by the radio or I / F (interface) mounted on the system.
  • the image pickup device 4 according to the first embodiment digitally divides the clock signal PPCLK for driving the charge pump 122 into a predetermined frequency by the frequency divider 200, it is generated. It is possible to avoid those frequencies. Further, the charge pump 122 included in the image pickup device 4 according to the first embodiment is necessary while avoiding by changing the frequency band when the block affected by the clock signal PPCLK is operating in the system. The power can be reduced or the drive capacity can be increased accordingly.
  • the switching noise will also increase.
  • the pumping frequency is increased to increase the drive capacity of the charge pump 122, this switching noise can be removed by the CDS filter if the cutoff frequency of the CDS filter is multiplied. Therefore, in the control of the drive capacity by the charge pump 122, the frequency control is more advantageous than the voltage control.
  • the shutter In the fast trigger mode in which the shutter is pressed at an arbitrary timing among the operation modes of the shutter, the shutter is pressed during the read period and the negative potential stabilization waiting period is not provided. Therefore, if noise is generated from the charge pump 122, the AD conversion process in the column processing unit 114 may be affected. Therefore, for the reasons described above, it is desirable that the drive capacity of the charge pump 122 is controlled by frequency control.
  • the voltage amplitude is changed by the feedback voltage to change the drive capacity by the charge pump 122, but if necessary, the drive capacity may be changed only by the frequency control instead of the voltage amplitude. ..
  • the frequency of the clock signal PPCLK for driving the charge pump 122 is selected on the output side of the selector 201.
  • the first modification of the first embodiment is an example in which the frequency of the clock signal PPCLK is selected on the input side of the selector 201.
  • FIG. 8 is a block diagram showing a configuration of an example for selecting the frequency of the clock signal for driving the charge pump according to the first modification of the first embodiment.
  • the selector 201a has AND circuits 2030a, 2030b, and 2030c added to the input side of the synchronization circuit 2010 with respect to the selector 201 shown in FIG.
  • a 3-input OR circuit 2031 is provided instead of the switch circuits 2014a, 2014b and 2014c on the output side of the synchronization circuit 2010.
  • the frequency switching signal FSEL # 0 output from the frequency switching control unit 202 is input to the AND circuit 2030a at the first input terminal, and the clock signal CPCLK is divided by the frequency divider 200 at the second input terminal.
  • the generated clock signal DCLK (L) is input.
  • the output of the AND circuit 2030a is input to the clock input terminals of the flip-flop circuits 2011a and 2012a of the synchronous circuit 2010, and is also input to the second input terminal of the AND circuit 2013a.
  • the frequency switching signal FSEL # 0 output from the frequency switching control unit 202 is input to the data input terminals of the flip-flop circuits 2011a and 2012a.
  • the output of the AND circuit 2013a is input to the first input terminal of the OR circuit 2031.
  • the frequency switching signal FSEL # 1 is input to the first input terminal and the clock signal DCLK (M) is input to the second input terminal of the AND circuit 2030b.
  • the output of the AND circuit 2030b is input to the clock input ends of the flip-flop circuits 2011b and 2012b, and is also input to the second input terminal of the AND circuit 2013b.
  • the frequency switching signal FSEL # 1 is input to the data input terminals of the flip-flop circuits 2011b and 2012b.
  • the output of the AND circuit 2013b is input to the second input terminal of the OR circuit 2031.
  • the frequency switching signal FSEL # 2 is input to the first input terminal and the clock signal DCLK (H) is input to the second input terminal of the AND circuit 2030c.
  • the output of the AND circuit 2030c is input to the clock input ends of the flip-flop circuits 2011b and 2012b, and is also input to the second input terminal of the AND circuit 2013c.
  • the frequency switching signal FSEL # 2 is input to the data input terminals of the flip-flop circuits 2011b and 2012b.
  • the output of the AND circuit 2013c is input to the third input end of the OR circuit 2031.
  • the output of the OR circuit 2031 is output from the selector 201a as a clock signal PPCLK.
  • the clock signals DCLK (L), DCLK (M) and DCLK (H) are each frequency switching signals FSEL # 0, FSEL # 1 and FSEL # 2 by the AND circuits 2030a, 2030b and 2030c. Among them, the clock signal DCLK corresponding to the frequency switching signal FSEL in the high state is selected. On the other hand, of the frequency switching signals FSEL # 0, FSEL # 1 and FSEL # 2, the clock signal DCLK corresponding to the frequency switching signal FSEL in the low state is not selected.
  • the flip-flop circuits 2011b and 2012b and the flip-flop circuits 2011c and 2012c are stopped because the clock signals DCLK (M) and DCLK (H) are not input, respectively. Therefore, the power consumption of the flip-flop circuits 2011b and 2012b and the flip-flop circuits 2011c and 2012c can be suppressed.
  • the charge pump 122 can be appropriately controlled according to the operation of the pixel array unit 100, and power consumption can be suppressed. ..
  • FIG. 9 is a block diagram showing a configuration of an example for selecting the frequency of the clock signal for driving the charge pump according to the second modification of the first embodiment.
  • the configuration of the range shown by the dotted line frame of the selector 201b is the same as the configuration of the selector 201a of FIG. 8 excluding the AND circuits 2030a to 2030c, and thus the description thereof will be omitted here.
  • the frequency divider section 2040 includes a plurality of frequency dividers DIV2042a, 204b and 2042c corresponding to clock signals DCLK (L), DCLK (M) and DCLK (H), and a plurality of AND circuits 2041a. Includes 2041b and 2041c.
  • the selector 201b has a configuration in which the AND circuits 2041a, 2041b and 2041c are included in the configuration of the range shown by the dotted line frame in FIG.
  • the frequency switching signal FSEL # 0 is located at the first input terminal of the AND circuit 2041a
  • the frequency switching signal FSEL # 1 is located at the first input terminal of the AND circuit 2041b
  • the frequency switching signal FSEL # 2 is located at the first input terminal of the AND circuit 2041c. , Are entered respectively.
  • the clock signal CPCLK is commonly input to the second input terminals of the AND circuits 2041a, 2041b and 2041c.
  • the output of the AND circuit 2041a is input to the frequency divider DIV2042a, the output of the frequency divider DIV2042a is input to the clock input terminals of the flip-flop circuits 2011a and 2012a included in the synchronous circuit 2010, and the second input of the AND circuit 2013a is input. Entered at the end.
  • the output of the AND circuit 2041b is input to the frequency divider DIV2042b, the output of the frequency divider DIV2042 is input to the clock input terminals of the flip-flop circuits 2011b and 2012b, and is input to the second input terminal of the AND circuit 2013b. Will be done.
  • the output of the AND circuit 2041c is input to the frequency divider DIV2042c
  • the output of the frequency divider DIV2042c is input to the clock input terminals of the flip-flop circuits 2011c and 2012c, and is input to the second input terminal of the AND circuit 2013c.
  • the AND circuit 2041a outputs the clock signal CPCLK to the frequency divider DIV2042a when the frequency switching signal FSEL # 0 is in the high state.
  • the frequency divider DIV2042a divides the clock signal CPCLK supplied from the AND circuit 2041a to generate the clock signal DCLK (L).
  • this clock signal DCLK (L) is input to the clock input ends of the flip-flop circuits 2011a and 2012a, and is also input to the second input terminal of the AND circuit 2013a.
  • the AND circuit 2041a does not output the clock signal CPCLK, so that the frequency divider DIV2042a does not perform the frequency dividing operation.
  • the flip-flop circuits 2011a and 2012a also do not operate because the clock signal DCLK (L) is not input to the clock input end.
  • the clock signals DCLK (L), DCLK (M) and DCLK (H) of each frequency are set by the individual frequency dividers DIV2042a, 2042b and 2042c, respectively. It is generated and the operation of each divider DIV2042a, 2042b and 2042c is controlled by the frequency switching signals FSEL # 0, FSEL # 1 and FSEL # 2.
  • the frequency divider corresponding to the clock frequency not selected from the dividers DIV2042a to 2042c is used. The operation can be further stopped, and even lower power consumption can be realized.
  • FIG. 10 is a circuit diagram showing a configuration of an example of pixels applicable to a third modification of the first embodiment.
  • the pixel 10a shown in FIG. 10 has a configuration in which the OFG transistor TR0, the transfer transistor TR1 or TR2, and the capacitance MEM are omitted from the configuration of the pixel 10 shown in FIG. 3 described above.
  • the transfer transistor TR6 shown in FIG. 10 corresponds to the transfer transistor TR1 or TR2 in FIG. 3 described above, and the electric charge accumulated in the photodiode PD according to the drive signal TRG supplied from the vertical drive unit 112'. Controls the transfer of the suspended diffusion layer FD to the floating diffusion layer FD.
  • the vertical drive unit 112' includes two amplifiers 113 for one pixel 10a.
  • the vertical scanning unit 110 turns off the transfer transistor TR6 by the driving signal TRG according to the control signal from the driving signal scanning unit 120 during the exposure, and the light incidented by the photoelectric conversion in the photodiode PD. Accumulate the generated charge accordingly.
  • the vertical scanning unit 110 turns on the path selection transistor TR5 by the driving signal SEL according to the control signal from the driving signal scanning unit 120, and connects the floating diffusion layer FD and the vertical signal line VSL.
  • the vertical scanning unit 110 turns on the reset transistor TR3 by the drive signal RST, connects the floating diffusion layer FD to the power supply line of the power supply VDD or the supply line of the black level voltage in a short period of time, and resets the floating diffusion layer FD.
  • the voltage at the reset level of the floating diffusion layer FD by reading out the P phase is output to the vertical signal line VSL.
  • the vertical scanning unit 110 turns on the transfer transistor TR6 by the driving signal TRG according to the control signal from the driving signal scanning unit 120, transfers the electric charge accumulated in the photodiode PD to the floating diffusion layer FD, and performs the D phase. Read is done. By this D-phase readout, a voltage corresponding to the amount of electric charge of the floating diffusion layer FD is output to the vertical signal line VSL.
  • the above read operation is executed all at once in each pixel 10a arranged in one line, and further, the read operation of each line is executed in line order. As a result, imaging by the rolling shutter method is realized.
  • FIG. 11 is a sequence chart showing an example of the control operation of the charge pump according to the third modification of the first embodiment.
  • the mode signal MODE (br) as the flag signal of the blank period
  • the mode signal MODE (rd) as the flag signal of the read period
  • the passage of time is shown in the right direction, and in the vertical direction, each mode signal MODE (br) and MODE (rd), the output voltage V out due to the negative potential of the charge pump 122, the frequency switching signal FSEL, and the charge are shown.
  • the signals and timings of the voltage VCP which corresponds to the output voltage V out of the pump 122, are shown.
  • the drive signal scanning unit 120 along with shifts the mode signal MODE (br) at time t 30 from a high state to a low state, to transition mode signal MODE and (rd) from a low state to a high state, the operation mode Is the operation mode period (shutter and lead period) of the shutter and lead.
  • the frequency switching control unit 202 outputs the frequency switching signal FSEL # 1 according to the mode signals MODE (bk) and MODE (rd).
  • the clock signal DCLK (M) having a medium frequency is selected as the clock signal PPCLK for driving the charge pump 122 according to the frequency switching signal FSEL # 1.
  • the drive signal scanning unit 120 shifts the mode signal MODE (br) from the low state to the high state at a time t 31 after a predetermined time (for example, after a time corresponding to the frame rate) from the time t 30, and also performs a mode.
  • the signal MODE (rd) is changed from the high state to the high state, and the operation mode is set to the blank operation mode period (blank period).
  • the frequency switching control unit 202 outputs the frequency switching signal FSEL # 0 according to the mode signals MODE (bk) and MODE (rd).
  • the low frequency clock signal DCLK (L) is selected as the clock signal PPCLK for driving the charge pump 122 according to the frequency switching signal FSEL # 0.
  • the shutter operation and the read operation are sequentially executed for each one or a plurality of rows during the shutter and read period.
  • the pixel array unit 100 sequentially performs a read operation for each row or a plurality of rows, and the output voltage V out of the charge pump 122 repeats fluctuations row by row.
  • the frequency of the clock signal PPCLK for driving the charge pump 122 is set to, for example, a medium frequency, and the charge pump 122 is driven as a normal driving capacity.
  • the frequency of the clock signal PPCLK is switched to, for example, a low frequency to reduce the drive capacity of the charge pump 122.
  • the power consumption of the charge pump 122 can be reduced even in the rolling shutter system.
  • the fourth modification of the first embodiment is an example in which a mechanical shutter method for controlling the exposure time in the photodiode PD by a shutter mechanism is applied to the shutter method.
  • the configuration of the pixel 10a according to the third modification of the first embodiment described with reference to FIG. 10 can be applied as it is. The explanation of is omitted.
  • the vertical scanning unit 110 simultaneously shifts the transfer transistors TR6 and TR3 in FIG. 10 from the off state to the on state in the pixel array unit 100 according to the control signal from the drive signal scanning unit 120, and all the pixels 10a.
  • the photodiode PDs of are reset all at once.
  • the transfer transistors TR6 and TR3 are simultaneously changed from the on state to the off state, and the mechanical shutter is opened by, for example, the control unit 3.
  • the vertical scanning unit 110 reads out the pixel signal by rolling operation every one to several rows according to the control signal from the driving signal scanning unit 120.
  • the frequency of the clock signal PPCLK is switched from a low frequency or a medium frequency to a high frequency for a predetermined period after the transfer transistors TR6 and TR3 are simultaneously transitioned from the off state to the on state in the pixel array unit 100.
  • Increase the drive capacity of the charge pump 122 As a result, the time until the negative potential of the negative power source returns after the reset operation of the photodiode PD can be shortened, and the frame rate can be increased.
  • the read period and the blank period are set to the middle frequency and the low frequency, respectively, of the clock signal PPCLK as in the global shutter method described with reference to FIG.
  • a fifth modification of the first embodiment is an example in which an FD holding method is applied as a shutter method, in which the pixel configuration shown in FIG. 10, that is, the global shutter method is used for imaging in a pixel configuration that does not use an OFG transistor.
  • the configuration of the pixel 10a according to the third modification of the first embodiment described with reference to FIG. 10 can be applied as it is, so here. The explanation of is omitted.
  • the vertical scanning unit 110 simultaneously shifts the transfer transistors TR6 and TR3 from the off state to the on state in the pixel array unit 100 according to the control signal from the drive signal scanning unit 120, and the photo of all the pixels 10a.
  • the diode PDs are reset all at once. After that, the transfer transistors TR6 and TR3 are simultaneously changed from the on state to the off state, and the exposure to the photodiode PD is started.
  • the vertical scanning unit 110 simultaneously shifts the transfer tradista TR6 from the off state to the on state in the pixel array unit 100 according to the control signal from the drive signal scanning unit 120, and charges accumulated in the photodiode PD by exposure. Transfer to the floating diffusion layer FD.
  • the vertical scanning unit 110 shifts the transfer transistor TR6 to the off state according to the control signal from the drive signal scanning unit 120. After that, the pixel signal is read out by a rolling operation every one to several lines.
  • each pixel 10a included in the pixel array unit 100 is driven at the same time when the photodiode PD is reset and when the electric charge accumulated in the photodiode PD is transferred to the floating diffusion layer FD.
  • the load of the negative power supply increases momentarily. Therefore, for example, when the photodiode PD is reset, the frequency of the clock signal PPCLK is set to a low frequency or a medium frequency for a predetermined period after the transfer transistors TR6 and TR3 are simultaneously transitioned from the off state to the on state in the pixel array unit 100.
  • the drive capacity of the charge pump 122 is increased by switching from the frequency to the higher frequency.
  • the time until the negative potential of the negative power source returns after the reset operation of the photodiode PD can be shortened, and the frame rate can be increased.
  • the electric charge accumulated in the photodiode PD is transferred to the floating diffusion layer FD.
  • the frequency of the clock signal PPCLK is set to a medium frequency and a low frequency, respectively, for the read period and the blank period, as in the global shutter method described with reference to FIG.
  • the sixth modification of the first embodiment is an example in which a pixel ADC (Analog to Digital Converter) configuration including an AD converter is applied to each pixel as the pixel configuration.
  • a pixel ADC Analog to Digital Converter
  • FIG. 12 is a circuit diagram showing a configuration of an example of pixels applicable to the sixth modification of the first embodiment.
  • an OFG transistor TR8 driven by a drive signal OFG is added to the cathode of the photodiode PD with respect to the rolling shutter type pixel 10a of FIG. 10 described above.
  • the drain of the OFG transistor TR8 is connected to the power supply line of the power supply VDD, and the source is connected to the cathode of the photodiode PD and the drain of the transfer transistor TR6.
  • the gate of the OFG transistor TR8 is connected to the vertical drive unit 112.
  • the floating diffusion layer FD is connected to the source of the transfer transistor TR6 and the reset transistor TR7, and is also connected to the (-) side input end of the comparator CMP. Further, a RAMP signal in which the voltage based on the straight line increases or decreases stepwise is input to the (+) side input end of the comparator CMP.
  • the output of the comparator CMP counts the time from a predetermined position (for example, the starting point) of the slope of the RAMP signal until the voltage due to the charge accumulated in the floating diffusion layer FD coincides with the RAMP signal, and the voltage value due to the charge is counted. It is connected to a counter that calculates a digital value.
  • the drain is connected to the power supply line of the power supply VDD.
  • the floating diffusion layer FD is initialized by the positive potential power supply voltage of the comparator CMP when the reset transistor TR7 is turned on according to the drive signal RST.
  • the shutter operation is performed by the global shutter method. That is, the vertical scanning unit 110 shifts the OFG transistor TR8 from the off state to the on state all at once in each pixel 10b of the pixel array unit 100 while the transfer transistor TR6 is in the off state according to the control signal from the drive signal scanning unit 120.
  • the photodiode PD of each pixel 10b is initialized.
  • the vertical drive unit 112 shifts the OFG transistor TR8 from the on state to the off state while maintaining the off state of the transfer transistor TR6 according to the control signal from the drive signal scanning unit 120.
  • the photodiode PD is in a state where exposure can be started.
  • the vertical drive unit 112 turns off the transfer transistor TR6 all at once in each pixel 10b of the pixel array unit 100 while maintaining the OFF state of the OFG transistor TR8 according to the control signal from the drive signal scanning unit 120. Transition from the state to the on state. As a result, the voltage corresponding to the electric charge accumulated in the floating diffusion layer FD is input to the (-) side input end of the comparator CMP (read operation), and the AD conversion process is performed.
  • each pixel 10b included in the pixel array unit 100 is driven at the same time when the photodiode PD is reset and when the electric charge accumulated in the photodiode PD is transferred to the floating diffusion layer FD.
  • the load of the negative power supply increases momentarily. Therefore, for example, when the photodiode PD is reset, the frequency of the clock signal PPCLK is changed from a low frequency to a medium frequency for a predetermined period after the OFG transistor TR8 is simultaneously transitioned from the off state to the on state in the pixel array unit 100. Switch to a higher frequency to increase the drive capacity of the charge pump 122.
  • the time until the negative potential of the negative power source returns after the reset operation of the photodiode PD can be shortened, and the frame rate can be increased.
  • the electric charge accumulated in the photodiode PD is transferred to the floating diffusion layer FD.
  • the read period and the blank period are set to the middle frequency and the low frequency, respectively, in the frequency of the clock signal PPCLK as in the global shutter method described with reference to FIG.
  • the seventh modification of the first embodiment is an example in which the imaging region is limited to the ROI (Region Of Interest) for all the pixels of the pixel array unit 100 in the global shutter system.
  • This imaging method is called the ROI method for convenience.
  • the pixel configuration the configuration shown in FIG. 3 can be applied as it is.
  • the pixel array unit 100 is configured to be able to supply each drive signal by the vertical drive unit 112 by designating a range within the line to each pixel 10 arranged in one line, for example.
  • the load of the negative power supply also changes depending on the limited area. Therefore, the frequency of the clock signal PPCLK is adaptively switched according to the region, and the drive capacity of the charge pump 122 is changed. For example, when the range of read operation is narrow, the load of the negative power supply is small, so that the frequency of the clock signal PPCLK can be set to a medium or low frequency to reduce power consumption.
  • FIG. 13 is a diagram schematically showing a configuration of an example of a charge pump according to the second embodiment.
  • the charge pump 122a includes a plurality of charge pumps 1222 1 , 1222 2 , ..., 1222 n .
  • charge pumps 1222 1 , 1222 2 , ..., 1222 n are also shown as charge pumps # 1, # 2, ... # N, respectively.
  • the charge pump 122b further includes a standby switching control unit 1220 and a plurality of AND circuits 1221 1 , 1221 2 , ... 1221 n .
  • a clock signal CPCLK of a predetermined frequency for driving each charge pump 1222 1 , 1222 2 , ..., 1222 n is input to the first input terminal of each AND circuit 1221 1 , 1221 2 , ... 1221 n.
  • the standby switching control unit 1220 is supplied with each mode signal MODE from the drive signal scanning unit 120.
  • the standby switching control unit 1220 generates each standby signal STBY # 1, STBY # 2, ..., STBY # n based on the period indicated by each input mode signal MODE.
  • the standby signals STBY # 1, STBY # 2, ..., STBY # n are input to the second input terminals of the AND circuits 1221 1 , 1221 2 , ..., 1221 n, respectively.
  • Each AND circuit 1221 1 , 1221 2 , ..., 1221 n is the first when each standby signal STBY # 1, STBY # 2, ..., STBY # n input to the second input terminal is in a high state, for example.
  • the clock signal CPCLK input to the input terminal is supplied to the corresponding charge pumps 1222 1 , 1222 2 , ..., 1222 n , respectively.
  • the charge pumps 1222 1 , 1222 2 , ..., 1222 n execute a pumping operation and output an output voltage V out when the clock signal CPCLK is input.
  • the standby switching control unit 1220 generates charge pumps 1222 1 , 1222 by generating each standby signal STBY # 1, STBY # 2, ..., STBY # n according to the input mode signal MODE. Controls the number of charge pumps that operate simultaneously among 2 , ..., 1222 n.
  • n 3 and the charge pump 122a has three charge pumps # 1, # 2 and # 3.
  • the standby switching control unit 1220 has an AND circuit # 1 and an AND circuit #, respectively, based on the mode signals MODE (bk), MODE (rd), MODE (gr / ts), and MODE (gs) described with reference to FIG. 2 and the standby signals STBY # 1, STBY # 2 and STBY # 3 for input to the second input terminal of the AND circuit # 3 are generated.
  • the standby switching control unit 1220 sets the standby signal STBY # 1 in the high state during the period of the frequency switching signal # 0 (for example, the blank period), which is the low frequency period in the frequency switching signal FSEL of FIG.
  • the standby signals STBY # 2 and STBY # 3 are set to the low state.
  • the charge pump # 1 is put into the operating state, and the charge pumps # 2 and # 3 are put into the standby state (hibernation state).
  • the standby switching control unit 1220 performs standby signals STBY # 1 and STBY during the period of frequency switching signal # 1 (for example, the read period excluding the global shutter period), which is the period of the middle frequency in the frequency switching signal FSEL of FIG.
  • the # 2 is set to the high state
  • the standby signal STBY # 3 is set to the low state.
  • the charge pumps # 1 and # 2 are put into the operating state
  • the charge pump # 3 is put into the standby state. Since the two charge pumps are operating, the overall drive capacity of the charge pump 122a is increased as compared with the state in which only one charge pump # 1 described above is operating.
  • the standby switching control unit 1220 sets the standby signals STBY # 1, STBY # 2 and STBY # in the period of the frequency switching signal # 2 (negative potential stabilization waiting period), which is the period of the high frequency in the frequency switching signal FSEL of FIG. Set all of 3 to the high state.
  • the charge pumps # 1, # 2 and # 3 are all in the operating state. Since the three charge pumps operate, the overall drive capacity of the charge pump 122a is further increased as compared with the state in which the two charge pumps # 1 and # 2 described above are operating.
  • a plurality of charge pumps 1222 1 , 1222 2 , ..., 122 2 are used to drive a large number of pixels 10.
  • n may be installed.
  • the power consumption of the charge pump 122a as a whole can be suppressed according to the number of charge pumps in the standby state among the charge pumps 1222 1 , 1222 2 , ..., 1222 n. Further, if the number of charge pumps to be operated is increased, the drive capacity of the charge pump 122a as a whole can be increased.
  • the drive capacity for driving the vertical drive unit 112 is changed by making the pumping capacity of the charge pump variable. More specifically, by reducing the capacity value of the pumping capacity, the drive capacity of the charge pump can be lowered, and by increasing the capacity value, the drive capacity of the charge pump can be increased.
  • the capacitance value of the capacitor C fly is set to 10 [pF] during the blank period. Reduce power consumption.
  • the capacitance value of the capacitor C fly is set to 50 [pF] for operation, and further, during the negative potential stabilization waiting period such as each global operation period , the capacitance value of the capacitor C fly is set to 100 [pF] for operation. Increase the drive capacity with. By performing such control, it is possible to reduce the power consumption of the charge pump as a whole of the operation of the image sensor 4.
  • FIG. 14 is a diagram schematically showing a configuration of an example of a charge pump according to a third embodiment.
  • the frequency divider 200, the selector 201, and the frequency switching control unit 202 are deleted from the configuration of the charge pump 122 of FIG. 4, and the capacitance value switching control unit 220 is added.
  • the capacitance value switching control unit 220 generates a capacitance value switching signal CSEL for controlling the capacitance of the capacitor C fly ', which is a pumping capacitance, based on each mode signal MODE supplied from the drive signal scanning unit 120.
  • the clock signal CPCLK for driving the charge pump 122b is directly input to the inverter 213, controls the opening and closing of the switch circuits 211a and 211b on the input side of the inverter 213, and the switch circuit 212a on the output side of the inverter 213. And controls the opening and closing of 212b. That is, the capacitor C fly 'is the clock signal CPCLK a constant frequency, it is pumped operation.
  • the capacitance value switching control unit 220 refers to, for example, FIG. 6, and based on each input mode signal MODE, generates a capacitance value switching signal CSEL that reduces the capacitance value of the capacitor C fly'in the blank period. Generate. Based on each input mode signal MODE, the capacitance value switching control unit 220 increases the capacitance value of the capacitor C fly'in the negative potential stabilization waiting period such as the global shutter period, the global reset, and the transfer period. To generate.
  • the capacitance value switching control unit 220 generates a capacitance value switching signal CSEL with the capacitance value of the capacitor C fly'as the middle in the read period excluding the global shutter period, for example, based on each input mode signal MODE. ..
  • FIG. 15 is a circuit diagram showing a configuration example of a capacitance value variable circuit in the charge pump 122b according to the third embodiment.
  • the charge pump 122b connects a plurality of capacitors C fly_1 , C fly_2 , ..., C fly_n in parallel, and pumps the plurality of capacitors C fly_1 , C fly_2 , ..., C fly_n .
  • the number is controlled according to the capacitance value switching signal CSEL.
  • the pumping capacity is made variable as a whole, and the pumping operation is performed.
  • the switch circuits 211 1 and 212 1 , the switch circuits 211 2 and 212 2 , and the switch circuits 211 n and 212 n correspond to the switch circuits 211 b and 212 b of FIG. 4, respectively.
  • One end of each of the switch circuits 211 1 , 211 2 , ..., 211 n is connected to the power supply line of the positive potential power supply VDD, and the other end is connected to one end of each of the switch circuits 212 1 , 212 2 , ..., 212 n. ..
  • the other ends of the switch circuits 212 1 , 212 2 , ..., 212 n are connected to the output of amplifier 204 (not shown).
  • One end of the capacitor C fly_1 is connected to the connection point where the other end of the switch circuit 211 1 and one end of the switch circuit 212 1 are connected.
  • one end of the capacitors C fly_2 , ..., C fly_n is connected to the connection point where the other end and one end of each are connected. ..
  • one end of the switch circuit 223a is connected to the ground potential, and the other end is connected to one end of the switch circuit 223b.
  • the voltage VCP is output from the other end of the switch circuit 223b.
  • the other ends of the capacitors C fly_1, C fly_2 , ..., And C fly_n are commonly connected to the connection point where the other end of the switch circuit 223a and one end of the switch circuit 223b are connected.
  • the clock signal CPCLK is input to the inverter 213, and is also input to the driver amplifier 221 1 and the first input terminals of the AND circuits 223 2 , ..., 223 n, respectively.
  • the output of the inverter 213 is input to the driver amplifier 222 1 and the first input terminals of the AND circuits 224 2 , ..., 224 n, respectively.
  • the capacitance value switching control unit 220 generates capacitance value switching signals CSEL # 1, ..., CSEL # n. At this time, the capacitance value switching control unit 220 controls the high state and the low state of each capacitance value switching signal CSEL # 1, ..., CSEL # n according to the mode signal MODE supplied from the drive signal scanning unit 120. ..
  • the capacitance value switching signals CSEL # 1, ..., CSEL # n are input to the second input terminals of the AND circuits 223 2 and 224 2 , ..., 223 n and 224 n, respectively.
  • the outputs of the AND circuits 224 2 , ..., 224 n are input to the driver amplifiers 222 2 , ..., 222 n , respectively.
  • each of the switch circuits 211 1 , 211 2 , ..., 211 n is controlled according to the outputs of the driver amplifiers 221 1 , 221 2 , ..., 221 n, respectively.
  • the opening and closing of each switch circuit 212 1 , 212 2 , ..., 212 n is controlled according to the outputs of the driver amplifiers 222 1 , 222 2 , ..., 222 n, respectively.
  • the switch circuit 223a is controlled to open and close according to the clock signal CPCLK
  • the switch circuit 223b is controlled to open and close according to the clock signal CPCLK inverted by the inverter 213.
  • the opening and closing of the switch circuit 223a and the switch circuits 211 1 , 211 2 , ..., 211 n are controlled in synchronization with the clock signal CPCLK, respectively. Further, the switch circuit 223b and the switch circuits 212 1 , 212 2 , ..., 212 n are synchronized with the clock signal CPCLK, respectively, and the switch circuit 223a and the switch circuits 211 1 , 211 2 , ..., 211 n. Opening and closing is controlled at the timing reversed.
  • the capacitance value switching control unit 220 sets the capacitance switching signals CSEL # 1, ..., # N to the low state based on the mode signal MODE, for example, in the blank period shown in FIG. 6, and switches the switch circuit 211 1. And 212 1 are operated only, and the pumping operation is performed only by the capacitor C fly _1.
  • the capacitance value switching control unit 220 is based on the mode signal MODE, and in the read period excluding the negative potential stabilization waiting period (for example, the global shutter period) shown in FIG. 6, for example, the capacitance switching signals CSEL # 1, ..., # N A predetermined number of signals (for example, n / 2 [lines]) are set to the high state, and the other capacitance switching signals CSEL are set to the low state. As a result, a predetermined number of sets of switch circuits among the switch circuits 211 1 and 212 1 and the switch circuits 211 2 and 212 2 , ..., 211 n and 212 n are selectively operated.
  • the pumping operation is performed on the capacitor C fly_1 and a predetermined number of capacitors among the capacitors C fly_2 , ..., C fly_n , and the charge pump 122b can increase the drive capacity with respect to the above-mentioned blank period.
  • the capacitance value switching control unit 220 excludes the above-mentioned negative potential stabilization waiting period among the capacitance switching signals CSEL # 1, ..., # N in the negative potential stabilization waiting period shown in FIG. 6, for example, based on the mode signal MODE.
  • the number of signals (all n signals) larger than the read period is set to the high state.
  • all the switch circuit sets of the switch circuits 211 1 and 212 1 and the switch circuits 211 2 and 212 2 , ..., 211 n and 212 n are operated.
  • the capacitor C Fly_1, capacitor C fly_2, ..., pumping operation in all of the capacitors C Fly_n is performed, the charge pump 122b raises the driving capability for the read period except the negative potential stabilization wait period described above be able to.
  • the power consumption of the charge pump 122b as a whole can be suppressed. Further, by increasing the number of capacitors that perform the pumping operation, the driving capacity of the charge pump 122b as a whole can be increased.
  • each capacitor C fly_1 , C fly_2 , ..., C fly_n changes depending on the feedback voltage supplied from the amplifier 204, so that the number of capacitors C fly that perform the pumping operation is large. Regardless, the charge supply does not change at least near the target negative potential.
  • the driver amplifier that drives the switch circuits 211 1 and 212 1 , 211 2 and 212 2 , ..., 211 n and 212 n that perform the pumping operation of each capacitor C fly_1 , C fly_2 , ..., C fly_n is always used. It will be put into operation. Therefore, among the capacitors C fly_1 , C fly_2 , ..., C fly_n , it is meaningful to stop the set of switch circuits corresponding to the capacitors that do not perform the pumping operation and the driver amplifier that drives them.
  • the control methods are independent of each other. Therefore, the first embodiment (and its respective modifications), the second embodiment, and the third embodiment can be implemented in combination of two or more.
  • the number of charge pumps to be operated simultaneously and the pumping capacity are minimized while lowering the frequency of the clock signal for driving the charge pumps by the method of the first embodiment (and each modification thereof). By doing so, it becomes possible to suppress the power consumption to the utmost limit.
  • the image sensor 4 is formed on one chip. This is not limited to this example, and it is also possible to form the image pickup device 4 by dividing it into a plurality of chips and to form a laminated structure in which the plurality of chips are laminated.
  • the fourth embodiment is an example in which the above-mentioned image sensor 4 is formed by dividing it into two chips, and the two chips are laminated to form a laminated structure.
  • FIG. 16 is a schematic diagram showing the configuration of an example of the image pickup device according to the fourth embodiment.
  • the image sensor 4a is divided into a first substrate 401 and a second substrate 402, each of which is one chip.
  • the first substrate 401 is provided with a pixel region 410 including the pixel array unit 100 in FIG. 2, for example.
  • the second substrate 402 is provided with a circuit region 420 including a portion other than the pixel array portion 100 in FIG. 2, for example.
  • through electrode portions 4010a and 4010b in which one or more through electrodes 4011 are arranged are provided.
  • Each through electrode 4011 is connected to each signal line and each power supply line of the pixel array unit 100 arranged in the pixel region 410.
  • through electrode portions 4020a and 4020b in which one or more through electrodes 4021 are arranged are provided around the circuit region 420 of the second substrate 402, respectively.
  • the through electrodes 4021 arranged on the through electrode portions 4020a and 4020b and the through electrodes 4011 arranged on the first substrate 401 are arranged at positions corresponding to each other.
  • the image sensor 4a is configured as one solid-state image sensor.
  • the connection method of the connection portion 430 is not particularly limited, but for example, direct bonding using copper (Cu) can be applied.
  • through electrode portions 4010a and 4010b including one or more through electrodes 4011 are provided on two sides of the first substrate 401, and correspond to the through electrode portions 4010a and 4010b of the second substrate 402, respectively.
  • the through electrode portions 4020a and 4020b are provided at the positions where they are formed, this is not limited to this example. That is, in the first substrate 401, the through electrode portions including one or more through electrodes 4011 may be provided on three or four sides of the first substrate 401, or may be provided on only one side. .. Even in this case, the through electrode portion of the second substrate 402 is provided corresponding to the position of the through electrode portion of the first substrate 401.
  • 17A and 17B are diagrams showing an example of distribution of each part of the image sensor 4a to the first substrate 401 and the second substrate 402, which can be applied to the fourth embodiment.
  • the electrical configuration of the image sensor 4a is assumed to be the same as the configuration of the image sensor 4 of FIG. 2 described above.
  • FIG. 17A is a diagram showing an example in which the pixel array unit 100 of FIG. 2 is arranged in the pixel region 410 of the first substrate 401.
  • the pixel signal line 11 of each row of the pixel array unit 100 is connected to each through electrode 4011 of the through electrode unit 4010a.
  • each vertical signal line VSL of the pixel array unit 100 is connected to each through electrode 4011 of the through electrode unit 4010b.
  • FIG. 17B is a diagram showing an example in which a configuration other than the pixel array portion 100 of each portion of FIG. 2 is arranged in the circuit area 420 of the second substrate 402.
  • the vertical scanning unit 110, the column processing unit 114, the horizontal scanning unit 115, the buffer amplifier 116, the drive signal scanning unit 120, and the charge pump 122 are arranged in the circuit area 420. There is.
  • Each signal line derived from the vertical drive unit 112 of the vertical scanning unit 110 is connected to each through electrode 4021 included in the through electrode portion 4020a, and the corresponding connecting portions 430 and each through electrode 4011 are connected from each through electrode 4021. Through, it is connected to each pixel signal line 11 of the pixel array unit 100 provided on the first substrate 401.
  • each signal line derived from the column processing unit 114 is connected to each through electrode 4021 included in the through electrode portion 4020b, and each through electrode 4021 passes through the corresponding connecting portion 430 and each through electrode 4011. , It is connected to each vertical signal line VSL of the pixel array unit 100 provided on the first substrate 401.
  • Each terminal 130 to 134 is provided to make an electrical connection to the outside of the second substrate 402. That is, in the example of FIG. 17B, the capacitor 123 for smoothing the voltage VCP output from the charge pump 122 is provided outside the second substrate 402. Not limited to this, the capacitor 123 may be provided inside the second substrate 402.
  • each part shown in FIGS. 17A and 17B is an example, and is not limited to this example.
  • FIG. 17B it is conceivable to arrange the vertical scanning unit 110, the column processing unit 114, and the like included in the circuit area 420 of the second substrate 402 on the first substrate 401.
  • the image sensor 4a is configured by a two-layer laminated structure, but this is not limited to this example.
  • the image sensor 4a can be configured with a laminated structure of three or more layers.
  • the pixel area 410 and the circuit area 420 described above are provided in the first layer and the second layer, respectively, and a memory area including a memory for storing the image pickup signal output from the buffer amplifier 116 is provided in the third layer. Can be considered.
  • FIG. 18 is a diagram showing the above-described first embodiment and its modification, and an example of using the image sensor 4 or the image sensor 4a according to the second, third, and fourth embodiments.
  • Each of the above-mentioned image pickup elements 4 and 4a can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, as described below.
  • -A device that captures images used for viewing, such as digital cameras and mobile devices with camera functions.
  • in-vehicle sensors that photograph the front, rear, surroundings, inside of the vehicle, etc., surveillance cameras that monitor traveling vehicles and roads, inter-vehicle distance, etc.
  • a device used for traffic such as a distance measuring sensor that measures the distance.
  • -A device used for home appliances such as TVs, refrigerators, and air conditioners in order to take a picture of a user's gesture and operate the device according to the gesture.
  • -Devices used for medical treatment and healthcare such as endoscopes and devices that perform angiography by receiving infrared light.
  • -Devices used for security such as surveillance cameras for crime prevention and cameras for personal authentication.
  • -Devices used for beauty such as a skin measuring device that photographs the skin and a microscope that photographs the scalp.
  • -Devices used for sports such as action cameras and wearable cameras for sports applications.
  • -Agricultural equipment such as cameras for monitoring the condition of fields and crops.
  • FIG. 19 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 20 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has image pickup units 12101, 12102, 12103, 12104, 12105 as the image pickup unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 25 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured images of the imaging units 12101 to 12104.
  • pedestrian recognition is, for example, whether or not the pedestrian is a pedestrian by performing a procedure for extracting feature points in the captured images of the imaging units 12101 to 12104 as an infrared camera and pattern matching processing on a series of feature points indicating the outline of the object. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the image pickup unit 12031 the first embodiment and its modifications of the present disclosure, and the image pickup elements 4 or 4a according to the second, third, and fourth embodiments are applied to the image pickup unit 12031. it can.
  • the technique according to the present disclosure to the imaging unit 12031, it is possible to reduce the power consumption of the imaging unit 12031. For example, when the image pickup unit 12031 is battery-powered, it can be operated for a longer period of time.
  • the present technology can also have the following configurations.
  • An imaging unit in which pixels including light receiving elements are arranged, and A drive unit that generates a drive signal for driving the pixel, A charge pump circuit that generates electric power to drive the drive unit, A control unit that controls the drive capacity of the charge pump circuit to drive the drive unit according to the operation of the image pickup unit.
  • An image sensor comprising.
  • a clock generator for generating a clock signal for driving the charge pump circuit is further provided.
  • the control unit The drive capability is controlled by controlling the frequency of the clock signal generated by the clock generator according to the operation.
  • the clock generator A signal generator that generates a plurality of clock signals having different frequencies as the clock signals, A selection unit that selects the clock signal to be supplied to the charge pump circuit from the plurality of clock signals generated by the signal generation unit, and a selection unit. Including The control unit The drive capability is controlled by controlling the selection of the clock signal by the selection unit according to the operation.
  • a plurality of synchronization units corresponding to each of the plurality of clock signals on a one-to-one basis are further provided, which synchronizes each of the plurality of clock signals generated by the signal generation unit with the timing at which the operation is switched.
  • the selection unit According to the control of the control unit, a clock signal to be supplied to the charge pump is selected from each of the plurality of clock signals output from each of the plurality of synchronization units.
  • a plurality of synchronization units corresponding to each of the plurality of clock signals on a one-to-one basis are further provided, which synchronizes each of the plurality of clock signals generated by the signal generation unit with the timing at which the operation is switched.
  • the selection unit According to the control of the control unit, a clock signal to be input to any of the plurality of synchronization units is selected from each of the plurality of clock signals.
  • the clock generator It includes a plurality of signal generators that generate the clock signals having different frequencies.
  • the selection unit One signal generation unit is selected from the plurality of signal generation units according to the control of the control unit.
  • the charge pump circuit includes a plurality of charge pump circuits that can operate in parallel.
  • the control unit The number of charge pump circuits used at the same time among the plurality of charge pump circuits is controlled according to the operation.
  • the charge pump circuit Includes a pumping capacitance for accumulating charges according to the clock signal.
  • the control unit The pumping capacity is changed according to the operation.
  • the charge pump circuit Includes a plurality of said pumping capacities connected in parallel
  • the control unit In response to the operation, the number of pumping capacitances that accumulate the electric charge among the plurality of pumping capacitances connected in parallel is controlled.
  • the image sensor according to (8) above.
  • the control unit A plurality of mode signals indicating each of the plurality of operations of the imaging unit are generated, and a plurality of mode signals are generated.
  • the control unit The driving ability is controlled according to the combination of the plurality of mode signals.
  • the image pickup device according to any one of (1) to (9) above.
  • a clock generator for generating a clock signal for driving the charge pump circuit is further provided.
  • the control unit A first mode signal indicating the operation during the blank period, a second mode signal indicating the operation during the read period, a third mode signal indicating the operation during the global reset and transfer period, and the global shutter period.
  • the plurality of mode signals including the fourth mode signal indicating the operation are generated, and the operation is generated.
  • the clock generator The clock signal of the first frequency is generated during the period in which the third mode signal and the fourth mode signal are valid.
  • a clock signal having a second frequency lower than the first frequency is generated during a period in which the second mode signal is valid and the fourth mode signal and the third mode signal are invalid.
  • a clock signal having a third frequency lower than the second frequency during a period in which the first mode signal is valid and the second mode signal, the third mode signal, and the fourth mode signal are invalid.
  • the imaging unit, the driving unit, the charge pump circuit, and the control unit are arranged on the same semiconductor chip.
  • a storage unit that stores the image data generated by the image processing unit, and a storage unit.

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Abstract

画素アレイに駆動電力を供給するチャージポンプにおける消費電力の低減化を可能とする。本開示に係る撮像素子（４）は、受光素子を含む画素（１０）が配列される撮像部（１００）と、画素を駆動するための駆動信号を生成する駆動部（１１２）と、駆動部を駆動するための電力を生成するチャージポンプ回路（１２２）と、チャージポンプ回路が駆動部を駆動する駆動能力を、撮像部の動作に応じて制御する制御部（１２０）と、を備える。

Description

撮像素子および撮像装置
　本開示は、撮像素子および撮像装置に関する。
　受光素子（例えばフォトダイオード）を行列状の配列で配置した画素アレイに対して、受光素子を駆動するための駆動電力をチャージポンプを利用して供給する構成が知られている。チャージポンプの構成の１つとして、コンデンサにクロックに応じてオン／オフが切り替わるスイッチング信号を印加することで、コンデンサに対する電荷の蓄積を行い、例えば入力電圧に対して高電圧を出力するようにしたものが知られている。
特開２００６－３１９６８４号公報 特開２００８－１３６０４７号公報
　上述の画素アレイにおいて、撮像に有効な全ての受光素子において駆動動作が同時に実行された場合、受光素子を駆動するための駆動電力において大きな電位の変動が発生する。一例として、撮像方式としてグローバルシャッタ方式を採用した場合、例えば受光素子のリセット動作や露光により受光素子に蓄積された電荷を容量に転送する転送動作が、画素アレイに含まれる撮像に有効な全ての受光素子において同時に実行され、駆動電力において大きな電位の変動が発生する。この電位の変動のピークに合わせてチャージポンプを構成した場合、電位の変動が発生する以外の期間において、無駄な電力を消費することになってしまう。
　本開示は、画素アレイに駆動電力を供給するチャージポンプにおける消費電力の低減化が可能な撮像素子および撮像装置を提供することを目的とする。
　本開示に係る撮像素子は、受光素子を含む画素が配列される撮像部と、画素を駆動するための駆動信号を生成する駆動部と、駆動部を駆動するための電力を生成するチャージポンプ回路と、チャージポンプ回路が駆動部を駆動する駆動能力を、撮像部の動作に応じて制御する制御部と、を備える。
各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図である。 各実施形態に適用可能な撮像素子の一例の構成を示すブロック図である。 各実施形態に適用可能な画素の一例の構成を示す回路図である。 第１の実施形態に係るチャージポンプの一例の構成を示す回路図である。 第１の実施形態に係るチャージポンプを駆動するクロック信号の周波数を選択するための一例の構成をより詳細に示すブロック図である。 第１の実施形態に係るチャージポンプの制御動作の例を示すシーケンスチャートである。 第１の実施形態によるチャージポンプの制御と、既存技術による制御とを比較するための図である。 第１の実施形態の第１の変形例に係るチャージポンプを駆動するクロック信号の周波数を選択するための一例の構成を示すブロック図である。 第１の実施形態の第２の変形例に係るチャージポンプを駆動するクロック信号の周波数を選択するための一例の構成を示すブロック図である。 第１の実施形態の第３の変形例に適用可能な画素の一例の構成を示す回路図である。 第１の実施形態の第３の変形例に係るチャージポンプの制御動作の例を示すシーケンスチャートである。 第１の実施形態の第６の変形例に適用可能な画素の一例の構成を示す回路図である。 第２の実施形態に係るチャージポンプの一例の構成を概略的に示す図である。 第３の実施形態に係るチャージポンプの一例の構成を模式的に示す図である。 第３の実施形態に係るチャージポンプにおける容量値可変回路の構成例を示す回路図である。 第４の実施形態に係る撮像素子の一例の構成を示す模式図である。 第４の実施形態に適用可能な、撮像素子の各部の第１および第２の基板への振り分けの例を示す図である。 第４の実施形態に適用可能な、撮像素子の各部の第１および第２の基板への振り分けの例を示す図である。 第１の実施形態およびその変形例、ならびに、第２、第３および第４の実施形態に係る撮像素子を使用する使用例を示す図である。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の例を示す図である。
　以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
　以下、本開示の実施形態について、下記の順序に従って説明する。
１．各実施形態に適用可能な技術
　　１－０－１．グローバルシャッタ方式の駆動例
２．第１の実施形態
　　２－０－１．第１の実施形態の効果のより詳細な説明
　２－１．第１の実施形態の第１の変形例
　２－２．第１の実施形態の第２の変形例
　２－３．第１の実施形態の第３の変形例
　２－４．第１の実施形態の第４の変形例
　２－５．第１の実施形態の第５の変形例
　２－６．第１の実施形態の第６の変形例
　２－７．第１の実施形態の第７の変形例
３．第２の実施形態
４．第３の実施形態
５．第４の実施形態
６．第５の実施形態
　６－１．本開示の撮像素子を車両に搭載する場合のより具体的な例
［１．各実施形態に適用可能な技術］
　先ず、各実施形態に適用可能な技術について説明する。図１は、各実施形態に共通して適用可能な電子機器の一例の構成を示すブロック図である。図１において、電子機器１は、光学系２と、制御部３と、撮像素子４と、画像処理部５と、メモリ６と、記憶部７と、表示部８と、インタフェース（Ｉ／Ｆ）部９と、入力デバイス１２と、を備える。
　ここで、電子機器１としては、デジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンなどを適用することができる。また、電子機器１として、監視カメラや車載用カメラ、医療用のカメラなどを適用することも可能である。
　撮像素子４は、例えば行列状の配列で配置される複数の光電変換素子を含む。光電変換素子は、受光した光を光電変換にて電荷に変換する。撮像素子４は、この複数の光電変換素子を駆動する駆動回路と、複数の光電変換素子それぞれから電荷を読み出し、読み出した電荷に基づき画像データを生成する信号処理回路と、駆動回路に電源を供給するための電源回路と、を含む。
　光学系２は、１または複数枚のレンズの組み合わせによる主レンズと、主レンズを駆動するための機構と、を含み、被写体からの像光（入射光）を、主レンズを介して撮像素子４の受光面上に結像させる。また、光学系２は、制御信号に従いフォーカスを調整するオートフォーカス機構や、制御信号に従いズーム率を変更するズーム機構を備える。また、電子機器１は、光学系２を着脱可能とし、他の光学系２と交換できるようにしてもよい。
　画像処理部５は、撮像素子４から出力された画像データに対して所定の画像処理を実行する。例えば、画像処理部５は、フレームメモリなどによるメモリ６が接続され、撮像素子４から出力された画像データをメモリ６に書き込む。画像処理部５は、メモリ６に書き込まれた画像データに対して所定の画像処理を実行し、画像処理された画像データを再びメモリ６に書き込む。
　記憶部７は、例えばフラッシュメモリやハードディスクドライブなどの不揮発性のメモリであって、画像処理部５から出力された画像データを不揮発に記憶する。表示部８は、例えばＬＣＤ(Liquid　Crystal　Display)といった表示デバイスと、当該表示デバイスを駆動する駆動回路と、を含み、画像処理部５が出力された画像データに基づく画像を表示することができる。Ｉ／Ｆ部９は、画像処理部５から出力された画像データを外部に送信するためのインタフェースである。Ｉ／Ｆ部９としては、例えばＵＳＢ(Universal　Serial　Bus)を適用することができる。これに限らず、Ｉ／Ｆ部９は、有線通信または無線通信によりネットワークに接続可能なインタフェースであってもよい。
　入力デバイス１２は、ユーザ入力を受け付けるための操作子などを含む。電子機器１が例えばデジタルスチルカメラ、デジタルビデオカメラ、撮像機能付きの携帯電話やスマートフォンであれば、入力デバイス１２は、撮像素子４による撮像を指示するためのシャッタボタン、あるいは、シャッタボタンの機能を実現するための操作子を含むことができる。
　制御部３は、例えばＣＰＵ(Central　Processing　Unit)などのプロセッサと、ＲＯＭ(Read　Only　Memory)およびＲＡＭ(Random　Access　Memory)を含み、ＲＯＭに予め記憶されたプログラムに従い、ＲＡＭをワークメモリとして用いて、この電子機器１の全体の動作を制御する。例えば、制御部３は、入力デバイス１２に受け付けられたユーザ入力に応じて、電子機器１の動作を制御することができる。また、制御部３は、画像処理部５の画像処理結果に基づき、光学系２におけるオートフォーカス機構を制御することができる。
　図２は、各実施形態に適用可能な撮像素子４の一例の構成を示すブロック図である。図２において、撮像素子４は、概略的には、画素アレイ部１００と、垂直走査部１１０と、カラム処理部１１４と、水平走査部１１５と、駆動信号走査部１２０と、チャージポンプ１２２と、を含む。
　なお、第１の実施形態に係る撮像素子４は、これら画素アレイ部１００、垂直走査部１１０、カラム処理部１１４、水平走査部１１５、駆動信号走査部１２０およびチャージポンプ１２２がＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)により形成される、ＣＩＳ(CMOS　Image　Sensor)となっている。また、第１の実施形態に係る撮像素子４は、これら画素アレイ部１００、垂直走査部１１０、カラム処理部１１４、水平走査部１１５、駆動信号走査部１２０およびチャージポンプ１２２が、１つのチップ上に形成される。
　画素アレイ部１００は、１以上の光電変換素子を含む画素１０が行列状の配列で配置される。すなわち、画素アレイ部１００は、受光素子として光電変換素子を含む画素１０が配列される撮像部として構成される。なお、図２において、垂直方向の並びを列、水平方向の並びを行、とする。各行は、それぞれラインとも呼ばれる。また、各列は、それぞれカラムとも呼ばれる。各画素１０に対して、行毎にそれぞれ画素信号線１１が接続される。各画素信号線１１は、垂直走査部１１０に接続される。なお、画素信号線１１は、複数の信号線を含む。
　垂直走査部１１０は、垂直アドレス設定部１１１と、垂直駆動部１１２と、を含む。垂直アドレス設定部１１１は、後述する駆動信号走査部１２０から供給される制御信号に従い、各画素信号線１１から駆動対象の画素信号線１１を選択する。垂直駆動部１１２は、各画素信号線１１に駆動信号を供給するためのアンプ１１３を各画素信号線１１に対応して含む。各アンプ１１３は、正電位の電源ＶＤＤと、負電位の電源ＶＲＬと、により駆動される。各画素１０は、垂直駆動部１１２からアンプ１１３および画素信号線１１を介して供給される複数の駆動信号により、行毎に駆動される。
　例えば、各画素１０は、駆動信号に従い、受光した光に応じた電荷を生成および蓄積する露光を行う。また、各画素１０は、駆動信号に従い、露光により蓄積された電荷を電気信号である画素信号として出力する。垂直走査部１１０は、画素アレイ部１００に含まれる全ての画素１０を同時に露光状態に駆動させることができる。
　各画素１０に対して、列毎にそれぞれ垂直信号線ＶＳＬが接続される。各垂直信号線ＶＳＬは、カラム処理部１１４に接続される。各画素１０から読み出された画素信号は、列毎に垂直信号線ＶＳＬを介してカラム処理部１１４に供給される。
　カラム処理部１１４は、各垂直信号線ＶＳＬに１対１で接続される各ＡＤ(Analog　to　Digital)変換回路を含み、後述する駆動信号走査部１２０による制御に従い、垂直信号線から供給されたアナログ方式の画素信号をデジタル方式の画素信号に変換する。また、カラム処理部１１４は、各垂直信号線ＶＳＬから供給された各画素信号対して、ノイズ成分を除去するＣＤＳ(Correlated　Double　Sampling)処理など、所定の信号処理を施す信号処理回路を含む。
　例えば、ＡＤ変換器は、垂直信号線ＶＳＬを介して画素１０から供給された画素信号と、電圧が直線に基づく階段状に増加または減少する信号（ランプ信号ＲＡＭＰと呼ぶ）と、を比較して、画素信号のＡＤ変換を行うシングルスロープ方式のＡＤ変換器を適用することができる。ＡＤ変換器は、このＡＤ変換処理により、後述するＰ相読み出しおよびＤ相読み出しによる２つのデジタル値を生成し、この２つのデジタル値に基づき、上述のＣＤＳ処理を実行する。例えば、ＡＤ変換器は、この２つのデジタル値に対して所定のカットオフ周波数を有するフィルタ（ＣＤＳフィルタと呼ぶ）によるフィルタ処理を適用して、上述のＣＤＳ処理を実行する。
　水平走査部１１５は、駆動信号走査部１２０による制御に従い、カラム処理部１１４において各ＡＤ変換器および各信号処理回路により処理された各画素信号を行方向にスキャンする。スキャンされた各画素信号は、バスに供給され、バスからバッファアンプ１１６を介して撮像信号として、端子１３０を介して撮像素子４から外部に出力される。
　駆動信号走査部１２０は、シーケンサ１２１を含む。また、駆動信号走査部１２０は、外部からマスタクロックＭＣＬＫと、各種データと、がそれぞれ端子１３２および１３３を介して供給される。シーケンサ１２１は、駆動信号走査部１２０に供給されるマスタクロックＭＣＬＫと、データと、に基づき、画素アレイ部１００の各動作に対応する動作モードを示す各モード信号ＭＯＤＥを生成する。画素アレイ部１００は、動作モードが示す期間に基づき、当該動作モードに対応する動作を実行するように駆動される。
　駆動信号走査部１２０は、マスタクロックＭＣＬＫおよび動作モードに基づき、上述した、垂直アドレス設定部１１１が各駆動信号を出力するためのタイミングを制御する制御信号を生成する。駆動信号走査部１２０は、生成した制御信号を垂直アドレス設定部１１１に供給する。
　駆動信号走査部１２０は、マスタクロックＭＣＬＫに基づき後述するチャージポンプ１２２を駆動するための動作クロックＣＰＣＬＫを生成し、生成した動作クロックＣＰＣＬＫをチャージポンプ１２２に供給する。また、駆動信号走査部１２０は、シーケンサ１２１により生成された各モード信号ＭＯＤＥをチャージポンプ１２２に供給する。
　詳細は後述するが、チャージポンプ１２２は、ポンピング容量とスイッチ回路とを含む。チャージポンプ１２２は、概略的には、動作クロックＣＰＣＬＫに基づくスイッチ回路の制御に応じたポンピング動作によりポンピング容量をチャージして昇圧し、昇圧された電圧ＶＣＰを出力する。電圧ＶＣＰは、端子１３４を介して撮像素子４から一旦出力され、コンデンサ１２３により平滑化され、上述した、垂直駆動部１１２を駆動するための負電位の電源ＶＲＬとして端子１３１から撮像素子４に供給される。
　このように、垂直駆動部１１２は、画素アレイ部１００に含まれる各画素１０を駆動するための駆動信号を生成する駆動部として機能する。チャージポンプ１２２は、垂直駆動部１１２を駆動するための電力を生成する。また、駆動信号走査部１２０は、チャージポンプ１２２が垂直駆動部１１２を駆動する駆動能力を、画素アレイ部１００の動作に応じて制御する制御部として機能する。
　次に、第１の実施形態に適用可能な画素１０の構成について説明する。図３は、各実施形態に適用可能な画素１０の一例の構成を示す回路図である。図３に示される画素１０の構成は、画素アレイ部１００に含まれる全画素１０を同時に露光状態に駆動する、グローバルシャッタ方式に対応する例である。
　図３において、垂直駆動部１１２は、図２に示した垂直駆動部１１２のうち、画素アレイ部１００における行列状の配列の１行に対応する部分を抜粋して示している。図３の例では、１行に対応する画素信号線１１は、各駆動信号ＯＦＧ、ＴＲＧ１、ＴＲＧ２およびＳＥＬをそれぞれ供給するための４本の信号線１１1～１１4を含む。また、垂直駆動部１１２は、この４本の信号線に１対１に対応する４つのアンプ１１３を含む。各アンプ１１３は、正電圧の電源ＶＤＤと、チャージポンプ１２２から供給される、負電圧の電源ＶＲＬと、により駆動される。
　なお、図３では省略されているが、画素信号線１１は、駆動信号ＲＳＴを供給するための信号線さらに含み、垂直駆動部１１２は、当該駆動信号ＲＳＴを出力するための構成をさらに含む。
　画素１０は、光電変換素子として例えばＰＮ接合のフォトダイオードＰＤを含む。また、画素１０は、ＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)回路により構成され、それぞれＮ型ＭＯＳ(Metal　Oxide　Semiconductor)トランジスタであるＯＦＧ（オーバーフローゲート）トランジスタＴＲ０、転送トランジスタＴＲ１およびＴＲ２、リセットトランジスタＴＲ３、増幅トランジスタＴＲ４および読み出し経路選択トランジスタＴＲ５と、を含む。
　画素１０において、フォトダイオードＰＤのカソードがＯＦＧ（オーバーフローゲート）トランジスタＴＲ０のソースと転送トランジスタＴＲ１のソースとが接続される接続点に接続される。ＯＦＧトランジスタＴＲ０のドレインは、正電圧の電源ＶＤＤの電源ラインに接続される。転送トランジスタＴＲ１のドレインが、容量ＭＥＭと転送トランジスタＴＲ２のソースとが接続される接続点に接続される。
　転送トランジスタＴＲ１のゲートには、垂直駆動部１１２から信号線１１2を介して例えばパルスである駆動信号ＴＲＧ１が供給される。また、ＯＦＧトランジスタＴＲ０のゲートは、垂直駆動部１１２から信号線１１1を介して例えばパルスである駆動信号ＯＦＧが供給される。転送トランジスタＴＲ１およびＯＦＧトランジスタＴＲ０は、それぞれ、駆動信号ＴＲＧ１およびＯＦＧがハイ（Ｈｉｇｈ）状態でオンとなり、転送パルスＴＧがロー（Ｌｏｗ）状態でオフとなる。
　転送トランジスタＴＲ２のゲートは、信号線１１3を介して例えばパルスである駆動信号ＴＲＧ２が供給される。転送トランジスタＴＲ２は、駆動信号ＴＲＧ２がハイ状態でオンとなり、駆動信号ＴＲＧ２がロー状態でオフとなる。
　なお、駆動信号ＯＦＧおよびＴＲＧ１は、画素アレイ部１００が含む各画素１０に対して全行同時に供給される。一方、転送トランジスタＴＲ２に供給される転送パルスＴＲＧ２は、各行について順次に供給される。
　転送トランジスタＴＲ２のドレインと、リセットトランジスタＴＲ３のソースとが接続される接続点に、浮遊拡散層ＦＤが接続される。リセットトランジスタＴＲ３のドレインに対して、正電圧の電源ＶＤＤの電源ラインが接続される。リセットトランジスタＴＲ３のゲートには、図示されない信号線を介してパルスである駆動信号ＲＳＴが供給される。リセットトランジスタＴＲ３は、駆動信号ＲＳＴがハイ状態でオンとなり、駆動信号ＲＳＴがロー状態でオフとなる。
　増幅トランジスタＴＲ４のゲートが浮遊拡散層ＦＤに接続される。増幅トランジスタＴＲ４のドレインに電源ＶＤＤの電源ラインが接続され、ソースに読み出し経路選択トランジスタＴＲ５のドレインが接続される。読み出し経路選択トランジスタＴＲ５のソースは、垂直信号線ＶＳＬに接続される。読み出し経路選択トランジスタＴＲ５のゲートには、信号線１１4を介して駆動信号ＳＥＬが供給される。読み出し経路選択トランジスタＴＲ５は、駆動信号ＳＥＬがハイ状態でオンとなり、ロー状態でオフとなる。
（１－０－１．グローバルシャッタ方式の駆動例）
　図３の画素１０の構成において、露光および読み出しの動作は、例えば次のようになる。
　１フレーム周期の先頭における露光直前のタイミングにおいて、垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、各行の駆動信号ＯＦＧを同時にハイ状態として、画素アレイ部１００における全ての画素１０に含まれるＯＦＧトランジスタＴＲ０をオン状態とする。このとき、駆動信号ＴＲＧ１がロー状態とされ、転送トランジスタＴＲ１がオフ状態とされる。これにより、各画素１０において、フォトダイオードＰＤに蓄積された電荷が電源ＶＤＤの電源ラインに吸い上げられ、フォトダイオードＰＤが初期化される。駆動信号ＯＦＧがロー状態となり、ＯＦＧトランジスタＴＲ０がオフ状態とされると、フォトダイオードＰＤに対する１フレーム分の露光が開始される。
　垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、露光中において、駆動信号ＯＦＧをロー状態とすると共に、駆動信号ＴＲＧ１のロー状態を維持する。また、垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、露光中において駆動信号ＴＲＧ２をロー状態、駆動信号ＲＳＴをハイ状態として、転送トランジスタＴＲ２をオフ状態、リセットトランジスタＴＲ３をオン状態とし、浮遊拡散層ＦＤの電荷を電源ＶＤＤの電源ラインに吸い出し、浮遊拡散層ＦＤを初期化する。さらに駆動信号ＳＥＬをハイ状態とすることで、垂直信号線ＶＳＬには、浮遊拡散層ＦＤのリセットレベルの電圧による信号が出力される。この信号は、オフセット性のノイズを含む信号であって、この信号の浮遊拡散層ＦＤからの読み出しを、Ｐ相(Pre-Charge)読み出しと呼び、Ｐ相読み出しを行う期間をＰ相期間と呼ぶ。
　その後、垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、駆動信号ＲＳＴをロー状態としてリセットトランジスタＴＲ３をオフ状態とすると共に、駆動信号ＴＲＧ２をハイ状態として転送トランジスタＴＲ２をオン状態とする。また、垂直走査部１１０は、駆動信号ＴＲＧ１をロー状態として転送トランジスタＴＲ１がオフ状態とし、容量ＭＥＭとフォトダイオードＰＤとを切り離す。これにより、例えば直前のフレーム周期において容量ＭＥＭに蓄積された電荷の読み出し処理が実行される。容量ＭＥＭから読み出された電荷は、浮遊拡散層ＦＤに蓄積される。
　垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、浮遊拡散層ＦＤへの電荷の蓄積が完了するタイミングで、駆動信号ＴＲＧ２をロー状態、駆動信号ＳＥＬをハイ状態とし、転送トランジスタＴＲ２をオフ状態、読み出し経路選択トランジスタＴＲ５をオン状態とする。これにより、浮遊拡散層ＦＤから蓄積された電荷が電圧に変換された信号が読み出され、増幅トランジスタＴＲ４で増幅されて、読み出し経路選択トランジスタＴＲ５を介して垂直信号線ＶＳＬに出力される。この信号は、オフセット性のノイズと画素信号とを含む信号であって、この信号の読み出しを、Ｄ相(Data　Phase)読み出しと呼び、Ｄ相読み出しを行う期間をＤ相期間と呼ぶ。
　画素アレイ部１００の全行の読み出し処理は、１フレーム周期内に完了される。
　フォトダイオードＰＤの露光が終了すると、垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、駆動信号ＴＲＧ２をロー状態として転送トランジスタＴＲ２をオフ状態とすると共に、駆動信号ＴＲＧ１をハイ状態とし、転送トランジスタＴＲ１をオン状態とする。これにより、露光によりフォトダイオードＰＤに蓄積された電荷が容量ＭＥＭに転送され、転送された電荷が容量ＭＥＭに蓄積される。垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、容量ＭＥＭに対する電荷の蓄積が完了するタイミングで、駆動信号ＴＲＧ１をロー状態にする。
　次のフレーム周期において、垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、駆動信号ＯＦＧをハイ状態、駆動信号ＴＲＧ１をロー状態として、直前のフレームにおける露光によりフォトダイオードＰＤに蓄積された電荷の初期化処理を実行する。垂直走査部１１０は、駆動信号走査部１２０から供給される制御信号に従い、当該初期化処理が終了し露光が開始されるタイミングで駆動信号ＯＦＧをロー状態とする。駆動信号ＴＲＧ１は、露光中はロー状態が維持される。
　このように、ＯＦＧトランジスタＴＲ０、転送トランジスタＴＲ１および容量ＭＥＭを用いることで、画素アレイ部１００に含まれる各画素１０において一斉に露光を実行する、グローバルシャッタを実現できる。
［２．第１の実施形態］
　次に、本開示の第１の実施形態について説明する。第１の実施形態は、チャージポンプ１２２におけるポンピング動作を制御するためのクロック信号の周波数を、画素アレイ部１００の動作モードに基づき切り替える。これにより、チャージポンプ１２２における消費電力を抑制することが可能となる。
　図４は、第１の実施形態に係るチャージポンプ１２２の一例の構成を示す回路図である。図４において、チャージポンプ１２２は、参照電圧生成部２０３と、アンプ２０４と、基準電圧生成部２０５と、分圧抵抗Ｒ１およびＲ２と、ポンピング容量として用いるコンデンサＣflyと、スイッチ回路２１１ａ、２１１ｂ、２１２ａおよび２１２ｂと、インバータ２１３と、を含む。さらに、チャージポンプ１２２は、分周器２００と、セレクタ２０１と、周波数切替制御部２０２と、を含む。これら分周器２００、セレクタ２０１および周波数切替制御部２０２は、チャージポンプ１２２を駆動するためのクロック信号を生成するクロック生成部として機能する。
　分周器２００は、駆動信号走査部１２０から供給されるクロック信号ＣＰＣＬＫを分周し、周波数の異なる複数のクロック信号を生成する。なお、分周器２００の代わりに入力された信号の周波数に対して例えば整数倍の周波数の信号を出力する逓倍器を用いてもよい。分周器２００から出力された複数のクロック信号は、セレクタ２０１に入力される。
　周波数切替制御部２０２は、駆動信号走査部１２０のシーケンサ１２１から出力された各モード信号ＭＯＤＥが入力される。周波数切替制御部２０２は、各モード信号の組み合わせに基づき周波数切替信号ＦＳＥＬを生成する。セレクタ２０１は、この周波数切替信号ＦＳＥＬに従い、分周器２００から入力された複数のクロック信号から１つのクロック信号を選択し、選択したクロック信号を、チャージポンプ１２２におけるポンピング動作を制御し、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫとして出力する。
　このクロック信号ＰＰＣＬＫの周波数は、チャージポンプ１２２が垂直駆動部１１２を駆動する駆動能力に大きく影響する。例えば、クロック信号ＰＰＣＬＫの周波数が高いほどコンデンサＣflyに対する充放電が高速に行われ、チャージポンプ１２２による駆動能力が高くなる。
　一方、図４において、スイッチ回路２１１ａの一端が接地電位に接続され、他端がスイッチ回路２１２ａの一旦に接続される。スイッチ回路２１２ａの他端は、端子１３４を介してコンデンサ１２３の一端および分圧抵抗Ｒ２の一端に接続される。分圧抵抗Ｒ２の他端は、分圧抵抗Ｒ１の一端に接続され、分圧抵抗Ｒ１の他端が基準電圧生成部２０5の出力に接続される。分圧抵抗Ｒ１およびＲ２の接続点が、アンプ２０４の（－）入力端に接続される。
　また、スイッチ回路２１２ａの他端からチャージポンプ１２２の出力電圧Ｖoutが取り出される。また、スイッチ回路２１１ｂの一端が正電圧の電源ＶＤＤの電源ラインに接続され、他端がスイッチ回路２１２ｂの一端に接続される。スイッチ回路２１２ｂの他端がアンプ２０４の出力に接続される。
　アンプ２０４の（＋）入力端に、参照電圧生成部２０３で生成された参照電圧Ｖｒｅｆ0が入力される。アンプ２０４の（－）入力端に、基準電圧生成部２０５で生成された基準電圧Ｖｒｅｆoutが、出力電圧Ｖoutに対して分圧抵抗Ｒ１およびＲ２により分圧された電圧（分圧電圧と呼ぶ）が入力される。アンプ２０４は、これら（＋）入力端の入力された参照電圧Ｖｒｅｆ0と、（－）入力端に入力された分圧電圧と、の差分を出力する。
　スイッチ回路２１１ａの他端とスイッチ回路２１２ａの一端とが接続される接続点に、ポンピング容量としてのコンデンサＣflyの一端が接続される。コンデンサＣflyの他端は、スイッチ回路２１１ｂの他端とスイッチ回路２１２ｂの一端とが接続される接続点ＣＢに接続される。
　スイッチ回路２１１ａおよび２１１ｂ、ならびに、スイッチ回路２１２ａおよび２１２ｂは、それぞれセレクタ２０１から出力されたクロック信号ＰＰＣＬＫに従い開閉を制御される。スイッチ回路２１１ａおよび２１１ｂは、インバータ２１３に入力される前のクロック信号ＰＰＣＬＫに従い、開閉状態を同一に制御される。また、スイッチ回路２１２ａおよび２１２ｂは、インバータ２１３を介したクロック信号ＰＰＣＬＫに従い、開閉状態を同一に制御される。すなわち、スイッチ回路２１１ａおよび２１１ｂと、スイッチ回路２１２ａおよび２１２ｂとは、互いに排反に動作が制御される。例えば、クロック信号ＰＰＣＬＫがハイ状態でスイッチ回路２１１ａおよび２１１ｂがオン状態、スイッチ回路２１２ａおよび２１２ｂがオフ状態となり、クロック信号ＰＰＣＬＫがロー状態でスイッチ回路２１１ａおよび２１１ｂがオフ状態、スイッチ回路２１２ａおよび２１２ｂがオン状態となる。
　スイッチ回路２１１ａおよび２１１ｂがオン状態、スイッチ回路２１２ａおよび２１２ｂがオフ状態で、コンデンサＣflyに電荷がチャージされる。スイッチ回路２１１ａおよび２１１ｂがオフ状態、スイッチ回路２１２ａおよび２１２ｂがオン状態で、コンデンサＣflyにチャージされた電荷に応じた電圧がスイッチ回路２１２ａの他端から取り出される。この動作を繰り返すことで、コンデンサＣflyに電荷が蓄積され、コンデンサＣfly両端の電圧が昇圧されて電圧ＶＣＰが生成される。電圧ＶＣＰがコンデンサ１２３により平滑化されて、チャージポンプ１２２の出力電圧Ｖoutとして出力される。
　また、チャージポンプ１２２の出力電圧Ｖoutは、基準電圧生成部２０５により生成された基準電圧Ｖｒｅｆoutとの差分を分圧抵抗Ｒ１およびＲ２により分圧されて、アンプ２０４の（－）入力端に入力される。図４のチャージポンプ１２２は、このように、アンプ２０４の出力に基づくフィードバックループが形成され、出力電圧Ｖoutを安定的に出力できるようになっている。
　さらに、図４のチャージポンプ１２２は、スイッチ回路２１１ａおよび２１１ｂ、ならびに、スイッチ回路２１２ａおよび２１２ｂの動作を制御するクロック信号ＰＰＣＬＫの周波数を、画素アレイ部１００の動作モードを示す各モード信号ＭＯＤＥに基づき切り替えるようにしている。そのため、クロック信号ＰＰＣＬＫの周波数を、例えば垂直駆動部１１２において大きな電力を必要としない動作モードの期間において低い周波数とし、瞬間的に大きな電力を必要とする動作モードの期間（例えばフォトダイオードＰＤの画素アレイ部１００における一斉リセット時）において高い周波数とすることができ、チャージポンプ１２２の消費電力を抑制することが可能である。
　なお、瞬間的に大きな電力を必要とする動作モードの期間では、コンデンサＣflyに蓄積された電荷が急激に放出される。そのため、この期間においてクロック信号ＰＰＣＬＫの周波数をより高い周波数にすることで、コンデンサＣflyの状態を、より短時間で復帰させることが可能となる。
　図５は、第１の実施形態に係るチャージポンプ１２２を駆動するクロック信号ＰＰＣＬＫの周波数を選択するための一例の構成をより詳細に示すブロック図である。図５の例では、分周器２００は、クロック信号ＣＰＣＬＫに基づき、周波数が異なる３つのクロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）を生成している。クロック信号ＤＣＬＫ（Ｍ）の周波数を基準（中位の周波数）とすると、クロック信号ＤＣＬＫ（Ｌ）の周波数は、クロック信号ＤＣＬＫ（Ｍ）の周波数よりも低い。また、クロック信号ＤＣＬＫ（Ｈ）の周波数は、クロック信号ＤＣＬＫ（Ｍ）の周波数よりも高い。
　分周器２００は、デジタル的に分周を行う構成であれば、特に構成は限定されないが、例えば、一般的なフリップフロップ回路を用いた構成や、カウンタ回路を用いた構成を適用することができる。
　なお、以下では、クロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）を区別する必要の無い場合、適宜、これらクロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）を纏めてクロック信号ＤＣＬＫとして記述する。
　周波数切替制御部２０２は、後述する各モード信号ＭＯＤＥに従い、３つのクロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）から１つのクロック信号ＤＣＬＫを選択するための周波数切替信号ＦＳＥＬを出力する。周波数切替制御部２０２は、それぞれ４入力のＡＮＤ回路２０２０ａ、２０２０ｂおよび２０２０ｃと、３入力のＮＯＲ回路２０２１と、２入力のＯＲ回路２０２２と、を含む。図５の例では、ＡＮＤ回路２０２０ａは、４入力のうち第２～第４入力端が反転入力とされ、ＡＮＤ回路２０２０ｂは、４入力のうち第１および第４入力端が反転入力とされ、ＡＮＤ回路２０２０ｃは、第１～第３入力端が反転入力とされる。
　周波数切替制御部２０２に供給される各モード信号ＭＯＤＥは、モード信号ＭＯＤＥ（ｂｋ）、モード信号ＭＯＤＥ（ｒｄ）、モード信号ＭＯＤＥ（ｇｒ／ｔｓ）およびモード信号ＭＯＤＥ（ｇｓ）、の４種類である。モード信号ＭＯＤＥ（ｂｋ）は、ブランク期間の動作モードを示す。モード信号ＭＯＤＥ（ｒｄ）は、リード期間の動作モードを示す。モード信号ＭＯＤＥ（ｇｒ／ｔｓ）は、グローバルリセットおよび転送期間の動作モードを示す。また、モード信号ＭＯＤＥ（ｇｓ）は、グローバルシャッタ期間の動作モードを示す。各動作モードの詳細については、後述する。
　図５において、モード信号ＭＯＤＥ（ｂｋ）は、ＡＮＤ回路２０２０ａ、２０２０ｂおよび２０２０ｃそれぞれの第１入力端に入力される。モード信号ＭＯＤＥ（ｒｄ）は、ＡＮＤ回路２０２０ａ、２０２０ｂおよび２０２０ｃそれぞれの第２入力端に入力される。モード信号ＭＯＤＥ（ｇｒ／ｔｓ）は、ＡＮＤ回路２０２０ａ、２０２０ｂおよび２０２０ｃそれぞれの第３入力端に入力される。また、モード信号ＭＯＤＥ（ｇｓ）は、ＡＮＤ回路２０２０ａ、２０２０ｂおよび２０２０ｃそれぞれの第４入力端に入力される。
　ＡＮＤ回路２０２０ａの出力は、クロック信号ＤＣＬＫ（Ｌ）を選択するための周波数切替信号ＦＳＥＬ＃０としてセレクタ２０１に供給されると共に、３入力のＮＯＲ回路２０２１の第１入力端に入力される。ＡＮＤ回路２０２０ｂの出力は、２入力のＯＲ回路２０２２の第１入力端に入力されると共に、ＮＯＲ回路２０２１の第２入力端に入力される。ＡＮＤ回路２０２０ｃの出力は、クロック信号ＤＣＬＫ（Ｈ）を選択するための周波数切替信号ＦＳＥＬ＃２としてセレクタ２０１に供給されると共に、３入力のＮＯＲ回路２０２１の第３入力端に入力される。ＮＯＲ回路２０２１の出力は、ＯＲ回路２０２２の第２入力端に入力される。ＯＲ回路２０２２の出力は、クロック信号ＤＣＬＫ（Ｍ）を選択するための周波数切替信号ＦＳＥＬ＃１としてセレクタ２０１に供給される。
　表１は、図５に示す周波数切替制御部２０２における真理値表の例を示す。
Figure JPOXMLDOC01-appb-T000001
　表１において、各行は、画素アレイ部１００の動作モードに対応し、上から、ブランク、リード、グローバルリセットおよび転送、ならびに、グローバルシャッタの各動作モードを示している。
　動作モードがブランクの期間（以下、ブランク期間と呼ぶ）は、例えばカラム処理部１１４に含まれるＡＤ変換器が動作していない動作モード期間であり、撮像素子４の外部への撮像信号の転送などの処理が割り当てられる。ブランク期間では、各画素１０からの読出処理などは、行われず、画素１０内に含まれる各トランジスタへのアクセスは行われない。
　動作モードがリードの期間（以下、リード期間と呼ぶ）は、各画素１０から画素信号を読み出す読出処理が実行される動作モード期間であり、画素１０内に含まれる各トランジスタへのアクセスが行われる。より具体的には、当該リード期間では、転送トランジスタＴＲ２をオン状態、転送トランジスタＴＲ１をオフ状態として容量ＭＥＭから浮遊拡散層ＦＤに電荷が転送され、増幅トランジスタＴＲ４にて浮遊拡散層ＦＤに転送された電荷を電圧に変換する。さらに、当該リード期間では、読み出し経路選択トランジスタＴＲ５をオン状態として、増幅トランジスタＴＲ４にて電荷が変換された電圧を、画素信号として垂直信号線ＶＳＬに出力する。さらにまた、当該リード期間では、カラム処理部１１４において、垂直信号線ＶＳＬを介して供給された行毎の画素信号を、撮像信号に変換する。
　動作モードがグローバルリセットおよび転送の期間（以下、グローバルリセットおよび転送期間と呼ぶ）は、各画素１０に対する浮遊拡散層ＦＤ、容量ＭＥＭ、フォトダイオードＰＤのリセット動作が実行される動作モード期間であり、画素１０内に含まれる各トランジスタへのアクセスが行われる。より具体的には、当該グローバルリセットおよび転送期間では、転送トランジスタＴＲ２およびリセットトランジスタＴＲ３をオン状態とし、転送トランジスタＴＲ１をオフ状態として、容量ＭＥＭおよび浮遊拡散層ＦＤをリセットする。その後、転送トランジスタＴＲ２およびリセットトランジスタＴＲ３をオフ常態からオン状態にとし、転送トランジスタＴＲ１をオフ状態からオン状態に切り替えて、露光によりフォトダイオードＰＤに蓄積された電荷を容量ＭＥＭに転送する。その後、ＯＦＧトランジスタＴＲ０をオフ状態からオン状態に切り替えて、フォトダイオードＰＤをリセットする（シャッタを閉じる）。
　動作モードがグローバルシャッタの期間（以下、グローバルシャッタ期間と呼ぶ）は、画素アレイ部１００に含まれる各画素１０において一斉に露光が開始される（シャッタが開かれる）動作モード期間であり、画素１０内に含まれる各トランジスタへのアクセスが行われる。より具体的には、当該グローバルシャッタ期間では、ＯＦＧトランジスタＴＲ０をオン状態からオフ状態に切り替えて露光を開始する。
　説明は表１に戻り、表１において、左から第１列～第４列は、それぞれ各モード信号ＭＯＤＥ（ｂｒ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）の状態を、各動作モードについてそれぞれ示している。表１中、「Ｌ」は、信号のロー状態を示し、「Ｈ」は、信号のハイ状態を示している。また、左から第５列～第７列は、それぞれクロック信号ＤＣＬＫ（Ｈ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｌ）に切り替えるための周波数切替信号ＦＳＥＬ＃２、ＦＳＥＬ＃１およびＦＳＥＬ＃０の状態を示している。
　ブランク期間では、上述したように、画素１０に含まれる各トランジスタへのアクセスが無い。そのため、各画素１０における消費電力が少なく、画素アレイ部１００の全体としても消費電力が少ない。したがって、チャージポンプ１２２を低い周波数で駆動することが可能であり、チャージポンプ１２２におけるポンピング動作を制御するためのクロック信号ＰＰＣＬＫの周波数が低い周波数になるように、論理を構成する。
　例えば、表１において、ブランク期間では、各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）は、それぞれ「Ｈ」、「Ｌ」、「Ｌ」および「Ｌ」、の各状態とされる。この各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）の各状態において、周波数切替信号ＦＳＥＬ＃２、ＦＳＥＬ＃１およびＦＳＥＬ＃０がそれぞれ「Ｌ」、「Ｌ」および「Ｈ」となり、周波数切替信号ＦＳＥＬ＃０が有効とされ、最も周波数の低いクロック信号ＤＣＬＫ（Ｌ）が選択されるように、論理を構成する。
　リード期間では、画素１０に含まれる各トランジスタへのアクセスを含むが、各画素１０において読み出した画素信号を垂直信号線ＶＳＬに出力する動作によるものである。したがって、当該アクセスは、行毎に行われ、画素アレイ部１００に含まれる各画素１０において同時には発生しない。そのため、画素アレイ部１００全体としての消費電力があるタイミングで増大することは無い。したがって、チャージポンプ１２２を通常の（中位の）周波数で駆動することが可能であり、チャージポンプ１２２におけるポンピング動作を制御するためのクロック信号ＰＰＣＬＫの周波数が通常の（中位の）周波数になるように、論理を構成する。
　例えば、表１において、リード期間では、各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）は、それぞれ「Ｌ」、「Ｈ」、「Ｌ」および「Ｌ」、の各状態とされる。この各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）の各状態において、周波数切替信号ＦＳＥＬ＃０、ＦＳＥＬ＃１およびＦＳＥＬ＃２がそれぞれ「Ｌ」、「Ｈ」および「Ｌ」となり、周波数切替信号ＦＳＥＬ＃１が有効とされ、周波数が中位のクロック信号ＤＣＬＫ（Ｍ）が選択されるように、論理を構成する。
　グローバルリセットおよび転送期間、および、グローバルシャッタ期間では、画素１０に含まれる各トランジスタへのアクセスを含む。これらの期間では、画素１０に含まれる各トランジスタへのアクセスを含み、当該アクセスは、画素アレイ部１００に含まれる各画素１０において同時に実行されるアクセスを含む。そのため、画素アレイ部１００全体として、消費電力が当該アクセスのタイミングで瞬時に増大する。この場合、チャージポンプ１２２のコンデンサＣflyに蓄積された電荷が瞬時に放出され、当該コンデンサＣflyの電荷量を短時間で回復させることが望ましい。したがって、このグローバルリセットおよび転送期間では、チャージポンプ１２２におけるポンピング動作を制御するためのクロック信号ＰＰＣＬＫの周波数が高い周波数となるように、論理を構成する。
　例えば、表１において、グローバルリセットおよび転送期間では、各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）は、それぞれ「Ｌ」、「Ｌ」、「Ｈ」および「Ｌ」、の各状態とされる。この各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）の各状態において、周波数切替信号ＦＳＥＬ＃０、ＦＳＥＬ＃１およびＦＳＥＬ＃２がそれぞれ「Ｈ」、「Ｌ」および「Ｌ」となり、周波数切替信号ＦＳＥＬ＃２が有効とされ、最も周波数が高いクロック信号ＤＣＬＫ（Ｈ）が選択されるように、論理を構成する。
　同様に、動作モードがグローバルシャッタ期間では、各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）は、それぞれ「Ｌ」、「Ｈ」、「Ｌ」および「Ｈ」、の各状態とされる。この各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）の各状態において、周波数切替信号ＦＳＥＬ＃０、ＦＳＥＬ＃１およびＦＳＥＬ＃２がそれぞれ「Ｈ」、「Ｌ」および「Ｌ」となり、周波数切替信号ＦＳＥＬ＃２が有効とされ、最も周波数が高いクロック信号ＤＣＬＫ（Ｈ）が選択されるように、論理を構成する。
　なお、動作モードが上述の各動作モード以外の場合であり、各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）の組み合わせが上述の各組合せ以外の場合は、クロック信号ＰＰＣＬＫの周波数を低い周波数に設定する。表１の例では、この場合、周波数切替信号ＦＳＥＬ＃２、ＦＳＥＬ＃１およびＦＳＥＬ＃０がそれぞれ「Ｌ」、「Ｌ」および「Ｈ」となり、周波数切替信号ＦＳＥＬ＃０が有効とされ、最も周波数の低いクロック信号ＤＣＬＫ（Ｌ）が選択されるように、論理を構成する。
　図５に示した周波数切替制御部２０２による論理は、表１に示した各状態に基づき構成された論理の例である。
　なお、表１に示した真理値表は、一例であり、この例に限定されるものではない。また、図４は、表１の真理値表に基づいて構成された周波数切替制御部２０２の回路を示しているが、これは一例であって、この例に限定されるものではない。すなわち、各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）により周波数切替信号ＦＳＥＬ＃０～＃２が切り替えられ、ポンピング動作を制御するためのクロック信号ＰＰＣＬＫを所定に変更可能な構成であれば、周波数切替制御部２０２の回路は図４示した以外の回路構成であってもよい。
　また、上述では、クロック信号ＰＰＣＬＫとして、低い周波数、中位の周波数、高い周波数の３段階を選択可能としているが、これは一例であって、この例に限定されるものではない。例えば、クロック信号ＰＰＣＬＫの周波数を、４段階以上の解像度によりきめ細かく制御することもできる。
　説明は図５に戻り、セレクタ２０１は、同期回路２０１０と、スイッチ回路２０１４ａ、２０１４ｂおよび２０１４ｃを含む。
　同期回路２０１０は、分周器２００から供給される各クロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）と、周波数切替制御部２０２から供給される周波数切替信号ＦＳＥＬ＃０、＃１および＃２と、を同期させる回路である。同期回路２０１０は、各クロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）に対応して、３つの同期回路を含む。
　図５の例では、クロック信号ＤＣＬＫ（Ｌ）に対して、直列接続される２つのフリップフロップ（Ｆ／Ｆ）回路２０１１ａおよび２０１２ａと、ＡＮＤ回路２０１３ａと、を含む同期回路が構成される。クロック信号ＤＣＬＫ（Ｍ）に対して、直列接続される２つのフリップフロップ回路２０１１ｂおよび２０１２ｂと、ＡＮＤ回路２０１３ｂと、を含む同期回路が構成される。同様に、クロック信号ＤＣＬＫ（Ｈ）に対して、直列接続される２つのフリップフロップ回路２０１１ｃおよび２０１２ｃと、ＡＮＤ回路２０１３ｃと、を含む同期回路が構成される。
　これら３つの同期回路は、同様の動作を示すので、クロック信号ＤＣＬＫ（Ｌ）に対応する同期回路を例にとって説明する。クロック信号ＤＣＬＫ（Ｌ）は、フリップフロップ回路２０１１ａおよび２０１２ａのクロック入力端と、ＡＮＤ回路２０１３ａの一方の入力端に入力される。周波数切替信号ＦＳＥＬ＃０は、フリップフロップ回路２０１１ａのデータ入力端に入力される。フリップフロップ回路２０１１ａの非反転出力端からの出力がフリップフロップ回路２０１２ａのデータ入力単に入力される。フリップフロップ回路２０１２ａの非反転出力端からの出力が、ＡＮＤ回路２０１３ａの他方の入力端に入力される。
　このような構成とすることで、フリップフロップ回路２０１１ａにおいて、周波数切替信号ＦＳＥＬ＃０の立ち上がりエッジがクロック信号ＤＣＬＫ（Ｌ）の立ち上がりエッジに同期される。このフリップフロップ回路２０１１ａの出力を、次のフリップフロップ回路２０１２ａにより、さらにクロック信号ＤＣＬＫ（Ｌ）に同期させる。このように、直列接続されるフリップフロップ回路２０１１ａおよび２０１２ａを用いることで、より同期の信頼性を上げることができる。
　ＡＮＤ回路２０１３ａにより、フリップフロップ回路２０１２ａの出力と、クロック信号ＤＣＬＫ（Ｌ）との論理積を取ることで、ＡＮＤ回路２０１３ａから、周波数切替信号ＦＳＥＬ＃０に同期したクロック信号ＤＣＬＫ（Ｌ）が出力される。
　クロック信号ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）についても、上述したクロック信号ＤＣＬＫ（Ｌ）と同様にして、周波数切替信号ＦＳＥＬ＃１および＃２に同期したクロック信号ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）が、それぞれＡＮＤ回路２０１３ｂおよび２０１３ｃから出力される。
　ＡＮＤ回路２０１３ａ、２０１３ｂおよび２０１３ｃから出力されたクロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）は、それぞれスイッチ回路２０１４ａ、２０１４ｂおよび２０１４ｃに入力される。スイッチ回路２０１４ａ、２０１４ｂおよび２０１４ｃの出力は、接続されて共通の出力とされる。スイッチ回路２０１４ａ、２０１４ｂおよび２０１４ｃは、それぞれ、周波数切替信号ＦＳＥＬ＃０、＃１および＃２により、開閉を制御される。したがって、クロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）は、周波数切替信号ＦＳＥＬ＃０、＃１および＃２がハイ状態の場合に、セレクタ２０１から出力される。
　上述した表１によれば、各動作モードにおいて、周波数切替信号ＦＳＥＬ＃０、＃１および＃２のうち１つのみがハイ状態とされる。例えば、動作モードがブランクの動作モードの期間は、周波数切替信号ＦＳＥＬ＃０～＃２のうち周波数切替信号ＦＳＥＬ＃０のみがハイ状態とされて、スイッチ回路２０１４ａのみが閉（オン）状態、スイッチ回路２０１４ｂおよび２０１４ｃが開（オフ）状態とされる。これにより、クロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）のうちクロック信号ＤＣＬＫ（Ｌ）のみが、クロック信号ＰＰＣＬＫとしてセレクタ２０１から出力される。
　図６は、第１の実施形態に係るチャージポンプ１２２の制御動作の例を示すシーケンスチャートである。なお、図６において、右方向に時間の経過を示し、縦方向は、上から動作モード、シャッタ指示、露光期間、各モード信号ＭＯＤＥ（ｂｒ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）、グローバルリセットトリガ、グローバル転送トリガ、グローバルシャッタトリガ、チャージポンプ１２２の負電位による出力電圧Ｖout、周波数切替信号ＦＳＥＬ、チャージポンプ１２２においてコンデンサＣflyの他端が接続される接続点ＣＢ（図４参照）における電圧（便宜上、電圧ＣＢと呼ぶ）、の各信号およびタイミングを示している。
　なお、図６では、画素アレイ部１００における制御動作のうち、画素アレイ部１００の全体に関わる制御動作を抜粋して示し、例えば画素アレイ部１００の行毎に実行される動作については、省略している。
　これらのうち、動作モードは、上述したブランク、リード、グローバルリセットおよび転送、ならびに、グローバルシャッタの各動作モード期間を示す。各動作モードは、画素アレイ部１００の動作期間において、各モード信号ＭＯＤＥ（ｂｒ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）それぞれ、あるいは、組み合わせに従い定義される。
　シャッタ指示は、例えばユーザによる入力デバイス１２に対するシャッタ操作に応じたタイミングでハイ状態となる信号である。このとき、シャッタ指示は、例えば入力デバイス１２が有するシャッタボタンの状態が、半押し状態から全押し状態に変化した時点で出される。これに限らず、入力デバイス１２に対するシャッタ操作に対して若干の遅延を以てシャッタ指示を出してもよい。また、シャッタ指示は、動画撮像の場合には、例えばフレーム周期の所定のタイミングでハイ状態となる信号である。
　露光期間は、フォトダイオードＰＤにおいて光電変換により電荷が蓄積される期間であって、例えばフォトダイオードＰＤの初期化後、ＯＦＧトランジスタＴＲ０および転送トランジスタＴＲ１がオフ状態となっている期間である。
　モード信号ＭＯＤＥ（ｂｒ）は、上述したように、ブランク期間を示す信号であって、より具体的には、ブランク期間を示すフラグ信号である。図６の例では、モード信号ＭＯＤＥ（ｂｒ）がハイ状態の期間が、ブランク期間となる。モード信号ＭＯＤＥ（ｒｄ）は、上述したように、リード期間を示す信号であって、より具体的には、リード期間を示すフラグ信号である。図６の例では、モード信号ＭＯＤＥ（ｒｄ）がハイ状態の期間が、リード期間となる。
　モード信号ＭＯＤＥ（ｇｒ／ｔｓ）は、上述したように、グローバルリセットおよび転送期間を示す信号であって、より具体的には、グローバルリセットおよび転送期間を示すフラグ信号である。図６の例では、モード信号ＭＯＤＥ（ｇｒ／ｔｓ）がハイ状態の期間が、グローバルリセットおよび転送期間となる。また、モード信号ＭＯＤＥ（ｇｒ／ｔｓ）は、グローバルリセットおよび転送動作により変動したチャージポンプ１２２の負電位の出力電圧Ｖoutの安定を待機する負電位安定待ち期間を示す。
　モード信号ＭＯＤＥ（ｇｓ）は、上述したように、グローバルシャッタ期間を示す信号であって、より具体的には、グローバルシャッタ期間を示すフラグ信号である。また、モード信号ＭＯＤＥ（ｇｓ）は、グローバルシャッタ動作により変動したチャージポンプ１２２の負電位の出力電圧Ｖoutの安定を待機する負電位安定待ち期間を示す。
　グローバルリセットトリガは、各画素１０が有する容量ＭＥＭおよび浮遊拡散層ＦＤの初期化を、画素アレイ部１００の全体で一斉に実行するために、例えば駆動信号走査部１２０により生成されるトリガである。垂直駆動部１１２は、このグローバルリセットトリガに従い、駆動信号ＴＲＧ２およびＲＳＴの状態を遷移させる。
　グローバル転送トリガは、各画素１０においてフォトダイオードＰＤに露光により蓄積された電荷の容量ＭＥＭに対する転送を、画素アレイ部１００の全体で一斉に実行するために、例えば駆動信号走査部１２０により生成されるトリガである。垂直駆動部１１２は、このグローバル転送トリガに従い、駆動信号ＴＲＧ１の状態を遷移させる。また、グローバルシャッタトリガは、フォトダイオードＰＤにおける露光の開始を指示するために、例えば駆動信号走査部１２０により生成されるトリガである。垂直駆動部１１２は、このグローバルシャッタトリガに従い、駆動信号ＯＦＧの状態を遷移させる。
　出力電圧Ｖoutは、チャージポンプ１２２から出力される出力電圧である。この出力電圧Ｖoutによる信号は、コンデンサＣflyから出力された、ポンピング動作に応じた周波数成分を含む信号がコンデンサ１２３により平滑化された信号である。ここで、コンデンサＣflyの他端が接続される接続点ＣＢの電圧ＣＢは、コンデンサＣflyのポンピング動作に応じた周波数成分を含む信号となる。図６では、この電圧ＣＢを、模式的に矩形波として示している。また、電圧ＣＢは、コンデンサＣflyの両端の電圧に対応し、出力電圧Ｖoutの変化は、電圧ＣＢの変化と関連したものとなる。
　周波数切替信号ＦＳＥＬは、周波数が低いクロック信号ＤＣＬＫ（Ｌ）に対応する周波数切替信号ＦＳＥＬ＃０と、周波数が中位のクロック信号ＤＣＬＫ（Ｍ）に対応する周波数切替信号ＦＳＥＬ＃１と、周波数が高いクロック信号ＤＣＬＫ（Ｈ）に対応する周波数切替信号ＦＳＥＬ＃２と、が画素アレイ部１００の動作期間中に有効である各期間に対応して示されている。
　図６において、左端側から動作モードがリードとされ、駆動信号走査部１２０は、モード信号ＭＯＤＥ（ｒｄ）をハイ状態、モード信号ＭＯＤＥ（ｂｒ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）をロー状態とする。これにより、周波数切替制御部２０２は、周波数切替信号ＦＳＥＬ＃１を出力し、セレクタ２０１は、中位の周波数のクロック信号ＤＣＬＫ（Ｍ）をクロック信号ＰＰＣＬＫとして出力する。また、駆動信号走査部１２０は、グローバルリセットトリガ、グローバル転送トリガおよびグローバルシャッタトリガをそれぞれロー状態とする。
　駆動信号走査部１２０は、時間ｔ2にシャッタ指示が出される直前の時間ｔ1で、モード信号ＭＯＤＥ（ｇｓ）をロー状態からハイ状態に遷移させる。駆動信号走査部１２０は、例えば、入力デバイス１２においてシャッタの全押し操作がなされたタイミングを時間ｔ1とし、この時間ｔ1から所定時間後の時間ｔ2において、露光を開始させる。
　時間ｔ1において、モード信号ＭＯＤＥ（ｇｓ）がハイ状態に遷移すると、表１の真理値表に従い、周波数切替制御部２０２において周波数切替信号が周波数切替信号ＦＳＥＬ＃１から周波数切替信号ＦＳＥＬ＃２に切り替えられる。これにより、クロック信号ＰＰＣＬＫとして、より高い周波数のクロック信号ＤＣＬＫ（Ｈ）が選択される。
　時間ｔ2で、垂直走査部１１０は、駆動信号走査部１２０の制御に従い、グローバルシャッタトリガをハイ状態とし、駆動信号ＯＦＧをハイ状態とする。このとき、グローバル転送トリガはロー状態であって、駆動信号ＴＲＧ１がロー状態となっているため、フォトダイオードＰＤに蓄積された電荷が電源ＶＤＤの電源ラインに吸い出され、フォトダイオードＰＤが初期化される。駆動信号走査部１２０は、駆動信号ＴＲＧ１のロー状態が維持された状態で、時間ｔ3でグローバルシャッタトリガがハイ状態からロー状態に遷移させる。垂直駆動部１１２は、このグローバルシャッタトリガの状態遷移に応じて、駆動信号ＯＦＧをハイ状態からロー状態に遷移させる。これにより、フォトダイオードＰＤにおいて光電変換による電荷の蓄積が開始され、露光が行われる。
　ここで、時間ｔ2における駆動信号ＯＦＧのロー状態からハイ状態への遷移は、画素アレイ部１００に含まれる各画素１０において一斉に実行され、チャージポンプ１２２の出力電圧Ｖoutの電位が急激に変化する。チャージポンプ１２２を動作させるためのクロック信号ＰＰＣＬＫの周波数を高くすることで、チャージポンプ１２２におけるポンピング動作が高速に実行され、コンデンサＣflyが急速にチャージされる。
　駆動信号走査部１２０は、時間ｔ1から所定時間後の時間ｔ4で、モード信号ＭＯＤＥ（ｇｓ）をハイ状態からロー状態に遷移させる。なお、時間ｔ1から時間ｔ4までの長さは、チャージポンプ１２２においてコンデンサＣflyのチャージが完了し、チャージポンプ１２２の出力電圧Ｖoutが安定すると予測される時間が、駆動信号走査部１２０に対して予め設定される。
　時間ｔ4でモード信号ＭＯＤＥ（ｇｓ）がハイ状態からロー状態に遷移されることで、表１の真理値表に従い、周波数切替制御部２０２において周波数切替信号が周波数切替信号ＦＳＥＬ＃２から周波数切替信号ＦＳＥＬ＃１に切り替えられる。これにより、チャージポンプ１２２を動作させるためのクロック信号ＰＰＣＬＫとして、クロック信号ＤＣＬＫ（Ｈ）より周波数の低いクロック信号ＤＣＬＫ（Ｍ）が選択される。
　駆動信号走査部１２０は、時間ｔ4から所定時間後の時間ｔ5で、モード信号ＭＯＤＥ（ｂｋ）をロー状態からハイ状態に遷移させ、モード信号ＭＯＤＥ（ｒｄ）をハイ状態からロー状態に遷移される。これにより、表１の真理値表に従い、周波数切替制御部２０２において周波数切替信号が周波数切替信号ＦＳＥＬ＃１から周波数切替信号ＦＳＥＬ＃０に切り替えられ、クロック信号ＰＰＣＬＫとして最も周波数の低いクロック信号ＤＣＬＫ（Ｌ）が選択される。
　時間ｔ5で画素アレイ部１００の動作モードがリードからブランクに遷移され、画素アレイ部１００において、撮像素子４の外部への撮像信号の転送などの処理が実行される。上述したように、動作モードがブランクの期間では、各画素１０からの読出処理などは、行われず、画素１０内に含まれる各トランジスタへのアクセスは行われない。そのため、画素アレイ部１００の垂直駆動部１１２における消費電力も少なく、チャージポンプ１２２においてコンデンサＣflyにおける急激な電荷量の変動も無い。したがって、チャージポンプ１２２は、低い周波数のクロック信号ＰＰＣＬＫにて動作可能である。
　駆動信号走査部１２０は、時間ｔ5から所定の時間の経過後の時間ｔ6において、モード信号ＭＯＤＥ（ｂｋ）がハイ状態からロー状態に遷移させ、ブランク期間を終了させる。また、駆動信号走査部１２０は、時間ｔ6においてモード信号ＭＯＤＥ（ｇｒ／ｔｓ）をロー状態からハイ状態に遷移させる。これにより、画素アレイ部１００の動作モードがグローバルリセットおよび転送のモードに切り替わる。
　駆動信号走査部１２０は、時間ｔ7でグローバルリセットトリガをロー状態からハイ状態に遷移させる。垂直駆動部１１２は、この、駆動信号走査部１２０のグローバルリセットトリガの状態遷移に応じて、駆動信号ＴＲＧ２およびＲＳＴをロー状態からハイ状態に遷移させ、転送トランジスタＴＲ２およびリセットトランジスタＴＲ３をオン状態とする。これにより、容量ＭＥＭおよび浮遊拡散層ＦＤの電荷が電源ＶＤＤの電源ラインに吸い出され、容量ＭＥＭおよび浮遊拡散層ＦＤがリセットされる。
　駆動信号走査部１２０は、時間ｔ7の直後の時間ｔ8で、グローバルシャッタトリガをハイ状態からロー状態に遷移させる。垂直駆動部１１２は、このグローバルシャッタトリガの状態遷移に応じて、駆動信号ＴＲＧ２およびＲＳＴをロー状態とし、転送トランジスタＴＲ２およびリセットトランジスタＴＲ３をオフ状態とする。
　また、駆動信号走査部１２０は、時間ｔ8において、グローバル転送トリガをロー状態からハイ状態に遷移させる。垂直駆動部１１２は、このグローバル転送トリガの状態遷移に応じて、駆動信号ＴＲＧ１をハイ状態に遷移させ、転送トランジスタＴＲ１をオン状態とする。これにより、露光期間においてフォトダイオードＰＤに蓄積された電荷が、フォトダイオードＰＤから容量ＭＥＭに転送される。なお、駆動信号走査部１２０は、時間ｔ8の直後の時間ｔ9において、グローバル転送トリガをハイ状態からロー状態に遷移させ、これに伴う垂直駆動部１１２の制御により、転送トランジスタＴＲ１がオフ状態とされる。
　ここで、時間ｔ8におけるフォトダイオードＰＤに蓄積された電荷の容量ＭＥＭへの転送は、画素アレイ部１００に含まれる各画素１０において一斉に実行される。そのため、上述の時間ｔ2と同様に、チャージポンプ１２２の出力電圧Ｖoutの電位が急激に変化する。チャージポンプ１２２を動作させるためのクロック信号ＰＰＣＬＫの周波数を高くすることで、チャージポンプ１２２におけるポンピング動作が高速に実行され、コンデンサＣflyが急速にチャージされる。
　駆動信号走査部１２０は、時間ｔ6から所定の時間の経過後の時間ｔ10において、モード信号ＭＯＤＥ（ｒｄ）をロー状態からハイ状態に遷移させると共に、モード信号ＭＯＤＥ（ｇｒ／ｔｓ）をハイ状態からロー状態に遷移させる。これにより、表１の真理値表に従い、周波数切替制御部２０２において周波数切替信号が周波数切替信号ＦＳＥＬ＃２から周波数切替信号ＦＳＥＬ＃１に切り替えられ、クロック信号ＰＰＣＬＫとして、クロック信号ＤＣＬＫ（Ｈ）より周波数の低いクロック信号ＤＣＬＫ（Ｍ）が選択される。また、画素アレイ部１００のリード期間に移行する。
　上述したように、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫの周波数を、画素アレイ部１００に含まれる各画素１０が一斉に駆動され、チャージポンプ１２２の出力電圧Ｖoutが安定するまでの期間で高くする。また、画素アレイ部１００において各画素１０に含まれる各トランジスタへのアクセスが無い、あるいは少ない期間では、クロック信号ＰＰＣＬＫの周波数を低くする。これにより、チャージポンプ１２２を駆動する際の消費電力を抑制することが可能である。
　また、クロック信号ＰＰＣＬＫの周波数を、画素アレイ部１００に含まれる各画素１０が一斉に駆動され、チャージポンプ１２２の出力電圧Ｖoutが安定するまでの期間で高くすることで、チャージポンプ１２２の出力電圧Ｖoutの安定に要する時間を短縮できる。これにより、フレームレートを高速化することが可能である。
　また、図６の例では、クロック信号ＰＰＣＬＫとして高い周波数のクロック信号ＤＣＬＫ（Ｈ）を用いる期間（時間ｔ1～ｔ4、時間ｔ6～ｔ10）において、クロック信号ＰＰＣＬＫの周波数のみならず、電圧ＣＢの振幅も制御している。より具体的には、当該各期間の先頭部分において振幅を大きくし、期間の終端に向けて振幅を減少させている（図６の矢印Ｂ）。
　例えば、駆動信号走査部１２０は、参照電圧生成部２０３で生成される参照電圧Ｖｒｅｆ0を制御することで、フィードバックループにおける帰還電圧を増加および減少させることができ、これにより、電圧ＣＢの振幅を制御できる。図６の例では、クロック信号ＰＰＣＬＫとして高い周波数のクロック信号ＤＣＬＫ（Ｈ）を用いる期間の先頭部分で、帰還電圧に応じて電圧ＣＢの振幅を増加させ（図６の矢印Ａ）、その後、当該期間の終端に向けて電圧ＶＣＰの振幅が減少されている（図６の矢印Ｂ）。
　このように、クロック信号ＰＰＣＬＫの周波数のみならず、電圧ＣＢの振幅を制御することで、チャージポンプ１２２の出力電圧Ｖoutの安定に要する時間をさらに短縮できる。
　なお、図６の例では、駆動信号走査部１２０は、時間ｔ2にシャッタ指示が出される直前の時間ｔ1で、モード信号ＭＯＤＥ（ｇｓ）をロー状態からハイ状態に遷移させる。このように、実際にシャッタ指示が出される前に、その期間を示す信号を出しておくことで、チャージポンプ１２２の出力電圧Ｖoutの変動が大きくなる前にクロック信号ＰＰＣＬＫの周波数を高速化でき、好ましい。
　なお、上述では、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫの周波数を、低い周波数、中位の周波数および高い周波数の３種類で切り替えている。以下、その意図について説明する。
　ブランク期間では、クロック信号ＰＰＣＬＫの周波数を、低い周波数に切り替えている。ブランク期間では、画素１０内の各トランジスタへのアクセスが行われないため、チャージポンプ１２２から供給しなくとも、負電源の電圧値は変わらないように見える。しかしながら、垂直駆動部１１２のリーク電流やチャージポンプ１２２の出力に接続されるコンデンサ１２３の自然放電での消費電流により、負電源の電圧値が上昇していく。その上昇を抑える必要があるが、その上昇分は微小であるため、他の動作モードほど駆動能力は必要ない。
　そのため、第１の実施形態では、クロック信号ＰＰＣＬＫの周波数をリード期間よりも低い周波数としてポンピングを行うことで、電圧上昇を抑えつつ、消費電力を下げる。
　リード期間では、クロック信号ＰＰＣＬＫの周波数を、中位の周波数に切り替えている。リード期間では、１度に画素信号の読み出しを行う単位は、１行乃至数行となる。１度に数行の読み出しは、リード期間において、読み出し速度を上げるために採用される場合がある。一方で、リード期間では、画素アレイ部１００に含まれる全行について、順次に読み出しを行う。１行乃至数行のリード期間内で負電源の電圧値が変わらないように、その消費電流での上昇分をチャージポンプ１２２のポンピングにより抑える必要がある。なお、実際には、Ｐ相期間とＤ相期間とで負電源の電圧値に変動が無ければ、ＡＤ変換器によるＡＤ変換結果には、影響が現れない。１リード期間は、ＡＤ変換のビット数やＡＤ変換方式などにもよるが、上述したシングルスロープ方式によるＡＤ変換の場合、数μｓｅｃ程度である。
　したがって、消費電流分とポンピング能力の関係も考慮すると、リード期間は、ブランク期間と比較すると、より駆動能力が必要であるが、高い周波数でポンピングする必要はない。
　グローバルリセットおよび転送期間、ならびに、グローバルシャッタ期間では、クロック信号ＰＰＣＬＫの周波数を、高い周波数に切り替えている。グローバルリセットおよび転送期間では、画素アレイ部１００に含まれる全行で一斉にリセット動作、転送動作が実行される。また、グローバルシャッタ期間では、同様に、画素アレイ部１００に含まれる全行で一斉にシャッタ動作が実行される。そのため、これらの期間では、瞬間的な消費電流が大きく、負電源の電圧値も大きく変動する。負電源の電圧を、グローバルリセットおよび転送、ならびに、グローバルシャッタといったグローバル動作の直前の電圧値へ復帰しないと、次動作に移行できない。このグローバル動作の直前の電圧値に復帰するための復帰時間は、１フレーム内の時間に含まれる。そのため、より高速に負電源を復帰させることで１フレームの時間を短縮でき、フレームレートを高速化することができる。
　したがって、第１の実施形態では、グローバルリセットおよび転送期間、ならびに、グローバルシャッタ期間は、リード期間より高い周波数のクロック信号ＰＰＣＬＫによりチャージポンプ１２２におけるポンピングを実行し、より短時間で負電源を復帰させる。
　図７は、第１の実施形態によるチャージポンプ１２２の制御と、既存技術による制御とを比較するための図である。図７において、チャート３０は、上述した図６のモード信号ＭＯＤＥ（ｇｓ）、グローバルシャッタトリガ、チャージポンプ１２２の出力電圧Ｖout、周波数切替信号ＦＳＥＬおよび電圧ＣＢを、図６の先頭から時間ｔ4およびｔ5の中間までを抜粋した図である。
　一方、チャート３１は、既存技術による、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫの周波数を一定とした場合の例を示している。これは、例えば特許文献１に開示される技術に対応する。なお、チャート３１に適用される構成は、図４および図５と同様であるものとする。
　チャート３１において、チャート３０と同様に、時間ｔ1でモード信号ＭＯＤＥ（ｇｓ）がロー状態からハイ状態に遷移されるものとする。さらに、時間ｔ2に対応するタイミングで、駆動信号ＯＦＧのロー状態からハイ状態への遷移が、画素アレイ部１００に含まれる各画素１０において一斉に実行されるものとする。この駆動信号ＯＦＧの状態の遷移に応じて、チャージポンプ１２２の出力電圧Ｖoutの電位が急激に変化する。
　ここで、チャージポンプ１２２の出力電圧Ｖoutの電位の変位は、一定回数のポンピング動作により回復するものとする。この場合、チャート３１の例では、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫの周波数が一定であるため、当該周波数がより高く設定されるチャート３０の例と比較して、出力電圧Ｖoutが安定化するまで、より長時間を要することになる。図７の例では、既存技術による方法では、出力電圧Ｖoutが上述の時間ｔ4より時間的に後の、時間ｔ20において安定化している。すなわち、第１の実施形態に係るチャージポンプ１２２の駆動制御を行うことで、時間ｔ20と時間ｔ4との差分だけ高速に、コンデンサＣflyの状態を復帰させることができる。
　なお、第１の実施形態では、クロック信号ＰＰＣＬＫに対する周波数を制御することで、省電力機能などを実現している。ここで、クロック信号ＰＰＣＬＫがＣＤＳ処理におけるカットオフフィルタの帯域に合わせてクロック信号ＣＰＣＬＫを分周するように制御することで、チャージポンプ１２２から発生し、画素信号に影響を与える可能性があるノイズを抑制することができる。
　また、第１の実施形態では、電圧ＶＣＰの振幅を制御するためのフィードバックループの帰還電圧を、参照電圧生成部２０３で生成される参照電圧Ｖｒｅｆ0を制御することで変化させている。そのため、特許文献１の、フィードバックループをブースト電圧に切り替えるために一旦切断する方法と比較して、電圧ＶＣＰの振幅制御に係るフィードバックループの電圧の安定復帰までに要する時間や、復帰時の出力変動を考慮する必要が無い。
　例えば、駆動信号走査部１２０は、参照電圧生成部２０３で生成される参照電圧Ｖｒｅｆ0を制御することで、フィードバックループにおける帰還電圧を増加および減少させることができ、これにより、電圧ＣＢの振幅を制御できる。図６の例では、クロック信号ＰＰＣＬＫとして高い周波数のクロック信号ＤＣＬＫ（Ｈ）を用いる期間の先頭部分で、帰還電圧に応じて電圧ＣＢの振幅を増加させ（図６の矢印Ａ）、その後、当該期間の終端に向けて電圧ＣＢの振幅が減少されている（図６の矢印Ｂ）。
　このように、クロック信号ＰＰＣＬＫの周波数のみならず、電圧ＣＢの振幅を制御することで、チャージポンプ１２２の出力電圧Ｖoutの安定に要する時間をさらに短縮できる。
（２－０－１．第１の実施形態の効果のより詳細な説明）
　ここで、第１の実施形態の効果について、より詳細に説明する。上述したように、第１の実施形態に適用される画素１０は、ＣＭＯＳ回路により構成されるが、ＣＭＯＳ回路の消費電力は、主に充放電電流と貫通電流による消費電力である。なお、ここでは、リーク電流による消費電力は、これら２つの消費電流より小さいと仮定する。スイッチング信号の周波数をｆc［Ｈｚ］、負荷容量をＣL［Ｆ］、電源電圧をＶDD［Ｖ］、電源から接地へ流れる貫通電流をｉdp（ｔ）［Ａ］とすると、充放電電流による消費電力Ｐｏｗcgおよび貫通電流による消費電力Ｐｏｗtcは、下記の式（１）および式（２）により表される。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　平時においては、電圧ＶDD（スイッチング信号の信号振幅）は、フィードバック電圧に従った電圧となり、例えば特許文献１に記載の既存技術と同じになる。そのため、周波数ｆcを可変し下げることができる第１の実施形態では、消費電力を小さくすることができる。
　また、チャージポンプ１２２がある期間ｔ［ｓｅｃ］で出力できる電流は、ポンピング容量値（コンデンサＣflyの容量値）をＣfly［Ｈｚ］、電源ＶＤＤによる電源電圧をＶDD［Ｖ］、チャージポンプ１２２の負電位出力をＶＣＰ［Ｖ］、スイッチング信号（クロック信号ＰＰＣＬＫ）の周波数をｆc［Ｈｚ］とすると、次式（３）により表される。
Figure JPOXMLDOC01-appb-M000004
　式（３）により、周波数ｆcを大きくすることで、ある期間内に大きな電流を得ることができることが分かる。
　ポンピング動作を駆動するためのポンピング周波数を切り替える手法として、フィードバック電圧でＶＣＯ(Voltage-controlled　oscillator)を使用する方法が知られている（例えば特許文献２）。このＶＣＯを用いる方法では、ポンピング周波数の、アナログ的な無限段階での切り替えが可能であって、より細やかに消費電力および駆動能力の制御ができると共に、アナログ側でシステムを閉じることができる。
　一方、このポンピング周波数の切り替えにＶＣＯを用いる方法では、制御する周波数範囲をある程度は限定可能であるが、周波数が随時変化するため、どの周波数になるかをシステム側で把握することが困難である。そのため、当該方法を適用した撮像素子が、システムに搭載されている無線やＩ／Ｆ（インタフェース）が用いる周波数帯にノイズを生じてしまう可能性がある。
　第１の実施形態に係る撮像素子４は、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫを、分周器２００により予め定められた周波数にデジタル的に分周することで生成しているので、それらの周波数を避けることが可能である。また、第１の実施形態に係る撮像素子４に含まれるチャージポンプ１２２は、システムにおいて、クロック信号ＰＰＣＬＫによる影響を受けるブロックが動作しているときには、周波数帯を変えることによっても避けつつ、必要に応じて低電力にしたり、駆動能力を上げたりすることができる。
　さらに、ＣＩＳで使用している周波数から分周して、ポンピング周波数とカラム処理部１１４において使用している周波数とに同期させることができる。これにより、ＣＤＳ処理で用いるフィルタで除去できる周波数でポンピングさせることができ、リード時のチャージポンプ１２２によるカラム処理部１１４へのノイズを抑えることができる。
　ポンピングの電圧振幅を大きくして駆動能力を上げると、スイッチングノイズも増大する。ポンピング周波数を高くしてチャージポンプ１２２による駆動能力を上げた場合、ＣＤＳフィルタのカットオフ周波数の逓倍であれば、このスイッチングノイズをＣＤＳフィルタによって除去することが可能である。そのため、チャージポンプ１２２による駆動能力の制御は、周波数制御の方が電圧制御よりも有利である。
　なお、ポンピングに係る電圧振幅が大きい場合でも、ポンピング周波数がＣＤＳフィルタのカットオフ周波数の逓倍であれば、同様にＣＤＳフィルタによってスイッチングノイズを除去することが可能である。しかしながら、この方法で完全にノイズを除去できるわけではないので、ノイズの絶対量が小さい方がよい。
　シャッタの動作モードのうち任意のタイミングでシャッタを打つファストトリガモードでは、リード期間中にシャッタを打ち、且つ、負電位安定待ち期間を設けない。そのため、チャージポンプ１２２からノイズが発生していると、カラム処理部１１４におけるＡＤ変換処理に影響が出る可能性がある。したがって、上述したような理由から、チャージポンプ１２２による駆動能力の制御は、周波数制御により行うことが望ましい。
　上述の例では、周波数制御に加え、帰還電圧により電圧振幅を変えてチャージポンプ１２２による駆動能力を変えているが、必要に応じて電圧振幅ではなく、周波数制御のみで駆動能力を変えてもよい。
（２－１．第１の実施形態の第１の変形例）
　次に、第１の実施形態の第１の変形例について説明する。上述した第１の実施形態では、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫの周波数を、セレクタ２０１の出力側で選択していた。これに対して、この第１の実施形態の第１の変形例は、クロック信号ＰＰＣＬＫの周波数を、セレクタ２０１の入力側で選択する例である。
　図８は、第１の実施形態の第１の変形例に係るチャージポンプを駆動するクロック信号の周波数を選択するための一例の構成を示すブロック図である。図８において、セレクタ２０１ａは、図５に示したセレクタ２０１に対して、同期回路２０１０の入力側にＡＮＤ回路２０３０ａ、２０３０ｂおよび２０３０ｃが追加されている。それと共に、同期回路２０１０の出力側のスイッチ回路２０１４ａ、２０１４ｂおよび２０１４ｃの代わりに、３入力のＯＲ回路２０３１が設けられている。
　ＡＮＤ回路２０３０ａに対して、第１入力端に、周波数切替制御部２０２から出力された周波数切替信号ＦＳＥＬ＃０が入力され、第２入力端に、分周器２００でクロック信号ＣＰＣＬＫが分周されて生成されたクロック信号ＤＣＬＫ（Ｌ）が入力される。ＡＮＤ回路２０３０ａの出力は、同期回路２０１０のフリップフロップ回路２０１１ａおよび２０１２ａのクロック入力端に入力されると共に、ＡＮＤ回路２０１３ａの第２入力端に入力される。フリップフロップ回路２０１１ａおよび２０１２ａのデータ入力端には、周波数切替制御部２０２から出力された周波数切替信号ＦＳＥＬ＃０が入力される。ＡＮＤ回路２０１３ａの出力は、ＯＲ回路２０３１の第１入力端に入力される。
　以下、同様に、ＡＮＤ回路２０３０ｂに対して、第１入力端に周波数切替信号ＦＳＥＬ＃１が入力され、第２入力端にクロック信号ＤＣＬＫ（Ｍ）が入力される。ＡＮＤ回路２０３０ｂの出力は、フリップフロップ回路２０１１ｂおよび２０１２ｂのクロック入力端に入力されると共に、ＡＮＤ回路２０１３ｂの第２入力端に入力される。フリップフロップ回路２０１１ｂおよび２０１２ｂのデータ入力端には、周波数切替信号ＦＳＥＬ＃１が入力される。ＡＮＤ回路２０１３ｂの出力は、ＯＲ回路２０３１の第２入力端に入力される。
　また、ＡＮＤ回路２０３０ｃに対して、第１入力端に周波数切替信号ＦＳＥＬ＃２が入力され、第２入力端にクロック信号ＤＣＬＫ（Ｈ）が入力される。ＡＮＤ回路２０３０ｃの出力は、フリップフロップ回路２０１１ｂおよび２０１２ｂのクロック入力端に入力されると共に、ＡＮＤ回路２０１３ｃの第２入力端に入力される。フリップフロップ回路２０１１ｂおよび２０１２ｂのデータ入力端には、周波数切替信号ＦＳＥＬ＃２が入力される。ＡＮＤ回路２０１３ｃの出力は、ＯＲ回路２０３１の第３入力端に入力される。
　ＯＲ回路２０３１の出力は、クロック信号ＰＰＣＬＫとしてセレクタ２０１ａから出力される。
　このような構成において、各クロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）は、各ＡＮＤ回路２０３０ａ、２０３０ｂおよび２０３０ｃにより、各周波数切替信号ＦＳＥＬ＃０、ＦＳＥＬ＃１およびＦＳＥＬ＃２のうちハイ状態にある周波数切替信号ＦＳＥＬに対応するクロック信号ＤＣＬＫが選択される。一方、各周波数切替信号ＦＳＥＬ＃０、ＦＳＥＬ＃１およびＦＳＥＬ＃２のうちロー状態にある周波数切替信号ＦＳＥＬに対応するクロック信号ＤＣＬＫは、選択されない。
　例えば、各クロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）のうち、クロック信号ＤＣＬＫ（Ｌ）が選択された場合、このクロック信号ＤＣＬＫ（Ｌ）が入力されるフリップフロップ回路２０１１ａおよび２０１２ａは、入力されたクロック信号ＤＣＬＫ（Ｌ）に従い動作する。一方、フリップフロップ回路２０１１ｂおよび２０１２ｂ、ならびに、フリップフロップ回路２０１１ｃおよび２０１２ｃは、それぞれクロック信号ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）が入力されないため、動作が停止状態となる。そのため、フリップフロップ回路２０１１ｂおよび２０１２ｂ、ならびに、フリップフロップ回路２０１１ｃおよび２０１２ｃによる電力消費を抑制することができる。
　このように、クロック信号ＰＰＣＬＫの周波数を、セレクタ２０１の入力側で選択することで、チャージポンプ１２２を画素アレイ部１００の動作に応じて適切に制御でき、消費電力を抑制することが可能である。
（２－２．第１の実施形態の第２の変形例）
　次に、第１の実施形態の第２の変形例について説明する。この第１の実施形態の第２の変形例は、クロック信号ＰＰＣＬＫの周波数として選択されるための複数のクロック信号ＤＣＬＫを、それぞれ個別の分周器で生成し、各分周器のうち何れを有効とするか否かを制御するようにした例である。
　図９は、第１の実施形態の第２の変形例に係るチャージポンプを駆動するクロック信号の周波数を選択するための一例の構成を示すブロック図である。図９において、セレクタ２０１ｂの点線枠で示される範囲の構成は、上述した図８のセレクタ２０１ａからＡＮＤ回路２０３０ａ～２０３０ｃを除いた構成と共通なので、ここでの説明を省略する。
　図９において、分周器部２０４０は、クロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）それぞれに対応する、複数の分周器ＤＩＶ２０４２ａ、２０４ｂおよび２０４２ｃと、複数のＡＮＤ回路２０４１ａ、２０４１ｂおよび２０４１ｃと、を含む。セレクタ２０１ｂは、図９中の点線枠で示される範囲の構成に、このＡＮＤ回路２０４１ａ、２０４１ｂおよび２０４１ｃを含めた構成となる。
　ＡＮＤ回路２０４１ａの第１入力端に周波数切替信号ＦＳＥＬ＃０が、ＡＮＤ回路２０４１ｂの第１入力端に周波数切替信号ＦＳＥＬ＃１が、ＡＮＤ回路２０４１ｃの第１入力端に周波数切替信号ＦＳＥＬ＃２が、それぞれ入力される。各ＡＮＤ回路２０４１ａ、２０４１ｂおよび２０４１ｃの第２入力端に、クロック信号ＣＰＣＬＫが共通に入力される。
　ＡＮＤ回路２０４１ａの出力が分周器ＤＩＶ２０４２ａに入力され、分周器ＤＩＶ２０４２ａの出力が同期回路２０１０に含まれるフリップフロップ回路２０１１ａおよび２０１２ａのクロック入力端に入力されると共に、ＡＮＤ回路２０１３ａの第２入力端に入力される。同様に、ＡＮＤ回路２０４１ｂの出力が分周器ＤＩＶ２０４２ｂに入力され、分周器ＤＩＶ２０４２の出力がフリップフロップ回路２０１１ｂおよび２０１２ｂのクロック入力端に入力されると共に、ＡＮＤ回路２０１３ｂの第２入力端に入力される。また、ＡＮＤ回路２０４１ｃの出力が分周器ＤＩＶ２０４２ｃに入力され、分周器ＤＩＶ２０４２ｃの出力がフリップフロップ回路２０１１ｃおよび２０１２ｃのクロック入力端に入力されると共に、ＡＮＤ回路２０１３ｃの第２入力端に入力される。
　このような構成において、例えばＡＮＤ回路２０４１ａは、周波数切替信号ＦＳＥＬ＃０がハイ状態の場合に、クロック信号ＣＰＣＬＫを分周器ＤＩＶ２０４２ａに出力する。分周器ＤＩＶ２０４２ａは、ＡＮＤ回路２０４１ａから供給されたクロック信号ＣＰＣＬＫを分周して、クロック信号ＤＣＬＫ（Ｌ）を生成する。このクロック信号ＤＣＬＫ（Ｌ）は、上述したように、フリップフロップ回路２０１１ａおよび２０１２ａのクロック入力端に入力されると共に、ＡＮＤ回路２０１３ａの第２入力端に入力される。
　一方、ＡＮＤ回路２０４１ａは、周波数切替信号ＦＳＥＬ＃０がロー状態の場合には、クロック信号ＣＰＣＬＫを出力しないため、分周器ＤＩＶ２０４２ａは分周動作を行わない。それに伴い、フリップフロップ回路２０１１ａおよび２０１２ａも、クロック入力端へのクロック信号ＤＣＬＫ（Ｌ）が入力されないため、動作しない。
　以上の動作は、ＡＮＤ回路２０４１ｂおよび分周器ＤＩＶ２０４２ｂ、ならびに、ＡＮＤ回路２０４１ｃおよび分周器ＤＩＶ２０４２ｃにおいても、同様である。
　このように、第１の実施形態の第２の変形例では、各周波数のクロック信号ＤＣＬＫ（Ｌ）、ＤＣＬＫ（Ｍ）およびＤＣＬＫ（Ｈ）を、それぞれ個別の分周器ＤＩＶ２０４２ａ、２０４２ｂおよび２０４２ｃにより生成し、各分周器ＤＩＶ２０４２ａ、２０４２ｂおよび２０４２ｃの動作を周波数切替信号ＦＳＥＬ＃０、ＦＳＥＬ＃１およびＦＳＥＬ＃２により制御している。これにより、第１の実施形態の第２の変形例では、上述した第１の実施形態の第１の変形例に加え、分周器ＤＩＶ２０４２ａ～２０４２ｃのうち選択されないクロック周波数対応する分周器の動作をさらに停止させることができ、より一層の低消費電力を実現可能である。
（２－３．第１の実施形態の第３の変形例）
　次に、第１の実施形態の第３の変形例について説明する。上述の第１の実施形態では、画素アレイ部１００においてグローバルシャッタ方式により撮像を行うものとして説明したが、これはこの例に限定されるものではない。この第１の実施形態の第３の変形例は、ローリングシャッタ方式により撮像を行う場合に本開示を適用した例である。
　図１０は、第１の実施形態の第３の変形例に適用可能な画素の一例の構成を示す回路図である。図１０に示される画素１０ａは、上述の図３に示した画素１０の構成に対し、ＯＦＧトランジスタＴＲ０と、転送トランジスタＴＲ１若しくはＴＲ２と、容量ＭＥＭと、を省略した構成となっている。また、図１０に示される転送トランジスタＴＲ６は、上述した図３における転送トランジスタＴＲ１若しくはＴＲ２と対応するもので、垂直駆動部１１２’から供給される駆動信号ＴＲＧに従い、フォトダイオードＰＤに蓄積された電荷の浮遊拡散層ＦＤへの転送を制御する。また、垂直駆動部１１２’は、１つの画素１０ａに対して２つのアンプ１１３を含む。
　画素１０ａにおいて、垂直走査部１１０は、露光中に、駆動信号走査部１２０からの制御信号に従い、駆動信号ＴＲＧにより転送トランジスタＴＲ６をオフ状態として、フォトダイオードＰＤにおいて、光電変換により入射された光に応じて生成された電荷を蓄積させる。垂直走査部１１０は、露光終了後、駆動信号走査部１２０からの制御信号に従い、駆動信号ＳＥＬにより経路選択トランジスタＴＲ５をオン状態とし、浮遊拡散層ＦＤと垂直信号線ＶＳＬとを接続する。
　垂直走査部１１０は、駆動信号ＲＳＴによりリセットトランジスタＴＲ３をオン状態とし、浮遊拡散層ＦＤを電源ＶＤＤの電源ラインまたは黒レベル電圧の供給線と短期間において接続し、浮遊拡散層ＦＤをリセットする。垂直信号線ＶＳＬには、Ｐ相読み出しによる浮遊拡散層ＦＤのリセットレベルの電圧が出力される。その後、垂直走査部１１０は、駆動信号走査部１２０からの制御信号に従い、駆動信号ＴＲＧにより転送トランジスタＴＲ６をオン状態として、フォトダイオードＰＤに蓄積された電荷を浮遊拡散層ＦＤに転送し、Ｄ相読み出しが行われる。このＤ相読み出しにより、垂直信号線ＶＳＬに対して、浮遊拡散層ＦＤの電荷量に応じた電圧が出力される。
　以上の読み出し動作を、１行に配置される各画素１０ａにおいて一斉に実行し、さらに、各行の読み出し動作を、行順次に実行する。これにより、ローリングシャッタ方式による撮像が実現される。
　なお、図１０の構成におけるカラム処理部１１４によるＡＤ変換処理、ＣＤＳ処理などの各処理は、図３を用いて説明した処理を適用できるので、ここでの説明を省略する。
　図１１は、第１の実施形態の第３の変形例に係るチャージポンプの制御動作の例を示すシーケンスチャートである。この第１の実施形態の第３の変形例では、モード信号ＭＯＤＥとして、ブランク期間のフラグ信号としてのモード信号ＭＯＤＥ（ｂｒ）と、リード期間のフラグ信号としてのモード信号ＭＯＤＥ（ｒｄ）のみを用いる。図１１において、右方向に時間の経過を示し、縦方向は、上から各モード信号ＭＯＤＥ（ｂｒ）およびＭＯＤＥ（ｒｄ）、チャージポンプ１２２の負電位による出力電圧Ｖout、周波数切替信号ＦＳＥＬ、チャージポンプ１２２の出力電圧Ｖoutに対応する電圧ＶＣＰ、の各信号およびタイミングを示している。
　なお、図１１では、画素アレイ部１００における制御動作のうち、画素アレイ部１００の全体に関わる制御動作を抜粋して示し、例えば画素アレイ部１００の行毎に実行される動作については、省略している。
　図１１において、駆動信号走査部１２０は、時間ｔ30でモード信号ＭＯＤＥ（ｂｒ）をハイ状態からロー状態に遷移させると共に、モード信号ＭＯＤＥ（ｒｄ）をロー状態からハイ状態に遷移させ、動作モードがシャッタおよびリードの動作モード期間（シャッタおよびリード期間）とする。シャッタおよびリード期間において、周波数切替制御部２０２は、モード信号ＭＯＤＥ（ｂｋ）およびＭＯＤＥ（ｒｄ）に従い、周波数切替信号ＦＳＥＬ＃１を出力する。セレクタ２０１では、周波数切替信号ＦＳＥＬ＃１に応じて、中位の周波数のクロック信号ＤＣＬＫ（Ｍ）が、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫとして選択される。
　駆動信号走査部１２０は、時間ｔ30から所定時間後（例えばフレームレートに対応する時間の経過後）の時間ｔ31で、モード信号ＭＯＤＥ（ｂｒ）をロー状態からハイ状態に遷移させると共に、モード信号ＭＯＤＥ（ｒｄ）をハイ状態からハイ状態に遷移させ、動作モードをブランクの動作モード期間（ブランク期間）とする。ブランク期間において、周波数切替制御部２０２は、モード信号ＭＯＤＥ（ｂｋ）およびＭＯＤＥ（ｒｄ）に従い、周波数切替信号ＦＳＥＬ＃０を出力する。セレクタ２０１では、周波数切替信号ＦＳＥＬ＃０に応じて、低い周波数のクロック信号ＤＣＬＫ（Ｌ）が、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫとして選択される。
　画素アレイ部１００において、シャッタおよびリード期間に、１行乃至複数行毎に、順次に、シャッタ動作および読み出し動作が実行される。これにより、画素アレイ部１００において１行乃至複数行毎に順次に読み出し動作が行われ、チャージポンプ１２２の出力電圧Ｖoutが行毎に変動を繰り返す。ローリングシャッタ方式の場合、読み出しは行乃至数行毎に順次に行われるため、図６を用いて説明したグローバルシャッタ方式と比較して、チャージポンプ１２２の出力電圧Ｖoutの変動は、小さい。このシャッタおよびリード期間では、チャージポンプ１２２を駆動するためのクロック信号ＰＰＣＬＫの周波数を例えば中位の周波数として、チャージポンプ１２２を通常の駆動能力として駆動する。
　一方、ブランク期間においては、クロック信号ＰＰＣＬＫの周波数を例えば低い周波数に切り替えて、チャージポンプ１２２による駆動能力を下げる。これにより、ローリングシャッタ方式においても、チャージポンプ１２２の低消費電力化が可能である。
（２－４．第１の実施形態の第４の変形例）
　次に、第１の実施形態の第４の変形例について説明する。第１の実施形態の第４の変形例は、シャッタ方式に、シャッタ機構によりフォトダイオードＰＤにおける露光時間を制御するメカシャッタ方式を適応した例である。第１の実施形態の第４の変形例において、画素の構成は、図１０を用いて説明した第１の実施形態の第３の変形例に係る画素１０ａの構成をそのまま適用できるので、ここでの説明を省略する。
　メカシャッタ方式の場合、垂直走査部１１０は、駆動信号走査部１２０から制御信号に従い、図１０における転送トランジスタＴＲ６およびＴＲ３を、画素アレイ部１００において同時にオフ状態からオン状態に遷移させ、全ての画素１０ａのフォトダイオードＰＤを一斉にリセットする。その後、転送トランジスタＴＲ６およびＴＲ３を同時にオン状態からオフ状態に遷移させ、例えば制御部３によりメカシャッタが開状態とされる。メカシャッタが開状態とされると、垂直走査部１１０は、駆動信号走査部１２０からの制御信号に従い、１行乃至数行毎に、ローリング動作により画素信号の読み出しを行う。
　メカシャッタ方式の場合、上述したように、画素アレイ部１００に含まれる各画素１０ａが同時に駆動されるため、負電源の負荷が瞬間的に大きくなる。そのため、転送トランジスタＴＲ６およびＴＲ３を、画素アレイ部１００において同時にオフ状態からオン状態に遷移させてから所定期間の間、クロック信号ＰＰＣＬＫの周波数を低い周波数または中位の周波数から高い周波数に切り替えて、チャージポンプ１２２による駆動能力を上げる。これにより、フォトダイオードＰＤのリセット動作後において負電源の負電位が復帰するまでの時間を短縮でき、フレームレートを高速化することが可能である。
　なお、メカシャッタ方式において、リード期間およびブランク期間は、図６を用いて説明したグローバルシャッタ方式と同様に、クロック信号ＰＰＣＬＫの周波数を、それぞれ中位の周波数および低い周波数に設定される。
（２－５．第１の実施形態の第５の変形例）
　次に、第１の実施形態の第５の変形例について説明する。第１の実施形態の第５の変形例は、シャッタ方式として、図１０に示した画素構成、すなわち、ＯＦＧトランジスタを用いない画素構成においてグローバルシャッタ方式の撮像を行う、ＦＤ保持方式を適用した例である。第１の実施形態の第５の変形例において、画素の構成は、図１０を用いて説明した第１の実施形態の第３の変形例に係る画素１０ａの構成をそのまま適用できるので、ここでの説明を省略する。
　ＦＤ保持方式では、垂直走査部１１０は、駆動信号走査部１２０からの制御信号に従い、転送トランジスタＴＲ６およびＴＲ３を、画素アレイ部１００において同時にオフ状態からオン状態に遷移させ、全ての画素１０ａのフォトダイオードＰＤを一斉にリセットする。その後、転送トランジスタＴＲ６およびＴＲ３を同時にオン状態からオフ状態に遷移させ、フォトダイオードＰＤに対する露光を開始する。
　その後、垂直走査部１１０は、駆動信号走査部１２０からの制御信号に従い、転送トラジスタＴＲ６を、画素アレイ部１００において同時にオフ状態からオン状態に遷移させ、露光によりフォトダイオードＰＤに蓄積された電荷を浮遊拡散層ＦＤに転送する。電荷の浮遊拡散層ＦＤへの転送が終了すると、垂直走査部１１０は、駆動信号走査部１２０からの制御信号に従い、転送トランジスタＴＲ６をオフ状態に遷移させる。その後、１行乃至数行毎に、ローリング動作により画素信号の読み出しを行う。
　このＦＤ保持方式においても、フォトダイオードＰＤのリセット時、および、フォトダイオードＰＤに蓄積された電荷の浮遊拡散層ＦＤへの転送時に、画素アレイ部１００に含まれる各画素１０ａが同時に駆動されるため、負電源の負荷が瞬間的に大きくなる。そのため、例えばフォトダイオードＰＤのリセット時に、転送トランジスタＴＲ６およびＴＲ３を、画素アレイ部１００において同時にオフ状態からオン状態に遷移させてから所定期間の間、クロック信号ＰＰＣＬＫの周波数を低い周波数または中位の周波数から高い周波数に切り替えて、チャージポンプ１２２による駆動能力を上げる。これにより、フォトダイオードＰＤのリセット動作後において負電源の負電位が復帰するまでの時間を短縮でき、フレームレートを高速化することが可能である。フォトダイオードＰＤに蓄積された電荷を浮遊拡散層ＦＤに転送する場合も、同様である。
　なお、ＦＤ保持方式においても、リード期間およびブランク期間は、図６を用いて説明したグローバルシャッタ方式と同様に、クロック信号ＰＰＣＬＫの周波数を、それぞれ中位の周波数および低い周波数に設定される。
（２－６．第１の実施形態の第６の変形例）
　次に、第１の実施形態の第６の変形例について説明する。第１の実施形態の第６の変形例は、画素構成として、画素毎にＡＤ変換器を含む画素ＡＤＣ(Analog　to　Digital　Converter)構成を適用した例である。
　図１２は、第１の実施形態の第６の変形例に適用可能な画素の一例の構成を示す回路図である。図１２に示される画素１０ｂは、上述した図１０のローリングシャッタ方式の画素１０ａに対して、フォトダイオードＰＤのカソードに、駆動信号ＯＦＧにより駆動されるＯＦＧトランジスタＴＲ８が追加されている。ＯＦＧトランジスタＴＲ８のドレインは、電源ＶＤＤの電源ラインに接続され、ソースは、フォトダイオードＰＤのカソードと転送トランジスタＴＲ６のドレインに接続される。ＯＦＧトランジスタＴＲ８のゲートは、垂直駆動部１１２に接続される。
　浮遊拡散層ＦＤは、転送トランジスタＴＲ６およびリセットトランジスタＴＲ７のソースに接続されると共に、コンパレータＣＭＰの（－）側入力端に接続される。また、コンパレータＣＭＰの（＋）側入力端に対して、直線に基づく電圧が階段状に増加または減少するＲＡＭＰ信号が入力される。コンパレータＣＭＰの出力は、ＲＡＭＰ信号のスロープの所定位置（例えば開始点）から、ＲＡＭＰ信号と浮遊拡散層ＦＤに蓄積された電荷による電圧とが一致するまでの時間をカウントし当該電荷による電圧値のデジタル値を求めるカウンタに接続される。
　さらに、リセット動作を制御するリセットトランジスタＴＲ７は、ドレインが電源ＶＤＤの電源ラインに接続される。浮遊拡散層ＦＤは、リセットトランジスタＴＲ７が駆動信号ＲＳＴに従いオン状態とされた場合に、コンパレータＣＭＰの正電位の電源電圧により初期化される。
　この図１２に示す構成において、グローバルシャッタ方式によるシャッタ動作が行われる。すなわち、垂直走査部１１０は、駆動信号走査部１２０からの制御信号に従い、転送トランジスタＴＲ６がオフ状態において、画素アレイ部１００の各画素１０ｂにおいて一斉に、ＯＦＧトランジスタＴＲ８をオフ状態からオン状態に遷移させ、各画素１０ｂのフォトダイオードＰＤを初期化する。その後、垂直駆動部１１２は、駆動信号走査部１２０からの制御信号に従い、転送トランジスタＴＲ６のオフ状態を維持したまま、ＯＦＧトランジスタＴＲ８をオン状態からオフ状態に遷移させる。これにより、フォトダイオードＰＤにおいて露光を開始可能な状態となる。
　露光が完了すると、垂直駆動部１１２は、駆動信号走査部１２０からの制御信号に従い、ＯＦＧトランジスタＴＲ８のオフ状態を維持したまま、画素アレイ部１００の各画素１０ｂにおいて一斉に、転送トランジスタＴＲ６をオフ状態からオン状態に遷移させる。これにより、浮遊拡散層ＦＤに蓄積された電荷に応じた電圧がコンパレータＣＭＰの（－）側入力端に入力され（リード動作）、ＡＤ変換処理が行われる。
　この画素ＡＤＣ方式においても、フォトダイオードＰＤのリセット時、および、フォトダイオードＰＤに蓄積された電荷の浮遊拡散層ＦＤへの転送時に、画素アレイ部１００に含まれる各画素１０ｂが同時に駆動されるため、負電源の負荷が瞬間的に大きくなる。そのため、例えばフォトダイオードＰＤのリセット時に、ＯＦＧトランジスタＴＲ８を、画素アレイ部１００において同時にオフ状態からオン状態に遷移させてから所定期間の間、クロック信号ＰＰＣＬＫの周波数を低い周波数または中位の周波数から高い周波数に切り替えて、チャージポンプ１２２による駆動能力を上げる。これにより、フォトダイオードＰＤのリセット動作後において負電源の負電位が復帰するまでの時間を短縮でき、フレームレートを高速化することが可能である。フォトダイオードＰＤに蓄積された電荷を浮遊拡散層ＦＤに転送する場合も、同様である。
　なお、画素ＡＤＣ方式においても、リード期間およびブランク期間は、図６を用いて説明したグローバルシャッタ方式と同様に、クロック信号ＰＰＣＬＫの周波数を、それぞれ中位の周波数および低い周波数に設定される。
（２－７．第１の実施形態の第７の変形例）
　次に、第１の実施形態の第７の変形例について説明する。第１の実施形態の第７の変形例は、グローバルシャッタ方式において、画素アレイ部１００の全画素に対し、撮像領域をＲＯＩ(Region　Of　Interest：関心領域)に限定する場合の例である。この撮像方式を、便宜的に、ＲＯＩ方式と呼ぶ。この場合、画素構成としては、図３に示した構成をそのまま適用できる。また、画素アレイ部１００は、例えば、１行に配置される各画素１０に対して、行内での範囲を指定して垂直駆動部１１２による各駆動信号を供給可能に構成される。
　ＲＯＩ方式により画素信号の読み出し（リード動作）を行う範囲を限定する場合、限定する領域によって負電源の負荷も変わる。そこで、領域に応じて適応的に、クロック信号ＰＰＣＬＫの周波数を切り替え、チャージポンプ１２２による駆動能力を変える。例えば、リード動作の範囲が狭い場合、負電源の負荷が小さいため、クロック信号ＰＰＣＬＫの周波数を中位または低い周波数とし、消費電力の削減を図ることが可能である。
［３．第２の実施形態］
　次に、本開示の第２の実施形態について説明する。本開示の第２の実施形態では、複数のチャージポンプを備え、動作モードに応じて動作させるチャージポンプの台数を変更することで、垂直駆動部１１２を駆動する駆動能力を変化させる。
　図１３は、第２の実施形態に係るチャージポンプの一例の構成を概略的に示す図である。図１３において、チャージポンプ１２２ａは、複数のチャージポンプ１２２２1、１２２２2、…、１２２２nを含む。なお、図１３では、チャージポンプ１２２２1、１２２２2、…、１２２２nは、それぞれチャージポンプ＃１、＃２、…＃ｎとしても示されている。
　各チャージポンプ１２２２1、１２２２2、…、１２２２nは、それぞれ、例えば図４のチャージポンプ１２２から分周器２００、セレクタ２０１および周波数切替制御部２０２を除いた構成を適用できる。
　図１３において、チャージポンプ１２２ｂは、さらに、スタンバイ切替制御部１２２０と、複数のＡＮＤ回路１２２１1、１２２１2、…１２２１n、を含む。各ＡＮＤ回路１２２１1、１２２１2、…１２２１nの第１入力端には、各チャージポンプ１２２２1、１２２２2、…、１２２２n、を駆動するための、所定の周波数のクロック信号ＣＰＣＬＫが入力される。
　スタンバイ切替制御部１２２０は、駆動信号走査部１２０から、各モード信号ＭＯＤＥが供給される。スタンバイ切替制御部１２２０は、入力された各モード信号ＭＯＤＥが示す期間に基づく各スタンバイ信号ＳＴＢＹ＃１、ＳＴＢＹ＃２、…、ＳＴＢＹ＃ｎをそれぞれ生成する。各スタンバイ信号ＳＴＢＹ＃１、ＳＴＢＹ＃２、…、ＳＴＢＹ＃ｎは、それぞれ、各ＡＮＤ回路１２２１1、１２２１2、…、１２２１n、の第２入力端に入力される。
　各ＡＮＤ回路１２２１1、１２２１2、…、１２２１nは、それぞれ第２入力端に入力された各スタンバイ信号ＳＴＢＹ＃１、ＳＴＢＹ＃２、…、ＳＴＢＹ＃ｎが例えばハイ状態の場合に、第１入力端に入力されたクロック信号ＣＰＣＬＫを、それぞれ対応するチャージポンプ１２２２1、１２２２2、…、１２２２n、に供給する。チャージポンプ１２２２1、１２２２2、…、１２２２nは、クロック信号ＣＰＣＬＫが入力された場合に、ポンピング動作を実行し、出力電圧Ｖoutを出力する。
　このような構成において、スタンバイ切替制御部１２２０は、入力されるモード信号ＭＯＤＥに応じて各スタンバイ信号ＳＴＢＹ＃１、ＳＴＢＹ＃２、…、ＳＴＢＹ＃ｎを生成することで、チャージポンプ１２２２1、１２２２2、…、１２２２nのうち同時に動作させるチャージポンプの台数を制御する。
　ここで、説明のため、ｎ＝３とし、チャージポンプ１２２ａは、３つのチャージポンプ＃１、＃２および＃３を有するものとする。また、３つのチャージポンプ＃１、＃２および＃３にそれぞれ対応するＡＮＤ回路１２２１1、１２２１2、…を、それぞれＡＮＤ回路＃１、ＡＮＤ回路＃２およびＡＮＤ回路＃３とする。
　画素アレイ部１００は、駆動信号走査部１２０により生成される制御信号に基づき、上述した図６のシーケンスチャートに示される動作と同様に動作するものとする。スタンバイ切替制御部１２２０は、図６を用いて説明した各モード信号ＭＯＤＥ（ｂｋ）、ＭＯＤＥ（ｒｄ）、ＭＯＤＥ（ｇｒ／ｔｓ）およびＭＯＤＥ（ｇｓ）に基づき、それぞれＡＮＤ回路＃１、ＡＮＤ回路＃２およびＡＮＤ回路＃３の第２入力端に入力するための各スタンバイ信号ＳＴＢＹ＃１、ＳＴＢＹ＃２およびＳＴＢＹ＃３を生成する。
　より具体的な例として、スタンバイ切替制御部１２２０は、図６の周波数切替信号ＦＳＥＬにおいて周波数の低い期間である周波数切替信号＃０の期間（例えばブランク期間）においてスタンバイ信号ＳＴＢＹ＃１をハイ状態、スタンバイ信号ＳＴＢＹ＃２およびＳＴＢＹ＃３をロー状態とする。これにより、チャージポンプ＃１が動作状態となり、チャージポンプ＃２および＃３がスタンバイ状態（休止状態）となる。
　また、スタンバイ切替制御部１２２０は、図６の周波数切替信号ＦＳＥＬにおいて中位の周波数の期間である周波数切替信号＃１の期間（例えばグローバルシャッタ期間を除くリード期間）においてスタンバイ信号ＳＴＢＹ＃１およびＳＴＢＹ＃２をハイ状態、スタンバイ信号ＳＴＢＹ＃３をロー状態とする。これにより、チャージポンプ＃１および＃２が動作状態となり、チャージポンプ＃３がスタンバイ状態となる。２台のチャージポンプが動作しているため、上述した１台のチャージポンプ＃１のみが動作している状態と比較して、チャージポンプ１２２ａの全体としての駆動能力が上がる。
　さらに、スタンバイ切替制御部１２２０は、図６の周波数切替信号ＦＳＥＬにおいて高い周波数の期間である周波数切替信号＃２の期間（負電位安定待ち期間）においてスタンバイ信号ＳＴＢＹ＃１、ＳＴＢＹ＃２およびＳＴＢＹ＃３の全てをハイ状態とする。これにより、チャージポンプ＃１、＃２および＃３が全て動作状態となる。３台のチャージポンプが動作するため、上述した２台のチャージポンプ＃１および＃２が動作している状態と比較して、チャージポンプ１２２ａの全体としての駆動能力がさらに上がる。
　例えば、画素アレイ部１００が含む画素１０の数が多く、画素領域が大きな大判の撮像素子４においては、多数の画素１０を駆動するために複数のチャージポンプ１２２２1、１２２２2、…、１２２2ｎ、を搭載する場合がある。第２の実施形態では、上述した、駆動信号走査部１２０から供給される各モード信号ＭＯＤＥにより、各チャージポンプ１２２２1、１２２２2、…、１２２２nに対するスタンバイ信号ＳＴＢＹ＃１、ＳＴＢＹ＃２、…、ＳＴＢＹ＃ｎを制御して動作させるチャージポンプの台数を変更する。
　各チャージポンプ１２２２1、１２２２2、…、１２２２nのうちスタンバイ状態のチャージポンプの台数に応じてチャージポンプ１２２ａの全体としての消費電力を抑制することができる。また、動作させるチャージポンプの台数を増やせば、チャージポンプ１２２ａの全体としての駆動能力を上げることができる。
［４．第３の実施形態］
　次に、本開示の第３の実施形態について説明する。本開示の第３の実施形態では、チャージポンプにおけるポンピング容量を可変とすることで、垂直駆動部１１２を駆動する駆動能力を変化させる。より具体的には、ポンピング容量の容量値を小さくすることで、チャージポンプによる駆動能力を下げ、当該容量値を大きくすることで、チャージポンプによる駆動能力を上げることができる。
　例えば、撮像素子４のシステムが、チャージポンプのポンピング容量であるコンデンサＣflyの容量値が１００［ｐＦ］である場合、ブランク期間ではコンデンサＣflyの容量値を１０［ｐＦ］にして動作させて消費電力を抑える。一方、リード期間ではコンデンサＣflyの容量値を５０［ｐＦ］にして動作させ、さらに、グローバル各動作期間など負電位安定待ち期間ではコンデンサＣflyの容量値を１００［ｐＦ］にして動作させることで駆動能力を上げる。このような制御を行うことで、撮像素子４の動作の全体としてのチャージポンプにおける消費電力を削減することが可能である。
　図１４は、第３の実施形態に係るチャージポンプの一例の構成を模式的に示す図である。図１４において、チャージポンプ１２２ｂは、図４のチャージポンプ１２２の構成に対して、分周器２００、セレクタ２０１および周波数切替制御部２０２が削除され、容量値切替制御部２２０が追加されている。
　容量値切替制御部２２０は、駆動信号走査部１２０から供給される各モード信号ＭＯＤＥに基づき、ポンピング容量であるコンデンサＣfly’の容量を制御するための容量値切替信号ＣＳＥＬを生成する。
　なお、チャージポンプ１２２ｂを駆動するためのクロック信号ＣＰＣＬＫは、インバータ２１３に直接的に入力され、インバータ２１３の入力側でスイッチ回路２１１ａおよび２１１ｂの開閉を制御し、インバータ２１３の出力側でスイッチ回路２１２ａおよび２１２ｂの開閉を制御する。すなわち、コンデンサＣfly’は、一定周波数のクロック信号ＣＰＣＬＫにより、ポンピング動作される。
　このような構成において、容量値切替制御部２２０は、例えば図６を参照し、入力された各モード信号ＭＯＤＥに基づき、ブランク期間ではコンデンサＣfly’の容量値を小さくする容量値切替信号ＣＳＥＬを生成する。容量値切替制御部２２０は、入力された各モード信号ＭＯＤＥに基づき、グローバルシャッタ期間やグローバルリセットおよび転送期間といった負電位安定待ち期間では、コンデンサＣfly’の容量値を大きくする容量値切替信号ＣＳＥＬを生成する。また、容量値切替制御部２２０は、入力された各モード信号ＭＯＤＥに基づき、例えばグローバルシャッタ期間を除くリード期間では、コンデンサＣfly’の容量値を中位とする容量値切替信号ＣＳＥＬを生成する。
　上述の例では、ブランク期間ではコンデンサＣfly’の容量値が小さくされるため、コンデンサＣfly’のチャージ可能な電荷量が少なく、消費電力を抑制することができる。一方、負電位安定待ち期間ではコンデンサＣfly’の容量値が大きくされるため、コンデンサＣfly’のチャージ可能な電荷量が多くなり、チャージポンプ１２２ｂによる駆動能力が上がる。
　図１５は、第３の実施形態に係るチャージポンプ１２２ｂにおける容量値可変回路の構成例を示す回路図である。図１５の例では、チャージポンプ１２２ｂは、複数のコンデンサＣfly_1、Ｃfly_2、…、Ｃfly_nを並列接続し、これら複数のコンデンサＣfly_1、Ｃfly_2、…、Ｃfly_nにおいてポンピング動作を行うコンデンサの数を、容量値切替信号ＣＳＥＬに応じて制御する。これにより、全体としてポンピング容量を可変として、ポンピング動作を行うようにしている。
　図１５において、スイッチ回路２１１1および２１２1、スイッチ回路２１１2および２１２2、、スイッチ回路２１１nおよび２１２nは、それぞれ図４のスイッチ回路２１１ｂおよび２１２ｂに対応する。スイッチ回路２１１1、２１１2、…、２１１nそれぞれの一端が正電位の電源ＶＤＤの電源ラインに接続され、他端がスイッチ回路２１２1、２１２2、…、２１２nそれぞれの一端に接続される。スイッチ回路２１２1、２１２2、…、２１２nそれぞれの他端がアンプ２０４（図示しない）の出力に接続される。
　スイッチ回路２１１1の他端とスイッチ回路２１２1の一端とが接続される接続点に、コンデンサＣfly_1の一端が接続される。スイッチ回路２１１2および２１２2、…、２１１nおよび２１２n、についても同様に、それぞれの他端と一端とが接続される接続点に、コンデンサＣfly_2、…、Ｃfly_nの一端が接続される。
　一方、スイッチ回路２２３ａの一端が接地電位に接続され、他端がスイッチ回路２２３ｂの一端に接続される。スイッチ回路２２３ｂの他端から、電圧ＶＣＰが出力される。このスイッチ回路２２３ａの他端とスイッチ回路２２３ｂの一端とが接続される接続点に、コンデンサＣfly_1、Ｃfly_2、…、Ｃfly_nの他端が共通に接続される。
　クロック信号ＣＰＣＬＫがインバータ２１３に入力されると共に、ドライバアンプ２２１1と、ＡＮＤ回路２２３2、…、２２３nそれぞれの第１入力端と、に入力される。インバータ２１３の出力が、ドライバアンプ２２２1と、ＡＮＤ回路２２４2、…、２２４nそれぞれの第１入力端と、に入力される。
　容量値切替制御部２２０は、容量値切替信号ＣＳＥＬ＃１、…、ＣＳＥＬ＃ｎを生成する。このとき、容量値切替制御部２２０は、各容量値切替信号ＣＳＥＬ＃１、…、ＣＳＥＬ＃ｎのハイ状態およびロー状態を、駆動信号走査部１２０から供給されたモード信号ＭＯＤＥに応じて制御する。各容量値切替信号ＣＳＥＬ＃１、…、ＣＳＥＬ＃ｎは、それぞれ、ＡＮＤ回路２２３2および２２４2、…、２２３nおよび２２４nの第２入力端に入力される。
　各ＡＮＤ回路２２３2、…、２２３nの出力は、それぞれドライバアンプ２２１2、…、２２１nに入力される。同様に、各ＡＮＤ回路２２４2、…、２２４nの出力は、それぞれドライバアンプ２２２2、…、２２２nに入力される。
　各スイッチ回路２１１1、２１１2、…、２１１nは、それぞれ、ドライバアンプ２２１1、２２１2、…、２２１nの出力に従い開閉を制御される。同様に、各スイッチ回路２１２1、２１２2、…、２１２nは、それぞれ、ドライバアンプ２２２1、２２２2、…、２２２nの出力に従い開閉を制御される。また、信号経路は省略するが、スイッチ回路２２３ａは、クロック信号ＣＰＣＬＫに従い開閉を制御され、スイッチ回路２２３ｂは、インバータ２１３により反転されたクロック信号ＣＰＣＬＫに従い開閉を制御される。
　すなわち、スイッチ回路２２３ａ、および、スイッチ回路２１１1、２１１2、…、２１１nは、それぞれクロック信号ＣＰＣＬＫに同期して開閉が制御される。また、スイッチ回路２２３ｂ、および、スイッチ回路２１２1、２１２2、…、２１２nは、それぞれクロック信号ＣＰＣＬＫに同期し、且つ、スイッチ回路２２３ａ、および、スイッチ回路２１１1、２１１2、…、２１１nに対して反転したタイミングで開閉が制御される。
　このような構成において、容量値切替制御部２２０は、モード信号ＭＯＤＥに基づき、例えば図６に示すブランク期間では、容量切替信号ＣＳＥＬ＃１、…、＃ｎを全てロー状態として、スイッチ回路２１１1および２１２1のみを動作させ、コンデンサＣfly_1のみでポンピング動作を行う。
　一方、容量値切替制御部２２０は、モード信号ＭＯＤＥに基づき、例えば図６に示す負電位安定待ち期間（例えばグローバルシャッタ期間）を除くリード期間では、容量切替信号ＣＳＥＬ＃１、…、＃ｎのうち所定数（例えばｎ／２［本］）の信号をハイ状態とし、他の容量切替信号ＣＳＥＬをロー状態とする。これにより、スイッチ回路２１１1および２１２1と、スイッチ回路２１１2および２１２2、…、２１１nおよび２１２nのうち所定数のスイッチ回路の組が選択的に動作される。したがって、コンデンサＣfly_1と、コンデンサＣfly_2、…、Ｃfly_nのうち所定数のコンデンサとにおいてポンピング動作が行われ、チャージポンプ１２２ｂは、上述のブランク期間に対して駆動能力を上げることができる。
　さらに、容量値切替制御部２２０は、モード信号ＭＯＤＥに基づき、例えば図６に示す負電位安定待ち期間では、容量切替信号ＣＳＥＬ＃１、…、＃ｎのうち上述の負電位安定待ち期間を除くリード期間よりも多い数（ｎ本全てとする）の信号をハイ状態とする。これにより、スイッチ回路２１１1および２１２1と、スイッチ回路２１１2および２１２2、…、２１１nおよび２１２nの全てのスイッチ回路の組が動作される。したがって、コンデンサＣfly_1と、コンデンサＣfly_2、…、Ｃfly_nの全てのコンデンサとにおいてポンピング動作が行われ、チャージポンプ１２２ｂは、上述の負電位安定待ち期間を除くリード期間に対して駆動能力を上げることができる。
　このように、モード信号ＭＯＤＥに基づきポンピング動作を行うコンデンサの数を変更することで、チャージポンプ１２２ｂ全体としての消費電力を抑制することができる。また、ポンピング動作を行うコンデンサの数を多くすることで、チャージポンプ１２２ｂの全体としての駆動能力を上げることができる。
　ここで、アンプ２０４から供給される帰還電圧によって、各コンデンサＣfly_1、Ｃfly_2、…、Ｃfly_nに蓄積される電荷量が変化していくため、ポンピング動作を行うコンデンサＣflyの数の多寡に関わらず、少なくとも目標の負電位に達する付近では電荷供給量は変化しない。但し、各コンデンサＣfly_1、Ｃfly_2、…、Ｃfly_nのポンピング動作を行わせる各スイッチ回路２１１1および２１２1、２１１2および２１２2、…、２１１nおよび２１２nを駆動するドライバアンプは、常時稼働されることになる。そのため、各コンデンサＣfly_1、Ｃfly_2、…、Ｃfly_nのうち、ポンピング動作を行わないコンデンサに対応するスイッチ回路の組およびそれらを駆動するドライバアンプを停止させる意味はある。
　なお、上述した第１の実施形態（およびその各変形例）によるクロック信号の周波数に応じてチャージポンプの駆動能力を制御する例と、第２の実施形態による同時動作させるチャージポンプの数に応じてチャージポンプの駆動能力を制御する例と、第３の実施形態によるポンピング容量を可変としてチャージポンプの駆動能力を制御する例と、では、制御方法が互いに独立している。そのため、第１の実施形態（およびその各変形例）と、第２の実施形態と、第３の実施形態と、は、２以上を組み合わせて実施することが可能である。
　例えば、ブランク期間において、第１の実施形態（およびその各変形例）の方法によりチャージポンプを駆動するクロック信号の周波数を低くしつつ、同時動作させるチャージポンプの台数と、ポンピング容量とを最小とすることで、極限まで消費電力を抑制することが可能となる。
［５．第４の実施形態］
　次に、第４の実施形態について説明する。上述した第１の実施形態およびその各変形例、ならびに、第２の実施形態および第３の実施形態では、撮像素子４を、１つのチップ上に形成されていた。これはこの例に限定されず、撮像素子４を、複数のチップに分割して形成し、この複数のチップを張り合わせた積層構造として形成することも可能である。第４の実施形態は、上述した撮像素子４を、２つのチップに分割して形成し、この２つのチップを張り合わせて積層構造とした例である。
　図１６は、第４の実施形態に係る撮像素子の一例の構成を示す模式図である。図１６の例では、撮像素子４ａは、それぞれ１つのチップである第１の基板４０１と、第２の基板４０２とに分割されて構成される。詳細は後述するが、第１の基板４０１は、例えば図２における画素アレイ部１００を含む画素領域４１０が設けられる。第２の基板４０２は、例えば図２における画素アレイ部１００以外の部分を含む回路領域４２０が設けられる。
　第１の基板４０１の画素領域４１０の周辺には、それぞれ１以上の貫通電極４０１１が配置される貫通電極部４０１０ａおよび４０１０ｂが設けられる。各貫通電極４０１１は、画素領域４１０に配置される画素アレイ部１００の各信号線および各電源ラインと接続される。同様に、第２の基板４０２の回路領域４２０の周辺には、それぞれ１以上の貫通電極４０２１が配置される貫通電極部４０２０ａおよび４０２０ｂが設けられる。これら貫通電極部４０２０ａおよび４０２０ｂに配置される各貫通電極４０２１と、第１の基板４０１に配置される各貫通電極４０１１とは、互いに対応する位置に配置される。
　第１の基板４０１と第２の基板４０２とが貼り合わされる際に、第１の基板４０１の貫通電極４０１１と、当該貫通電極４０１１に位置が対応する第２の基板４０２の貫通電極４０２１と、が各接続部４３０を介して接続され、画素領域４１０に含まれる各部と、回路領域４２０に含まれる各部と、が電気的に接続される。これにより、撮像素子４ａが１つの固体撮像素子として構成される。接続部４３０の接続方式は、特に限定されないが、例えば銅（Ｃｕ）を用いた直接接合を適用することができる。
　なお、図１６の例では、それぞれ１以上の貫通電極４０１１を含む貫通電極部４０１０ａおよび４０１０ｂが第１の基板４０１の２辺に設けられ、第２の基板４０２の貫通電極部４０１０ａおよび４０１０ｂに対応する位置に、貫通電極部４０２０ａおよび４０２０ｂが設けられているように示しているが、これはこの例に限定されない。すなわち、第１の基板４０１において、１以上の貫通電極４０１１を含む貫通電極部は、第１の基板４０１の３辺または４辺に設けられてもよいし、１辺のみに設けられてもよい。この場合であっても、第２の基板４０２における貫通電極部は、第１の基板４０１の貫通電極部の位置に対応して設けられる。
　図１７Ａおよび図１７Ｂは、第４の実施形態に適用可能な、撮像素子４ａの各部の第１の基板４０１および第２の基板４０２への振り分けの例を示す図である。なお、撮像素子４ａの電気的な構成は、上述した図２の撮像素子４の構成と同等であるものとする。
　図１７Ａは、第１の基板４０１における画素領域４１０に、図２の画素アレイ部１００が配置される場合の例を示す図である。図１７Ａの例では、画素アレイ部１００の各行の画素信号線１１が、貫通電極部４０１０ａの各貫通電極４０１１に接続されている。また、画素アレイ部１００の各垂直信号線ＶＳＬが、貫通電極部４０１０ｂの各貫通電極４０１１に接続されている。
　図１７Ｂは、第２の基板４０２における回路領域４２０に、図２の各部のうち画素アレイ部１００以外の構成が配置される場合の例を示す図である。図１７Ｂの例では、回路領域４２０に、垂直走査部１１０と、カラム処理部１１４と、水平走査部１１５と、バッファアンプ１１６と、駆動信号走査部１２０と、チャージポンプ１２２と、が配置されている。
　垂直走査部１１０の垂直駆動部１１２から導出される各信号線が貫通電極部４０２０ａに含まれる各貫通電極４０２１に接続され、当該各貫通電極４０２１から対応する各接続部４３０および各貫通電極４０１１を介して、第１の基板４０１に設けられる画素アレイ部１００の各画素信号線１１に接続される。同様に、カラム処理部１１４から導出される各信号線が貫通電極部４０２０ｂに含まれる各貫通電極４０２１に接続され、当該各貫通電極４０２１から対応する各接続部４３０および各貫通電極４０１１を介して、第１の基板４０１に設けられる画素アレイ部１００の各垂直信号線ＶＳＬに接続される。
　各端子１３０～１３４は、第２の基板４０２の外部に対して電気的な接続を行うために設けられている。すなわち、図１７Ｂの例では、チャージポンプ１２２から出力された電圧ＶＣＰを平滑化するためのコンデンサ１２３は、第２の基板４０２の外部に設けられている。これに限らず、コンデンサ１２３を第２の基板４０２の内部に設けてもよい。
　また、図１７Ａおよび図１７Ｂに示した各部の配置は、一例であって、この例に限定されるものではない。例えば、図１７Ｂにおいて第２の基板４０２の回路領域４２０に含まれる垂直走査部１１０、カラム処理部１１４などを、第１の基板４０１に配置することが考えられる。
　また、上述では、２層の積層構造で撮像素子４ａを構成する例について説明したが、これはこの例に限定されない。例えば、３層以上の積層構造で撮像素子４ａを構成することもできる。この場合、例えば、第１層および第２層に上述した画素領域４１０および回路領域４２０をそれぞれ設け、第３層に、バッファアンプ１１６から出力される撮像信号を蓄積するメモリを含むメモリ領域を設けることが考えられる。
［６．第５の実施形態］
　次に、第５の実施形態として、本開示に係る、第１の実施形態およびその変形例、ならびに、第２、第３および第４の実施形態による撮像素子４または撮像素子４ａの適用例について説明する。図１８は、上述の第１の実施形態およびその変形例、ならびに、第２、第３および第４の実施形態に係る撮像素子４または撮像素子４ａを使用する使用例を示す図である。
　上述した各撮像素子４および４ａは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置。
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置。
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置。
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置。
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置。
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置。
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置。
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置。
（６－１．本開示の撮像素子を車両に搭載する場合のより具体的な例）
　本開示に係る撮像素子４および４ａの応用例として、当該撮像素子４または４ａを車両に搭載して使用する場合のより具体的な例について説明する。図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２０は、撮像部１２０３１の設置位置の例を示す図である。図２０では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２５には、撮像部１２１０１乃至１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１乃至１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１乃至１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１乃至１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４から得られた距離情報を基に、撮像範囲１２１１１乃至１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１乃至１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１乃至１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１乃至１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、本開示の第１の実施形態およびその変形例、ならびに、第２、第３および第４の実施形態に係る撮像素子４または４ａを、撮像部１２０３１に適用できる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１における消費電力を低減させることが可能となる。例えば、撮像部１２０３１を電池駆動するような場合、より長時間の稼働が可能となる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　受光素子を含む画素が配列される撮像部と、
　前記画素を駆動するための駆動信号を生成する駆動部と、
　前記駆動部を駆動するための電力を生成するチャージポンプ回路と、
　前記チャージポンプ回路が前記駆動部を駆動する駆動能力を、前記撮像部の動作に応じて制御する制御部と、
を備える撮像素子。
（２）
　前記チャージポンプ回路を駆動するためのクロック信号を生成するクロック生成部をさらに備え、
　前記制御部は、
　前記クロック生成部が生成する前記クロック信号の周波数を、前記動作に応じて制御することで、前記駆動能力を制御する、
前記（１）に記載の撮像素子。
（３）
　前記クロック生成部は、
　前記クロック信号としてそれぞれ周波数が異なる複数のクロック信号を生成する信号生成部と、
　前記信号生成部で生成された前記複数のクロック信号から前記チャージポンプ回路に供給する前記クロック信号を選択する選択部と、
を含み、
　前記制御部は、
　前記動作に応じて前記選択部による前記クロック信号の選択を制御することで、前記駆動能力を制御する、
前記（２）に記載の撮像素子。
（４）
　前記信号生成部で生成された前記複数のクロック信号のそれぞれを前記動作が切り替わるタイミングと同期させる、該複数のクロック信号のそれぞれに１対１で対応する複数の同期部をさらに備え、
　前記選択部は、
　前記制御部の制御に従い、前記複数の同期部それぞれから出力される前記複数のクロック信号のそれぞれから、前記チャージポンプに供給するクロック信号を選択する、
前記（３）に記載の撮像素子。
（５）
　前記信号生成部で生成された前記複数のクロック信号のそれぞれを前記動作が切り替わるタイミングと同期させる、該複数のクロック信号のそれぞれに１対１で対応する複数の同期部をさらに備え、
　前記選択部は、
　前記制御部の制御に従い、前記複数のクロック信号それぞれから、前記複数の同期部の何れかに入力するクロック信号を選択する、
前記（３）に記載の撮像素子。
（６）
　前記クロック生成部は、
　それぞれ周波数が異なる前記クロック信号を生成する複数の信号生成部を含み、
　前記選択部は、
　前記制御部の制御に従い、前記複数の信号生成部から１つの信号生成部を選択する、
前記（３）に記載の撮像素子。
（７）
　前記チャージポンプ回路は、並列に動作が可能な複数のチャージポンプ回路を含み、
　前記制御部は、
　前記動作に応じて、前記複数のチャージポンプ回路のうち同時に使用するチャージポンプ回路の数を制御する、
前記（１）に記載の撮像素子。
（８）
　前記チャージポンプ回路は、
　前記クロック信号に従い電荷の蓄積を行うためのポンピング容量を含み、
　前記制御部は、
　前記動作に応じて、前記ポンピング容量を変更する、
前記（１）に記載の撮像素子。
（９）
　前記チャージポンプ回路は、
　並列に接続された複数の前記ポンピング容量を含み、
　前記制御部は、
　前記動作に応じて、前記並列に接続された複数の前記ポンピング容量のうち前記電荷の蓄積を行うポンピング容量の数を制御する、
前記（８）に記載の撮像素子。
（１０）
　前記制御部は、
　前記撮像部の複数の動作それぞれを示す複数のモード信号を生成し、
　前記制御部は、
　前記複数のモード信号の組み合わせに従い、前記駆動能力を制御する、
前記（１）乃至（９）の何れかに記載の撮像素子。
（１１）
　前記チャージポンプ回路を駆動するためのクロック信号を生成するクロック生成部をさらに備え、
　前記制御部は、
　ブランク期間の前記動作を示す第１のモード信号と、リード期間の前記動作を示す第２のモード信号と、グローバルリセットおよび転送期間の前記動作を示す第３のモード信号と、グローバルシャッタ期間の前記動作を示す第４のモード信号と、を含む前記複数のモード信号を生成し、
　前記クロック生成部は、
　前記第３のモード信号および前記第４のモード信号が有効の期間で第１の周波数の前記クロック信号を生成し、
　前記第２のモード信号が有効且つ前記第４のモード信号および前記第３のモード信号が無効の期間で前記第１の周波数より低い第２の周波数の前記クロック信号を生成し、
　前記第１のモード信号が有効且つ前記第２のモード信号、前記第３のモード信号および前記第４のモード信号が無効の期間で前記第２の周波数より低い第３の周波数の前記クロック信号を生成する、
前記（１０）に記載の撮像素子。
（１２）
　前記撮像部と、前記駆動部と、前記チャージポンプ回路と、前記制御部と、が同一の半導体チップに配置される、
前記（１）乃至（１１）の何れかに記載の撮像素子。
（１３）
　前記撮像部が配置される第１の半導体チップと、
　前記駆動部と、前記チャージポンプ回路と、前記制御部と、が配置され、前記第１の半導体チップに積層される第２の半導体チップと、
を有する、
前記（１）乃至（１１）の何れかに記載の撮像素子。
（１４）
　受光素子を含む画素が配列される撮像部と、
　前記画素を駆動するための駆動信号を生成する駆動部と、
　前記駆動部を駆動するための電力を生成するチャージポンプ回路と、
　前記チャージポンプ回路が前記駆動部を駆動する駆動能力を、前記撮像部の動作に応じて制御する制御部と、
を備える撮像素子と、
　前記撮像部から出力された撮像信号に対して画像処理を実行して画像データを生成する画像処理部と、
　前記画像処理部により生成された前記画像データを記憶する記憶部と、
を有する撮像装置。
１　電子機器
４，４ａ　撮像素子
１０　画素
１１　画素信号線
１００　画素アレイ部
１１０　垂直走査部
１１２　垂直駆動部
１１４　カラム処理部
１１５　水平走査部
１２０　駆動信号走査部
１２１　シーケンサ
１２２，１２２ａ，１２２ｂ，１２２２1，１２２２2，１２２２n　チャージポンプ
２００　分周器
２０１，２０１ａ，２０１ｂ　セレクタ
２０２　周波数切替制御部
２２０　容量値切替制御部
４０１　第１の基板
４０２　第２の基板
４１０　画素領域
４２０　回路領域
１２２０　スタンバイ切替制御部
２０１０　同期回路
２０４０　分周器部

Claims (14)

  1. 　受光素子を含む画素が配列される撮像部と、
    　前記画素を駆動するための駆動信号を生成する駆動部と、
    　前記駆動部を駆動するための電力を生成するチャージポンプ回路と、
    　前記チャージポンプ回路が前記駆動部を駆動する駆動能力を、前記撮像部の動作に応じて制御する制御部と、
    を備える撮像素子。
  2. 　前記チャージポンプ回路を駆動するためのクロック信号を生成するクロック生成部をさらに備え、
    　前記制御部は、
    　前記クロック生成部が生成する前記クロック信号の周波数を、前記動作に応じて制御することで、前記駆動能力を制御する、
    請求項１に記載の撮像素子。
  3. 　前記クロック生成部は、
    　前記クロック信号としてそれぞれ周波数が異なる複数のクロック信号を生成する信号生成部と、
    　前記信号生成部で生成された前記複数のクロック信号から前記チャージポンプ回路に供給する前記クロック信号を選択する選択部と、
    を含み、
    　前記制御部は、
    　前記動作に応じて前記選択部による前記クロック信号の選択を制御することで、前記駆動能力を制御する、
    請求項２に記載の撮像素子。
  4. 　前記信号生成部で生成された前記複数のクロック信号のそれぞれを前記動作が切り替わるタイミングと同期させる、該複数のクロック信号のそれぞれに１対１で対応する複数の同期部をさらに備え、
    　前記選択部は、
    　前記制御部の制御に従い、前記複数の同期部それぞれから出力される前記複数のクロック信号のそれぞれから、前記チャージポンプ回路に供給するクロック信号を選択する、
    請求項３に記載の撮像素子。
  5. 　前記信号生成部で生成された前記複数のクロック信号のそれぞれを前記動作が切り替わるタイミングと同期させる、該複数のクロック信号のそれぞれに１対１で対応する複数の同期部をさらに備え、
    　前記選択部は、
    　前記制御部の制御に従い、前記複数のクロック信号それぞれから、前記複数の同期部の何れかに入力するクロック信号を選択する、
    請求項３に記載の撮像素子。
  6. 　前記クロック生成部は、
    　それぞれ周波数が異なる前記クロック信号を生成する複数の信号生成部を含み、
    　前記選択部は、
    　前記制御部の制御に従い、前記複数の信号生成部から１つの信号生成部を選択する、
    請求項３に記載の撮像素子。
  7. 　前記チャージポンプ回路は、並列に動作が可能な複数のチャージポンプ回路を含み、
    　前記制御部は、
    　前記動作に応じて、前記複数のチャージポンプ回路のうち同時に使用するチャージポンプ回路の数を制御する、
    請求項１に記載の撮像素子。
  8. 　前記チャージポンプ回路は、
    　クロック信号に従い電荷の蓄積を行うためのポンピング容量を含み、
    　前記制御部は、
    　前記動作に応じて、前記ポンピング容量を変更する、
    請求項１に記載の撮像素子。
  9. 　前記チャージポンプ回路は、
    　並列に接続された複数の前記ポンピング容量を含み、
    　前記制御部は、
    　前記動作に応じて、前記並列に接続された複数の前記ポンピング容量のうち前記電荷の蓄積を行うポンピング容量の数を制御する、
    請求項８に記載の撮像素子。
  10. 　前記制御部は、
    　前記撮像部の複数の動作それぞれを示す複数のモード信号を生成し、該複数のモード信号の組み合わせに従い、前記駆動能力を制御する、
    請求項１に記載の撮像素子。
  11. 　前記チャージポンプ回路を駆動するためのクロック信号を生成するクロック生成部をさらに備え、
    　前記制御部は、
    　ブランク期間の前記動作を示す第１のモード信号と、リード期間の前記動作を示す第２のモード信号と、グローバルリセットおよび転送期間の前記動作を示す第３のモード信号と、グローバルシャッタ期間の前記動作を示す第４のモード信号と、を含む前記複数のモード信号を生成し、
    　前記クロック生成部は、
    　前記第３のモード信号および前記第４のモード信号が有効の期間で前記駆動能力を第１の駆動能力に制御し、
    　前記第２のモード信号が有効且つ前記第４のモード信号および前記第３のモード信号が無効の期間で前記駆動能力を前記第１の駆動能力より低い第２の駆動能力に制御し、
    　前記第１のモード信号が有効且つ前記第２のモード信号、前記第３のモード信号および前記第４のモード信号が無効の期間で前記駆動能力を前記第２の駆動能力より低い第３の駆動能力に制御する、
    請求項１０に記載の撮像素子。
  12. 　前記撮像部と、前記駆動部と、前記チャージポンプ回路と、前記制御部と、が同一の半導体チップに配置される、
    請求項１に記載の撮像素子。
  13. 　前記撮像部が配置される第１の半導体チップと、
    　前記駆動部と、前記チャージポンプ回路と、前記制御部と、が配置され、前記第１の半導体チップに積層される第２の半導体チップと、
    を有する、
    請求項１に記載の撮像素子。
  14. 　受光素子を含む画素が配列される撮像部と、
    　前記画素を駆動するための駆動信号を生成する駆動部と、
    　前記駆動部を駆動するための電力を生成するチャージポンプ回路と、
    　前記チャージポンプ回路が前記駆動部を駆動する駆動能力を、前記撮像部の動作に応じて制御する制御部と、
    を備える撮像素子と、
    　前記撮像部から出力された撮像信号に対して画像処理を実行して画像データを生成する画像処理部と、
    　前記画像処理部により生成された前記画像データを記憶する記憶部と、
    を有する撮像装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008136047A (ja) * 2006-11-29 2008-06-12 Sony Corp 固体撮像装置及び撮像装置
JP2008301288A (ja) * 2007-05-31 2008-12-11 Sharp Corp 固体撮像装置およびその駆動方法、並びに電子情報機器
JP2010051133A (ja) * 2008-08-22 2010-03-04 Sony Corp 昇圧回路、固体撮像素子およびカメラシステム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008136047A (ja) * 2006-11-29 2008-06-12 Sony Corp 固体撮像装置及び撮像装置
JP2008301288A (ja) * 2007-05-31 2008-12-11 Sharp Corp 固体撮像装置およびその駆動方法、並びに電子情報機器
JP2010051133A (ja) * 2008-08-22 2010-03-04 Sony Corp 昇圧回路、固体撮像素子およびカメラシステム

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