WO2021068782A1 - Scl译码方法、装置及设备 - Google Patents

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WO2021068782A1
WO2021068782A1 PCT/CN2020/118354 CN2020118354W WO2021068782A1 WO 2021068782 A1 WO2021068782 A1 WO 2021068782A1 CN 2020118354 W CN2020118354 W CN 2020118354W WO 2021068782 A1 WO2021068782 A1 WO 2021068782A1
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WO
WIPO (PCT)
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node
nodes
storage space
decoding
llr
Prior art date
Application number
PCT/CN2020/118354
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English (en)
French (fr)
Inventor
马亮
李航
魏岳军
Original Assignee
华为技术有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes

Definitions

  • This application relates to the field of communication technology, and in particular to an SCL decoding method, device and equipment.
  • communication equipment such as terminal equipment, base stations, etc.
  • a serial cancellation list (Successive Cancellation List, SCL) algorithm can be used for decoding.
  • SCL Serial cancellation List
  • each layer of nodes in the butterfly decoding network usually requires The bit storage space is used to store the likelihood rate (LLR) required by the node operation, where N is the code length, L is the reserved number of paths corresponding to the SCL decoding algorithm, and Q ⁇ is a bit of LLR width.
  • LLR likelihood rate
  • This application provides an SCL decoding method, device, and equipment, which reduces the space complexity of SCL decoding.
  • an embodiment of the application provides an SCL decoding method, which is applied to a butterfly decoding network.
  • the butterfly decoding network includes n+1 layer nodes, and the n-1th layer node of the butterfly decoding network includes For the N/2 first nodes that perform the first operation, for any one of the N/2 first nodes, the first node can perform the first operation in the following manner: Obtain L corresponding to the first node The partial sum is obtained by obtaining two operation results corresponding to the first node in the first storage space, and the first operation is performed according to the L partial sums and the two operation results.
  • two operation results corresponding to each first node may also be calculated to obtain N operation results, and The N calculation results are stored in the first storage space.
  • the two calculation results corresponding to each first node are pre-calculated and stored, and the storage space required for the two calculation results corresponding to each node is 2*Q ⁇ bits.
  • the first node is executed. In an operation, it is sufficient to select the corresponding operation result from the two operation results according to the part corresponding to the first node, so that the first node requires less storage space when performing the first operation.
  • the process of calculating the two operation results corresponding to the first node may be: determining the first node corresponding to the N LLRs The N LLRs are determined according to the received data; the first operation is performed according to the LLR corresponding to the first node and the first part of the sum, and the first operation result is obtained, and the value of the first part of the sum is 1; according to the first node The corresponding LLR and the second part sum perform the first operation to obtain the second operation result, the value of the second part sum is 0, and the two operation results corresponding to the first node include the first operation result and the second operation result.
  • the two calculation results corresponding to the first node calculated according to the above method include: according to the part corresponding to the first node and the calculated, all Possible results of calculations.
  • the L partial sums corresponding to the first node may be obtained in the following manner: L partial sum sequences corresponding to N/2 first nodes are obtained, and according to the first node in the N/2 th The sequence number in a node determines L partial sums in L partial sum sequences.
  • each partial sum sequence includes N/2 partial sums
  • L partial sum sequences include the hard judgment value of the N/2 second nodes in the n-1th layer node, and the N/2 second nodes are Nodes other than the N/2 first nodes in the n-1th layer of nodes.
  • the L partial sums corresponding to the first node can be accurately determined among the L partial sum sequences.
  • the process of performing the first operation may include: for any third partial sum among the L partial sums, in the two operation results The third part and the corresponding third operation result are selected, and the value of the partial sum used to calculate the third operation result is the same as the value of the third partial sum.
  • the two calculation results corresponding to the first node include: all possible calculation results obtained according to the part and calculation corresponding to the first node, therefore, for the L part and middle calculation results corresponding to the first node Any one of the third part sums of can be selected from the two operation results corresponding to the first node to obtain the third part and the corresponding third operation result.
  • the third operation result is the same as the operation result obtained by executing the first operation according to the third part.
  • the second storage space before obtaining the L parts corresponding to the first node and before, can also be allocated for SCL decoding; wherein, the first storage space is a part of the second storage space, and the second storage space
  • the size of the storage space used to store the LLR required by each node in the butterfly decoding network when performing the decoding operation is:
  • N is the number of LLRs input to the decoder
  • L is the reserved number of paths corresponding to the SCL decoding algorithm
  • Q ⁇ is the bit width of an LLR
  • Q PM is the bit width of the path metric value.
  • the size of the second storage space is:
  • N is the number of LLRs input to the decoder
  • L is the reserved number of paths corresponding to the SCL decoding algorithm
  • Q ⁇ is the bit width of an LLR
  • Q PM is the bit width of the path metric value.
  • the second storage space is used to store the storage space occupied by the LLR required by each node in the butterfly decoding network to perform the decoding operation:
  • the size of the storage space used to store the LLR required by each node in the butterfly decoding network to perform the decoding operation is: Since L is greater than 2, in this application, the storage space required for SCL decoding is reduced, and the space complexity of SCL decoding is reduced.
  • the first operation is a g operation.
  • an embodiment of the present application provides an SCL decoding device, which is applied to a butterfly decoding network, the butterfly decoding network includes n+1 layer nodes, and the n-1th of the butterfly decoding network
  • the layer node includes N/2 first nodes for performing the first operation;
  • the device includes a first acquisition module, a second acquisition module, and an operation module, wherein,
  • the second acquisition module is configured to acquire two operation results corresponding to the first node in the first storage space, N*Q ⁇ bits of the size of the first storage space, and use the first storage space for To store two operation results corresponding to each first node, the two operation results corresponding to the first node include: the operation result of the first operation performed when the partial sum is 1, and when the partial sum is 0
  • the operation result of executing the first operation, the Q ⁇ is a bit width of a log-likelihood ratio LLR;
  • the operation module is configured to execute the first operation according to the L partial sums and the two operation results.
  • the device further includes a storage module, wherein:
  • the calculation module is further configured to calculate the two calculation results corresponding to each first node before the second obtaining module obtains the two calculation results corresponding to the first node in the first storage space to obtain N Operation results;
  • the storage module is configured to store the N calculation results in the first storage space.
  • the arithmetic module is specifically configured to:
  • the N/2 first nodes For any one of the N/2 first nodes, determine an LLR corresponding to the first node among N LLRs, where the N LLRs are determined based on received data;
  • the first obtaining module is specifically configured to:
  • each part and sequence includes N/2 partial sums, and the L parts and sequences include those in the n-1th layer node Hard judgment values of N/2 second nodes, where the N/2 second nodes are nodes other than the N/2 first nodes among the n-1th layer nodes;
  • the L partial sums are determined in the L partial sum sequences.
  • the arithmetic module is specifically configured to:
  • the device further includes a distribution module, wherein:
  • the allocation module is configured to allocate a second storage space for the SCL decoding before the first acquisition module acquires the L parts and sums corresponding to the first node; wherein, the first storage space is all A part of the second storage space, the size of the storage space used to store the LLR required by each node in the butterfly decoding network when performing decoding operations in the second storage space is:
  • the N is the number of LLRs input to the decoder
  • the L is the reserved number of paths corresponding to the SCL decoding algorithm
  • the Q ⁇ is the bit width of one LLR
  • the Q PM is the path metric The bit width of the value.
  • the size of the second storage space is:
  • the N is the number of LLRs input to the decoder
  • the L is the reserved number of paths corresponding to the SCL decoding algorithm
  • the Q ⁇ is the bit width of one LLR
  • the Q PM is the path metric The bit width of the value.
  • the first operation is a g operation.
  • an embodiment of the present application provides an SCL decoding device, including a memory and a processor, and the processor executes program instructions in the memory to implement the SCL decoding described in any one of the first aspect. method.
  • an embodiment of the present application provides a storage medium, where the storage medium is used to store a computer program, and the computer program is used to implement the SCL decoding method described in any one of the first aspect.
  • the SCL decoding method, device and equipment provided by the embodiments of the application can perform SCL decoding through a butterfly decoding network.
  • the butterfly decoding network includes n+1 layer nodes, and the n-1th layer of the butterfly decoding network
  • the node includes N/2 first nodes for performing the first operation. For each first node in the n-1th layer, when performing the first operation, first calculate the two operations corresponding to the first node in advance. As a result, the two operation results corresponding to the first node are stored in the first storage space. In this way, when the first operation is performed at the first node, the corresponding operation result can be selected according to the part corresponding to the first node and the two operation results.
  • Figure 1 is an architecture diagram of the communication system provided by this application.
  • FIG. 2 is a schematic flowchart of an SCL decoding method provided by this application.
  • FIG. 3 is a schematic diagram of a decoding path provided by an embodiment of the application.
  • FIG. 4A is a schematic diagram of the first step of SCL decoding provided by this application.
  • FIG. 4B is a schematic diagram of the second step of decoding of SCL decoding provided by this application.
  • 4C is a schematic diagram of the third step of decoding of SCL decoding provided by this application.
  • 4D is a schematic diagram of the fourth step of decoding of SCL decoding provided by this application.
  • FIG. 5 is a schematic structural diagram of a butterfly decoding network provided by an embodiment of this application.
  • FIG. 6 is a schematic diagram of a decoding structure provided by an embodiment of this application.
  • FIG. 7 is a schematic flowchart of an SCL decoding method provided by an embodiment of this application.
  • FIG. 8 is a schematic structural diagram of an SCL decoding device provided by an embodiment of this application.
  • FIG. 9 is a schematic structural diagram of another SCL decoding device provided by an embodiment of this application.
  • FIG. 10 is a schematic diagram of the hardware structure of the SCL decoding device provided by this application.
  • the embodiments of the present application can be applied to various fields that adopt Polar coding, such as: data storage field, optical network communication field, wireless communication field, and so on.
  • the wireless communication systems mentioned in the embodiments of this application include, but are not limited to: narrowband-internet of things (NB-IoT), Wimax, long term evolution (LTE), and next-generation 5G Three application scenarios of the new radio (NR) of the mobile communication system Enhanced mobile broadband (eMBB), ultra-reliable and low-latency communication (URLLC), and large-scale machines Communications (massive machine-type communications, mMTC).
  • eMBB new radio
  • URLLC ultra-reliable and low-latency communication
  • mMTC massive machine-type communications
  • the areas where Polar encoding is used can also be other, which is not specifically limited in this application.
  • the communication devices involved in this application mainly include network equipment or terminal equipment.
  • the sending device in this application may be a network device, and the receiving device is a terminal device.
  • the sending device in this application is a terminal device, and the receiving device is a network device.
  • terminal devices include, but are not limited to, mobile stations (MS), mobile terminals (MT), mobile phones (MT), mobile phones (handset), and portable devices.
  • Equipment (portable equipment), etc. the terminal equipment can communicate with one or more core networks via a radio access network (RAN).
  • RAN radio access network
  • the terminal device may be a mobile phone (or called a "cellular" phone), a computer with wireless communication function, etc.
  • the terminal device may also be a portable, pocket-sized, handheld, built-in computer or vehicle-mounted mobile device or device.
  • the network equipment may be an evolutional node B (eNB or eNodeB) in the LTE system, or the network equipment may be a gNB or a transmission and reception point (TRP), a micro base station, etc. in a 5G communication system.
  • network devices can be relay stations, access points, in-vehicle devices, wearable devices, and network devices in the public land mobile network (PLMN) that will evolve in the future, or in other networks where multiple technologies are converged, or Base stations in various other evolved networks, etc.
  • PLMN public land mobile network
  • Figure 1 is an architecture diagram of the communication system provided by this application. Please refer to Fig. 1, which includes a sending device 101 and a receiving device 102.
  • the receiving device 102 is a network device.
  • the sending device 101 is a network device
  • the receiving device is a terminal device.
  • the sending device 101 includes an encoder, so that the sending device 101 can perform polar encoding and output an encoded sequence.
  • the encoded sequence is transmitted to the receiving device 102 on the channel after rate matching, interleaving, and modulation.
  • the receiving device 102 includes a decoder, and the receiving device 102 can receive a signal sent by the sending device 101 and decode the received signal.
  • FIG. 1 merely illustrates an architecture diagram of a communication system in the form of an example, and is not a limitation on the architecture diagram of the communication system.
  • the sending end encodes the information bit and the frozen bit to obtain the bit sequence to be sent, and sends the bit sequence to be sent.
  • the frozen bit is a filling bit, and the frozen bit can usually be 0.
  • the bit sequence to be sent is transmitted to the receiving end through the channel after rate matching, interleaving and modulation.
  • the receiving end performs processing such as demodulation on the received signal to obtain a set of LLRs, and the number of LLRs included in the set of LLRs is the same as the number of bits included in the bit sequence to be sent.
  • the receiving end performs Polar code decoding according to the received set of LLRs. Among them, no matter whether the sending end sends bit 1 or bit 0, the receiving end may misjudge.
  • b 0) that is correctly judged as 0 at the receiving end and the probability p(r
  • b 0)/p(r
  • b 1)].
  • LLR can be a floating point number.
  • FIG. 2 is a schematic flowchart of an SCL decoding method provided by this application. See Figure 2.
  • the method can include:
  • N 2 n
  • n is a positive integer greater than or equal to 1.
  • the receiving device After the receiving device receives the information, it demodulates the information to obtain N LLRs.
  • the number of LLRs acquired by the receiving device is the same as the number of bits sent by the sending device.
  • the receiving device obtains N LLRs.
  • the number of LLRs acquired by the receiving device is the same as the number of bits to be decoded by the receiving device.
  • the number of bits that the receiving device needs to decode is N.
  • the decoder takes N LLRs as input for decoding.
  • S202 Divide the N bits to be decoded into P groups of bits to be decoded.
  • each group of bits to be decoded includes information bits to be decoded and/or frozen bits to be decoded, and the number of information bits to be decoded included in each group of bits to be decoded may be the same or different.
  • the number m of bits included in each group of bits to be decoded may also be referred to as the parallelism of SCL decoding.
  • S203 Perform P-step decoding with P groups of to-be-decoded bits as decoding objects according to the N LLRs, until a decoding result is obtained.
  • FIG. 3 is a schematic diagram of a decoding path provided by an embodiment of the application.
  • two decoding paths are reserved for each step of decoding.
  • the path formed from the root node to any node corresponds to a path metric value.
  • Perform a CRC check on the candidate decoding sequence and select the path with the largest path metric value that can pass the CRC check as the final decoding result.
  • the path metric value is the probability of the decoding sequence corresponding to the path, which can be:
  • u i are information bits or correct fixed bits, and Then the path metric value can be:
  • u i are information bits or correct fixed bits, and Then the path metric value can be:
  • the path metric value can be:
  • N is the number of LLRs input to the decoder, Is the i-th information bit, It is a sequence of symbols received from the channel (can also be referred to as channel reception value).
  • the transition probability function of, which means that the transmitted signal u i passes through the channel Get output with The probability of u i is 0 or 1.
  • SCL decoding can be performed through a butterfly decoding network.
  • the butterfly decoding network usually includes n+1 layer nodes, which can be marked as layer 0 nodes, layer 1 nodes, ..., layer n nodes in the order from left to right. Of course, in the order from left to right, they can also be marked as the first layer node, the second layer node,..., the n+1th layer node. In the embodiment of this application, from the lower 0 layer node to the first layer node. Take the n-layer node as an example.
  • FIG. 4A is a schematic diagram of the first step of SCL decoding provided by this application.
  • FIG. 4B is a schematic diagram of the second decoding step of SCL decoding provided by this application.
  • FIG. 4C is a schematic diagram of the third step of decoding of the SCL decoding provided by this application.
  • FIG. 4D is a schematic diagram of the fourth step of decoding of the SCL decoding provided by this application.
  • the butterfly decoding network includes 5 layers of nodes, which are marked as layer 0 nodes, layer 1 nodes, layer 2 nodes, layer 3 nodes, and layer 4 nodes from left to right. .
  • the receiving end receives 16 LLRs, which are denoted as LLR0, LLR1,..., LLR15, and the corresponding number of bits to be decoded is 16, denoted as u0, u1,..., u15, respectively.
  • the 16 bits to be decoded are divided into 4 groups, and each group of bits to be decoded includes 4 bits to be decoded.
  • the bits to be decoded included in the 4 groups of bits to be decoded are shown in Table 1:
  • the first set of bits to be decoded u0, u1, u2, u3 The second set of bits to be decoded U4, u5, u6, u7
  • the butterfly decoding network includes 5 columns of LLRs (or 5 levels of LLRs). From left to right, the first column of LLRs is the first level of LLRs, and the second column of LLRs is the second level of LLRs. By analogy, the fifth column of LLRs is the fifth level of LLRs.
  • the first step of decoding referring to FIG. 4A, first calculate the LLR of the layer 2 node corresponding to the first group of bits to be decoded (u0-u3) according to LLR0, LLR1, ..., LLR15. Then use ML algorithm or simplified SC algorithm to calculate the LLR of u0-u3 in parallel, and calculate the path metric value of each possible decoding path of the first group of bits to be decoded in parallel according to the LLR of u0-u3.
  • first set of coded information bits comprises four bits
  • the first set of all possible coding bit number of paths to be coded is 2 4, respectively: 0000,0001,0010,0011,0100,0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110, and 1111.
  • the number of reserved paths is 4, 4 decoding paths are selected among the 16 decoding paths according to the path metric values of the 16 decoding paths. For example, assuming that the selected decoding paths are 0011, 0100, 1001, and 1010.
  • the 16 decoding paths that can be expanded include: 00110000, 00110001, 00110010, 00110011, 00110100, 00110101, 00110110, 00110111, 00111000, 00111001, 00111010, 00111011, 00111100, 00111101, 00111110, and 00111111.
  • 4 reserved decoding paths are selected among the 64 decoding paths.
  • the third step of decoding and the fourth step of decoding are performed.
  • 4 reserved decoding paths can be obtained, and one of the 4 decoding paths is selected as the decoding result.
  • the butterfly decoding network includes n+1 layers of nodes, and each layer of nodes includes N nodes.
  • each layer of nodes includes N nodes.
  • the LLRs of the n-th layer nodes are usually N LLRs corresponding to the received data.
  • Fig. 5 is a schematic structural diagram of a butterfly decoding network provided by an embodiment of the application.
  • the butterfly decoding network includes 4 layers of nodes, and each layer of nodes includes 8 nodes.
  • the 0th layer nodes the 0th, 2, 4, and 6th nodes are used to perform the f operation, and the 1, 3, 5, and 7th nodes are used to perform the g operation.
  • the 0th, 1, 4, and 5th nodes are used to perform the f operation
  • the 2, 3, 6, and 7th nodes are used to perform the g operation.
  • the 0th, 1, 2, and 3th nodes are used to perform the f operation, and the 4th, 5th, 6th, and 7th nodes are used to perform the g operation.
  • the LLRs of the 8 nodes are the LLRs of the input decoder.
  • the above-mentioned SCL decoding process usually includes f operation and g operation.
  • FIG. 6 is a schematic diagram of a decoding structure provided by an embodiment of this application. Please refer to Figure 6 and Figure 4A- Figure 4D.
  • the 16 nodes a 0 ⁇ a 15 in the first row in Figure 6 correspond to the 16 nodes in the fifth layer in Figure 4A- Figure 4D.
  • the 16 nodes a 0 to a 15 in the second row correspond to the 16 nodes in the 4th layer in Figure 4A-4D, and the 16 nodes a 0 to a 15 in the third row in Figure 6 (not shown) Out) corresponds to the 16 nodes in the third layer in Fig. 4A-Fig. 4D.
  • the obtained 16 LLRs are respectively used as the LLRs of the 16 nodes in the first row, and the f operation is performed according to the LLRs of the 16 nodes in the first row to give the second line node a LLR 0 ⁇ a 7 performs f operating in accordance with the second row in the node a LLR 0 ⁇ a 7 to obtain a LLR line 3 nodes 0 ⁇ a 3, line 3
  • the LLRs of the mid-nodes a 0 to a 3 are calculated to obtain 16 decoding paths corresponding to the first group of bits to be decoded (u0-u3).
  • each part and sequence includes 4 hard judgment values (0 or 1), and each hard judgment value can also be called a partial sum. .
  • the LLR of the nodes a 0 to a 7 in the second row and the 4 parts and the sequence ⁇ 1 perform the g operation to obtain the 16 decoding paths corresponding to the second group of bits to be decoded (u4-u7).
  • Four decoding paths are selected among the decoding paths.
  • the four decoding paths are called 4 parts and sequences ⁇ 2, and each part and sequence ⁇ 2 includes 4 hard judgment values.
  • the 4 parts and the sequence ⁇ 2 are returned to the nodes a 0 to a 7 in the second row.
  • each part and sequence ⁇ 3 includes 8 hard judgment values.
  • the nodes a 0 ⁇ a 15 in the first row perform the g operation according to the LLRs of the nodes a 0 ⁇ a 15 and the 4 parts and the sequence ⁇ 3 in the first row to obtain the LLRs of the nodes a 8 ⁇ a 15 in the second row, and so on ,
  • the nodes a 8 ⁇ a 15 in the second row return 4 parts and the sequence ⁇ 6 to the nodes a 0 ⁇ a 15 in the first row, and each part and the sequence ⁇ 6 includes 8 hard judgment values.
  • the nodes a 0 to a 15 of A determine the decoding result according to the 4 parts and the sequence ⁇ 3 and the 4 parts and the sequence ⁇ 6.
  • the g operation can be realized by the following formula:
  • L 1 and L 2 are respectively:
  • N is the number of LLRs input to the decoder
  • i is the serial number of the information bit
  • Is the sequence of symbols received from the channel (can also be referred to as channel reception value)
  • It is the estimated value obtained by the decoder to estimate the information received from the channel
  • sign() is the sign function
  • min() is the minimum value function
  • o is the odd number (odd number)
  • e is the even number (even number) ).
  • decoding process shown in FIGS. 4A to 4D and the decoding process shown in FIG. 6 describe the SCL decoding process from different perspectives, and the actual decoding process referred to is the same.
  • the data that needs to be stored includes: the node's LLR, partial sum, and path metric value.
  • the size of the storage space used to store the LLR in the SCL decoding process is usually:
  • the size of the storage space used to store the path metric value in the SCL decoding process is usually L*Q PM .
  • the size of the storage space used to store the partial sum in the SCL decoding process is usually (2N-1)*L.
  • FIG. 7 is a schematic flowchart of an SCL decoding method provided by an embodiment of the application. Referring to Figure 7, the method may include:
  • the N LLRs may be N LLRs input to the decoder, that is, the N LLRs are LLRs determined by the receiving end according to the received data.
  • the first node is the node used to perform the g operation in the n-1th layer.
  • the n-1 layer includes N/2 first nodes. According to N LLRs, two calculation results corresponding to each first node can be calculated. For the N/2 first nodes, a total of N can be obtained The result of the calculation.
  • the two calculation results corresponding to the first node can be calculated in the following way: the LLR corresponding to the first node is obtained from the N LLRs, and the N LLRs are based on Determined by the received data, the N LLRs can also be called the LLRs of the n-th layer node; the first operation is performed according to the LLR corresponding to the first node and the first partial sum (the value of the first partial sum is 1), and the first calculation is obtained. An operation result; the first operation is performed according to the LLR corresponding to the first node and the second partial sum (the value of the second partial sum is 0), and the second operation result is obtained.
  • the two operation results corresponding to the first node include the first operation The result and the result of the second operation.
  • the LLRs corresponding to the first node are LLR0 and LLR8.
  • the LLRs corresponding to the first node are LLR1 and LLR9, and so on.
  • the first storage space may be pre-allocated before SCL decoding.
  • the second storage space may be allocated in advance, and the size of the second storage space may be:
  • N is the number of LLRs input to the decoder
  • L is the reserved number of paths corresponding to the SCL decoding algorithm
  • Q ⁇ is the bit width of an LLR
  • Q PM is the bit width of the path metric value.
  • the size of the storage space used to store the LLR required by each node in the butterfly decoding network to perform the decoding operation is: Among them, N*Q is the size of the storage space occupied by the LLR required by the node of the nth layer to perform the decoding operation, Is the size of the storage space occupied by the LLR required by the node at layer n-1 to perform the decoding operation, Is the size of the storage space occupied by the LLR required by the node at the n-2th layer to perform the decoding operation, Is the size of the storage space occupied by the LLR required by the node at the n-3th layer to perform the decoding operation, and so on, 1*L*Q ⁇ is the LLR required by the node at the 0th layer to perform the decoding operation. The amount of storage space occupied.
  • L*Q PM is the size of the storage space used to store the path metric value
  • (2*N-1)*L is the size of the storage space used to store the partial sum.
  • the second storage space includes the first storage space.
  • the first storage space may be a storage space at a preset position in the second storage space.
  • the first storage space is the size of the storage space occupied by the LLR required by the node of the n-1th layer in the butterfly decoding network to perform the decoding operation.
  • S701-S703 may be executed at the initial stage of SCL decoding, or may be executed during the SCL decoding process. That is, the procedures shown in S701-S703 can be executed before S704.
  • S704-S706 are executed.
  • the first node is any node used to perform g operation in the n-1th layer of the butterfly decoding network.
  • the first node can be any one of the nodes a 8 to a 15 in the second row.
  • the L partial sums corresponding to the first node can be obtained through the following feasible implementation manners: obtaining L partial sums corresponding to the N/2 first nodes, and according to the first node in the N/2 first nodes In the sequence number, determine the L partial sums in the L partial sum sequences.
  • Each partial sum sequence includes N/2 partial sums, L partial sum sequences include the hard judgment value of N/2 second nodes in the n-1th layer node, and N/2 second nodes are the nth Nodes other than the N/2 first nodes among the -1 layer nodes.
  • N/2 first nodes in the n-1 layer are nodes a 8 to a 15 in the second row in Figure 6
  • the N/2 second nodes in the n-1 layer It is the nodes a 0 to a 7 in the second row in Fig. 6, correspondingly, the part and sequence returned by the second node a 0 to a 7 are L ⁇ 3.
  • the second node a 0 ⁇ a 7 in the n-1 layer returns 4 parts and sequences, assuming that the 4 parts and sequences are: 01100110, 11010101, 01110010, 01001101 , Then the parts and sequences corresponding to the first node a 8 to a 15 are shown in Table 2:
  • the size of the first storage space is N*Q ⁇ bits.
  • the first storage space is used to store two calculation results corresponding to each first node.
  • the two calculation results corresponding to the first node include: where the partial sum is 1.
  • Q ⁇ is the bit width of one LLR.
  • the first operation can be g operation.
  • the two calculation results corresponding to the first node in the first storage space may be obtained by pre-calculation.
  • the two calculation results corresponding to the first node can be calculated and stored in the first storage space, or when the first node performs the first calculation, the two calculation results corresponding to the first node can be calculated And stored in the first storage space.
  • the two calculation results corresponding to the first node are stored in a preset location in the first storage space, and correspondingly, the calculation result corresponding to the first node is obtained at the preset location in the first storage space.
  • the position of the two operation results corresponding to the first node in the first storage space can be determined according to the sequence number of the first node in the N/2 first nodes, and the first storage space can be obtained according to the position. Two operation results corresponding to one node.
  • the first operation result and the second operation result in the first storage space are the first first node (serial number Is 1) the corresponding two operation results
  • the third operation result and the fourth operation result in the first storage space are the two operation results corresponding to the second first node (the serial number is 2), and so on, you can Two operation results corresponding to each first node are determined in the first storage space.
  • S706 Perform the first operation according to the L partial sums and the two operation results.
  • any third part sum among the L partial sums select the third part and the corresponding third operation result from the two operation results, and determine the third operation result as the third part and the corresponding execution first The result of the operation.
  • the above process is performed to obtain the operation result of the first operation corresponding to each partial sum in the L partial sums.
  • the two operation results corresponding to the first node are: the operation result S0 corresponding to part and 0, and the operation result S1 corresponding to part and 1; assuming that the sums of L parts are: 0, 1, 1, 0, then
  • the third operation result corresponding to the first part and (0) is S0
  • the second part and (1) correspond to the third The operation result
  • the third operation result corresponding to the third part and (1) is S1.
  • the fourth part and (0) The corresponding third operation result is S0, that is, the first operation is performed according to the 4 partial sums (0, 1, 1, 0) and the two operation results (S0 and S1), and the operation results obtained are: S0 , S1, S1, S0.
  • the first node of the n-1th layer in this application requires less storage space when performing the first operation.
  • the size of the storage space for storing the required LLR is about 107KB.
  • the size of the storage space for storing the required LLR is about 198KB.
  • the size of the storage space used for storing the required LLR in the SCL decoding process in this application is reduced by 46%.
  • the four partial sums corresponding to each of the nodes a 8 to a 15 in the second row can be determined in the above 4 parts and sequences respectively, and according to the partial sum corresponding to each node, the respective ones shown in Table 3 Select each part and the corresponding operation result from the two corresponding operation results, and determine the selected operation result as the LLR of the respective node.
  • the partial sum corresponding to each of the nodes a 8 to a 15 in the second row and the operation result selected according to the partial sum can be shown in Table 4:
  • each part and sequence The corresponding LLRs of nodes a 8 to a 15 in the second row can be as shown in Table 5:
  • the storage space occupied by the LLR required by the nodes a 8 ⁇ a 15 in the second row to execute the g operation is 16*Q ⁇
  • the second row The storage space required by the nodes a 8 to a 15 in the process of performing g operation in the LLR is 32*Q ⁇ , that is, the storage space required by the SCL decoding process shown in this application is compared with the related Technology has decreased.
  • FIG. 8 is a schematic structural diagram of an SCL decoding device provided by an embodiment of this application.
  • the SCL decoding device 10 can perform SCL decoding through a butterfly decoding network.
  • the butterfly decoding network includes n+1 layer nodes, and the n-1th layer node of the butterfly decoding network includes nodes for executing the first N/2 first nodes for one operation; see Fig. 8, the SCL decoding device 10 includes a first acquisition module 11, a second acquisition module 12, and an operation module 13, wherein,
  • the first obtaining module 11 is configured to obtain L partial sums corresponding to the first node, where L is the number of reserved paths for SCL decoding, L is an integer greater than 2, and N is The number of LLRs input to the decoder, N 2 n , where n is an integer greater than or equal to 1;
  • the second obtaining module 12 is configured to obtain two operation results corresponding to the first node in the first storage space, N*Q ⁇ bits of the size of the first storage space, and the first storage space It is used to store the two operation results corresponding to each first node.
  • the two operation results corresponding to the first node include: the operation result of executing the first operation when the partial sum is 1, and when the partial sum is 0
  • the Q ⁇ is the bit width of one LLR;
  • the calculation module 13 is configured to execute the first calculation according to the L partial sums and the two calculation results.
  • any first node performs the first operation (it can also be understood that the SCL decoding device performs the first operation through the first node, or the SCL decoding device controls the first operation.
  • a node performs the first operation).
  • the process performed by the first obtaining module 11, the second obtaining module 12, and the calculation module 13 is a process in which any one of the first nodes performs the first calculation.
  • the first obtaining module 11 may execute S704 in the embodiment of FIG. 7.
  • the second acquiring module can execute S705 in the embodiment of FIG. 7.
  • the arithmetic module 13 can execute S706 in the embodiment of FIG. 7.
  • SCL decoding device 10 shown in the embodiment of the present application can execute the technical solutions shown in the foregoing method embodiments, and the implementation principles and beneficial effects are similar, and will not be repeated here.
  • FIG. 9 is a schematic structural diagram of another SCL decoding apparatus provided by an embodiment of the application. Based on the embodiment shown in FIG. 8, referring to FIG. 9, the SCL decoding device 10 further includes a storage module 14, wherein,
  • the calculation module 13 is further configured to calculate the two calculation results corresponding to each first node before the second obtaining module 12 obtains the two calculation results corresponding to the first node in the first storage space, Obtain N operation results;
  • the storage module 14 is configured to store the N calculation results in the first storage space.
  • the arithmetic module 13 is specifically configured to:
  • the N/2 first nodes For any one of the N/2 first nodes, determine an LLR corresponding to the first node among N LLRs, where the N LLRs are determined based on received data;
  • the first obtaining module 11 is specifically configured to:
  • each part and sequence includes N/2 partial sums, and the L parts and sequences include those in the n-1th layer node Hard judgment values of N/2 second nodes, where the N/2 second nodes are nodes other than the N/2 first nodes among the n-1th layer nodes;
  • the L partial sums are determined in the L partial sum sequences.
  • the arithmetic module 13 is specifically configured to:
  • the SCL decoding device 10 further includes an allocation module 15, wherein:
  • the allocation module 15 is configured to allocate a second storage space for the SCL decoding before the first acquisition module 11 acquires the L part sums corresponding to the first node; wherein, the first storage space It is a part of the second storage space, and the size of the storage space used to store the LLR required by each node in the butterfly decoding network when performing decoding operations in the second storage space is:
  • the N is the number of LLRs input to the decoder
  • the L is the reserved number of paths corresponding to the SCL decoding algorithm
  • the Q ⁇ is the bit width of one LLR
  • the Q PM is the path metric The bit width of the value.
  • the size of the second storage space is:
  • the N is the number of LLRs input to the decoder
  • the L is the reserved number of paths corresponding to the SCL decoding algorithm
  • the Q ⁇ is the bit width of one LLR
  • the Q PM is the path metric The bit width of the value.
  • the first operation is a g operation.
  • SCL decoding device 10 shown in the embodiment of the present application can execute the technical solutions shown in the foregoing method embodiments, and the implementation principles and beneficial effects are similar, and will not be repeated here.
  • FIG. 10 is a schematic diagram of the hardware structure of the SCL decoding device provided by this application.
  • the SCL decoding device 20 includes: a memory 21 and a processor 22, where the memory 21 and the processor 22 communicate; for example, the memory 21 and the processor 22 communicate through a communication bus 23, and the memory 21 It is used to store a computer program, and the processor 22 executes the computer program to implement the method shown in the foregoing embodiment.
  • the SCL decoding device 20 may further include a transmitter and/or a receiver.
  • the foregoing processor may be a central processing unit (Central Processing Unit, CPU), or other general-purpose processors, digital signal processors (Digital Signal Processor, DSP), and application specific integrated circuits (ASICs). )Wait.
  • the general-purpose processor may be a microprocessor or the processor may also be any conventional processor or the like. Combining the steps of the method disclosed in the present application (S701-S706 in the embodiment of FIG. 7) may be directly embodied as executed by a hardware processor, or executed by a combination of hardware and software modules in the processor.
  • the present application provides a computer-readable storage medium, including instructions, which, when the instructions run on a computer, cause the computer to execute the SCL decoding method provided by any of the foregoing method embodiments.
  • This application provides a chip, which is used to support receiving devices (such as terminal equipment, network equipment, etc.) to implement the functions shown in the embodiments of this application (for example, obtaining L parts corresponding to the first node and storing them in the first storage). Obtain the two calculation results corresponding to the first node in the space, execute the first calculation according to the L partial sums and the two calculation results, etc.), the chip is specifically used in a chip system, and the chip system may Composed of chips, it can also include chips and other discrete devices.
  • the chip in the receiving device implements the above method
  • the chip includes a processing unit. Further, the chip may also include a communication unit.
  • the processing unit may be, for example, a processor.
  • the communication unit When the chip includes a communication unit, the communication unit, for example, It can be an input/output interface, pin or circuit, etc.
  • the processing unit executes all or part of each processing module in the embodiment of the present application (for example, the first acquisition module 11, the second acquisition module 12, the calculation module 13, the storage module 14 and the distribution module 15 in FIGS. 8-9).
  • the communication unit can perform corresponding receiving or sending actions, for example, before the first acquiring module acquires the L parts and corresponding to the first node, receiving the information to be decoded, etc.
  • the processing module of the receiving device in the present application may be the processing unit of the chip, and the receiving module or the sending module of the control device is the communication unit of the chip.
  • All or part of the steps in the foregoing method embodiments can be implemented by a program instructing relevant hardware.
  • the aforementioned program can be stored in a readable memory.
  • the program executes the steps including the above-mentioned method embodiments; and the aforementioned memory (storage medium) includes: read-only memory (English: read-only memory, abbreviation: ROM), RAM, flash memory, hard disk, Solid state hard disk, magnetic tape (English: magnetic tape), floppy disk (English: floppy disk), optical disc (English: optical disc) and any combination thereof.
  • These computer program instructions can be provided to the processing unit of a general-purpose computer, a special-purpose computer, an embedded processor, or other programmable data processing equipment to generate a machine, so that the instructions executed by the processing unit of the computer or other programmable data processing equipment can be used to generate It is a device that realizes the functions specified in one process or multiple processes in the flowchart and/or one block or multiple blocks in the block diagram.
  • These computer program instructions can also be stored in a computer-readable memory that can guide a computer or other programmable data processing equipment to work in a specific manner, so that the instructions stored in the computer-readable memory produce an article of manufacture including the instruction device.
  • the device implements the functions specified in one process or multiple processes in the flowchart and/or one block or multiple blocks in the block diagram.
  • These computer program instructions can also be loaded on a computer or other programmable data processing equipment, so that a series of operation steps are executed on the computer or other programmable equipment to produce computer-implemented processing, so as to execute on the computer or other programmable equipment.
  • the instructions provide steps for implementing the functions specified in one process or multiple processes in the flowchart and/or one block or multiple blocks in the block diagram.
  • the term “include” and its variations may mean non-limiting inclusion; the term “or” and its variations may mean “and/or”.
  • the terms “first”, “second”, etc. in this application are used to distinguish similar objects, and are not necessarily used to describe a specific sequence or sequence.
  • “plurality” means two or more.
  • “And/or” describes the association relationship of the associated objects, indicating that there can be three types of relationships, for example, A and/or B, which can mean: A alone exists, A and B exist at the same time, and B exists alone.
  • the character “/” generally indicates that the associated objects before and after are in an "or” relationship.

Landscapes

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Abstract

本申请实施例提供一种SCL译码方法、装置及设备，应用于蝶型译码网络，蝶型译码网络包括n+1层节点，蝶型译码网络的第n-1层节点包括用于执行第一运算的N/2个第一节点，任意一个第一节点执行第一运算，包括：获取第一节点对应的L个部分和，L为SCL译码的路径保留数，L为大于2的整数，N为输入译码器的LLR的个数，N＝2 n；在第一存储空间中获取第一节点对应的两个运算结果，第一存储空间的大小的N*Q α比特，第一存储空间用于存储每个第一节点对应的两个运算结果：在部分和为1时执行第一运算的运算结果、以及在部分和为0时执行第一运算的运算结果，Q α为一个对数似然比LLR的位宽；根据L个部分和、以及两个运算结果，执行第一运算。降低了SCL译码的空间复杂度。

Description

SCL译码方法、装置及设备
本申请要求于2019年10月12日提交中国专利局、申请号为201910968325.1、申请名称为“SCL译码方法、装置及设备”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及通信技术领域，尤其涉及一种SCL译码方法、装置及设备。
背景技术
在通信技术领域，通信设备(例如终端设备、基站等)可以通过极化码(Polar码)的方式进行信道编码和译码。
在相关技术中，在通过极化码进行译码时，可以采用串行抵消列表(Successive Cancellation List，SCL)算法进行译码。在进行译码过程中，蝶型译码网络中的每层节点，通常需要
Figure PCTCN2020118354-appb-000001
比特的存储空间用来存储节点运算所需的对数似然比(likelihood rate，LLR)，其中，N为码长，L为SCL译码算法对应的路径保留数，Q α为一个LLR的位宽。
然而，上述方法，译码所需的存储空间较多，导致译码的空间复杂度高。
发明内容
本申请提供一种SCL译码方法、装置及设备，降低了SCL译码的空间复杂度。
第一方面，本申请实施例提供一种SCL译码方法，应用于蝶型译码网络，蝶型译码网络包括n+1层节点，蝶型译码网络的第n-1层节点包括用于执行第一运算的N/2个第一节点，针对N/2个第一节点中的任意一个第一节点，第一节点可以通过如下方式执行第一运算：获取第一节点对应的L个部分和，在第一存储空间中获取第一节点对应的两个运算结果，根据L个部分和、以及两个运算结果，执行第一运算。其中，L为SCL译码的路径保留数，L为大于2的整数，N为输入译码器的LLR的个数，N＝2 n，n为大于或等于1的整数；第一存储空间的大小的N*Q α比特，第一存储空间用于存储每个第一节点对应的两个运算结果，第一节点对应的两个运算结果包括：在部分和为1时执行第一运算的运算结果、以及在部分和为0时执行第一运算的运算结果，Q α为一个对数似然比LLR的位宽。
在上述过程中，对于第n-1层中的每个第一节点，在进行第一运算时，先预先计算得到第一节点对应的两个运算结果，并在第一存储空间中存储第一节点对应的两个运算结果。这样，在第一节点进行第一运算时，根据第一节点对应的部分和在该两个运算结果中选择对应的运算结果即可，即，对于每个第一节点，在进行第一运算时，只需2*Q α比特的存储空间。对于第n-1层的N/2个第一节点，需要
Figure PCTCN2020118354-appb-000002
比特的存储空间。而在相关技术中，对于第n-1层中的每个第一节点，在进行第一运算时，分别根据第一节点对应的每个部分和序进行一次第一运算，第一节点对应L个部分和，因此，相关技术中，对于每个第一节点，在进行第一运算时，需要L*Q α比特的存储空间。对于第n-1层的N/2个第一节 点，需要
Figure PCTCN2020118354-appb-000003
比特的存储空间。由于L大于2，因此，本申请中第n-1层第一节点在进行第一运算时，所需的存储空间较少，降低了译码的空间复杂度。
在一种可能的实施方式中，在第一存储空间中获取第一节点对应的两个运算结果之前，还可以计算每个第一节点对应的两个运算结果，得到N个运算结果，并将N个运算结果存储至第一存储空间。
在上述过程中，预先计算并存储每个第一节点对应的两个运算结果，每个节点对应的两个运算结果所需的存储空间为2*Q α比特，这样，在第一节点执行第一运算时，根据第一节点对应的部分和在该两个运算结果中选择对应的运算结果即可，使得第一节点执行第一运算时所需的存储空间较少。
在一种可能的实施方式中，针对N/2个第一节点中的任意一个第一节点；计算第一节点对应的两个运算结果的过程可以为：在N个LLR中确定第一节点对应的LLR，N个LLR为根据接收到的数据确定得到的；根据第一节点对应的LLR和第一部分和执行第一运算，得到第一运算结果，第一部分和的值为1；根据第一节点对应的LLR和第二部分和执行第一运算，得到第二运算结果，第二部分和的值为0，第一节点对应的两个运算结果包括第一运算结果和第二运算结果。
在上述过程中，第一节点对应的部分和为0或1，因此，根据上述方法计算得到的第一节点对应的两个运算结果包括了：根据第一节点对应的部分和计算得到的、所有可能的运算结果。
在一种可能的实施方式中，可以通过如下方式获取第一节点对应的L个部分和：获取N/2个第一节点对应的L个部分和序列，根据第一节点在N/2个第一节点中的序号，在L个部分和序列中确定L个部分和。其中，每个部分和序列中包括N/2个部分和，L个部分和序列包括第n-1层节点中的N/2个第二节点的硬判值，N/2个第二节点为第n-1层节点中除N/2个第一节点之外的节点。
在上述过程中，根据上述方法可以准确的在L个部分和序列中确定得到第一节点对应的L个部分和。
在一种可能的实施方式中，根据L个部分和、以及两个运算结果，执行第一运算的过程可以包括：针对L个部分和中的任意一个第三部分和，在两个运算结果中选择第三部分和对应的第三运算结果，计算第三运算结果所使用的部分和的值与第三部分和的值相同。
在上述过程中，因为第一节点对应的两个运算结果中包括了：根据第一节点对应的部分和计算得到的、所有可能的运算结果，因此，针对第一节点对应的L个部分和中的任意一个第三部分和，可以在第一节点对应的两个运算结果中选择得到第三部分和对应的第三运算结果。其中，第三运算结果与根据第三部分和执行第一运算得到的运算结果相同。
在一种可能的实施方式中，获取第一节点对应的L个部分和之前，还可以为SCL译码分配第二存储空间；其中，第一存储空间为第二存储空间的一部分，第二存储空间中用于存储蝶型译码网络中各节点在执行译码运算时所需的LLR所占的存储空间的大小为：
Figure PCTCN2020118354-appb-000004
其中，N为输入译码器的LLR的个数，L为SCL译码算法对应的路径保留数，Q α为一个LLR的位宽，Q PM为路径度量值的位宽。
在一种可能的实施方式中，第二存储空间的大小为：
Figure PCTCN2020118354-appb-000005
其中，N为输入译码器的LLR的个数，L为SCL译码算法对应的路径保留数，Q α为一个LLR的位宽，Q PM为路径度量值的位宽。
在上述过程中，由于第二存储空间中用于存储蝶型译码网络中各节点在执行译码运算时所需的LLR所占的存储空间的大小为：
Figure PCTCN2020118354-appb-000006
而相关技术中，用于存储蝶型译码网络中各节点在执行译码运算时所需的LLR所占的存储空间的大小为：
Figure PCTCN2020118354-appb-000007
由于L大于2，因此，在本申请中，减少了SCL译码所需的存储空间，降低了SCL译码的空间复杂度。
在一种可能的实施方式中，第一运算为g运算。
第二方面，本申请实施例提供一种SCL译码装置，应用于蝶型译码网络，所述蝶型译码网络包括n+1层节点，所述蝶型译码网络的第n-1层节点包括用于执行第一运算的N/2个第一节点；所述装置包括第一获取模块、第二获取模块和运算模块，其中，
所述第一获取模块用于，获取所述第一节点对应的L个部分和，所述L为所述SCL译码的路径保留数，所述L为大于2的整数，所述N为输入译码器的LLR的个数，N＝2 n，所述n为大于或等于1的整数；
所述第二获取模块用于，在第一存储空间中获取所述第一节点对应的两个运算结果，所述第一存储空间的大小的N*Q α比特，所述第一存储空间用于存储每个第一节点对应的两个运算结果，所述第一节点对应的两个运算结果包括：在部分和为1时执行所述第一运算的运算结果、以及在部分和为0时执行所述第一运算的运算结果，所述Q α为一个对数似然比LLR的位宽；
所述运算模块用于，根据所述L个部分和、以及所述两个运算结果，执行所述第一运算。
在一种可能的实施方式中，所述装置还包括存储模块，其中，
所述运算模块还用于，在所述第二获取模块在第一存储空间中获取所述第一节点对应的两个运算结果之前，计算每个第一节点对应的两个运算结果，得到N个运算结果；
所述存储模块用于，将所述N个运算结果存储至所述第一存储空间。
在一种可能的实施方式中，所述运算模块具体用于：
针对所述N/2个第一节点中的任意一个第一节点，在N个LLR中确定所述第一节点对应的LLR，所述N个LLR为根据接收到的数据确定得到的；
根据所述第一节点对应的LLRR和第一部分和执行所述第一运算，得到第一运算结果，所述第一部分和的值为1；
根据所述第一节点对应的LLR和第二部分和执行所述第一运算，得到第二运算结果，所述第二部分和的值为0，所述第一节点对应的两个运算结果包括所述第一运算结果和所述第二运算结果。
在一种可能的实施方式中，所述第一获取模块具体用于：
获取所述N/2个第一节点对应的L个部分和序列，每个部分和序列中包括N/2个部分和，所述L个部分和序列包括所述第n-1层节点中的N/2个第二节点的硬判值，所述N/2个第二节点为所述第n-1层节点中除所述N/2个第一节点之外的节点；
根据所述第一节点在所述N/2个第一节点中的序号，在所述L个部分和序列中确定所述L个部分和。
在一种可能的实施方式中，所述运算模块具体用于：
针对所述L个部分和中的任意一个第三部分和，在所述两个运算结果中选择所述第三 部分和对应的第三运算结果，计算所述第三运算结果所使用的部分和的值与所述第三部分和的值相同。
在一种可能的实施方式中，所述装置还包括分配模块，其中，
所述分配模块用于，在所述第一获取模块获取所述第一节点对应的L个部分和之前，为所述SCL译码分配第二存储空间；其中，所述第一存储空间为所述第二存储空间的一部分，所述第二存储空间中用于存储所述蝶型译码网络中各节点在执行译码运算时所需的LLR所占的存储空间的大小为：
Figure PCTCN2020118354-appb-000008
其中，所述N为输入译码器的LLR的个数，所述L为所述SCL译码算法对应的路径保留数，所述Q α为一个LLR的位宽，所述Q PM为路径度量值的位宽。
在一种可能的实施方式中，所述第二存储空间的大小为：
Figure PCTCN2020118354-appb-000009
其中，所述N为输入译码器的LLR的个数，所述L为所述SCL译码算法对应的路径保留数，所述Q α为一个LLR的位宽，所述Q PM为路径度量值的位宽。
在一种可能的实施方式中，所述第一运算为g运算。
第三方面，本申请实施例提供一种SCL译码装置，包括存储器和处理器，所述处理器执行所述存储器中的程序指令，用于实现第一方面任一项所述的SCL译码方法。
第四方面，本申请实施例提供一种存储介质，所述存储介质用于存储计算机程序，所述计算机程序用于实现第一方面任一项所述的SCL译码方法。
本申请实施例提供的SCL译码方法、装置及设备，可以通过蝶型译码网络进行SCL译码，蝶型译码网络包括n+1层节点，蝶型译码网络的第n-1层节点包括用于执行第一运算的N/2个第一节点，对于第n-1层中的每个第一节点，在进行第一运算时，先预先计算得到第一节点对应的两个运算结果，并在第一存储空间中存储第一节点对应的两个运算结果。这样，在第一节点进行第一运算时，根据第一节点对应的部分和在该两个运算结果中选择对应的运算结果即可，即，对于每个第一节点，在进行第一运算时，只需2*Q α比特的存储空间。对于第n-1层的N/2个第一节点，需要
Figure PCTCN2020118354-appb-000010
比特的存储空间。而在相关技术中，对于第n-1层中的每个第一节点，在进行第一运算时，分别根据第一节点对应的每个部分和序进行一次第一运算，第一节点对应L个部分和，因此，相关技术中，对于每个第一节点，在进行第一运算时，需要L*Q α比特的存储空间。对于第n-1层的N/2个第一节点，需要
Figure PCTCN2020118354-appb-000011
比特的存储空间。由于L大于2，因此，本申请中第n-1层第一节点在进行第一运算时，所需的存储空间较少，降低了译码的空间复杂度。
附图说明
图1为本申请提供的通信系统的架构图；
图2为本申请提供的一种SCL译码方法的流程示意图；
图3为本申请实施例提供的译码路径示意图；
图4A为本申请提供的SCL译码的第一步译码示意图；
图4B为本申请提供的SCL译码的第二步译码示意图；
图4C为本申请提供的SCL译码的第三步译码示意图；
图4D为本申请提供的SCL译码的第四步译码示意图；
图5为本申请实施例提供的蝶型译码网络的结构示意图；
图6为本申请实施例提供的译码结构示意图；
图7为本申请实施例提供的SCL译码方法的流程示意图；
图8为本申请实施例提供的一种SCL译码装置的结构示意图；
图9为本申请实施例提供的另一种SCL译码装置的结构示意图；
图10为本申请提供的SCL译码装置的硬件结构示意图。
具体实施方式
本申请实施例可以应用于各种采用Polar编码的领域，例如：数据存储领域、光网络通信领域，无线通信领域等等。其中，本申请实施例提及的无线通信系统包括但不限于：窄带物联网系统(narrow band-internet of things，NB-IoT)、Wimax、长期演进系统(long term evolution，LTE)以及下一代5G移动通信系统新空口(new radio，NR)的三大应用场景增强型移动宽带(enhanced mobile broad band，eMBB)、超高可靠与低延迟的通信(ultra reliable low latency communication，URLLC)以及大规模机器通信(massive machine-type communications，mMTC)。当然，采用Polar编码的领域还可以为其它，本申请对此不作具体限定。
本申请涉及的通信装置主要包括网络设备或者终端设备。本申请中的发送设备可以为网络设备，则接收设备为终端设备。本申请中的发送设备为终端设备，则接收设备为网络设备。
在本申请实施例中，终端设备(terminal device)包括但不限于移动台(mobile station，MS)、移动终端(mobile terminal，MT)、移动电话(mobile telephone，MT)、手机(handset)及便携设备(portable equipment)等，该终端设备可以经无线接入网(radio access network，RAN)与一个或多个核心网进行通信。例如，终端设备可以是移动电话(或称为“蜂窝”电话)、具有无线通信功能的计算机等，终端设备还可以是便携式、袖珍式、手持式、计算机内置的或者车载的移动装置或设备。
本申请结合网络设备描述了各个实施例。网络设备可以是LTE系统中的演进型基站(evolutional node B，eNB或eNodeB)，或者，网络设备可以是5G通信系统中的gNB或者传输和接收点(transmission reception point，TRP)、微基站等，或者网络设备可以为中继站、接入点、车载设备、可穿戴设备以及未来演进的公共陆地移动网络(public land mobile network，PLMN)中的网络设备，或者在其他多种技术融合的网络中，或者在其他各种演进网络中的基站等。
图1为本申请提供的通信系统的架构图。请参见图1，包括发送设备101和接收设备102。
可选的，当发送设备101为终端设备时，则接收设备102为网络设备。当发送设备101为网络设备时，则接收设备为终端设备。
请参见图1，发送设备101包括编码器，从而发送设备101可以进行polar编码并输出编码后序列。编码后序列经过速率匹配、交织以及调制后在信道上传输至接收设备102。接收设备102包括译码器，接收设备102可以接收发送设备101发送的信号，对接收到的信号进行译码。
需要说明的是，图1只是以示例的形式示意一种通信系统的架构图，并非对通信系统 的架构图的限定。
在通信过程中，发送端对信息比特和冻结比特进行编码，得到待发送比特序列，并发送待发送比特序列，可选的，冻结比特为填充比特，冻结比特通常可以为0。待发送比特序列经过速率匹配、交织以及调制后经过信道传输至接收端。接收端对接收到的信号进行解调等处理，得到一组LLR，该组LLR中包括的LLR的个数与待发送比特序列中包括的比特个数相同。接收端根据接收到的一组LLR进行Polar码译码。其中，不管发送端发比特1还是比特0，接收端都可能误判。对于信号r，在接收端正确判为0的概率p(r|b＝0)与正确判为1的概率p(r|b＝1)]的比值就是似然比。为了方便计算处理，对似然比取自然对数，则可以得到对数似然比，也即LLR＝ln[p(r|b＝0)/p(r|b＝1)]。LLR可以是浮点数。
本申请应用于SCL译码，为了便于理解，下面，结合图2对SCL译码的过程进行说明。
图2为本申请提供的一种SCL译码方法的流程示意图。请参见图2，该方法可以包括：
S201、获取到N个LLR。
其中，N＝2 n，n为大于或等于1的正整数。
可选的，在接收设备接收到信息之后，对信息进行解调得到N个LLR。
可选的，接收设备获取到的LLR的个数，与发送设备发送的比特的个数相同。
例如，假设发送设备发送的待发送比特序列中包括N个比特，则接收设备获取到N个LLR。
可选的，接收设备获取到的LLR的个数，与接收设备待译码比特的个数相同。
例如，假设接收设备获取到N个LLR，则接收设备需要译码的比特个数为N个。
在接收设备中，译码器将N个LLR作为输入进行译码。
S202、将N个待译码比特分为P组待译码比特。
其中，每组待译码比特包括m个比特，N＝P×m，P为大于1的正整数，m为大于或等于1的正整数。
可选的，每组待译码比特中包括待译码信息比特和/或待译码冻结比特，每组待译码比特中包括的待译码信息比特的个数可以相同，也可以不同。
可选的，还可以将每组待译码比特中包括的比特个数m称为SCL译码的并行度。
例如，假设待译码比特的个数为16(即2 4)个，则可以将待译码比特分为P＝4组，每组待译码比特中包括4个待译码比特。
S203、根据N个LLR，以P组待译码比特为译码对象进行P步译码，直至获取得到译码结果。
在SCL译码过程中，每一步译码均保留至少两条译码路径，下面，结合图3，以N＝4，路径保留数L＝2为例，对CA-SCL译码的路径搜索过程进行说明。
图3为本申请实施例提供的译码路径示意图。请参见图3，在译码过程中，每一步译码均保留两条译码路径。从根节点到任何一个节点所形成的路径，均对应一个路径度量值。每次进行路径扩展时，选择当前层中路径度量值最大的L＝2条路径。到达叶节点后，按路径度量值从小到大的顺序输出L＝2条路径对应的译码序列，构成候选译码序列集合。对候选译码序列进行CRC校验，选出能通过CRC校验的路径度量值最大的路径作为最后的译码结果。
CA-SCL译码中，路径度量值为该路径所对应的译码序列的概率，可以为：
Figure PCTCN2020118354-appb-000012
若u i为信息比特或正确的固定比特，且
Figure PCTCN2020118354-appb-000013
则路径度量值可以为：
Figure PCTCN2020118354-appb-000014
若u i为信息比特或正确的固定比特，且
Figure PCTCN2020118354-appb-000015
则路径度量值可以为：
Figure PCTCN2020118354-appb-000016
若u i为固定比特，且取值错误，则路径度量值可以为：
Figure PCTCN2020118354-appb-000017
其中，N为输入译码器的LLR的个数，
Figure PCTCN2020118354-appb-000018
为第i个信息比特，
Figure PCTCN2020118354-appb-000019
为从信道接收的符号序列(还可以称为信道接收值)。
Figure PCTCN2020118354-appb-000020
可以为
Figure PCTCN2020118354-appb-000021
是序号为i的极化子信道
Figure PCTCN2020118354-appb-000022
的转移概率函数，表示发送信号u i通过信道
Figure PCTCN2020118354-appb-000023
得到输出
Figure PCTCN2020118354-appb-000024
和
Figure PCTCN2020118354-appb-000025
的概率，u i为0或1。
在实际应用过程中，可以通过蝶型译码网络进行SCL译码。蝶型译码网络中通常包括n+1层节点，按照从左到右的顺序，可以分别记为第0层节点、第1层节点、……、第n层节点。当然，按照从左到右的顺序，还可以分别记为第1层节点、第2层节点、……、第n+1层节点，在本申请实施例中，以从低0层节点至第n层节点为例进行说明。
下面，结合图4A-图4D，以N＝16、m＝4、路径保留数L＝4为例，对通过蝶型译码网络进行SCL译码的过程进行说明。图4A为本申请提供的SCL译码的第一步译码示意图。图4B为本申请提供的SCL译码的第二步译码示意图。图4C为本申请提供的SCL译码的第三步译码示意图。图4D为本申请提供的SCL译码的第四步译码示意图。
请参见图4A-图4D，蝶型译码网络中包括5层节点，从左到右分别记为第0层节点、第1层节点、第2层节点、第3层节点和第4层节点。接收端接收到16个LLR，分别记为LLR0、LLR1、……、LLR15，相应的待译码比特的个数为16个，分别记为u0、u1、……、u15。将16个待译码比特分为4组，每组待译码比特包括4个待译码比特，该4组待译码比特中包括的待译码比特如表1所示：
表1
第一组待译码比特 u0、u1、u2、u3
第二组待译码比特 U4、u5、u6、u7
第三组待译码比特 U8、u9、u10、u11
第四组待译码比特 U12、u13、u14、u15
请参见图4A-图4D，在蝶型译码网络中包括5列LLR(或5级LLR)，从左向右第一列LLR为第一级LLR，第二列LLR为第二级LLR，以此类推，第五列LLR为第五级LLR。
在第一步译码中，请参见图4A，先根据LLR0、LLR1、……、LLR15，计算出第一组待译码比特(u0-u3)对应的第2层节点的LLR。再采用ML算法或简化SC算法等，并行计算u0-u3的LLR，并根据u0-u3的LLR并行计算第一组待译码比特的每条可能译码路径的路径度量值。假设第一组待译码比特中包括4个信息比特，则第一组待译码比特的所有可能译码路径数为2 4条，分别为：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110和1111。假设路径保留数为4，则根据该16条译码路径的路径度量值，在该16条路径中选择4条译码路径，例如，假设选择的译码路径为0011、0100、1001、1010。
在第二步译码中，请参见图4B，先根据LLR0、LLR1、……、LLR15，计算出第二组待译码比特(u4-u7)对应的第2层节点的LLR。假设第二组待译码比特中包括4个信息比特，则针对第一步译码中选择的4条译码路径中的每一条译码路径，均可以扩展得到16条译码路径，一共可以得到4*16＝64条译码路径，例如，对于第一步译码中选择的译码路径0011，可以扩展得到的16条译码路径包括：00110000、00110001、00110010、00110011、00110100、00110101、00110110、00110111、00111000、00111001、00111010、00111011、00111100、00111101、00111110和00111111。根据64条译码路径的路径度量值在该64条译码路径中选择4条保留译码路径。
与第二步译码类似，执行第三步译码和第四步译码。在第四步译码之后可以得到4条保留译码路径，并在该4条译码路径中选择一条译码路径作为译码结果。
假设输入译码器的LLR的个数为N(N＝2 n)个时，则蝶型译码网络中包括n+1层节点，每层节点中包括N个节点。在第0层至第n-1层节点中，每层节点中均存在N/2个节点用于执行f运算，以确定各自节点的LLR，每层节点中存在N/2个节点用于执行g运算，以确定各自节点的LLR。第n层节点的LLR通常分别为接收到的数据对应的N个LLR。
下面，结合图5，对蝶型译码网络中用于执行f运算的节点、以及用于执行g运算的节点进行说明。
图5为本申请实施例提供的蝶型译码网络的结构示意图。请参见图5，假设N＝8，则蝶型译码网络中包括4层节点，每层节点中包括8个节点。对于第0层节点，第0、2、4、6个节点用于执行f运算，第1、3、5、7个节点用于执行g运算。对于第1层节点，第0、1、4、5个节点用于执行f运算，第2、3、6、7个节点用于执行g运算。对于第2层节点，第0、1、2、3个节点用于执行f运算，第4、5、6、7个节点用于执行g运算。对于第3层节点，该8个节点的LLR分别为输入译码器的LLR。
上述SCL译码过程通常包括f运算和g运算，下面，以路径保留数N＝16、L＝4结合图6，对SCL译码过程中的f运算和g运算进行说明。
图6为本申请实施例提供的译码结构示意图。请参见图6、以及图4A-图4D，图6中的第1行中的16个节点a 0～a 15对应图4A-图4D中的第5层中的16个节点，图6中的第2行中的16个节点a 0～a 15对应图4A-图4D中的第4层中的16个节点，图6中的第3行中的16个节点a 0～a 15(未示出)对应图4A-图4D中的第3层中的16个节点。
请参见图6、以及图4A-图4D，在译码过程中，将获取得到的16个LLR分别作为第1行中的16个节点的LLR，根据第1行16个节点的LLR进行f运算，得到第2行中节点a 0～a 7的LLR，根据第2行中节点a 0～a 7的LLR进行f运算，得到第3行中节点a 0～a 3的LLR，根据第3行中节点a 0～a 3的LLR计算得到第一组待译码比特(u0-u3)对应的16条译码路径，假设路径保留数为4，则在该16条译码路径中选择4条译码路径，该4条译码路径还可以称为4个部分和序列，每个部分和序列中包括4个硬判值(0或1)，每一个硬判值还可以称为一个部分和。将选择的4条译码路径(4个部分和序列β1)返回至第2行中的节点a 0～a 7，每个部分和序列β1中均包括4个硬判值。
根据第2行中的节点a 0～a 7的LLR和4个部分和序列β1进行g运算，得到第二组待译码比特(u4-u7)对应的16条译码路径，并在该16条译码路径中选择4条译码路径，该4条译码路径称为4个部分和序列β2，每个部分和序列β2中均包括4个硬判值。将该4个部分和序列β2返回至第2行中的节点a 0～a 7。第2行中的节点a 0～a 7根据4个部分和序列β1和4个部分和序列β2，确定4个部分和序列β3，并向第1行中的节点a 0～a 15返回4个部分和 序列β3，每个部分和序列β3中包括8个硬判值。
第1行中的节点a 0～a 15根据第1行中节点a 0～a 15的LLR和4个部分和序列β3执行g运算，得到第2行节点a 8～a 15的LLR，依次类推，第2行中的节点a 8～a 15向第1行中的节点a 0～a 15返回4个部分和序列β6，每个部分和序列β6中包括8个硬判值，第1行中的节点a 0～a 15根据4个部分和序列β3和4个部分和序列β6确定译码结果。
在上述过程中，f运算可以通过如下公式实现：
Figure PCTCN2020118354-appb-000026
g运算可以通过如下公式实现：
Figure PCTCN2020118354-appb-000027
在上述f运算和g运算中，L 1和L 2分别为：
Figure PCTCN2020118354-appb-000028
Figure PCTCN2020118354-appb-000029
可以为：
Figure PCTCN2020118354-appb-000030
是序号为i的极化子信道
Figure PCTCN2020118354-appb-000031
的转移概率函数，表示发送信号u i通过信道
Figure PCTCN2020118354-appb-000032
得到输出
Figure PCTCN2020118354-appb-000033
和
Figure PCTCN2020118354-appb-000034
的概率，u i为0或1。
在上述公式中，N为输入译码器的LLR的个数，i为信息比特的序号，
Figure PCTCN2020118354-appb-000035
为从信道接收的符号序列(还可以称为信道接收值)，
Figure PCTCN2020118354-appb-000036
为译码器对从信道接收到的信息进行估计得到的估计值，sign()为符号函数，min()为取最小值函数，o是奇数编号(odd编号)，e是偶数编号(even编号)。
需要说明的是，上述图4A-图4D所示的译码过程、以及图6所示的译码过程是从不同的角度对SCL译码过程进行描述，其实际所指的译码过程相同。
在上述SCL译码过程中，需要存储的数据包括：节点的LLR、部分和、以及路径度量值。其中，在相关技术中，假设LLR的位宽为Q α，则SCL译码过程中用于存储LLR的存储空间的大小通常为：
Figure PCTCN2020118354-appb-000037
假设路径度量值的位宽为Q PM，则SCL译码过程中用于存储路径度量值的存储空间的大小通常为L*Q PM。SCL译码过程中用于存储部分和的存储空间的大小通常为(2N-1)*L。
在本申请中，为了降低SCL译码过程中用于存储LLR的存储空间的大小，对蝶形译码网络中的第n-1层中的N/2个节点执行g运算的运算过程进行改进，下面，结合图6，对第n-1层中的N/2个节点执行g运算的运算过程进行说明。
图7为本申请实施例提供的SCL译码方法的流程示意图。请参见图7，该方法可以包括：
S701、获取N个LLR。
其中，该N个LLR可以为输入译码器的N个LLR，即，该N个LLR为接收端根据接收到的数据确定得到的LLR。
S702、根据N个LLR，计算第n-1层中每个第一节点对应的两个运算结果，得到N个运算结果。
其中，第一节点为第n-1层中用于执行g运算的节点。
第n-1层中包括N/2个第一节点，根据N个LLR可以计算得到每个第一节点对应的两个运算结果，则对于该N/2个第一节点，一共可以得到N个运算结果。
针对N/2个第一节点中的任意一个第一节点，可以通过如下方式计算第一节点对应的两个运算结果：在N各LLR中获取第一节点对应的LLR，该N个LLR为根据接收到的数 据确定得到的，该N个LLR还可以称为第n层节点的LLR；根据第一节点对应的LLR和第一部分和(第一部分和的值为1)执行第一运算，得到第一运算结果；根据第一节点对应的LLR和第二部分和(第二部分和的值为0)执行第一运算，得到第二运算结果，第一节点对应的两个运算结果包括第一运算结果和第二运算结果。
例如，请参见图4C，当第一节点为第3层(第4列)节点中的第9个节点时，则该第一节点对应的LLR为LLR0和LLR8。当第一节点为第3层(第4列)节点中的第10个节点时，则该第一节点对应的LLR为LLR1和LLR9，依次类推。
S703、将N个运算结果存储至第一存储空间。
可选的，第一存储空间可以为在SCL译码之前预先分配的。
例如，在SCL译码之前，可以预先分配第二存储空间，第二存储空间的大小可以为：
Figure PCTCN2020118354-appb-000038
其中，N为输入译码器的LLR的个数，L为SCL译码算法对应的路径保留数，Q α为一个LLR的位宽，Q PM为路径度量值的位宽。
在上述第二存储空间中，用于存储蝶型译码网络中各节点在执行译码运算时所需的LLR所占的存储空间的大小为：
Figure PCTCN2020118354-appb-000039
其中，N*Q为第n层节点在执行译码运算时所需的LLR所占的存储空间的大小，
Figure PCTCN2020118354-appb-000040
为第n-1层节点在执行译码运算时所需的LLR所占的存储空间的大小，
Figure PCTCN2020118354-appb-000041
为第n-2层节点在执行译码运算时所需的LLR所占的存储空间的大小，
Figure PCTCN2020118354-appb-000042
为第n-3层节点在执行译码运算时所需的LLR所占的存储空间的大小，依次类推，1*L*Q α为第0层节点在执行译码运算时所需的LLR所占的存储空间的大小。
在上述第二存储空间中，L*Q PM为用于存储路径度量值的存储空间的大小，(2*N-1)*L为用于存储部分和的存储空间的大小。
第二存储空间中包括第一存储空间，例如，第一存储空间可以为第二存储空间中预设位置上的存储空间。第一存储空间为蝶形译码网络中的第n-1层节点在执行译码运算时所需的LLR所占的存储空间的大小。
需要说明的是，S701-S703所示的过程，可以在SCL译码初始时执行，也可以在SCL译码过程中执行。即，S701-S703所示的过程在S704之前执行即可。
针对第n-1层中的任意一个第一节点，均执行S704-S706。
S704、获取第一节点对应的L个部分和。
其中，L为SCL译码的路径保留数，L为大于2的整数，N为输入译码器的LLR的个数，N＝2 n，n为大于或等于1的整数。
第一节点为蝶形译码网络中第n-1层中用于执行g运算的任意一个节点。例如，请参见图6，第一节点可以为第2行中节点a 8～a 15中的任意一个节点。
可选的，可以通过如下可行的实现方式获取第一节点对应的L个部分和：获取N/2个第一节点对应的L个部分和序列，根据第一节点在N/2个第一节点中的序号，在L个部分和序列中确定L个部分和。
每个部分和序列中包括N/2个部分和，L个部分和序列包括第n-1层节点中的N/2个第二节点的硬判值，N/2个第二节点为第n-1层节点中除N/2个第一节点之外的节点。例如，请参见图6，n-1层中的N/2个第一节点为图6中的第2行中的节点a 8～a 15，n-1层中的N/2个第二节点为图6中的第2行中的节点a 0～a 7，相应的，第二节点a 0～a 7返回的部分和 序列为L个β3。
例如，假设N＝16，L＝4，则n-1层中的第二节点a 0～a 7返回4个部分和序列，假设该4个部分和序列分别为：01100110、11010101、01110010、01001101，则第一节点a 8～a 15对应的部分和序列分别如表2所示：
表2
第一节点 对应的4个部分和 备注
a 8 0、1、0、0 4个部分和序列中的第一位
a 9 1、1、1、1 4个部分和序列中的第二位
a 10 1、0、1、0 4个部分和序列中的第三位
a 11 0、1、1、0 4个部分和序列中的第四位
a 12 0、0、0、1 4个部分和序列中的第五位
a 13 1、1、0、1 4个部分和序列中的第六位
a 14 1、0、1、0 4个部分和序列中的第七位
a 15 0、1、0、1 4个部分和序列中的第八位
S705、在第一存储空间中获取第一节点对应的两个运算结果。
其中，第一存储空间的大小的N*Q α比特，第一存储空间用于存储每个第一节点对应的两个运算结果，第一节点对应的两个运算结果包括：在部分和为1时执行第一运算的运算结果、以及在部分和为0时执行第一运算的运算结果，Q α为一个LLR的位宽。第一运算可以为g运算。
可选的，第一存储空间中的、第一节点对应的两个运算结果可以为预先计算得到的。例如，可以在SCL译码开始时，计算第一节点对应的两个运算结果并存储至第一存储空间，也可以在第一节点执行第一运算时，计算第一节点对应的两个运算结果并存储至第一存储空间。
在实际应用过程中，第一节点对应的两个运算结果存储在第一存储空间中的预设位置，相应的，在第一存储空间中的预设位置获取第一节点对应的运算结果。或者，可以根据第一节点在N/2个第一节点中的序号，确定第一节点对应的两个运算结果在第一存储空间中的位置，并根据该位置在第一存储空间中获取第一节点对应的两个运算结果。例如，假设N/2个第一节点对应的运算结果在第一存储空间中依次存储，则第一存储空间中的第一个运算结果和第二个运算结果为第一个第一节点(序号为1)对应的两个运算结果，第一存储空间中的第三个运算结果和第四个运算结果为第二个第一节点(序号为2)对应的两个运算结果，依次类推，可以在第一存储空间中确定得到每个第一节点对应的两个运算结果。
S706、根据L个部分和、以及两个运算结果，执行第一运算。
针对L个部分和中的任意一个第三部分和，在两个运算结果中选择第三部分和对应的第三运算结果，将该第三运算结果确定为该第三部分和对应的执行第一运算的运算结果。针对L个部分和中的每个部分和，均执行上述过程，得到L个部分和中每个部分和对应的执行第一运算的运算结果。
例如，假设第一节点对应的两个运算结果为：部分和0对应的运算结果S0、以及部分 和1对应的运算结果S1，假设L个部分和分别为：0、1、1、0，则对于第一个部分和(0)，则第一个部分和(0)对应的第三运算结果为S0，对于第二个部分和(1)，第二个部分和(1)对应的第三运算结果为S1，对于第三个部分和(1)，第三个部分和(1)对应的第三运算结果为S1，对于第四个部分和(0)，第四个部分和(0)对应的第三运算结果为S0，即，根据该4个部分和(0、1、1、0)、以及两个运算结果(S0和S1)执行第一运算，得到的运算结果分别为：S0、S1、S1、S0。
在上述过程中，对于第n-1层中的每个第一节点，在进行第一运算时，先预先计算得到第一节点对应的两个运算结果，并在第一存储空间中存储第一节点对应的两个运算结果。这样，在第一节点进行第一运算时，根据第一节点对应的部分和在该两个运算结果中选择对应的运算结果即可，即，对于每个第一节点，在进行第一运算时，只需2*Q α比特的存储空间。对于第n-1层的N/2个第一节点，需要
Figure PCTCN2020118354-appb-000043
比特的存储空间。
而在相关技术中，对于第n-1层中的每个第一节点，在进行第一运算时，分别根据第一节点对应的每个部分和序进行一次第一运算，第一节点对应L个部分和，因此，相关技术中，对于每个第一节点，在进行第一运算时，需要L*Q α比特的存储空间。对于第n-1层的N/2个第一节点，需要
Figure PCTCN2020118354-appb-000044
比特的存储空间。
在本申请中，由于L大于2，因此，本申请中第n-1层第一节点在进行第一运算时，所需的存储空间较少。
例如，假设N＝16，L＝32，则在本申请所示的SCL译码过程中，用于存储所需的LLR的存储空间的大小约为107KB。而在相关技术中，在SCL译码过程中，用于存储所需的LLR的存储空间的大小约为198KB。本申请相较于相关技术，SCL译码过程中用于存储所需的LLR的存储空间的大小降低了46％。
下面，通过具体示例，对图7实施例所示的SCL译码方法进行说明。
示例性的，请参见图6，假设N＝16，L＝4，假设在SCL译码开始后，计算第2行节点a 8～a 15中每个节点对应的两个运算结果，并将每个节点对应的运算结果存储至第一存储空间，假设第2行节点a 8～a 15中每个节点对应的两个运算结果如表3所示：
表3
Figure PCTCN2020118354-appb-000045
在SCL译码过程中，假设第2行中的节点a 0～a 7返回的4个部分和序列分别为：01100110、11010101、01110010、01001101。
可以分别在上述4个部分和序列中确定第2行中的节点a 8～a 15中每个节点对应的4个部分和，并根据每个节点对应的部分和，在表3所示的各自对应的两个运算结果中选择每个部分和对应的运算结果，并将选择的运算结果确定为各自节点的LLR。相应的，第2行中的节点a 8～a 15中每个节点对应的部分和、以及根据部分和选择的运算结果可以如表4所示：
表4
Figure PCTCN2020118354-appb-000046
由上可知，当第2行中的节点a 0～a 7返回的部分和序列不同时，确定得到的第2行中的节点a 8～a 15的LLR不同，具体的，每个部分和序列对应的第2行中的节点a 8～a 15的LLR可以如表5所示：
表5
Figure PCTCN2020118354-appb-000047
在上述SCL译码过程中，第2行中的节点a 8～a 15在执行g运算的过程中所需的LLR所占的存储空间为16*Q α，而在相关技术中，第2行中的节点a 8～a 15在执行g运算的过程中所需的LLR所占的存储空间为32*Q α，即，本申请所示的SCL译码过程所需的存储空间相较于相关技术有所降低。
图8为本申请实施例提供的一种SCL译码装置的结构示意图。SCL译码装置10可以通过蝶型译码网络进行SCL译码，所述蝶型译码网络包括n+1层节点，所述蝶型译码网络的第n-1层节点包括用于执行第一运算的N/2个第一节点；请参见图8，SCL译码装置10包括第一获取模块11、第二获取模块12和运算模块13，其中，
所述第一获取模块11用于，获取所述第一节点对应的L个部分和，所述L为所述SCL译码的路径保留数，所述L为大于2的整数，所述N为输入译码器的LLR的个数，N 2 n，所述n为大于或等于1的整数；
所述第二获取模块12用于，在第一存储空间中获取所述第一节点对应的两个运算结果，所述第一存储空间的大小的N*Q α比特，所述第一存储空间用于存储每个第一节点对应的两个运算结果，所述第一节点对应的两个运算结果包括：在部分和为1时执行所述第一运算的运算结果、以及在部分和为0时执行所述第一运算的运算结果，所述Q α为一个LLR的位宽；
所述运算模块13用于，根据所述L个部分和、以及所述两个运算结果，执行所述第一运算。
需要说明的是，在SCL译码的过程中，任意一个第一节点均执行第一运算(还可以理解为，SCL译码装置通过第一节点执行第一运算，或者，SCL译码装置控制第一节点执行第一运算)。上述第一获取模块11、第二获取模块12和运算模块13执行的过程为，任意一个所述第一节点执行第一运算的过程。
可选的，第一获取模块11可以执行图7实施例中的S704。第二获取模块可以执行图7实施例中的S705。运算模块13可以执行图7实施例中的S706。
需要说明的是，本申请实施例所示的SCL译码装置10可以执行上述方法实施例所示的技术方案，其实现原理以及有益效果类似，此处不再进行赘述。
图9为本申请实施例提供的另一种SCL译码装置的结构示意图。在图8所示实施例的基础上，请参见图9，SCL译码装置10还包括存储模块14，其中，
所述运算模块13还用于，在所述第二获取模块12在第一存储空间中获取所述第一节点对应的两个运算结果之前，计算每个第一节点对应的两个运算结果，得到N个运算结果；
所述存储模块14用于，将所述N个运算结果存储至所述第一存储空间。
在一种可能的实施方式中，所述运算模块13具体用于：
针对所述N/2个第一节点中的任意一个第一节点，在N个LLR中确定所述第一节点对应的LLR，所述N个LLR为根据接收到的数据确定得到的；
根据所述第一节点对应的LLRR和第一部分和执行所述第一运算，得到第一运算结果，所述第一部分和的值为1；
根据所述第一节点对应的LLR和第二部分和执行所述第一运算，得到第二运算结果，所述第二部分和的值为0，所述第一节点对应的两个运算结果包括所述第一运算结果和所述第二运算结果。
在一种可能的实施方式中，所述第一获取模块11具体用于：
获取所述N/2个第一节点对应的L个部分和序列，每个部分和序列中包括N/2个部分和，所述L个部分和序列包括所述第n-1层节点中的N/2个第二节点的硬判值，所述N/2个第二节点为所述第n-1层节点中除所述N/2个第一节点之外的节点；
根据所述第一节点在所述N/2个第一节点中的序号，在所述L个部分和序列中确定所述L个部分和。
在一种可能的实施方式中，所述运算模块13具体用于：
针对所述L个部分和中的任意一个第三部分和，在所述两个运算结果中选择所述第三部分和对应的第三运算结果，计算所述第三运算结果所使用的部分和的值与所述第三部分和的值相同。
在一种可能的实施方式中，SCL译码装置10还包括分配模块15，其中，
所述分配模块15用于，在所述第一获取模块11获取所述第一节点对应的L个部分和之前，为所述SCL译码分配第二存储空间；其中，所述第一存储空间为所述第二存储空间的一部分，所述第二存储空间中用于存储所述蝶型译码网络中各节点在执行译码运算时所需的LLR所占的存储空间的大小为：
Figure PCTCN2020118354-appb-000048
其中，所述N为输入译码器的LLR的个数，所述L为所述SCL译码算法对应的路径保留数，所述Q α为一个LLR的位宽，所述Q PM为路径度量值的位宽。
在一种可能的实施方式中，所述第二存储空间的大小为：
Figure PCTCN2020118354-appb-000049
其中，所述N为输入译码器的LLR的个数，所述L为所述SCL译码算法对应的路径保留数，所述Q α为一个LLR的位宽，所述Q PM为路径度量值的位宽。
在一种可能的实施方式中，所述第一运算为g运算。
需要说明的是，本申请实施例所示的SCL译码装置10可以执行上述方法实施例所示的技术方案，其实现原理以及有益效果类似，此处不再进行赘述。
图10为本申请提供的SCL译码装置的硬件结构示意图。请参见图10，该SCL译码装置20包括：存储器21和处理器22，其中，存储器21和处理器22通信；示例性的，存储器21和处理器22通过通信总线23通信，所述存储器21用于存储计算机程序，所述处理器22执行所述计算机程序实现上述实施例所示的方法。
可选的，SCL译码装置20还可以包括发送器和/或接收器。
可选的，上述处理器可以是中央处理单元(Central Processing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请所公开的方法的步骤(图7实施例中的 S701-S706)可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
本申请提供一种计算机可读存储介质，包括指令，当指令在计算机上运行时使得所述计算机执行上述任意方法实施例提供的SCL译码方法。
本申请提供一种芯片，该芯片用于支持接收设备(例如终端设备、网络设备等)实现本申请实施例所示的功能(例如，获取第一节点对应的L个部分和、在第一存储空间中获取所述第一节点对应的两个运算结果、根据所述L个部分和以及所述两个运算结果执行所述第一运算等)，该芯片具体用于芯片系统，该芯片系统可以由芯片构成，也可以包括芯片和其他分立器件。当实现上述方法的为接收设备内的芯片时，芯片包括处理单元，进一步的，芯片还可以包括通信单元，所述处理单元例如可以是处理器，当芯片包括通信单元时，所述通信单元例如可以是输入/输出接口、管脚或电路等。处理单元执行本申请实施例中各个处理模块(例如图8-图9中的第一获取模块11、第二获取模块12、运算模块13、存储模块14和分配模块15)所执行的全部或部分动作，通信单元可执行相应的接收或发送动作，例如，在第一获取模块获取第一节点对应的L个部分和之前，接收待译码信息等。在另一具体的实施例中，本申请中的接收设备的处理模块可以是芯片的处理单元，控制设备的接收模块或发送模块是芯片的通信单元。
实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一可读取存储器中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储器(存储介质)包括：只读存储器(英文：read-only memory，缩写：ROM)、RAM、快闪存储器、硬盘、固态硬盘、磁带(英文：magnetic tape)、软盘(英文：floppy disk)、光盘(英文：optical disc)及其任意组合。
本申请实施例是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理单元以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理单元执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
在本申请中，术语“包括”及其变形可以指非限制性的包括；术语“或”及其变形可以指“和/或”。本本申请中术语“第一”、“第二”等是用于区别类似的对象，而不必用 于描述特定的顺序或先后次序。本申请中，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

Claims (18)

  1. 一种连续抵消列表SCL译码方法，其特征在于，应用于蝶型译码网络，所述蝶型译码网络包括n+1层节点，所述蝶型译码网络的第n-1层节点包括用于执行第一运算的N/2个第一节点，任意一个所述第一节点执行第一运算，包括：
    获取所述第一节点对应的L个部分和，所述L为所述SCL译码的路径保留数，所述L为大于2的整数，所述N为输入译码器的LLR的个数，N＝2 n，所述n为大于或等于1的整数；
    在第一存储空间中获取所述第一节点对应的两个运算结果，所述第一存储空间的大小的N*Q α比特，所述第一存储空间用于存储每个第一节点对应的两个运算结果，所述第一节点对应的两个运算结果包括：在部分和为1时执行所述第一运算的运算结果、以及在部分和为0时执行所述第一运算的运算结果，所述Q α为一个对数似然比LLR的位宽；
    根据所述L个部分和、以及所述两个运算结果，执行所述第一运算。
  2. 根据权利要求1所述的方法，其特征在于，在第一存储空间中获取所述第一节点对应的两个运算结果之前，还包括：
    计算每个第一节点对应的两个运算结果，得到N个运算结果；
    将所述N个运算结果存储至所述第一存储空间。
  3. 根据权利要求2所述的方法，其特征在于，针对所述N/2个第一节点中的任意一个第一节点；计算所述第一节点对应的两个运算结果，包括：
    在N个LLR中确定所述第一节点对应的LLR，所述N个LLR为根据接收到的数据确定得到的；
    根据所述第一节点对应的LLR和第一部分和执行所述第一运算，得到第一运算结果，所述第一部分和的值为1；
    根据所述第一节点对应的LLR和第二部分和执行所述第一运算，得到第二运算结果，所述第二部分和的值为0，所述第一节点对应的两个运算结果包括所述第一运算结果和所述第二运算结果。
  4. 根据权利要求1-3任一项所述的方法，其特征在于，获取所述第一节点对应的L个部分和，包括：
    获取所述N/2个第一节点对应的L个部分和序列，每个部分和序列中包括N/2个部分和，所述L个部分和序列包括所述第n-1层节点中的N/2个第二节点的硬判值，所述N/2个第二节点为所述第n-1层节点中除所述N/2个第一节点之外的节点；
    根据所述第一节点在所述N/2个第一节点中的序号，在所述L个部分和序列中确定所述L个部分和。
  5. 根据权利要求1-4任一项所述的方法，其特征在于，根据所述L个部分和、以及所述两个运算结果，执行所述第一运算，包括：
    针对所述L个部分和中的任意一个第三部分和，在所述两个运算结果中选择所述第三部分和对应的第三运算结果，计算所述第三运算结果所使用的部分和的值与所述第三部分和的值相同。
  6. 根据权利要求1-5任一项所述的方法，其特征在于，获取所述第一节点对应的 L个部分和之前，还包括：
    为所述SCL译码分配第二存储空间；其中，所述第一存储空间为所述第二存储空间的一部分，所述第二存储空间中用于存储所述蝶型译码网络中各节点在执行译码运算时所需的LLR所占的存储空间的大小为：
    Figure PCTCN2020118354-appb-100001
    其中，所述N为输入译码器的LLR的个数，所述L为所述SCL译码算法对应的路径保留数，所述Q α为一个LLR的位宽，所述Q PM为路径度量值的位宽。
  7. 根据权利要求6所述的方法，其特征在于，所述第二存储空间的大小为：
    Figure PCTCN2020118354-appb-100002
    其中，所述N为输入译码器的LLR的个数，所述L为所述SCL译码算法对应的路径保留数，所述Q α为一个LLR的位宽，所述Q PM为路径度量值的位宽。
  8. 根据权利要求1-7任一项所述的方法，其特征在于，所述第一运算为g运算。
  9. 一种SCL译码装置，其特征在于，应用于蝶型译码网络，所述蝶型译码网络包括n+1层节点，所述蝶型译码网络的第n-1层节点包括用于执行第一运算的N/2个第一节点；所述装置包括第一获取模块、第二获取模块和运算模块，其中，
    所述第一获取模块用于，获取所述第一节点对应的L个部分和，所述L为所述SCL译码的路径保留数，所述L为大于2的整数，所述N为输入译码器的LLR的个数，N＝2 n，所述n为大于或等于1的整数；
    所述第二获取模块用于，在第一存储空间中获取所述第一节点对应的两个运算结果，所述第一存储空间的大小的N*Q α比特，所述第一存储空间用于存储每个第一节点对应的两个运算结果，所述第一节点对应的两个运算结果包括：在部分和为1时执行所述第一运算的运算结果、以及在部分和为0时执行所述第一运算的运算结果，所述Q α为一个对数似然比LLR的位宽；
    所述运算模块用于，根据所述L个部分和、以及所述两个运算结果，执行所述第一运算。
  10. 根据权利要求9所述的装置，其特征在于，所述装置还包括存储模块，其中，
    所述运算模块还用于，在所述第二获取模块在第一存储空间中获取所述第一节点对应的两个运算结果之前，计算每个第一节点对应的两个运算结果，得到N个运算结果；
    所述存储模块用于，将所述N个运算结果存储至所述第一存储空间。
  11. 根据权利要求10所述的装置，其特征在于，所述运算模块具体用于：
    针对所述N/2个第一节点中的任意一个第一节点，在N个LLR中确定所述第一节点对应的LLR，所述N个LLR为根据接收到的数据确定得到的；
    根据所述第一节点对应的LLRR和第一部分和执行所述第一运算，得到第一运算结果，所述第一部分和的值为1；
    根据所述第一节点对应的LLR和第二部分和执行所述第一运算，得到第二运算结果，所述第二部分和的值为0，所述第一节点对应的两个运算结果包括所述第一运算结果和所述第二运算结果。
  12. 根据权利要求9-11任一项所述的装置，其特征在于，所述第一获取模块具体用于：
    获取所述N/2个第一节点对应的L个部分和序列，每个部分和序列中包括N/2个部分和，所述L个部分和序列包括所述第n-1层节点中的N/2个第二节点的硬判值，所述N/2个第二节点为所述第n-1层节点中除所述N/2个第一节点之外的节点；
    根据所述第一节点在所述N/2个第一节点中的序号，在所述L个部分和序列中确定所述L个部分和。
  13. 根据权利要求9-12任一项所述的装置，其特征在于，所述运算模块具体用于：
    针对所述L个部分和中的任意一个第三部分和，在所述两个运算结果中选择所述第三部分和对应的第三运算结果，计算所述第三运算结果所使用的部分和的值与所述第三部分和的值相同。
  14. 根据权利要求9-13任一项所述的装置，其特征在于，所述装置还包括分配模块，其中，
    所述分配模块用于，在所述第一获取模块获取所述第一节点对应的L个部分和之前，为所述SCL译码分配第二存储空间；其中，所述第一存储空间为所述第二存储空间的一部分，所述第二存储空间中用于存储所述蝶型译码网络中各节点在执行译码运算时所需的LLR所占的存储空间的大小为：
    Figure PCTCN2020118354-appb-100003
    其中，所述N为输入译码器的LLR的个数，所述L为所述SCL译码算法对应的路径保留数，所述Q α为一个LLR的位宽，所述Q PM为路径度量值的位宽。
  15. 根据权利要求14所述的装置，其特征在于，所述第二存储空间的大小为：
    Figure PCTCN2020118354-appb-100004
    其中，所述N为输入译码器的LLR的个数，所述L为所述SCL译码算法对应的路径保留数，所述Q α为一个LLR的位宽，所述Q PM为路径度量值的位宽。
  16. 根据权利要求9-15任一项所述的装置，其特征在于，所述第一运算为g运算。
  17. 一种SCL译码装置，其特征在于，包括存储器和处理器，所述处理器执行所述存储器中的程序指令，用于实现权利要求1-8任一项所述的SCL译码方法。
  18. 一种存储介质，其特征在于，所述存储介质用于存储计算机程序，所述计算机程序用于实现权利要求1-8任一项所述的SCL译码方法。
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