WO2021064511A1 - 半導体装置および判定システム - Google Patents

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WO2021064511A1
WO2021064511A1 PCT/IB2020/058811 IB2020058811W WO2021064511A1 WO 2021064511 A1 WO2021064511 A1 WO 2021064511A1 IB 2020058811 W IB2020058811 W IB 2020058811W WO 2021064511 A1 WO2021064511 A1 WO 2021064511A1
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circuit
transistor
function
determination
data
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PCT/IB2020/058811
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井上聖子
肝付彩奈
鴇巣敦哉
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株式会社半導体エネルギー研究所
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Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition of matter.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics. Therefore, semiconductor elements such as transistors and diodes, and circuits including semiconductor elements are semiconductor devices.
  • semiconductor elements such as transistors and diodes, and circuits including semiconductor elements are semiconductor devices.
  • display devices, light emitting devices, lighting devices, electro-optical devices, communication devices, electronic devices, and the like may include semiconductor elements and semiconductor circuits. Therefore, display devices, light emitting devices, lighting devices, electro-optic devices, image pickup devices, communication devices, electronic devices, and the like may also be referred to as semiconductor devices.
  • 4G 4th generation mobile communication system
  • 5G 5th generation mobile communication system
  • 5G communication frequencies of 3.7 GHz band, 4.5 GHz band, and 28 GHz band are used.
  • Semiconductor devices compatible with 5G are manufactured using semiconductors that use one type of element such as Si as the main component and compound semiconductors that use multiple types of elements such as Ga and As as the main components. Furthermore, oxide semiconductors, which are a type of metal oxide, are attracting attention.
  • Non-Patent Document 1 In oxide semiconductors, CAAC (c-axis aligned crystalline) structures and nc (nanocrystalline) structures that are neither single crystal nor amorphous have been found (see Non-Patent Document 1 and Non-Patent Document 2).
  • Non-Patent Document 1 and Non-Patent Document 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • Patent Document 1 describes that, among the DVFS (Dynamic Voltage and Frequency Scaling) method and the PG method, a method that is advantageous for power reduction is implemented.
  • DVFS Dynamic Voltage and Frequency Scaling
  • One aspect of the present invention is to provide a new semiconductor device or a method of operating a new semiconductor device.
  • one aspect of the present invention is to provide a new determination system or an operation method of the new determination system.
  • one aspect of the present invention is to reduce power consumption, for example, to reduce hibernation power.
  • one aspect of the present invention is to reduce the time required for the process of returning from the hibernation state to the normal state, or to reduce the energy required for the process.
  • one aspect of the present invention is to reduce the power consumption of the circuit for making a determination.
  • one aspect of the present invention is to improve the accuracy of the determination system.
  • one aspect of the present invention is to improve the safety of the object to be monitored by the sensor element.
  • one aspect of the present invention is to provide a system for easily monitoring an object.
  • One aspect of the present invention includes a detection circuit, a first determination circuit, a second determination circuit, a power supply circuit, and a power supply management device, and the detection circuit analyzes the first data and first.
  • the first determination circuit and the second determination circuit have a function of performing a first determination in which a value of 1 or a second value is selected, and the first determination circuit and the second determination circuit have a function of extracting features of an image, and the first determination determines.
  • the power supply management device has a function of supplying a voltage from the power supply circuit to the first determination circuit, and the first determination circuit analyzes the first data and second.
  • the second determination circuit is a semiconductor device having a function of making a determination and having a function of analyzing the first data and making a third determination when the occurrence of an event is detected in the second determination. is there.
  • the first determination circuit has a function of performing contour extraction.
  • the first determination circuit has a function of performing contour extraction
  • the second determination circuit is a deep neural network, a convolutional neural network, a recurrent neural network, a self-encoder, a deep Boltzmann machine, and a deep belief. It is preferred to have the ability to perform one or more techniques selected from the network.
  • the event is preferably human detection using contour extraction.
  • the first determination circuit has a function of performing human face recognition using contour extraction.
  • one aspect of the present invention includes an imaging device, a detection circuit, a processing device, a second determination circuit, and a power supply circuit
  • the processing device includes a first determination circuit, a power supply management device, and the like. It has a processor core and a storage circuit, the processor core has a function of giving a command to a first determination circuit, and the storage circuit has a function of holding data generated by the processor core, and has an image pickup apparatus. Has a function of acquiring the first data, and the detection circuit has a function of analyzing the first data and making a first determination that the first value or the second value is selected.
  • the first determination circuit and the second determination circuit have a function of extracting features of an image, and when a first value is selected by the first determination, the power supply management device makes a first determination from the power supply circuit.
  • the first determination circuit has a function of supplying a voltage to the circuit
  • the first determination circuit has a function of analyzing the first data and making a second determination
  • the second determination circuit has a function of generating an event in the second determination.
  • the image pickup apparatus is a determination system having a plurality of pixel circuits arranged in a matrix.
  • the storage circuit includes a first transistor and a first capacitive element, and one of the source and drain of the first transistor is electrically connected to one electrode of the first capacitive element.
  • the first transistor preferably has an oxide semiconductor in the channel forming region.
  • the storage circuit includes a first transistor and a first capacitive element, and one of the source and drain of the first transistor is electrically connected to one electrode of the first capacitive element.
  • the first transistor has a transistor having an oxide semiconductor in the channel forming region
  • each of the plurality of pixel circuits has a photoelectric conversion device, a second transistor, a second capacitive element, and the like.
  • One electrode of the photoelectric conversion device is electrically connected to one of the source and drain of the second transistor, and the other of the source and drain of the second transistor is one of the second capacitive elements. It is preferably electrically connected to the electrode and the second transistor has an oxide semiconductor in the channel forming region.
  • the first determination circuit has a function of performing contour extraction.
  • the first determination circuit has a function of performing contour extraction
  • the second determination circuit is a deep neural network, a convolutional neural network, a recurrent neural network, a self-encoder, a deep Boltzmann machine, and a deep belief. It is preferred to have the ability to perform one or more techniques selected from the network.
  • the present invention it is possible to provide a novel semiconductor device or a method of operating a new semiconductor device. Further, according to one aspect of the present invention, it is possible to provide a novel determination system or an operation method of the novel determination system. Further, according to one aspect of the present invention, it is possible to reduce the power consumption, for example, the power consumption in the hibernation state. Further, according to one aspect of the present invention, it is possible to shorten the time required for the process of returning from the hibernation state to the normal state, or to reduce the energy required for the process. Further, according to one aspect of the present invention, the power consumption of the circuit for making a determination can be reduced. Further, according to one aspect of the present invention, the accuracy of the determination system can be improved. Further, according to one aspect of the present invention, the safety of the object monitored by the sensor element can be enhanced. Further, according to one aspect of the present invention, it is possible to provide a system for easily monitoring an object.
  • FIG. 1 is a block diagram showing a configuration example of a determination system.
  • FIG. 2 is a block diagram showing a configuration example of the determination system.
  • FIG. 3 is a flow chart showing an operation example of the semiconductor device.
  • 4A and 4B are block diagrams showing a configuration example of a semiconductor device.
  • 5A to 5D are diagrams for explaining an operation example of power management of the semiconductor device.
  • FIG. 6 is a flowchart showing an operation example of power management of the semiconductor device.
  • 7A and 7B are block diagrams showing a configuration example of a semiconductor device.
  • FIG. 8 is a block diagram showing a configuration example of the processor core.
  • FIG. 9 is a circuit diagram showing a configuration example of the storage circuit.
  • FIG. 10 is a timing chart for explaining an operation example of the storage circuit.
  • FIG. 11 is a circuit diagram showing a configuration example of a memory cell of the cache.
  • FIG. 12 is a timing chart illustrating an operation example of the memory cell.
  • FIG. 13A is a functional block diagram showing a configuration example of the NO SRAM.
  • FIG. 13B is a circuit diagram showing a configuration example of a memory cell.
  • FIG. 14A is a circuit diagram showing a configuration example of a memory cell array.
  • 14B and 14C are circuit diagrams showing a configuration example of a memory cell.
  • FIG. 15A is a circuit diagram showing a configuration example of a memory cell of the DOSRAM.
  • FIG. 15B is a diagram showing an example of a laminated structure of DOSRAM.
  • 16A and 16B are diagrams showing a configuration example of a neural network.
  • FIG. 15A is a circuit diagram showing a configuration example of a memory cell of the cache.
  • FIG. 12 is a timing chart illustrating an operation example of the memory cell.
  • FIG. 17 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 18 is a diagram showing a configuration example of a memory cell.
  • FIG. 19 is a diagram showing a configuration example of an offset circuit.
  • FIG. 20 is a timing chart.
  • FIG. 21A is a block diagram illustrating an imaging device.
  • 21B and 21C are circuit diagrams illustrating a pixel circuit.
  • FIG. 22A is a diagram illustrating the operation of the rolling shutter.
  • FIG. 22B is a diagram illustrating the operation of the global shutter.
  • 23A and 23B are timing charts illustrating the operation of the pixel circuit.
  • 24A and 24B are circuit diagrams illustrating a pixel circuit.
  • FIG. 25 is a circuit diagram and a block diagram illustrating a read-out circuit.
  • 26A and 26B are cross-sectional views illustrating pixels.
  • 27A, 27B and 27C are diagrams illustrating Si transistors.
  • 28A and 28B are cross-sectional views illustrating pixels.
  • 29A, 29B, 29C and 29D are diagrams illustrating an OS transistor.
  • 30A and 30B are cross-sectional views illustrating an example of an electronic device.
  • the position, size, range, etc. of each configuration shown in the drawings, etc. may not represent the actual position, size, range, etc. in order to facilitate understanding of the invention. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings and the like.
  • the resist mask or the like may be unintentionally reduced due to processing such as etching, but it may not be reflected in the figure for easy understanding.
  • top view also referred to as “plan view”
  • perspective view the description of some components may be omitted in order to make the drawing easier to understand.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the "terminal" in the electric circuit means a part where current input or output, voltage input or output, or signal reception or transmission is performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • the terms “upper” and “lower” in the present specification and the like do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • electrode B on the insulating layer A it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • source and drain functions are interchanged depending on operating conditions, such as when transistors with different polarities are used or when the direction of current changes during circuit operation, so which one is the source or drain is limited. Is difficult. Therefore, in the present specification, the terms source and drain can be used interchangeably.
  • electrically connected includes a case where it is directly connected and a case where it is connected via "something having some electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets. Therefore, even when it is expressed as “electrically connected", in an actual circuit, there is a case where there is no physical connection part and only the wiring is extended.
  • parallel means, for example, a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • vertical and orthogonal mean, for example, a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • the voltage often indicates the potential difference between a certain potential and a reference potential (for example, ground potential or source potential). Therefore, it is often possible to paraphrase voltage and potential. In the present specification and the like, voltage and potential can be paraphrased unless otherwise specified.
  • semiconductor Even when the term "semiconductor” is used, for example, if the conductivity is sufficiently low, it has the characteristics of an "insulator". Therefore, it is possible to replace “semiconductor” with “insulator". In this case, the boundary between “semiconductor” and “insulator” is ambiguous, and it is difficult to make a strict distinction between the two. Therefore, the "semiconductor” and “insulator” described herein may be interchangeable.
  • ordinal numbers such as “first" and “second” in the present specification and the like are added to avoid confusion of the components, and do not indicate any order or order such as process order or stacking order. ..
  • terms that do not have ordinal numbers in the present specification and the like may have ordinal numbers within the scope of claims in order to avoid confusion of components.
  • different ordinal numbers may be added within the scope of claims.
  • the ordinal numbers may be omitted in the scope of claims.
  • the "on state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically short-circuited (also referred to as “conduction state”).
  • the “off state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically cut off (also referred to as “non-conducting state”).
  • the "on current” may mean a current flowing between the source and the drain when the transistor is in the on state.
  • the “off current” may mean a current flowing between the source and the drain when the transistor is in the off state.
  • a high power potential (hereinafter, also referred to as “power potential VDD”, “VDD”, “H potential”, or “H”) means a low power potential (hereinafter, “power potential VSS””. , “VSS”, “L potential”, or “L”).
  • VSS indicates a power supply potential having a potential lower than VDD.
  • the ground potential (hereinafter, also simply referred to as “GND” or “GND potential”) can be used as VDD or VSS.
  • VDD is the ground potential
  • VSS is a potential lower than the ground potential
  • VDD is a potential higher than the ground potential.
  • the gate means a part or all of the gate electrode and the gate wiring.
  • the gate wiring refers to wiring for electrically connecting the gate electrode of at least one transistor to another electrode or another wiring.
  • the source means a part or all of a source area, a source electrode, and a source wiring.
  • the source region refers to a region of the semiconductor layer having a resistivity of a certain value or less.
  • the source electrode refers to a conductive layer in a portion connected to the source region.
  • the source wiring is a wiring for electrically connecting the source electrode of at least one transistor to another electrode or another wiring.
  • the drain means a part or all of the drain region, the drain electrode, and the drain wiring.
  • the drain region refers to a region of the semiconductor layer having a resistivity of a certain value or less.
  • the drain electrode refers to a conductive layer at a portion connected to the drain region.
  • the drain wiring refers to wiring for electrically connecting the drain electrode of at least one transistor to another electrode or another wiring.
  • H indicating the H potential
  • L indicating the L potential
  • “H” or “L” may be added with enclosing characters to the wiring and electrodes where the potential change has occurred.
  • an “x” symbol may be added over the transistor.
  • the terminal may refer to an aggregate of multiple terminals. For example, an independent signal is given to each terminal of an aggregate of a plurality of terminals, and one or more wires are electrically connected to each terminal.
  • Transistors have three terminals called gates, sources, and drains.
  • the gate is a terminal that functions as a control terminal that controls the conduction state of the transistor.
  • a pair of input / output terminals (nodes) that function as sources or drains have one source and the other drain depending on the type of transistor and the high and low potentials given to each terminal (node).
  • a node to which a low potential is given is called a source
  • a node to which a high potential is given is called a drain.
  • a node to which a low potential is given is called a drain
  • a node to which a high potential is given is called a source.
  • two terminals (nodes) other than the gate may be referred to as a first terminal (node) and a second terminal (node).
  • one of the two input / output terminals (nodes) of the transistor may be limited to the source and the other to the drain.
  • the magnitude relationship of the potentials applied to the three terminals of the transistor may change, and the source and drain may be interchanged. Therefore, in one aspect of the invention, the distinction between the source and drain of a transistor is not limited to the description in the specification and drawings.
  • connection destinations of all the terminals of active elements for example, transistors, diodes, etc.
  • passive elements for example, capacitive elements, resistance elements, etc.
  • the aspect in which the connection destination is specified is described in the present specification or the like
  • it can be determined that one aspect of the invention in which the connection destination is not specified is described in the present specification or the like. It may be possible.
  • one aspect of the invention can be configured by specifying the connection destination of only some terminals of active elements (transistors, diodes, etc.), passive elements (capacitive elements, resistance elements, etc.) and the like. In some cases.
  • connection destination if at least a connection destination is specified for a certain circuit, a person skilled in the art may be able to specify the invention.
  • a person skilled in the art may be able to specify the invention by at least specifying the function of a certain circuit. That is, if the function can be specified, it can be said that the aspect of the invention is clear. Then, it may be possible to determine that one aspect of the invention whose function has been specified is described in the present specification and the like. Therefore, if the connection destination of a certain circuit is specified without specifying the function, one aspect of the invention is disclosed, and one aspect of the invention can be configured. Alternatively, one aspect of the invention is disclosed by specifying the function of a certain circuit without specifying the connection destination, and one aspect of the invention can be configured.
  • the determination system of one aspect of the present invention includes a semiconductor device. Further, the determination system of one aspect of the present invention preferably includes an image pickup device in addition to the semiconductor device.
  • the semiconductor device of one aspect of the present invention includes a processing device.
  • the processing apparatus of one aspect of the present invention has a function of turning off the power supply of a part of the circuit by a power gating operation. The power supply of the circuit in the off mode can return to the on mode according to the interrupt request.
  • FIG. 1 shows a configuration example of a determination system having a semiconductor device and a device such as an image pickup device.
  • the semiconductor device 700 shown in FIG. 1 is electrically connected to the image pickup device 601.
  • the semiconductor device 700 includes a detection circuit 92, a processing unit (PU: Processing Unit) 20, and a determination circuit 91.
  • the PU 20 has a preliminary determination circuit 80.
  • the determination circuit 91 has a function of performing an operation using a neural network.
  • the preliminary determination circuit 80 may be referred to as a first determination circuit, and the determination circuit 91 may be referred to as a second determination circuit.
  • the image pickup device 601 has a function of capturing visible light. Further, it is preferable that the image pickup apparatus 601 has a function of capturing infrared light.
  • a light source may be prepared and the light source may be applied to the subject at the time of imaging by the image pickup apparatus 601.
  • the configuration example shown in FIG. 1 has a display device 602.
  • the display device 602 is electrically connected to the image pickup device 601.
  • the display device 602 has a function of displaying an image captured by the image pickup device 601.
  • the display device 602 has, for example, a display unit and a drive circuit for controlling the display unit.
  • the configuration example shown in FIG. 1 has a terminal 603.
  • the semiconductor device 700 preferably has a function of wirelessly communicating with the terminal 603.
  • the semiconductor device 700 has, for example, an antenna for wireless communication.
  • the semiconductor device 700 can perform analysis stepwise in the order of the detection circuit 92, the preliminary determination circuit 80, and the determination circuit 91. The more steps you take, the more accurate your analysis will be. The more steps the analysis is performed, the more accurate the judgment can be.
  • the scale of the arithmetic circuit increases, and the power consumption of the semiconductor device 700 may increase. Therefore, when it is determined that the analysis is sufficient in the detection circuit 92 or the preliminary determination circuit 80, it is not necessary to proceed to the next stage. The smaller the number of steps, the more the power consumption of the semiconductor device 700 can be reduced.
  • the semiconductor device of one aspect of the present invention has a function of determining whether or not an abnormal event has occurred. Further, in the semiconductor device of one aspect of the present invention, it is preferable that the determination is made stepwise. In this case, in the initial stage, it is not necessary to determine only whether or not an event has occurred and whether or not the generated event is abnormal.
  • the detection circuit 92 is given the imaging data of the imaging device 601.
  • the detection circuit 92 has a function of performing binary classification. More specifically, the detection circuit 92 has a function of analyzing the given data and determining whether or not an event has occurred. Further, the detection circuit 92 does not determine, for example, whether or not the generated event is abnormal.
  • the detection circuit 92 analyzes, for example, the imaging data and makes the first determination.
  • the first determination is binary classification. If it exceeds a predetermined standard, the first value is selected, and if it does not exceed the predetermined standard, the second value is selected.
  • exceeding a predetermined standard means that, for example, the imaging data is analyzed, the result is quantified, and the obtained numerical value exceeds the standard.
  • the imaging data is analyzed in the preliminary determination circuit 80.
  • the imaging device 601 is used for discriminating a suspicious person.
  • an image presumed to be a person is detected in the captured image, it may be determined that an "event has occurred".
  • the imaged person is not necessarily a suspicious person.
  • the event may be a simple event.
  • the event may be "detecting the movement of the subject”.
  • the event may be "subject detection”.
  • the event may be a "significant change in brightness”.
  • the detection circuit 92 performs simpler calculations than the calculations in the preliminary determination circuit 80 and the determination circuit 91, which will be described later. For example, the detection circuit 92 analyzes the spatial luminance distribution of the imaging data and detects the subject. Alternatively, for example, the detection circuit 92 sets a threshold value, and if the obtained data exceeds the threshold value, determines that an event has occurred.
  • the detection circuit 92 has a function of giving a signal INT to the PU 20 when an event occurs.
  • the signal INT is a signal requesting interrupt processing.
  • the power supply of a circuit in the off mode in the PU 20, for example, a circuit such as a processor core can return to the on mode in response to an interrupt request.
  • the PU 20 executes a desired instruction and determines whether or not an abnormal event has occurred in the preliminary determination circuit 80 of the PU 20. Specifically, for example, the preliminary determination circuit 80 analyzes the imaging data and determines whether or not a suspicious person is shown.
  • PU20 is a circuit that has a function of executing instructions. The detailed configuration of the PU 20 will be described later.
  • the preliminary determination circuit 80 may not determine whether or not the subject is a suspicious person, but may only determine whether or not the subject is a "human". In such a case, the determination circuit 91 may determine whether or not the subject is a suspicious person.
  • the preliminary determination circuit 80 extracts the outline of the subject and detects a human being, for example.
  • a method of contour extraction for example, a comparison of spatial brightness can be used. Specifically, for example, analysis using HoG (Histogram of Oriented Gradient) and SVM (Support Vector Machine) can be performed.
  • the preliminary determination circuit 80 may analyze, for example, a temporal change of the subject, more specifically, for example, a change of the subject for each frame. By analyzing the temporal change of the subject, it may be inferred whether or not the human movement is suspicious.
  • the preliminary determination circuit 80 preferably performs analysis with lower power consumption than the determination circuit 91.
  • the preliminary determination circuit 80 preferably performs an operation on a smaller scale than the determination circuit 91. It is preferable that the preliminary determination circuit 80 performs the calculation in a shorter time than the determination circuit 91.
  • the preliminary determination circuit 80 uses a neural network, it is preferable to perform an operation on a smaller scale than the determination circuit 91.
  • the preliminary determination circuit 80 and the determination circuit 91 both perform a convolutional neural network (CNN)
  • CNN convolutional neural network
  • the number of layers of the intermediate layer used in the preliminary determination circuit 80 is the layer of the intermediate layer used in the determination circuit 91. Less than a number.
  • the imaging data or the data obtained by converting the imaging data is analyzed, and the second determination is performed.
  • the determination circuit 91 analyzes the imaging data or the data obtained by converting the imaging data as the next step. More specifically, for example, when it is determined that an abnormal event has occurred in the second determination, in order to improve the accuracy of the determination, further analysis is performed in the determination circuit 91, and an abnormal event occurs. It is preferable to determine whether or not.
  • the determination circuit 91 has, for example, a function of performing an operation using a neural network.
  • the accuracy of the judgment can be improved by performing a more detailed analysis with the judgment circuit 91. Further, when the preliminary determination circuit 80 makes a determination in advance and it is determined that no abnormal event has occurred, it is not necessary to perform the calculation in the determination circuit 91, so that the power consumption of the semiconductor device 700 can be reduced. it can.
  • the determination circuit 91 can perform calculations with higher accuracy than the preliminary determination circuit 80.
  • the determination circuit 91 preferably performs analysis using artificial intelligence (AI).
  • AI artificial intelligence
  • the determination circuit 91 is selected from a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network (DBN), and the like. It is preferable to perform the method described in 1 or a method in which two or more are combined to analyze the imaging data. More specifically, in the determination circuit 91, CNN can be used for image feature extraction.
  • a process of increasing the resolution of the image, a process of coloring a black-and-white image, or the like may be performed before the feature extraction of the image using CNN or the like is performed.
  • a colorization method for example, a method called a hostile generation network (GAN) may be used.
  • GAN hostile generation network
  • the semiconductor device 700 When it is determined in the determination circuit 91 that an abnormal event has occurred, the semiconductor device 700 gives a signal notifying the abnormality to the terminal 603 by wireless communication. Further, the image data determined that an abnormal event has occurred may be transmitted together with the signal notifying the abnormality. At this time, image data that has undergone resolution-enhancing processing or colorization processing may be transmitted.
  • the semiconductor device 700 shown in FIG. 1 includes a power supply circuit 10, a PU 20, a determination circuit 91, and a detection circuit 92.
  • the semiconductor device 700 is electrically connected to the image pickup device 601.
  • the PU20 is a circuit that has a function of executing instructions.
  • the PU 20 has a plurality of functional circuits integrated on one chip.
  • the PU 20 includes a processor core 30, a power management device (PMU) 60, a clock control circuit 65, a power switch (PSW) 70, a preliminary determination circuit 80, a memory 81, a circuit 82, an interface 88, and a bus line 89.
  • PMU power management device
  • PSW power switch
  • the PU 20 may also have a cache 40 and a power switch (PSW) 71. Details of the cache 40 and PSW71 will be described later.
  • PSW power switch
  • the processor core 30, PMU60, cache 40, PSW70, PSW71, preliminary determination circuit 80, memory 81, circuit 82 and interface 88 are electrically connected via the bus line 89. Each circuit can exchange signals via the bus line 89.
  • the processor core 30 has, for example, a function of giving an instruction to the preliminary determination circuit 80.
  • the memory 81 has a function of holding the imaging data given to the PU 20 from the imaging device 601.
  • a memory configured by using an OS transistor described later may be used.
  • the interface 88 has a function of exchanging signals with an external device of the PU 20.
  • the interface 88 has a function of giving an interrupt signal INT given from the detection circuit 92 to the processor core 30 and the PMU 60 via the bus line 89.
  • the interface 88 has a function of receiving a signal from the processor core 30 or the like via the bus line 89 and giving a signal OU1 as a control signal to the determination circuit 91 based on the received signal. Further, the determination circuit 91 has a function of giving a signal IN1 to the interface 88 as a determination result.
  • the circuit 82 has, for example, an analog-digital conversion circuit (hereinafter referred to as an AD conversion circuit). Further, the circuit 82 may have a circuit for performing wireless communication. Examples of circuits for performing wireless communication include modulation circuits and demodulation circuits.
  • FIG. 2 shows an example in which the power supply circuit 10 is provided on a chip different from the PU 20.
  • the power supply circuit 10 has a function of inputting the power supply potential M VDD to the PU 20.
  • a reference clock signal CLK is externally given to the clock control circuit 65.
  • the clock control circuit 65 has a function of giving a clock signal to each circuit of the PU 20. Further, the return sequence can be executed by inputting the signal INT, which is an interrupt signal requesting interrupt processing, from the outside to the interface 88.
  • the PMU 60 has a function of generating a control signal and giving it to the power supply circuit 10.
  • the number of bits that the processing device can handle in the arithmetic circuit or the like can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, or the like.
  • the clock control circuit 65 has a function of inputting a reference clock signal CLK, generating a gated clock signal, and outputting the gated clock signal.
  • the imaging data captured by the imaging device 601 is, for example, analog data.
  • the image pickup device 601 has an AD conversion circuit, it is preferable that the analog data captured by the image pickup device 601 is converted by the AD conversion circuit and then given to the semiconductor device 700.
  • analog data captured by the image pickup device 601 may be given to the semiconductor device 700 without being converted into digital data.
  • the semiconductor device 700 may perform data conversion using the AD conversion circuit included in the circuit 82.
  • Digital data converted by, for example, an AD conversion circuit is given to the detection circuit 92.
  • the detection circuit 92 may have a function of analyzing analog data.
  • the preliminary determination circuit 80 is given, for example, digital data converted by an AD conversion circuit.
  • the preliminary determination circuit 80 may have a function of analyzing analog data.
  • the determination circuit 91 is given, for example, digital data converted by an AD conversion circuit.
  • the determination circuit 91 may have a function of analyzing analog data.
  • step S000 the process is started.
  • step S001 the imaging data of the imaging device 601 is given to the detection circuit 92.
  • the captured data is, for example, a still image of a monitoring location or a moving image.
  • step S002 the detection circuit 92 analyzes the imaging data. If the detection circuit 92 determines that "an event has occurred” as a result of the analysis, the process proceeds to step S003. If it is determined that "an event has not occurred", the process returns to step S001.
  • the occurrence of an event is, for example, a case where a "human” is detected, or a case where a simpler event occurs.
  • the simple events are, for example, the above-mentioned “detection of movement of subject", “detection of subject", "significant change in brightness” and the like.
  • step S003 the signal INT is given to the PU 20 from the detection circuit 92, and the PU 20 executes the return sequence.
  • the imaging data of the imaging device 601 or the data obtained by processing the imaging data of the imaging device 601 is given to the PU 20.
  • the processing added to the imaging data is, for example, one or more selected from processing such as signal amplification, signal analog-to-digital conversion processing, digital-to-analog conversion processing, signal compression, and signal restoration. Refers to the combination of.
  • step S004 the preliminary determination circuit 80 of the PU 20 analyzes the imaging data.
  • the analysis of the imaging data for example, it refers to the detection of "human” by contour extraction using HoG and SVM.
  • step S005 if the preliminary determination circuit 80 determines that "an event has occurred” as a result of the analysis in step S004, the process proceeds to step S006. If it is determined that "an event has not occurred", the process proceeds to step S009.
  • the preliminary determination circuit 80 may determine not only whether or not an event has occurred, but also whether or not the generated event is abnormal. For example, after detecting "human” by contour extraction, face recognition of the detected "human” may be performed.
  • step S009 the PU 20 shifts to the hibernation state. After that, the process returns to step S001.
  • step S006 the imaging data of the imaging device 601 or the data obtained by processing the imaging data of the imaging device 601 is given to the determination circuit 91, and the determination circuit 91 analyzes the imaging data. Specifically, for example, feature extraction using CNN is performed to recognize a "human" face. After that, the recognized face is collated with the database to determine whether it is a dangerous person.
  • the database is contained in, for example, the PU 20 or the determination circuit 91. Alternatively, the database may be owned by an external server. It is preferable that the external server and the PU 20 communicate wirelessly, for example, and transfer data between the server and the PU 20.
  • step S007 if the determination circuit 91 determines that an abnormal event has occurred as a result of the analysis in step S006, the process proceeds to step S008. If it is determined that no abnormal event has occurred, the process proceeds to step S009.
  • the occurrence of an abnormal event refers to, for example, the case where an unexpected subject is detected.
  • the occurrence of an abnormal event refers to, for example, the case where an object, subject, human, or the like that matches or is likely to match the database registered in advance is detected.
  • the abnormal event refers to a case where an object, a subject, a human being, etc., which is judged to be dangerous, is detected.
  • the abnormal event means, for example, that the determination circuit 91 determines that the recognized "human" face is likely to match the dangerous person as a result of the analysis of the imaging data.
  • step S008 the semiconductor device 700 gives a signal notifying the terminal 603 of the abnormality.
  • the semiconductor device 700 may give the terminal 603 an image of the face of a "human” determined to have a high possibility of matching with a dangerous person.
  • the processor core, storage circuit and cache will be described in detail below.
  • FIG. 4A shows an example of the configuration of the processor core 30.
  • the processor core 30 is a circuit having a function capable of processing instructions, and can be called an arithmetic processing circuit. It has a storage circuit 31, a plurality of combinational circuits 32, and the like, and various functional circuits are configured by these.
  • the storage circuit 31 is included in the register.
  • the input signal of the storage circuit 31 is referred to as signal D
  • the output signal is referred to as signal Q.
  • the storage circuit 31 has a circuit MemC1 and a circuit BKC1.
  • the circuit MemC1 has a function of holding the data generated by the processor core 30, and can be configured by, for example, a flip-flop circuit (FF), a latch circuit, or the like.
  • the circuit BKC1 is a circuit that can function as a backup circuit of the circuit MemC1 and can hold data for a long period of time even if the power supply is cut off or the clock signal is cut off. Having such a storage circuit 31 makes it possible to perform power gating of the processor core 30.
  • the state of the processor core 30 at the time of power cutoff can be maintained by saving the data of the circuit MemC1 in the circuit BKC1 in the storage circuit 31 before shutting off the power supply.
  • the data held in the circuit BKC1 is written to the circuit MemC1, so that the processor core 30 can be returned to the state when the power is cut off. Therefore, the PU 20 can immediately perform the normal processing operation after the power supply is restarted.
  • the circuit BKC1 has at least a holding circuit having one transistor (MW1) and one capacitive element (CB1).
  • the holding circuit shown in FIG. 4B has a circuit configuration similar to that of a standard DRAM (dynamic random access memory) 1T1C (1 transistor, 1 capacitance element) type memory cell, and writes and reads operations are also performed in the same manner. Can be done.
  • DRAM dynamic random access memory
  • 1T1C (1 transistor, 1 capacitance element
  • the drain current (off current) of the transistor MW1 in the off state By making the drain current (off current) of the transistor MW1 in the off state extremely small, the fluctuation of the potential of the node FN1 can be suppressed, so that the data holding time of the circuit BKC1 can be lengthened.
  • the data holding time of the circuit BKC1 is determined by the leakage current of the transistor MW1, the capacitance of the capacitive element CB1, and the like.
  • the transistor MW1 it is preferable to use a transistor (also referred to as "OS transistor” or “OS-FET”) containing an oxide semiconductor (OS) which is a kind of metal oxide in the semiconductor layer on which a channel is formed. .. Since the oxide semiconductor has a band gap of 2 eV or more, the off-current is extremely small.
  • OS transistor when the source-drain voltage is 10 V, the normalized off current per 1 ⁇ m of the channel width can be set to 10 ⁇ 10 -21 A (10 zepto A) or less.
  • the transistor MW1 as an OS transistor, the circuit BKC1 can substantially function as a non-volatile storage circuit while the PU 20 is operating.
  • the oxide semiconductor film used for the semiconductor layer on which the channel is formed may be formed of a single-layer oxide semiconductor film or a laminated oxide semiconductor film.
  • the oxide semiconductor constituting the semiconductor layer on which the channel is formed is preferably an oxide containing at least one or more elements of In, Ga, Sn and Zn. Examples of such oxides include In-Sn-Ga-Zn oxide, In-Ga-Zn oxide, In-Sn-Zn oxide, In-Al-Zn oxide, and Sn-Ga-Zn oxide.
  • Al-Ga-Zn Oxide, Sn-Al-Zn Oxide, In-Zn Oxide, Sn-Zn Oxide, Al-Zn Oxide, Zn-Mg Oxide, Sn-Mg Oxide, In-Mg Oxides, In-Ga oxides, indium oxide, tin oxide, zinc oxide and the like can be used.
  • In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, gallium, etc. (one or more) and other metal oxides can be used.
  • the circuit BKC1 Since the circuit BKC1 writes data by voltage, the write power can be suppressed as compared with MRAM (magnetoresistive RAM) which writes by current. Further, since the data is held by the load capacity of the node FN1, there is no limit on the number of times the data can be rewritten as in the flash memory.
  • MRAM magnetoresistive RAM
  • the energy required for writing data corresponds to the energy associated with the charging and discharging of the electric charge to the capacitive element CB1.
  • the energy required for writing data corresponds to the energy consumed when a current flows through the storage element.
  • the circuit BKC1 can reduce the energy consumed in writing data. Therefore, as compared with the storage circuit in which the backup circuit is composed of MRAM, the storage circuit 31 has more opportunities to perform voltage scaling and power gating that can reduce the energy consumed, so that the power consumption of the PU 20 can be reduced. Can be reduced.
  • the PMU 60 has a function of controlling a power gating operation, a clock gating operation, a voltage scaling operation, and the like. More specifically, the PMU 60 can control a function capable of controlling the power supply circuit 10, a function capable of controlling the storage circuit 31, a function capable of controlling the clock control circuit 65, and a function capable of controlling the PSW 70. It has a function that can be used. Therefore, the PMU 60 has a function of generating a control signal for controlling these circuits (power supply circuit 10, storage circuit 31, clock control circuit 65, PSW70).
  • the PMU 60 has a circuit 61.
  • the circuit 61 has a function of measuring time.
  • the PMU 60 has a function of being able to perform power management based on the time-related data obtained in the circuit 61.
  • the PSW70 has a function of being able to control the supply of the power potential M VDD to the PU 20 according to the control signal of the PMU60.
  • the power supply potential supplied to the PU 20 via the PSW 70 is referred to as a power supply potential VDD.
  • the processor core 30 may have a plurality of power supply domains. In this case, the PSW 70 may be able to independently control the power supply to the plurality of power supply domains. Further, the processor core 30 may have a power supply domain that does not require power gating. In this case, the power supply potential may be supplied to this power supply domain without going through the PSW 70.
  • the clock control circuit 65 has a function of blocking the clock signal to the processor core 30 according to the control signal of the PMU 60.
  • the power supply circuit 10 has a function of changing the magnitude of the potential of the power supply potential VDD according to the control signal of the PMU 60.
  • the signal SLP output from the processor core 30 to the PMU 60 is a signal that triggers the transition of the processor core 30 to the hibernation state.
  • the PMU 60 When the signal SLP is input, the PMU 60 generates a control signal for shifting to the hibernation state and outputs the control signal to the functional circuit to be controlled. Based on the control signal of the PMU 60, the power supply circuit 10 lowers the power supply potential MVDD to be lower than in the normal operation.
  • the PMU 60 controls the PSW 70 to cut off the power supply to the processor core 30.
  • the PMU 60 When the processor core 30 shifts from the normal state to the hibernate state, the PMU 60 performs a voltage scaling operation for lowering the power supply potential VDD of the processor core 30. When the hibernation period exceeds the set time, a power gating operation is performed to stop the supply of the power potential VDD to the processor core 30 in order to further reduce the power consumption of the processor core 30.
  • power management of the semiconductor device shown in FIG. 2 will be described with reference to FIGS. 5 and 6.
  • FIG. 5 schematically shows a change in the potential of the power supply line 35.
  • the power supply line 35 is a wiring to which the power supply potential VDD is supplied via the PSW 70.
  • the horizontal axis of the figure is the elapsed time (time) from the normal state to the hibernation state, and t0, t1, etc. represent the time.
  • the vertical axis of the figure represents the potential of the power line.
  • FIG. 5A is an example in which only power gating is executed in the hibernation state
  • FIG. 5B is an example in which only voltage scaling is executed in the hibernation state.
  • 5C and 5D are examples of performing voltage scaling and power gating.
  • the magnitude of the power supply potential M VDD supplied from the power supply circuit 10 is assumed to be VH1.
  • the power mode of the PU 20 is divided into three modes: power on mode, power off mode, and low power mode.
  • the power on mode is a mode in which the power potential VDD that can be normally processed is supplied to the PU 20.
  • the power off mode is a mode in which the supply of the power potential VDD is stopped by the PSW 70.
  • the low power mode is a mode in which a power potential VDD that is lower than that of the power-on mode is supplied.
  • FIG. 5A An example of FIG. 5A will be described.
  • the process of transitioning to hibernation in the processor core 30 is started.
  • the storage circuit 31 is backed up.
  • the PMU 60 controls the PSW 70 and cuts off the power supply to the processor core 30 at time t1.
  • the power line 35 spontaneously discharges, and its potential drops to 0V.
  • the leakage current of the processor core 30 in the hibernation state can be significantly reduced, so that the power consumption in the hibernation state (hereinafter, may be referred to as standby power) can be reduced.
  • the PMU 60 controls the PSW 70 and restarts the supply of the power supply potential VDD.
  • the supply of the power supply potential VDD is restarted.
  • the potential of the power line 35 rises and becomes VH1 at time t6.
  • the PMU 60 controls the power supply circuit 10 at time t1, and the potential of the power supply potential M VDD drops to VH2.
  • the potential of the power line 35 eventually becomes VH2.
  • the power supply potential M VDD returns from VH2 to VH1 at time t4, the potential of the power supply line 35 rises and becomes VH1 at time t5.
  • the time (overhead time) required to return from the hibernation state to the normal state is the time required for the potential of the power supply line 35 to rise from 0V to VH1, and the energy required for the return.
  • the overhead is the energy required to charge the load capacity of the power line 35 from 0V to VH1. If the power-off mode period (t1-t4) is sufficiently long, power gating is effective in reducing the standby power of the PU 20. On the other hand, if the period (t1-t4) is short, the power required to return to the normal state is larger than the power that can be reduced by shutting off the power supply, and the effect of power gating cannot be obtained.
  • the voltage scaling operation is performed in the hibernation state, and the power-on mode is changed to the low power-on mode.
  • the PMU 60 controls the power supply circuit 10 and lowers the potential of the power supply potential M VDD to VH2, so that the potential of the power supply line 35 eventually becomes VH2.
  • the PMU 60 controls the PSW 70 to set the power off mode.
  • power can be reduced by shutting off the power of the PU 20 by power gating even if it includes the power consumed to return to the normal state, rather than supplying VH2 to the PU 20. It is a possible period.
  • the potential VH2 is a power supply potential having a size capable of holding data in the circuit MemC1 of the storage circuit 31, and the potential VH3 is a potential at which the data in the circuit MemC1 is lost.
  • the circuit BKC1 is a circuit capable of holding data even during a period in which the power supply is stopped.
  • the PMU 60 has a function of returning the PU 20 to the normal state based on an interrupt request or the like.
  • the PMU 60 controls the power supply circuit 10 to boost the magnitude of M VDD to VH1, and also controls the PSW 70 to restart the supply of VDD of the PU 20.
  • the power-on mode is set. Since the potential of the power supply line 35 stabilizes at time t6, the PU 20 can operate normally after time t6.
  • FIG. 5D shows an example in which there is an interrupt request for returning to the normal operation before the time t3.
  • the power-on mode is set.
  • the PMU 60 controls the power supply circuit 10 to change the magnitude of MVDD to the potential VH1 in the power-on mode.
  • the potential of the power line 35 rises to VH1.
  • the time required to return the potential of the power supply line 35 to VH1 in the hibernation state is changed from the low power supply mode to the power on mode by returning from the power off mode to the power on mode. Longer than returning. Therefore, the PMU 60 has a function of adjusting the timing of the operation of returning the processor core 30 from the hibernation state to the normal state according to the power supply mode. This makes it possible to return the processor core 30 from the hibernation state to the normal state in the shortest time.
  • the transition from the low power supply mode to the power off mode can be performed by measuring the time with the circuit 61 provided in the PMU 60.
  • the PMU 60 starts measuring the time in the circuit 61.
  • a predetermined time elapses after the low power supply mode is set, the PMU 60 shifts to the power off mode.
  • the control signal of the PMU 60 turns off the PSW 70 and cuts off the supply of VDD. In this way, it is possible to shift from the low power supply mode to the power off mode by the interrupt request based on the measurement data of the circuit 61.
  • the power supply mode is the power on mode, and the PMU 60 is in the idle state (step S10).
  • the PMU 60 is in an idle state until the signal SLP is input, and the evacuation sequence is executed with the input of the signal SLP as a trigger (step S11).
  • the PMU 60 outputs a control signal to the clock control circuit 65 and stops the output of the clock signal (step S12).
  • a control signal for saving data is output to the storage circuit 31 (step S13).
  • the data held in the circuit MemC1 is saved in the circuit BKC1 according to the control signal of the PMU 60.
  • the PMU 60 controls the power supply circuit 10 to reduce M VDD.
  • the power supply mode shifts to the low power supply mode (step S14).
  • the PMU 60 controls the built-in circuit 61 and measures the time Ta in the low power supply mode (step S15).
  • the timing for operating the circuit 61 is arbitrary as long as the save sequence is being executed. For example, when the signal SLP is input or when the control signal is output to the clock control circuit 65, data save is started. When, when the data saving is completed, when the control signal is output to the power supply circuit 10, and the like can be mentioned.
  • the PMU 60 After executing the evacuation sequence, the PMU 60 goes into an idle state (step S16), monitors the input of the signal INT, and monitors the time Ta, which is the measurement time of the clock control circuit 65.
  • the process proceeds to the return sequence (step S17).
  • Time Ta is determined whether it exceeds the time set T VS (step S18).
  • PMU60 is, when the time Ta exceeds the time T VS, performs control to shift the power mode to the power off mode (step S19), the idle state is maintained if not exceeded (step S16).
  • the time TVS may be set so that the standby power of the processor core 30 can be reduced by setting the power off mode rather than the low power mode.
  • step S19 the PMU 60 outputs a control signal that causes the PSW 70 to cut off the power supply to the processor core 30.
  • the PMU 60 is in the idle state again (step S20) and monitors the signal INT input (step S21).
  • the PMU 60 executes a return sequence.
  • the PMU60 first shifts from the power-off mode to the power-on mode (step S22).
  • the PMU 60 controls the power supply circuit 10 to output a power supply potential for normal operation.
  • the PMU 60 controls the PSW 70 to restart the supply of VDD to the processor core 30.
  • a control signal is output to the storage circuit 31 to restore the data in the storage circuit 31 (step S23).
  • the storage circuit 31 writes back the data held in the circuit BKC1 to the circuit MemC1 according to the control signal of the PMU 60.
  • the PMU 60 outputs a control signal for outputting the clock signal to the clock control circuit 65 (step S24).
  • the clock control circuit 65 resumes the output of the clock signal according to the control signal of the PMU 60.
  • step S17 When the return sequence is executed from the determination process in step S17, the power-on mode is restored from the low power supply mode, and the potential of the power supply line 35 is stabilized faster than when the return sequence is executed from the determination process in step S21. Can be made to. Therefore, in the PMU 60, when shifting from step S17 to the return sequence, the timing of executing step S23 is earlier than when shifting from step S21 to the return sequence. As a result, the time for returning the processor core 30 from the hibernation state to the normal state can be shortened.
  • the leakage current is reduced by lowering the power potential supplied to the processor core 30 by the voltage scaling operation. , The overhead of processing time and energy to return from hibernation to normal state is suppressed.
  • a power gating operation is performed to suppress the leakage current of the processor core 30 as much as possible. This makes it possible to reduce the power consumption of the PU 20 in the hibernation state without reducing the processing capacity of the PU 20.
  • the processing device (PU) 20 may have a cache 40 and a power switch (PSW) 71.
  • the cache 40 is capable of power gating and voltage scaling, and the power mode of the cache 40 changes in conjunction with the power mode of the PU 20.
  • the PSW 71 is a circuit that controls the supply of the power supply potential M VDD to the cache 40, and is controlled by the PMU 60.
  • the power supply potential input to the cache 40 via the PSW 71 is set to VDD_M.
  • a control signal from the PMU 60 and a gated clock signal from the clock control circuit 65 are input to the cache 40 as in the processor core 30.
  • the cache 40 is a storage device having a function of temporarily storing frequently used data.
  • the cache 40 shown in FIG. 7A has a memory array 41, a peripheral circuit 42, and a control circuit 43.
  • the memory array 41 has a plurality of memory cells 45.
  • the control circuit 43 controls the operation of the cache 40 according to the request of the processor core 30. For example, the write operation and read operation of the memory array 41 are controlled.
  • the peripheral circuit 42 has a function of generating a signal for driving the memory array 41 according to a control signal from the control circuit 43.
  • the memory array 41 has a memory cell 45 that holds data.
  • the memory cell 45 has a circuit MemC2 and a circuit BKC2.
  • the circuit MemC2 is a memory cell to be accessed in normal operation.
  • a memory cell of SRAM Static Random Access Memory
  • the circuit BKC2 is a circuit that can function as a backup circuit of the circuit MemC2 and can hold data for a long period of time even if the power supply is cut off or the clock signal is cut off. By providing such a memory cell 45, it becomes possible to perform power gating of the cache 40.
  • the data of the circuit MemC2 is saved in the BKC2 in the memory cell 45.
  • the data held in the circuit BKC2 is written back to the circuit MemC2, so that the PU 20 can be returned to the state before the power supply is cut off at high speed.
  • the circuit BKC2 of the memory cell 45 also has at least a holding circuit having one transistor (MW2) and one capacitive element (CB2) like the circuit BKC1. That is, the circuit BKC2 also has a holding circuit having a configuration similar to that of a standard DRAM 1T1C type memory cell.
  • the transistor MW2 has an extremely small off current.
  • An OS transistor may be applied to the transistor MW2 in the same manner as the transistor MW1. With such a configuration, the circuit BKC2 can also suppress the fluctuation of the potential of the node FN2 which is electrically suspended, so that the circuit BKC2 can hold the data for a long period of time.
  • the data retention time of the circuit BKC2 is determined by the leakage current of the transistor MW2, the capacitance of the capacitive element CB2, and the like.
  • the circuit BKC2 can be used as a non-volatile storage circuit that does not require a refresh operation.
  • step S13 the data saving operation of the storage circuit 31 and the cache 40 is performed.
  • step S19 the PSW 70 and PSW 71 are controlled to stop the power supply to the processor core 30 and the cache 40.
  • step S22 the PSW 70 and PSW 71 are controlled, and the power supply to the processor core 30 and the cache 40 is restarted.
  • step S23 the data recovery operation of the storage circuit 31 and the cache 40 is performed.
  • FIG. 8 shows a configuration example of the processor core.
  • the processor core 130 shown in FIG. 8 includes a control device 131, a program counter 132, a pipeline register 133, a pipeline register 134, a register file 135, an arithmetic logic unit (ALU) 136, and a data bus 137. Data exchange between the processor core 130 and peripheral circuits such as the PMU and cache is performed via the data bus 137.
  • ALU arithmetic logic unit
  • the control device 131 comprehensively controls the operations of the program counter 132, the pipeline register 133, the pipeline register 134, the register file 135, the ALU 136, and the data bus 137, so that an instruction included in a program such as an input application is included.
  • ALU136 has a function of performing various arithmetic processes such as four-rule operation and logical operation.
  • the program counter 132 is a register having a function of storing the address of the instruction to be executed next.
  • the pipeline register 133 is a register having a function of temporarily storing instruction data.
  • the register file 135 has a plurality of registers including a general-purpose register, and can store data read from the main memory, data obtained as a result of arithmetic processing of ALU136, and the like.
  • the pipeline register 134 is a register having a function of temporarily storing data used for the arithmetic processing of the ALU 136, data obtained by the arithmetic processing of the ALU 136, and the like.
  • the storage circuit 31 of FIG. 4B is used for a register included in the processor core 130.
  • FIG. 9 is a circuit diagram showing an example of the configuration of the storage circuit.
  • the storage circuit 100 shown in FIG. 9 functions as a flip-flop circuit.
  • the input signal of the storage circuit 100 is referred to as signal D, and the output signal is referred to as signal Q.
  • a standard flip-flop circuit can be applied to the circuit MemC1, and for example, a master-slave type FF can be applied.
  • An example of such a configuration is shown in FIG.
  • the FF110 includes transmission gates (TG1, TG2, TG3, TG4, TG5), inverter circuits (INV1, INV2, INV3, INV4), and NAND circuits (NAND1, NAND2).
  • the signal SETT and the signal OSR are control signals output from the PMU 60.
  • the signal OSR and its inverted signal are input to the TG5.
  • the clock signal CLK and its inversion signal are input to the TG1-TG4.
  • One clocked inverter circuit may be provided instead of TG1 and INV1.
  • One clocked NAND circuit may be provided instead of the TG2 and the NAND2.
  • a clocked inverter circuit may be provided instead of the TG3 and the INV3.
  • the TG5 functions as a switch for controlling the conduction state between the output node of the NAND1 and the node NR1.
  • the node NB1 is electrically connected to the input node of the circuit BKC10, and the node NR1 is electrically connected to the output node of the circuit BKC10.
  • the circuit BKC10 shown in FIG. 9 functions as a backup circuit of the FF110.
  • the circuit BKC10 has a circuit RTC10 and a circuit PCC10.
  • the signals (OSG, OSC, OSR) input to the circuit BKC10 are control signals output from the PMU60.
  • the power supply potential VSS is a low power supply potential, and may be, for example, a ground potential (GND) or 0V. Similar to BKC10, the power supply potential VSS and the power supply potential VDD are also input to the FF110. In the storage circuit 100, the supply of VDD is managed by the PMU 60.
  • the circuit RTC10 has a transistor MW1, a transistor MA1, a transistor MR1, a capacitance element CB1, a node FN1 and a node NK1.
  • the circuit RTC10 has a function of holding data, and here, it is composed of a storage circuit having a 3T type gain cell structure.
  • the transistor MW1 is a write transistor and an OS transistor.
  • the transistor MR1 is a read transistor, and the transistor MA1 is an amplification transistor and a read transistor. Data is held at node FN1.
  • Node NK1 is a data input node.
  • Node NR1 is a data output node of circuit RTC10.
  • FIG. 9 shows a configuration example in which the circuit BKC10 reads the data of the latch circuit on the slave side of the FF110 in the retract operation and writes the data held in the return operation back to the latch circuit on the master side.
  • the data to be saved may be the data of the latch circuit on the master side. Further, the data may be returned to the latch circuit on the slave side.
  • the TG5 may be provided in the latch circuit on the slave side.
  • the transistor MR1 and the transistor MA1 of the circuit RTC10 may be n-type or p-type, and the potential of the signal OSR and the level of the power supply potential supplied to the transistor MA1 may be changed depending on the conductive type of the transistor MR1 and the transistor MA1. .. Further, the logic circuit of the FF 110 may be appropriately set. For example, when the transistor MR1 and the transistor MA1 are p-type transistors, NAND1 and INV3 may be exchanged in the master-side latch circuit, and INV2 and NAND2 may be exchanged in the slave-side latch circuit. Further, VDD may be input to the transistor MA1 instead of VSS.
  • the circuit BKC10 Since the circuit BKC10 writes data by voltage, the write power can be suppressed as compared with MRAM which writes by current. Further, since the data is held by the load capacity of the node FN1, there is no limit on the number of times the data can be rewritten as in the flash memory.
  • the energy required for writing data corresponds to the energy associated with the charging and discharging of the electric charge to the capacitive element CB1.
  • the energy required for writing data corresponds to the energy consumed when a current flows through the storage element. Therefore, the circuit BKC10 can reduce the energy consumed by saving the data as compared with the case of using an MRAM or the like in which the current continues to flow during the data writing period. Therefore, by providing the circuit BKC10 in the backup circuit, the BET (break-even point arrival time, Break Even Time) can be shortened as compared with the case where the MRAM is provided. As a result, the opportunity for power gating that can reduce the energy consumed is increased, and the power consumption of the semiconductor device can be reduced.
  • the circuit PCC10 has a transistor MC1 and a transistor MC2.
  • the circuit PCC10 has a function of precharging the node FN1.
  • the circuit PCC10 may not be provided. As will be described later, by providing the circuit PCC10, the data save time of the circuit BKC10 can be shortened.
  • FIG. 10 is a timing chart showing an example of the operation of the storage circuit 100, and shows the waveforms of control signals (signal SLP, signal SETET, clock signal CLK, signal OSG, signal OSC, signal OSR), power supply potential VDD, node. The changes in the potentials of FN1 and node NR1 are shown.
  • the backup period Next, the backup period will be described.
  • the clock signal CLK is stopped.
  • the rewriting of the data of the node NB1 is stopped.
  • the potential level of the node NB1 is a low level (“0”) if the potential of the node NR1 is a high level (“1”), and is high if the potential of the node NR1 is a low level (“0”).
  • the level (“1") During the period when the signal OSC is at a high level, the data of the node NB1 is saved in the node FN1. Specifically, since the transistor MC1 and the transistor MW1 are in the ON state, the node FN1 and the node NB1 are electrically connected.
  • node FN1 By lowering the signal OSG and turning off the transistor MW1, the node FN1 is electrically suspended and the circuit BKC10 is in a data holding state.
  • the potential of node FN1 is high if node NR1 is low level (“0”) and low level if node NR1 is high level (“1”).
  • the voltage scaling operation of PU20 can be performed immediately after lowering the signal OSG. Further, since the node FN1 is precharged to a high level during normal operation by the transistor MC2, the charge transfer of the node FN1 is not accompanied by the data saving operation for setting the node FN1 to a high level. Therefore, the circuit BKC10 can complete the evacuation operation in a short time.
  • the clock signal CLK may be inactive, and in the example of FIG. 10, the potential of the clock signal CLK is set to a low level, but it may be set to a high level.
  • the PMU 60 returns the storage circuit 100 to the power-on mode.
  • the clock signal CLK is set to a high level.
  • the data recovery operation is performed during the period when the signal OSR is at a high level.
  • the potential of the node NR1 is precharged to a high level (“1”).
  • the TG5 is in a high impedance state and the transistor MR1 is in a conductive state.
  • the conduction state of the transistor MA1 is determined by the potential of the node FN1. If the node FN1 is at a high level, the potential of the node NR1 is lowered to a low level (“0”) because the transistor MA1 is in a conductive state. If the node FN1 is at a low level, the potential of the node NR1 is maintained at a high level. That is, the state of the FF 110 is restored to the state before the transition to the hibernation state.
  • high-level data can be written back (Restore) to the node NR1 by the rise of the signal SETT and the signal OSR. Therefore, the storage circuit 100 can shorten the return operation period.
  • FIG. 10 shows an example of returning from the power-off mode to the power-on mode.
  • the period until the potential of the power supply line supplying VDD becomes stable is shortened. In this case, it is preferable that the signal OSR rises faster than when returning from the power off mode.
  • the period from the start of the backup period to the period before the start of the next normal operation period is described as a sleep period.
  • ⁇ Cache An example in which the cache 40 is composed of SRAM will be described below.
  • FIG. 11 shows an example of the configuration of the memory cell of the cache.
  • the memory cell 120 shown in FIG. 11 has a circuit SMC 20 and a circuit BKC 20.
  • the circuit SMC 20 may have a circuit configuration similar to that of a standard SRAM memory cell.
  • the circuit SMC 20 shown in FIG. 11 includes an inverter circuit INV11, an inverter circuit INV12, a transistor M11, and a transistor M12.
  • the circuit BKC20 functions as a backup circuit for the circuit SMC20.
  • the circuit BKC20 includes a transistor MW11, a transistor MW12, a capacitive element CB11, and a capacitive element CB12.
  • the transistors MW11 and MW12 are OS transistors.
  • the circuit BKC20 has two 1T1C type holding circuits, and data is held in the node SN1 and the node SN2, respectively.
  • the holding circuit including the transistor MW11 and the capacitive element CB11 has a function of backing up the data of the node NET1.
  • the holding circuit including the transistor MW12 and the capacitive element CB12 has a function of backing up the data of the node NET2.
  • the memory cell 120 is supplied with the power supply potentials VDDMC and VSS.
  • the memory cell 120 is electrically connected to the wiring (WL, BL, BLB, BRL).
  • a signal SLC is input to the wiring WL.
  • the data signal D and the data signal DB are input to the wiring BL and the wiring BLB, respectively.
  • Data is read out by detecting the potentials of the wiring BL and the wiring BLB.
  • the signal OSS is input to the wiring BRL.
  • the signal OSS is a signal input from the PMU 60.
  • FIG. 12 is an example of a timing chart of the memory cell 120.
  • the PMU 60 In response to the interrupt request, the PMU 60 returns the cache 40 to the normal state.
  • the signal OSS is set to a high level, and the data held in the circuit BKC20 is written back to the circuit SMC20.
  • the PMU 60 performs a voltage scaling operation and a power gating operation, and returns the storage circuit 100 to the power-on mode.
  • the clock signal CLK when the potential of the power supply line that supplies VDD becomes stable, the clock signal CLK is set to a high level.
  • the signal OSS is returned to a low level and the data recovery operation is terminated.
  • the states of the nodes SN1 and SN2 have returned to the state immediately before the hibernation state.
  • the period from the start of the backup period to the period before the start of the next normal operation period is described as the sleep period.
  • the power storage device preferably has a memory.
  • a memory device using an OS transistor can be applied.
  • NOSRAM registered trademark
  • DOSRAM registered trademark
  • NOSRAM is a gain cell type DRAM in which the write transistor of the memory cell is composed of an OS transistor.
  • NOSRAM is an abbreviation for Nonvolatile Oxide Semiconductor RAM. An example of NO SRAM configuration is shown below.
  • FIG. 13A is a block diagram showing a configuration example of NO SRAM.
  • the NO SRAM 220 is provided with power domains 212, 213, and power switches 215 to 217.
  • the power domain 212 is provided with the memory cell array 230, and the power domain 213 is provided with peripheral circuits of the NO SRAM 220.
  • the peripheral circuit includes a control circuit 231 and a row circuit 232 and a column circuit 233.
  • Voltage VDDD, voltage VSSS, voltage VDHW, voltage VDHR, voltage VBG2, clock signal GCLK2, address signal Addless, signal CE, WE, PSE5 are input to the NOSRAM 220 from the outside.
  • the signal CE and the signal WE are a chip enable signal and a write enable signal.
  • the signal PSE5 controls the on / off of the power switches 215 to 217.
  • the power switches 215 to 217 control the inputs of the voltage VDDD, the voltage VDHW, and the voltage VDHR to the power domain 213, respectively.
  • the voltage, signal, etc. input to the NOSRAM 220 are appropriately discarded according to the circuit configuration and operation method of the NOSRAM 220.
  • the NO SRAM 220 may be provided with a power domain that is not power gated, and a power gating control circuit that generates the signal PSE 5 may be provided.
  • the memory cell array 230 has a memory cell 11, a write word line WWL, a read word line RWL, a write bit line WBL, a read bit line RBL, and a source line SL.
  • the memory cell 11 is a 2T1C (two transistors, one capacitance) type gain cell, and has a node SN1, transistors M1, M2, and a capacitance element C1.
  • the transistor M1 is a write transistor and is an OS transistor having a back gate.
  • the back gate of the transistor M1 is electrically connected to the wiring BGL2 that supplies the voltage VBG2.
  • the transistor M2 is a read transistor and is a p-channel type Si transistor.
  • the capacitance element C1 is a holding capacitance that holds the voltage of the node SN1.
  • Voltage VDDD and voltage VSSS are voltages representing data "1" and "0".
  • the high level voltages of the write word line WWL and the read word line RWL are voltage VDHW and voltage VHDR.
  • FIG. 14A shows a configuration example of the memory cell array 230.
  • one source line is supplied by two adjacent rows.
  • the memory cell 11 has no limit on the number of rewrites, data can be rewritten with low energy, and power is not consumed for data retention. Since the transistor M1 is an OS transistor having a minimum off current, the memory cell 11 can hold data for a long time.
  • the circuit configuration of the memory cell 11 is not limited to the circuit configuration of FIG. 13B.
  • the read transistor M2 may be an OS transistor having a back gate or an n-channel Si transistor.
  • the memory cell 11 may be a 3T type gain cell.
  • FIGS. 14B and 14C show an example of a 3T type gain cell.
  • the memory cell 15 shown in FIG. 14B has transistors M3 to M5, a capacitive element C3, and a node SN3.
  • the transistors M3 to M5 are a write transistor, a read transistor, and a selection transistor.
  • the transistor M3 is an OS transistor having a back gate, and the transistors M4 and M5 are p-channel type Si transistors.
  • the transistors M4 and M5 may be composed of an n-channel Si transistor or an OS transistor having a back gate.
  • the three transistors are composed of OS transistors having a back gate.
  • Node SN3 is a holding node.
  • the capacitance element C3 is a holding capacitance for holding the voltage of the node SN3.
  • the holding capacitance may be configured by the gate capacitance of the transistor M4 or the like without intentionally providing the capacitive element C3.
  • the wiring PDL is a wiring that replaces the source line SL, and a fixed voltage, for example, a voltage VDDD is input.
  • the control circuit 231 has a function of controlling the overall operation of the NO SRAM 220. For example, the control circuit 231 logically performs a signal CE and a signal WE to determine whether the access from the outside is a write access or a read access.
  • the line circuit 232 has a function of selecting the write word line WWL and the read word line RWL of the selected line specified by the address signal.
  • the column circuit 233 has a function of writing data to the write bit line WBL of the column designated by the address signal and a function of reading data from the read bit line RBL of the column.
  • DOSRAM is a RAM having a 1T1C type memory cell, and is an abbreviation for Dynamic Oxide Semiconductor RAM.
  • the DOS RAM will be described with reference to FIG.
  • the memory cell 16 of the DOSRAM 341 is electrically connected to the bit line BL1 (or BLB1), the word line WL1, the wiring BGL6, and the PL.
  • the bit line BLB1 is an inverted bit line.
  • the voltages VBG6 and VSSS are input to the wirings BGL6 and PL.
  • It has a transistor M6 and a capacitive element C6.
  • the transistor M6 is an OS transistor having a back gate.
  • the DOSRAM 341 Since the data is rewritten by charging and discharging the capacitance element C6, the DOSRAM 341 has no limitation on the number of rewrites in principle, and the data can be written and read with low energy. Further, since the circuit configuration of the memory cell 16 is simple, it is easy to increase the capacity. Since the write transistor of the memory cell 16 is an OS transistor, the holding time of the DOSRAM 341 is much longer than that of the DRAM. Therefore, the frequency of refreshing can be reduced, or the refreshing operation can be eliminated, so that the power required for the refreshing operation can be reduced.
  • the memory cell array 361 can be stacked on the peripheral circuit 365. This is because the transistor M6 of the memory cell 16 is an OS transistor.
  • a plurality of memory cells 16 are arranged in a matrix in the memory cell array 361, and bit lines BL1, BLB1, word lines WL1, wiring BGL6, and PL are provided according to the arrangement of the memory cells 16.
  • the peripheral circuit 365 is provided with a control circuit, a row circuit, and a column circuit.
  • the line circuit selects the word line WL to be accessed and the like.
  • the column circuit writes and reads data for a bit line pair consisting of BL and BLB.
  • Power switches 371 and 373 are provided for power gating the peripheral circuit 365.
  • the power switches 371 and 373 control the inputs of the voltages VDDD and VDHW6 to the peripheral circuit 365, respectively.
  • the voltage VDHW6 is a high level voltage of the word line WL1.
  • the on / off of the power switches 371 and 373 is controlled by the signal PSE6.
  • the neural network NN can be composed of an input layer ILy, an output layer OLy, and an intermediate layer (hidden layer) HLY.
  • the input layer ILy, the output layer OLy, and the intermediate layer HLy each have one or more neurons (units).
  • the intermediate layer HLy may be one layer or two or more layers.
  • a neural network having two or more intermediate layers HLY can be called DNN (deep neural network), and learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer ILy, output signals of anterior or posterior layer neurons are input to each neuron in the intermediate layer HLy, and output signals of anterior layer neurons are input to each neuron in the output layer OLY.
  • the signal is input.
  • Each neuron may be connected to all neurons in the anterior and posterior layers (fully connected), or may be connected to some neurons.
  • FIG. 16B shows an example of operation by neurons.
  • two neurons in the presheaf layer that output a signal to the neuron N are shown.
  • the output x 1 of the presheaf neuron and the output x 2 of the presheaf neuron are input to the neuron N.
  • the sum of the multiplication result of the output x 1 and the weight w 1 (x 1 w 1 ) and the multiplication result of the output x 2 and the weight w 2 (x 2 w 2 ) is x 1 w 1 + x 2 w 2.
  • the operation by the neuron includes the operation of adding the product of the output of the neuron in the previous layer and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed by software using a program or by hardware.
  • a product-sum calculation circuit can be used.
  • the product-sum calculation circuit a digital circuit or an analog circuit may be used.
  • the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum calculation circuit or reducing the number of times of access to the memory.
  • the product-sum calculation circuit may be composed of a transistor (hereinafter, also referred to as Si transistor) containing silicon (single crystal silicon or the like) in the channel forming region, or a transistor (hereinafter, OS) containing an oxide semiconductor in the channel forming region. It may be configured by a transistor). In particular, since the OS transistor has an extremely small off-current, it is suitable as a transistor constituting the memory of the product-sum calculation circuit.
  • the product-sum calculation circuit may be configured by using both the Si transistor and the OS transistor.
  • a configuration example of a semiconductor device having a function of a product-sum calculation circuit will be described.
  • FIG. 17 shows a configuration example of a semiconductor device MAC having a function of performing neural network calculations.
  • the semiconductor device MAC has a function of performing a product-sum calculation of the first data corresponding to the bond strength (weight) between neurons and the second data corresponding to the input data.
  • the first data and the second data can be analog data or multi-valued digital data (discrete data), respectively.
  • the semiconductor device MAC has a function of converting the data obtained by the product-sum operation by the activation function.
  • the semiconductor device MAC includes a cell array CA, a current source circuit CS, a current mirror circuit CM, a circuit WDD, a circuit WLD, a circuit CLD, an offset circuit OFST, and an activation function circuit ACTV.
  • the cell array CA has a plurality of memory cell MCs and a plurality of memory cells MCref.
  • memory cells MC MC [1,1] to [m, n]
  • the cell array CA is m rows and n columns (m, n are integers of 1 or more) and m memory cells MCref (MCref).
  • MCref memory cells MCref
  • a configuration example having [1] to [m]) is shown.
  • the memory cell MC has a function of storing the first data.
  • the memory cell MCref has a function of storing reference data used for the product-sum operation.
  • the reference data can be analog data or multi-valued digital data.
  • the memory cells MC [i, j] (i is an integer of 1 or more and m or less, j is an integer of 1 or more and n or less) are the wiring WL [i], the wiring RW [i], the wiring WD [j], and the wiring BL. It is connected to [j]. Further, the memory cell MCref [i] is connected to the wiring WL [i], the wiring RW [i], the wiring WDref, and the wiring BLref.
  • I MC [i, j] the current flowing between the memory cell MC [i, j] and the wiring BL [ j]
  • I MCref [i] the current flowing between the memory cell MCref [i] and the wiring BLref [i]
  • FIG. 18 shows a specific configuration example of the memory cell MC and the memory cell MCref.
  • FIG. 18 shows memory cells MC [1,1] and [2,1] and memory cells MCref [1] and [2] as typical examples, but the same applies to other memory cells MC and memory cells MCref. Configuration can be used.
  • the memory cell MC and the memory cell MCref have transistors Tr11 and Tr12, and a capacitive element C11, respectively.
  • the transistor Tr11 and the transistor Tr12 are n-channel type transistors will be described.
  • the gate of the transistor Tr11 is connected to the wiring WL, one of the source or drain is connected to the gate of the transistor Tr12 and the first electrode of the capacitive element C11, and the other of the source or drain is connected to the wiring WD.
  • One of the source or drain of the transistor Tr12 is connected to the wiring BL, and the other of the source or drain is connected to the wiring VR.
  • the second electrode of the capacitive element C11 is connected to the wiring RW.
  • the wiring VR is a wiring having a function of supplying a predetermined potential.
  • a low power supply potential ground potential or the like
  • a node connected to one of the source and drain of the transistor Tr11, the gate of the transistor Tr12, and the first electrode of the capacitive element C11 is referred to as a node NM.
  • the node NMs of the memory cells MC [1,1] and [2,1] are referred to as node NMs [1,1] and [2,1], respectively.
  • the memory cell MCref also has the same configuration as the memory cell MC. However, the memory cell MCref is connected to the wiring WDref instead of the wiring WD, and is connected to the wiring BLref instead of the wiring BL. Further, in the memory cells MCref [1] and [2], one of the source and drain of the transistor Tr11, the gate of the transistor Tr12, and the node connected to the first electrode of the capacitive element C11 are connected to the node NMref [1], respectively. , [2].
  • the node NM and the node NMref function as holding nodes for the memory cell MC and the memory cell MCref, respectively.
  • the first data is held in the node NM
  • the reference data is held in the node NMref.
  • currents I MC [1,1] and I MC [2,1] flow from the wiring BL [1] to the transistors Tr12 of the memory cells MC [1,1] and [2,1], respectively.
  • currents I MCref [1] and I MCref [2] flow from the wiring BLref to the transistors Tr12 of the memory cells MCref [1] and [2], respectively.
  • the transistor Tr11 Since the transistor Tr11 has a function of holding the potential of the node NM or the node NMref, it is preferable that the off current of the transistor Tr11 is small. Therefore, it is preferable to use an OS transistor having an extremely small off current as the transistor Tr11. As a result, fluctuations in the potential of the node NM or the node NMref can be suppressed, and the calculation accuracy can be improved. Further, the frequency of the operation of refreshing the potential of the node NM or the node NMref can be suppressed low, and the power consumption can be reduced.
  • the transistor Tr12 is not particularly limited, and for example, a Si transistor or an OS transistor can be used.
  • an OS transistor is used for the transistor Tr12, the transistor Tr12 can be manufactured by using the same manufacturing apparatus as the transistor Tr11, and the manufacturing cost can be suppressed.
  • the transistor Tr12 may be an n-channel type or a p-channel type.
  • the current source circuit CS is connected to the wiring BL [1] to [n] and the wiring BLref.
  • the current source circuit CS has a function of supplying a current to the wiring BL [1] to [n] and the wiring BLref.
  • the current value supplied to the wiring BL [1] to [n] and the current value supplied to the wiring BLref may be different.
  • the current supplied to the current supplied from the current source circuit CS wiring BL [1] to [n] I C, from the current source circuit CS wiring BLref is denoted by I Cref.
  • the current mirror circuit CM has wiring IL [1] to [n] and wiring ILref.
  • the wiring IL [1] to [n] are connected to the wiring BL [1] to [n], respectively, and the wiring ILref is connected to the wiring BLref.
  • the connection points between the wiring IL [1] to [n] and the wiring BL [1] to [n] are referred to as nodes NP [1] to [n].
  • the connection point between the wiring ILref and the wiring BLref is referred to as a node NPref.
  • the current mirror circuit CM has a function to flow a current I CM corresponding to the potential of the node NPref wiring ILref, the ability to flow to the current I CM wiring IL [1] to [n].
  • Figure 17 is discharged current I CM from the wiring BLref to the wiring ILref, wiring BL [1] to the wiring from the [n] IL [1] to [n] to the current I CM is an example to be discharged ..
  • the current flowing in the cell array CA via the wiring BL [1] to [n] from the current mirror circuit CM denoted as I B [1] to [n].
  • the current flowing from the current mirror circuit CM to the cell array CA via the wiring BLref is referred to as IBref.
  • the circuit WDD is connected to the wiring WD [1] to [n] and the wiring WDref.
  • the circuit WDD has a function of supplying the potential corresponding to the first data stored in the memory cell MC to the wirings WD [1] to [n]. Further, the circuit WDD has a function of supplying the potential corresponding to the reference data stored in the memory cell MCref to the wiring WDref.
  • the circuit WLD is connected to the wirings WL [1] to [m].
  • the circuit WLD has a function of supplying a signal for selecting a memory cell MC or a memory cell MCref for writing data to the wirings WL [1] to [m].
  • the circuit CLD is connected to the wirings RW [1] to [m].
  • the circuit CLD has a function of supplying the potential corresponding to the second data to the wirings RW [1] to [m].
  • the offset circuit OFST is connected to the wiring BL [1] to [n] and the wiring OL [1] to [n].
  • the offset circuit OFST has a function of detecting the amount of current flowing from the wiring BL [1] to [n] to the offset circuit OFST and / or the amount of change in the current flowing from the wiring BL [1] to [n] to the offset circuit OFST.
  • the offset circuit OFST has a function of outputting the detection result to the wiring OLs [1] to [n].
  • the offset circuit OFST may output the current corresponding to the detection result to the wiring OL, or may convert the current corresponding to the detection result into a voltage and output it to the wiring OL.
  • the current flowing between the cell array CA and the offset circuit OFST is referred to as I ⁇ [1] to [n].
  • FIG. 19 shows a configuration example of the offset circuit OFST.
  • the offset circuit OFST shown in FIG. 19 has circuits OC [1] to [n]. Further, each of the circuits OC [1] to [n] has a transistor Tr21, a transistor Tr22, a transistor Tr23, a capacitance element C21, and a resistance element R1.
  • the connection relationship of each element is as shown in FIG.
  • the node connected to the first electrode of the capacitance element C21 and the first terminal of the resistance element R1 is referred to as a node Na.
  • a node connected to the second electrode of the capacitive element C21, one of the source or drain of the transistor Tr21, and the gate of the transistor Tr22 is referred to as a node Nb.
  • the wiring VrefL has a function of supplying the potential Vref
  • the wiring VaL has a function of supplying the potential Va
  • the wiring VbL has a function of supplying the potential Vb.
  • the wiring VDDL has a function of supplying the potential VDD
  • the wiring VSSL has a function of supplying the potential VSS.
  • the wiring RST has a function of supplying an electric potential for controlling the conduction state of the transistor Tr21.
  • the source follower circuit is composed of the transistor Tr22, the transistor Tr23, the wiring VDDL, the wiring VSSL, and the wiring VbL.
  • the circuits OC [1] to [n] can be operated in the same manner.
  • the circuits OC [2] to [n] can be operated in the same manner.
  • the transistor Tr21 is in the ON state, and the potential Va is supplied to the node Nb. After that, the transistor Tr21 is turned off.
  • the potential of the node Na changes to a potential corresponding to the second current and the resistance value of the resistance element R1.
  • the transistor Tr21 since the transistor Tr21 is in the off state and the node Nb is in the floating state, the potential of the node Nb changes due to capacitive coupling as the potential of the node Na changes.
  • the change in the potential of the node Na is ⁇ V Na and the capacitive coupling coefficient is 1
  • the potential of the node Nb is Va + ⁇ V Na .
  • the threshold voltage of the transistor Tr 22 is V th
  • the potential Va + ⁇ V Na ⁇ V th is output from the wiring OL [1].
  • the potential ⁇ V Na is determined according to the amount of change from the first current to the second current, the resistance value of the resistance element R1, and the potential Vref.
  • the resistance value and the potential Vref of the resistance element R1 are known, the amount of change in the current flowing from the potential ⁇ V Na to the wiring BL can be obtained.
  • the signal corresponding to the amount of current and / or the amount of change in current detected by the offset circuit OFST as described above is input to the activation function circuit ACTV via the wirings OL [1] to [n].
  • the activation function circuit ACTV is connected to the wiring OL [1] to [n] and the wiring NIL [1] to [n].
  • the activation function circuit ACTV has a function of performing an operation for converting a signal input from the offset circuit OFST according to a predetermined activation function.
  • a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, and the like can be used.
  • the signal converted by the activation function circuit ACTV is output to the wirings NIL [1] to [n] as output data.
  • the product-sum calculation of the first data and the second data can be performed.
  • an operation example of the semiconductor device MAC when performing the product-sum calculation will be described.
  • FIG. 20 shows a timing chart of an operation example of the semiconductor device MAC.
  • 20 shows the wiring WL [1], the wiring WL [2], the wiring WD [1], the wiring WDref, the node NM [1,1], the node NM [2,1], and the node NMref [1] in FIG. , node Nmref [2], wiring RW [1], and changes in potentials of the wiring RW [2], the current I B [1] -I ⁇ [ 1], and shows a transition of the value of the current I Bref ..
  • Current I B [1] -I ⁇ [ 1] the wiring BL [1] from the memory cell MC [1, 1], which corresponds to the sum of the current flowing through the [2,1].
  • the potential of the wiring WL [1] becomes a high level (High), and the potential of the wiring WD [1] is higher than the ground potential (GND) by V PR- V W [1, 1]. Therefore, the potential of the wiring WDref becomes a potential that is V PR larger than the ground potential. Further, the potentials of the wiring RW [1] and the wiring RW [2] become the reference potential (REFP).
  • the potential V W [1,1] is a potential corresponding to the first data stored in the memory cell MC [1,1]. Further, the potential V PR is a potential corresponding to the reference data.
  • the transistor Tr11 possessed by the memory cell MC [1,1] and the memory cell MCref [1] is turned on, the potential of the node NM [2,1] becomes V PR- V W [1,1] , and the node NMref. potential [2] becomes the V PR.
  • the currents I MC [1,1], 0 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1,1] can be expressed by the following equations.
  • k is a constant determined by the channel length, channel width, mobility, capacitance of the gate insulating film, and the like of the transistor Tr12.
  • V th is the threshold voltage of the transistor Tr12.
  • the potential of the wiring WL [1] becomes low.
  • the transistor Tr11 included in the memory cell MC [1,1] and the memory cell MCref [1] is turned off, and the potentials of the node NM [1,1] and the node NMref [1] are maintained.
  • the transistor Tr11 As described above, it is preferable to use an OS transistor as the transistor Tr11. As a result, the leakage current of the transistor Tr11 can be suppressed, and the potentials of the node NM [1,1] and the node NMref [1] can be accurately maintained.
  • the potential of the wiring WL [2] becomes a high level
  • the potential of the wiring WD [1] becomes a potential V PR- V W [2,1] larger than the ground potential
  • the wiring WDref The potential is V PR larger than the ground potential.
  • the potential V W [2,1] is a potential corresponding to the first data stored in the memory cell MC [2,1].
  • the transistor Tr11 possessed by the memory cell MC [2,1] and the memory cell MCref [2] is turned on, the potential of the node NM [2,1] becomes V PR- V W [2,1] , and the node NMref. potential [2] becomes the V PR.
  • the potential of the wiring WL [2] becomes low level.
  • the transistor Tr11 included in the memory cell MC [2,1] and the memory cell MCref [2] is turned off, and the potentials of the node NM [2,1] and the node NMref [2] are maintained.
  • the first data is stored in the memory cells MC [1,1] and [2,1], and the reference data is stored in the memory cells MCref [1] and [2].
  • the current flowing through the wiring BL [1] and the wiring BLref is considered.
  • a current is supplied to the wiring BLref from the current source circuit CS. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2].
  • the current from the current source circuit CS is supplied to the wiring BL [1]. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM, the memory cells MC [1,1], and [2,1]. Further, a current flows from the wiring BL [1] to the offset circuit OFST.
  • I C -I CM, 0 I MC [1,1], 0 + I MC [2,1], 0 + I ⁇ , 0 (E6)
  • the potential of the wiring RW [1] becomes a potential V X [1] larger than the reference potential.
  • the potential V X [1] is supplied to the respective capacitance elements C11 of the memory cell MC [1,1] and the memory cell MCref [1], and the potential of the gate of the transistor Tr12 rises due to the capacitive coupling.
  • the potential V X [1] is a potential corresponding to the second data supplied to the memory cells MC [1, 1] and the memory cells MCref [1].
  • the amount of change in the potential of the gate of the transistor Tr12 is a value obtained by multiplying the amount of change in the potential of the wiring RW by the capacitive coupling coefficient determined by the configuration of the memory cell.
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitive element C11, the gate capacitance of the transistor Tr12, the parasitic capacitance, and the like.
  • the capacitance coupling coefficient is 1.
  • the potential V X may be determined in consideration of the capacitance coupling coefficient.
  • the currents I MC [1,1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [1,1] can be expressed by the following equations.
  • the currents I MCref [1] and 1 flowing from the wiring BLref to the transistor Tr12 of the memory cell MCref [1] can be expressed by the following equations.
  • the current flowing through the wiring BL [1] and the wiring BLref is supplied to the wiring BLref from the current source circuit CS. Further, the current flowing through the wiring BLref is discharged to the current mirror circuit CM and the memory cells MCref [1] and [2]. Assuming that the current discharged from the wiring BLref to the current mirror circuit CM is ICM , 1 , the following equation holds.
  • the wiring BL [1], the current I C is supplied from the current source circuit CS. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM, the memory cells MC [1,1], and [2,1]. Further, a current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the current flowing from the wiring BL [1] to the offset circuit OFST is I ⁇ , 1 , the following equation holds.
  • I C -I CM, 1 I MC [1,1], 1 + I MC [2,1], 1 + I ⁇ , 1 (E10)
  • the differential current ⁇ I ⁇ becomes a value corresponding to the product of the potentials V W [1, 1] and V X [1].
  • the potential of the wiring RW [1] becomes a potential V X [1] larger than the reference potential
  • the potential of the wiring RW [2] becomes a potential V X [2] larger than the reference potential.
  • the potential V X [1] is supplied to the respective capacitance elements C11 of the memory cell MC [1,1] and the memory cell MCref [1], and the node NM [1,1] and the node NMref [1] are coupled by capacitance.
  • the potentials of 1] rise by V X [1] respectively.
  • V X [2] is supplied to the respective capacitance elements C11 of the memory cell MC [2, 1] and the memory cell MCref [2], and the node NM [2, 1] and the node NMref [2] are coupled by capacitance. ] Potential increases by V X [2] respectively.
  • the currents I MC [2,1], 1 flowing from the wiring BL [1] to the transistor Tr12 of the memory cell MC [2,1] can be expressed by the following equations.
  • the currents I MCref [2], 1 flowing from the wiring BLref to the transistor Tr12 of the memory cell MCref [2] can be expressed by the following equations.
  • the wiring BL [1], the current I C is supplied from the current source circuit CS. Further, the current flowing through the wiring BL [1] is discharged to the current mirror circuit CM, the memory cells MC [1,1], and [2,1]. Further, a current flows from the wiring BL [1] to the offset circuit OFST. Assuming that the currents flowing from the wiring BL [1] to the offset circuit OFST are I ⁇ and 2 , the following equation holds.
  • I C -I CM, 2 I MC [1,1], 1 + I MC [2,1], 1 + I ⁇ , 2 (E15)
  • the differential current ⁇ I ⁇ is obtained by adding the product of the potential V W [1, 1] and the potential V X [1] and the product of the potential V W [2, 1] and the potential V X [2]. The value corresponds to the combined result.
  • the differential current ⁇ I ⁇ input to the offset circuit OFST includes the potential V W corresponding to the first data (weight) and the second data (input data). ), It can be calculated from the equation having the term of the product of the potentials V X. That is, by measuring the difference current ⁇ I ⁇ with the offset circuit OFST, the result of the product-sum calculation of the first data and the second data can be obtained.
  • the difference current ⁇ I ⁇ when the number of rows m of the memory cell MC and the memory cell MCref is an arbitrary number i can be expressed by the following equation.
  • the product-sum calculation of the first data and the second data can be performed by using the semiconductor device MAC.
  • the product-sum calculation circuit can be configured with a small number of transistors. Therefore, the circuit scale of the semiconductor device MAC can be reduced.
  • the number of rows m of the memory cell MC corresponds to the number of input data supplied to one neuron
  • the number of columns n of the memory cell MC corresponds to the number of neurons.
  • the number of rows m of the memory cell MC is set to the number of input data supplied from the input layer ILy (the number of neurons of the input layer ILy)
  • the number of columns n of the memory cell MC is the number of neurons of the intermediate layer HL. Can be set to the number of.
  • the structure of the neural network to which the semiconductor device MAC is applied is not particularly limited.
  • the semiconductor device MAC can also be used for a convolutional neural network (CNN), a recurrent neural network (RNN), an autoencoder, a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • CNN convolutional neural network
  • RNN recurrent neural network
  • autoencoder a Boltzmann machine (including a restricted Boltzmann machine), and the like.
  • the product-sum calculation of the neural network can be performed by using the semiconductor device MAC. Further, by using the memory cell MC and the memory cell MCref shown in FIG. 18 for the cell array CA, it is possible to provide an integrated circuit capable of improving calculation accuracy, reducing power consumption, or reducing the circuit scale. ..
  • FIG. 21A shows a configuration example of the imaging device.
  • the pixel circuits 331 are arranged side by side in a matrix and are electrically connected to the drive circuit 332 (Driver) via the wiring 351.
  • the drive circuit 332 can control the data acquisition operation and the selection operation of the pixel circuit 331.
  • a shift register or the like can be used for the drive circuit 332.
  • the pixel circuit 331 is electrically connected to the read circuit 311 (RC) via the wiring 352.
  • the readout circuit 311 includes a correlated double sampling circuit (CDS circuit) that reduces noise and an A / D converter that converts analog data into digital data.
  • CDS circuit correlated double sampling circuit
  • the read circuit 311 is electrically connected to, for example, a memory.
  • the memory can hold the digital data output from the read circuit 311.
  • the A / D converter of the read circuit 311 outputs binary data for a predetermined number of bits in parallel. Therefore, the A / D converter is connected to the memory cells for the number of bits. For example, when the output of the A / D converter is 8 bits, it is connected to 8 memory cells.
  • FIG. 21B is a circuit diagram illustrating an example of the pixel circuit 331.
  • the pixel circuit 331 can include a photoelectric conversion device 240, a transistor 103, a transistor 104, a transistor 105, a transistor 106, and a capacitive element 108.
  • the capacitance element 108 may not be provided.
  • One electrode (cathode) of the photoelectric conversion device 240 is electrically connected to one of the source and drain of the transistor 103.
  • the other of the source or drain of the transistor 103 is electrically connected to one of the source or drain of the transistor 104.
  • One of the source or drain of the transistor 104 is electrically connected to one electrode of the capacitive element 108.
  • One electrode of the capacitive element 108 is electrically connected to the gate of the transistor 105.
  • One of the source or drain of the transistor 105 is electrically connected to one of the source or drain of the transistor 106.
  • the wiring connecting the source or drain of the transistor 103, the source or drain of the transistor 104, one electrode of the capacitive element 108, and the gate of the transistor 105 is referred to as a node FD.
  • the node FD can function as a charge detector.
  • the other electrode (anode) of the photoelectric conversion device 240 is electrically connected to the wiring 121.
  • the gate of the transistor 103 is electrically connected to the wiring 127.
  • the other of the source or drain of the transistor 104 is electrically connected to the wire 122.
  • the other of the source or drain of the transistor 105 is electrically connected to the wire 123.
  • the gate of the transistor 104 is electrically connected to the wiring 126.
  • the gate of the transistor 106 is electrically connected to the wiring 128.
  • the other electrode of the capacitive element 108 is electrically connected to a reference potential line such as a GND wiring.
  • the other of the source or drain of the transistor 106 is electrically connected to the wiring 352.
  • Wiring 127, 126, 128 can have a function as a signal line for controlling the continuity of each transistor.
  • the wiring 352 can have a function as an output line.
  • Wiring 121, 122, 123 can have a function as a power supply line.
  • the cathode side of the photoelectric conversion device 240 is electrically connected to the transistor 103, and the node FD is reset to a high potential for operation. Therefore, the wiring 122 has a high potential (from the wiring 121). Is also a high potential).
  • FIG. 21B shows a configuration in which the cathode of the photoelectric conversion device 240 is electrically connected to the node FD, but as shown in FIG. 21C, the anode side of the photoelectric conversion device 240 is electrically connected to one of the source and drain of the transistor 103. It may be configured to connect.
  • the wiring 122 since the node FD is reset to a low potential for operation, the wiring 122 has a low potential (a potential lower than that of the wiring 121).
  • the transistor 103 has a function of controlling the potential of the node FD.
  • the transistor 104 has a function of resetting the potential of the node FD.
  • the transistor 105 functions as a source follower circuit, and the potential of the node FD can be output to the wiring 352 as image data.
  • the transistor 106 has a function of selecting a pixel for outputting image data.
  • the OS transistor has a characteristic that the off-current is extremely small.
  • the period during which the electric charge can be held by the node FD can be extremely extended. Therefore, it is possible to apply the global shutter method in which charge accumulation operation is performed simultaneously in all pixels without complicating the circuit configuration and operation method.
  • FIG. 22A is a diagram illustrating the operation method of the rolling shutter system
  • FIG. 22B is a diagram schematically showing the global shutter system.
  • En represents the exposure (accumulation operation) of the nth column (n is a natural number)
  • Rn represents the reading operation of the nth column.
  • FIGS. 22A and 22B the operations from the first row to the Mth row (M is a natural number) are shown.
  • the rolling shutter method is an operation method in which exposure and data reading are performed in sequence, and is a method in which the reading period of one line and the exposure period of another line are overlapped. Since the reading operation is performed immediately after the exposure, imaging can be performed even with a circuit configuration having a relatively short data retention period. However, since a one-frame image is composed of data that are not simultaneously captured, the image is distorted when capturing a moving object.
  • the global shutter method is an operation method in which all pixels are exposed at the same time, data is held in each pixel, and data is read out row by row. Therefore, it is possible to obtain an image without distortion even when imaging a moving object.
  • the rolling shutter method is often used because the charge easily flows out from the charge detection unit.
  • a transistor with a relatively large off-current such as a Si transistor
  • the global shutter method can be easily realized because there is almost no outflow of data potential from the charge detection unit.
  • the imaging device according to one aspect of the present invention can also be operated by the rolling shutter method.
  • the pixel circuit 331 may be configured by arbitrarily combining an OS transistor and a Si transistor. Alternatively, all the transistors may be Si transistors.
  • the transistors 103 and 104 are conductive, and the potential of the wiring 122 is connected to the node FD. "H” is supplied (reset operation).
  • the transistor 104 becomes non-conducting and the supply of the reset potential is cut off. Further, the potential of the node FD decreases according to the operation of the photoelectric conversion device 240 (accumulation operation).
  • the pixel circuit shown in FIG. 21C can be operated according to the timing chart of FIG. 23B. It is assumed that "H” is always supplied to the wirings 121 and 123, and “L” is always supplied to the wirings 122. The basic operation is the same as the description of the timing chart of FIG. 23A above.
  • the transistor may be provided with a back gate.
  • FIG. 24A shows a configuration in which the back gate is electrically connected to the front gate, which has the effect of increasing the on-current.
  • FIG. 24B shows a configuration in which the back gate is electrically connected to a wiring capable of supplying a constant potential, and the threshold voltage of the transistor can be controlled.
  • each transistor can perform an appropriate operation, such as by combining FIGS. 24A and 24B.
  • the pixel circuit may have a transistor without a back gate.
  • FIG. 25 is a diagram illustrating an example of the read circuit 311 connected to the pixel circuit 331, and shows a circuit diagram of the CDS circuit 400 and a block diagram of the A / D converter 410 electrically connected to the CDS circuit 400. ing.
  • the CDS circuit and A / D converter shown in FIG. 25 are examples, and may have other configurations.
  • the CDS circuit 400 includes a resistor 401 for voltage conversion, a capacitance element 402 for capacitance coupling , a transistor 403 for supplying potential V 0 , a transistor 404 for holding the potential supplied to the A / D converter 410, and a capacitance element for holding potential. It can be configured to have 405.
  • the input is electrically connected to the pixel circuit 331 and the output is electrically connected to the comparator circuit (COMP) of the A / D converter 410.
  • COMP comparator circuit
  • the potential of the wiring 352 is V res (the pixel circuit 331 is in the reset state)
  • the potential of the node N (the connection point of the transistors 403 and 404 and the capacitance element 402) is set to V 0 .
  • the potential of the node N becomes V 0 + V data ⁇ V res . Therefore, in the CDS circuit 400, the potential in the reset state can be subtracted from the potential of the imaging data output by the pixel circuit 331, and the noise component can be reduced.
  • the A / D converter 410 can be configured to have a comparator circuit (COMP) and a counter circuit (COUNTER).
  • COMP comparator circuit
  • COUNTER counter circuit
  • the signal potential input from the CDS circuit 400 to the comparator circuit (COMP) and the sweeped reference potential (RAMP) are compared.
  • the counter circuit (COUNTER) operates according to the output of the comparator circuit (COMP), and the digital signal is output to the plurality of wirings 353.
  • FIG. 26A is an example of a cross-sectional view of a laminated body having a layer 502 and a layer 503.
  • the layer 502 has a pixel circuit 331 formed on a silicon substrate.
  • the transistor 103, the transistor 104, the capacitive element 108, and the photoelectric conversion device 240 are shown as a part of the pixel circuit 331.
  • the photoelectric conversion device 240 is a pn junction type photodiode formed on a silicon substrate, and has a p-type region 243 and an n-type region 244.
  • the photoelectric conversion device 240 is an embedded photodiode, and a p-type region 241 provided on the surface side of the n-type region 244 can suppress a dark current and reduce noise.
  • the p-type region 243 may be used as the p-type region 241. It is preferable that the resistance of the p-type region 241 is lower than that of the p-type region 243. Further, it is preferable that the resistance of the n-type region 244 is lower than that of the p-type region 243. Further, in the p-type region 243, the p-type region 241 and the n-type region 244, the p-type region and the n-type region may be exchanged.
  • the transistor 103 and the transistor 104 are transistors formed on a silicon substrate.
  • the transistor 103 and the transistor 104 include a conductive layer that functions as a gate, a source, a drain, and a channel forming region located between the source and the drain formed on the silicon substrate, and a conductive layer and a channel forming region that function as a gate. It has a gate insulating layer provided between the two.
  • the source region and the drain region of the transistor 103 and the transistor 104 are formed by an n-type region.
  • the layer 502 is provided with an insulating layer 242 and an insulating layer 245.
  • the insulating layer 242 has a function as an element separation layer.
  • the insulating layer 245 has a function of suppressing the outflow of carriers.
  • the silicon substrate is provided with a groove for separating pixels, and the insulating layer 245 is provided on the upper surface of the silicon substrate and the groove.
  • the insulating layer 245 By providing the insulating layer 245, it is possible to prevent the carriers generated in the photoelectric conversion device 240 from flowing out to the adjacent pixels.
  • the insulating layer 245 also has a function of suppressing the intrusion of stray light. For example, when the insulating layer 245 has a groove, the intrusion of stray light from adjacent pixels may be suppressed. Therefore, the insulating layer 245 can suppress color mixing.
  • An antireflection film may be provided between the upper surface of the silicon substrate and the insulating layer 245.
  • the element separation layer can be formed by using a LOCOS (LOCOxidation of Silicon) method, an STI (Shallow Trench Isolation) method, or the like.
  • a LOCOS LOCxidation of Silicon
  • STI Shallow Trench Isolation
  • the insulating layer 245 for example, a silicon oxide film, an inorganic insulating film such as silicon nitride, or an organic insulating film such as polyimide or acrylic can be used.
  • the insulating layer 245 may have a multi-layer structure.
  • the n-type region 244 (corresponding to the cathode) of the photoelectric conversion device 240 can also function as either the source or the drain of the transistor 103.
  • the layer 502 is provided with an insulating layer 222, 223, 226, 227, a wiring 121, an electrode 129a, and an electrode 129b.
  • the insulating layer 222 has a function as a protective film.
  • the insulating layers 223 and 227 have functions as an interlayer insulating film and a flattening film.
  • Each of the electrode 129a and the electrode 129b has a function as an electrode of the capacitive element 108.
  • the insulating layer 226 is sandwiched between the electrodes 129a and 129b, and has a function as a dielectric layer of the capacitive element 108.
  • the electrode 129a is electrically connected to the other of the source or drain of the transistor 103 via a plug provided in the insulating layer 223.
  • the wiring 121 has a function as a power supply line.
  • the p-type region 243 (anode) is electrically connected to the wiring 121.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the protective film.
  • an inorganic insulating film such as a silicon oxide film or an organic insulating film such as an acrylic resin or a polyimide resin can be used.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the dielectric layer of the capacitive element.
  • the Si transistor shown in FIG. 26A is a planar type having a channel forming region on a silicon substrate.
  • the Si transistor may be of the fin type as shown in FIG. 27A.
  • FIG. 27B shows a cross section (cross section in the channel width direction) of A1-A2 shown in FIG. 27A.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed on the insulating layer 546 on the silicon substrate 210.
  • SOI Silicon on Insulator
  • Conductors that can be used as wiring, electrodes, and plugs for electrical connections between devices include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, and hafnium. , Vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc. Etc. may be appropriately selected and used.
  • the conductor is not limited to a single layer, and may be a plurality of layers made of different materials. It may have strontium or the like.
  • Layer 503 is formed on layer 502.
  • Layer 503 includes a light-shielding layer 251, an optical conversion layer 250, and a microlens array 255.
  • the light-shielding layer 251 can suppress the inflow of light to adjacent pixels.
  • a metal layer such as aluminum or tungsten can be used for the light-shielding layer 251. Further, the metal layer and a dielectric film having a function as an antireflection film may be laminated.
  • a color filter can be used for the optical conversion layer 250.
  • a color image can be obtained by assigning colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filter for each pixel.
  • a wavelength cut filter is used for the optical conversion layer 250, it can be used as an image pickup device that can obtain images in various wavelength regions.
  • the optical conversion layer 250 uses a filter that blocks light below the wavelength of visible light, it can be used as an infrared imaging device. Further, if the optical conversion layer 250 uses a filter that blocks light having a wavelength of near infrared rays or less, a far infrared ray imaging device can be obtained. Further, if the optical conversion layer 250 uses a filter that blocks light having a wavelength equal to or higher than that of visible light, it can be used as an ultraviolet imaging device.
  • a scintillator is used for the optical conversion layer 250, it can be used as an imaging device for obtaining an image that visualizes the intensity of radiation used in an X-ray imaging device or the like.
  • radiation such as X-rays transmitted through a subject
  • a scintillator When radiation such as X-rays transmitted through a subject is incident on a scintillator, it is converted into light (fluorescence) such as visible light or ultraviolet light by a photoluminescence phenomenon. Then, the image data is acquired by detecting the light with the photoelectric conversion device 240.
  • an image pickup device having the above configuration may be used as a radiation detector or the like.
  • the scintillator contains a substance that absorbs the energy and emits visible light or ultraviolet light when irradiated with radiation such as X-rays and gamma rays.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO, etc.
  • Those dispersed in resin or ceramics can be used.
  • a microlens array 255 is provided on the optical conversion layer 250. Light passing through the individual lenses of the microlens array 255 passes through the optical conversion layer 250 directly below and irradiates the photoelectric conversion device 240. By providing the microlens array 255, the focused light can be incident on the photoelectric conversion device 240, so that photoelectric conversion can be performed efficiently.
  • the microlens array 255 is preferably formed of a resin or glass having high translucency with respect to visible light.
  • an OS transistor may be used as the transistor 103 and the transistor 104.
  • the laminated structure shown in FIG. 26B has a layer 502 and a layer 503, and the layer 502 has a layer 562 including an element provided on a Si substrate and a layer 563 including an OS transistor.
  • the layer 562 shown in FIG. 26B has a photoelectric conversion device 240 provided on a Si substrate.
  • the Si transistor is not shown in the layer 562 in FIG. 26B
  • the layer 562 may have the transistor 105 as shown in FIG. 28A.
  • the layer 562 may have a transistor 106.
  • the transistor 105, the transistor 106, etc. may be used as an OS transistor and may be provided on the layer 563.
  • the OS transistor Since the OS transistor has an extremely small off current, the charge accumulated in the capacitive element 108 can be retained for a long time.
  • the OS transistor can be provided by stacking with a Si transistor or a photoelectric conversion device 240 provided on a Si substrate. Therefore, the circuit can be integrated. In addition, the area of the photoelectric conversion device 240 can be increased.
  • the OS transistor will be described in detail in FIG.
  • layer 502 has layer 561 in addition to layer 562 and layer 563.
  • the layer 561 is a configuration example in which a pn junction type photodiode having a selenium-based material as a photoelectric conversion layer is used as the photoelectric conversion device 240. It has a layer 566a as one electrode, a layer 566b and 566c as a photoelectric conversion layer, and a layer 566d as the other electrode. Layer 561 can be formed directly on layer 563. When an organic photoconductor is used as the photoelectric conversion device 240 included in the layer 561, the connection form with the transistor is the same.
  • An insulating layer 541 is provided on the transistor 102 and the transistor 103 included in the layer 563.
  • Layer 566a has a region embedded in the insulating layer 541.
  • the layer 562 of FIG. 28B shows an example of having a fin type transistor as a Si transistor.
  • the transistor 105 and the transistor 106 are provided on the layer 562.
  • the laminated structure of the Si transistor and the OS transistor shown in FIGS. 28A and 28B can also be applied to the configuration of the Si transistor and the OS transistor of the processing device (PU) described above.
  • a pixel circuit of an imaging device and a semiconductor device including the above-mentioned processing device can be manufactured on the same silicon substrate. Therefore, for example, the pixel circuit and drive circuit of the image pickup device and the semiconductor device included in the determination system of one aspect of the present invention can be provided on the same chip.
  • the configuration of the determination system of one aspect of the present invention on one chip, for example, the area of the chip can be reduced.
  • the pixel circuit and drive circuit of the image pickup device and the semiconductor device including the processing device (PU) and the like can be manufactured by using the same process, the cost required for manufacturing the chip can be reduced.
  • the configuration of the determination system of one aspect of the present invention on one chip for example, the energy required for transferring an image to the memory circuit or the determination circuit of the semiconductor device can be reduced, and the calculation efficiency is improved. You may be able to.
  • FIG. 29A shows the details of the OS transistor.
  • the OS transistor shown in FIG. 29A has a self-aligned configuration in which an insulating layer is provided on a laminate of an oxide semiconductor layer and a conductive layer, and a groove reaching the semiconductor layer is provided to form a source electrode 705 and a drain electrode 706. is there.
  • the OS transistor may have a channel forming region, a source region 703, and a drain region 704 formed in the oxide semiconductor layer, as well as a gate electrode 701 and a gate insulating film 702. At least the gate insulating film 702 and the gate electrode 701 are provided in the groove. An oxide semiconductor layer 707 may be further provided in the groove.
  • the OS transistor may have a self-aligned configuration in which a source region and a drain region are formed in the semiconductor layer using the gate electrode 701 as a mask.
  • FIG. 29C it may be a non-self-aligned top gate type transistor having a region where the source electrode 705 or the drain electrode 706 and the gate electrode 701 overlap.
  • Transistors 102 and 103 show a structure having a back gate 535, but may have a structure without a back gate.
  • the back gate 535 may be electrically connected to the front gate of the transistor provided opposite to each other as shown in the cross-sectional view of the transistor in the channel width direction shown in FIG. 29D.
  • FIG. 29D shows the transistor of FIG. 21A as an example, but the same applies to transistors having other structures.
  • the back gate 535 may be configured to be able to supply a fixed potential different from that of the front gate.
  • An insulating layer 543 having a function of preventing hydrogen diffusion is provided between the region where the OS transistor is formed and the region where the Si transistor is formed. Hydrogen in the insulating layer provided near the channel forming region of the transistors 105 and 106 terminates the silicon dangling bond. On the other hand, hydrogen in the insulating layer provided near the channel forming region of the transistors 102 and 103 is one of the factors for generating carriers in the oxide semiconductor layer.
  • the insulation layer 543 can improve the reliability of the transistors 105 and 106 by confining hydrogen in one layer. Further, the reliability of the transistors 102 and 103 can be improved by suppressing the diffusion of hydrogen from one layer to the other layer.
  • the insulating layer 543 for example, aluminum oxide, aluminum nitride, gallium oxide, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.
  • aluminum oxide, aluminum nitride, gallium oxide, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.
  • FIG. 30A is a surveillance camera, which has a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism or the like, and by installing it on the ceiling, it is possible to take an image of the entire surroundings.
  • a camera unit 952 can be used as an image pickup apparatus included in the determination system of one aspect of the present invention. Further, by electrically connecting the camera unit 952 to the semiconductor device of one aspect of the present invention, a suspicious person can be identified from the captured information.
  • the surveillance camera is an idiomatic name and does not limit its use.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 30B shows an example of an air vehicle.
  • the flying object 6500 shown in FIG. 30B has a propeller 6501, a camera 6502, a battery 6503, and the like, and has a function of autonomously flying.
  • the image data taken by the camera 6502 is stored in the electronic component 6504.
  • the electronic component 6504 can analyze the image data and detect the presence or absence of an obstacle when moving.
  • a plurality of types of image pickup devices may be used.
  • a camera 6502 can be used as an image pickup apparatus included in the determination system of one aspect of the present invention. Further, by electrically connecting the camera 6502 to the semiconductor device of one aspect of the present invention, a suspicious person can be identified from the captured information.

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Abstract

判定を行う回路の消費電力を低減する。または判定を行うシステムの精度を向上する。またはセンサ素子により監視する対象物の安全性を高める。または対象物の監視を簡便に行うシステムを提供する。 第１データを解析して第１の値または第２の値が選択される第１の判定を行う機能を有する検出回路、画像の特徴抽出を行う機能を有する第１判定回路および第２判定回路、電源回路、電源管理装置を有し、第１判定により第１の値が選択される場合に、電源管理装置は電源回路から第１判定回路へ電圧を供給する機能を有し、第１判定回路は第１データを解析して第２判定を行う機能を有し、第２判定回路は第２の判定においてイベントの発生が検知された場合には、第１のデータを解析して第３の判定を行う機能を有する半導体装置。

Description

半導体装置および判定システム
　本発明の一態様は、半導体装置に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、通信装置および電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。
　スマートフォンやタブレット端末などに代表される持ち運びが容易な情報端末の普及が進んでいる。情報端末の普及に伴い、様々な通信規格が制定されている。例えば、第４世代移動通信システム（４Ｇ）と呼ばれるＬＴＥ−Ａｄｖａｎｃｅｄ規格の運用が開始されている。
　近年、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）などの情報技術の発展により、情報端末で扱われるデータ量は増大する傾向にある。また、情報端末などの電子機器に通信速度の向上が求められている。
　ＩｏＴなどの様々な情報技術に対応するため、４Ｇよりも速い通信速度、多くの同時接続、短い遅延時間を実現する第５世代移動通信システム（５Ｇ）と呼ばれる新たな通信規格が検討されている。５Ｇでは、３．７ＧＨｚ帯、４．５ＧＨｚ帯、および２８ＧＨｚ帯の通信周波数が使用される。
　５Ｇに対応する半導体装置は、Ｓｉなど１種類の元素を主成分として用いる半導体や、ＧａとＡｓなど複数種類の元素を主成分として用いる化合物半導体を用いて作製される。さらに、金属酸化物の一種である酸化物半導体が注目されている。
　酸化物半導体では、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１および非特許文献２参照）。
　非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
　また、半導体装置の消費電力削減の技術として、例えば、パワーゲーティング（ＰＧ：Ｐｏｗｅｒ　Ｇａｔｉｎｇ）、クロックゲーティング（ＣＧ：Ｃｌｏｃｋ　Ｇａｔｉｎｇ）、ボルテージスケーリング等が知られている。例えば、特許文献１には、ＤＶＦＳ（Ｄｙｎａｍｉｃ　Ｖｏｌｔａｇｅ　ａｎｄ　Ｆｒｅｑｕｅｎｃｙ　Ｓｃａｌｉｎｇ）手法とＰＧ手法のうち電力削減に有利となる手法を実施することが記載されている。
国際公開第２００９／０７８０８１号
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
　本発明の一態様は、新規な半導体装置、または新規な半導体装置の動作方法を提供することを課題の一つとする。または、本発明の一態様は、新規な判定システム、または新規な判定システムの動作方法を提供することを課題の一つとする。または、本発明の一態様は、消費電力を削減すること、例えば休止状態の電力を削減することを課題の一つとする。または、本発明の一態様は、休止状態から通常状態へ復帰する処理に要する時間を短縮すること、あるいは、それに要するエネルギーを削減することを課題の一つとする。または、本発明の一態様は、判定を行う回路の消費電力を低減することを課題の一つとする。または、本発明の一態様は、判定を行うシステムの精度を向上することを課題の一つとする。または、本発明の一態様は、センサ素子により監視する対象物の安全性を高めることを課題の一とする。または、本発明の一態様は、対象物の監視を簡便に行うシステムを提供することを課題の一とする。
　なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一態様の課題となり得る。
　本発明の一態様は、検出回路と、第１判定回路と、第２判定回路と、電源回路と、電源管理装置と、を有し、検出回路は、第１のデータを解析して、第１の値または第２の値が選択される第１の判定を行う機能を有し、第１判定回路および第２判定回路は、画像の特徴抽出を行う機能を有し、第１の判定により第１の値が選択される場合に、電源管理装置は、電源回路から第１判定回路へ電圧を供給させる機能を有し、第１判定回路は、第１のデータを解析して第２の判定を行う機能を有し、第２判定回路は、第２の判定においてイベントの発生が検知された場合には、第１のデータを解析して第３の判定を行う機能を有する半導体装置である。
　また上記構成において、第１判定回路は、輪郭抽出を行う機能を有することが好ましい。
　また上記構成において、第１判定回路は、輪郭抽出を行う機能を有し、第２判定回路は、ディープニューラルネットワーク、畳み込みニューラルネットワーク、再帰型ニューラルネットワーク、自己符号化器、深層ボルツマンマシン、深層信念ネットワークから選ばれる一以上の手法を実行する機能を有することが好ましい。
　また上記構成において、アンテナを有し、第３の判定の結果を無線通信により送信する機能を有することが好ましい。
　また上記構成において、イベントは、輪郭抽出を用いたヒトの検出であることが好ましい。
　また上記構成において、第１判定回路は、輪郭抽出を用いてヒトの顔認証を行う機能を有することが好ましい。
　または、本発明の一態様は、撮像装置と、検出回路と、処理装置と、第２判定回路と、電源回路と、を有し、処理装置は、第１判定回路と、電源管理装置と、プロセッサコアと、記憶回路と、を有し、プロセッサコアは、第１判定回路へ命令を与える機能を有し、記憶回路は、プロセッサコアにより生成されるデータを保持する機能を有し、撮像装置は、第１のデータを取得する機能を有し、検出回路は、第１のデータを解析して、第１の値または第２の値が選択される第１の判定を行う機能を有し、第１判定回路および第２判定回路は、画像の特徴抽出を行う機能を有し、第１の判定により第１の値が選択される場合に、電源管理装置は、電源回路から第１判定回路へ電圧を供給させる機能を有し、第１判定回路は、第１のデータを解析して第２の判定を行う機能を有し、第２判定回路は、第２の判定においてイベントの発生が検知された場合には、第１のデータを解析して第３の判定を行う機能を有し、撮像装置は、マトリクス状に配置される複数の画素回路を有する判定システムである。
　また上記構成において、記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、第１のトランジスタのソースおよびドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい。
　また上記構成において、記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、第１のトランジスタのソースおよびドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１のトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタを有し、複数の画素回路のそれぞれは、光電変換デバイスと、第２のトランジスタと、第２の容量素子と、を有し、光電変換デバイスの一方の電極は、第２のトランジスタのソースおよびドレインの一方と電気的に接続され、第２のトランジスタのソースおよびドレインの他方は、第２の容量素子の一方の電極と電気的に接続され、第２のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい。
　また上記構成において、第１判定回路は、輪郭抽出を行う機能を有することが好ましい。
　また上記構成において、第１判定回路は、輪郭抽出を行う機能を有し、第２判定回路は、ディープニューラルネットワーク、畳み込みニューラルネットワーク、再帰型ニューラルネットワーク、自己符号化器、深層ボルツマンマシン、深層信念ネットワークから選ばれる一以上の手法を実行する機能を有することが好ましい。
　本発明の一態様により、新規な半導体装置、または新規な半導体装置の動作方法を提供することができる。また、本発明の一態様により、新規な判定システム、または新規な判定システムの動作方法を提供することができる。また、本発明の一態様により、消費電力を削減すること、例えば休止状態の電力を削減することができる。また、本発明の一態様により、休止状態から通常状態へ復帰する処理に要する時間を短縮すること、あるいは、それに要するエネルギーを削減することができる。また、本発明の一態様により、判定を行う回路の消費電力を低減することができる。また、本発明の一態様により、判定を行うシステムの精度を向上することができる。また、本発明の一態様により、センサ素子により監視する対象物の安全性を高めることができる。また、本発明の一態様により、対象物の監視を簡便に行うシステムを提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１は、判定システムの構成例を示すブロック図である。
図２は、判定システムの構成例を示すブロック図である。
図３は、半導体装置の動作例を示すフロー図である。
図４Ａおよび図４Ｂは、半導体装置の構成例を示すブロック図である。
図５Ａ乃至図５Ｄは、半導体装置の電源管理の動作例を説明する図である。
図６は、半導体装置の電源管理の動作例を示すフローチャートである。
図７Ａおよび図７Ｂは、半導体装置の構成例を示すブロック図である。
図８は、プロセッサコアの構成例を示すブロック図である。
図９は、記憶回路の構成例を示す回路図である。
図１０は、記憶回路の動作例を説明するタイミングチャートである。
図１１は、キャッシュのメモリセルの構成例を示す回路図である。
図１２は、メモリセルの動作例を説明するタイミングチャートである。
図１３Ａは、ＮＯＳＲＡＭの構成例を示す機能ブロック図である。図１３Ｂは、メモリセルの構成例を示す回路図である。
図１４Ａは、メモリセルアレイの構成例を示す回路図である。図１４Ｂ、図１４Ｃは、メモリセルの構成例を示す回路図である。
図１５Ａは、ＤＯＳＲＡＭのメモリセルの構成例を示す回路図である。図１５Ｂは、ＤＯＳＲＡＭの積層構造例を示す図である。
図１６Ａおよび図１６Ｂは、ニューラルネットワークの構成例を示す図である。
図１７は、半導体装置の構成例を示す図である。
図１８は、メモリセルの構成例を示す図である。
図１９は、オフセット回路の構成例を示す図である。
図２０は、タイミングチャートである。
図２１Ａは、撮像装置を説明するブロック図である。図２１Ｂ、図２１Ｃは、画素回路を説明する回路図である。
図２２Ａは、ローリングシャッタの動作を説明する図である。図２２Ｂは、グローバルシャッタの動作を説明する図である。
図２３Ａおよび図２３Ｂは、画素回路の動作を説明するタイミングチャートである。
図２４Ａおよび図２４Ｂは、画素回路を説明する回路図である。
図２５は、読み出し回路を説明する回路図およびブロック図である。
図２６Ａおよび図２６Ｂは、画素を説明する断面図である。
図２７Ａ、図２７Ｂおよび図２７Ｃは、Ｓｉトランジスタを説明する図である。
図２８Ａおよび図２８Ｂは、画素を説明する断面図である。
図２９Ａ、図２９Ｂ、図２９Ｃおよび図２９Ｄは、ＯＳトランジスタを説明する図である。
図３０Ａおよび図３０Ｂは、電子機器の一例を説明する断面図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
　また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。
　また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
　なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
　また、本明細書などにおいて、「平行」とは、例えば、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
　なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
　また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
　なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
　また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
　なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
　また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
　また、本明細書等において、高電源電位（以下、「電源電位ＶＤＤ」、「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位（以下、「電源電位ＶＳＳ」、「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
　また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、図面などにおいて、配線および電極などの電位をわかりやすくするため、配線および電極などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
　なお端子は、複数の端子の集合体を指す場合がある。複数の端子の集合体が有するそれぞれの端子には例えば独立した信号が与えられ、それぞれの端子に一以上の配線が電気的に接続される。
　トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子（ノード）を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する一対の入出力端子（ノード）は、トランジスタの型及び各端子（ノード）に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎ型トランジスタでは、低い電位が与えられるノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐ型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位が与えられるノードがソースと呼ばれる。本明細書では、ゲート以外の２つの端子（ノード）を第１端子（ノード）、第２端子（ノード）と呼ぶ場合がある。
　本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出力端子（ノード）の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一態様において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。
　本明細書等において、能動素子（例えば、トランジスタ、ダイオードなど）、受動素子（例えば、容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定されている態様が、本明細書等に記載されている場合、接続先が特定されていない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
　本明細書等において、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能が特定できれば、発明の態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても接続先を特定すれば、発明の一態様が開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定することで、発明の一態様が開示されているものであり、発明の一態様を構成することが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様である半導体装置、および半導体装置の適用例について説明する。
＜半導体装置の構成例＞
　以下に本発明の一態様の判定システムの一例を示す。本発明の一態様の判定システムは、半導体装置を有する。また本発明の一態様の判定システムは、半導体装置に加えて撮像装置を有することが好ましい。本発明の一態様の半導体装置は、処理装置を有する。本発明の一態様の処理装置は、パワーゲーティング動作によりその一部の回路の電源をオフモードにする機能を有する。オフモードとなった回路の電源は割り込み要求に従い、オンモードに復帰することができる。
　図１には半導体装置と、撮像装置等の装置とを有する判定システムの構成例を示す。図１に示す半導体装置７００は、撮像装置６０１に電気的に接続される。半導体装置７００は、検出回路９２、処理装置（ＰＵ：Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２０および判定回路９１を有する。ＰＵ２０は予備判定回路８０を有する。判定回路９１は、ニューラルネットワークを用いた演算を行う機能を有する。なお、予備判定回路８０を第１判定回路、判定回路９１を第２判定回路とそれぞれ呼ぶ場合がある。
　撮像装置６０１は、可視光を撮像する機能を有する。また撮像装置６０１は赤外光を撮像する機能を有することが好ましい。
　撮像装置６０１の撮像時に、光源を準備し、光源を被写体に照射してもよい。
　また図１に示す構成例は表示装置６０２を有する。表示装置６０２は撮像装置６０１と電気的に接続される。表示装置６０２は、撮像装置６０１により撮像された映像を表示する機能を有する。表示装置６０２は例えば、表示部、および表示部を制御する駆動回路を有する。
　また図１に示す構成例は端末６０３を有する。半導体装置７００は、端末６０３と無線通信を行う機能を有することが好ましい。半導体装置７００は例えば、無線通信のためのアンテナを有する。
　半導体装置７００は、検出回路９２、予備判定回路８０、判定回路９１、の順に段階的に解析を行うことができる。段階を経るほど、解析の精度が向上する。解析を行う段階を増やすほど、判断の精度を向上させることができる。
　一方、解析の精度が向上するほど演算回路の規模が増大し、半導体装置７００の消費電力が増大する場合がある。よって、検出回路９２または予備判定回路８０において、解析が充分であると判断される場合には、次の段階に進まなくてもよい。段階が少ない方が半導体装置７００の消費電力を、より低減することができる。
　本発明の一態様の半導体装置は、異常なイベントが発生したか否かを判断する機能を有する。また本発明の一態様の半導体装置において、判断は段階的に行われることが好ましい。この場合、初期の段階においてはイベントの発生の有無のみを判断し、発生したイベントが異常か否かの判断を行わなくてもよい。
　検出回路９２には、撮像装置６０１の撮像データが与えられる。検出回路９２は、二値分類を行う機能を有する。より具体的には、検出回路９２は与えられるデータを解析し、イベントが発生したか否かを判断する機能を有する。また検出回路９２は例えば、発生したイベントが異常か否かの判断は行わない。検出回路９２は例えば、撮像データを解析し、第１の判定を行う。第１の判定は二値分類である。所定の基準を超えた場合に第１の値を選択し、超えない場合には第２の値を選択する。ここで所定の基準を超える、とは例えば撮像データを解析し、結果を数値化し、得られる数値が基準を超えることを指す。あるいは例えば、撮像データを解析し、イベントが発生したと判断されることを指す。検出回路９２が行う第１の判定により、第１の値が選択される場合は、信号ＩＮＴがＰＵ２０に与えられ、次のステップとして、撮像データは予備判定回路８０において解析される。
　ここで一例として、撮像装置６０１を不審者の判別に用いる場合を考える。このような場合は例えば、撮像された映像に人物と推測される像が検知されれば「イベントが発生した」と判断してもよい。このとき、検出回路９２においてイベントが発生した場合でも、撮像された人物が不審者であるとは限らない。イベントは簡易的な事象であっても構わない。例えばイベントを「被写体の移動を検知」としてもよい。あるいは例えばイベントを「被写体の検知」としてもよい。あるいは例えばイベントを「輝度の顕著な変化」としてもよい。
　検出回路９２は、後述する予備判定回路８０および判定回路９１における演算よりも簡易的な演算を行う。例えば検出回路９２は、撮像データの空間的な輝度分布を解析し、被写体の検知を行う。あるいは例えば検出回路９２は、しきい値を設定し、得られるデータが該しきい値を超える場合はイベントが発生したと判断する。
　検出回路９２は、イベントの発生に伴い信号ＩＮＴをＰＵ２０に与える機能を有する。信号ＩＮＴは割り込み処理を要求する信号である。ＰＵ２０においてオフモードとなった回路、例えばプロセッサコアなどの回路の電源は割り込み要求に従い、オンモードに復帰することができる。その後、ＰＵ２０は所望の命令を実行し、ＰＵ２０が有する予備判定回路８０において、異常なイベントが発生したか否かの判定を行う。具体的には例えば、予備判定回路８０は撮像データの解析を行い、不審者が映っているか否かの判断を行う。
　ＰＵ２０は予備判定回路８０における解析を行わない場合には、パワーゲーティング動作によりその消費電力を大幅に低減することができる。
　ＰＵ２０は命令を実行する機能を有する回路である。ＰＵ２０の詳細な構成については後述する。
　なお、予備判定回路８０は、被写体が不審者であるか否かの判定を行わず、被写体が「ヒト」であるか否かの判断のみを行ってもよい。そのような場合には、判定回路９１において、被写体が不審者であるか否かの判定を行えばよい。
　予備判定回路８０は例えば、被写体の輪郭抽出を行い、ヒトを検出する。輪郭抽出の手法として例えば、空間的な輝度の比較を用いることができる。具体的には例えば、ＨｏＧ（Ｈｉｓｔｏｇｒａｍ　ｏｆ　Ｏｒｉｅｎｔｅｄ　Ｇｒａｄｉｅｎｔ）とＳＶＭ（Ｓｕｐｐｏｒｔ　Ｖｅｃｔｏｒ　Ｍａｃｈｉｎｅ）を用いた解析を行うことができる。
　また予備判定回路８０は例えば、被写体の時間的な変化、より具体的には例えば被写体のフレーム毎の変化を解析してもよい。被写体の時間的な変化を解析することにより、ヒトの動作が不審であるか否かの推察を行ってもよい。
　予備判定回路８０は、判定回路９１よりも低い消費電力で解析を行うことが好ましい。予備判定回路８０は、判定回路９１よりも規模の小さい演算を行うことが好ましい。予備判定回路８０は、判定回路９１よりも短い時間で演算を行うことが好ましい。
　予備判定回路８０がニューラルネットワークを用いる場合には、判定回路９１よりも演算の規模の小さい演算を行うことが好ましい。例えば、予備判定回路８０および判定回路９１がともに畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ：ＣＮＮ）を行う場合には、予備判定回路８０に用いる中間層の層数は、判定回路９１に用いる中間層の層数よりも小さい。
　予備判定回路８０において、撮像データ、あるいは撮像データが変換されたデータが解析され、第２の判定が行われる。第２の判定において、所定の基準を超えた場合には、次のステップとして、判定回路９１において撮像データ、あるいは撮像データが変換されたデータが解析されることが好ましい。より具体的には例えば、第２の判定において異常なイベントが発生したと判定された場合には、判定の精度を向上させるために、さらに判定回路９１において解析を行い、異常なイベントが発生したか否かの判定を行うことが好ましい。判定回路９１は例えば、ニューラルネットワークを用いた演算を行う機能を有する。
　予備判定回路８０で判定を行った後、判定回路９１でさらに詳細な解析を行うことで判定の精度を向上させることができる。また、予備判定回路８０であらかじめ判定を行い、異常なイベントが発生しなかったと判断された場合には、判定回路９１における演算を行う必要がないため、半導体装置７００の消費電力を低減することができる。
　判定回路９１は、予備判定回路８０よりも精度の高い演算を行うことができる。判定回路９１は人工知能（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ：ＡＩ）を用いた解析を行うことが好ましい。
　判定回路９１は、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）等から選ばれる一の手法、または二以上を組み合わせた手法を実行し、撮像データの解析を行うことが好ましい。より具体的には判定回路９１において、画像の特徴抽出にＣＮＮを用いることができる。
　また判定回路９１において、ＣＮＮ等を用いた画像の特徴抽出を行う前に、画像の解像度を高める処理や、白黒画像のカラー化処理などを行ってもよい。カラー化の手法として例えば、敵対的生成ネットワーク（ＧＡＮ）と呼ばれる手法を用いてもよい。
　判定回路９１において、異常なイベントが発生したと判定された場合には、半導体装置７００は、無線通信により端末６０３に、異常を知らせる信号を与える。また、異常を知らせる信号とともに、異常なイベントが発生したと判定された画像データを送信してもよい。この際に、解像度を高める処理や、カラー化処理を行った画像データを送信してもよい。
　図２を参照して、半導体装置の構成例を説明する。図１に示す半導体装置７００は、電源回路１０、ＰＵ２０、判定回路９１および検出回路９２を有する。半導体装置７００は撮像装置６０１に電気的に接続される。
　ＰＵ２０は命令を実行する機能を有する回路である。ＰＵ２０は、１つのチップに集積された複数の機能回路を有する。ＰＵ２０は、プロセッサコア３０、電源管理装置（ＰＭＵ）６０、クロック制御回路６５、パワースイッチ（ＰＳＷ）７０、予備判定回路８０、メモリ８１、回路８２、インターフェース８８およびバスライン８９を有する。
　またＰＵ２０はキャッシュ４０、およびパワースイッチ（ＰＳＷ）７１を有してもよい。キャッシュ４０およびＰＳＷ７１の詳細については、後述する。
　プロセッサコア３０、ＰＭＵ６０、キャッシュ４０、ＰＳＷ７０、ＰＳＷ７１、予備判定回路８０、メモリ８１、回路８２およびインターフェース８８はバスライン８９を介して電気的に接続される。バスライン８９を介して各回路は、信号のやり取りを行うことができる。プロセッサコア３０は例えば、予備判定回路８０に命令を与える機能を有する。
　メモリ８１は、撮像装置６０１からＰＵ２０に与えられる撮像データを保持する機能を有する。メモリ８１として、後述するＯＳトランジスタを用いて構成されたメモリを用いてもよい。
　インターフェース８８は、ＰＵ２０の外部の機器との信号のやり取りを行う機能を有する。
　インターフェース８８は、検出回路９２から与えられる割り込み信号ＩＮＴを、バスライン８９を介してプロセッサコア３０およびＰＭＵ６０に与える機能を有する。
　またインターフェース８８はバスライン８９を介してプロセッサコア３０等からの信号を受信し、受信した信号に基づき、判定回路９１に制御信号として信号ＯＵ１を与える機能を有する。また判定回路９１は判定結果として信号ＩＮ１をインターフェース８８に与える機能を有する。
　回路８２は例えば、アナログ−デジタル変換回路（以下、ＡＤ変換回路）を有する。また回路８２は、無線通信を行うための回路を有してもよい。無線通信を行うための回路として例えば、変調回路、復調回路等が挙げられる。
　図２には、電源回路１０が、ＰＵ２０と異なるチップに設けられている例を示している。電源回路１０は、ＰＵ２０に電源電位ＭＶＤＤを入力する機能を有する。クロック制御回路６５には、外部から基準クロック信号ＣＬＫが与えられる。クロック制御回路６５は、ＰＵ２０が有する各回路にクロック信号を与える機能を有する。また、外部からインターフェース８８へ、割り込み処理を要求する割り込み信号である信号ＩＮＴが入力されることにより、復帰シーケンスを実行することができる。ＰＭＵ６０は、制御信号を生成し、電源回路１０に与える機能を有する。
　本発明の一態様の半導体装置において、処理装置が演算回路等で扱えるビット数は例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
　クロック制御回路６５は、基準クロック信号ＣＬＫが入力され、ゲーテッドクロック信号を生成し、出力する機能を有する。
　撮像装置６０１において撮像される撮像データは例えば、アナログデータである。撮像装置６０１がＡＤ変換回路を有する場合には、撮像装置６０１により撮像されたアナログデータはＡＤ変換回路により変換された後、半導体装置７００に与えられることが好ましい。
　また、撮像装置６０１において撮像されたアナログデータがデジタルデータに変換されずに半導体装置７００に与えられてもよい。その場合には例えば、半導体装置７００は回路８２が有するＡＤ変換回路を用いて、データの変換を行ってもよい。
　検出回路９２には例えばＡＤ変換回路により変換されたデジタルデータが与えられる。あるいは検出回路９２がアナログデータを解析する機能を有してもよい。
　また、予備判定回路８０には例えばＡＤ変換回路により変換されたデジタルデータが与えられる。あるいは予備判定回路８０がアナログデータを解析する機能を有してもよい。
　また、判定回路９１には例えばＡＤ変換回路により変換されたデジタルデータが与えられる。あるいは判定回路９１がアナログデータを解析する機能を有してもよい。
＜半導体装置の動作例＞
　図３に示すフローチャートを用いて、本発明の一態様の半導体装置の動作例を説明する。
　ステップＳ０００において、処理を開始する。
　ステップＳ００１において、検出回路９２に撮像装置６０１の撮像データが与えられる。撮像データは例えば、監視を行う場所の静止画の画像、あるいは動画の映像である。
　ステップＳ００２において、検出回路９２は撮像データの解析を行う。解析の結果、検出回路９２が「イベントが発生した」と判断した場合にはステップＳ００３へ進む。「イベントは発生していない」と判断した場合にはステップＳ００１へ戻る。ここでイベントの発生とは例えば、「ヒト」が検知される場合、あるいはさらに簡易的な事象が生じる場合である。簡易的な事象とは例えば前述した「被写体の移動を検知」、「被写体の検知」、「輝度の顕著な変化」等である。
　ステップＳ００３において、検出回路９２から信号ＩＮＴがＰＵ２０に与えられ、ＰＵ２０は復帰シーケンスを実行する。ＰＵ２０の復帰後、撮像装置６０１の撮像データ、あるいは撮像装置６０１の撮像データに処理を加えたデータがＰＵ２０に与えられる。撮像データに加える処理とは例えば、信号の増幅、信号のアナログからデジタルへの変換処理、あるいはデジタルからアナログへの変換処理、信号の圧縮、信号の復元、等の処理から選ばれる一、あるいは複数の組み合わせを指す。
　ステップＳ００４において、ＰＵ２０が有する予備判定回路８０が撮像データの解析を行う。撮像データの解析の一例としては例えば、ＨｏＧとＳＶＭを用いた輪郭抽出による「ヒト」の検出を指す。
　ステップＳ００５において、ステップＳ００４の解析の結果、予備判定回路８０が「イベントが発生した」と判断した場合には、ステップＳ００６へ進む。「イベントは発生していない」と判断した場合には、ステップＳ００９へ進む。
　ここで、予備判定回路８０は、イベントの発生の有無のみでなく、発生したイベントが異常か否か、の判断を行ってもよい。例えば、輪郭抽出により「ヒト」を検出した後、検出された「ヒト」の顔認証を行ってもよい。
　ステップＳ００９において、ＰＵ２０が休止状態へ移行する。その後、ステップＳ００１に戻る。
　ステップＳ００６において、撮像装置６０１の撮像データ、あるいは撮像装置６０１の撮像データに処理を加えたデータが判定回路９１に与えられ、判定回路９１は、撮像データの解析を行う。具体的には例えば、ＣＮＮを用いた特徴抽出を行い、「ヒト」の顔の認識を行う。その後、認識された顔をデータベースと照合し、危険人物か否かを判断する。データベースは例えば、ＰＵ２０または判定回路９１が有する。あるいはデータベースは外部のサーバが有してもよい。外部のサーバとＰＵ２０は例えば、無線により通信を行い、サーバとＰＵ２０との間でデータの転送を行うことが好ましい。
　ステップＳ００７において、ステップＳ００６の解析の結果、判定回路９１が異常なイベントが発生したと判断した場合には、ステップＳ００８へ進む。異常なイベントは発生していないと判断した場合には、ステップＳ００９へ進む。ここで異常なイベントの発生とは例えば、予期せぬ被写体が検出される場合を指す。あるいは異常なイベントの発生とは例えば、あらかじめ登録されたデータベースと一致する、あるいは一致する可能性が高い物体、被写体、ヒト等が検出される場合を指す。あるいは異常なイベントとは例えば、危険と判断される物体、被写体、ヒト等が検出される場合を指す。あるいは異常なイベントとは例えば、撮像データの解析の結果、認識された「ヒト」の顔が危険人物と一致する可能性が高いと判定回路９１が判断することを指す。
　ステップＳ００８において、半導体装置７００は端末６０３に異常を知らせる信号を与える。ここで、半導体装置７００は、異常を知らせる信号に加えて、危険人物と一致する可能性が高いと判断された「ヒト」の顔の画像を端末６０３に与えてもよい。
　以下に、プロセッサコア、記憶回路およびキャッシュについて詳述する。
＜プロセッサコア３０、記憶回路３１＞
　図４Ａにはプロセッサコア３０の構成の一例を示す。プロセッサコア３０は、命令を処理することができる機能を有する回路であり、演算処理回路と呼ぶことが可能である。記憶回路３１、および複数の組み合わせ回路３２等を有しており、これらにより、各種の機能回路が構成されている。例えば、記憶回路３１は、レジスタに含まれる。図４Ａ等において、記憶回路３１の入力信号を信号Ｄ、出力信号を信号Ｑと記載する。
　図４Ｂに示すように、記憶回路３１は、回路ＭｅｍＣ１および回路ＢＫＣ１を有する。回路ＭｅｍＣ１は、プロセッサコア３０が生成したデータを保持する機能を有し、例えば、フリップフロップ回路（ＦＦ）、ラッチ回路等で構成することができる。回路ＢＫＣ１は、回路ＭｅｍＣ１のバックアップ回路として機能することができ、電源が遮断されていても、またはクロック信号が遮断されていても長期間データを保持することが可能な回路である。このような記憶回路３１を有することで、プロセッサコア３０のパワーゲーティングを行うことが可能となる。電源を遮断する前に、記憶回路３１において、回路ＭｅｍＣ１のデータを回路ＢＫＣ１に退避しておくことで、電源遮断時のプロセッサコア３０の状態を保持することができるからである。電源供給が再開されると、回路ＢＫＣ１で保持されているデータが回路ＭｅｍＣ１に書き込まれるので、プロセッサコア３０を電源遮断時の状態に復帰することができる。よって、電源供給の再開後、ＰＵ２０は直ちに通常処理動作を行うことができる。
　回路ＢＫＣ１は、１のトランジスタ（ＭＷ１）および１の容量素子（ＣＢ１）を有する保持回路を少なくとも有する。図４Ｂに示す保持回路は、標準的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）の１Ｔ１Ｃ（１トランジスタ１容量素子）型メモリセルと同様な回路構成を有しており、書き込み、読み出し動作も同様に行うことができる。トランジスタＭＷ１の導通状態を制御することで、容量素子ＣＢ１の充電、放電が制御される。トランジスタＭＷ１をオフ状態とすることで、ノードＦＮ１は電気的に浮遊状態となる。トランジスタＭＷ１のオフ状態におけるドレイン電流（オフ電流）を極めて小さくすることで、ノードＦＮ１の電位の変動を抑えることができるため、回路ＢＫＣ１のデータ保持時間を長くすることができる。回路ＢＫＣ１のデータ保持時間は、トランジスタＭＷ１のリーク電流や、容量素子ＣＢ１の静電容量等で決まる。トランジスタＭＷ１をオフ電流が極めて小さなトランジスタとすることで、ＰＵ２０が稼働している期間は、回路ＢＫＣ１をリフレッシュする必要がない。よって、回路ＢＫＣ１を不揮発性記憶回路として用いることが可能となる。
　トランジスタＭＷ１としてチャネルが形成される半導体層に金属酸化物の一種である酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を含むトランジスタ（「ＯＳトランジスタ」または「ＯＳ−ＦＥＴ」ともいう。）を用いることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく小さい。ＯＳトランジスタでは、ソース−ドレイン間電圧が１０Ｖの状態で、チャネル幅１μｍあたりの規格化されたオフ電流を１０×１０−２１Ａ（１０ゼプトＡ）以下とすることが可能である。トランジスタＭＷ１をＯＳトランジスタとすることで、ＰＵ２０が動作している期間は、回路ＢＫＣ１は実質的に不揮発性記憶回路として機能させることができる。
　チャネルが形成される半導体層に用いる酸化物半導体膜は単層の酸化物半導体膜で形成してもよいし、積層の酸化物半導体膜で形成してもよい。チャネルが形成される半導体層を構成する酸化物半導体は、少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を含有する酸化物であることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
　また、酸化物半導体として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いることができる。
　回路ＢＫＣ１は、電圧によってデータの書き込みを行うため、電流により書き込みを行うＭＲＡＭ（磁気抵抗ＲＡＭ）よりも書き込み電力を抑えることができる。また、ノードＦＮ１の負荷容量でデータを保持しているため、フラッシュメモリのようなデータの書き換え回数の制限がない。
　回路ＢＫＣ１において、データの書き込みに要するエネルギーは、容量素子ＣＢ１への電荷の充放電に伴うエネルギーに相当する。一方、ＭＲＡＭなどの２端子の記憶素子を用いた記憶回路では、データの書き込みに要するエネルギーは、当該記憶素子に電流が流れる際に消費されるエネルギーに相当する。ＭＲＡＭではデータの書き込み期間中に電流が流れ続けるため、データの書き込みに要するエネルギーが高くなる。このようなＭＲＡＭと比較して、回路ＢＫＣ１は、データの書き込みで消費されるエネルギーを小さくすることができる。したがって、バックアップ回路をＭＲＡＭで構成した記憶回路と比較して、記憶回路３１は、消費されるエネルギーを低減できるボルテージスケーリングおよびパワーゲーティングを行うことが可能な機会が多くなるため、ＰＵ２０の消費電力を低減することができる。
＜電源管理＞
　ＰＭＵ６０は、パワーゲーティング動作、クロックゲーティング動作、およびボルテージスケーリング動作等を制御する機能を有する。より具体的には、ＰＭＵ６０は、電源回路１０を制御することができる機能、記憶回路３１を制御することができる機能、クロック制御回路６５を制御することができる機能、およびＰＳＷ７０を制御することができる機能を有する。そのため、ＰＭＵ６０は、これら回路（電源回路１０、記憶回路３１、クロック制御回路６５、ＰＳＷ７０）を制御する制御信号を生成する機能を有する。ＰＭＵ６０は回路６１を有する。回路６１は、時間を計測することができる機能を有する。ＰＭＵ６０は、回路６１で得られる時間に関するデータをもとに、電源管理を行うことができる機能を有する。
　ＰＳＷ７０は、ＰＭＵ６０の制御信号に従い、ＰＵ２０への電源電位ＭＶＤＤの供給を制御することができる機能を有する。ここでは、ＰＳＷ７０を介してＰＵ２０に供給される電源電位を電源電位ＶＤＤと呼ぶこととする。プロセッサコア３０は複数の電源ドメインを有していてもよい。この場合、ＰＳＷ７０により、複数の電源ドメインへの電源供給を独立に制御できるようにすればよい。また、プロセッサコア３０は、パワーゲーティングを行う必要のない電源ドメインを有していてもよい。この場合、この電源ドメインにＰＳＷ７０を介さずに電源電位を供給してもよい。
　クロック制御回路６５は、ＰＭＵ６０の制御信号に従い、プロセッサコア３０へのクロック信号を遮断することができる機能を有している。電源回路１０は、ＰＭＵ６０の制御信号に従い、電源電位ＶＤＤの電位の大きさを変更できる機能を有する。
　プロセッサコア３０からＰＭＵ６０に出力される信号ＳＬＰは、プロセッサコア３０を休止状態に移行するトリガとなる信号である。ＰＭＵ６０は、信号ＳＬＰが入力されると、休止状態に移行するための制御信号を生成し、制御対象の機能回路に出力する。電源回路１０は、ＰＭＵ６０の制御信号に基づいて、電源電位ＭＶＤＤを通常動作時よりも低くする。休止状態が一定時間経過すると、ＰＭＵ６０は、ＰＳＷ７０を制御して、プロセッサコア３０への電源供給を遮断する。プロセッサコア３０が通常状態から休止状態に移行すると、ＰＭＵ６０は、プロセッサコア３０の電源電位ＶＤＤを下げるボルテージスケーリング動作を行う。休止状態の期間が設定された時間を超えると、プロセッサコア３０の消費電力をさらに低減するため、プロセッサコア３０への電源電位ＶＤＤの供給を停止するパワーゲーティング動作を行う。以下、図５、図６を参照して、図２に示す半導体装置の電源管理について説明する。
　図５は、電源線３５の電位の変化を模式的に表している。電源線３５は、ＰＳＷ７０を介して電源電位ＶＤＤが供給される配線である。図の横軸は通常状態から休止状態になった経過時間（ｔｉｍｅ）であり、ｔ０、ｔ１等は時間を表している。図の縦軸は電源線の電位を表している。図５Ａは、休止状態でパワーゲーティングのみを実行した例であり、図５Ｂは、休止状態でボルテージスケーリングのみを実行した例である。図５Ｃ、図５Ｄは、ボルテージスケーリングとパワーゲーティングとを実行する例である。通常状態では、電源回路１０から供給される電源電位ＭＶＤＤの大きさはＶＨ１であるとする。
　また、以下では、ＰＵ２０の電源モードを、電源オンモード、電源オフモード、低電源モードの３つのモードに区別する。電源オン（ｐｏｗｅｒ　ｏｎ）モードとは、通常処理が可能な電源電位ＶＤＤをＰＵ２０に供給するモードである。電源オフ（ｐｏｗｅｒ　ｏｆｆ）モードとは、ＰＳＷ７０により電源電位ＶＤＤの供給を停止するモードである。低電源（ｌｏｗ　ｐｏｗｅｒ）モードは、電源オンモードよりも低い電源電位ＶＤＤを供給するモードである。
　図５Ａの例を説明する。時間ｔ０で、プロセッサコア３０において休止状態に移行する処理が開始される。例えば、記憶回路３１のバックアップが行われる。ＰＭＵ６０はＰＳＷ７０を制御し、時間ｔ１でプロセッサコア３０への電源供給を遮断する。電源線３５は自然放電して、その電位は０Ｖまで低下する。これにより、休止状態でのプロセッサコア３０のリーク電流を大幅に低下することができるので、休止状態での消費電力（以下、待機電力と呼ぶ場合がある。）を削減することができる。外部からの割り込み要求等により通常状態に復帰する場合は、ＰＭＵ６０はＰＳＷ７０を制御し、電源電位ＶＤＤの供給を再開させる。ここでは、時間ｔ４で、電源電位ＶＤＤの供給が再開されている。電源線３５の電位は上昇し、時間ｔ６でＶＨ１になる。
　図５Ｂの例の場合は、ボルテージスケーリングを行うため、時間ｔ１で、ＰＭＵ６０が電源回路１０を制御し、電源電位ＭＶＤＤの電位がＶＨ２に低下している。電源線３５の電位はやがてＶＨ２になる。時間ｔ４で、電源電位ＭＶＤＤがＶＨ２からＶＨ１に戻ると、電源線３５の電位は上昇し、時間ｔ５でＶＨ１になる。
　図５Ａの例の場合、休止状態から通常状態に復帰するのにかかる時間（オーバーヘッド時間）は、電源線３５の電位が０ＶからＶＨ１に上昇するのにかかる時間であり、また、復帰に要するエネルギーオーバヘッドは、電源線３５の負荷容量を０ＶからＶＨ１に充電するのに必要なエネルギーである。電源オフモードの期間（ｔ１−ｔ４）が十分に長ければ、ＰＵ２０の待機電力の削減には、パワーゲーティングが有効である。他方、期間（ｔ１−ｔ４）が短いと、電源が遮断されることで削減できる電力よりも、通常状態に復帰するのに要する電力の方が大きくなり、パワーゲーティングの効果を得ることができない。
　図５Ｂに示すボルテージスケーリングの例では、休止状態では電源線３５の電位はＶＨ２であるため、図５Ａのパワーゲーティングの例よりも待機電力の削減量は少ない。他方、図５Ｂの例では、電源線３５の電位の変動が小さいため、図５Ａの例よりも通常状態に復帰するのにかかる時間は短く、かつ復帰に要するエネルギーが少ない。そこで、図２に示す半導体装置では、ＰＵ２０の待機電力の削減をより効率よく行うため、パワーゲーティングとボルテージスケーリングとを組み合わせた電源管理を可能とする。図５Ｃ、および図５Ｄに電源管理の例を示す。
　図５Ｃに示すように、まず、休止状態ではボルテージスケーリング動作が行われ、電源オンモードから低電源モードに移行する。図５Ｂと同様に、時間ｔ１で、ＰＭＵ６０が電源回路１０を制御し、電源電位ＭＶＤＤの電位をＶＨ２に低下するため、電源線３５の電位はやがてＶＨ２になる。低電源モードに移行してから一定期間（ｔ１−ｔ３）経過後、ＰＭＵ６０はＰＳＷ７０を制御し、電源オフモードとする。期間（ｔ３−ｔ４）は、ＰＵ２０にＶＨ２を供給しているよりも、通常状態に復帰するのに消費される電力を含んでもパワーゲーティングによってＰＵ２０の電源を遮断した方が電力を削減することが可能な期間である。
　例えば、電位ＶＨ２は、記憶回路３１の回路ＭｅｍＣ１でデータを保持することができる大きさの電源電位であり、電位ＶＨ３は、回路ＭｅｍＣ１のデータが失われてしまう電位であるとする。図２のＰＵ２０では、回路ＢＫＣ１は、電源の供給が停止されている期間でもデータを保持することが可能な回路である。期間（ｔ０−ｔ１）で、記憶回路３１のデータを回路ＢＫＣ１に退避しておくことで、低電源モードにおいて、回路ＭｅｍＣ１のデータが失われてしまう電位ＶＨ３までＶＤＤを低下させることが可能である。これにより、ＰＵ２０の待機電力をさらに削減することができる。
　ＰＭＵ６０は、割り込み要求等に基づいて、ＰＵ２０を通常状態に復帰することができる機能を有する。ＰＭＵ６０は、電源回路１０を制御しＭＶＤＤの大きさをＶＨ１に昇圧し、また、ＰＳＷ７０を制御しＰＵ２０のＶＤＤの供給を再開する。時間ｔ４以降は電源オンモードである。時間ｔ６で電源線３５の電位が安定することで、時間ｔ６以降に、ＰＵ２０は通常動作が可能となる。
　図５Ｄには、時間ｔ３よりも前に通常動作に復帰させる割り込み要求がある例を示す。時間ｔ２以降は、電源オンモードである。時間ｔ２で、ＰＭＵ６０は、電源回路１０を制御しＭＶＤＤの大きさを電源オンモードの電位ＶＨ１に変更する。時間ｔ３で、電源線３５の電位はＶＨ１まで上昇する。
　図５Ｃおよび図５Ｄに示すように、休止状態において、電源線３５の電位をＶＨ１に戻すのに要する時間は、電源オフモードから電源オンモードに復帰させる方が、低電源モードから電源オンモードに復帰させるより長い。そのため、ＰＭＵ６０は、電源モードに応じて、プロセッサコア３０を休止状態から通常状態に復帰させる動作のタイミングを調節できる機能を有している。これにより、プロセッサコア３０を最短時間で休止状態から通常状態に復帰させることが可能になる。
　また、休止状態において、低電源モードから電源オフモードへの移行は、ＰＭＵ６０に設けられている回路６１で時間を計測することで可能となる。ＰＭＵ６０は、ＰＵ２０から信号ＳＬＰが入力されると、回路６１で時間の計測を開始する。低電源モードにしてから所定の時間が経過すると、ＰＭＵ６０は、電源オフモードに移行する。ＰＭＵ６０の制御信号によりＰＳＷ７０はオフとなり、ＶＤＤの供給を遮断する。このように、回路６１の計測データに基づく割り込み要求により、低電源モードから電源オフモードへ移行することが可能である。以下、図６を参照して、ＰＭＵ６０の電源管理動作例を説明する。
　ＰＵ２０が通常動作を行っている。電源モードは電源オンモードであり、また、ＰＭＵ６０はアイドル状態（ステップＳ１０）である。ＰＭＵ６０は信号ＳＬＰが入力されるまでアイドル状態であり、信号ＳＬＰの入力をトリガに、退避シークエンスを実行する（ステップＳ１１）。図６の退避シークエンスの例では、まず、ＰＭＵ６０は、クロック制御回路６５に制御信号を出力し、クロック信号の出力を停止させる（ステップＳ１２）。次に、データの退避を行わせるための制御信号を記憶回路３１に出力する（ステップＳ１３）。記憶回路３１では、ＰＭＵ６０の制御信号に従い、回路ＭｅｍＣ１で保持しているデータを回路ＢＫＣ１に退避する。最後に、ＰＭＵ６０は、電源回路１０を制御し、ＭＶＤＤを低下させる。これらの動作により、電源モードは低電源モードに移行する（ステップＳ１４）。信号ＳＬＰが入力されると、ＰＭＵ６０は内蔵している回路６１を制御し、低電源モードの時間Ｔａを計測する（ステップＳ１５）。回路６１を動作させるタイミングは、退避シークエンスを実行している間であれば任意であり、例えば、信号ＳＬＰが入力された時、クロック制御回路６５に制御信号を出力する時、データ退避を開始する時、データ退避を終了した時、電源回路１０に制御信号を出力する時などが挙げられる。
　退避シークエンスの実行後、ＰＭＵ６０はアイドル状態となり（ステップＳ１６）、信号ＩＮＴの入力の監視、クロック制御回路６５の測定時間である時間Ｔａを監視する。信号ＩＮＴが入力されると復帰シークエンスに移行する（ステップＳ１７）。時間Ｔａが設定した時間ＴＶＳを超えているか否を判定している（ステップＳ１８）。ＰＭＵ６０は、時間Ｔａが時間ＴＶＳを超えていると、電源モードを電源オフモードに移行させる制御を行い（ステップＳ１９）、超えていなければアイドル状態が維持される（ステップＳ１６）。時間ＴＶＳは、低電源モードであるよりも電源オフモードにした方が、プロセッサコア３０の待機電力を削減できるような時間にすればよい。
　ステップＳ１９では、ＰＭＵ６０はＰＳＷ７０にプロセッサコア３０への電源供給を遮断させる制御信号を出力する。電源オフモードにした後は、再びＰＭＵ６０は、アイドル状態となり（ステップＳ２０）、信号ＩＮＴの入力を監視する（ステップＳ２１）。信号ＩＮＴが入力されると、ＰＭＵ６０は復帰シークエンスを実行する。
　復帰シークエンスでは、まず、ＰＭＵ６０は電源オフモードから電源オンモードに移行させる（ステップＳ２２）。ＰＭＵ６０は電源回路１０を制御し、通常動作の電源電位を出力させる。かつ、ＰＭＵ６０はＰＳＷ７０を制御し、プロセッサコア３０へのＶＤＤの供給を再開させる。次に、記憶回路３１に制御信号を出力し、記憶回路３１のデータを復帰させる（ステップＳ２３）。記憶回路３１は、ＰＭＵ６０の制御信号に従い、回路ＢＫＣ１で保持されているデータを回路ＭｅｍＣ１に書き戻す。ＰＭＵ６０は、クロック信号を出力させる制御信号をクロック制御回路６５に出力する（ステップＳ２４）。クロック制御回路６５はＰＭＵ６０の制御信号に従い、クロック信号の出力を再開する。
　ステップＳ１７の判定処理から復帰シークエンスを実行する場合は、低電源モードから電源オンモードに復帰することとなり、ステップＳ２１の判定処理から復帰シークエンスを実行する場合よりも、電源線３５の電位を速く安定させることができる。そのため、ＰＭＵ６０では、ステップＳ１７から復帰シークエンスに移行する場合は、ステップＳ２１から復帰シークエンスに移行する場合よりも、ステップＳ２３を実行するタイミングを早くしている。これにより、プロセッサコア３０を休止状態から通常状態へ復帰させる時間を短くすることができる。
　以上述べたように、図２に示す半導体装置の電源管理では、ＰＵ２０が休止状態になると、まず、ボルテージスケーリング動作により、プロセッサコア３０へ供給する電源電位を低くすることでリーク電流を削減しつつ、休止状態から通常状態へ復帰する処理の時間およびエネルギーのオーバーヘッドを抑えている。休止状態が一定期間続くと、パワーゲーティング動作を行い、プロセッサコア３０のリーク電流を可能な限り抑えるようにしている。これにより、ＰＵ２０の処理能力を低下させずに、ＰＵ２０の休止状態での消費電力を削減することが可能になる。
　また処理装置（ＰＵ）２０は、キャッシュ４０、およびパワースイッチ（ＰＳＷ）７１を有してもよい。キャッシュ４０はパワーゲーティングおよびボルテージスケーリングが可能であり、ＰＵ２０の電源モードと連動してキャッシュ４０の電源モードも変化する。ＰＳＷ７１は、キャッシュ４０への電源電位ＭＶＤＤの供給を制御する回路であり、ＰＭＵ６０により制御される。ここでは、ＰＳＷ７１を介してキャッシュ４０に入力される電源電位をＶＤＤ＿Ｍとしている。キャッシュ４０には、プロセッサコア３０と同様にＰＭＵ６０からの制御信号、およびクロック制御回路６５からゲーテッドクロック信号が入力される。
＜キャッシュ４０＞
　キャッシュ４０は、使用頻度の高いデータを一時的に記憶しておく機能を有する記憶装置である。図７Ａに示すキャッシュ４０は、メモリアレイ４１、周辺回路４２、および制御回路４３を有する。メモリアレイ４１は、複数のメモリセル４５を有する。制御回路４３は、プロセッサコア３０の要求に従って、キャッシュ４０の動作を制御する。例えば、メモリアレイ４１の書き込み動作、読み出し動作を制御する。周辺回路４２は、制御回路４３からの制御信号に従い、メモリアレイ４１を駆動する信号を生成する機能を有する。メモリアレイ４１は、データを保持するメモリセル４５を有する。
　図７Ｂに示すように、メモリセル４５は、回路ＭｅｍＣ２および回路ＢＫＣ２を有する。回路ＭｅｍＣ２は、通常動作においてアクセス対象となるメモリセルである。例えば、ＳＲＡＭ（スタティックランダムアクセスメモリ）のメモリセルを適用すればよい。回路ＢＫＣ２は、回路ＭｅｍＣ２のバックアップ回路として機能することができ、電源が遮断されていても、またはクロック信号が遮断されていても長期間データを保持することが可能な回路である。このようなメモリセル４５を設けることで、キャッシュ４０のパワーゲーティングを行うことが可能となる。電源を遮断する前に、メモリセル４５において、回路ＭｅｍＣ２のデータをＢＫＣ２に退避する。電源供給を再開した後、回路ＢＫＣ２で保持されているデータを回路ＭｅｍＣ２に書き戻すことで、ＰＵ２０を電源遮断前の状態に高速に復帰させることが可能である。
　メモリセル４５の回路ＢＫＣ２も回路ＢＫＣ１と同様に、１のトランジスタ（ＭＷ２）および１の容量素子（ＣＢ２）を有する保持回路を少なくとも有する。つまり、回路ＢＫＣ２も標準的なＤＲＡＭの１Ｔ１Ｃ型メモリセルと同様な構成の保持回路を有する。トランジスタＭＷ２はオフ電流が極めて小さいものである。トランジスタＭＷ２には、トランジスタＭＷ１と同様に、ＯＳトランジスタを適用すればよい。このような構成により、回路ＢＫＣ２も、電気的に浮遊状態であるノードＦＮ２の電位の変動を抑えることができるため、回路ＢＫＣ２は長期間データを保持することが可能である。回路ＢＫＣ２のデータ保持時間は、トランジスタＭＷ２のリーク電流や、容量素子ＣＢ２の静電容量等で決まる。トランジスタＭＷ２をオフ電流が極めて小さなトランジスタとすることで、回路ＢＫＣ２を、リフレッシュ動作が不要な不揮発性記憶回路として用いることが可能となる。
　ＰＵ２０がキャッシュ４０を有する場合には、図６に示すステップＳ１３では、記憶回路３１およびキャッシュ４０のデータの退避動作が行われる。ステップＳ１９では、ＰＳＷ７０およびＰＳＷ７１を制御し、プロセッサコア３０およびキャッシュ４０への電源供給を停止する。ステップＳ２２では、ＰＳＷ７０およびＰＳＷ７１を制御し、プロセッサコア３０およびキャッシュ４０への電源供給を再開する。ステップＳ２３では、記憶回路３１およびキャッシュ４０のデータの復帰動作が行われる。
＜＜プロセッサコアの構成例＞＞
　図８にプロセッサコアの構成例を示す。図８に示すプロセッサコア１３０は、制御装置１３１、プログラムカウンタ１３２、パイプラインレジスタ１３３、パイプラインレジスタ１３４、レジスタファイル１３５、算術論理演算装置（ＡＬＵ）１３６、およびデータバス１３７を有する。プロセッサコア１３０とＰＭＵやキャッシュ等の周辺回路とのデータのやり取りは、データバス１３７を介して行われる。
　制御装置１３１は、プログラムカウンタ１３２、パイプラインレジスタ１３３、パイプラインレジスタ１３４、レジスタファイル１３５、ＡＬＵ１３６、データバス１３７の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ＡＬＵ１３６は、四則演算、論理演算などの各種演算処理を行う機能を有する。プログラムカウンタ１３２は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。
　パイプラインレジスタ１３３は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル１３５は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３６の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ１３４は、ＡＬＵ１３６の演算処理に利用するデータ、またはＡＬＵ１３６の演算処理により得られたデータなどを一時的に記憶する機能を有するレジスタである。
　図４Ｂの記憶回路３１は、プロセッサコア１３０に含まれているレジスタに用いられている。
＜記憶回路の構成例＞
　図４Ｂに示す記憶回路３１のより具体的な構成例を説明する。図９は、記憶回路の構成の一例を示す回路図である。図９に示す記憶回路１００はフリップフロップ回路として機能する。図９において、記憶回路１００の入力信号を信号Ｄ、出力信号を信号Ｑと記載する。
　回路ＭｅｍＣ１に標準的なフリップフロップ回路（ＦＦ）を適用することが可能であり、例えば、マスタースレーブ型のＦＦを適用することができる。そのような構成例を図９に示す。ＦＦ１１０は、トランスミッションゲート（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５）、インバータ回路（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４）、およびＮＡＮＤ回路（ＮＡＮＤ１、ＮＡＮＤ２）を有する。信号ＲＥＳＥＴおよび信号ＯＳＲは、ＰＭＵ６０から出力される制御信号である。ＴＧ５には、信号ＯＳＲとその反転信号が入力される。ＴＧ１−ＴＧ４は、クロック信号ＣＬＫとその反転信号が入力される。ＴＧ１とＩＮＶ１の代わりに１つのクロックドインバータ回路を設けてもよい。ＴＧ２とＮＡＮＤ２との代わりに、１つのクロックドＮＡＮＤ回路を設けてもよい。ＴＧ３とＩＮＶ３との代わりに、クロックドインバータ回路を設けてもよい。ＴＧ５は、ＮＡＮＤ１の出力ノードとノードＮＲ１との間の導通状態を制御するスイッチとして機能する。ノードＮＢ１は、回路ＢＫＣ１０の入力ノードと電気的に接続され、ノードＮＲ１は回路ＢＫＣ１０の出力ノードと電気的に接続されている。
　図９に示す回路ＢＫＣ１０は、ＦＦ１１０のバックアップ回路として機能する。回路ＢＫＣ１０は、回路ＲＴＣ１０、および回路ＰＣＣ１０を有する。回路ＢＫＣ１０に入力される信号（ＯＳＧ、ＯＳＣ、ＯＳＲ）は、ＰＭＵ６０から出力される制御信号である。電源電位ＶＳＳは、低電源電位であり、例えば接地電位（ＧＮＤ）や０Ｖとすればよい。ＦＦ１１０にも、ＢＫＣ１０と同様に電源電位ＶＳＳ、電源電位ＶＤＤが入力されている。記憶回路１００において、ＶＤＤの供給はＰＭＵ６０により管理されている。
　回路ＲＴＣ１０は、トランジスタＭＷ１、トランジスタＭＡ１、トランジスタＭＲ１、容量素子ＣＢ１、ノードＦＮ１およびノードＮＫ１を有する。回路ＲＴＣ１０はデータを保持する機能を有し、ここでは、３Ｔ型のゲインセル構造の記憶回路で構成している。トランジスタＭＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＭＲ１は読み出しトランジスタであり、トランジスタＭＡ１は、増幅トランジスタでありかつ読み出しトランジスタである。ノードＦＮ１でデータが保持される。ノードＮＫ１はデータの入力ノードである。ノードＮＲ１は、回路ＲＴＣ１０のデータの出力ノードである。
　図９には、回路ＢＫＣ１０が、退避動作でＦＦ１１０のスレーブ側のラッチ回路のデータを読み出し、かつ、復帰動作で保持しているデータをマスタ側のラッチ回路に書き戻す構成例を示す。退避するデータはマスタ側のラッチ回路のデータでもよい。また、スレーブ側のラッチ回路にデータを復帰してもよい。この場合、スレーブ側のラッチ回路にＴＧ５を設ければよい。
　また、回路ＲＴＣ１０のトランジスタＭＲ１およびトランジスタＭＡ１は、ｎ型でもｐ型でもよく、トランジスタＭＲ１およびトランジスタＭＡ１の導電型によって、信号ＯＳＲの電位および、トランジスタＭＡ１に供給する電源電位のレベルを変更すればよい。また、ＦＦ１１０の論理回路を適宜設定すればよい。例えば、トランジスタＭＲ１およびトランジスタＭＡ１がｐ型トランジスタである場合は、マスタ側ラッチ回路で、ＮＡＮＤ１とＩＮＶ３とを入れ替え、スレーブ側ラッチ回路でＩＮＶ２とＮＡＮＤ２とを入れ替えればよい。また、トランジスタＭＡ１にＶＳＳに変えてＶＤＤを入力するようにすればよい。
　回路ＢＫＣ１０は、電圧によってデータの書き込みを行うため、電流により書き込みを行うＭＲＡＭよりも書き込み電力を抑えることができる。また、ノードＦＮ１の負荷容量でデータを保持しているため、フラッシュメモリのようなデータの書き換え回数の制限がない。
　回路ＲＴＣ１０において、データの書き込みに要するエネルギーは、容量素子ＣＢ１への電荷の充放電に伴うエネルギーに相当する。一方、ＭＲＡＭなどの２端子の記憶素子を用いた記憶回路では、データの書き込みに要するエネルギーは、当該記憶素子に電流が流れる際に消費されるエネルギーに相当する。よって、データの書き込み期間中に電流が流れ続けるＭＲＡＭなどを用いた場合に比べて、回路ＢＫＣ１０は、データの退避により消費されるエネルギーを小さくすることができる。そのため、バックアップ回路に回路ＢＫＣ１０を設けることで、ＭＲＡＭを設ける場合と比較して、ＢＥＴ（損益分岐点到達時間，Ｂｒｅａｋ　Ｅｖｅｎ　Ｔｉｍｅ）を短くすることができる。その結果、消費されるエネルギーを低減できるパワーゲーティングを行う機会が増加し、半導体装置の消費電力を低減することができる。
　回路ＰＣＣ１０は、トランジスタＭＣ１およびトランジスタＭＣ２を有する。回路ＰＣＣ１０は、ノードＦＮ１をプリチャージする機能を有する。回路ＰＣＣ１０は、設けなくてもよい。後述するように、回路ＰＣＣ１０を設けることで、回路ＢＫＣ１０のデータ退避時間を短くすることができる。
＜記憶回路の動作例＞
　図１０は、記憶回路１００の動作の一例を示すタイミングチャートであり、制御信号（信号ＳＬＰ、信号ＲＥＳＥＴ、クロック信号ＣＬＫ、信号ＯＳＧ、信号ＯＳＣ、信号ＯＳＲ）の波形、並びに、電源電位ＶＤＤ、ノードＦＮ１およびノードＮＲ１の電位の変化を示す。
［通常動作］
　通常動作（Ｎｏｒｍａｌ　Ｏｐｅｒａｔｉｏｎ）の期間について説明する。記憶回路１００には、電源電位ＶＤＤ、および信号ＣＬＫが供給されている。ＦＦ１１０が順序回路として機能している。信号ＲＥＳＥＴは高レベルが維持されるため、ＮＡＮＤ１およびＮＡＮＤ２はインバータ回路として機能する。回路ＢＫＣ１では、トランジスタＭＣ１がオフ状態であり、トランジスタＭＣ２およびトランジスタＭＷ１がオン状態であるため、ノードＦＮ１の電位は高レベルにプリチャージされている。
［データ退避］
　次に、バックアップ（Ｂａｃｋ　ｕｐ）の期間について説明する。まず、クロック信号ＣＬＫが停止される。これにより、ノードＮＢ１のデータの書き換えが停止される。図１０の例では、ノードＮＢ１の電位レベルは、ノードＮＲ１の電位が高レベル（”１”）であれば、低レベル（”０”）であり、低レベル（”０”）であれば高レベル（”１”）である。信号ＯＳＣが高レベルの期間に、ノードＮＢ１のデータがノードＦＮ１に退避される。具体的には、トランジスタＭＣ１およびトランジスタＭＷ１がオン状態であるため、ノードＦＮ１とノードＮＢ１が電気的に接続されている。信号ＯＳＧを低レベルにして、トランジスタＭＷ１がオフ状態にすることで、ノードＦＮ１が電気的に浮遊状態となり、回路ＢＫＣ１０はデータの保持状態となる。ノードＦＮ１の電位は、ノードＮＲ１が低レベル（“０”）であれば高レベルであり、高レベル（”１”）であれば低レベルである。
　信号ＯＳＧを低レベルにすることでデータの退避が終了するので、信号ＯＳＧを低レベルにした後、直ちに、ＰＵ２０のボルテージスケーリング動作を行うことができる。また、トランジスタＭＣ２により、通常動作時にノードＦＮ１を高レベルにプリチャージしているので、ノードＦＮ１を高レベルにするデータ退避動作では、ノードＦＮ１の電荷の移動が伴わない。このため、回路ＢＫＣ１０は、短時間で退避動作を完了させることができる。
　データ退避動作では、クロック信号ＣＬＫが非アクティブであればよく、図１０の例では、クロック信号ＣＬＫの電位を低レベルとしているが、高レベルとしてもよい。
［ボルテージスケーリング、低電源モード］
　次に、低電源（Ｌｏｗ　ｐｏｗｅｒ）の期間について説明する。信号ＯＳＣの立下りに連動して、ＰＭＵ６０は、ボルテージスケーリング動作を行う。これにより記憶回路１００は低電源モードに移行する。
［パワーゲーティング、電源オフモード］
　次に、電源オフ（Ｐｏｗｅｒ　ｏｆｆ）の期間について説明する。低電源モードに移行してから一定期間経過したら、ＰＭＵ６０は、パワーゲーティング動作を行い、記憶回路１００を電源オフモードにする。
［電源オンモード］
　次に、電源オン（Ｐｏｗｅｒ　ｏｎ）の期間について説明する。割り込み要求に従い、ＰＭＵ６０は、記憶回路１００を電源オンモードに復帰する。図１０の例では、ＶＤＤを供給する電源線の電位が安定すると、クロック信号ＣＬＫは高レベルになるようにしている。
［データ復帰］
　信号ＯＳＲが高レベルの期間にデータ復帰動作が行われる。信号ＲＥＳＥＴを高レベルとすることで、ノードＮＲ１の電位は高レベル（”１”）にプリチャージされる。信号ＯＳＲを高レベルとすることで、ＴＧ５がハイインピーダンス状態となり、かつトランジスタＭＲ１が導通状態となる。トランジスタＭＡ１の導通状態はノードＦＮ１の電位で決まる。ノードＦＮ１が高レベルであれば、トランジスタＭＡ１が導通状態であるため、ノードＮＲ１の電位は低下し、低レベル（”０”）となる。ノードＦＮ１が低レベルであれば、ノードＮＲ１の電位は高レベルが維持される。つまり、休止状態に移行する前の状態に、ＦＦ１１０の状態が復帰される。
　以上述べたように、信号ＲＥＳＥＴ、および信号ＯＳＲの立ち上がりにより、ノードＮＲ１に高レベルのデータの書き戻し（Ｒｅｓｔｏｒｅ）ができる。そのため、記憶回路１００は、復帰動作期間を短くすることができる。
　図１０では、電源オフモードから電源オンモードに復帰している例を示している。低電源モードから電源オンモードに復帰する場合は、ＶＤＤを供給する電源線の電位が安定するまでの期間Ｔｏｎが短くなる。この場合は、電源オフモードから復帰する場合よりも信号ＯＳＲの立ち上がりを早くするとよい。なお図１０において、バックアップの期間の開始後から、次の通常動作の期間が開始する前までの期間までをスリープ（Ｓｌｅｅｐ）の期間と記載する。
［通常動作］
　次に、通常動作（Ｎｏｒｍａｌ　ｏｐｅｒａｔｉｏｎ）の期間について説明する。クロック信号ＣＬＫの供給を再開することで、通常動作が可能な状態に復帰する。信号ＯＳＧを高レベルにすることで、ノードＦＮ１は、回路ＰＣＣ１０によりプリチャージされ、高レベルとなる。
＜＜キャッシュ＞＞
　以下に、キャッシュ４０をＳＲＡＭで構成する例を説明する。
＜メモリセルの構成例＞
　図１１にキャッシュのメモリセルの構成の一例を示す。図１１に示すメモリセル１２０は、回路ＳＭＣ２０および回路ＢＫＣ２０を有する。回路ＳＭＣ２０は、標準的なＳＲＡＭのメモリセルと同様な回路構成とすればよい。図１１に示す回路ＳＭＣ２０は、インバータ回路ＩＮＶ１１、インバータ回路ＩＮＶ１２、トランジスタＭ１１、およびトランジスタＭ１２を有する。
　回路ＢＫＣ２０は、回路ＳＭＣ２０のバックアップ回路として機能する。回路ＢＫＣ２０は、トランジスタＭＷ１１、トランジスタＭＷ１２、容量素子ＣＢ１１、容量素子ＣＢ１２を有する。トランジスタＭＷ１１、ＭＷ１２はＯＳトランジスタである。回路ＢＫＣ２０は２つの１Ｔ１Ｃ型の保持回路を有しており、ノードＳＮ１とノードＳＮ２にそれぞれデータが保持される。トランジスタＭＷ１１と容量素子ＣＢ１１とでなる保持回路は、ノードＮＥＴ１のデータをバックアップできる機能を有する。トランジスタＭＷ１２と容量素子ＣＢ１２とでなる保持回路は、ノードＮＥＴ２のデータをバックアップできる機能を有する。
　メモリセル１２０は電源電位ＶＤＤＭＣ、ＶＳＳが供給されている。メモリセル１２０は、配線（ＷＬ、ＢＬ、ＢＬＢ、ＢＲＬ）と電気的に接続されている。配線ＷＬには、信号ＳＬＣが入力される。データ書き込み時には、配線ＢＬ、配線ＢＬＢには、それぞれデータ信号Ｄ、データ信号ＤＢが入力される。データの読み出しは、配線ＢＬと配線ＢＬＢの電位を検出することで行われる。配線ＢＲＬには信号ＯＳＳが入力される。信号ＯＳＳはＰＭＵ６０から入力される信号である。
＜メモリセルの動作例＞
　メモリセル１２０の動作の一例を説明する。図１２は、メモリセル１２０のタイミングチャートの一例である。
［通常動作］
　回路ＭｅｍＣ２にアクセス要求が行われ、データの書き込み読み出しが行われる。回路ＢＫＣ２では、信号ＯＳＳは低レベルであるため、ノードＳＮ１およびノードＳＮ２が電気的に浮遊状態となっており、データ保持状態である。図１２の例では、ノードＳＮ１の電位は低レベル（”０”）であり、他方のノードであるノードＳＮ２の電位は、高レベル（”１”）である。
［データ退避］
　信号ＯＳＳが高レベルにすることで、トランジスタＭＷ１１、ＭＷ１２が導通状態となり、ノードＳＮ１、ＳＮ２は、それぞれ、ノードＮＥＴ１、ＮＥＴ２と同じ電位レベルとなる。図１２の例では、ノードＳＮ１、ＳＮ２の電位は、それぞれ、高レベル、低レベルとなる。信号ＯＳＳが低レベルとなり、回路ＢＫＣ２０がデータ保持状態となり、データ退避動作が終了する。
［ボルテージスケーリング、低電源モード］
　信号ＯＳＳの立下りに連動して、ＰＭＵ６０は、ボルテージスケーリング動作を行う。これによりキャッシュ４０は低電源モードに移行する。
［パワーゲーティング、電源オフモード］
　低電源モードに移行してから一定期間経過したら、ＰＭＵ６０は、パワーゲーティング動作を行い、キャッシュ４０を電源オフモードにする。
［データ復帰、電源オンモード］
　割り込み要求に従い、ＰＭＵ６０はキャッシュ４０を通常状態に復帰させる。信号ＯＳＳを高レベルにして、回路ＢＫＣ２０で保持されているデータを、回路ＳＭＣ２０に書き戻す。信号ＯＳＳが高レベルである期間中に、ＰＭＵ６０は、ボルテージスケーリング動作およびパワーゲーティング動作を行い、記憶回路１００を電源オンモードに復帰する。図１０の例では、ＶＤＤを供給する電源線の電位が安定すると、クロック信号ＣＬＫは高レベルになるようにしている。ＶＤＤＭＣを供給する電源線の電位が安定したら、信号ＯＳＳを低レベルに戻し、データ復帰動作を終了させる。ノードＳＮ１、ＳＮ２の状態は、休止状態になる直前の状態に復帰している。なお図１２において、バックアップの期間の開始後から、次の通常動作の期間が開始する前までの期間までをスリープ（Ｓｌｅｅｐ）の期間と記載する。
［通常動作］
　ＶＤＤＭＣの供給が再開されることで、回路ＳＭＣ２０は通常動作が可能な通常モードに復帰する。
　以上述べたように、ＯＳトランジスタを用いることで、電源が遮断されていても長期間データを保持することが可能なバックアップ回路を構成することができる。このバックアップ回路を備えることで、プロセッサコアおよびキャッシュのパワーゲーティングが可能となる。また、休止状態において、ボルテージスケーリングとパワーゲーティングを組み合わせた電源管理を行うことで、休止状態から通常状態へ復帰する処理に要するエネルギーおよび時間のオーバーヘッドを削減することができる。よって、処理装置の処理能力を低下させずに、電力の削減を効率よく行うことが可能となる。
＜メモリの一例＞
　以下に、本発明の一態様のＯＳトランジスタを用いたメモリについて説明する。
　本発明の一態様が有する蓄電装置は、メモリを有することが好ましい。メモリとして、ＯＳトランジスタを用いたメモリ装置を適用することができる。例えば、以下に説明するＮＯＳＲＡＭ（登録商標）、ＤＯＳＲＡＭ（登録商標）等を適用することができる。
　ＮＯＳＲＡＭとは、メモリセルの書き込みトランジスタがＯＳトランジスタで構成されているゲインセル型ＤＲＡＭのことである。ＮＯＳＲＡＭはＮｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭの略称である。以下にＮＯＳＲＡＭの構成例を示す。
　図１３ＡはＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ２２０には、パワードメイン２１２、２１３、パワースイッチ２１５乃至２１７が設けられている。パワードメイン２１２には、メモリセルアレイ２３０が設けられ、パワードメイン２１３にはＮＯＳＲＡＭ２２０の周辺回路が設けられている。周辺回路は、制御回路２３１、行回路２３２、列回路２３３を有する。
　外部からＮＯＳＲＡＭ２２０に電圧ＶＤＤＤ、電圧ＶＳＳＳ、電圧ＶＤＨＷ、電圧ＶＤＨＲ、電圧ＶＢＧ２、クロック信号ＧＣＬＫ２、アドレス信号Ａｄｄｒｅｓｓ、信号ＣＥ、ＷＥ、ＰＳＥ５が入力される。信号ＣＥ、信号ＷＥはチップイネーブル信号、書き込みイネーブル信号である。信号ＰＳＥ５は、パワースイッチ２１５乃至２１７のオンオフを制御する。パワースイッチ２１５乃至２１７は、パワードメイン２１３への電圧ＶＤＤＤ、電圧ＶＤＨＷ、電圧ＶＤＨＲの入力をそれぞれ制御する。
　なお、ＮＯＳＲＡＭ２２０に入力される電圧、信号等は、ＮＯＳＲＡＭ２２０の回路構成、動作方法に応じて適宜取捨される。例えば、ＮＯＳＲＡＭ２２０にパワーゲーティングされないパワードメインを設け、信号ＰＳＥ５を生成するパワーゲーティング制御回路を設けてもよい。
　メモリセルアレイ２３０は、メモリセル１１、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、ソース線ＳＬを有する。
　図１３Ｂに示すように、メモリセル１１は２Ｔ１Ｃ（２トランジスタ１容量）型のゲインセルであり、ノードＳＮ１、トランジスタＭ１、Ｍ２、容量素子Ｃ１を有する。トランジスタＭ１は書き込みトランジスタであり、バックゲートを有するＯＳトランジスタである。トランジスタＭ１のバックゲートは、電圧ＶＢＧ２を供給する配線ＢＧＬ２に電気的に接続されている。トランジスタＭ２は読出しトランジスタであり、ｐチャネル型Ｓｉトランジスタである。容量素子Ｃ１はノードＳＮ１の電圧を保持する保持容量である。
　電圧ＶＤＤＤ、電圧ＶＳＳＳはデータ“１”、“０”を表す電圧である。なお、書込みワード線ＷＷＬ、読み出しワード線ＲＷＬの高レベル電圧は、電圧ＶＤＨＷ、電圧ＶＨＤＲである。
　図１４Ａにメモリセルアレイ２３０の構成例を示す。図１４Ａに示すメモリセルアレイ２３０では、隣接する２行で１本のソース線が供給されている。
　メモリセル１１は原理的に書き換え回数に制限はなく、データの書き換えを低エネルギーで行え、データの保持に電力を消費しない。トランジスタＭ１が極小オフ電流のＯＳトランジスタであるため、メモリセル１１は長時間データを保持することが可能である。
　メモリセル１１の回路構成は、図１３Ｂの回路構成に限定されない。例えば、読出しトランジスタＭ２を、バックゲートを有するＯＳトランジスタ、またはｎチャネル型Ｓｉトランジスタでもよい。或いは、メモリセル１１は３Ｔ型ゲインセルでもよい。例えば、図１４Ｂ、図１４Ｃに３Ｔ型ゲインセルの例を示す。図１４Ｂに示すメモリセル１５は、トランジスタＭ３乃至Ｍ５、容量素子Ｃ３、ノードＳＮ３を有する。トランジスタＭ３乃至Ｍ５は、書込みトランジスタ、読出しトランジスタ、選択トランジスタである。トランジスタＭ３はバックゲートを有するＯＳトランジスタであり、トランジスタＭ４、Ｍ５はｐチャネル型Ｓｉトランジスタである。トランジスタＭ４、Ｍ５を、ｎチャネル型Ｓｉトランジスタまたはバックゲートを有するＯＳトランジスタで構成してもよい。図１４Ｃに示すメモリセル１６では、３個のトランジスタはバックゲートを有するＯＳトランジスタで構成されている。
　ノードＳＮ３は保持ノードである。容量素子Ｃ３はノードＳＮ３の電圧を保持するための保持容量である。容量素子Ｃ３を意図的に設けず、トランジスタＭ４のゲート容量などで保持容量を構成してもよい。配線ＰＤＬはソース線ＳＬに代わる配線であり、固定電圧、例えば、電圧ＶＤＤＤが入力される。
　制御回路２３１は、ＮＯＳＲＡＭ２２０の動作全般を制御する機能を有する。例えば、制御回路２３１は、信号ＣＥ、信号ＷＥを論理演算して、外部からのアクセスが書き込みアクセスであるか読み出しアクセスであるかを判断する。
　行回路２３２は、アドレス信号が指定する選択された行の書込みワード線ＷＷＬ、読出しワード線ＲＷＬを選択する機能をもつ。列回路２３３は、アドレス信号が指定する列の書込みビット線ＷＢＬにデータを書き込む機能、および当該列の読出しビット線ＲＢＬからデータを読み出す機能をもつ。
　ＤＯＳＲＡＭとは、１Ｔ１Ｃ型のメモリセルを有するＲＡＭのことであり、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭの略称である。以下、図１５を参照して、ＤＯＳＲＡＭについて説明する。
　図１５Ａに示すように、ＤＯＳＲＡＭ３４１のメモリセル１６は、ビット線ＢＬ１（またはＢＬＢ１）、ワード線ＷＬ１、配線ＢＧＬ６、ＰＬに電気的に接続される。ビット線ＢＬＢ１は、反転ビット線である。例えば、配線ＢＧＬ６、ＰＬには、電圧ＶＢＧ６、ＶＳＳＳが入力される。トランジスタＭ６、および容量素子Ｃ６を有する。トランジスタＭ６はバックゲートを有するＯＳトランジスタである。
　容量素子Ｃ６の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ３４１には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１６の回路構成が単純であるため、大容量化が容易である。メモリセル１６の書込みトランジスタがＯＳトランジスタであるので、ＤＯＳＲＡＭ３４１の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できる、あるいは、リフレッシュ動作を不要にすることができるため、リフレッシュ動作に要する電力を削減できる。
　図１５Ｂに示すように、ＤＯＳＲＡＭ３４１において、メモリセルアレイ３６１は、周辺回路３６５上に積層することができる。これは、メモリセル１６のトランジスタＭ６がＯＳトランジスタであるからである。
　メモリセルアレイ３６１には、複数のメモリセル１６が行列状に配置され、メモリセル１６の配列に応じて、ビット線ＢＬ１、ＢＬＢ１、ワード線ＷＬ１、配線ＢＧＬ６、ＰＬが設けられている。周辺回路３６５には、制御回路、行回路、列回路が設けられる。行回路は、アクセス対象のワード線ＷＬの選択等を行う。列回路は、ＢＬとＢＬＢとでなるビット線対に対して、データの書き込みおよび読出し等を行う。
　周辺回路３６５をパワーゲーティングするために、パワースイッチ３７１、３７３が設けられている。パワースイッチ３７１、３７３は、周辺回路３６５への電圧ＶＤＤＤ、ＶＤＨＷ６の入力をそれぞれ制御する。なお、電圧ＶＤＨＷ６はワード線ＷＬ１の高レベル電圧である。パワースイッチ３７１、３７３のオンオフは、信号ＰＳＥ６で制御される。
＜演算回路の一例＞
　次に、ニューラルネットワークの演算に用いることが可能な半導体装置の構成例について説明する。
　図１６Ａに示すように、ニューラルネットワークＮＮは入力層ＩＬｙ、出力層ＯＬｙ、中間層（隠れ層）ＨＬｙによって構成することができる。入力層ＩＬｙ、出力層ＯＬｙ、中間層ＨＬｙはそれぞれ、１又は複数のニューロン（ユニット）を有する。なお、中間層ＨＬｙは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬｙを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
　入力層ＩＬｙの各ニューロンには入力データが入力され、中間層ＨＬｙの各ニューロンには前層又は後層のニューロンの出力信号が入力され、出力層ＯＬｙの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
　図１６Ｂに、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
　このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、又は、メモリへのアクセス回数の減少による処理速度の向上及び消費電力の低減を図ることができる。
　積和演算回路は、チャネル形成領域にシリコン（単結晶シリコンなど）を含むトランジスタ（以下、Ｓｉトランジスタともいう）によって構成してもよいし、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）によって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
　図１７に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータ及び第２のデータはそれぞれ、アナログデータ又は多値のデジタルデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
　半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、及び活性化関数回路ＡＣＴＶを有する。
　セルアレイＣＡは、複数のメモリセルＭＣ及び複数のメモリセルＭＣｒｅｆを有する。図１７には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータ又は多値のデジタルデータとすることができる。
　メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、及び配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩＭＣ［ｉ，ｊ］と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩＭＣｒｅｆ［ｉ］と表記する。
　メモリセルＭＣ及びメモリセルＭＣｒｅｆの具体的な構成例を、図１８に示す。図１８には代表例としてメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１及びトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。
　メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続され、ソース又はドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は配線ＢＬと接続され、ソース又はドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。
　トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。
　メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。
　ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣ［１，１］、ＩＭＣ［２，１］が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流ＩＭＣｒｅｆ［１］、ＩＭＣｒｅｆ［２］が流れる。
　トランジスタＴｒ１１は、ノードＮＭ又はノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭ又はノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭ又はノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
　トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタ又はＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。
　電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］及び配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩＣ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆと表記する。
　カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］及び配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。
　カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流ＩＣＭを配線ＩＬｒｅｆに流す機能と、この電流ＩＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図１７には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流ＩＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流ＩＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、ＩＢ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、ＩＢｒｅｆと表記する。
　回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］及び配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣ又はメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。
　オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］及び配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、及び／又は、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉα［１］乃至［ｎ］と表記する。
　オフセット回路ＯＦＳＴの構成例を図１９に示す。図１９に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、及び抵抗素子Ｒ１を有する。各素子の接続関係は図１９に示す通りである。なお、容量素子Ｃ２１の第１の電極及び抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソース又はドレインの一方、及びトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。
　配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、及び配線ＶｂＬによって、ソースフォロワ回路が構成される。
　次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。
　次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、Ｖａ＝Ｖｔｈとすることにより、配線ＯＬ［１］から電位ΔＶＮａを出力することができる。
　電位ΔＶＮａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１の抵抗値、及び電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１の抵抗値と電位Ｖｒｅｆは既知であるため、電位ΔＶＮａから配線ＢＬに流れる電流の変化量を求めることができる。
　上記のようにオフセット回路ＯＦＳＴによって検出された電流量、及び／又は電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。
　活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、及び、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。
　上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。
　図２０に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図２０には、図１８における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、及び配線ＲＷ［２］の電位の推移と、電流ＩＢ［１］−Ｉα［１］、及び電流ＩＢｒｅｆの値の推移を示している。電流ＩＢ［１］−Ｉα［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。
　なお、ここでは代表例として図１８に示すメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣ及びメモリセルＭＣｒｅｆも同様に動作させることができる。
　まず、時刻Ｔ０１−Ｔ０２において、配線ＷＬ［１］の電位がハイレベル（Ｈｉｇｈ）となり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶＰＲ−ＶＷ［１，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。また、配線ＲＷ［１］、及び配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位ＶＷ［１，１］はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位ＶＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［１，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
　このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，０は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、ＶｔｈはトランジスタＴｒ１２のしきい値電圧である。
　ＩＭＣ［１，１］，０＝ｋ（ＶＰＲ−ＶＷ［１，１］−Ｖｔｈ）２（Ｅ１）
　また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，０は、次の式で表すことができる。
　ＩＭＣｒｅｆ［１］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２（Ｅ２）
　次に、時刻Ｔ０２−Ｔ０３において、配線ＷＬ［１］の電位がローレベル（Ｌｏｗ）となる。これにより、メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位が保持される。
　なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位を正確に保持することができる。
　次に、時刻Ｔ０３−Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶＰＲ−ＶＷ［２，１］大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶＰＲ大きい電位となる。なお、電位ＶＷ［２，１］はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶＰＲ−ＶＷ［２，１］、ノードＮＭｒｅｆ［２］の電位がＶＰＲとなる。
　このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，０は、次の式で表すことができる。
　ＩＭＣ［２，１］，０＝ｋ（ＶＰＲ−ＶＷ［２，１］−Ｖｔｈ）２（Ｅ３）
　また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，０は、次の式で表すことができる。
　ＩＭＣｒｅｆ［２］，０＝ｋ（ＶＰＲ−Ｖｔｈ）２（Ｅ４）
　次に、時刻Ｔ０４−Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］及びメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位が保持される。
　以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。
　ここで、時刻Ｔ０４−Ｔ０５において、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩＣｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，０とすると、次の式が成り立つ。
　ＩＣｒｅｆ−ＩＣＭ，０＝ＩＭＣｒｅｆ［１］，０＋ＩＭＣｒｅｆ［２］，０（Ｅ５）
　配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩＣ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，０とすると、次の式が成り立つ。
　ＩＣ−ＩＣＭ，０＝ＩＭＣ［１，１］，０＋ＩＭＣ［２，１］，０＋Ｉα，０（Ｅ６）
　次に、時刻Ｔ０５−Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位ＶＸ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位ＶＸ［１］はメモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。
　トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、及び寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位ＶＸを決定すればよい。
　メモリセルＭＣ［１，１］及びメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位ＶＸ［１］が供給されると、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。
　ここで、時刻Ｔ０５−Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［１，１］，１は、次の式で表すことができる。
　ＩＭＣ［１，１］，１＝ｋ（ＶＰＲ−ＶＷ［１，１］＋ＶＸ［１］−Ｖｔｈ）２（Ｅ７）
　すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［１，１］＝ＩＭＣ［１，１］，１−ＩＭＣ［１，１］，０増加する。
　また、時刻Ｔ０５−Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［１］，１は、次の式で表すことができる。
　ＩＭＣｒｅｆ［１］，１＝ｋ（ＶＰＲ＋ＶＸ［１］−Ｖｔｈ）２（Ｅ８）
　すなわち、配線ＲＷ［１］に電位ＶＸ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［１］＝ＩＭＣｒｅｆ［１］，１−ＩＭＣｒｅｆ［１］，０増加する。
　また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，１とすると、次の式が成り立つ。
　ＩＣｒｅｆ−ＩＣＭ，１＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１（Ｅ９）
　配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，１とすると、次の式が成り立つ。
　ＩＣ−ＩＣＭ，１＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，１（Ｅ１０）
　そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉα，０と電流Ｉα，１の差（差分電流ΔＩα）は次の式で表すことができる。
　ΔＩα＝Ｉα，１−Ｉα，０＝２ｋＶＷ［１，１］ＶＸ［１］（Ｅ１１）
　このように、差分電流ΔＩαは、電位ＶＷ［１，１］とＶＸ［１］の積に応じた値となる。
　その後、時刻Ｔ０６−Ｔ０７において、配線ＲＷ［１］の電位は基準電位となり、ノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
　次に、時刻Ｔ０７−Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶＸ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶＸ［２］大きい電位となる。これにより、メモリセルＭＣ［１，１］、及びメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位ＶＸ［１］が供給され、容量結合によりノードＮＭ［１，１］及びノードＮＭｒｅｆ［１］の電位がそれぞれＶＸ［１］上昇する。また、メモリセルＭＣ［２，１］、及びメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位ＶＸ［２］が供給され、容量結合によりノードＮＭ［２，１］及びノードＮＭｒｅｆ［２］の電位がそれぞれＶＸ［２］上昇する。
　ここで、時刻Ｔ０７−Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流ＩＭＣ［２，１］，１は、次の式で表すことができる。
　ＩＭＣ［２，１］，１＝ｋ（ＶＰＲ−ＶＷ［２，１］＋ＶＸ［２］−Ｖｔｈ）２（Ｅ１２）
　すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣ［２，１］＝ＩＭＣ［２，１］，１−ＩＭＣ［２，１］，０増加する。
　また、時刻Ｔ０７−Ｔ０８において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流ＩＭＣｒｅｆ［２］，１は、次の式で表すことができる。
　ＩＭＣｒｅｆ［２］，１＝ｋ（ＶＰＲ＋ＶＸ［２］−Ｖｔｈ）２（Ｅ１３）
　すなわち、配線ＲＷ［２］に電位ＶＸ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩＭＣｒｅｆ［２］＝ＩＭＣｒｅｆ［２］，１−ＩＭＣｒｅｆ［２］，０増加する。
　また、配線ＢＬ［１］及び配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流ＩＣｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩＣＭ，２とすると、次の式が成り立つ。
　ＩＣｒｅｆ−ＩＣＭ，２＝ＩＭＣｒｅｆ［１］，１＋ＩＭＣｒｅｆ［２］，１（Ｅ１４）
　配線ＢＬ［１］には、電流源回路ＣＳから電流ＩＣが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩα，２とすると、次の式が成り立つ。
　ＩＣ−ＩＣＭ，２＝ＩＭＣ［１，１］，１＋ＩＭＣ［２，１］，１＋Ｉα，２（Ｅ１５）
　そして、式（Ｅ１）乃至式（Ｅ８）、及び、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉα，０と電流Ｉα，２の差（差分電流ΔＩα）は次の式で表すことができる。
　ΔＩα＝Ｉα，２−Ｉα，０＝２ｋ（ＶＷ［１，１］ＶＸ［１］＋ＶＷ［２，１］ＶＸ［２］）（Ｅ１６）
　このように、差分電流ΔＩαは、電位ＶＷ［１，１］と電位ＶＸ［１］の積と、電位ＶＷ［２，１］と電位ＶＸ［２］の積と、を足し合わせた結果に応じた値となる。
　その後、時刻Ｔ０８−Ｔ０９において、配線ＲＷ［１］、［２］の電位は基準電位となり、ノードＮＭ［１，１］、［２，１］及びノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４−Ｔ０５と同様になる。
　式（Ｅ１１）及び式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩαは、第１のデータ（重み）に対応する電位ＶＷと、第２のデータ（入力データ）に対応する電位ＶＸの積の項を有する式から算出することができる。すなわち、差分電流ΔＩαをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。
　なお、上記では特にメモリセルＭＣ［１，１］、［２，１］及びメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣ及びメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣ及びメモリセルＭＣｒｅｆの行数ｍを任意の数ｉとした場合の差分電流ΔＩαは、次の式で表すことができる。
　ΔＩα＝２ｋΣｉＶＷ［ｉ，１］ＶＸ［ｉ］（Ｅ１７）
　また、メモリセルＭＣ及びメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。
　以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣ及びメモリセルＭＣｒｅｆとして図１８に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。
　半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一のニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１６Ａに示す中間層ＨＬｙにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬｙから供給される入力データの数（入力層ＩＬｙのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。
　なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。
　以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図１８に示すメモリセルＭＣ及びメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、又は回路規模の縮小を図ることが可能な集積回路を提供することができる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の判定システムに適用可能な撮像装置について説明する。
　図２１Ａには撮像装置の構成例を示す。画素回路３３１はマトリクス状に並べて設けられ、配線３５１を介して駆動回路３３２（Ｄｒｉｖｅｒ）と電気的に接続される。駆動回路３３２は、画素回路３３１のデータ取得動作および選択動作などの制御を行うことができる。駆動回路３３２には、例えば、シフトレジスタなどを用いることができる。
　また、画素回路３３１は、配線３５２を介して読み出し回路３１１（ＲＣ）と電気的に接続される。読み出し回路３１１は、ノイズを削減する相関二重サンプリング回路（ＣＤＳ回路）およびアナログデータをデジタルデータに変換するＡ／Ｄコンバータを有する。
　読み出し回路３１１は例えばメモリと電気的に接続される。メモリは、読み出し回路３１１から出力されたデジタルデータを保持することができる。
　読み出し回路３１１が有するＡ／Ｄコンバータは、所定のビット数分の二値データを並列出力する。したがって、Ａ／Ｄコンバータは、当該ビット数分のメモリセルと接続される。例えば、Ａ／Ｄコンバータの出力が８ビットである場合、８個のメモリセルと接続される。
＜画素回路＞
　図２１Ｂは、画素回路３３１の一例を説明する回路図である。画素回路３３１は、光電変換デバイス２４０と、トランジスタ１０３と、トランジスタ１０４と、トランジスタ１０５と、トランジスタ１０６と、容量素子１０８を有することができる。なお、容量素子１０８を設けない構成としてもよい。
　光電変換デバイス２４０の一方の電極（カソード）は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、トランジスタ１０４のソースまたはドレインの一方と電気的に接続される。トランジスタ１０４のソースまたはドレインの一方は、容量素子１０８の一方の電極と電気的に接続される。容量素子１０８の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
　ここで、トランジスタ１０３のソースまたはドレインの他方、トランジスタ１０４のソースまたはドレインの一方、容量素子１０８の一方の電極、およびトランジスタ１０５のゲートを接続する配線をノードＦＤとする。ノードＦＤは電荷検出部として機能させることができる。
　光電変換デバイス２４０の他方の電極（アノード）は、配線１２１と電気的に接続される。トランジスタ１０３のゲートは、配線１２７と電気的に接続される。トランジスタ１０４のソースまたはドレインの他方は、配線１２２と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、配線１２３に電気的に接続される。トランジスタ１０４のゲートは、配線１２６と電気的に接続される。トランジスタ１０６のゲートは、配線１２８と電気的に接続される。容量素子１０８の他方の電極は、例えばＧＮＤ配線などの基準電位線と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線３５２と電気的に接続される。
　配線１２７、１２６、１２８は、各トランジスタの導通を制御する信号線としての機能を有することができる。配線３５２は出力線としての機能を有することができる。
　配線１２１、１２２、１２３は、電源線としての機能を有することができる。図２１Ｂに示す構成では光電変換デバイス２４０のカソード側がトランジスタ１０３と電気的に接続する構成であり、ノードＦＤを高電位にリセットして動作させる構成であるため、配線１２２は高電位（配線１２１よりも高い電位）とする。
　図２１Ｂでは、光電変換デバイス２４０のカソードがノードＦＤと電気的に接続する構成を示したが、図２１Ｃに示すように光電変換デバイス２４０のアノード側がトランジスタ１０３のソースまたはドレインの一方と電気的に接続する構成としてもよい。
　当該構成では、ノードＦＤを低電位にリセットして動作させる構成であるため、配線１２２は低電位（配線１２１よりも低い電位）とする。
　トランジスタ１０３は、ノードＦＤの電位を制御する機能を有する。トランジスタ１０４は、ノードＦＤの電位をリセットする機能を有する。トランジスタ１０５はソースフォロア回路として機能し、ノードＦＤの電位を画像データとして配線３５２に出力することができる。トランジスタ１０６は画像データを出力する画素を選択する機能を有する。
　画素回路３３１が有するトランジスタ１０３乃至１０６にはＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて小さい特性を有する。特に、トランジスタ１０３、１０４にオフ電流の小さいトランジスタを用いることによって、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
＜撮像装置の動作方式＞
　図２２Ａはローリングシャッタ方式の動作方法を模式化した図であり、図２２Ｂはグローバルシャッタ方式を模式化した図である。Ｅｎはｎ列目（ｎは自然数）の露光（蓄積動作）、Ｒｎはｎ列目の読み出し動作を表している。図２２Ａ、図２２Ｂでは、１行目からＭ行目（Ｍは自然数）までの動作を示している。
　ローリングシャッタ方式は、露光とデータの読み出しを順次行う動作方法であり、ある行の読み出し期間と他の行の露光期間を重ねる方式である。露光後すぐに読み出し動作を行うため、データの保持期間が比較的短い回路構成であっても撮像を行うことができる。しかしながら、撮像の同時性がないデータで１フレームの画像が構成されるため、動体の撮像においては画像に歪が生じてしまう。
　一方で、グローバルシャッタ方式は、全画素で同時に露光を行って各画素にデータを保持し、行毎にデータを読み出す動作方法である。したがって、動体の撮像であっても歪のない画像を得ることができる。
　画素回路にＳｉトランジスタなどの比較的オフ電流の大きいトランジスタを用いた場合は、電荷検出部から電荷が流出しやすいためローリングシャッタ方式が多く用いられる。Ｓｉトランジスタを用いてグローバルシャッタ方式を実現するには、別途メモリ回路にデータを格納させるなど、複雑な動作を高速で行わなければならない。一方で、画素回路にＯＳトランジスタを用いた場合は、電荷検出部からのデータ電位の流出がほとんどないため、容易にグローバルシャッタ方式を実現することができる。なお、本発明の一態様の撮像装置をローリングシャッタ方式で動作させることもできる。
　なお、画素回路３３１は、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて構成であってもよい。または、すべてのトランジスタをＳｉトランジスタとしてもよい。
＜画素回路の動作＞
　次に、図２１Ｂに示す画素回路の動作の一例を図２３Ａのタイミングチャートを用いて説明する。なお、本明細書におけるタイミングチャートの説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。配線１２１には常時“Ｌ”が供給され、配線１２２、１２３には常時“Ｈ”が供給されている状態とする。
　期間Ｔ１において、配線１２６の電位を“Ｈ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０３、１０４が導通し、ノードＦＤには配線１２２の電位“Ｈ”が供給される（リセット動作）。
　期間Ｔ２において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｈ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０４が非導通となってリセット電位の供給が遮断される。また、光電変換デバイス２４０の動作に応じてノードＦＤの電位が低下する（蓄積動作）。
　期間Ｔ３において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｌ”とすると、トランジスタ１０３が非導通となり、ノードＦＤの電位は確定し、保持される（保持動作）。このとき、ノードＦＤに接続されるトランジスタ１０３およびトランジスタ１０４にオフ電流の小さいＯＳトランジスタを用いることによって、ノードＦＤからの不必要な電荷の流出を抑えることができ、データの保持時間の延ばすことができる。
　期間Ｔ４において、配線１２６の電位を“Ｌ”、配線１２７の電位を“Ｌ”、配線１２８の電位を“Ｈ”とすると、トランジスタ１０６が導通し、トランジスタ１０５のソースフォロア動作によりノードＦＤの電位が配線３５２に読み出される（読み出し動作）。
　以上が図２１Ｂに示す画素回路の動作の一例である。
　図２１Ｃに示す画素回路は、図２３Ｂのタイミングチャートに従って動作させることができる。なお、配線１２１、１２３には常時“Ｈ”が供給され、配線１２２には常時“Ｌ”が供給されている状態とする。基本的な動作は、上記の図２３Ａのタイミングチャートの説明と同様である。
　本発明の一態様においては、図２４Ａ、図２４Ｂに例示するように、トランジスタにバックゲートを設けた構成としてもよい。図２４Ａは、バックゲートがフロントゲートと電気的に接続された構成を示しており、オン電流を高める効果を有する。図２４Ｂは、バックゲートが定電位を供給できる配線と電気的に接続された構成を示しており、トランジスタのしきい値電圧を制御することができる。
　また、図２４Ａ、図２４Ｂを組み合わせるなど、それぞれのトランジスタが適切な動作が行えるような構成としてもよい。また、バックゲートが設けられないトランジスタを画素回路が有していてもよい。
＜読み出し回路＞
　図２５は、画素回路３３１に接続される読み出し回路３１１の一例を説明する図であり、ＣＤＳ回路４００の回路図およびＣＤＳ回路４００と電気的に接続されるＡ／Ｄコンバータ４１０のブロック図を示している。なお、図２５に示すＣＤＳ回路よびＡ／Ｄコンバータは一例であり、他の構成であってもよい。
　ＣＤＳ回路４００は、電圧変換用の抵抗４０１、容量結合用の容量素子４０２、電位Ｖ０を供給するトランジスタ４０３、Ａ／Ｄコンバータ４１０に供給する電位を保持するトランジスタ４０４および電位保持用の容量素子４０５を有する構成とすることができる。ＣＤＳ回路４００は、入力が画素回路３３１と電気的に接続され、出力がＡ／Ｄコンバータ４１０のコンパレータ回路（ＣＯＭＰ）と電気的に接続される。
　配線３５２の電位がＶｒｅｓ（画素回路３３１がリセット状態）のとき、ノードＮ（トランジスタ４０３、４０４および容量素子４０２の接続点）の電位をＶ０とする。そして、ノードＮをフローティングとして、配線３５２の電位がＶｄａｔａ（画素回路３３１が画像データを出力）になると、ノードＮの電位は、Ｖ０＋Ｖｄａｔａ−Ｖｒｅｓとなる。したがって、ＣＤＳ回路４００では、画素回路３３１が出力する撮像データの電位からリセット状態のときの電位を差し引くことができ、ノイズ成分を削減することができる。
　Ａ／Ｄコンバータ４１０は、コンパレータ回路（ＣＯＭＰ）およびカウンター回路（ＣＯＵＮＴＥＲ）を有する構成とすることができる。Ａ／Ｄコンバータ４１０では、ＣＤＳ回路４００からコンパレータ回路（ＣＯＭＰ）に入力される信号電位と、掃引される基準電位（ＲＡＭＰ）とが比較される。そして、コンパレータ回路（ＣＯＭＰ）の出力に応じてカウンター回路（ＣＯＵＮＴＥＲ）が動作し、複数の配線３５３にデジタル信号が出力される。
［積層構造１］
　次に、撮像装置の積層構造について、断面図を用いて説明する。
　図２６Ａは、層５０２および層５０３を有する積層体の断面図の一例である。
＜層５０２＞
　層５０２は、シリコン基板に形成された画素回路３３１を有する。ここでは、画素回路３３１の一部として、トランジスタ１０３、トランジスタ１０４、容量素子１０８および光電変換デバイス２４０を示している。
　光電変換デバイス２４０は、シリコン基板に形成されたｐｎ接合型のフォトダイオードであり、ｐ型領域２４３およびｎ型領域２４４を有する。光電変換デバイス２４０は埋め込み型フォトダイオードであり、ｎ型領域２４４の表面側に設けられたｐ型領域２４１によって暗電流を抑えノイズを低減させることができる。なお、ｐ型領域２４１としてｐ型領域２４３を用いてもよい。ｐ型領域２４３に比べて、ｐ型領域２４１は抵抗が低いことが好ましい。またｐ型領域２４３に比べて、ｎ型領域２４４は抵抗が低いことが好ましい。また、ｐ型領域２４３、ｐ型領域２４１およびｎ型領域２４４において、ｐ型領域とｎ型領域を入れ替えてもよい。
　トランジスタ１０３およびトランジスタ１０４は、シリコン基板に形成されたトランジスタである。トランジスタ１０３およびトランジスタ１０４は、ゲートとして機能する導電層と、シリコン基板に形成されるソース、ドレイン、およびソースとドレインの間に位置するチャネル形成領域と、ゲートとして機能する導電層とチャネル形成領域との間に設けられるゲート絶縁層と、を有する。なお、図２６Ａに示す例においては、トランジスタ１０３およびトランジスタ１０４のソース領域およびドレイン領域がｎ型領域により形成されている。
　層５０２には、絶縁層２４２および絶縁層２４５が設けられる。絶縁層２４２は、素子分離層としての機能を有する。絶縁層２４５は、キャリアの流出を抑制する機能を有する。
　シリコン基板には画素を分離する溝が設けられ、絶縁層２４５はシリコン基板上面および当該溝に設けられる。絶縁層２４５が設けられることにより、光電変換デバイス２４０内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁層２４５は、迷光の侵入を抑制する機能も有する。例えば、絶縁層２４５が溝を有することにより、隣接する画素からの迷光の侵入が抑制される場合がある。したがって、絶縁層２４５により、混色を抑制することができる。なお、シリコン基板の上面と絶縁層２４５との間に反射防止膜が設けられていてもよい。
　素子分離層は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、またはＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法等を用いて形成することができる。絶縁層２４５としては、例えば、酸化シリコン膜、窒化シリコンなどの無機絶縁膜、ポリイミド、アクリルなどの有機絶縁膜を用いることができる。なお、絶縁層２４５は多層構成であってもよい。
　図２６Ａに示す例においては、光電変換デバイス２４０のｎ型領域２４４（カソードに相当）は、トランジスタ１０３のソースまたはドレインの一方としても機能することができる。
　また、層５０２には、絶縁層２２２、２２３、２２６、２２７、配線１２１、電極１２９ａおよび電極１２９ｂが設けられる。絶縁層２２２は保護膜としての機能を有する。絶縁層２２３、２２７は、層間絶縁膜および平坦化膜としての機能を有する。電極１２９ａおよび電極１２９ｂはそれぞれ、容量素子１０８の電極としての機能を有する。絶縁層２２６は、電極１２９ａと電極１２９ｂに挟まれ、容量素子１０８の誘電体層としての機能を有する。電極１２９ａは絶縁層２２３内に設けられたプラグを介して、トランジスタ１０３のソースまたはドレインの他方と電気的に接続される。配線１２１は電源線としての機能を有する。ｐ型領域２４３（アノード）は配線１２１と電気的に接続される。
　保護膜としては、例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。層間絶縁膜および平坦化膜としては、例えば、酸化シリコン膜などの無機絶縁膜、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いることができる。容量素子の誘電体層としては、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。
　図２６Ａに示すＳｉトランジスタはシリコン基板にチャネル形成領域を有するプレーナー型である。なお、Ｓｉトランジスタは、図２７Ａに示すようにフィン型であってもよい。図２７Ｂには、図２７Ａに示すＡ１−Ａ２の断面（チャネル幅方向の断面）を示す。
　または、図２７Ｃに示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板２１０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
　なお、デバイス間の電気的な接続に用いられる配線、電極およびプラグとして用いることのできる導電体には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いればよい。当該導電体は単層に限らず、異なる材料で構成された複数の層であってもよい。
トロンチウム等を有してもよい。
＜層５０３＞
　層５０３は、層５０２上に形成される。層５０３は、遮光層２５１、光学変換層２５０およびマイクロレンズアレイ２５５を有する。
　遮光層２５１は、隣接する画素への光の流入を抑えることができる。遮光層２５１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
　光学変換層２５０には、カラーフィルタを用いることができる。カラーフィルタにＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。
　また、光学変換層２５０に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。
　例えば、光学変換層２５０に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層２５０に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層２５０に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
　また、光学変換層２５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス２４０で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
　シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
　光学変換層２５０上にはマイクロレンズアレイ２５５が設けられる。マイクロレンズアレイ２５５が有する個々のレンズを通る光が直下の光学変換層２５０を通り、光電変換デバイス２４０に照射されるようになる。マイクロレンズアレイ２５５を設けることにより、集光した光を光電変換デバイス２４０に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ２５５は、可視光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
　また、トランジスタ１０３およびトランジスタ１０４として、ＯＳトランジスタを用いてもよい。図２６Ｂに示す積層構造は層５０２および層５０３を有し、層５０２は、Ｓｉ基板に設けられた素子を含む層５６２と、ＯＳトランジスタを含む層５６３を有する。図２６Ｂに示す層５６２は、Ｓｉ基板上に設けられた光電変換デバイス２４０を有する。また図２６Ｂでは層５６２にＳｉトランジスタを示さないが、図２８Ａに示すように層５６２がトランジスタ１０５を有してもよい。また図示しないが層５６２はトランジスタ１０６を有してもよい。あるいはトランジスタ１０５、トランジスタ１０６等をＯＳトランジスタとし、層５６３に設けてもよい。
　ＯＳトランジスタはオフ電流が極めて小さいため、容量素子１０８に蓄積された電荷を長時間、保持することができる。
　ＯＳトランジスタは、Ｓｉトランジスタや、Ｓｉ基板に設けられた光電変換デバイス２４０と積層して設けることができる。よって、回路の集積化を行うことができる。また、光電変換デバイス２４０の面積を大きくすることができる。ＯＳトランジスタについては図２９に詳述する。
　図２８Ｂに示す構成は、層５０２が層５６２、層５６３に加えて層５６１を有する。層５６１は光電変換デバイス２４０として、セレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いる場合の構成例である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。層５６１は、層５６３上に直接形成することができる。なお、層５６１が有する光電変換デバイス２４０として、有機光導電膜を用いた場合もトランジスタとの接続形態は同様となる。
　層５６３が有するトランジスタ１０２およびトランジスタ１０３上には絶縁層５４１が設けられる。層５６６ａは絶縁層５４１に埋設された領域を有する。
　図２８Ｂの層５６２では、Ｓｉトランジスタとしてフィン型のトランジスタを有する例を示す。図２８Ｂに示す例では、層５６２にトランジスタ１０５およびトランジスタ１０６が設けられる。
　なお、図２８Ａおよび図２８Ｂに示すＳｉトランジスタとＯＳトランジスタの積層構造は、上述した処理装置（ＰＵ）が有するＳｉトランジスタとＯＳトランジスタの構成にも適用することができる。例えば、同一のシリコン基板上に、撮像装置の画素回路と、上述の処理装置を含む半導体装置と、を作製することができる。よって例えば、同一チップに撮像装置の画素回路および駆動回路と、本発明の一態様の判定システムが有する半導体装置を設けることができる。本発明の一態様の判定システムが有する構成を、一つのチップに設けることにより例えば、チップの面積を縮小することができる。あるいは例えば、撮像装置の画素回路および駆動回路と、処理装置（ＰＵ）等を含む半導体装置と、を同じ工程を用いて作製できるため、チップの製造に要するコストを小さくすることができる。また、本発明の一態様の判定システムが有する構成を、一つのチップに設けることにより例えば、半導体装置が有するメモリ回路や判定回路への画像の転送に要するエネルギーを小さくでき、演算効率を向上させることができる場合がある。
　図２９ＡにＯＳトランジスタの詳細を示す。図２９Ａに示すＯＳトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該半導体層に達する溝を設けることでソース電極７０５およびドレイン電極７０６を形成するセルフアライン型の構成である。
　ＯＳトランジスタは、酸化物半導体層に形成されるチャネル形成領域、ソース領域７０３およびドレイン領域７０４のほか、ゲート電極７０１、ゲート絶縁膜７０２を有する構成とすることができる。当該溝には少なくともゲート絶縁膜７０２およびゲート電極７０１が設けられる。当該溝には、さらに酸化物半導体層７０７が設けられていてもよい。
　ＯＳトランジスタは、図２９Ｂに示すように、ゲート電極７０１をマスクとして半導体層にソース領域およびドレイン領域を形成するセルフアライン型の構成としてもよい。
　または、図２９Ｃに示すように、ソース電極７０５またはドレイン電極７０６とゲート電極７０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
　トランジスタ１０２、１０３はバックゲート５３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート５３５は、図２９Ｄに示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図２９Ｄは図２１Ａのトランジスタを例として示しているが、その他の構造のトランジスタも同様である。また、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
　ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。トランジスタ１０５、１０６のチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタ１０２、１０３のチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
　絶縁層５４３により、一方の層に水素を閉じ込めることでトランジスタ１０５、１０６の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１０２、１０３の信頼性も向上させることができる。
　絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を適用した電子機器の例について説明する。
　図３０Ａは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。本発明の一態様の判定システムが有する撮像装置として、カメラユニット９５２を用いることができる。また、カメラユニット９５２が本発明の一態様の半導体装置と電気的に接続されることにより、撮像された情報から不審者を特定することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
　図３０Ｂは、飛行体の一例を示している。図３０Ｂに示す飛行体６５００は、プロペラ６５０１、カメラ６５０２、およびバッテリ６５０３などを有し、自律して飛行する機能を有する。
　例えば、カメラ６５０２で撮影した画像データは、電子部品６５０４に記憶される。電子部品６５０４は、画像データを解析し、移動する際の障害物の有無などを察知することができる。カメラ６５０２としては複数種類の方式の撮像装置を用いてもよい。本発明の一態様の判定システムが有する撮像装置として、カメラ６５０２を用いることができる。また、カメラ６５０２が本発明の一態様の半導体装置と電気的に接続されることにより、撮像された情報から不審者を特定することができる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
：ＡＣＴＶ：活性化関数回路、ＢＧＬ２：配線、ＢＧＬ６：配線、ＢＫＣ１：回路、ＢＫＣ２：回路、ＢＫＣ１０：回路、ＢＫＣ２０：回路、ＢＬ：配線、ＢＬｒｅｆ：配線、ＢＬ１：ビット線、ＢＬＢ：配線、ＢＬＢ１：ビット線、Ｃ１：容量素子、Ｃ３：容量素子、Ｃ６：容量素子、Ｃ１１：容量素子、Ｃ２１：容量素子、ＣＡ：セルアレイ、ＣＢ１：容量素子、ＣＢ２：容量素子、ＣＢ１１：容量素子、ＣＢ１２：容量素子、ＣＬＤ：回路、ＣＭ：カレントミラー回路、ＣＳ：電流源回路、ＨＬｙ：中間層、ＩＬ：配線、ＩＬｒｅｆ：配線、ＩＬｙ：入力層、ＩＮＶ１１：インバータ回路、ＩＮＶ１２：インバータ回路、ＩＮＶ２：インバータ回路、ＩＮＶ３：インバータ回路、ＩＮＶ４：インバータ回路、Ｍ１：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、ＭＡ１：トランジスタ、ＭＡＣ：半導体装置、ＭＣ：メモリセル、ＭＣｒｅｆ：メモリセル、ＭＣ１：トランジスタ、ＭＣ２：トランジスタ、ＭｅｍＣ１：回路、ＭｅｍＣ２：回路、ＭｅｍＣ２０：回路、ＭＲ１：トランジスタ、ＭＷ１：トランジスタ、ＭＷ２：トランジスタ、ＭＷ１１：トランジスタ、ＭＷ１２：トランジスタ、ＯＦＳＴ：オフセット回路、ＯＬｙ：出力層、ＰＣＣ１０：回路、ＰＤＬ：配線、Ｒ１：抵抗素子、ＲＢＬ：ビット線、ＲＴＣ１０：回路、ＲＷＬ：ワード線、ＳＭＣ２０：回路、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、ＷＢＬ：ビット線、ＷＤ：配線、ＷＤｒｅｆ：配線、ＷＬ：配線、ＷＬ１：ワード線、ＷＬＤ：回路、ＷＷＬ：ワード線、１０：電源回路、１１：メモリセル、１５：メモリセル、１６：メモリセル、２０：ＰＵ、３０：プロセッサコア、３１：記憶回路、３２：回路、３５：電源線、４０：キャッシュ、４１：メモリアレイ、４２：周辺回路、４３：制御回路、４５：メモリセル、６０：ＰＭＵ、６１：回路、６５：クロック制御回路、７０：ＰＳＷ、７１：ＰＳＷ、８０：予備判定回路、８１：メモリ、８２：回路、８８：インターフェース、８９：バスライン、９１：判定回路、９２：検出回路、１００：記憶回路、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：トランジスタ、１０８：容量素子、１１０：ＦＦ、１２０：メモリセル、１２１：配線、１２２：配線、１２３：配線、１２６：配線、１２７：配線、１２８：配線、１２９ａ：電極、１２９ｂ：電極、１３０：プロセッサコア、１３１：制御装置、１３２：プログラムカウンタ、１３３：パイプラインレジスタ、１３４：パイプラインレジスタ、１３５：レジスタファイル、１３６：ＡＬＵ、１３７：データバス、２１０：シリコン基板、２１２：パワードメイン、２１３：パワードメイン、２１５：パワースイッチ、２１７：パワースイッチ、２２０：ＮＯＳＲＡＭ、２２２：絶縁層、２２３：絶縁層、２２６：絶縁層、２２７：絶縁層、２３０：メモリセルアレイ、２３１：制御回路、２３２：行回路、２３３：列回路、２４０：光電変換デバイス、２４１：ｐ型領域、２４２：絶縁層、２４３：ｐ型領域、２４４：ｎ型領域、２４５：絶縁層、２５０：光学変換層、２５１：遮光層、２５５：マイクロレンズアレイ、３１１：回路、３３１：画素回路、３３２：駆動回路、３４１：ＤＯＳＲＡＭ、３５１：配線、３５２：配線、３５３：配線、３６１：メモリセルアレイ、３６５：周辺回路、３７１：パワースイッチ、３７３：パワースイッチ、４００：ＣＤＳ回路、４０１：抵抗、４０２：容量素子、４０３：トランジスタ、４０４：トランジスタ、４０５：容量素子、４１０：Ａ／Ｄコンバータ、５０２：層、５０３：層、５３５：バックゲート、５４１：絶縁層、５４３：絶縁層、５４５：半導体層、５４６：絶縁層、５６１：層、５６２：層、５６３：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、６０１：撮像装置、６０２：表示装置、６０３：端末、７００：半導体装置、７０１：ゲート電極、７０２：ゲート絶縁膜、７０３：ソース領域、７０４：ドレイン領域、７０５：ソース電極、７０６：ドレイン電極、７０７：酸化物半導体層、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、６５００：飛行体、６５０１：プロペラ、６５０２：カメラ、６５０３：バッテリ、６５０４：電子部品

Claims (13)

  1. 　検出回路と、第１判定回路と、第２判定回路と、電源回路と、電源管理装置と、を有し、
    　前記検出回路は、第１のデータを解析して、第１の値または第２の値が選択される第１の判定を行う機能を有し、
    　前記第１判定回路および前記第２判定回路は、画像の特徴抽出を行う機能を有し、
    　前記第１の判定により前記第１の値が選択される場合に、前記電源管理装置は、前記電源回路から前記第１判定回路へ電圧を供給させる機能を有し、
    　前記第１判定回路は、前記第１のデータを解析して第２の判定を行う機能を有し、
    　前記第２判定回路は、前記第２の判定においてイベントの発生が検知された場合には、前記第１のデータを解析して第３の判定を行う機能を有する半導体装置。
  2. 　請求項１において、
    　前記第１判定回路は、輪郭抽出を行う機能を有する半導体装置。
  3. 　請求項１において、
    　前記第１判定回路は、輪郭抽出を行う機能を有し、
    　前記第２判定回路は、ディープニューラルネットワーク、畳み込みニューラルネットワーク、再帰型ニューラルネットワーク、自己符号化器、深層ボルツマンマシン、深層信念ネットワークから選ばれる一以上の手法を実行する機能を有する半導体装置。
  4. 　請求項２または請求項３において、
    　前記イベントは、前記輪郭抽出を用いたヒトの検出である半導体装置。
  5. 　請求項２または請求項３において、
    　前記第１判定回路は、前記輪郭抽出を用いてヒトの顔認証を行う機能を有する半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　アンテナを有し、
    　前記第３の判定の結果を無線通信により送信する機能を有する半導体装置。
  7. 　撮像装置と、検出回路と、処理装置と、第２判定回路と、電源回路と、を有し、
    　前記処理装置は、第１判定回路と、電源管理装置と、プロセッサコアと、記憶回路と、を有し、
    　前記プロセッサコアは、前記第１判定回路へ命令を与える機能を有し、
    　前記記憶回路は、前記プロセッサコアにより生成されるデータを保持する機能を有し、
    　前記撮像装置は、第１のデータを取得する機能を有し、
    　前記検出回路は、前記第１のデータを解析して、第１の値または第２の値が選択される第１の判定を行う機能を有し、
    　前記第１判定回路および前記第２判定回路は、画像の特徴抽出を行う機能を有し、
    　前記第１の判定により前記第１の値が選択される場合に、前記電源管理装置は、前記電源回路から前記第１判定回路へ電圧を供給させる機能を有し、
    　前記第１判定回路は、前記第１のデータを解析して第２の判定を行う機能を有し、
    　前記第２判定回路は、前記第２の判定においてイベントの発生が検知された場合には、前記第１のデータを解析して第３の判定を行う機能を有し、
    　前記撮像装置は、マトリクス状に配置される複数の画素回路を有する判定システム。
  8. 　請求項７において、
    　前記記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
    　前記第１のトランジスタのソースおよびドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
    　前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有する判定システム。
  9. 　請求項７において、
    　前記記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
    　前記第１のトランジスタのソースおよびドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
    　前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタを有し、
    　前記複数の画素回路のそれぞれは、光電変換デバイスと、第２のトランジスタと、第２の容量素子と、を有し、
    　前記光電変換デバイスの一方の電極は、前記第２のトランジスタのソースおよびドレインの一方と電気的に接続され、
    　前記第２のトランジスタのソースおよびドレインの他方は、前記第２の容量素子の一方の電極と電気的に接続され、
    　前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有する判定システム。
  10. 　請求項７乃至請求項９のいずれか一において、
    　前記第１判定回路は、輪郭抽出を行う機能を有する判定システム。
  11. 　請求項７乃至請求項９のいずれか一において、
    　前記第１判定回路は、輪郭抽出を行う機能を有し、
    　前記第２判定回路は、ディープニューラルネットワーク、畳み込みニューラルネットワーク、再帰型ニューラルネットワーク、自己符号化器、深層ボルツマンマシン、深層信念ネットワークから選ばれる一以上の手法を実行する機能を有する判定システム。
  12. 　請求項７乃至請求項９のいずれか一において、
    　前記第１判定回路は、輪郭抽出を行う機能を有し、
    　前記イベントは、前記輪郭抽出を用いたヒトの検出である判定システム。
  13. 　請求項７乃至請求項９のいずれか一において、
    　前記第１判定回路は、輪郭抽出を行う機能を有し、
    　前記第１判定回路は、前記輪郭抽出を用いてヒトの顔認証を行う判定システム。
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