WO2021044762A1 - 撮像装置 - Google Patents

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WO2021044762A1
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electrical contact
semiconductor substrate
imaging device
capacitance element
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優子 留河
佐藤　好弘
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パナソニックＩｐマネジメント株式会社
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Definitions

  • This disclosure relates to an imaging device.
  • An imaging device having a structure in which a photoelectric conversion layer is arranged above a semiconductor substrate on which a CCD (Charge Coupled Device) circuit or a CMOS (Complementary Metal Oxide Semiconductor) circuit is formed has been proposed.
  • An image pickup device having a photoelectric conversion layer above a semiconductor substrate is also called a laminated image pickup device.
  • Patent Document 1 discloses a solid-state image sensor having such a laminated structure.
  • the stacked image pickup device stores the charge generated by photoelectric conversion in the charge storage region, and reads out the stored charge by a read-out circuit including a CCD circuit or a CMOS circuit.
  • the photoelectric conversion layer is generally arranged on an insulating layer that covers the semiconductor substrate on which the readout circuit is formed.
  • the photoelectric conversion layer on the insulating layer is electrically connected to the readout circuit via a connection portion provided in the insulating layer.
  • the image pickup apparatus includes a semiconductor substrate and a plurality of pixels. Each of the plurality of pixels is located between the first electrode provided above the semiconductor substrate, the second electrode provided above the semiconductor substrate, and the first electrode and the second electrode. Includes a first capacitive element that includes a dielectric layer. At least one of the first electrode and the second electrode is electrically connected to a first electric contact electrically connected to the first electric element and a second electric element different from the first electric element. It has a second electrical contact that is connected to the object.
  • the first capacitance element includes at least one trench portion having a trench shape.
  • an imaging device capable of further reducing noise is provided.
  • FIG. 1 is a diagram showing an exemplary circuit configuration of the image pickup apparatus according to the first embodiment.
  • FIG. 2 is a diagram showing an example of a pixel circuit configuration included in the image pickup apparatus according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view of pixels included in the image pickup apparatus according to the first embodiment.
  • FIG. 4 is a schematic plan view showing an example of the layout of each element included in the pixels included in the image pickup apparatus according to the first embodiment.
  • FIG. 5 is a schematic plan view showing an example of the shape and arrangement of the first capacitance element and the trench portion included in the pixels included in the image pickup apparatus according to the first embodiment.
  • FIG. 6A is a schematic cross-sectional view for explaining a via forming step included in the manufacturing method of the image pickup apparatus according to the first embodiment.
  • FIG. 6B is a schematic cross-sectional view for explaining the step of forming the insulating layer included in the method for manufacturing the image pickup apparatus according to the first embodiment.
  • FIG. 6C is a schematic cross-sectional view for explaining a trench forming step included in the manufacturing method of the image pickup apparatus according to the first embodiment.
  • FIG. 6D is a schematic cross-sectional view for explaining the process of forming the lower electrode, which is included in the manufacturing method of the image pickup apparatus according to the first embodiment.
  • FIG. 6A is a schematic cross-sectional view for explaining a via forming step included in the manufacturing method of the image pickup apparatus according to the first embodiment.
  • FIG. 6B is a schematic cross-sectional view for explaining the step of forming the insulating layer included in the method for manufacturing the image pickup apparatus according to the first embodiment.
  • FIG. 6C is a
  • FIG. 6E is a schematic cross-sectional view for explaining a process of forming a dielectric layer included in the method for manufacturing an image pickup apparatus according to a first embodiment.
  • FIG. 6F is a schematic cross-sectional view for explaining the process of forming the upper electrode included in the method for manufacturing the image pickup apparatus according to the first embodiment.
  • FIG. 6G is a schematic cross-sectional view for explaining the process of the insulating layer included in the method for manufacturing the image pickup apparatus according to the first embodiment.
  • FIG. 6H is a schematic cross-sectional view for explaining a step of forming a via and a wiring layer included in the manufacturing method of the image pickup apparatus according to the first embodiment.
  • FIG. 6I is a schematic cross-sectional view for explaining a process of forming an insulating layer, a via, and a wiring layer, which is included in the manufacturing method of the image pickup apparatus according to the first embodiment.
  • FIG. 7 is a schematic cross-sectional view of the pixels included in the image pickup apparatus according to the modified example of the first embodiment.
  • FIG. 8 is a schematic cross-sectional view of the pixels included in the image pickup apparatus according to the second embodiment.
  • FIG. 9 is a schematic plan view showing an example of the shape and arrangement of the first capacitance element and the trench portion included in the pixels included in the image pickup apparatus according to the second embodiment.
  • FIG. 10 is a schematic plan view showing an example of the shape and arrangement of the first capacitance element and the trench portion included in the pixels included in the image pickup apparatus according to the modified example of the second embodiment.
  • FIG. 11 is a diagram showing an example of a pixel circuit configuration included in the image pickup apparatus according to the third embodiment.
  • FIG. 12 is a schematic cross-sectional view of the pixels included in the image pickup apparatus according to the third embodiment.
  • FIG. 13 is a schematic cross-sectional view of the pixels included in the image pickup apparatus according to the fourth embodiment.
  • FIG. 14 is a schematic cross-sectional view of the pixels included in the image pickup apparatus according to the fifth embodiment.
  • FIG. 15 is a schematic cross-sectional view of the pixels included in the image pickup apparatus according to the modified example of the fifth embodiment.
  • FIG. 16 is a schematic cross-sectional view of pixels included in the image pickup apparatus according to another modification of the first embodiment.
  • the image pickup apparatus includes a semiconductor substrate and a plurality of pixels. Each of the plurality of pixels is located between the first electrode provided above the semiconductor substrate, the second electrode provided above the semiconductor substrate, and the first electrode and the second electrode. Includes a first capacitive element that includes a dielectric layer. At least one of the first electrode and the second electrode is electrically connected to a first electric contact electrically connected to the first electric element and a second electric element different from the first electric element. It has a second electrical contact that is connected to the object.
  • the first capacitance element includes at least one trench portion having a trench shape.
  • the first capacitance element is provided with two or more electrical contacts, it is possible to increase the degree of freedom in the layout of the wiring that electrically connects the first capacitance element and the plurality of electric elements. .. Therefore, for example, the wiring can be provided so that the parasitic capacitance between the wirings is less likely to occur even in a narrow pixel region, so that noise can be reduced. In this way, it is possible to realize an imaging device capable of further reducing noise. Further, since the pixel area can be reduced by increasing the degree of freedom in the layout of the wiring, the image pickup device can be miniaturized.
  • At least one of the first electrical contact and the second electrical contact may be provided in the at least one trench portion. Further, for example, at least one of the first electrical contact and the second electrical contact may be provided on the bottom surface of the at least one trench portion. Further, for example, the first electrical contact may be provided in at least one trench portion, and the second electrical contact may be provided in other than the at least one trench portion. ..
  • the at least one trench portion includes a plurality of trench portions, and the plurality of trench portions are not provided with the first electrical contact and the second electrical contact. May include.
  • the first capacitance element having a large capacitance value can be provided in a narrow pixel area.
  • the first electrode may be provided closer to the semiconductor substrate than the second electrode, and may have the first electrical contact and the second electrical contact.
  • the exposed portion of the via or the wiring portion can be exposed to plasma, and the exposed portion can be activated.
  • the contact resistance between the via or the wiring portion and the first electrode can be reduced.
  • the second electrode may be provided farther from the semiconductor substrate than the first electrode, and may have the first electrical contact and the second electrical contact.
  • the electrode provided with the electrical contact is not limited to the first electrode, so that the degree of freedom in wiring layout can be further increased.
  • the first electrode and the second electrode may contain TiN or TaN.
  • the first electrode and the second electrode having a small surface roughness can be formed. Therefore, since the variation in the distance between the first electrode and the second electrode is suppressed, the variation in the capacitance value of the first capacitance element can also be suppressed.
  • the image pickup apparatus further includes a plurality of wiring layers provided above the semiconductor substrate, and is located above the first capacitance element among the plurality of wiring layers.
  • the number of wiring layers to be formed may be larger than the number of wiring layers located below the first capacitance element.
  • the semiconductor substrate often has an impurity region that functions as a part of the charge storage unit for accumulating the signal charge generated by the photoelectric conversion unit. Since the number of wiring layers close to the semiconductor substrate can be reduced, it is possible to suppress fluctuations in the potential of the charge storage portion due to the parasitic capacitance component of the wiring layer. Therefore, it is possible to realize an imaging device capable of further reducing noise.
  • first electrical contact and the second electrical contact may both be connected to vias.
  • the upper end of the via is exposed to plasma, so that the upper end of the via is activated. Therefore, metal bonding between the upper end of the via and the electrode of the first capacitance element is easily performed, so that the contact resistance between the via and the electrode of the first capacitance element can be reduced.
  • each of the plurality of pixels further includes an photoelectric conversion unit and an impurity region electrically connected to the photoelectric conversion unit and provided in the semiconductor substrate, and the first The capacitive element may overlap at least a part of the impurity region.
  • the first electrode or the second electrode is formed by using a material having a light-shielding property, the light incident on the image pickup apparatus can be suppressed from reaching the impurity region by the first capacitance element. .. Therefore, it is possible to suppress the generation of unnecessary charges in the impurity region, and it is possible to further reduce noise.
  • each of the plurality of pixels is electrically connected to the photoelectric conversion unit and the photoelectric conversion unit, and is electrically connected to the impurity region provided in the semiconductor substrate and the impurity region.
  • the transistor is one of the first electrical contact and the second electrical contact
  • the second capacitance element is the first electrical contact. It may be the other of the contact point and the second electrical contact point.
  • the transistor may be a reset transistor that resets the electric charge generated in the photoelectric conversion unit and accumulated in the impurity region.
  • the first electrode or the second electrode can have the same potential as one electrode of the second capacitance element and the source region or drain region of the transistor.
  • the first electrode or the second electrode, one electrode of the second capacitance element, and the source region or drain region of the transistor can be used as the reset drain node.
  • the second capacitance element may be electrically connected to the impurity region via the first electrode or the second electrode.
  • the first electrode or the second electrode of the first capacitance element can be used as a part of the wiring. Therefore, since the dedicated wiring required for electrical connection can be reduced, the space in the pixel can be increased, and the degree of freedom in the layout of other wiring can be further increased.
  • each of the plurality of pixels further includes a photoelectric conversion unit and an impurity region electrically connected to the photoelectric conversion unit and provided in the semiconductor substrate, and the first electrode is the first electrode. Even if the second electrode is provided closer to the semiconductor substrate than the second electrode and is electrically connected to the impurity region, and the second electrode is electrically connected to a pad to which a predetermined voltage value is applied. Good.
  • the potential of the first capacitance element can be adjusted by the voltage applied to the pad.
  • the image pickup device may further include a sensitivity adjustment line for electrically connecting the pad and the second electrode to adjust the sensitivity of the image pickup device.
  • the sensitivity can be adjusted according to the amount of light incident on the image pickup device, so that the dynamic range of the image pickup device can be increased from a dark scene to a bright scene.
  • each figure is a schematic view and is not necessarily exactly illustrated. Therefore, for example, the scales and the like do not always match in each figure. Further, in each figure, substantially the same configuration is designated by the same reference numerals, and duplicate description will be omitted or simplified.
  • the terms “upper”, “upper” and “upper”, and the terms “lower”, “lower” and “lower” are used in absolute spatial recognition in the upward direction (vertically above) and below. It does not refer to the direction (vertically downward), but is used as a term defined by the relative positional relationship based on the stacking order in the stacking configuration. Also, the terms “upper” and “lower” are used not only when the two components are spaced apart from each other and another component exists between the two components, but also when the two components It also applies when the two components are placed in close contact with each other and touch each other.
  • planar view means a view from a direction perpendicular to the main surface of the semiconductor substrate.
  • FIG. 1 is a diagram showing an exemplary circuit configuration of the image pickup apparatus 100 according to the present embodiment.
  • the image pickup apparatus 100 includes a plurality of pixels 10 and peripheral circuits.
  • the plurality of pixels 10 form a pixel region RA, for example, by being arranged two-dimensionally.
  • RA pixel region RA
  • four pixels 10 out of the plurality of pixels 10 are extracted and shown, and the other pixels 10 are not shown.
  • the image pickup device 100 complies with the VGA (Video Graphics Array) standard, the image pickup device 100 includes about 300,000 pixels 10 arranged in a matrix. Further, if the image pickup apparatus 100 conforms to the 8K standard, the image pickup apparatus 100 includes about 36 million pixels 10 arranged in a matrix.
  • the peripheral circuit described above is arranged in a peripheral region outside the pixel region RA.
  • the number of pixels 10 and the allocation price are not limited to this example.
  • the array of pixels 10 may be one-dimensional.
  • the image pickup apparatus 100 can be used as a line sensor.
  • Each of the plurality of pixels 10 is connected to the power supply wiring 22.
  • a predetermined power supply voltage A VDD is supplied to each of the plurality of pixels 10 via the power supply wiring 22.
  • a storage control line 17 is connected to each of the plurality of pixels 10.
  • each of the plurality of pixels 10 includes a photoelectric conversion unit that photoelectrically converts incident light and a signal detection circuit that detects a signal generated by the photoelectric conversion unit.
  • the storage control line 17 applies a predetermined voltage in common to the photoelectric conversion unit of each pixel 10.
  • the peripheral circuits of the image pickup apparatus 100 include a vertical scanning circuit 16, a plurality of load circuits 19, a plurality of column signal processing circuits 20, a plurality of inverting amplifiers 24, and a horizontal signal readout circuit. 21 and is included.
  • the load circuit 19, the column signal processing circuit 20, and the inverting amplifier 24 are arranged for each row of pixels 10 arranged in two dimensions.
  • the vertical scanning circuit is also called a row scanning circuit.
  • the column signal processing circuit is also called a row signal storage circuit.
  • the horizontal signal readout circuit is also called a column scanning circuit.
  • the address signal line 30 and the reset signal line 26 are connected to the vertical scanning circuit 16.
  • the vertical scanning circuit 16 selects a plurality of pixels 10 arranged in each row in units of rows by applying a predetermined voltage to the address signal line 30. By selecting the plurality of pixels 10 in units of rows, reading of the signal voltage of the selected pixel 10 and resetting of the signal charge described later are executed.
  • the feedback control line 28 and the sensitivity adjustment line 32 are further connected to the vertical scanning circuit 16.
  • the vertical scanning circuit 16 applies a predetermined voltage to the feedback control line 28, a feedback loop is formed in which the output of the pixel 10 is negatively fed back. Further, the vertical scanning circuit 16 can supply a predetermined voltage to the plurality of pixels 10 via the sensitivity adjusting line 32.
  • the image pickup apparatus 100 has vertical signal lines 18 provided for each row of a plurality of pixels 10.
  • a load circuit 19 is electrically connected to each vertical signal line 18.
  • Each of the plurality of pixels 10 is electrically connected to the column signal processing circuit 20 via the corresponding vertical signal line 18.
  • the column signal processing circuit 20 performs noise suppression signal processing represented by correlated double sampling, analog-to-digital conversion, and the like.
  • a horizontal signal reading circuit 21 is electrically connected to the column signal processing circuit 20 provided corresponding to each row of the plurality of pixels 10. The horizontal signal reading circuit 21 sequentially reads signals from the plurality of column signal processing circuits 20 to the horizontal common signal line 23.
  • the power supply wiring 22, the feedback line 25, and the vertical signal line 18 extend in the vertical direction in FIG. 1, that is, in the row direction of the plurality of pixels 10.
  • Each of the feedback lines 25 and each of the vertical signal lines 18 provided for each row of the plurality of pixels 10 has a connection with each of the plurality of pixels 10 arranged along the row direction.
  • the storage control line 17, the reset signal line 26, the feedback control line 28, the address signal line 30, and the sensitivity adjustment line 32 extend in the row direction of the plurality of pixels 10, for example. These signal lines are connected to each of the plurality of pixels 10 arranged along the row direction.
  • the storage control line 17 and the sensitivity adjustment line 32 may extend in the row direction of the plurality of pixels 10.
  • the storage control line 17 and the sensitivity adjustment line 32 may be connected to each of a plurality of pixels 10 arranged along the column direction.
  • an inverting amplifier 24 is provided corresponding to each row of the plurality of pixels 10.
  • the negative input terminal of the inverting amplifier 24 is connected to the corresponding vertical signal line 18, and a predetermined voltage Vref is supplied to the positive input terminal of the inverting amplifier 24.
  • the voltage Vref is, for example, 1V or a positive voltage in the vicinity of 1V.
  • the output terminal of the inverting amplifier 24 has a connection with the negative input terminal of the inverting amplifier 24 via one of a plurality of feedback lines 25 provided corresponding to a plurality of rows of pixels 10. It is connected to pixel 10.
  • the inverting amplifier 24 constitutes a part of a feedback circuit that negatively feeds back the output from the pixel 10.
  • the inverting amplifier 24 may be called a feedback amplifier.
  • FIG. 2 is a diagram showing an example of a circuit configuration of pixels 10 included in the image pickup apparatus 100 according to the present embodiment.
  • the plurality of pixels 10 included in the image pickup apparatus 100 have the same configuration as each other.
  • the pixel 10 includes a photoelectric conversion unit 15 and a signal detection circuit SC.
  • the image pickup apparatus 100 includes a feedback circuit FC that negatively feeds back the output of the signal detection circuit SC.
  • the photoelectric conversion unit 15 has a first electrode 15a, a photoelectric conversion layer 15b, and a second electrode 15c as a pixel electrode.
  • the first electrode 15a of the photoelectric conversion unit 15 is connected to the storage control line 17.
  • the second electrode 15c of the photoelectric conversion unit 15 is connected to the charge storage node 44.
  • positive charges (specifically, holes) and negative charges (specifically, holes) generated in the photoelectric conversion layer 15b by photoelectric conversion are performed.
  • the charge of one of the polarities of the electrons) can be collected in the second electrode 15c.
  • the potential of the first electrode 15a may be higher than that of the second electrode 15c.
  • Electrons may be used as the signal charge.
  • the signal detection circuit SC includes a signal detection transistor 34 that amplifies and outputs a signal generated by the photoelectric conversion unit 15, and a first capacitance element 41.
  • the signal detection circuit SC further includes a reset transistor 36, a feedback transistor 38, a second capacitive element 42 having a capacitance value smaller than that of the first capacitive element 41, and an address transistor 40.
  • each of the plurality of pixels 10 has one or more capacitive elements in the pixels.
  • the first capacitance element 41 has a relatively large capacitance value, for example, kTC noise can be effectively reduced.
  • an N-channel MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the gate of the signal detection transistor 34 is connected to the charge storage node 44. In other words, the gate of the signal detection transistor 34 is connected to the second electrode 15c.
  • the drain of the signal detection transistor 34 is connected to the power supply wiring 22 as the source follower power source, and the source is connected to the vertical signal line 18 via the address transistor 40.
  • the signal detection transistor 34 and the load circuit 19 (see FIG. 1) (see FIG. 1), which is not shown in FIG. 2, form a source follower circuit.
  • the address transistor 40 is connected between the source of the signal detection transistor 34 and the vertical signal line 18.
  • the gate of the address transistor 40 is connected to the address signal line 30.
  • the signal detection transistor 34 amplifies the voltage applied to this gate.
  • the address transistor 40 is turned on, the voltage amplified by the signal detection transistor 34 is selectively read out as a signal voltage.
  • the address transistor 40 may be connected between the drain of the signal detection transistor 34 and the power supply wiring 22. That is, the drain of the signal detection transistor 34 may be connected to the power supply wiring 22 via the address transistor 40.
  • one of the pair of electrodes included in the first capacitive element 41 is connected to the sensitivity adjusting line 32.
  • a pad is connected to the sensitivity adjusting line 32, and the potential of the sensitivity adjusting line 32 is adjusted by the voltage applied to the pad.
  • the potential of the sensitivity adjustment line 32 is fixed at a constant potential such as 0V.
  • the sensitivity adjustment line 32 can be used to control the potential of the charge storage node 44.
  • the other of the pair of electrodes of the first capacitance element 41 is connected to one of the pair of electrodes of the second capacitance element 42.
  • the node including the connection point between the first capacitance element 41 and the second capacitance element 42 may be referred to as a reset drain node 46.
  • the other of the pair of electrodes of the second capacitance element 42 is connected to the charge storage node 44. That is, of the pair of electrodes of the second capacitance element 42, the electrode that is not connected to the reset drain node 46 has an electrical connection with the second electrode 15c of the photoelectric conversion unit 15.
  • the reset transistor 36 is connected in parallel to the second capacitance element 42. The gate of the reset transistor 36 is connected to the reset signal line 26.
  • pixel 10 includes a feedback transistor 38. As shown, one of the source and drain of the feedback transistor 38 is connected to the reset drain node 46. The other of the source and drain of the feedback transistor 38 is connected to the feedback line 25. The gate of the feedback transistor 38 is connected to the feedback control line 28.
  • FIG. 3 is a schematic cross-sectional view of the pixel 10 included in the image pickup apparatus 100 according to the present embodiment.
  • FIG. 4 is a schematic plan view showing an example of the layout of each element included in the pixel 10 included in the image pickup apparatus 100 according to the present embodiment. Note that FIG. 3 schematically shows a cross section taken along the line III-III shown in FIG.
  • the insulating layers 4a, 4b, 4c, 4d, 4e and 4f included in the interlayer insulating layer 4 are not shaded to represent the cross section. The same applies to FIGS. 6A to 6I, 7, 8, and 12 to 15, which will be described later.
  • the image pickup apparatus 100 has a semiconductor substrate 2.
  • a silicon substrate can be used as the semiconductor substrate 2.
  • the semiconductor substrate 2 is not limited to a substrate whose entire structure is a semiconductor.
  • the semiconductor substrate 2 may be an insulating substrate provided with a semiconductor layer on its surface.
  • a p-type silicon substrate is illustrated as the semiconductor substrate 2.
  • Each of the plurality of pixels 10 is formed on the semiconductor substrate 2.
  • Each of the plurality of pixels 10 is electrically separated from the other pixels 10 by the element separation region 2t formed on the semiconductor substrate 2.
  • the device separation region 2t is formed by, for example, performing ion implantation of an acceptor under predetermined implantation conditions.
  • an interlayer insulating layer 4 covering the semiconductor substrate 2 is arranged between the semiconductor substrate 2 and the photoelectric conversion unit 15.
  • the interlayer insulating layer 4 has a laminated structure of insulating layers 4a, 4b, 4c, 4d, 4e and 4f.
  • Each of the insulating layers 4a, 4b, 4c, 4d, 4e and 4f is, for example, an insulating layer formed of silicon dioxide.
  • the photoelectric conversion unit 15 is located on the insulating layer 4f located farthest from the semiconductor substrate 2.
  • Impurity regions 2a, 2b and 2c are formed on the semiconductor substrate 2.
  • the impurity regions 2a, 2b and 2c are, for example, regions in which an N-type dopant is diffused.
  • the gate insulating layer 36g of the reset transistor 36 and the gate electrode 36e are provided in this order on the main surface of the semiconductor substrate 2 in the region between the impurity region 2a and the impurity region 2b. Further, a gate insulating layer 38g of the feedback transistor 38 and a gate electrode 38e are provided in this order in a region on the main surface of the semiconductor substrate 2 between the impurity region 2b and the impurity region 2c.
  • the main surface of the semiconductor substrate 2 is the surface on the side where the interlayer insulating layer 4 and the photoelectric conversion unit 15 are provided, among the plurality of surfaces of the semiconductor substrate 2.
  • the main surface of the semiconductor substrate 2 is covered with the insulating layer 4a of the interlayer insulating layer 4.
  • the impurity region 2a functions as one of the drain region and the source region of the reset transistor 36.
  • the impurity region 2b functions as the other of the drain region and the source region of the reset transistor 36.
  • the reset transistor 36 and the feedback transistor 38 are electrically connected to each other by sharing the impurity region 2b. That is, the impurity region 2b also functions as one of the drain region and the source region of the feedback transistor 38.
  • the impurity region 2c functions as the other of the drain region and the source region of the feedback transistor 38.
  • the impurity region 2c is connected to the feedback line 25 extending over the plurality of pixels 10 via a plug, a via, and a wiring layer arranged in the interlayer insulating layer 4.
  • the feedback line 25 is a signal line extending to the outside of the pixel region RA.
  • the portion of the feedback line 25 in the pixel 10 of interest is included in the wiring layer 51 located between the second electrode 15c of the photoelectric conversion unit 15 and the semiconductor substrate 2.
  • the wiring layer 52 located in the same layer as the wiring layer 51 includes a portion of the vertical signal line 18 in the pixel 10 of interest. That is, in this example, the vertical signal line 18 and the feedback line 25 are located in the same layer in the pixel 10.
  • the vertical signal line 18 is also a signal line extending to the outside of the pixel region RA like the feedback line 25.
  • “same layer” means that it is located on a common insulating layer. At this time, when the common insulating layer is a flattening film, the heights of the semiconductor substrates 2 from the main surface are substantially equal to each other.
  • the signal lines extending to the outside of the pixel region RA include not only the vertical signal line 18 and the feedback line 25, but also the reset signal line 26, the feedback control line 28, the address signal line 30, the sensitivity adjustment line 32, and the like.
  • At least one of the wiring layers 51 and 52 includes a part of a reset signal line 26, a feedback control line 28, an address signal line 30, or a sensitivity adjustment line 32 which are control lines for driving two or more pixels. May be good.
  • a gate insulating layer 34 g of the signal detection transistor 34 and a gate electrode 34e are provided on the main surface of the semiconductor substrate 2 in this order.
  • the drain region and the source region of the signal detection transistor 34 are located on the front side and the back side of the paper surface of FIG. 3, respectively.
  • the set of the reset transistor 36 and the feedback transistor 38 and the set of the signal detection transistor 34 and the address transistor 40 are separated by the element separation region 2u.
  • the device separation region 2u can be formed, for example, by implanting the acceptor ions under predetermined injection conditions, similarly to the device separation region 2t.
  • the element separation regions 2t and 2u may be insulating regions formed by an STI (Shallow Trench Isolation) process, respectively.
  • the element separation region 2t and the element separation region 2u are integrally formed in the pixel region.
  • each pixel 10 has a connecting portion 50 in the interlayer insulating layer 4 that electrically connects the impurity region 2a of the semiconductor substrate 2 to the second electrode 15c of the photoelectric conversion unit 15.
  • the impurity region 2a is an example of an impurity region electrically connected to the photoelectric conversion unit 15.
  • the impurity region 2a functions as at least a part of a charge storage region that stores the signal charge generated by the photoelectric conversion unit 15.
  • the connection portion 50 includes a plug P1, a plug P2, and a wiring portion 50a.
  • the lower end of the plug P1 is connected to the impurity region 2a of the semiconductor substrate 2, and the upper end is connected to the wiring portion 50a.
  • the lower end of the plug P2 is connected to the gate electrode 34e of the signal detection transistor 34, and the upper end is connected to the wiring portion 50a.
  • the wiring portion 50a connects the plug P1 and the plug P2 to each other.
  • the impurity region 2a and the gate electrode 34e are electrically connected to each other by the plug P1, the plug P2, and the wiring portion 50a. That is, the impurity region 2a that functions as the drain region or source region of the reset transistor 36 and the gate electrode 34e of the signal detection transistor 34 are electrically connected to the second electrode 15c of the photoelectric conversion unit 15 via the connection unit 50. Has been done.
  • the plugs P1 and P2 and the wiring portion 50a are formed by using a conductive material.
  • the plugs P1 and P2 and the wiring portion 50a are formed by using polysilicon that has been imparted with conductivity by doping with impurities.
  • the plugs P1 and P2 and at least one of the wiring portions 50a may be formed of a metal material such as copper.
  • the connection portion 50 further includes wiring layers 50b and 50c and vias 50d, 50e and 50f.
  • a via 50d, a wiring layer 50b, a via 50e, a wiring layer 50c, and a via 50f are provided between the wiring portion 50a and the second electrode 15c in this order from the semiconductor substrate 2 side.
  • the wiring layers 50b and 50c and the vias 50d, 50e and 50f are formed by using a metal material such as copper, for example.
  • the wiring layers 50b and 50c and the vias 50d, 50e and 50f may be formed by using a conductive material other than a metallic material such as polysilicon to which conductivity is imparted.
  • the wiring layer 50b is located in the same layer as the wiring layers 51 and 52.
  • the wiring layer 50b, the wiring layer 51, and the wiring layer 52 can be formed at the same time.
  • the wiring layer 50b, the wiring layer 51, and the wiring layer 52 have the same thickness and material. Therefore, the wiring layers 51 and 52 may also be formed of a metal such as copper.
  • the number of wiring layers arranged in the interlayer insulating layer 4 and the number of insulating layers in the interlayer insulating layer 4 are not limited to the number of layers illustrated in FIG. 3, and can be set arbitrarily.
  • the photoelectric conversion unit 15 supported by the semiconductor substrate 2 includes a first electrode 15a, a photoelectric conversion layer 15b, and a second electrode 15c.
  • the photoelectric conversion unit 15 has a structure in which the photoelectric conversion layer 15b is sandwiched between the first electrode 15a and the second electrode 15c.
  • the first electrode 15a of the photoelectric conversion unit 15 is provided on the side where the light from the subject is incident.
  • the first electrode 15a is formed of a transparent conductive material such as ITO (Indium Tin Oxide).
  • the first electrode 15a may be formed directly on the photoelectric conversion layer 15b, or another layer may be arranged between the first electrode 15a and the photoelectric conversion layer 15b.
  • the photoelectric conversion layer 15b generates positive and negative charges, specifically, hole-electron pairs in response to the incident of light.
  • the photoelectric conversion layer 15b is formed of an organic material or an inorganic material such as amorphous silicon.
  • the photoelectric conversion layer 15b may include a layer made of an organic material and a layer made of an inorganic material.
  • the second electrode 15c is located closer to the semiconductor substrate 2 than the first electrode 15a and the photoelectric conversion layer 15b.
  • the second electrode 15c is provided separately for each pixel 10. Specifically, the second electrode 15c is electrically separated from the second electrode 15c of another adjacent pixel 10 by being spatially separated from the second electrode 15c.
  • the second electrode 15c collects the electric charge generated by the photoelectric conversion in the photoelectric conversion layer 15b.
  • the second electrode 15c is formed of, for example, a metal such as aluminum or copper, a metal nitride, or polysilicon that has been imparted with conductivity by doping with impurities.
  • the first electrode 15a and the photoelectric conversion layer 15b are formed over, for example, a plurality of pixels 10. Alternatively, at least one of the first electrode 15a and the photoelectric conversion layer 15b may be spatially separated from each other among the plurality of pixels 10 as in the case of the second electrode 15c.
  • the first capacitance element 41 is provided in the interlayer insulating layer 4 between the photoelectric conversion unit 15 and the semiconductor substrate 2. Specifically, the first capacitive element 41 is located between the wiring layers 51 and 52 including at least a part of the signal lines connected to the two or more pixels 10 and the semiconductor substrate 2. In the configuration exemplified in FIG. 3, the first capacitance element 41 is located between the wiring layer 52 including a part of the vertical signal line 18 and the wiring layer 51 including a part of the feedback line 25 and the semiconductor substrate 2. Is located in. In other words, in the present embodiment, the first capacitive element 41 is arranged so as to be located closer to the semiconductor substrate 2 than the wiring layer including a part of the signal line connected to the two or more pixels 10. Have.
  • the number of wiring layers located above the first capacitance element 41 is the number of wiring layers located below the first capacitance element 41. is more than.
  • the wiring layer may not be provided below the first capacitance element 41.
  • the first capacitance element 41 has an upper electrode 41a, a lower electrode 41c, and a dielectric layer 41b arranged between the upper electrode 41a and the lower electrode 41c.
  • the upper electrode 41a is an example of the second electrode, and is located between the wiring layer 52 and the semiconductor substrate 2 in the cross-sectional view shown in FIG.
  • the lower electrode 41c is an example of the first electrode and is located between the upper electrode 41a and the semiconductor substrate 2.
  • the lower electrode 41c, the dielectric layer 41b, and the upper electrode 41a are laminated in this order from the semiconductor substrate 2 side.
  • the dielectric layer 41b is in contact with the lower electrode 41c and covers the entire lower electrode 41c.
  • the lower electrode 41c is not exposed to the outside because it is covered with the dielectric layer 41b.
  • the upper electrode 41a is in contact with the dielectric layer 41b and covers the dielectric layer 41b.
  • the upper electrode 41a and the lower electrode 41c are not in contact with each other because the dielectric layer 41b is arranged between them.
  • the first capacitance element 41 is a trench type capacitor. Specifically, the first capacitive element 41 includes at least one trench portion. In the example shown in FIG. 3, the first capacitive element 41 includes a flat portion 41d and two trench portions 41e and 41f. The two trench portions 41e and 41f are provided so as to sandwich the connecting portion 50 in a cross-sectional view.
  • the flat portion 41d is a portion of the first capacitance element 41 located on the upper surface of the insulating layer 4c.
  • the trench portion 41e is a portion of the first capacitance element 41 located in the trench 4t provided in the insulating layer 4c.
  • the trench portion 41f is a portion of the first capacitance element 41 located in the trench 4u provided in the insulating layer 4c.
  • the lower electrode 41c and the dielectric layer 41b are formed to have substantially uniform film thicknesses, respectively.
  • the upper electrode 41a is provided so as to fill the trenches 4t and 4u. Alternatively, the upper electrode 41a may also be formed with a substantially uniform film thickness.
  • the first capacitance element 41 has a larger capacitance value corresponding to the surface area of the wall surface of the trenches 4t and 4u than the parallel plate type capacitor having no trench portions 41e and 41f. As described above, since the first capacitance element 41 includes the trench portions 41e and 41f, the capacitance value can be increased while suppressing the increase in the area occupied in the plan view.
  • the first capacitive element 41 may have only one of the trench portions 41e and 41f.
  • At least one of the lower electrode 41c and the upper electrode 41a has two or more electrical contacts.
  • the two or more electrical contacts are each electrically connected to a different electrical element.
  • the lower electrode 41c has two contacts 41g and 41h.
  • the two contacts 41g and 41h are provided in the trench portions 41e and 41f, respectively.
  • the contact point 41g is provided on the bottom surface of the trench portion 41e.
  • the bottom surface is a surface (specifically, a lower surface) of the trench portion 41e on the semiconductor substrate 2 side.
  • the contact point 41g is a contact point with the via v1 on the bottom surface of the trench portion 41e.
  • the via v1 is joined to the impurity region 2b via the plug P3. That is, the contact 41g is electrically connected to the reset transistor 36 and the feedback transistor 38.
  • the reset transistor 36 and the feedback transistor 38 are examples of electric elements to which the contacts 41g are electrically connected, respectively. As described above, one contact of the first capacitance element may be connected to a plurality of electric elements.
  • the contact point 41h is provided on the bottom surface of the trench portion 41f.
  • the contact point 41h is a contact point with the via v2 on the bottom surface of the trench portion 41f.
  • the via v2 is joined to the electrode 42a.
  • the electrode 42a overlaps the gate electrode 34e via the insulating film 42b. That is, the second capacitance element 42 is composed of the electrode 42a and the gate electrode 34e.
  • the second capacitance element 42 is an example of an electric element to which the contact 41h is electrically connected. In this way, the contact 41g and the contact 41h are connected to different electric elements.
  • the capacitance value of the second capacitance element 42 can be achieved as desired by adjusting the material or thickness of the insulating film 42b or the area where the electrode 42a and the gate electrode 34e overlap.
  • the method of forming the first capacitance element 41 will be described later, but the contact resistance value between the lower electrode 41c and the vias v1 and v2 is reduced by providing the contacts 41g and 41h of the lower electrode 41c on the bottom surfaces of the trench portions 41e and 41f. be able to. As a result, it is possible to suppress variations in the contact resistance value of each pixel 10.
  • the lower electrode 41c, via v1, plug P3, via v2, and electrode 42a of the first capacitance element 41 form a part of the reset drain node 46.
  • the charge storage node 44 is electrically coupled to the reset drain node 46 via the second capacitive element 42. Therefore, the potential of the charge storage node 44 may fluctuate as the potential of the reset drain node 46 fluctuates.
  • the potential of the reset drain node 46 fluctuates. For example, even if the same amount of light is incident on each pixel 10 and the same amount of charge is generated from the photoelectric conversion unit 15, if the potential of the reset drain node 46 fluctuates, the potential of the charge storage node 44 becomes high. Not the same for each pixel 10. For this reason, the obtained image looks like noise (also called roughness) is generated.
  • the potential of the reset drain node 46 in all the pixels 10 can be brought close to a constant value.
  • the upper electrode 41a of the first capacitance element 41 may be a part of the wiring layer located between the second electrode 15c of the photoelectric conversion unit 15 and the gate electrode 34e of the signal detection transistor 34.
  • the upper electrode 41a is electrically connected to a pad not shown in FIG.
  • the pad is, for example, a portion to which a predetermined voltage is applied.
  • the pad is connected to the upper electrode 41a via the sensitivity adjusting line 32.
  • the upper electrode 41a extends in a plane parallel to the main surface of the semiconductor substrate 2. The same applies to the lower electrode 41c and the dielectric layer 41b.
  • the upper electrode 41a and the lower electrode 41c are each formed by using a conductive material such as a metal or a metal compound.
  • a conductive material such as a metal or a metal compound.
  • a single metal such as titanium (Ti), aluminum (Al), gold (Au) or platinum (Pt), or an alloy of two or more of these metals is used.
  • a conductive metal nitride such as titanium nitride (TiN), tantalum nitride (TaN) or hafnium nitride (HfN) may be used.
  • the upper electrode 41a and the lower electrode 41c may be formed by using the same kind of material, or may be formed by using different kinds of materials.
  • the dielectric layer 41b is formed by using a so-called high-k material having a higher dielectric constant than silicon oxide. Specifically, the dielectric layer 41b contains an oxide of hafnium (Hf) or zirconium (Zr) as a main component.
  • the first capacitive element 41 has a "MIM (Metal-Insulator-Metal) structure" in which a dielectric is sandwiched between two electrodes formed of a metal or a metal compound.
  • MIM Metal-Insulator-Metal
  • the dielectric layer 41b located between the upper electrode 41a and the lower electrode 41c.
  • a high-k material having a high refractive index is used as the dielectric layer 41b. Therefore, the band gap of the dielectric layer 41b becomes narrow. Further, for the same purpose, the film thickness of the dielectric layer 41b is reduced in the range of about 5 nm or more and about 40 nm or less. From these things, in reality, the leakage current tends to increase.
  • the surface roughness of the upper electrode 41a and the lower electrode 41c may be reduced.
  • the leak current and the surface roughness of each electrode that the larger the surface roughness, the larger the leak current.
  • the thickness of the dielectric layer 41b becomes non-uniform. Since the electric field tends to concentrate on the portion where the dielectric layer 41b is thin, the leakage current tends to increase.
  • TiN or TaN is used as the conductive material for forming the upper electrode 41a and the lower electrode 41c.
  • the surface roughness of TiN or TaN at the time of film formation can be reduced, so that the leakage current of the first capacitance element 41 can be suppressed.
  • making the surface roughness of the upper electrode 41a and the lower electrode 41c uniform can also contribute to suppressing the variation in the capacitance value of the first capacitance element 41 in each pixel 10.
  • TiN or TaN has a small sheet resistance, the resistance component generated in the reset drain node 46 can be reduced.
  • FIG. 5 is a schematic plan view showing an example of the shapes and arrangements of the first capacitance element 41 and the trench portions 41e and 41f included in the pixel 10 included in the image pickup apparatus 100 according to the present embodiment. Specifically, FIG. 5 shows the upper electrodes 41a, trench portions 41e and 41f, vias v1 and v2, when the photoelectric conversion unit 15 is removed from the pixel 10 and viewed from the normal direction of the main surface of the semiconductor substrate 2. An example of the positional relationship between the impurity regions 2b and 2c and the second capacitance element 42 is shown.
  • vias v1 and v2 are formed at substantially the center of each of the trench portions 41e and 41f.
  • the outer shapes of the trench portions 41e and 41f are shown by thick solid lines.
  • the via v1 is located directly above the impurity region 2b to which the connection is made.
  • the via v2 is located directly above the electrode 42a.
  • the arrangement and shape of the trench portions 41e and 41f are not particularly limited.
  • the first capacitance element 41 of one pixel 10 has two or more trench portions 41e and 41f. As shown in FIG. 3, contacts 41g and 41h are provided on the bottom surfaces of the trench portions 41e and 41f, respectively.
  • the reset drain node 46 can be designed according to the circuit diagram in the shortest path. Further, the reset drain node 46 is formed of a wiring layer 51 including a feedback line 25 provided over the plurality of pixels 10 and a layer below the wiring layer 52 including the vertical signal line 18. Therefore, the reset drain node 46 has a structure that is not easily affected by noise, and the influence of parasitic capacitance can be reduced.
  • the first capacitance element 41 is provided so as to occupy most of the pixels 10 in a plan view.
  • the plan view shape of the first capacitance element 41 is substantially rectangular, and an opening AP is provided in the center.
  • the plan view shape of the first capacitance element 41 is substantially the same as the plan view shape of the upper electrode 41a.
  • the opening AP is a through hole for passing the connecting portion 50. The position where the opening AP is provided is not particularly limited.
  • the first capacitive element 41 overlaps with at least a part of the impurity region 2a in a plan view. Specifically, at least one of the upper electrode 41a and the lower electrode 41c overlaps the impurity region 2a. For example, both the upper electrode 41a and the lower electrode 41c cover the entire impurity region 2a. That is, in a plan view, the entire impurity region 2a is located inside the upper electrode 41a and the lower electrode 41c.
  • the upper electrode 41a and the lower electrode 41c each have a light-shielding property. Therefore, the light incident on the image pickup apparatus 100 and traveling in the interlayer insulating layer 4 without being photoelectrically converted by the photoelectric conversion unit 15 is blocked by the upper electrode 41a or the lower electrode 41c. As a result, the light that reaches the impurity region 2a can be suppressed. When light is incident on the impurity region 2a, electric charges may be generated and cause noise. Noise can be reduced by suppressing the light that reaches the impurity region 2a.
  • FIGS. 6A to 6I are cross-sectional views for explaining a plurality of steps included in the step of manufacturing the first capacitive element 41, respectively.
  • the description will be focused on one trench portion 41e, but the same applies to the trench portion 41f.
  • vias v1 and v3 are formed on the insulating layer 4b formed above the semiconductor substrate 2 (not shown).
  • via v2 is also formed at the same time.
  • a silicon oxide film is formed as an insulating layer 4b by a plasma CVD (Chemical Vapor Deposition) method or the like.
  • the formed insulating layer 4b is patterned by photolithography and etching to form contact holes h1 and h3.
  • vias v1 and v3 are formed by filling the contact holes h1 and h3 with a metal material such as tungsten (W) or copper (Cu) by a vapor deposition method, a sputtering method, a CVD method, plating, or the like.
  • a metal material such as tungsten (W) or copper (Cu)
  • the via v1 is, for example, a conductive via connected to the lower electrode 41c of the first capacitance element 41.
  • via v3 is formed at the same time in addition to via v1.
  • the via v3 is a part of the via 50d included in the connecting portion 50 connected to the second electrode 15c of the photoelectric conversion unit 15.
  • the insulating layer 71 and the insulating layer 4c are sequentially formed on the entire surface of the insulating layer 4b by the plasma CVD method.
  • the insulating layer 71 is, for example, a silicon carbonitriding film (SiCN film).
  • the insulating layer 4c is, for example, a silicon oxide film.
  • the silicon carbon nitride film can suppress the diffusion of the metal contained in the vias v1 and v3.
  • the insulation layer 71 is not shown. Further, the formation of the insulating layer 71 is not essential and may be omitted.
  • a trench 4t penetrating the insulating layer 71 and the insulating layer 4c is formed by dry etching.
  • the trench 4t is a through hole for exposing the via v1.
  • the first capacitance element 41 includes a plurality of trench portions, a plurality of trenches are formed at the same time.
  • the trench 4t and the trench 4u are formed at the same time.
  • the lower electrode 41c is formed. Specifically, first, a conductive thin film such as a titanium nitride film is formed.
  • the titanium nitride film is formed by, for example, an ALD (Atomic Layer Deposition) method or a plasma CVD method.
  • ALD Atomic Layer Deposition
  • plasma CVD plasma CVD
  • a part of the conductive thin film is removed by dry etching using , for example, chlorine (Cl 2) gas, and the resist mask is subjected to oxygen ashing treatment. Remove.
  • the lower electrode 41c patterned in a predetermined shape is formed.
  • the contact resistance between the lower electrode 41c and the via v1 can be reduced by continuously performing the process of forming the trench 4t and the step of forming the conductive thin film constituting the lower electrode 41c.
  • the step of forming the trench 4t it is necessary to expose the surface of the via v1 to plasma, so that the state of the surface on which the via v1 is exposed is activated.
  • a metal bond is easily formed between the conductive thin film and the via v1, so that the contact resistance can be suppressed.
  • the dielectric layer 41b is formed. Specifically, first, a dielectric film is formed on the entire surface of the insulating layer 4c so as to cover the lower electrode 41c.
  • the dielectric film is, for example, a hafnium oxide film.
  • the hafnium oxide film is formed by, for example, the ALD method or the plasma CVD method.
  • a resist mask is formed on the formed dielectric film, for example, a part of the dielectric film is removed by dry etching using chlorine gas, and the resist mask is removed by an oxygen ashing treatment.
  • the dielectric layer 41b patterned in a predetermined shape is formed. At this time, by leaving the dielectric layer 41b larger than the lower electrode 41c, the lower electrode 41c can be completely covered by the dielectric layer 41b so that the end portion of the lower electrode 41c is not exposed.
  • the upper electrode 41a is formed. Specifically, first, a conductive thin film such as a titanium nitride film is formed on the entire surface of the insulating layer 4c so as to cover the dielectric layer 41b.
  • the titanium nitride film is formed by, for example, the ALD method or the plasma CVD method.
  • a part of the conductive thin film is removed by, for example, dry etching using chlorine gas.
  • the upper electrode 41a patterned in a predetermined shape is formed. At this time, by leaving the upper electrode 41a larger than the dielectric layer 41b, the dielectric layer 41b can be completely covered by the upper electrode 41a so that the end portion of the dielectric layer 41b is not exposed.
  • the dielectric film and the conductive thin film may be continuously formed.
  • the conductive thin film and the dielectric film may be patterned in order to form the upper electrode 41a and the dielectric layer 41b having a predetermined shape.
  • the end portion of the upper electrode 41a and the end portion of the dielectric layer 41b are substantially flush with each other, and the shapes of the upper electrode 41a and the dielectric layer 41b in a plan view are substantially the same.
  • the first capacitance element 41 including the flat portion 41d and the trench portion 41e is formed.
  • the insulating layer 4d is formed on the entire surface so as to cover the upper electrode 41a of the first capacitance element 41.
  • the insulating layer 4d is, for example, a silicon oxide film.
  • vias v4 and v5 and wiring layers 50b and 53 are formed.
  • the formation of vias v4 and v5 is carried out in the same manner as vias v1 and v3. That is, after forming contact holes by photolithography and etching, vias v4 and v5 are formed by filling the formed contact holes with a metal material.
  • the via v4 is a part of the via 50d included in the connection portion 50.
  • the via v5 and the wiring layer 53 are not shown in FIG. 3, they are portions that electrically connect the upper electrode 41a of the first capacitance element 41 and the sensitivity adjusting line 32.
  • the via v5 is provided so as to penetrate the upper electrode 41a, but the via v5 may be in contact with the upper surface of the upper electrode 41a.
  • the insulating layer 4e is formed, and the vias 50e and v6 and the wiring layers 50c and 54 are formed.
  • the specific forming method is the same as the forming method of the insulating layer 4d and the forming method of the vias v4 and v5 and the wiring layers 50b and 53.
  • the interlayer insulating layer 4 By repeating the formation of the insulating layer, the via, and the wiring layer, the interlayer insulating layer 4 having a desired number of layers can be formed. As a result, various signal lines including the sensitivity adjustment line 32 can be pulled out of the pixel region.
  • FIG. 7 is a schematic cross-sectional view of the pixel 11 included in the image pickup apparatus according to the present modification.
  • an electrical contact 41i is provided on the side surface of the trench portion 41f of the first capacitance element 41.
  • the lower electrode 41c of the first capacitance element 41 has an electrical contact 41i.
  • the electrical contact 41i is a joint portion between the lower electrode 41c and the wiring layer 55.
  • the trench portion 41f is provided so as to penetrate the insulating layers 4c and 4g.
  • the insulating layer 4g is an insulating layer located between the insulating layer 4b and the insulating layer 4c. Since the trench portion 41f is provided so as to penetrate the plurality of insulating layers 4c and 4g, the wiring layer 55 can be provided between the insulating layer 4c and the insulating layer 4g. As a result, the contact point 41i can be formed on the side surface of the trench portion 41f.
  • the number of layers of the insulating layer through which the trench portion 41f penetrates is not limited to two, and may be three or more. As a result, a plurality of electrical contacts can be provided at different heights on the side surface of the trench portion 41f.
  • the wiring layer 55 is electrically connected to the upper end of the via v2.
  • the wiring layer 55 is formed so as to be exposed on the side surface of the trench 4u provided in the insulating layers 4c and 4g.
  • the wiring layer 55 and the lower electrode 41c can be electrically connected by forming the lower electrode 41c along the side surface of the trench 4u.
  • the first capacitance element 41 is connected to the electrode 42a of the second capacitance element 42 via the electrical contact 41i of the lower electrode 41c and the wiring layer 55 and the via v2.
  • the electrical contact of the lower electrode 41c of the first capacitance element 41 may not be provided at the bottom of the trench portion 41f, but may be provided at the side surface of the trench portion 41f. Further, the electrical contact of the lower electrode 41c may be provided on the flat portion 41d of the first capacitance element 41.
  • the number of trench portions included in the first capacitance element is different in the image pickup apparatus according to the second embodiment as compared with the image pickup apparatus according to the first embodiment.
  • the differences from the first embodiment will be mainly described, and the common points will be omitted or simplified.
  • FIG. 8 is a schematic cross-sectional view of the pixel 110 included in the image pickup apparatus according to the present embodiment.
  • FIG. 9 is a schematic plan view showing an example of the shape and arrangement of the first capacitance element 141 and the trench portion included in the pixel 110 included in the image pickup apparatus according to the present embodiment.
  • the pixel 110 is different from the pixel 10 according to the first embodiment in that the first capacitance element 141 is provided instead of the first capacitance element 41.
  • the first capacitive element 141 includes three or more trench portions. Specifically, the first capacitive element 141 includes six trench portions 41e, 41f, 141a, 141b, 141c and 141d, as shown in FIG.
  • the trench portions 41e and 41f are provided with electrical contacts 41g and 41h as in the first embodiment.
  • the trench portions 141a, 141b, 141c and 141d are not provided with electrical contacts.
  • the bottom surface and the side surface of the trench portion 141a are covered in contact with the insulating layers 4b and 4c, respectively.
  • the via overlapping the trench portion 141a is not provided. The same applies to the trench portions 141b, 141c and 141d.
  • the capacitance value can be increased by including a large number of trench portions in the first capacitance element 141.
  • the specification value of the capacitance value of the first capacitance element 141 often changes depending on the type of the image sensor. For example, when capturing a bright scene, the reset transistor 36 can be turned on, and not only the charge storage node 44 but also the reset drain node 46 can be used as the charge storage unit. In this case, the larger the capacitance value of the first capacitance element 141, the more the gate potential of the signal detection transistor 34 does not increase even if a large amount of electric charge is accumulated. Therefore, it becomes possible to switch the conversion gain, and it becomes possible to provide an image that does not overexpose even in a bright scene.
  • the number of trenches without electrical contacts is not limited to four.
  • the number of trench portions not provided with electrical contacts may be only one, or may be two, three, or five or more. Further, the number of trench portions provided with electrical contacts is not limited to two, and may be only one or three or more.
  • wiring layers 51 and 52 are provided above the first capacitance element 141.
  • the wiring layers 51 and 52 include, as an example, a vertical signal line 18, a feedback line 25, and the like.
  • a parasitic capacitance is generated between the upper electrode 41a of the first capacitance element 141 and the wiring layers 51 and 52.
  • the potentials of the vertical signal line 18 and the feedback line 25 fluctuate with time depending on the brightness of each pixel 10. Therefore, the parasitic capacitance component is detected as a noise component of the vertical signal line 18 and the feedback line 25.
  • the parasitic capacitance value is proportional to the dielectric constant of the insulating film between the wiring layers 51 and 52 and the upper electrode 41a, and the differential voltage generated between them.
  • the upper electrode 41a of the first capacitance element 141 and the wiring layers 51 and 52 may be arranged so as not to overlap each other. Thereby, the noise component based on the parasitic capacitance can be suppressed.
  • FIG. 10 is a schematic plan view showing an example of the shape and arrangement of the first capacitance element 141 and the trench portion included in the pixel 111 included in the image pickup apparatus according to the modified example of the second embodiment.
  • the first capacitance element 141 according to the present modification, a plurality of trench portions 41e, 41f, 141a, 141b, 141c and 141d are provided while avoiding overlapping with the wiring layer in a plan view.
  • the electrode area can be increased by utilizing the side wall of the trench portion of. Thereby, the capacitance value of the first capacitance element 141 can be increased while suppressing the noise component caused by the parasitic capacitance.
  • the circuit configuration of the image pickup apparatus according to the third embodiment is different from that of the image pickup apparatus according to the first and second embodiments.
  • the differences from the first and second embodiments will be mainly described, and the common points will be omitted or simplified.
  • FIG. 11 is a diagram showing an example of a circuit configuration of pixels 210 included in the image pickup apparatus according to the present embodiment.
  • the pixel 210 is different from the pixel 10 according to the first embodiment in that the second capacitance element 42 and the feedback transistor 38 are not provided.
  • the reset drain node 46 is not provided in the pixel 210.
  • the reset transistor 36 is provided between one of the pair of electrodes of the first capacitance element 41 and the feedback line 25. That is, the reset transistor 36 is provided at the same position as the feedback transistor 38 according to the first embodiment.
  • the charge storage node 44 is connected to one of the pair of electrodes of the first capacitance element 41. Therefore, the first capacitance element 41 functions as a charge storage unit. That is, the signal charge generated in the photoelectric conversion unit 15 is also accumulated in the first capacitance element 41. As a result, the amount of signal charge accumulated in the pixel 210 can be increased, so that the occurrence of overexposure can be suppressed even in a bright scene.
  • FIG. 12 is a schematic cross-sectional view of the pixel 210 included in the image pickup apparatus according to the present embodiment.
  • a reset transistor 36 is provided at the same position as the feedback transistor 38. That is, the impurity region 2b is one of the source region and the drain region of the reset transistor 36.
  • the impurity region 2c is the other of the source region and the drain region of the reset transistor 36.
  • the pixel 210 includes a connecting portion 250 instead of the connecting portion 50.
  • the connection portion 250 does not include the plug P1 and the wiring portion 50a shown in FIG.
  • the connection unit 250 electrically connects the second electrode 15c of the photoelectric conversion unit 15 and the gate electrode 34e of the signal detection transistor 34.
  • the gate electrode 34e is connected to the via v2 via the plug P4 and the wiring portion 250a.
  • the via v2 is connected to the lower electrode 41c of the first capacitance element 41 as in the first embodiment.
  • the second electrode 15c of the photoelectric conversion unit 15 includes a connection unit 250, a gate electrode 34e, a plug P4, a wiring unit 250a, a via v2, and a first capacitance element. It is connected to the impurity region 2b via the lower electrode 41c of 41, the via v1, and the plug P3.
  • the impurity region 2b functions as the charge storage node 44.
  • the capacity of the charge storage unit that stores the signal charge generated in the photoelectric conversion unit 15 can be increased, the occurrence of overexposure can be suppressed even in a bright scene.
  • the image pickup apparatus according to the fourth embodiment is different from the image pickup apparatus according to the first to third embodiments in that an electrical contact is provided on the upper electrode.
  • an electrical contact is provided on the upper electrode.
  • FIG. 13 is a schematic cross-sectional view of the pixel 310 included in the image pickup apparatus according to the present embodiment. As shown in FIG. 13, the pixel 310 includes a connecting portion 350 instead of the connecting portion 50 as compared with the pixel 10 according to the first embodiment.
  • connection portion 350 includes a plug P5, a wiring portion 350a, an electrode 342a, vias v7, 350d, 50e and 50f, and wiring layers 50b and 50c.
  • the connection unit 350 electrically connects the second electrode 15c of the photoelectric conversion unit 15 and the gate electrode 34e of the signal detection transistor 34. Further, although not shown in FIG. 13, the gate electrode 34e is electrically connected to the impurity region 2a.
  • the pixel 310 has the first capacitance element 341 and the second capacitance element 341 and the second capacitance element 341 instead of the first capacitance element 41 and the second capacitance element 42 as compared with the pixel 10 according to the first embodiment.
  • a capacitive element 342 is provided.
  • the first capacitive element 341 has an upper electrode 341a, a dielectric layer 41b, and a lower electrode 41c.
  • the upper electrode 341a of the first capacitance element 341 has an electrode portion 342b.
  • the electrode portion 342b is a portion provided so as to extend from the upper electrode 341a on the upper surface of the insulating layer 4c. Specifically, the electrode portion 342b overlaps with a part of the electrode 342a included in the connecting portion 350 in a plan view. As a result, the second capacitance element 342 is formed by the electrode portion 342b and a part of the electrode 342a.
  • the upper electrode 341a of the first capacitance element 341 has contacts 341g and 341h.
  • the contacts 341g and 341h are provided in portions extending on the insulating layer 4c of the upper electrode 341a.
  • the contact point 341g is provided on the bottom surface of the upper electrode 341a.
  • the contact point 341g is connected to the via v8 and is connected to the impurity region 2b via the via v8 and the plug P3. That is, the contact 341g is connected to the reset transistor 36 and the feedback transistor 38.
  • the reset transistor 36 and the feedback transistor 38 are examples of electric elements to which the contacts 341g are electrically connected to each other.
  • the contact point 341h is a connecting portion between the upper electrode 341a and the electrode portion 342b. That is, the contact 341h is connected to the second capacitance element 342.
  • the second capacitance element 342 is an example of an electric element to which the contact 341h is electrically connected.
  • the contact 41g is also provided on the lower electrode 41c.
  • the contact 41g is connected to the via v1.
  • the contact 41g is connected to the sensitivity adjusting line 32 via the via v1.
  • two contacts 341g and 341h are provided on the upper electrode 341a of the first capacitance element 341. Further, the contacts 341g and 341h are provided in portions other than the trench portion 41e of the first capacitance element 341. Further, the contacts 341g and 341h may be provided on the upper surface of the upper electrode 341a. That is, the via provided on the first capacitance element 341 and the upper electrode 341a may be electrically connected.
  • At least one contact point may be provided on the upper electrode 341a in the trench portion 41e.
  • the upper electrode 341a is provided so as to fill the trench 4t, but the upper electrode 341a may be formed with a uniform film thickness even in the trench 4t, and the dielectric layer 41b and Similar to the lower electrode 41c, it may have a curved shape along the bottom surface and the side surface of the trench 4t.
  • the contact may be provided on the inner bottom surface of the upper electrode 341a in the trench portion 41e.
  • the contact may be provided on the inner side surface of the upper electrode 341a of the trench portion 41e.
  • the image pickup apparatus is different from the image pickup apparatus according to the first to fourth embodiments in that the photoelectric conversion unit is provided in the semiconductor substrate.
  • the differences from the first to fourth embodiments will be mainly described, and the common points will be omitted or simplified.
  • FIG. 14 is a schematic cross-sectional view of the pixel 410 included in the image pickup apparatus according to the present embodiment.
  • the pixel 410 includes a photodiode PD instead of the photoelectric conversion unit 15.
  • the photodiode PD is an example of a photoelectric conversion unit, and is, for example, a photodiode having a PN junction.
  • the photodiode PD is formed by an impurity region or the like formed in the semiconductor substrate 2.
  • the imaging device is a back-illuminated CMOS image sensor.
  • the back surface is one of the two main surfaces of the semiconductor substrate 2, and is the surface opposite to the main surface on which the interlayer insulating layer 4 is provided.
  • light is incident from the back surface side of the semiconductor substrate 2, that is, from above the paper surface in FIG.
  • the imaging device has a chip stack structure.
  • the image pickup apparatus includes a first chip 410a and a second chip 410b.
  • the first chip 410a and the second chip 410b are arranged so as to be vertically overlapped with each other, that is, they are stacked.
  • the first chip 410a includes a semiconductor substrate 2 and an interlayer insulating layer 4.
  • the second chip 410b includes a semiconductor substrate 402 and an interlayer insulating layer 404. After the first chip 410a and the second chip 410b are manufactured, they are placed on top of each other to form an image pickup apparatus having pixels 410.
  • the interlayer insulating layer 4 formed on the main surface of the semiconductor substrate 2 and the interlayer insulating layer 404 formed on the main surface of the semiconductor substrate 402 are bonded together.
  • the bonded surface is schematically shown by a alternate long and short dash line.
  • the interlayer insulating layer 4 includes five insulating layers 4a, 4b, 4c, 4d and 4e.
  • the interlayer insulating layer 404 includes two insulating layers 404a and 404b. The number of layers of the interlayer insulating layers 4 and 404 is not limited thereto.
  • the first chip 410a is provided with a reset transistor 36, a feedback transistor 38, and a first capacitance element 141.
  • the second chip 410b is provided with a signal detection transistor 34 and an address transistor 40.
  • the second capacitance element 42 may be provided in the interlayer insulating layer 4, or may be provided in the interlayer insulating layer 404.
  • Each element included in the signal detection circuit SC of the pixel 410 may be provided on either the first chip 410a or the second chip 410b.
  • the insulating layer 4e which is the uppermost layer (lower layer on the paper surface) of the interlayer insulating layer 4, is provided with a conductive terminal portion 60.
  • the insulating layer 404b which is the uppermost layer of the interlayer insulating layer 404, is provided with a conductive terminal portion 460.
  • the contact 41g is provided on the bottom surface of the trench portion 41e of the first capacitance element 141.
  • the contact 41g is connected to the reset transistor 36 via the via v1.
  • a contact 41h is provided on the bottom surface of the trench portion 41f of the first capacitance element 141. Although the contact 41h is not shown in FIG. 14, it is electrically connected to the second capacitance element 42.
  • the second capacitance element 42 is provided in, for example, the first chip 410a. As described above, the two or more electric elements to which the two or more electric contacts of the first capacitance element 141 are connected are provided on the first chip 410a provided with the first capacitance element 141.
  • the two or more electric elements to which the two or more electric contacts of the first capacitance element 141 are connected may not be provided in the first chip 410a. At least one electric element or all electric elements may be connected to the second chip 410b.
  • FIG. 15 is a schematic cross-sectional view of the pixel 411 included in the image pickup apparatus according to the present modification.
  • the reset transistor 36 and the first capacitance element 141 are provided on the first chip 410a.
  • the second chip 410b is provided with a feedback transistor 38.
  • the signal detection transistor 34, the address transistor 40, and the second capacitance element 42 may be provided in the first chip 410a or may be provided in the second chip 410b.
  • the pixel 411 includes a first capacitive element 341.
  • the upper electrode 341a of the first capacitance element 341 includes contacts 341g and 341i.
  • the contact 341g is electrically connected to the reset transistor 36. That is, the reset transistor 36 is an example of an electric element.
  • the contact 341i is electrically connected to the feedback transistor 38. That is, the feedback transistor 38 is an example of an electric element.
  • the two or more electric elements to which the two or more contacts of the first capacitance element 341 are connected may be provided on the first chip 410a and the second chip 410b, respectively. That is, the contacts and the electric element may be electrically connected by stacking the first chip 410a and the second chip 410b.
  • FIG. 16 is a schematic cross-sectional view of pixels 12 included in the image pickup apparatus according to another modification of the first embodiment. As shown in FIG. 16, in the pixel 12, the upper electrode 41a of the first capacitance element 41 is electrically connected to the sensitivity adjusting line 32 via a via.
  • the sensitivity adjustment line 32 extends from the inside of the pixel area to the outside of the pixel area.
  • the sensitivity adjusting line 32 is electrically connected to the pad 70 via a via outside the pixel region. Therefore, the upper electrode 41a is electrically connected to the pad 70 via the sensitivity adjusting wire 32.
  • the number of insulating layers and wiring layers included in the interlayer insulating layer of the image pickup apparatus is not particularly limited. Further, the position of the capacitive element in the interlayer insulating layer is not particularly limited.
  • the number of trench portions included in the first capacitance element may be only one.
  • An electrical contact may not be provided in any of the trench portions included in the first capacitance element.
  • two or more electrical contacts may be provided on the upper electrode on the flat portion of the first capacitance element, or may be provided on the lower electrode on the flat portion. The electrical contacts may be provided on either the upper surface or the lower surface of the upper electrode or the lower electrode.
  • the dielectric layer 41b may be an insulating film such as a silicon oxide film or a silicon nitride film, instead of a thin film using a high-k material.
  • each transistor included in the signal detection circuit SC of the image pickup apparatus may be a P-channel MOSFET. Further, each transistor does not have to be a FET and may be a bipolar transistor.
  • the imaging device is useful for, for example, an image sensor, a digital camera, or the like.
  • the imaging device can be used for a medical camera, a robot camera, a security camera, a camera mounted on a vehicle, and the like.

Landscapes

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Abstract

本開示の一態様に係る撮像装置は、半導体基板と、複数の画素とを備える。複数の画素の各々は、半導体基板の上方に設けられた第１電極、半導体基板の上方に設けられた第２電極、及び、第１電極と第２電極との間に位置する誘電体層を含む第１容量素子を含む。第１電極及び第２電極の少なくとも一方は、第１の電気素子に電気的に接続される第１の電気的な接点と、第１の電気素子と異なる第２の電気素子に電気的に接続される第２の電気的な接点とを有する。第１容量素子は、トレンチ形状を有する少なくとも１つのトレンチ部を含む。

Description

撮像装置
　本開示は、撮像装置に関する。
　ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）回路又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が形成された半導体基板の上方に光電変換層が配置された構造を有する撮像装置が提案されている。半導体基板の上方に光電変換層を有する撮像装置は、積層型の撮像装置とも呼ばれる。例えば、特許文献１は、このような積層型の構造を有する固体撮像素子を開示している。
　積層型の撮像装置は、光電変換によって発生した電荷を電荷蓄積領域に蓄積し、ＣＣＤ回路又はＣＭＯＳ回路を含む読み出し回路によって、その蓄積された電荷を読み出す。光電変換層は、一般に、読み出し回路が形成された半導体基板を覆う絶縁層上に配置される。絶縁層上の光電変換層は、絶縁層中に設けられた接続部を介して読み出し回路に電気的に接続される。
特開２０１８－１９５８０３号公報
　撮像装置の分野においては、ノイズ低減の要求がある。
　本開示の一態様に係る撮像装置は、半導体基板と、複数の画素と、を備える。前記複数の画素の各々は、前記半導体基板の上方に設けられた第１電極、前記半導体基板の上方に設けられた第２電極、及び前記第１電極と前記第２電極との間に位置する誘電体層を含む第１容量素子を含む。前記第１電極及び前記第２電極の少なくとも一方は、第１の電気素子に電気的に接続される第１の電気的な接点と、前記第１の電気素子と異なる第２の電気素子に電気的に接続される第２の電気的な接点と、を有する。前記第１容量素子は、トレンチ形状を有する少なくとも１つのトレンチ部を含む。
　包括的又は具体的な態様は、素子、デバイス、システム、集積回路又は方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、装置、システム、集積回路及び方法の任意の組み合わせによって実現されてもよい。
　本開示の一態様によれば、ノイズをより低減し得る撮像装置が提供される。
図１は、実施の形態１に係る撮像装置の例示的な回路構成を示す図である。 図２は、実施の形態１に係る撮像装置が備える画素の回路構成の一例を示す図である。 図３は、実施の形態１に係る撮像装置が備える画素の模式的な断面図である。 図４は、実施の形態１に係る撮像装置が備える画素に含まれる各素子のレイアウトの一例を示す模式的な平面図である。 図５は、実施の形態１に係る撮像装置が備える画素に含まれる第１容量素子及びトレンチ部の形状及び配置の一例を示す模式的な平面図である。 図６Ａは、実施の形態１に係る撮像装置の製造方法に含まれる、ビアの形成工程を説明するための模式的な断面図である。 図６Ｂは、実施の形態１に係る撮像装置の製造方法に含まれる、絶縁層の形成工程を説明するための模式的な断面図である。 図６Ｃは、実施の形態１に係る撮像装置の製造方法に含まれる、トレンチの形成工程を説明するための模式的な断面図である。 図６Ｄは、実施の形態１に係る撮像装置の製造方法に含まれる、下部電極の形成工程を説明するための模式的な断面図である。 図６Ｅは、実施の形態１に係る撮像装置の製造方法に含まれる、誘電体層の形成工程を説明するための模式的な断面図である。 図６Ｆは、実施の形態１に係る撮像装置の製造方法に含まれる、上部電極の形成工程を説明するための模式的な断面図である。 図６Ｇは、実施の形態１に係る撮像装置の製造方法に含まれる、絶縁層の工程を説明するための模式的な断面図である。 図６Ｈは、実施の形態１に係る撮像装置の製造方法に含まれる、ビア及び配線層の形成工程を説明するための模式的な断面図である。 図６Ｉは、実施の形態１に係る撮像装置の製造方法に含まれる、絶縁層、ビア及び配線層の形成工程を説明するための模式的な断面図である。 図７は、実施の形態１の変形例に係る撮像装置が備える画素の模式的な断面図である。 図８は、実施の形態２に係る撮像装置が備える画素の模式的な断面図である。 図９は、実施の形態２に係る撮像装置が備える画素に含まれる第１容量素子及びトレンチ部の形状及び配置の一例を示す模式的な平面図である。 図１０は、実施の形態２の変形例に係る撮像装置が備える画素に含まれる第１容量素子及びトレンチ部の形状及び配置の一例を示す模式的な平面図である。 図１１は、実施の形態３に係る撮像装置が備える画素の回路構成の一例を示す図である。 図１２は、実施の形態３に係る撮像装置が備える画素の模式的な断面図である。 図１３は、実施の形態４に係る撮像装置が備える画素の模式的な断面図である。 図１４は、実施の形態５に係る撮像装置が備える画素の模式的な断面図である。 図１５は、実施の形態５の変形例に係る撮像装置が備える画素の模式的な断面図である。 図１６は、実施の形態１の他の変形例に係る撮像装置が備える画素の模式的な断面図である。
　（本開示の概要）
　本開示の限定的ではないある例示的な実施の形態によれば、以下が提供される。
　本開示の一態様に係る撮像装置は、半導体基板と、複数の画素と、を備える。前記複数の画素の各々は、前記半導体基板の上方に設けられた第１電極、前記半導体基板の上方に設けられた第２電極、及び前記第１電極と前記第２電極との間に位置する誘電体層を含む第１容量素子を含む。前記第１電極及び前記第２電極の少なくとも一方は、第１の電気素子に電気的に接続される第１の電気的な接点と、前記第１の電気素子と異なる第２の電気素子に電気的に接続される第２の電気的な接点と、を有する。前記第１容量素子は、トレンチ形状を有する少なくとも１つのトレンチ部を含む。
　これにより、第１容量素子に２つ以上の電気的な接点が設けられているので、第１容量素子と複数の電気素子とを電気的に接続する配線のレイアウトの自由度を高めることができる。このため、例えば、狭い画素領域内においても配線間の寄生容量が発生しにくくなるように配線を設けることができるので、ノイズを低減することができる。このように、ノイズをより低減し得る撮像装置を実現することができる。また、配線のレイアウトの自由度が高まることで画素面積を小さくすることができるので、撮像装置の微細化が実現される。
　また、例えば、前記第１の電気的な接点及び前記第２の電気的な接点の少なくとも一方は、前記少なくとも１つのトレンチ部に設けられていてもよい。また、例えば、前記第１の電気的な接点及び前記第２の電気的な接点の前記少なくとも一方は、前記少なくとも１つのトレンチ部の底面に設けられていてもよい。また、例えば、前記第１の電気的な接点は、前記少なくとも１つのトレンチ部に設けられており、前記第２の電気的な接点は、前記少なくとも１つのトレンチ部以外に設けられていてもよい。
　このように、トレンチ部の底面又は側面を利用して電気素子との電気的な接続を行うことができる。つまり、第１容量素子の平坦部だけでなく、平坦部以外にも電気的な接点を設けることができるので、配線のレイアウトの自由度を高めることができる。
　また、例えば、前記少なくとも１つのトレンチ部は、複数のトレンチ部を含み、前記複数のトレンチ部は、前記第１の電気的な接点及び前記第２の電気的な接点が設けられていないトレンチ部を含んでいてもよい。
　これにより、平面視において第１容量素子が占める面積の増加を抑制しながら、第１容量素子の容量値を大きくすることができる。つまり、狭い画素面積の中に大きな容量値を有する第１容量素子を設けることができる。
　また、例えば、前記第１電極は、前記第２電極よりも前記半導体基板の近くに設けられ、前記第１の電気的な接点及び前記第２の電気的な接点を有してもよい。
　これにより、例えば、トレンチを形成する際にビア又は配線部の露出部分をプラズマに曝すことができ、当該露出部分を活性化させることができる。露出部分と第１容量素子の第１電極とが接点で接続されることで、ビア又は配線部と第１電極とのコンタクト抵抗を小さくすることができる。コンタクト抵抗が小さくなることで、画素間でのコンタクト抵抗のばらつきを小さくすることができるので、撮像装置によって生成される画像のザラつきを抑制することができる。このように、ノイズをより低減し得る撮像装置を実現することができる。
　また、例えば、前記第２電極は、前記第１電極よりも前記半導体基板から離れて設けられ、前記第１の電気的な接点及び前記第２の電気的な接点を有してもよい。
　これにより、電気的な接点が設けられる電極は第１電極には限定されないので、配線のレイアウトの自由度をさらに高めることができる。
　また、例えば、前記第１電極及び前記第２電極は、ＴｉＮ又はＴａＮを含有していてもよい。
　これにより、表面粗さが小さい第１電極及び第２電極を形成することができる。したがって、第１電極と第２電極との間隔のばらつきが抑制されるので、第１容量素子の容量値のばらつきも抑制することができる。
　また、例えば、本開示の一態様に係る撮像装置は、さらに、前記半導体基板の上方に設けられた複数の配線層を備え、前記複数の配線層のうち、前記第１容量素子の上方に位置する配線層の数は、前記第１容量素子の下方に位置する配線層の数より多くてもよい。
　半導体基板には、光電変換部で生成された信号電荷を蓄積するための電荷蓄積部の一部として機能する不純物領域が形成されることが多い。半導体基板に近い配線層を少なくすることができるので、配線層による寄生容量成分によって電荷蓄積部の電位が変動するのを抑制することができる。したがって、ノイズをより低減し得る撮像装置を実現することができる。
　また、例えば、前記第１の電気的な接点及び前記第２の電気的な接点は、いずれもビアに接続されていてもよい。
　これにより、例えば、トレンチを形成する際にビアの上端がプラズマに曝されることにより、ビアの上端が活性化する。このため、ビアの上端と第１容量素子の電極との金属結合が行われやすくなるので、ビアと第１容量素子の電極とのコンタクト抵抗を小さくすることができる。
　また、例えば、前記複数の画素の各々は、光電変換部と、前記光電変換部に電気的に接続され、前記半導体基板内に設けられた不純物領域とをさらに含み、平面視において、前記第１容量素子は、前記不純物領域の少なくとも一部と重なっていてもよい。
　これにより、第１電極又は第２電極が遮光性を有する材料を用いて形成されている場合に、撮像装置に入射した光が不純物領域に到達するのを第１容量素子によって抑制することができる。このため、不純物領域で不要な電荷が生成されるのを抑制することができ、ノイズをより低減することができる。
　また、例えば、前記複数の画素の各々は、光電変換部と、前記光電変換部に電気的に接続され、前記半導体基板内に設けられた不純物領域と、前記不純物領域に電気的に接続されたトランジスタと、第２容量素子とをさらに含み、前記トランジスタは、前記第１の電気的な接点及び前記第２の電気的な接点の一方であり、前記第２容量素子は、前記第１の電気的な接点及び前記第２の電気的な接点の他方であってもよい。また、例えば、前記トランジスタは、前記光電変換部で生成されて前記不純物領域に蓄積される電荷をリセットするリセットトランジスタであってもよい。
　これにより、第１電極又は第２電極を、第２容量素子の一方の電極及びトランジスタのソース領域又はドレイン領域と同電位にすることができる。例えば、第１電極又は第２電極と、第２容量素子の一方の電極と、トランジスタのソース領域又はドレイン領域とをリセットドレインノードとして利用することができる。
　また、例えば、前記第２容量素子は、前記第１電極又は前記第２電極を介して前記不純物領域に電気的に接続されていてもよい。
　これにより、第１容量素子の第１電極又は第２電極を配線の一部として利用することができる。このため、電気的な接続に要する専用の配線を減らすことができるので、画素内のスペースを大きくすることができ、他の配線のレイアウトの自由度を更に高めることができる。
　また、例えば、前記複数の画素の各々は、光電変換部と、前記光電変換部に電気的に接続され、前記半導体基板内に設けられた不純物領域とをさらに含み、前記第１電極は、前記第２電極よりも前記半導体基板の近くに設けられ、かつ、前記不純物領域に電気的に接続され、前記第２電極は、所定の電圧値が印加されるパッドに電気的に接続されていてもよい。
　これにより、パッドに印加される電圧によって第１容量素子の電位を調整することができる。
　また、例えば、前記撮像装置は、さらに、前記パッドと前記第２電極とに電気的に接続し、前記撮像装置の感度を調整するための感度調整線を含んでいてもよい。
　これにより、撮像装置に入射する光の光量に応じて感度を調整することができるので、暗いシーンから明るいシーンまで撮像装置のダイナミックレンジを大きくすることができる。
　開示される実施の形態の追加的な効果及び利点は、明細書及び図面から明らかになる。効果及び／又は利点は、明細書及び図面に開示された様々な実施の形態又は特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」、「上部」及び「上」、並びに、「下方」、「下部」及び「下」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「平面視」とは、半導体基板の主面に対して垂直な方向から見たときのことをいう。
　（実施の形態１）
　［１．回路構成］
　図１は、本実施の形態に係る撮像装置１００の例示的な回路構成を示す図である。図１に示されるように、撮像装置１００は、複数の画素１０と周辺回路とを備える。複数の画素１０は、例えば２次元に配列されることにより、画素領域ＲＡを形成する。簡単のため、図１では、複数の画素１０のうちの４つの画素１０が抜き出して示されており、他の画素１０の図示が省略されている。
　例えば、撮像装置１００がＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）規格に準拠している場合であれば、撮像装置１００は、マトリクス状に配列された約３０万個の画素１０を備える。また、撮像装置１００が８Ｋ規格に準拠している場合であれば、撮像装置１００は、マトリクス状に配列された約３６００万個の画素１０を備える。上述の周辺回路は、画素領域ＲＡの外側の周辺領域に配置される。
　言うまでもないが、画素１０の数及び配値は、この例に限定されない。画素１０の配列は、１次元であってもよい。この場合、撮像装置１００をラインセンサとして用いることができる。
　複数の画素１０の各々は、電源配線２２に接続されている。撮像装置１００の動作時には、複数の画素１０の各々には、電源配線２２を介して所定の電源電圧ＡＶＤＤが供給される。また、複数の画素１０の各々には、蓄積制御線１７が接続される。後に詳しく説明するように、複数の画素１０の各々は、入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む。典型的な実施の形態において、蓄積制御線１７は、各画素１０の光電変換部に共通して所定の電圧を印加する。
　図１に例示される構成において、撮像装置１００の周辺回路は、垂直走査回路１６と、複数の負荷回路１９と、複数のカラム信号処理回路２０と、複数の反転増幅器２４と、水平信号読み出し回路２１とを含む。負荷回路１９、カラム信号処理回路２０及び反転増幅器２４は、２次元に配列された画素１０の列毎に配置される。なお、垂直走査回路は、行走査回路とも呼ばれる。カラム信号処理回路は、行信号蓄積回路とも呼ばれる。水平信号読み出し回路は、列走査回路とも呼ばれる。
　垂直走査回路１６には、アドレス信号線３０及びリセット信号線２６が接続されている。垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。複数の画素１０を行単位で選択することにより、選択された画素１０の信号電圧の読み出しと、後述する信号電荷のリセットとが実行される。
　図示される例では、垂直走査回路１６に、さらに、フィードバック制御線２８及び感度調整線３２が接続されている。垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、画素１０の出力を負帰還させるフィードバックループが形成される。また、垂直走査回路１６は、感度調整線３２を介して、複数の画素１０に所定の電圧を供給することができる。
　撮像装置１００は、複数の画素１０の列毎に設けられた垂直信号線１８を有する。各垂直信号線１８には、負荷回路１９が電気的に接続される。複数の画素１０はそれぞれ、対応する垂直信号線１８を介してカラム信号処理回路２０に電気的に接続される。
　カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理及びアナログ－デジタル変換などを行う。複数の画素１０の各列に対応して設けられたカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。
　図１に示されるように、電源配線２２、フィードバック線２５及び垂直信号線１８は、図１における上下方向、つまり、複数の画素１０の列方向に延びている。複数の画素１０の列毎に設けられたフィードバック線２５の各々及び垂直信号線１８の各々は、列方向に沿って並ぶ複数の画素１０のそれぞれとの接続を有する。他方、蓄積制御線１７、リセット信号線２６、フィードバック制御線２８、アドレス信号線３０及び感度調整線３２は、例えば、複数の画素１０の行方向に延びる。これらの信号線は、行方向に沿って並ぶ複数の画素１０の各々に接続されている。なお、蓄積制御線１７及び感度調整線３２は、複数の画素１０の列方向に延びていてもよい。蓄積制御線１７及び感度調整線３２は、列方向に沿って並ぶ複数の画素１０の各々に接続されていてもよい。
　図１に例示される構成では、複数の画素１０の各列に対応して反転増幅器２４が設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されており、反転増幅器２４の正側の入力端子には、所定の電圧Ｖｒｅｆが供給される。電圧Ｖｒｅｆは、例えば１Ｖ又は１Ｖ近傍の正電圧である。反転増幅器２４の出力端子は、画素１０の複数の列に対応して設けられた複数のフィードバック線２５のうちの１つを介して、その反転増幅器２４の負側の入力端子との接続を有する画素１０に接続される。反転増幅器２４は、画素１０からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。
　図２は、本実施の形態に係る撮像装置１００が備える画素１０の回路構成の一例を示す図である。本実施の形態では、撮像装置１００が備える複数の画素１０は、互いに同じ構成を有する。
　図２に示されるように、画素１０は、光電変換部１５と、信号検出回路ＳＣとを含む。図２に例示される構成において、撮像装置１００は、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣを含む。
　光電変換部１５は、第１電極１５ａと、光電変換層１５ｂと、画素電極としての第２電極１５ｃとを有する。光電変換部１５の第１電極１５ａは、蓄積制御線１７に接続されている。光電変換部１５の第２電極１５ｃは、電荷蓄積ノード４４に接続されている。蓄積制御線１７を介して第１電極１５ａの電位が制御されることにより、光電変換によって光電変換層１５ｂに生じた正の電荷（具体的には正孔）及び負の電荷（具体的には電子）のうち、いずれか一方の極性の電荷を第２電極１５ｃに収集することができる。信号電荷として例えば正孔を利用する場合、第２電極１５ｃよりも第１電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して第１電極１５ａに印加される。これにより、信号電荷が電荷蓄積ノード４４に蓄積される。信号電荷として電子を利用してもよい。
　信号検出回路ＳＣは、光電変換部１５によって生成された信号を増幅して出力する信号検出トランジスタ３４と、第１容量素子４１とを含む。図示される例では、信号検出回路ＳＣは、さらに、リセットトランジスタ３６と、フィードバックトランジスタ３８と、第１容量素子４１よりも小さな容量値を有する第２容量素子４２と、アドレストランジスタ４０とを含んでいる。このように、本実施の形態では、複数の画素１０の各々は、画素内に１以上の容量素子を有する。後に詳しく説明するように、第１容量素子４１が比較的大きな容量値を有することにより、例えば、効果的にｋＴＣノイズを低減し得る。以下では、信号検出トランジスタ３４などのトランジスタとしてＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を用いた例を説明する。
　信号検出トランジスタ３４のゲートは、電荷蓄積ノード４４に接続される。換言すれば、信号検出トランジスタ３４のゲートは、第２電極１５ｃに接続される。信号検出トランジスタ３４のドレインは、ソースフォロア電源としての電源配線２２に接続され、ソースは、アドレストランジスタ４０を介して垂直信号線１８に接続される。信号検出トランジスタ３４と、図２には図示されていない負荷回路１９（図１を参照）とは、ソースフォロア回路を構成する。
　図２に示される例では、信号検出トランジスタ３４のソースと垂直信号線１８との間にアドレストランジスタ４０が接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続される。電荷蓄積ノード４４に信号電荷が蓄積された場合、蓄積された信号電荷の量に応じた電圧が信号検出トランジスタ３４のゲートに印加される。信号検出トランジスタ３４は、このゲートに印加される電圧を増幅する。アドレストランジスタ４０がオンされることにより、信号検出トランジスタ３４によって増幅された電圧が信号電圧として選択的に読み出される。なお、アドレストランジスタ４０は、信号検出トランジスタ３４のドレインと電源配線２２との間に接続されていてもよい。つまり、信号検出トランジスタ３４のドレインは、アドレストランジスタ４０を介して電源配線２２に接続されていてもよい。
　図２に例示される構成において、第１容量素子４１が有する一対の電極のうちの一方は、感度調整線３２に接続されている。感度調整線３２には、パッドが接続されており、パッドに印加される電圧によって感度調整線３２の電位が調整される。例えば、撮像装置１００の動作時には、感度調整線３２の電位は、０Ｖなどの一定の電位に固定される。感度調整線３２は、電荷蓄積ノード４４の電位の制御に利用可能である。第１容量素子４１が有する一対の電極のうちの他方は、第２容量素子４２が有する一対の電極のうちの一方に接続されている。以下では、第１容量素子４１と第２容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。
　第２容量素子４２が有する一対の電極のうちの他方は、電荷蓄積ノード４４に接続されている。つまり、第２容量素子４２が有する一対の電極のうち、リセットドレインノード４６に接続されていない方の電極は、光電変換部１５の第２電極１５ｃとの電気的な接続を有する。なお、図２に示される例では、リセットトランジスタ３６が第２容量素子４２に並列に接続されている。リセットトランジスタ３６のゲートは、リセット信号線２６に接続されている。
　図２に例示される構成では、画素１０は、フィードバックトランジスタ３８を含んでいる。図示されるように、フィードバックトランジスタ３８のソース及びドレインの一方は、リセットドレインノード４６に接続される。フィードバックトランジスタ３８のソース及びドレインの他方は、フィードバック線２５に接続される。フィードバックトランジスタ３８のゲートは、フィードバック制御線２８に接続される。
　［２．画素のデバイス構造］
　次に、図３から図５を参照しながら、画素１０のデバイス構造の一例を説明する。
　図３は、本実施の形態に係る撮像装置１００が備える画素１０の模式的な断面図である。図４は、本実施の形態に係る撮像装置１００が備える画素１０に含まれる各素子のレイアウトの一例を示す模式的な平面図である。なお、図３は、図４に示されるＩＩＩ－ＩＩＩ線における断面を模式的に表している。
　なお、図３では、層間絶縁層４に含まれる絶縁層４ａ、４ｂ、４ｃ、４ｄ、４ｅ及び４ｆに対しては、断面を表す網掛けを付していない。後述する図６Ａから図６Ｉ、図７、図８、図１２から図１５についても同様である。
　図４に示されるように、撮像装置１００は、半導体基板２を有する。半導体基板２としては、例えば、シリコン基板を用いることができる。半導体基板２は、その全体が半導体である基板に限定されない。例えば、半導体基板２は、表面に半導体層が設けられた絶縁基板であってもよい。ここでは、半導体基板２としてｐ型シリコン基板を例示する。
　複数の画素１０の各々は、半導体基板２に形成されている。複数の画素１０の各々は、半導体基板２に形成された素子分離領域２ｔによって他の画素１０から電気的に分離される。素子分離領域２ｔは、例えば、所定の注入条件のもとでアクセプタのイオン注入を行うことによって形成される。
　図３に示される例では、半導体基板２と光電変換部１５との間には、半導体基板２を覆う層間絶縁層４が配置される。層間絶縁層４は、絶縁層４ａ、４ｂ、４ｃ、４ｄ、４ｅ及び４ｆの積層構造を有する。絶縁層４ａ、４ｂ、４ｃ、４ｄ、４ｅ及び４ｆの各々は、例えば二酸化シリコンから形成された絶縁層である。この例では、光電変換部１５は、半導体基板２から最も遠くに位置する絶縁層４ｆ上に位置している。
　半導体基板２には、不純物領域２ａ、２ｂ及び２ｃが形成されている。不純物領域２ａ、２ｂ及び２ｃは、例えば、いずれもＮ型のドーパントが拡散された領域である。半導体基板２の主面上であって不純物領域２ａと不純物領域２ｂとの間の領域に、リセットトランジスタ３６のゲート絶縁層３６ｇ及びゲート電極３６ｅがこの順で設けられている。また、半導体基板２の主面上であって不純物領域２ｂと不純物領域２ｃとの間の領域に、フィードバックトランジスタ３８のゲート絶縁層３８ｇ及びゲート電極３８ｅがこの順で設けられている。なお、半導体基板２の主面とは、半導体基板２が有する複数の面のうち、層間絶縁層４及び光電変換部１５が設けられた側の面である。半導体基板２の主面は、層間絶縁層４の絶縁層４ａによって覆われている。
　不純物領域２ａは、リセットトランジスタ３６のドレイン領域及びソース領域の一方として機能する。不純物領域２ｂは、リセットトランジスタ３６のドレイン領域及びソース領域の他方として機能する。図３に示される例では、リセットトランジスタ３６及びフィードバックトランジスタ３８は、不純物領域２ｂを共有することによって互いに電気的に接続されている。つまり、不純物領域２ｂは、フィードバックトランジスタ３８のドレイン領域及びソース領域の一方としても機能している。
　不純物領域２ｃは、フィードバックトランジスタ３８のドレイン領域及びソース領域の他方として機能する。不純物領域２ｃは、層間絶縁層４中に配置されたプラグ、ビア及び配線層を介して、複数の画素１０に亘るフィードバック線２５に接続される。図１に示されるように、フィードバック線２５は、画素領域ＲＡの外側まで延びる信号線である。
　図３に例示される構成において、フィードバック線２５のうち、注目した画素１０内にある部分は、光電変換部１５の第２電極１５ｃと半導体基板２との間に位置する配線層５１に含まれている。また、配線層５１と同層に位置している配線層５２は、垂直信号線１８のうち、注目した画素１０内にある部分を含んでいる。つまり、この例では、画素１０内において、垂直信号線１８とフィードバック線２５とは、同層に位置している。垂直信号線１８も、フィードバック線２５と同様に画素領域ＲＡの外側まで延びる信号線である。
　なお、「同層」とは、共通の絶縁層上に位置していることを意味する。このとき、共通の絶縁層が平坦化膜である場合には、半導体基板２の主面からの高さが実質的に互いに等しくなる。
　また、画素領域ＲＡの外側まで延びる信号線には、垂直信号線１８及びフィードバック線２５だけでなく、リセット信号線２６、フィードバック制御線２８、アドレス信号線３０及び感度調整線３２などが含まれる。配線層５１及び５２の少なくとも一方は、２つ以上の画素を駆動するための制御線であるリセット信号線２６、フィードバック制御線２８、アドレス信号線３０又は感度調整線３２の一部を含んでいてもよい。
　半導体基板２の主面上には、さらに、信号検出トランジスタ３４のゲート絶縁層３４ｇ及びゲート電極３４ｅがこの順で設けられている。図４を参照すれば分かるように、信号検出トランジスタ３４のドレイン領域及びソース領域は、図３の紙面の手前側及び奥側にそれぞれ位置する。なお、図３に示される例では、リセットトランジスタ３６及びフィードバックトランジスタ３８の組と、信号検出トランジスタ３４及びアドレストランジスタ４０（図３には示されていない）の組とが、素子分離領域２ｕによって分離されている。素子分離領域２ｕは、例えば、素子分離領域２ｔと同様に、所定の注入条件のもとでアクセプタのイオン注入を行うことによって形成することができる。素子分離領域２ｔ及び２ｕはそれぞれ、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）プロセスによって形成された絶縁領域であってもよい。なお、素子分離領域２ｔと素子分離領域２ｕとは、画素領域内で一体的に形成されている。
　図３に示されるように、各画素１０は、半導体基板２の不純物領域２ａを光電変換部１５の第２電極１５ｃに電気的に接続する接続部５０を層間絶縁層４内に有する。不純物領域２ａは、光電変換部１５に電気的に接続された不純物領域の一例である。不純物領域２ａは、光電変換部１５によって生成される信号電荷を蓄積する電荷蓄積領域の少なくとも一部として機能する。
　接続部５０は、プラグＰ１と、プラグＰ２と、配線部５０ａとを含んでいる。プラグＰ１は、下端が半導体基板２の不純物領域２ａに接続され、上端が配線部５０ａに接続されている。プラグＰ２は、下端が信号検出トランジスタ３４のゲート電極３４ｅに接続され、上端が配線部５０ａに接続されている。配線部５０ａは、プラグＰ１とプラグＰ２とを互いに接続している。プラグＰ１、プラグＰ２及び配線部５０ａによって、不純物領域２ａとゲート電極３４ｅとが互いに電気的に接続されている。つまり、リセットトランジスタ３６のドレイン領域又はソース領域として機能する不純物領域２ａと、信号検出トランジスタ３４のゲート電極３４ｅとは、接続部５０を介して光電変換部１５の第２電極１５ｃに電気的に接続されている。
　プラグＰ１及びＰ２、並びに、配線部５０ａは、導電性材料を用いて形成されている。例えば、プラグＰ１及びＰ２、並びに、配線部５０ａは、不純物がドープされることによって導電性が付与されたポリシリコンを用いて形成されている。なお、プラグＰ１及びＰ２、並びに、配線部５０ａの少なくとも１つは、銅などの金属材料を用いて形成されていてもよい。
　接続部５０は、さらに、配線層５０ｂ及び５０ｃと、ビア５０ｄ、５０ｅ及び５０ｆとを含んでいる。配線部５０ａと第２電極１５ｃとの間に、半導体基板２側からビア５０ｄ、配線層５０ｂ、ビア５０ｅ、配線層５０ｃ、ビア５０ｆの順で設けられている。配線層５０ｂ及び５０ｃと、ビア５０ｄ、５０ｅ及び５０ｆとは、例えば、銅などの金属材料を用いて形成されている。あるいは、配線層５０ｂ及び５０ｃと、ビア５０ｄ、５０ｅ及び５０ｆとは、導電性が付与されたポリシリコンなどの金属材料以外の導電性材料を用いて形成されていてもよい。
　図３に示されるように、配線層５０ｂは、配線層５１及び５２と同層に位置している。例えば、配線層５０ｂと、配線層５１と、配線層５２とは、同時に形成することができる。この場合、配線層５０ｂと、配線層５１と、配線層５２とは、厚さ及び材料が互いに同じである。したがって、配線層５１及び５２も、銅などの金属から形成されていてもよい。
　なお、層間絶縁層４中に配置される配線層の数及び層間絶縁層４中の絶縁層の数は、図３に例示する層数に限定されず、任意に設定可能である。
　半導体基板２に支持された光電変換部１５は、第１電極１５ａと、光電変換層１５ｂと、第２電極１５ｃとを含む。光電変換部１５は、第１電極１５ａと第２電極１５ｃとの間に光電変換層１５ｂが挟まれた構造を有する。
　光電変換部１５の第１電極１５ａは、被写体からの光が入射する側に設けられる。第１電極１５ａは、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）などの透明な導電性材料から形成される。第１電極１５ａは、光電変換層１５ｂ上に直接に形成されていてもよいし、第１電極１５ａと光電変換層１５ｂとの間に他の層が配置されていてもよい。
　光電変換層１５ｂは、光の入射を受けて正及び負の電荷、具体的には、正孔－電子対を発生させる。光電変換層１５ｂは、有機材料又はアモルファスシリコンなどの無機材料から形成される。光電変換層１５ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
　第２電極１５ｃは、第１電極１５ａ及び光電変換層１５ｂよりも半導体基板２の近くに位置している。第２電極１５ｃは、画素１０毎に分離して設けられている。具体的には、第２電極１５ｃは、隣接する他の画素１０の第２電極１５ｃから空間的に分離されることにより、これらから電気的に分離されている。第２電極１５ｃは、光電変換層１５ｂにおいて光電変換によって発生した電荷を収集する。第２電極１５ｃは、例えば、アルミニウム、銅などの金属、金属窒化物、又は、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成されている。
　第１電極１５ａ及び光電変換層１５ｂは、例えば、複数の画素１０に亘って形成される。あるいは、第１電極１５ａ及び光電変換層１５ｂの少なくとも一方が、第２電極１５ｃと同様に、複数の画素１０の間で互いに空間的に分離されていてもよい。
　本実施の形態では、第１容量素子４１は、光電変換部１５と半導体基板２との間において層間絶縁層４内に設けられている。具体的には、第１容量素子４１は、２つ以上の画素１０に接続された信号線の一部を少なくとも含む配線層５１及び５２と、半導体基板２との間に位置する。図３に例示される構成では、第１容量素子４１は、垂直信号線１８の一部を含む配線層５２、及び、フィードバック線２５の一部を含む配線層５１と、半導体基板２との間に位置している。換言すれば、本実施の形態では、第１容量素子４１は、２つ以上の画素１０に接続された信号線の一部を含む配線層よりも半導体基板２の近くに位置するような配置を有する。つまり、本実施の形態では、撮像装置１００が備える複数の配線層のうち、第１容量素子４１の上方に位置する配線層の数は、第１容量素子４１の下方に位置する配線層の数より多い。なお、第１容量素子４１の下方には、配線層が設けられていなくてもよい。
　第１容量素子４１は、上部電極４１ａ、下部電極４１ｃ、及び、上部電極４１ａと下部電極４１ｃとの間に配置された誘電体層４１ｂを有する。上部電極４１ａは、第２電極の一例であり、図３に示される断面視において、配線層５２と半導体基板２との間に位置している。下部電極４１ｃは、第１電極の一例であり、上部電極４１ａと半導体基板２との間に位置する。
　下部電極４１ｃ、誘電体層４１ｂ及び上部電極４１ａは、半導体基板２側からこの順で積層されている。誘電体層４１ｂは、下部電極４１ｃに接触して下部電極４１ｃの全体を覆っている。下部電極４１ｃは、誘電体層４１ｂに覆われることにより、外部に露出していない。上部電極４１ａは、誘電体層４１ｂに接触して誘電体層４１ｂを覆っている。上部電極４１ａと下部電極４１ｃとは、間に誘電体層４１ｂが配置されていることにより、互いに接触していない。
　第１容量素子４１は、トレンチ型キャパシタである。具体的には、第１容量素子４１は、少なくとも１つのトレンチ部を含んでいる。図３に示される例では、第１容量素子４１は、平坦部４１ｄと、２つのトレンチ部４１ｅ及び４１ｆとを含んでいる。２つのトレンチ部４１ｅ及び４１ｆは、断面視において、接続部５０を間に挟むように設けられている。
　平坦部４１ｄは、第１容量素子４１のうち、絶縁層４ｃの上面上に位置する部分である。トレンチ部４１ｅは、第１容量素子４１のうち、絶縁層４ｃに設けられたトレンチ４ｔ内に位置する部分である。トレンチ部４１ｆは、第１容量素子４１のうち、絶縁層４ｃに設けられたトレンチ４ｕ内に位置する部分である。平坦部４１ｄ並びにトレンチ部４１ｅ及び４１ｆの各々において、下部電極４１ｃ及び誘電体層４１ｂはそれぞれ、略均等な膜厚で形成されている。上部電極４１ａは、トレンチ４ｔ及び４ｕ内を充填するように設けられている。あるいは、上部電極４１ａも、略均等な膜厚で形成されていてもよい。
　この構成により、平坦部４１ｄだけでなく、トレンチ部４１ｅ及び４１ｆも第１容量素子４１の容量値に寄与する。第１容量素子４１は、トレンチ部４１ｅ及び４１ｆを有しない平行平板型キャパシタと比較して、トレンチ４ｔ及び４ｕの壁面の表面積に相当する分の容量値が大きくなっている。このように、第１容量素子４１がトレンチ部４１ｅ及び４１ｆを含むことにより、平面視で占める面積の増加を抑制しながら、容量値を大きくすることができる。なお、第１容量素子４１は、トレンチ部４１ｅ及び４１ｆのいずれか一方のみを有してもよい。
　本実施の形態では、下部電極４１ｃ及び上部電極４１ａの少なくとも一方は、２つ以上の電気的な接点を有している。２つ以上の電気的な接点は、それぞれが異なる電気素子に電気的に接続されている。図３に示される例では、下部電極４１ｃが２つの接点４１ｇ及び４１ｈを有する。２つの接点４１ｇ及び４１ｈはそれぞれ、トレンチ部４１ｅ及び４１ｆに設けられている。
　具体的には、接点４１ｇは、トレンチ部４１ｅの底面に設けられている。なお、底面とは、トレンチ部４１ｅの半導体基板２側の面（具体的には、下面）である。接点４１ｇは、トレンチ部４１ｅの底面におけるビアｖ１との接点である。ビアｖ１は、プラグＰ３を介して不純物領域２ｂと接合している。つまり、接点４１ｇは、リセットトランジスタ３６及びフィードバックトランジスタ３８に電気的に接続されている。リセットトランジスタ３６及びフィードバックトランジスタ３８がそれぞれ、接点４１ｇが電気的に接続される電気素子の一例である。このように、第１容量素子が有する１つの接点は、複数の電気素子に接続されていてもよい。
　接点４１ｈは、トレンチ部４１ｆの底面に設けられている。接点４１ｈは、トレンチ部４１ｆの底面におけるビアｖ２との接点である。ビアｖ２は、電極４２ａと接合している。電極４２ａは、絶縁膜４２ｂを介してゲート電極３４ｅに重複している。つまり、電極４２ａとゲート電極３４ｅとによって第２容量素子４２が構成されている。第２容量素子４２が、接点４１ｈが電気的に接続される電気素子の一例である。このように、接点４１ｇと接点４１ｈとはそれぞれ、互いに異なる電気素子に接続されている。
　なお、第２容量素子４２の容量値は、絶縁膜４２ｂの材料若しくは厚み、又は、電極４２ａとゲート電極３４ｅとが重なる面積を調整することにより、所望の容量値を実現することができる。
　第１容量素子４１の形成方法は後述するが、下部電極４１ｃの接点４１ｇ及び４１ｈをトレンチ部４１ｅ及び４１ｆの底面に設けることで、下部電極４１ｃとビアｖ１及びｖ２間のコンタクト抵抗値を小さくすることができる。これにより、各画素１０の当該コンタクト抵抗値のばらつきを抑制することができる。
　第１容量素子４１の下部電極４１ｃ、ビアｖ１、プラグＰ３、ビアｖ２及び電極４２ａは、リセットドレインノード４６の一部を構成している。図２に示されるように、電荷蓄積ノード４４は、第２容量素子４２を介してリセットドレインノード４６に電気的にカップリングされている。そのため、リセットドレインノード４６の電位変動に伴って電荷蓄積ノード４４の電位が変動し得る。
　すなわち、下部電極４１ｃとビアｖ１及びｖ２の各々とのコンタクト抵抗が画素１０間でばらついた場合、リセットドレインノード４６の電位の変動につながる。例えば、各画素１０に同じ光量の光が入射し、光電変換部１５から同量の電荷が生成されたとしても、リセットドレインノード４６の電位が変動してしまうと、電荷蓄積ノード４４の電位が各画素１０で同じにならない。このため、得られた画像としては、ノイズ（ざらつきとも言われる）が発生しているように見えてしまう。
　本実施の形態では、リセットドレインノード４６の抵抗値を小さくすることで、全画素１０でのリセットドレインノード４６の電位を一定に近づけることが可能になる。
　第１容量素子４１の上部電極４１ａは、光電変換部１５の第２電極１５ｃと信号検出トランジスタ３４のゲート電極３４ｅとの間に位置する配線層の一部であり得る。上部電極４１ａは、図３には示されていないパッドに電気的に接続される。パッドは、例えば、所定の電圧が印加される部分である。例えば、パッドは、感度調整線３２を介して上部電極４１ａに接続される。上部電極４１ａは、図５に示されるように、半導体基板２の主面に平行な面内に広がっている。下部電極４１ｃ及び誘電体層４１ｂも同様である。
　上部電極４１ａ及び下部電極４１ｃはそれぞれ、金属又は金属化合物などの導電性材料を用いて形成されている。導電性材料としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）若しくはプラチナ（Ｐｔ）などの金属単体、又は、これらの２つ以上の金属の合金が用いられる。あるいは、導電性材料としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化ハフニウム（ＨｆＮ）などの導電性の金属窒化物が用いられてもよい。上部電極４１ａと下部電極４１ｃとは、同じ種類の材料を用いて形成されてもよく、異なる種類の材料を用いて形成されてもよい。
　誘電体層４１ｂは、酸化シリコンよりも誘電率が高い、いわゆるｈｉｇｈ－ｋ材料を用いて形成されている。具体的には、誘電体層４１ｂは、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）の酸化物を主成分として含有している。
　上述したように、第１容量素子４１は、金属又は金属化合物から形成された２つの電極の間に誘電体が挟まれた「ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造」を有する。ここで、リセットドレインノード４６の電位を画素１０間で均一化するために、上部電極４１ａと下部電極４１ｃとの間を流れるリーク電流を極力小さくすることが望まれる。リーク電流が大きいと、リセットドレインノード４６の電荷が、上部電極４１ａに接続された感度調整線３２に流れてしまうためである。
　理論的には、上部電極４１ａと下部電極４１ｃとの間に位置する誘電体層４１ｂを介して流れるリーク電流はないはずである。しかしながら、本実施の形態では、第１容量素子４１の容量値を大きくするために、誘電体層４１ｂとして、屈折率の高いｈｉｇｈ－ｋ材料を用いる。このため、誘電体層４１ｂのバンドギャップが狭くなる。また、同じ目的で、誘電体層４１ｂの膜厚を約５ｎｍ以上約４０ｎｍ以下の範囲で薄くしている。これらのことから、実際には、リーク電流が増加する傾向にある。
　このリーク電流を抑制するためには、上部電極４１ａ及び下部電極４１ｃの表面粗さを小さくすればよい。リーク電流と各電極の表面粗さとには、表面粗さが大きくなる程、リーク電流が大きくなるという関係がある。例えば、上部電極４１ａ及び下部電極４１ｃの表面粗さが大きい場合、誘電体層４１ｂの厚みが不均一になる。誘電体層４１ｂが薄い部分には電界が集中しやすくなるため、リーク電流が増加しやすくなる。
　これに対して、本実施の形態では、上部電極４１ａ及び下部電極４１ｃを形成する導電性材料として、例えば、ＴｉＮ又はＴａＮを用いる。これにより、ＴｉＮ又はＴａＮは、成膜した際の表面粗さを小さくできるので、第１容量素子４１のリーク電流を抑制することができる。また、上部電極４１ａ及び下部電極４１ｃの表面粗さを均質にすることは、各画素１０での第１容量素子４１の容量値のばらつきを抑えることにも貢献し得る。また、ＴｉＮ又はＴａＮは、シート抵抗が小さいので、リセットドレインノード４６に発生する抵抗成分を少なくすることができる。
　図５は、本実施の形態に係る撮像装置１００が備える画素１０に含まれる第１容量素子４１並びにトレンチ部４１ｅ及び４１ｆの形状及び配置の一例を示す模式的な平面図である。具体的には、図５は、画素１０から光電変換部１５を取り除いて半導体基板２の主面の法線方向から見たときの、上部電極４１ａ、トレンチ部４１ｅ及び４１ｆ、ビアｖ１及びｖ２、不純物領域２ｂ及び２ｃ、並びに、第２容量素子４２の位置関係の一例を示している。
　図５に示される例では、トレンチ部４１ｅ及び４１ｆの各々の略中央に、ビアｖ１及びｖ２が形成されている。なお、トレンチ部４１ｅ及び４１ｆは、その外形が太実線で示されている。ビアｖ１は、接続先である不純物領域２ｂの直上に位置している。ビアｖ２は、電極４２ａの直上に位置している。なお、トレンチ部４１ｅ及び４１ｆの配置及び形状は、特に限定されない。
　図５に例示されるように、本実施の形態によれば、１つの画素１０の第１容量素子４１は、２つ以上のトレンチ部４１ｅ及び４１ｆを有する。トレンチ部４１ｅ及び４１ｆの各々の底面には、図３に示されるように、接点４１ｇ及び４１ｈが設けられている。接点４１ｇ及び４１ｈがそれぞれ、異なる電気素子と電気的な接続を得ることによって、リセットドレインノード４６を最短の経路で回路図通りに設計することが可能になる。また、リセットドレインノード４６は、複数の画素１０に亘って設けられているフィードバック線２５を含む配線層５１、及び、垂直信号線１８を含む配線層５２よりも下方のレイヤで形成されている。このため、リセットドレインノード４６は、ノイズの影響を受けにくい構造となっており、寄生容量による影響を低減することができる。
　図５に示されるように、第１容量素子４１は、平面視において、画素１０の大部分を占めるように設けられている。第１容量素子４１の平面視形状は、略矩形であり、中央に開口ＡＰが設けられている。なお、第１容量素子４１の平面視形状は、上部電極４１ａの平面視形状と略同じである。開口ＡＰは、接続部５０を通過させるための貫通孔である。開口ＡＰが設けられる位置は、特に限定されない。
　また、本実施の形態では、図３を参照して分かるように、第１容量素子４１は、平面視において、不純物領域２ａの少なくとも一部と重なっている。具体的には、上部電極４１ａ及び下部電極４１ｃの少なくとも一方が不純物領域２ａと重なっている。例えば、上部電極４１ａ及び下部電極４１ｃの両方が不純物領域２ａの全体を覆っている。すなわち、平面視において、不純物領域２ａの全体が上部電極４１ａ及び下部電極４１ｃの内部に位置している。
　上部電極４１ａ及び下部電極４１ｃはそれぞれ、遮光性を有する。このため、撮像装置１００に入射され、光電変換部１５で光電変換されずに層間絶縁層４内を進行する光は、上部電極４１ａ又は下部電極４１ｃによって遮光される。これにより、不純物領域２ａに到達する光を抑制することができる。不純物領域２ａに光が入射された場合、電荷が生成されてノイズの原因となる可能性がある。不純物領域２ａに到達する光が抑制されることで、ノイズを低減することができる。
　［３．製造方法］
　続いて、本実施の形態に係る撮像装置１００の製造方法のうち、特に第１容量素子４１を製造する工程について、図６Ａから図６Ｉを用いて説明する。図６Ａから図６Ｉはそれぞれ、第１容量素子４１を製造する工程に含まれる複数の工程を説明するための断面図である。以下では、１つのトレンチ部４１ｅに着目して説明するが、トレンチ部４１ｆについても同様である。
　まず、図６Ａに示されるように、半導体基板２（図示せず）の上方に成膜された絶縁層４ｂにビアｖ１及びｖ３を形成する。このとき、図６Ａには示されていないが、ビアｖ２も同時に形成する。具体的には、まずプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによって、シリコン酸化膜を絶縁層４ｂとして成膜する。その後、成膜した絶縁層４ｂをフォトリソグラフィ及びエッチングによってパターニングすることで、コンタクトホールｈ１及びｈ３を形成する。次に、蒸着法、スパッタリング法、ＣＶＤ法又はメッキなどによって、タングステン（Ｗ）又は銅（Ｃｕ）などの金属材料をコンタクトホールｈ１及びｈ３内に充填することで、ビアｖ１及びｖ３を形成する。
　ビアｖ１は、例えば、第１容量素子４１の下部電極４１ｃに接続される導電性のビアである。図６Ａで示される例では、ビアｖ１の他にビアｖ３を同時に形成している。ビアｖ３は、光電変換部１５の第２電極１５ｃに接続される接続部５０に含まれるビア５０ｄの一部である。
　次に、図６Ｂに示されるように、プラズマＣＶＤ法によって、絶縁層４ｂの全面に絶縁層７１及び絶縁層４ｃを順に成膜する。絶縁層７１は、例えば、シリコン炭窒化膜（ＳｉＣＮ膜）である。絶縁層４ｃは、例えば、シリコン酸化膜である。シリコン炭窒化膜は、ビアｖ１及びｖ３に含まれる金属の拡散を抑制することができる。なお、図３では、絶縁層７１の図示が省略されている。また、絶縁層７１の形成は、必須ではなく、省略されてもよい。
　次に、図６Ｃに示されるように、ドライエッチングにより絶縁層７１及び絶縁層４ｃを貫通するトレンチ４ｔを形成する。トレンチ４ｔは、ビアｖ１を露出させるための貫通孔である。第１容量素子４１が複数のトレンチ部を含む場合、複数のトレンチを同時に形成する。例えば、トレンチ４ｔとトレンチ４ｕとを同時に形成する。
　次に、図６Ｄに示されるように、下部電極４１ｃを形成する。具体的には、まず、窒化チタン膜などの導電性薄膜を成膜する。窒化チタン膜は、例えば、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又はプラズマＣＶＤ法によって形成される。次に、成膜した導電性薄膜上にレジストマスクを形成した後、例えば、塩素（Ｃｌ２）ガスを用いたドライエッチングによって、導電性薄膜の一部を除去し、レジストマスクを酸素アッシング処理で除去する。これにより、図６Ｄに示されるように、所定形状にパターニングされた下部電極４１ｃが形成される。
　なお、トレンチ４ｔの形成工程と、下部電極４１ｃを構成する導電性薄膜の成膜工程とを連続的に行うことにより、下部電極４１ｃとビアｖ１とのコンタクト抵抗を低減することができる。トレンチ４ｔを形成する工程では、ビアｖ１の表面をプラズマに露出させる必要があるため、ビアｖ１が露出している表面の状態は活性化している。この上に、導電性薄膜を形成することで、導電性薄膜とビアｖ１との間には金属結合が形成されやすくなるので、コンタクト抵抗を抑制することができる。
　次に、図６Ｅに示されるように、誘電体層４１ｂを形成する。具体的には、まず、下部電極４１ｃを覆うように絶縁層４ｃの全面に、誘電体膜を成膜する。誘電体膜は、例えば、酸化ハフニウム膜である。酸化ハフニウム膜は、例えば、ＡＬＤ法又はプラズマＣＶＤ法によって形成される。次に、成膜した誘電体膜上にレジストマスクを形成した後、例えば、塩素ガスを用いたドライエッチングによって誘電体膜の一部を除去し、レジストマスクを酸素アッシング処理で除去する。これにより、図６Ｅに示されるように、所定形状にパターニングされた誘電体層４１ｂが形成される。このとき、下部電極４１ｃよりも誘電体層４１ｂを大きく残すことにより、下部電極４１ｃの端部が露出しないように、誘電体層４１ｂによって下部電極４１ｃを完全に覆うことができる。
　次に、図６Ｆに示されるように、上部電極４１ａを形成する。具体的には、まず、誘電体層４１ｂを覆うように絶縁層４ｃの全面に、窒化チタン膜などの導電性薄膜を成膜する。窒化チタン膜は、例えばＡＬＤ法又はプラズマＣＶＤ法によって形成される。次に、成膜した導電性薄膜上にレジストマスクを形成した後、例えば、塩素ガスを用いたドライエッチングによって導電性薄膜の一部を除去する。これにより、図６Ｆに示されるように、所定形状にパターニングされた上部電極４１ａが形成される。このとき、誘電体層４１ｂよりも上部電極４１ａを大きく残すことにより、誘電体層４１ｂの端部が露出しないように、上部電極４１ａによって誘電体層４１ｂを完全に覆うことができる。
　なお、下部電極４１ｃを形成した後、誘電体膜及び導電性薄膜を連続して成膜してもよい。誘電体膜及び導電性薄膜を連続して成膜した後、導電性薄膜及び誘電体膜を順にパターニングすることで、所定形状の上部電極４１ａ及び誘電体層４１ｂを形成してもよい。この場合、上部電極４１ａの端部と誘電体層４１ｂの端部とが略面一になり、上部電極４１ａ及び誘電体層４１ｂの平面視形状が略同じになる。
　以上の工程を経て、平坦部４１ｄ及びトレンチ部４１ｅを含む第１容量素子４１が形成される。
　次に、図６Ｇに示されるように、第１容量素子４１の上部電極４１ａを覆うように、絶縁層４ｄを全面に成膜する。絶縁層４ｄは、例えば、シリコン酸化膜である。
　次に、図６Ｈに示されるように、ビアｖ４及びｖ５と配線層５０ｂ及び５３とを形成する。ビアｖ４及びｖ５の形成は、ビアｖ１及びｖ３と同様にして行われる。すなわち、フォトリソグラフィ及びエッチングによってコンタクトホールを形成した後、形成したコンタクトホール内に金属材料を充填することにより、ビアｖ４及びｖ５を形成する。
　ビアｖ４は、接続部５０に含まれるビア５０ｄの一部である。ビアｖ５及び配線層５３は、図３には示されていないが、第１容量素子４１の上部電極４１ａと感度調整線３２との電気的な接続を行う部分である。図６Ｈでは、上部電極４１ａを貫通するようにビアｖ５が設けられているが、ビアｖ５は、上部電極４１ａの上面に接触していてもよい。
　さらに、図６Ｉに示されるように、絶縁層４ｅの形成と、ビア５０ｅ及びｖ６と配線層５０ｃ及び５４の形成とを行う。具体的な形成方法は、絶縁層４ｄの形成方法、並びに、ビアｖ４及びｖ５と配線層５０ｂ及び５３の形成方法と同様である。
　絶縁層とビア及び配線層との形成を繰り返すことで、所望の積層数からなる層間絶縁層４を形成することができる。これにより、感度調整線３２を含む各種信号線を、画素領域外へ引き出すことが可能になる。
　［４．変形例］
　ここで、実施の形態１の変形例について図７を用いて説明する。
　図７は、本変形例に係る撮像装置が備える画素１１の模式的な断面図である。図７に示されるように、第１容量素子４１のトレンチ部４１ｆの側面に電気的な接点４１ｉが設けられている。具体的には、第１容量素子４１の下部電極４１ｃは、電気的な接点４１ｉを有する。電気的な接点４１ｉは、下部電極４１ｃと配線層５５との接合部分である。
　本変形例では、トレンチ部４１ｆは、絶縁層４ｃ及び４ｇを貫通するように設けられている。絶縁層４ｇは、絶縁層４ｂと絶縁層４ｃとの間に位置する絶縁層である。トレンチ部４１ｆが、複数の絶縁層４ｃ及び４ｇを貫通するように設けられていることにより、絶縁層４ｃと絶縁層４ｇとの間に配線層５５を設けることができる。これにより、トレンチ部４１ｆの側面に接点４１ｉを形成することができる。
　なお、トレンチ部４１ｆが貫通する絶縁層の層数は、２層に限らず、３層以上であってもよい。これにより、トレンチ部４１ｆの側面において、異なる高さに複数の電気的な接点を設けることができる。
　配線層５５は、ビアｖ２の上端と電気的に接続されている。配線層５５は、絶縁層４ｃ及び４ｇに設けられたトレンチ４ｕの側面に露出するように形成されている。これにより、トレンチ４ｕの側面に沿って下部電極４１ｃを形成することで、配線層５５と下部電極４１ｃとを電気的に接続することができる。第１容量素子４１は、下部電極４１ｃの電気的な接点４１ｉと、配線層５５及びビアｖ２を介して第２容量素子４２の電極４２ａに接続されている。
　以上のように、第１容量素子４１の下部電極４１ｃが有する電気的な接点は、トレンチ部４１ｆの底部に設けられていなくてもよく、トレンチ部４１ｆの側面に設けられていてもよい。また、下部電極４１ｃが有する電気的な接点は、第１容量素子４１の平坦部４１ｄに設けられていてもよい。
　（実施の形態２）
　続いて、実施の形態２について説明する。
　実施の形態２に係る撮像装置では、実施の形態１に係る撮像装置と比較して、第１容量素子が含むトレンチ部の個数が相違している。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　図８は、本実施の形態に係る撮像装置が備える画素１１０の模式的な断面図である。図９は、本実施の形態に係る撮像装置が備える画素１１０に含まれる第１容量素子１４１及びトレンチ部の形状及び配置の一例を示す模式的な平面図である。
　図８に示されるように、画素１１０は、実施の形態１に係る画素１０と比較して、第１容量素子４１の代わりに第１容量素子１４１を備える点が相違する。第１容量素子１４１は、３つ以上のトレンチ部を含んでいる。具体的には、第１容量素子１４１は、図９に示されるように、６つのトレンチ部４１ｅ、４１ｆ、１４１ａ、１４１ｂ、１４１ｃ及び１４１ｄを含んでいる。
　トレンチ部４１ｅ及び４１ｆには、図８に示されるように、実施の形態１と同様に、電気的な接点４１ｇ及び４１ｈが設けられている。トレンチ部１４１ａ、１４１ｂ、１４１ｃ及び１４１ｄには、電気的な接点が設けられていない。トレンチ部１４１ａの底面及び側面はそれぞれ、絶縁層４ｂ及び４ｃと接触して覆われている。図９に示されるように、平面視において、トレンチ部１４１ａに重なるビアが設けられていない。トレンチ部１４１ｂ、１４１ｃ及び１４１ｄについても同様である。
　このように、本実施の形態では、第１容量素子１４１がトレンチ部を多く含むことで、容量値を大きくすることができる。第１容量素子１４１の容量値の仕様値は、イメージセンサの品種によって変わることが多い。例えば、明るいシーンを撮像する場合は、リセットトランジスタ３６をオン状態にし、電荷蓄積ノード４４だけでなく、リセットドレインノード４６も電荷蓄積部として使用することができる。この場合、第１容量素子１４１の容量値が大きい程、多くの電荷を蓄積しても信号検出トランジスタ３４のゲート電位は上昇しない。このため、変換ゲインを切り替えることが可能になり、明るいシーンでも白飛びしない画像を提供できるようになる。
　なお、電気的な接点が設けられていないトレンチ部の個数は、４つに限らない。電気的な接点が設けられていないトレンチ部の個数は１つのみでもよく、２つ若しくは３つ、又は５つ以上であってもよい。また、電気的な接点が設けられているトレンチ部の個数は、２つに限られず、１つのみでもよく、３つ以上でもよい。
　なお、本実施の形態では、図８及び図９に示されるように、第１容量素子１４１の上方には、配線層５１及び５２が設けられている。上述したように、配線層５１及び５２は、一例として、垂直信号線１８及びフィードバック線２５などを含んでいる。
　このとき、第１容量素子１４１の上部電極４１ａと配線層５１及び５２との間には、寄生容量が発生する。特に、垂直信号線１８及びフィードバック線２５の電位は、各画素１０の明暗によって時間的に変動する。このため、寄生容量成分は、垂直信号線１８及びフィードバック線２５のノイズ成分となって検出される。
　寄生容量値は、配線層５１及び５２と上部電極４１ａとの間の絶縁膜の誘電率、及び、これらの間に生じる差分電圧に比例する。これに対して、寄生容量値を小さくするため、図１０に示されるように、第１容量素子１４１の上部電極４１ａと配線層５１及び５２とが重ならないように配置させてもよい。これにより、寄生容量に基づくノイズ成分を抑制することができる。なお、図１０は、実施の形態２の変形例に係る撮像装置が備える画素１１１に含まれる第１容量素子１４１及びトレンチ部の形状及び配置の一例を示す模式的な平面図である。
　本変形例では、図８と図１０とを比較して分かるように、平面視において、第１容量素子１４１が画素内で占める面積が小さくなっている。このため、第１容量素子１４１の平坦部４１ｄの容量値が小さくなる。
　一方で、第１容量素子１４１に所望の容量値を実現させるには、平面視において、第１容量素子１４１に一定の電極面積を確保させる必要がある。この電極面積を確保することと、配線層との重なりを抑制することとはトレードオフの関係にある。つまり、電極面積を大きくした場合には、配線層との重なりを避けることが難しくなる。
　これに対して、本変形例に係る第１容量素子１４１では、平面視における配線層との重なりを避けつつ、複数のトレンチ部４１ｅ、４１ｆ、１４１ａ、１４１ｂ、１４１ｃ及び１４１ｄを設けることで、これらのトレンチ部の側壁を活用して電極面積を稼ぐことができる。これにより、寄生容量に起因するノイズ成分を抑制しながら、第１容量素子１４１の容量値を増加させることができる。
　（実施の形態３）
　続いて、実施の形態３について説明する。
　実施の形態３に係る撮像装置では、実施の形態１及び２に係る撮像装置と比較して、その回路構成が相違している。以下では、実施の形態１及び２との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　図１１は、本実施の形態に係る撮像装置が備える画素２１０の回路構成の一例を示す図である。図１１に示されるように、画素２１０は、実施の形態１に係る画素１０と比較して、第２容量素子４２と、フィードバックトランジスタ３８とを備えない点が相違している。画素２１０では、リセットドレインノード４６が設けられていない。また、画素２１０では、リセットトランジスタ３６が、第１容量素子４１の一対の電極の一方とフィードバック線２５との間に設けられている。すなわち、リセットトランジスタ３６は、実施の形態１に係るフィードバックトランジスタ３８と同じ位置に設けられている。
　図１１に示されるように、電荷蓄積ノード４４は、第１容量素子４１の一対の電極の一方に接続されている。このため、第１容量素子４１は、電荷蓄積部として機能する。すなわち、光電変換部１５において生成された信号電荷は、第１容量素子４１にも蓄積される。これにより、画素２１０内での信号電荷の蓄積量を高めることができるので、明るいシーンでも白飛びの発生を抑制することができる。
　図１２は、本実施の形態に係る撮像装置が備える画素２１０の模式的な断面図である。図１２に示されるように、図３に示されるフィードバックトランジスタ３８の代わりに、フィードバックトランジスタ３８と同じ位置にリセットトランジスタ３６が設けられている。つまり、不純物領域２ｂは、リセットトランジスタ３６のソース領域及びドレイン領域の一方である。不純物領域２ｃは、リセットトランジスタ３６のソース領域及びドレイン領域の他方である。
　また、図１２に示されるように、画素２１０は、接続部５０の代わりに接続部２５０を備える。接続部２５０は、図３に示されるプラグＰ１及び配線部５０ａを備えていない。接続部２５０は、光電変換部１５の第２電極１５ｃと、信号検出トランジスタ３４のゲート電極３４ｅとを電気的に接続している。
　ゲート電極３４ｅは、プラグＰ４及び配線部２５０ａを介してビアｖ２に接続されている。ビアｖ２は、実施の形態１と同様に、第１容量素子４１の下部電極４１ｃに接続されている。この構成により、図１２に示されるように、光電変換部１５の第２電極１５ｃは、接続部２５０と、ゲート電極３４ｅと、プラグＰ４と、配線部２５０ａと、ビアｖ２と、第１容量素子４１の下部電極４１ｃと、ビアｖ１と、プラグＰ３とを介して不純物領域２ｂに接続されている。つまり、第２電極１５ｃと、接続部２５０と、ゲート電極３４ｅと、プラグＰ４と、配線部２５０ａと、ビアｖ２と、第１容量素子４１の下部電極４１ｃと、ビアｖ１と、プラグＰ３と、不純物領域２ｂとが電荷蓄積ノード４４として機能する。
　以上のように、本実施の形態では、光電変換部１５において発生した信号電荷を蓄積する電荷蓄積部の容量を大きくすることができるので、明るいシーンでも白飛びの発生を抑制することができる。
　（実施の形態４）
　続いて、実施の形態４について説明する。
　実施の形態４に係る撮像装置では、実施の形態１から３に係る撮像装置と比較して、電気的な接点が上部電極に設けられている点が相違している。以下では、実施の形態１から３との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　図１３は、本実施の形態に係る撮像装置が備える画素３１０の模式的な断面図である。図１３に示されるように、画素３１０は、実施の形態１に係る画素１０と比較して、接続部５０の代わりに接続部３５０を備える。
　接続部３５０は、プラグＰ５と、配線部３５０ａと、電極３４２ａと、ビアｖ７、３５０ｄ、５０ｅ及び５０ｆと、配線層５０ｂ及び５０ｃとを含んでいる。接続部３５０は、光電変換部１５の第２電極１５ｃと信号検出トランジスタ３４のゲート電極３４ｅを電気的に接続している。また、図１３には示されていないが、ゲート電極３４ｅは、不純物領域２ａに電気的に接続されている。
　また、図１３に示されるように、画素３１０は、実施の形態１に係る画素１０と比較して、第１容量素子４１及び第２容量素子４２の代わりに、第１容量素子３４１及び第２容量素子３４２を備える。第１容量素子３４１は、上部電極３４１ａ、誘電体層４１ｂ及び下部電極４１ｃを有する。
　第１容量素子３４１の上部電極３４１ａは、電極部３４２ｂを有する。電極部３４２ｂは、上部電極３４１ａから絶縁層４ｃの上面上に延びるように設けられた部分である。具体的には、電極部３４２ｂは、平面視において、接続部３５０に含まれる電極３４２ａの一部と重複している。これにより、電極部３４２ｂと電極３４２ａの一部とによって、第２容量素子３４２が形成されている。
　また、第１容量素子３４１の上部電極３４１ａは、接点３４１ｇ及び３４１ｈを有する。接点３４１ｇ及び３４１ｈは、上部電極３４１ａの絶縁層４ｃ上に延びた部分に設けられている。
　接点３４１ｇは、上部電極３４１ａの底面に設けられている。接点３４１ｇは、ビアｖ８に接続され、ビアｖ８及びプラグＰ３を介して不純物領域２ｂに接続されている。すなわち、接点３４１ｇは、リセットトランジスタ３６及びフィードバックトランジスタ３８に接続されている。本実施の形態では、実施の形態１と同様に、リセットトランジスタ３６及びフィードバックトランジスタ３８がそれぞれ、接点３４１ｇが電気的に接続される電気素子の一例である。
　接点３４１ｈは、上部電極３４１ａと電極部３４２ｂとの接続部分である。すなわち、接点３４１ｈは、第２容量素子３４２に接続されている。本実施の形態では、第２容量素子３４２が、接点３４１ｈが電気的に接続される電気素子の一例である。
　なお、図１３に示される例では、下部電極４１ｃにも接点４１ｇが設けられている。接点４１ｇは、ビアｖ１に接続されている。図１３には示されていないが、接点４１ｇは、ビアｖ１を介して感度調整線３２に接続されている。
　以上のように、本実施の形態に係る撮像装置では、第１容量素子３４１の上部電極３４１ａに２つの接点３４１ｇ及び３４１ｈが設けられている。また、接点３４１ｇ及び３４１ｈは、第１容量素子３４１のトレンチ部４１ｅ以外の部分に設けられている。また、接点３４１ｇ及び３４１ｈは、上部電極３４１ａの上面に設けられていてもよい。すなわち、第１容量素子３４１上に設けられたビアと上部電極３４１ａとが電気的に接続されていてもよい。
　また、少なくとも１つの接点が、トレンチ部４１ｅにおける上部電極３４１ａに設けられていてもよい。例えば、図１３では、上部電極３４１ａがトレンチ４ｔを充填するように設けられているが、上部電極３４１ａは、トレンチ４ｔ内においても均一な膜厚で構成されていてもよく、誘電体層４１ｂ及び下部電極４１ｃと同様に、トレンチ４ｔの底面及び側面に沿って湾曲した形状を有してもよい。この場合に、接点が、トレンチ部４１ｅにおいて上部電極３４１ａの内側の底面に設けられていてもよい。あるいは、接点は、トレンチ部４１ｅの上部電極３４１ａの内側の側面に設けられていてもよい。
　（実施の形態５）
　続いて、実施の形態５について説明する。
　実施の形態５に係る撮像装置では、実施の形態１から４に係る撮像装置と比較して、光電変換部が半導体基板内に設けられている点が相違している。以下では、実施の形態１から４との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　図１４は、本実施の形態に係る撮像装置が備える画素４１０の模式的な断面図である。
　図１４に示されるように、画素４１０は、光電変換部１５の代わりに、フォトダイオードＰＤを備える。フォトダイオードＰＤは、光電変換部の一例であり、例えば、ＰＮ接合を有するフォトダイオードである。フォトダイオードＰＤは、半導体基板２内に形成された不純物領域などによって形成されている。
　本実施の形態に係る撮像装置は、裏面照射型のＣＭＯＳイメージセンサである。なお、裏面とは、半導体基板２が有する２つの主面の一方であり、層間絶縁層４が設けられる主面とは反対側の面である。本実施の形態に係る撮像装置では、半導体基板２の裏面側から、すなわち、図１４において紙面上方から光が入射する。
　また、本実施の形態に係る撮像装置は、チップスタック構造を有する。具体的には、撮像装置は、第１チップ４１０ａと、第２チップ４１０ｂとを備える。第１チップ４１０ａと第２チップ４１０ｂとは、縦方向に重ねて配置、すなわち、スタックされている。
　図１４に示されるように、第１チップ４１０ａは、半導体基板２と、層間絶縁層４とを備える。第２チップ４１０ｂは、半導体基板４０２と、層間絶縁層４０４とを備える。第１チップ４１０ａ及び第２チップ４１０ｂがそれぞれ製造された後、重ねて配置されることで、画素４１０を備える撮像装置が形成される。具体的には、半導体基板２の主面上に形成された層間絶縁層４と、半導体基板４０２の主面上に形成された層間絶縁層４０４とが貼り合わされている。なお、図１４では、貼り合わせ面を一点鎖線で模式的に示している。本実施の形態では、層間絶縁層４が、５つの絶縁層４ａ、４ｂ、４ｃ、４ｄ及び４ｅを備える。層間絶縁層４０４は、２つの絶縁層４０４ａ及び４０４ｂを備える。層間絶縁層４及び４０４の各々の層数は、これらに限定されない。
　図１４に示される例では、第１チップ４１０ａには、リセットトランジスタ３６、フィードバックトランジスタ３８及び第１容量素子１４１が設けられている。第２チップ４１０ｂには、信号検出トランジスタ３４及びアドレストランジスタ４０が設けられている。第２容量素子４２は、層間絶縁層４内に設けられていてもよく、層間絶縁層４０４内に設けられていてもよい。画素４１０の信号検出回路ＳＣに含まれる各素子は、第１チップ４１０ａ及び第２チップ４１０ｂのいずれに設けられていてもよい。
　図１４に示されるように、層間絶縁層４の最上層（紙面上の下側の層）である絶縁層４ｅには、導電性の端子部６０が設けられている。同様に、層間絶縁層４０４の最上層である絶縁層４０４ｂには、導電性の端子部４６０が設けられている。端子部６０及び端子部４６０が接触して接続されることにより、半導体基板２に設けられた各素子と、半導体基板４０２に設けられた各素子との電気的な接続を行うことができる。
　本実施の形態では、第１容量素子１４１のトレンチ部４１ｅの底面に接点４１ｇが設けられている。接点４１ｇは、ビアｖ１を介してリセットトランジスタ３６に接続されている。
　また、第１容量素子１４１のトレンチ部４１ｆの底面に接点４１ｈが設けられている。接点４１ｈは、図１４には示されていないが、第２容量素子４２に電気的に接続されている。第２容量素子４２は、例えば、第１チップ４１０ａ内に設けられている。このように、第１容量素子１４１が有する２つ以上の電気的な接点が接続される２つ以上の電気素子は、第１容量素子１４１が設けられた第１チップ４１０ａに設けられている。
　なお、第１容量素子１４１が有する２つ以上の電気的な接点が接続される２つ以上の電気素子は、第１チップ４１０ａ内に設けられていなくてもよい。少なくとも１つの電気素子、又は、全ての電気素子が第２チップ４１０ｂに接続されていてもよい。
　図１５は、本変形例に係る撮像装置が備える画素４１１の模式的な断面図である。図１５に示される画素４１１では、第１チップ４１０ａには、リセットトランジスタ３６及び第１容量素子１４１が設けられている。第２チップ４１０ｂには、フィードバックトランジスタ３８が設けられている。信号検出トランジスタ３４、アドレストランジスタ４０及び第２容量素子４２は、第１チップ４１０ａに設けられていてもよく、第２チップ４１０ｂ内に設けられていてもよい。
　図１５に示されるように、画素４１１は、第１容量素子３４１を備える。第１容量素子３４１の上部電極３４１ａは、接点３４１ｇ及び３４１ｉを備える。接点３４１ｇは、リセットトランジスタ３６に電気的に接続されている。つまり、リセットトランジスタ３６が電気素子の一例である。接点３４１ｉは、フィードバックトランジスタ３８に電気的に接続されている。つまり、フィードバックトランジスタ３８が電気素子の一例である。
　このように、第１容量素子３４１が有する２つ以上の接点が接続される２つ以上の電気素子は、第１チップ４１０ａと第２チップ４１０ｂとにそれぞれ設けられていてもよい。すなわち、第１チップ４１０ａと第２チップ４１０ｂとがスタックされることにより、接点と電気素子とが電気的に接続されてもよい。
　（他の実施の形態）
　以上、１つ又は複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　図１６は、実施の形態１の他の変形例に係る撮像装置が備える画素１２の模式的な断面図である。図１６に示されるように、画素１２において、第１容量素子４１の上部電極４１ａは、ビアを介して感度調整線３２と電気的に接続されている。感度調整線３２は、画素領域内から画素領域外へ延びている。感度調整線３２は、画素領域外において、ビアを介してパッド７０と電気的に接続されている。したがって、上部電極４１ａは、感度調整線３２を介してパッド７０と電気的に接続されている。
　例えば、上記の実施の形態において、撮像装置の層間絶縁層に含まれる絶縁層及び配線層の数は、特に限定されない。また、層間絶縁層内における容量素子の位置も特に限定されない。
　また、例えば、第１容量素子が含むトレンチ部の個数は、１つのみであってもよい。第１容量素子が含むトレンチ部のいずれにも電気的な接点が設けられていなくてもよい。この場合、２つ以上の電気的な接点は、第１容量素子の平坦部における上部電極に設けられていてもよく、平坦部における下部電極に設けられていてもよい。電気的な接点は、上部電極又は下部電極の上面及び下面のいずれに設けられていてもよい。
　また、例えば、誘電体層４１ｂは、ｈｉｇｈ－ｋ材料を用いた薄膜ではなく、シリコン酸化膜又はシリコン窒化膜などの絶縁膜であってもよい。
　また、例えば、撮像装置の信号検出回路ＳＣに含まれる各トランジスタは、ＰチャネルＭＯＳＦＥＴであってもよい。また、各トランジスタは、ＦＥＴでなくてもよく、バイポーラトランジスタであってもよい。
　また、上記の各実施の形態は、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示の一態様に係る撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。例えば、本開示の一態様に係る撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、及び、車両に搭載されて使用されるカメラなどに用いることができる。
２、４０２　半導体基板
２ａ、２ｂ、２ｃ　不純物領域
２ｔ、２ｕ　素子分離領域
４、４０４　層間絶縁層
４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ、７１、４０４ａ、４０４ｂ　絶縁層
４ｔ、４ｕ　トレンチ
１０、１１、１１０、１１１、２１０、３１０、４１０、４１１　画素
１５　光電変換部
１５ａ　第１電極
１５ｂ　光電変換層
１５ｃ　第２電極
１６　垂直走査回路
１７　蓄積制御線
１８　垂直信号線
１９　負荷回路
２０　カラム信号処理回路
２１　水平信号読み出し回路
２２　電源配線
２３　水平共通信号線
２４　反転増幅器
２５　フィードバック線
２６　リセット信号線
２８　フィードバック制御線
３０　アドレス信号線
３２　感度調整線
３４　信号検出トランジスタ
３４ｅ、３６ｅ、３８ｅ　ゲート電極
３４ｇ、３６ｇ、３８ｇ　ゲート絶縁層
３６　リセットトランジスタ
３８　フィードバックトランジスタ
４０　アドレストランジスタ
４１、１４１、３４１　第１容量素子
４１ａ、３４１ａ　上部電極
４１ｂ　誘電体層
４１ｃ　下部電極
４１ｄ　平坦部
４１ｅ、４１ｆ、１４１ａ、１４１ｂ、１４１ｃ、１４１ｄ　トレンチ部
４１ｇ、４１ｈ、４１ｉ、３４１ｇ、３４１ｈ、３４１ｉ　接点
４２、３４２　第２容量素子
４２ａ、３４２ａ　電極
４２ｂ　絶縁膜
４４　電荷蓄積ノード
４６　リセットドレインノード
５０、２５０、３５０　接続部
５０ａ、２５０ａ、３５０ａ　配線部
５０ｂ、５０ｃ、５１、５２、５３、５４、５５　配線層
５０ｄ、５０ｅ、５０ｆ、３５０ｄ、ｖ１、ｖ２、ｖ３、ｖ４、ｖ５、ｖ６、ｖ７、ｖ８　ビア
６０、４６０　端子部
１００　撮像装置
３４２ｂ　電極部
４１０ａ　第１チップ
４１０ｂ　第２チップ
ｈ１、ｈ３　コンタクトホール
ＡＰ　開口
ＦＣ　フィードバック回路
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５　プラグ
ＰＤ　フォトダイオード
ＲＡ　画素領域
ＳＣ　信号検出回路

Claims (16)

  1. 　半導体基板と、
    　複数の画素と、を備え、
    　前記複数の画素の各々は、前記半導体基板の上方に設けられた第１電極、前記半導体基板の上方に設けられた第２電極、及び前記第１電極と前記第２電極との間に位置する誘電体層を含む第１容量素子を含み、
    　前記第１電極及び前記第２電極の少なくとも一方は、第１の電気素子に電気的に接続される第１の電気的な接点と、前記第１の電気素子と異なる第２の電気素子に電気的に接続される第２の電気的な接点と、を有し、
    　前記第１容量素子は、トレンチ形状を有する少なくとも１つのトレンチ部を含む、
    　撮像装置。
  2. 　前記第１の電気的な接点及び前記第２の電気的な接点の少なくとも一方は、前記少なくとも１つのトレンチ部に設けられている、
    　請求項１に記載の撮像装置。
  3. 　前記第１の電気的な接点及び前記第２の電気的な接点の前記少なくとも一方は、前記少なくとも１つのトレンチ部の底面に設けられている、
    　請求項２に記載の撮像装置。
  4. 　前記第１の電気的な接点は、前記少なくとも１つのトレンチ部に設けられており、
    　前記第２の電気的な接点は、前記少なくとも１つのトレンチ部以外に設けられている、
    　請求項１に記載の撮像装置。
  5. 　前記少なくとも１つのトレンチ部は、複数のトレンチ部を含み、
    　前記複数のトレンチ部は、前記第１の電気的な接点及び前記第２の電気的な接点が設けられていないトレンチ部を含む、
    　請求項１から４のいずれか１項に記載の撮像装置。
  6. 　前記第１電極は、前記第２電極よりも前記半導体基板の近くに設けられ、前記第１の電気的な接点及び前記第２の電気的な接点を有する、
    　請求項１から５のいずれか１項に記載の撮像装置。
  7. 　前記第２電極は、前記第１電極よりも前記半導体基板から離れて設けられ、前記第１の電気的な接点及び前記第２の電気的な接点を有する、
    　請求項１から５のいずれか１項に記載の撮像装置。
  8. 　前記第１電極及び前記第２電極は、ＴｉＮ又はＴａＮを含有する、
    　請求項１から７のいずれか１項に記載の撮像装置。
  9. 　さらに、前記半導体基板の上方に設けられた複数の配線層を備え、
    　前記複数の配線層のうち、前記第１容量素子の上方に位置する配線層の数は、前記第１容量素子の下方に位置する配線層の数より多い、
    　請求項１から８のいずれか１項に記載の撮像装置。
  10. 　前記第１の電気的な接点及び前記第２の電気的な接点は、いずれもビアに接続されている、
    　請求項１から９のいずれか１項に記載の撮像装置。
  11. 　前記複数の画素の各々は、
    　光電変換部と、
    　前記光電変換部に電気的に接続され、前記半導体基板内に設けられた不純物領域と、をさらに含み、
    　平面視において、前記第１容量素子は、前記不純物領域の少なくとも一部と重なっている、
    　請求項１から１０のいずれか１項に記載の撮像装置。
  12. 　前記複数の画素の各々は、
    　光電変換部と、
    　前記光電変換部に電気的に接続され、前記半導体基板内に設けられた不純物領域と、
    　前記不純物領域に電気的に接続されたトランジスタと、
    　第２容量素子と、をさらに含み、
    　前記トランジスタは、前記第１の電気的な接点及び前記第２の電気的な接点の一方であり、
    　前記第２容量素子は、前記第１の電気的な接点及び前記第２の電気的な接点の他方である、
    　請求項１から１０のいずれか１項に記載の撮像装置。
  13. 　前記トランジスタは、前記光電変換部で生成されて前記不純物領域に蓄積される電荷をリセットするリセットトランジスタである、
    　請求項１２に記載の撮像装置。
  14. 　前記第２容量素子は、前記第１電極又は前記第２電極を介して前記不純物領域に電気的に接続されている、
    　請求項１２又は１３に記載の撮像装置。
  15. 　前記複数の画素の各々は、
    　光電変換部と、
    　前記光電変換部に電気的に接続され、前記半導体基板内に設けられた不純物領域と、をさらに含み、
    　前記第１電極は、前記第２電極よりも前記半導体基板の近くに設けられ、かつ、前記不純物領域に電気的に接続され、
    　前記第２電極は、所定の電圧値が印加されるパッドに電気的に接続されている、
    　請求項１から１０のいずれか１項に記載の撮像装置。
  16. 　前記撮像装置は、さらに、前記パッドと前記第２電極とに電気的に接続し、前記撮像装置の感度を調整するための感度調整線を含む、
    　請求項１５に記載の撮像装置。
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