CN113711358A - 摄像装置 - Google Patents

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Abstract

本公开的一个方式所涉及的摄像装置具备半导体基板以及多个像素。多个像素中的各个像素包括第1电容元件，该第1电容元件包括被设置于半导体基板的上方的第1电极、被设置于半导体基板的上方的第2电极、以及位于第1电极与第2电极之间的介电体层。第1电极及第2电极中的至少一方具有：与第1电气元件电连接的第1电接点、以及与不同于第1电气元件的第2电气元件电连接的第2电接点。第1电容元件包括具有沟槽形状的至少1个沟槽部。

Description

摄像装置
技术领域
本公开涉及摄像装置。
背景技术
提出了具有如下构造的摄像装置：在形成有CCD(电荷耦合器件(Charge CoupledDevice))电路或者CMOS(互补金属氧化物半导体(Complementary Metal OxideSemiconductor))电路的半导体基板的上方，配置了光电转换层。在半导体基板的上方具有光电转换层的摄像装置也称为层叠型的摄像装置。例如，专利文献1公开了具有这样的层叠型的构造的固体摄像元件。
层叠型的摄像装置将通过光电转换而产生的电荷向电荷积蓄区域积蓄，并由包含CCD电路或者CMOS电路的读出电路将该积蓄的电荷读出。光电转换层一般被配置在对形成有读出电路的半导体基板进行覆盖的绝缘层上。绝缘层上的光电转换层经由被设置在绝缘层中的连接部与读出电路电连接。
在先技术文献
专利文献
专利文献1:日本特开2018-195803号公报
发明内容
本发明所要解决的课题
在摄像装置的领域中要求减小噪声。
用于解决课题的手段
本公开的一个方式所涉及的摄像装置具备半导体基板以及多个像素。所述多个像素中的各个像素包括第1电容元件，该第1电容元件包括被设置于所述半导体基板的上方的第1电极、被设置于所述半导体基板的上方的第2电极、以及位于所述第1电极与所述第2电极之间的介电体层。所述第1电极及所述第2电极中的至少一方具有：与第1电气元件电连接的第1电接点、以及与不同于所述第1电气元件的第2电气元件电连接的第2电接点。所述第1电容元件包括具有沟槽形状的至少1个沟槽部。
概括性或者具体性的方式也可以通过元件、设备、系统、集成电路或者方法来实现。另外，概括性或者具体性的方式也可以通过元件、设备、装置、系统、集成电路及方法的任意组合来实现。
发明效果
根据本公开的一个方式，提供能够进一步减小噪声的摄像装置。
附图说明
图1是表示实施方式1所涉及的摄像装置的例示性的电路构成的图。
图2是表示实施方式1所涉及的摄像装置所具备的像素的电路构成的一例的图。
图3是实施方式1所涉及的摄像装置所具备的像素的示意性的截面图。
图4是表示实施方式1所涉及的摄像装置所具备的像素中包括的各元件的布局的一例的示意性的平面图。
图5是表示实施方式1所涉及的摄像装置所具备的像素中包括的第1电容元件及沟槽部的形状及配置的一例的示意性的平面图。
图6A是用于说明实施方式1所涉及的摄像装置的制造方法中包括的过孔的形成工序的示意性的截面图。
图6B是用于说明实施方式1所涉及的摄像装置的制造方法中包括的绝缘层的形成工序的示意性的截面图。
图6C是用于说明实施方式1所涉及的摄像装置的制造方法中包括的沟槽的形成工序的示意性的截面图。
图6D是用于说明实施方式1所涉及的摄像装置的制造方法中包括的下部电极的形成工序的示意性的截面图。
图6E是用于说明实施方式1所涉及的摄像装置的制造方法中包括的介电体层的形成工序的示意性的截面图。
图6F是用于说明实施方式1所涉及的摄像装置的制造方法中包括的上部电极的形成工序的示意性的截面图。
图6G是用于说明实施方式1所涉及的摄像装置的制造方法中包括的绝缘层的工序的示意性的截面图。
图6H是用于说明实施方式1所涉及的摄像装置的制造方法中包括的过孔及布线层的形成工序的示意性的截面图。
图6I是用于说明实施方式1所涉及的摄像装置的制造方法中包括的绝缘层、过孔及布线层的形成工序的示意性的截面图。
图7是实施方式1的变形例所涉及的摄像装置所具备的像素的示意性的截面图。
图8是实施方式2所涉及的摄像装置所具备的像素的示意性的截面图。
图9是表示实施方式2所涉及的摄像装置所具备的像素中包括的第1电容元件及沟槽部的形状及配置的一例的示意性的平面图。
图10是表示实施方式2的变形例所涉及的摄像装置所具备的像素中包括的第1电容元件及沟槽部的形状及配置的一例的示意性的平面图。
图11是表示实施方式3所涉及的摄像装置所具备的像素的电路构成的一例的图。
图12是实施方式3所涉及的摄像装置所具备的像素的示意性的截面图。
图13是实施方式4所涉及的摄像装置所具备的像素的示意性的截面图。
图14是实施方式5所涉及的摄像装置所具备的像素的示意性的截面图。
图15是实施方式5的变形例所涉及的摄像装置所具备的像素的示意性的截面图。
图16是实施方式1的其他变形例所涉及的摄像装置所具备的像素的示意性的截面图。
具体实施方式
(本公开的概要)
根据本公开的非限定性的某例示性实施方式，提供以下方式。
本公开的一个方式所涉及的摄像装置具备半导体基板以及多个像素。所述多个像素中的各个像素包括第1电容元件，该第1电容元件包括被设置于所述半导体基板的上方的第1电极、被设置于所述半导体基板的上方的第2电极、以及位于所述第1电极与所述第2电极之间的介电体层。所述第1电极及所述第2电极中的至少一方具有：与第1电气元件电连接的第1电接点、以及与不同于所述第1电气元件的第2电气元件电连接的第2电接点。所述第1电容元件包括具有沟槽形状的至少1个沟槽部。
由此，在第1电容元件设置有2个以上的电接点，因此能够提高将第1电容元件与多个电气元件电连接的布线的布局的自由度。因此，例如，即使在狭小像素区域内也能够以不容易产生布线间的寄生电容的方式设置布线，因此能够减小噪声。像这样，能够实现能进一步减小噪声的摄像装置。另外，通过提高布线的布局的自由度，能够缩小像素面积，因此实现了摄像装置的微细化。
另外，例如也可以是，所述第1电接点及所述第2电接点中的至少一方被设置于所述至少1个沟槽部。另外，例如也可以是，所述第1电接点及所述第2电接点中的所述至少一方被设置于所述至少1个沟槽部的底面。另外，例如也可以是，所述第1电接点被设置于所述至少1个沟槽部，所述第2电接点被设置于所述至少1个沟槽部以外。
像这样，能够利用沟槽部的底面或者侧面进行与电气元件的电连接。也就是说，能够不仅在第1电容元件的平坦部而且也在平坦部以外设置电接点，因此能够提高布线的布局的自由度。
另外，例如也可以是，所述至少1个沟槽部包括多个沟槽部，所述多个沟槽部包括未设置所述第1电接点及所述第2电接点的沟槽部。
由此，能够在平面图中抑制第1电容元件所占的面积的增加，并且使第1电容元件的电容值变大。也就是说，能够在狭小像素面积之中设置具有大电容值的第1电容元件。
另外，例如也可以是，所述第1电极被设置为比所述第2电极更靠近所述半导体基板，具有所述第1电接点及所述第2电接点。
由此，例如，能够在形成沟槽时使过孔或者布线部的露出部分暴露于等离子体，能够使该露出部分活化。通过将露出部分与第1电容元件的第1电极用接点连接，能够使过孔或者布线部与第1电极的接触电阻变小。通过接触电阻变小，能够使像素间的接触电阻的不均(偏差)变小，因此能够抑制由摄像装置生成的图像的颗粒感。像这样，能够实现能进一步减小噪声的摄像装置。
另外，例如也可以是，所述第2电极被设置为比所述第1电极更远离所述半导体基板，且具有所述第1电接点及所述第2电接点。
由此，设置电接点的电极不限定于第1电极，因此能够进一步提高布线的布局的自由度。
另外，例如也可以是，所述第1电极及所述第2电极也可以含有TiN或者TaN。
由此，能够形成表面粗糙度小的第1电极及第2电极。因此，第1电极与第2电极的间隔的不均(偏差)得到抑制，因此也能够抑制第1电容元件的电容值的不均(偏差)。
另外，例如也可以是，本公开的一个方式所涉及的摄像装置还具备被设置于所述半导体基板的上方的多个布线层，所述多个布线层之中的位于所述第1电容元件的上方的布线层的数量比位于所述第1电容元件的下方的布线层的数量多。
在半导体基板大多形成杂质区域，该杂质区域作为用于积蓄由光电转换部生成的信号电荷的电荷积蓄部的一部分发挥功能。能够使接近于半导体基板的布线层变少，因此能够抑制由于布线层所引起的寄生电容成分造成电荷积蓄部的电位变动。因此，能够实现能进一步减小噪声的摄像装置。
另外，例如也可以是，所述第1电接点及所述第2电接点都与过孔连接。
由此，例如，通过在形成沟槽时使过孔的上端暴露于等离子体，过孔的上端活化。因此，易于进行过孔的上端与第1电容元件的电极之间的金属键合，因此能够使过孔与第1电容元件的电极之间的接触电阻变小。
另外，例如也可以是，所述多个像素中的各个像素还包括：光电转换部、以及与所述光电转换部电连接且被设置在所述半导体基板内的杂质区域，在平面图中，所述第1电容元件与所述杂质区域的至少一部分重叠。
由此，在第1电极或者第2电极使用具有遮光性的材料被形成的情况下，能够由第1电容元件抑制向摄像装置入射的光到达杂质区域。因此，能够抑制在杂质区域中生成无用的电荷，能够进一步减小噪声。
另外，例如也可以是，所述多个像素中的各个像素还包括：光电转换部、与所述光电转换部电连接且被设置在所述半导体基板内的杂质区域、与所述杂质区域电连接的晶体管、以及第2电容元件，所述晶体管是所述第1电接点及所述第2电接点中的一方，所述第2电容元件是所述第1电接点及所述第2电接点中的另一方。另外，例如也可以是，所述晶体管是将由所述光电转换部生成并被积蓄至所述杂质区域的电荷复位的复位晶体管。
由此，能够使第1电极或者第2电极成为与第2电容元件的一方的电极及晶体管的源极区域或者漏极区域相同的电位。例如，能够将第1电极或者第2电极、第2电容元件的一方的电极、以及晶体管的源极区域或者漏极区域，作为复位漏极节点利用。
另外，例如也可以是，所述第2电容元件也可以经由所述第1电极或者所述第2电极与所述杂质区域电连接。
由此，能够将第1电容元件的第1电极或者第2电极作为布线的一部分利用。因此，能够减少电连接所需的专用的布线，因此能够使像素内的空间变大，能够进一步提高其他布线的布局的自由度。
另外，例如也可以是，所述多个像素中的各个像素还包括：光电转换部、以及与所述光电转换部电连接且被设置在所述半导体基板内的杂质区域，所述第1电极被设置为比所述第2电极更靠近所述半导体基板，而且与所述杂质区域电连接，所述第2电极与被施加规定的电压值的焊盘电连接。
由此，能够通过向焊盘施加的电压来调整第1电容元件的电位。
另外，例如也可以是，所述摄像装置还包括：灵敏度调整线，与所述焊盘和所述第2电极电连接，用于调整所述摄像装置的灵敏度。
由此，能够与向摄像装置入射的光的光量相应地调整灵敏度，因此能够从暗的场景到明亮的场景扩大摄像装置的动态范围。
所公开的实施方式的追加性的效果及优点根据说明书及附图而明确。效果以及/或者优点通过说明书及附图中公开的各种实施方式或者特征被各自提供，为了得到其1个以上而不需要全部。
以下，参照附图具体说明实施方式。
此外，以下说明的实施方式均示出概括性的或者具体性的例子。以下的实施方式所示的数值、形状、材料、结构要素、结构要素的配置位置及连接方式、步骤、步骤的顺序等是一例，并非意在限定本公开。此外，关于以下实施方式中的构成要素之中独立权利要求中未记载的构成要素，作为任意的构成要素而被说明。
另外，各图是示意图，不一定严密地图示。从而，例如，在各图中比例尺等不必须一致。另外，在各图中，关于实质上相同的构成赋予相同的标记，省略或者简化重复的说明。
另外，在本说明书中，平行或者垂直等表示要素间的关系性的用语及表示要素的形状的用语以及数值范围不是仅表示严格含义的表现，而是意味着也包含实质上等同的范围，例如几％程度的差异的表现。
另外，在本说明书中，“上方”、“上部”及“上”以及“下方”、“下部”及“下”这样的用语不是指绝对性的空间识别中的上方向(铅直上方)及下方向(铅直下方)，而用作基于层叠构成中的层叠顺序通过相对性的位置关系被规定的用语。此外，“上方”及“下方”这样的用语不仅被应用于两个结构要素相互空开间隔而配置且在两个结构要素之间存在其他结构要素的情况，还被应用于两个结构要素相互密接而配置且两个结构要素相接的情况。
另外，在本说明书中，“平面图”是指从相对于半导体基板的主面垂直的方向观察时的视图。
(实施方式1)
[1.电路构成]
图1是表示本实施方式所涉及的摄像装置100的例示性的电路构成的图。如图1所示，摄像装置100具备多个像素10、以及周边电路。多个像素10例如通过以2维排列而形成像素区域RA。为了简单，在图1中，提取了多个像素10之中的4个像素10表示，而省略了其他像素10的图示。
例如，如果是摄像装置100遵循VGA(视频图形阵列(Video Graphics Array))规格的情况，则摄像装置100具备以矩阵状排列的大致30万个像素10。另外，如果是摄像装置100遵循8K规格的情况，则摄像装置100具备以矩阵状排列的大致3600万个像素10。上述的周边电路被配置于像素区域RA的外侧的周边区域。
显然，像素10的数量及配置不限定于该例。像素10的排列也可以是1维。在该情况下，能够将摄像装置100用作线传感器。
多个像素10中的各个像素10与电源布线22连接。在摄像装置100动作时，向多个像素10中的各个像素10经由电源布线22供给规定的电源电压AVDD。另外，在多个像素10中的各个像素10上连接有积蓄控制线17。如后文中详细说明的那样，多个像素10中的各个像素10包括：对入射光进行光电转换的光电转换部、以及检测由光电转换部生成的信号的信号检测电路。在典型的实施方式中，积蓄控制线17向各像素10的光电转换部共通地施加规定的电压。
在图1所例示的构成中，摄像装置100的周边电路包括垂直扫描电路16、多个负载电路19、多个列信号处理电路20、多个反向放大器24、以及水平信号读出电路21。负载电路19、列信号处理电路20及反向放大器24按以2维排列的像素10的每列配置。此外，垂直扫描电路也称为行扫描电路。列信号处理电路也称为行信号积蓄电路。水平信号读出电路也称为列扫描电路。
在垂直扫描电路16上连接有地址信号线30及复位信号线26。垂直扫描电路16通过向地址信号线30施加规定的电压，从而以行单位选择各行中配置的多个像素10。通过以行单位选择多个像素10，执行被选择的像素10的信号电压的读出、以及后述的信号电荷的复位。
在图示的例子中，在垂直扫描电路16上还连接有反馈控制线28及灵敏度调整线32。垂直扫描电路16向反馈控制线28施加规定的电压，从而形成使像素10的输出负反馈的反馈环路。另外，垂直扫描电路16能够经由灵敏度调整线32向多个像素10供给规定的电压。
摄像装置100具有按多个像素10的每列设置的垂直信号线18。在各垂直信号线18上电连接有负载电路19。多个像素10各自经由对应的垂直信号线18与列信号处理电路20电连接。
列信号处理电路20进行以相关双采样为代表的噪音抑制信号处理及模拟-数字转换等。在与多个像素10的各列对应设置的列信号处理电路20上电连接有水平信号读出电路21。水平信号读出电路21从多个列信号处理电路20向水平共通信号线23顺次读出信号。
如图1所示，电源布线22、反馈线25及垂直信号线18在图1中的上下方向、即多个像素10的列方向上延伸。按多个像素10的每列设置的反馈线25中的各个反馈线25及垂直信号线18中的各个垂直信号线18与沿着列方向排列的多个像素10中的各个像素10连接。另一方，积蓄控制线17、复位信号线26、反馈控制线28、地址信号线30及灵敏度调整线32例如在多个像素10的行方向上延伸。这些信号线与沿着行方向排列的多个像素10中的各个像素10连接。此外，积蓄控制线17及灵敏度调整线32也可以在多个像素10的列方向上延伸。积蓄控制线17及灵敏度调整线32也可以与沿着列方向排列的多个像素10中的各个像素10连接。
在图1所例示的构成中，与多个像素10的各列对应地设置有反向放大器24。反向放大器24的负侧的输入端子与对应的垂直信号线18连接，反向放大器24的正侧的输入端子被供给规定的电压Vref。电压Vref例如是1V或者1V附近的正电压。反向放大器24的输出端子经由与像素10的多个列对应设置的多个反馈线25之中的1个，连接于与该反向放大器24的负侧的输入端子连接的像素10。反向放大器24构成使来自像素10的输出负反馈的反馈电路的一部分。也可以将反向放大器24称为反馈放大器。
图2是表示本实施方式所涉及的摄像装置100所具备的像素10的电路构成的一例的图。在本实施方式中，摄像装置100所具备的多个像素10具有相互相同的构成。
如图2所示，像素10包括光电转换部15和信号检测电路SC。在图2所例示的构成中，摄像装置100包括使信号检测电路SC的输出负反馈的反馈电路FC。
光电转换部15具有第1电极15a、光电转换层15b、以及作为像素电极的第2电极15c。光电转换部15的第1电极15a与积蓄控制线17连接。光电转换部15的第2电极15c与电荷积蓄节点44连接。通过经由积蓄控制线17对第1电极15a的电位进行控制，能够将通过光电转换在光电转换层15b中产生的正的电荷(具体而言是空穴)及负的电荷(具体而言是电子)之中的某一方的极性的电荷向第2电极15c收集。在例如利用空穴作为信号电荷的情况下，使第1电极15a的电位比第2电极15c高即可。以下，例示利用空穴作为信号电荷的情况。例如10V左右的电压经由积蓄控制线17被施加至第1电极15a。由此，信号电荷被积蓄至电荷积蓄节点44。也可以利用电子作为信号电荷。
信号检测电路SC包括：将由光电转换部15生成的信号放大并输出的信号检测晶体管34、以及第1电容元件41。在图示的例子中，信号检测电路SC还包括：复位晶体管36、反馈晶体管38、具有比第1电容元件41小的电容值的第2电容元件42、以及地址晶体管40。像这样，在本实施方式中，多个像素10中的各个像素10在像素内具有1个以上的电容元件。如后文中详细说明的那样，通过第1电容元件41具有比较大的电容值，例如能有效地减小kTC噪声。以下，说明使用N沟道MOSFET(金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor))作为信号检测晶体管34等晶体管的例子。
信号检测晶体管34的栅极与电荷积蓄节点44连接。换言之，信号检测晶体管34的栅极与第2电极15c连接。信号检测晶体管34的漏极与作为源极跟随器电源的电源布线22连接，源极经由地址晶体管40与垂直信号线18连接。信号检测晶体管34以及在图2中未图示的负载电路19(参照图1)构成源极跟随器电路。
在图2所示的例子中，在信号检测晶体管34的源极与垂直信号线18之间连接着地址晶体管40。地址晶体管40的栅极与地址信号线30连接。在电荷积蓄节点44中积蓄了信号电荷的情况下，与被积蓄的信号电荷的量相应的电压施加至信号检测晶体管34的栅极。信号检测晶体管34将被施加至其栅极的电压放大。通过地址晶体管40导通，由信号检测晶体管34放大后的电压作为信号电压被选择性读出。此外，地址晶体管40也可以被连接在信号检测晶体管34的漏极与电源布线22之间。也就是说，信号检测晶体管34的漏极也可以经由地址晶体管40与电源布线22连接。
在图2所例示的构成中，第1电容元件41所具有的一对电极之中的一方与灵敏度调整线32连接。在灵敏度调整线32上连接有焊盘，通过向焊盘施加的电压来调整灵敏度调整线32的电位。例如，在摄像装置100动作时，灵敏度调整线32的电位被固定为0V等一定的电位。灵敏度调整线32能够用于控制电荷积蓄节点44的电位。第1电容元件41所具有的一对电极之中的另一方与第2电容元件42所具有的一对电极之中的一方连接。以下，有时将包含第1电容元件41与第2电容元件42的连接点在内的节点称为复位漏极节点46。
第2电容元件42所具有的一对电极之中的另一方与电荷积蓄节点44连接。也就是说，第2电容元件42所具有的一对电极之中的未与复位漏极节点46连接的电极，与光电转换部15的第2电极15c电连接。此外，在图2所示的例子中，复位晶体管36与第2电容元件42并联连接。复位晶体管36的栅极与复位信号线26连接。
在图2所例示的构成中，像素10包括反馈晶体管38。如图所示，反馈晶体管38的源极及漏极中的一方与复位漏极节点46连接。反馈晶体管38的源极及漏极中的另一方与反馈线25连接。反馈晶体管38的栅极与反馈控制线28连接。
[2.像素的设备构造]
接下来，参照图3至图5说明像素10的设备构造的一例。
图3是本实施方式所涉及的摄像装置100所具备的像素10的示意性的截面图。图4是表示本实施方式所涉及的摄像装置100所具备的像素10中包括的各元件的布局的一例的示意性的平面图。此外，图3示意性地表现图4所示的III-III线处的截面。
此外，在图3中，针对层间绝缘层4中包括的绝缘层4a、4b、4c、4d、4e及4f未附加表现截面的阴影。关于后述的图6A至图6I、图7、图8、图12至图15也是同样的。
如图4所示，摄像装置100具有半导体基板2。作为半导体基板2，例如能够使用硅基板。半导体基板2不限定于其整体为半导体的基板。例如，半导体基板2也可以是在表面设置有半导体层的绝缘基板。在此，例示p型硅基板作为半导体基板2。
多个像素10中的各个像素10被形成于半导体基板2。多个像素10中的各个像素10通过被形成于半导体基板2的元件分离区域2t相对于其他像素10电分离。元件分离区域2t例如通过基于规定的注入条件进行受体的离子注入而被形成。
在图3所示的例子中，在半导体基板2与光电转换部15之间，配置有覆盖半导体基板2的层间绝缘层4。层间绝缘层4具有绝缘层4a、4b、4c、4d、4e及4f的层叠构造。绝缘层4a、4b、4c、4d、4e及4f各自例如是由二氧化硅形成的绝缘层。在该例中，光电转换部15位于距半导体基板2最远的绝缘层4f上。
在半导体基板2形成有杂质区域2a、2b及2c。杂质区域2a、2b及2c例如都是扩散了N型的掺杂剂的区域。在半导体基板2的主面上的位于杂质区域2a与杂质区域2b之间的区域，复位晶体管36的栅极绝缘层36g及栅极电极36e依次设置。另外，在半导体基板2的主面上的位于杂质区域2b与杂质区域2c之间的区域，反馈晶体管38的栅极绝缘层38g及栅极电极38e依次设置。此外，半导体基板2的主面是半导体基板2所具有的多个面之中的设置有层间绝缘层4及光电转换部15一侧的面。半导体基板2的主面被层间绝缘层4的绝缘层4a覆盖。
杂质区域2a作为复位晶体管36的漏极区域及源极区域中的一方发挥功能。杂质区域2b作为复位晶体管36的漏极区域及源极区域中的另一方发挥功能。在图3所示的例子中，复位晶体管36及反馈晶体管38通过共享杂质区域2b从而相互电连接。也就是说，杂质区域2b也作为反馈晶体管38的漏极区域及源极区域中的一方发挥功能。
杂质区域2c作为反馈晶体管38的漏极区域及源极区域中的另一方发挥功能。杂质区域2c经由被配置在层间绝缘层4中的插塞、过孔及布线层，与跨多个像素10的反馈线25连接。如图1所示，反馈线25是延伸到像素区域RA的外侧的信号线。
在图3所例示的构成中，反馈线25之中的处于关注的像素10内的部分，被包含在位于光电转换部15的第2电极15c与半导体基板2之间的布线层51中。另外，与布线层51位于同层的布线层52包含垂直信号线18之中的处于关注的像素10内的部分。也就是说，在该例中，在像素10内，垂直信号线18与反馈线25位于同层。垂直信号线18也是与反馈线25同样延伸到像素区域RA的外侧的信号线。
此外，“同层”意味着位于共通的绝缘层上。此时，在共通的绝缘层是平坦化膜的情况下，距半导体基板2的主面的高度在实质上相互相等。
另外，延伸到像素区域RA的外侧的信号线不仅包括垂直信号线18及反馈线25，还包括复位信号线26、反馈控制线28、地址信号线30及灵敏度调整线32等。布线层51及52中的至少一方也可以包括作为用于驱动2个以上的像素的控制线的复位信号线26、反馈控制线28、地址信号线30或者灵敏度调整线32的一部分。
在半导体基板2的主面上，还依次设置有信号检测晶体管34的栅极绝缘层34g及栅极电极34e。如参照图4可知，信号检测晶体管34的漏极区域及源极区域分别位于图3的纸面的近前侧及里侧。此外，在图3所示的例子中，复位晶体管36及反馈晶体管38的组与信号检测晶体管34及地址晶体管40(在图3中未图示)的组通过元件分离区域2u被分离。元件分离区域2u例如与元件分离区域2t同样，能够通过基于规定的注入条件进行受体的离子注入而被形成。元件分离区域2t及2u各自也可以是通过STI(浅槽隔离(Shallow TrenchIsolation))工艺被形成的绝缘区域。此外，元件分离区域2t与元件分离区域2u在像素区域内被一体形成。
如图3所示，各像素10在层间绝缘层4内具有将半导体基板2的杂质区域2a与光电转换部15的第2电极15c电连接的连接部50。杂质区域2a是与光电转换部15电连接的杂质区域的一例。杂质区域2a作为积蓄由光电转换部15生成的信号电荷的电荷积蓄区域的至少一部分发挥功能。
连接部50包括插塞P1、插塞P2和布线部50a。插塞P1的下端与半导体基板2的杂质区域2a连接，其上端与布线部50a连接。插塞P2的下端与信号检测晶体管34的栅极电极34e连接，其上端与布线部50a连接。布线部50a将插塞P1与插塞P2相互连接。通过插塞P1、插塞P2及布线部50a，杂质区域2a与栅极电极34e相互电连接。也就是说，作为复位晶体管36的漏极区域或者源极区域发挥功能的杂质区域2a、以及信号检测晶体管34的栅极电极34e，经由连接部50与光电转换部15的第2电极15c电连接。
插塞P1及P2以及布线部50a使用导电性材料被形成。例如，插塞P1及P2以及布线部50a使用通过掺杂杂质而被赋予了导电性的多晶硅被形成。此外，插塞P1及P2以及布线部50a中的至少1个也可以使用铜等金属材料被形成。
连接部50还包括布线层50b及50c、以及过孔50d、50e及50f。在布线部50a与第2电极15c之间，从半导体基板2侧依次设置有过孔50d、布线层50b、过孔50e、布线层50c、过孔50f。布线层50b及50c以及过孔50d、50e及50f例如使用铜等金属材料被形成。或者，布线层50b及50c以及过孔50d、50e及50f也可以使用被赋予了导电性的多晶硅等除了金属材料以外的导电性材料被形成。
如图3所示，布线层50b与布线层51及52位于同层。例如，布线层50b、布线层51和布线层52能够同时形成。在该情况下，布线层50b、布线层51和布线层52的厚度及材料相互相同。因此，布线层51及52也可以由铜等金属形成。
此外，层间绝缘层4中配置的布线层的数量及层间绝缘层4中的绝缘层的数量不限定于图3所例示的层数，能够任意设定。
被支承于半导体基板2的光电转换部15包括第1电极15a、光电转换层15b和第2电极15c。光电转换部15具有在第1电极15a与第2电极15c之间隔着光电转换层15b的构造。
光电转换部15的第1电极15a被设置在供来自被摄体的光入射一侧。第1电极15a由ITO(氧化铟锡(Indium Tin Oxide))等透明的导电性材料形成。第1电极15a既可以直接形成在光电转换层15b上，也可以在第1电极15a与光电转换层15b之间配置有其他层。
光电转换层15b接受光的入射并产生正及负的电荷，具体而言产生空穴-电子对。光电转换层15b由有机材料或者非晶硅等无机材料形成。光电转换层15b也可以包含由有机材料构成的层和由无机材料构成的层。
第2电极15c位于比第1电极15a及光电转换层15b更靠近半导体基板2。第2电极15c按每个像素10分离设置。具体而言，第2电极15c通过相对于相邻的其他像素10的第2电极15c在空间上分离，从而与它们电分离。第2电极15c收集在光电转换层15b中通过光电转换而产生的电荷。第2电极15c例如由铝、铜等金属、金属氮化物、或者通过掺杂杂质而被赋予了导电性的多晶硅等形成。
第1电极15a及光电转换层15b例如跨多个像素10形成。或者，第1电极15a及光电转换层15b中的至少一方也可以与第2电极15c同样在多个像素10之间相互在空间上分离。
在本实施方式中，第1电容元件41在光电转换部15与半导体基板2之间被设置在层间绝缘层4内。具体而言，第1电容元件41位于至少包括与2个以上的像素10连接的信号线的一部分在内的布线层51及52与半导体基板2之间。在图3所例示的构成中，第1电容元件41位于包括垂直信号线18的一部分在内的布线层52及包括反馈线25的一部分在内的布线层51与半导体基板2之间。换言之，在本实施方式中，第1电容元件41配置为：位于比包括与2个以上的像素10连接的信号线的一部分在内的布线层更靠近半导体基板2。也就是说，在本实施方式中，摄像装置100所具备的多个布线层之中的位于第1电容元件41的上方的布线层的数量，比位于第1电容元件41的下方的布线层的数量多。此外，也可以在第1电容元件41的下方不设置布线层。
第1电容元件41具有上部电极41a、下部电极41c、以及被配置在上部电极41a与下部电极41c之间的介电体层41b。上部电极41a是第2电极的一例，在图3所示的截面图中，位于布线层52与半导体基板2之间。下部电极41c是第1电极的一例，位于上部电极41a与半导体基板2之间。
下部电极41c、介电体层41b及上部电极41a从半导体基板2侧依次层叠。介电体层41b与下部电极41c接触并覆盖下部电极41c的整体。下部电极41c通过被介电体层41b覆盖，从而不向外部露出。上部电极41a与介电体层41b接触而覆盖介电体层41b。上部电极41a与下部电极41c通过在其间配置有介电体层41b从而不相互接触。
第1电容元件41是沟槽型电容器。具体而言，第1电容元件41包括至少1个沟槽部。在图3所示的例子中，第1电容元件41包括平坦部41d、以及2个沟槽部41e及41f。2个沟槽部41e及41f以在截面图中隔着连接部50的方式设置。
平坦部41d是第1电容元件41之中的位于绝缘层4c的上表面上的部分。沟槽部41e是第1电容元件41之中的位于绝缘层4c中设置的沟槽4t内的部分。沟槽部41f是第1电容元件41之中的位于绝缘层4c中设置的沟槽4u内的部分。在平坦部41d以及沟槽部41e及41f的各个上，下部电极41c及介电体层41b分别以大致均等的膜厚形成。上部电极41a以填充沟槽4t及4u内的方式设置。或者，上部电极41a也可以同样以大致均等的膜厚形成。
通过该构成，不仅平坦部41d而且沟槽部41e及41f也对第1电容元件41的电容值作出贡献。第1电容元件41与不具有沟槽部41e及41f的平行平板型电容器相比，电容值增大相当于沟槽4t及4u的壁面的表面积的量。像这样，通过第1电容元件41包括沟槽部41e及41f，能够抑制在平面图中所占的面积的增加，并且使电容值变大。此外，第1电容元件41也可以仅具有沟槽部41e及41f中的任一方。
在本实施方式中，下部电极41c及上部电极41a中的至少一方具有2个以上的电接点。2个以上的电接点分别与不同的电气元件电连接。在图3所示的例子中，下部电极41c具有2个接点41g及41h。2个接点41g及41h分别被设置于沟槽部41e及41f。
具体而言，接点41g被设置于沟槽部41e的底面。此外，底面是沟槽部41e的靠半导体基板2侧的面(具体而言是下表面)。接点41g是与沟槽部41e的底面处的过孔v1的接点。过孔v1经由插塞P3与杂质区域2b接合。也就是说，接点41g与复位晶体管36及反馈晶体管38电连接。复位晶体管36及反馈晶体管38各自是接点41g所电连接的电气元件的一例。像这样，第1电容元件所具有的1个接点也可以与多个电气元件连接。
接点41h被设置于沟槽部41f的底面。接点41h是与沟槽部41f的底面处的过孔v2的接点。过孔v2与电极42a接合。电极42a隔着绝缘膜42b与栅极电极34e重叠。也就是说，通过电极42a和栅极电极34e构成第2电容元件42。第2电容元件42是接点41h所电连接的电气元件的一例。像这样，接点41g与接点41h分别与相互不同的电气元件连接。
此外，针对第2电容元件42的电容值，通过调整绝缘膜42b的材料或厚度、或者电极42a与栅极电极34e重叠的面积，能够实现期望的电容值。
第1电容元件41的形成方法留待后述，通过将下部电极41c的接点41g及41h设置于沟槽部41e及41f的底面，能够使下部电极41c与过孔v1及v2间的接触电阻值变小。由此，能够抑制各像素10的该接触电阻值的不均(偏差)。
第1电容元件41的下部电极41c、过孔v1、插塞P3、过孔v2及电极42a构成复位漏极节点46的一部分。如图2所示，电荷积蓄节点44经由第2电容元件42与复位漏极节点46电耦合。因此，伴随着复位漏极节点46的电位变动，电荷积蓄节点44的电位可能变动。
即，在下部电极41c与过孔v1及v2的各个之间的接触电阻在像素10间不均(偏差)的情况下，导致复位漏极节点46的电位的变动。例如，即使向各像素10入射相同光量的光，并从光电转换部15生成了同量的电荷，如果复位漏极节点46的电位变动，则电荷积蓄节点44的电位在各像素10中并不相同。因此，作为得到的图像，看上去像产生了噪声(也称为颗粒感)。
在本实施方式中，通过使复位漏极节点46的电阻值变小，能够使全部像素10中的复位漏极节点46的电位接近于一定。
第1电容元件41的上部电极41a可以是位于光电转换部15的第2电极15c与信号检测晶体管34的栅极电极34e之间的布线层的一部分。上部电极41a与在图3中未图示的焊盘电连接。焊盘例如是被施加规定的电压的部分。例如，焊盘经由灵敏度调整线32与上部电极41a连接。上部电极41a如图5所示，在与半导体基板2的主面平行的面内扩展。下部电极41c及介电体层41b也是同样的。
上部电极41a及下部电极41c各自使用金属或者金属化合物等导电性材料被形成。作为导电性材料，可以使用钛(Ti)、铝(Al)、金(Au)或铂(Pt)等金属单体、或者它们中的2个以上的金属的合金。或者，作为导电性材料，也可以使用氮化钛(TiN)、氮化钽(TaN)或者氮化铪(HfN)等导电性的金属氮化物。上部电极41a与下部电极41c既可以使用相同种类的材料被形成，也可以使用不同种类的材料被形成。
介电体层41b使用介电常数比氧化硅高的所谓high-k(高介电)材料形成。具体而言，介电体层41b含有铪(Hf)或者锆(Zr)的氧化物作为主成分。
如上所述，第1电容元件41具有在由金属或者金属化合物形成的2个电极之间隔着介电体的“MIM(金属-绝缘体-金属(Metal-Insulator-Metal))构造”。在此，为了使复位漏极节点46的电位在像素10间均一，希望使在上部电极41a与下部电极41c之间流动的漏电流尽可能变小。这是因为，如果漏电流大，则复位漏极节点46的电荷流向与上部电极41a连接的灵敏度调整线32。
在理论上，应该不存在经由位于上部电极41a与下部电极41c之间的介电体层41b而流动的漏电流。但是，在本实施方式中，为了使第1电容元件41的电容值变大，使用折射率高的high-k(高介电)材料作为介电体层41b。因此，介电体层41b的带隙变窄。另外，出于相同的目的，使介电体层41b的膜厚在大致5nm以上且大致40nm以下的范围内变薄。由于这些，在实际上漏电流有增加的倾向。
为了抑制该漏电流，使上部电极41a及下部电极41c的表面粗糙度变小即可。漏电流与各电极的表面粗糙度存在表面粗糙度越大则漏电流越大的关系。例如，在上部电极41a及下部电极41c的表面粗糙度大的情况下，介电体层41b的厚度变得不均。电场容易集中于介电体层41b薄的部分，因此漏电流容易增加。
相对于此，在本实施方式中，例如使用TiN或者TaN作为形成上部电极41a及下部电极41c的导电性材料。由此，TiN或者TaN能够使成膜时的表面粗糙度变小，因此能够抑制第1电容元件41的漏电流。另外，使上部电极41a及下部电极41c的表面粗糙度变得均匀，也有助于抑制各像素10中的第1电容元件41的电容值的不均(偏差)。另外，TiN或者TaN的薄膜电阻小，因此能够使复位漏极节点46中产生的电阻成分变少。
图5是表示本实施方式所涉及的摄像装置100所具备的像素10中包括的第1电容元件41以及沟槽部41e及41f的形状及配置的一例的示意性的平面图。具体而言，图5表示了从像素10去除光电转换部15而从半导体基板2的主面的法线方向观察时的上部电极41a、沟槽部41e及41f、过孔v1及v2、杂质区域2b及2c以及第2电容元件42的位置关系的一例。
在图5所示的例子中，在沟槽部41e及41f各自的大致中央形成有过孔v1及v2。此外，沟槽部41e及41f的外形以粗实线表示。过孔v1位于作为连接目的地的杂质区域2b的正上。过孔v2位于电极42a的正上。此外，沟槽部41e及41f的配置及形状不特别限定。
如图5所例示，根据本实施方式，1个像素10的第1电容元件41具有2个以上的沟槽部41e及41f。在沟槽部41e及41f各自的底面，如图3所示设置有接点41g及41h。通过接点41g及41h分别与不同的电气元件电连接，能够以最短的路径按照电路图设计复位漏极节点46。另外，复位漏极节点46在比包括跨多个像素10设置的反馈线25在内的布线层51以及包括垂直信号线18在内的布线层52靠下方的层中形成。因此，复位漏极节点46成为不容易受到噪声影响的构造，能够减小由于寄生电容造成的影响。
如图5所示，第1电容元件41以在平面图中占据像素10的大部分的方式设置。第1电容元件41的平面图形状是大致矩形，在中央设置有开口AP。此外，第1电容元件41的平面图形状与上部电极41a的平面图形状大致相同。开口AP是用于使连接部50穿过的通孔。开口AP被设置的位置不特别限定。
另外，在本实施方式中，如参照图3可知，第1电容元件41在平面图中与杂质区域2a的至少一部分重叠。具体而言，上部电极41a及下部电极41c中的至少一方与杂质区域2a重叠。例如，上部电极41a及下部电极41c这双方覆盖杂质区域2a的整体。即，在平面图中，杂质区域2a的整体位于上部电极41a及下部电极41c的内部。
上部电极41a及下部电极41c各自具有遮光性。因此，向摄像装置100入射且未由光电转换部15进行光电转换而在层间绝缘层4内行进的光，被上部电极41a或者下部电极41c遮光。由此，能够抑制到达杂质区域2a的光。在光入射到杂质区域2a的情况下，有可能生成电荷而引起噪声。通过抑制到达杂质区域2a的光，能够减小噪声。
[3.制造方法]
接下来，关于本实施方式所涉及的摄像装置100的制造方法之中的特别是制造第1电容元件41的工序，使用图6A至图6I进行说明。图6A至图6I分别是用于说明制造第1电容元件41的工序中包括的多个工序的截面图。以下，着眼于1个沟槽部41e进行说明，但关于沟槽部41f也是同样的。
首先，如图6A所示，在半导体基板2(未图示)的上方成膜的绝缘层4b中形成过孔v1及v3。此时，在图6A中虽未图示，但也同时形成过孔v2。具体而言，首先通过等离子体CVD(化学气相沉积(Chemical Vapor Deposition))法等，使氧化硅膜作为绝缘层4b成膜。其后，通过光刻及蚀刻对成膜后的绝缘层4b进行构图，从而形成接触孔h1及h3。接下来，通过蒸镀法、溅射法、CVD法或者电镀等，将钨(W)或者铜(Cu)等金属材料填充至接触孔h1及h3内，从而形成过孔v1及v3。
过孔v1例如是与第1电容元件41的下部电极41c连接的导电性的过孔。在图6A所示的例子中，除了过孔v1之外也同时形成过孔v3。过孔v3是与光电转换部15的第2电极15c连接的连接部50中包括的过孔50d的一部分。
接下来，如图6B所示，通过等离子体CVD法，在绝缘层4b的整面上依次使绝缘层71及绝缘层4c成膜。绝缘层71例如是碳氮化硅膜(SiCN膜)。绝缘层4c例如是氧化硅膜。碳氮化硅膜能够抑制过孔v1及v3中包含的金属的扩散。此外，在图3中，省略了绝缘层71的图示。另外，绝缘层71的形成不是必须的，也可以省略。
接下来，如图6C所示，通过干法蚀刻形成贯通绝缘层71及绝缘层4c的沟槽4t。沟槽4t是用于使过孔v1露出的通孔。在第1电容元件41包括多个沟槽部的情况下，同时形成多个沟槽。例如，同时形成沟槽4t和沟槽4u。
接下来，如图6D所示，形成下部电极41c。具体而言，首先，使氮化钛膜等导电性薄膜成膜。氮化钛膜例如通过ALD(原子层沉积(Atomic Layer Deposition))法或者等离子体CVD法被形成。接下来，在成膜后的导电性薄膜上形成了抗蚀剂掩膜之后，例如通过使用氯(Cl 2)气的干法蚀刻，将导电性薄膜的一部分去除，通过氧灰化处理去除抗蚀剂掩膜。由此，如图6D所示，形成被构图为规定形状的下部电极41c。
此外，通过连续进行沟槽4t的形成工序和构成下部电极41c的导电性薄膜的成膜工序，能够减小下部电极41c与过孔v1的接触电阻。在形成沟槽4t的工序中，需要使过孔v1的表面向等离子体露出，因此过孔v1所露出的表面的状态活化。在此基础上，通过形成导电性薄膜，在导电性薄膜与过孔v1之间容易形成金属键合，因此能够抑制接触电阻。
接下来，如图6E所示，形成介电体层41b。具体而言，首先以覆盖下部电极41c的方式在绝缘层4c的整面上使介电体膜成膜。介电体膜例如是氧化铪膜。氧化铪膜例如通过ALD法或者等离子体CVD法被形成。接下来，在成膜后的介电体膜上形成了抗蚀剂掩膜之后，例如通过使用氯气的干法蚀刻将介电体膜的一部分去除，通过氧灰化处理去除抗蚀剂掩膜。由此，如图6E所示，形成被构图为规定形状的介电体层41b。此时，通过使介电体层41b比下部电极41c更大地残留，能够以使下部电极41c的端部不露出的方式由介电体层41b完全覆盖下部电极41c。
接下来，如图6F所示，形成上部电极41a。具体而言，首先以覆盖介电体层41b的方式在绝缘层4c的整面上使氮化钛膜等导电性薄膜成膜。氮化钛膜例如通过ALD法或者等离子体CVD法被形成。接下来，在成膜后的导电性薄膜上形成了抗蚀剂掩膜之后，例如通过使用氯气的干法蚀刻将导电性薄膜的一部分去除。由此，如图6F所示，形成被构图为规定形状的上部电极41a。此时，通过使上部电极41a比介电体层41b更大地残留，能够以使介电体层41b的端部不露出的方式由上部电极41a完全覆盖介电体层41b。
此外，也可以在形成了下部电极41c之后，使介电体膜及导电性薄膜连续成膜。也可以在使介电体膜及导电性薄膜连续成膜之后，对导电性薄膜及介电体膜依次构图，从而形成规定形状的上部电极41a及介电体层41b。在该情况下，上部电极41a的端部与介电体层41b的端部大致共面，上部电极41a及介电体层41b的平面图形状大致相同。
经过以上的工序，形成包含平坦部41d及沟槽部41e的第1电容元件41。
接下来，如图6G所示，以覆盖第1电容元件41的上部电极41a的方式使绝缘层4d在整面上成膜。绝缘层4d例如是氧化硅膜。
接下来，如图6H所示，形成过孔v4及v5和布线层50b及53。过孔v4及v5的形成与过孔v1及v3同样进行。即，在通过光刻及蚀刻形成了接触孔之后，通过在形成的接触孔内填充金属材料，形成过孔v4及v5。
过孔v4是连接部50中包括的过孔50d的一部分。在图3中虽未图示，过孔v5及布线层53是进行第1电容元件41的上部电极41a与灵敏度调整线32之间的电连接的部分。在图6H中，以贯通上部电极41a的方式设置有过孔v5，但过孔v5也可以与上部电极41a的上表面接触。
进而，如图6I所示，进行绝缘层4e的形成、以及过孔50e及v6和布线层50c及54的形成。具体性的形成方法与绝缘层4d的形成方法以及过孔v4及v5和布线层50b及53的形成方法是同样的。
通过反复进行绝缘层和过孔及布线层的形成，能够形成由期望的层叠数构成的层间绝缘层4。由此，能够将包括灵敏度调整线32的各种信号线向像素区域外引出。
[4.变形例]
在此，关于实施方式1的变形例使用图7进行说明。
图7是本变形例所涉及的摄像装置所具备的像素11的示意性的截面图。如图7所示，在第1电容元件41的沟槽部41f的侧面设置有电接点41i。具体而言，第1电容元件41的下部电极41c具有电接点41i。电接点41i是下部电极41c与布线层55的接合部分。
在本变形例中，沟槽部41f以贯通绝缘层4c及4g的方式设置。绝缘层4g是位于绝缘层4b与绝缘层4c之间的绝缘层。通过以贯通多个绝缘层4c及4g的方式设置沟槽部41f，能够在绝缘层4c与绝缘层4g之间设置布线层55。由此，能够在沟槽部41f的侧面形成接点41i。
此外，沟槽部41f所贯通的绝缘层的层数不限于2层，也可以是3层以上。由此，在沟槽部41f的侧面，能够在不同的高度设置多个电接点。
布线层55与过孔v2的上端电连接。布线层55形成为向绝缘层4c及4g中设置的沟槽4u的侧面露出。由此，通过沿着沟槽4u的侧面形成下部电极41c，能够将布线层55与下部电极41c电连接。第1电容元件41经由下部电极41c的电接点41i、以及布线层55及过孔v2，与第2电容元件42的电极42a连接。
如上，第1电容元件41的下部电极41c所具有的电接点也可以不被设置于沟槽部41f的底部，也可以被设置于沟槽部41f的侧面。另外，下部电极41c所具有的电接点也可以被设置于第1电容元件41的平坦部41d。
(实施方式2)
接下来，关于实施方式2进行说明。
在实施方式2所涉及的摄像装置中，与实施方式1所涉及的摄像装置相比，第1电容元件所包括的沟槽部的个数不同。以下，以与实施方式1的不同点为中心进行说明，省略或者简化共通点的说明。
图8是本实施方式所涉及的摄像装置所具备的像素110的示意性的截面图。图9是表示本实施方式所涉及的摄像装置所具备的像素110中包括的第1电容元件141及沟槽部的形状及配置的一例的示意性的平面图。
如图8所示，像素110与实施方式1所涉及的像素10相比不同点在于，具备第1电容元件141来替代第1电容元件41。第1电容元件141包括3个以上的沟槽部。具体而言，第1电容元件141如图9所示，包括6个沟槽部41e、41f、141a、141b、141c及141d。
在沟槽部41e及41f中，如图8所示，与实施方式1同样设置有电接点41g及41h。在沟槽部141a、141b、141c及141d中，未设置电接点。沟槽部141a的底面及侧面分别与绝缘层4b及4c接触并被覆盖。如图9所示，在平面图中，未设置与沟槽部141a重叠的过孔。关于沟槽部141b、141c及141d也是同样的。
像这样，在本实施方式中，通过第1电容元件141包括很多沟槽部，能够使电容值变大。第1电容元件141的电容值的规格值大多根据图像传感器的种类而变化。例如，在对明亮的场景进行摄像的情况下，使复位晶体管36成为导通状态，不仅将电荷积蓄节点44而且将复位漏极节点46也作为电荷积蓄部使用。在该情况下，第1电容元件141的电容值越大，则即使积蓄大量电荷，信号检测晶体管34的栅极电位也不上升。因此，能够对转换增益进行切换，即使在明亮的场景下也能够提供不过曝的图像。
此外，未设置电接点的沟槽部的个数不限于4个。未设置电接点的沟槽部的个数既可以仅是1个，也可以是2个或3个、或者5个以上。另外，设置有电接点的沟槽部的个数不限于2个，也可以仅是1个，也可以是3个以上。
此外，在本实施方式中，如图8及图9所示，在第1电容元件141的上方设置有布线层51及52。如上所述，布线层51及52作为一例包括垂直信号线18及反馈线25等。
此时，在第1电容元件141的上部电极41a与布线层51及52之间产生寄生电容。特别是，垂直信号线18及反馈线25的电位由于各像素10的明暗而以时间性变动。因此，寄生电容成分成为垂直信号线18及反馈线25的噪声成分而被检测出来。
寄生电容值与布线层51及52和上部电极41a之间的绝缘膜的介电常数、以及它们之间产生的差电压成比例。相对于此，为了使寄生电容值变小，也可以如图10所示，配置为第1电容元件141的上部电极41a与布线层51及52不重叠。由此，能够抑制基于寄生电容的噪声成分。其中，图10是表示实施方式2的变形例所涉及的摄像装置所具备的像素111中包括的第1电容元件141及沟槽部的形状及配置的一例的示意性的平面图。
在本变形例中，如比较图8与图10可知，在平面图中，第1电容元件141在像素内所占的面积变小。因此，第1电容元件141的平坦部41d的电容值变小。
另一方面，为了使第1电容元件141实现期望的电容值，在平面图中，需要使第1电容元件141确保一定的电极面积。确保该电极面积与抑制相对于布线层的重叠处于权衡的关系。也就是说，在使电极面积变大的情况下，难以避免与布线层的重叠。
相对于此，在本变形例所涉及的第1电容元件141中，通过避免平面图中的与布线层的重叠，并且设置多个沟槽部41e、41f、141a、141b、141c及141d，能够有效利用这些沟槽部的侧壁来增大电极面积。由此，能够抑制起因于寄生电容的噪声成分，并且使第1电容元件141的电容值增加。
(实施方式3)
接下来，关于实施方式3进行说明。
在实施方式3所涉及的摄像装置中，与实施方式1及2所涉及的摄像装置相比，其电路构成不同。以下，以与实施方式1及2的不同点为中心进行说明，省略或者简化共通点的说明。
图11是表示本实施方式所涉及的摄像装置所具备的像素210的电路构成的一例的图。如图11所示，像素210与实施方式1所涉及的像素10相比不同点在于，不具备第2电容元件42和反馈晶体管38。在像素210中，未设置复位漏极节点46。另外，在像素210中，复位晶体管36被设置在第1电容元件41的一对电极中的一方与反馈线25之间。即，复位晶体管36被设置在与实施方式1所涉及的反馈晶体管38相同的位置。
如图11所示，电荷积蓄节点44与第1电容元件41的一对电极中的一方连接。因此，第1电容元件41作为电荷积蓄部发挥功能。即，在光电转换部15中生成的信号电荷也被积蓄至第1电容元件41。由此，能够提高像素210内的信号电荷的积蓄量，因此即使在明亮的场景中也能够抑制过曝的发生。
图12是本实施方式所涉及的摄像装置所具备的像素210的示意性的截面图。如图12所示，替代图3所示的反馈晶体管38，在与反馈晶体管38相同的位置设置有复位晶体管36。也就是说，杂质区域2b是复位晶体管36的源极区域及漏极区域中的一方。杂质区域2c是复位晶体管36的源极区域及漏极区域中的另一方。
另外，如图12所示，像素210具备连接部250来替代连接部50。连接部250不具备图3所示的插塞P1及布线部50a。连接部250将光电转换部15的第2电极15c与信号检测晶体管34的栅极电极34e电连接。
栅极电极34e经由插塞P4及布线部250a与过孔v2连接。过孔v2与实施方式1同样与第1电容元件41的下部电极41c连接。通过该构成，如图12所示，光电转换部15的第2电极15c经由连接部250、栅极电极34e、插塞P4、布线部250a、过孔v2、第1电容元件41的下部电极41c、过孔v1和插塞P3，与杂质区域2b连接。也就是说，第2电极15c、连接部250、栅极电极34e、插塞P4、布线部250a、过孔v2、第1电容元件41的下部电极41c、过孔v1、插塞P3和杂质区域2b作为电荷积蓄节点44发挥功能。
如上，在本实施方式中，能够使积蓄光电转换部15中产生的信号电荷的电荷积蓄部的电容变大，因此即使在明亮的场景中也能够抑制过曝的发生。
(实施方式4)
接下来，关于实施方式4进行说明。
在实施方式4所涉及的摄像装置中，与实施方式1至3所涉及的摄像装置相比不同点在于，电接点被设置于上部电极。以下，以与实施方式1至3的不同点为中心进行说明，省略或者简化共通点的说明。
图13是本实施方式所涉及的摄像装置所具备的像素310的示意性的截面图。如图13所示，像素310与实施方式1所涉及的像素10相比，具备连接部350来替代连接部50。
连接部350包括插塞P5、布线部350a、电极342a、过孔v7、350d、50e及50f、以及布线层50b及50c。连接部350将光电转换部15的第2电极15c与信号检测晶体管34的栅极电极34e电连接。另外，虽然在图13中未图示，栅极电极34e与杂质区域2a电连接。
另外，如图13所示，像素310与实施方式1所涉及的像素10相比，具备第1电容元件341及第2电容元件342来替代第1电容元件41及第2电容元件42。第1电容元件341具有上部电极341a、介电体层41b及下部电极41c。
第1电容元件341的上部电极341a具有电极部342b。电极部342b是以从上部电极341a向绝缘层4c的上表面上延伸的方式设置的部分。具体而言，电极部342b在平面图中，与连接部350中包括的电极342a的一部分重叠。由此，通过电极部342b、以及电极342a的一部分，形成了第2电容元件342。
另外，第1电容元件341的上部电极341a具有接点341g及341h。接点341g及341h被设置于在上部电极341a的绝缘层4c上延伸的部分。
接点341g被设置于上部电极341a的底面。接点341g与过孔v8连接，经由过孔v8及插塞P3与杂质区域2b连接。即，接点341g与复位晶体管36及反馈晶体管38连接。在本实施方式中，与实施方式1同样，复位晶体管36及反馈晶体管38分别是接点341g所电连接的电气元件的一例。
接点341h是上部电极341a与电极部342b的连接部分。即，接点341h与第2电容元件342连接。在本实施方式中，第2电容元件342是接点341h所电连接的电气元件的一例。
此外，在图13所示的例子中，在下部电极41c也设置有接点41g。接点41g与过孔v1连接。虽然在图13中未图示，接点41g经由过孔v1与灵敏度调整线32连接。
如上，在本实施方式所涉及的摄像装置中，在第1电容元件341的上部电极341a设置有2个接点341g及341h。另外，接点341g及341h被设置于第1电容元件341的沟槽部41e以外的部分。另外，接点341g及341h也可以被设置于上部电极341a的上表面。即，被设置在第1电容元件341上的过孔与上部电极341a也可以被电连接。
另外，至少1个接点也可以被设置于沟槽部41e中的上部电极341a。例如，在图13中，上部电极341a以填充沟槽4t的方式设置，但上部电极341a也可以在沟槽4t内也以均一的膜厚构成，也可以与介电体层41b及下部电极41c同样具有沿着沟槽4t的底面及侧面弯曲的形状。在该情况下，接点也可以在沟槽部41e中被设置于上部电极341a的内侧的底面。或者，接点也可以被设置于沟槽部41e的上部电极341a的内侧的侧面。
(实施方式5)
接下来，关于实施方式5进行说明。
在实施方式5所涉及的摄像装置中，与实施方式1至4所涉及的摄像装置相比不同点在于，光电转换部被设置在半导体基板内。以下，以与实施方式1至4的不同点为中心进行说明，省略或者简化共通点的说明。
图14是本实施方式所涉及的摄像装置所具备的像素410的示意性的截面图。
如图14所示，像素410具备光电二极管PD来替代光电转换部15。光电二极管PD是光电转换部的一例，例如是具有PN结的光电二极管。光电二极管PD由被形成在半导体基板2内的杂质区域等形成。
本实施方式所涉及的摄像装置是背面照射型的CMOS图像传感器。此外，背面是半导体基板2所具有的2个主面中的一方，是与设置有层间绝缘层4的主面相反侧的面。在本实施方式所涉及的摄像装置中，光从半导体基板2的背面侧、即图14中的纸面上方入射。
另外，本实施方式所涉及的摄像装置具有芯片堆叠构造。具体而言，摄像装置具备第1芯片410a和第2芯片410b。第1芯片410a与第2芯片410b在纵向上重叠配置，即被堆叠。
如图14所示，第1芯片410a具备半导体基板2和层间绝缘层4。第2芯片410b具备半导体基板402和层间绝缘层404。在第1芯片410a及第2芯片410b分别被制造之后被重叠配置，从而形成具备像素410的摄像装置。具体而言，被形成在半导体基板2的主面上的层间绝缘层4与被形成在半导体基板402的主面上的层间绝缘层404相贴合。此外，在图14中，以一点划线示意性地表示贴合面。在本实施方式中，层间绝缘层4具备5个绝缘层4a、4b、4c、4d及4e。层间绝缘层404具备2个绝缘层404a及404b。层间绝缘层4及404各自的层数不限定于此。
在图14所示的例子中，在第1芯片410a设置有复位晶体管36、反馈晶体管38及第1电容元件141。在第2芯片410b设置有信号检测晶体管34及地址晶体管40。第2电容元件42既可以被设置在层间绝缘层4内，也可以被设置在层间绝缘层404内。像素410的信号检测电路SC中包括的各元件被设置于第1芯片410a及第2芯片410b中的哪一个都可以。
如图14所示，在作为层间绝缘层4的最上层(纸面上的下侧的层)的绝缘层4e设置有导电性的端子部60。同样，在作为层间绝缘层404的最上层的绝缘层404b设置有导电性的端子部460。通过端子部60及端子部460接触并连接，能够对被设置于半导体基板2的各元件与被设置于半导体基板402的各元件进行电连接。
在本实施方式中，在第1电容元件141的沟槽部41e的底面设置有接点41g。接点41g经由过孔v1与复位晶体管36连接。
另外，在第1电容元件141的沟槽部41f的底面设置有接点41h。在图14中虽未图示，接点41h与第2电容元件42电连接。第2电容元件42例如被设置在第1芯片410a内。像这样，第1电容元件141所具有的2个以上的电接点所连接的2个以上的电气元件，被设置于设置有第1电容元件141的第1芯片410a。
此外，第1电容元件141所具有的2个以上的电接点所连接的2个以上的电气元件，也可以不被设置在第1芯片410a内。至少1个电气元件或者全部电气元件也可以与第2芯片410b连接。
图15是本变形例所涉及的摄像装置所具备的像素411的示意性的截面图。在图15所示的像素411中，在第1芯片410a设置有复位晶体管36及第1电容元件141。在第2芯片410b设置有反馈晶体管38。信号检测晶体管34、地址晶体管40及第2电容元件42既可以被设置于第1芯片410a，也可以被设置在第2芯片410b内。
如图15所示，像素411具备第1电容元件341。第1电容元件341的上部电极341a具备接点341g及341i。接点341g与复位晶体管36电连接。也就是说，复位晶体管36是电气元件的一例。接点341i与反馈晶体管38电连接。也就是说，反馈晶体管38是电气元件的一例。
像这样，第1电容元件341所具有的2个以上的接点所连接的2个以上的电气元件，也可以被分别设置于第1芯片410a和第2芯片410b。即，也可以通过第1芯片410a与第2芯片410b被堆叠，将接点与电气元件电连接。
(其他实施方式)
以上，关于1个或者多个方式所涉及的摄像装置，基于实施方式进行了说明，但本公开不限定于这些实施方式。只要不脱离本公开的主旨，将本领域技术人员想到的各种变形施加于本实施方式而成的方式、及对不同的实施方式中的结构要素进行组合而构筑的方式也被包含于本公开的范围内。
图16是实施方式1的其他变形例所涉及的摄像装置所具备的像素12的示意性的截面图。如图16所示，在像素12中，第1电容元件41的上部电极41a经由过孔与灵敏度调整线32电连接。灵敏度调整线32从像素区域内向像素区域外延伸。灵敏度调整线32在像素区域外经由过孔与焊盘70电连接。因此，上部电极41a经由灵敏度调整线32与焊盘70电连接。
例如，在上述的实施方式中，摄像装置的层间绝缘层中包括的绝缘层及布线层的数量不特别限定。另外，层间绝缘层内的电容元件的位置也不特别限定。
另外，例如，第1电容元件所包括的沟槽部的个数也可以仅是1个。也可以在第1电容元件所包括的沟槽部都未设置电接点。在该情况下，2个以上的电接点既可以被设置于第1电容元件的平坦部处的上部电极，也可以被设置于平坦部处的下部电极。电接点被设置于上部电极或者下部电极的上表面及下表面中的哪一个都可以。
另外，例如，介电体层41b也可以不是使用high-k(高介电)材料的薄膜，而是氧化硅膜或者硅氮化膜等绝缘膜。
另外，例如，摄像装置的信号检测电路SC中包括的各晶体管也可以是P沟道MOSFET。另外，各晶体管也可以不是FET，也可以是双极型晶体管。
此外，上述的各实施方式能够在权利要求书或其等同的范围中进行各种变更、置换、附加、省略等。
工业实用性
本公开的一个方式所涉及的摄像装置例如对图像传感器、数字相机等是有用的。例如，本公开的一个方式所涉及的摄像装置能够用于被搭载于医疗用相机、机器人用相机、安防相机及车辆而使用的相机等。
附图标记说明：
2、402 半导体基板
2a、2b、2c 杂质区域
2t、2u 元件分离区域
4、404 层间绝缘层
4a、4b、4c、4d、4e、4f、4g、71、404a、404b 绝缘层
4t、4u 沟槽
10、11、110、111、210、310、410、411 像素
15 光电转换部
15a 第1电极
15b 光电转换层
15c 第2电极
16 垂直扫描电路
17 积蓄控制线
18 垂直信号线
19 负载电路
20 列信号处理电路
21 水平信号读出电路
22 电源布线
23 水平共通信号线
24 反向放大器
25 反馈线
26 复位信号线
28 反馈控制线
30 地址信号线
32 灵敏度调整线
34 信号检测晶体管
34e、36e、38e 栅极电极
34g、36g、38g 栅极绝缘层
36 复位晶体管
38 反馈晶体管
40 地址晶体管
41、141、341 第1电容元件
41a、341a 上部电极
41b 介电体层
41c 下部电极
41d 平坦部
41e、41f、141a、141b、141c、141d 沟槽部
41g、41h、41i、341g、341h、341i 接点
42、342 第2电容元件
42a、342a 电极
42b 绝缘膜
44 电荷积蓄节点
46 复位漏极节点
50、250、350 连接部
50a、250a、350a 布线部
50b、50c、51、52、53、54、55 布线层
50d、50e、50f、350d、v1、v2、v3、v4、v5、v6、v7、v8 过孔
60、460 端子部
100 摄像装置
342b 电极部
410a 第1芯片
410b 第2芯片
h1、h3 接触孔
AP 开口
FC 反馈电路
P1、P2、P3、P4、P5 插塞
PD 光电二极管
RA 像素区域
SC 信号检测电路

Claims (16)

1.一种摄像装置，具备：
半导体基板；以及
多个像素，
所述多个像素中的各个像素包括第1电容元件，该第1电容元件包括被设置于所述半导体基板的上方的第1电极、被设置于所述半导体基板的上方的第2电极、以及位于所述第1电极与所述第2电极之间的介电体层，
所述第1电极及所述第2电极中的至少一方具有：与第1电气元件电连接的第1电接点、以及与不同于所述第1电气元件的第2电气元件电连接的第2电接点，
所述第1电容元件包括具有沟槽形状的至少1个沟槽部。
2.如权利要求1所述的摄像装置，
所述第1电接点及所述第2电接点中的至少一方被设置于所述至少1个沟槽部。
3.如权利要求2所述的摄像装置，
所述第1电接点及所述第2电接点中的所述至少一方被设置于所述至少1个沟槽部的底面。
4.如权利要求1所述的摄像装置，
所述第1电接点被设置于所述至少1个沟槽部，
所述第2电接点被设置于所述至少1个沟槽部以外。
5.如权利要求1至4中任一项所述的摄像装置，
所述至少1个沟槽部包括多个沟槽部，
所述多个沟槽部包括未设置所述第1电接点及所述第2电接点的沟槽部。
6.如权利要求1至5中任一项所述的摄像装置，
所述第1电极被设置为比所述第2电极更靠近所述半导体基板，具有所述第1电接点及所述第2电接点。
7.如权利要求1至5中任一项所述的摄像装置，
所述第2电极被设置为比所述第1电极更远离所述半导体基板，具有所述第1电接点及所述第2电接点。
8.如权利要求1至7中任一项所述的摄像装置，
所述第1电极及所述第2电极含有TiN或者TaN。
9.如权利要求1至8中任一项所述的摄像装置，
所述摄像装置还具备被设置于所述半导体基板的上方的多个布线层，
所述多个布线层之中的位于所述第1电容元件的上方的布线层的数量，比位于所述第1电容元件的下方的布线层的数量多。
10.如权利要求1至9中任一项所述的摄像装置，
所述第1电接点及所述第2电接点都与过孔连接。
11.如权利要求1至10中任一项所述的摄像装置，
所述多个像素中的各个像素还包括：
光电转换部；以及
杂质区域，与所述光电转换部电连接，且被设置在所述半导体基板内，
在平面图中，所述第1电容元件与所述杂质区域的至少一部分重叠。
12.如权利要求1至10中任一项所述的摄像装置，
所述多个像素中的各个像素还包括：
光电转换部；
杂质区域，与所述光电转换部电连接，且被设置在所述半导体基板内；
晶体管，与所述杂质区域电连接；以及
第2电容元件，
所述晶体管是所述第1电接点及所述第2电接点中的一方，
所述第2电容元件是所述第1电接点及所述第2电接点中的另一方。
13.如权利要求12所述的摄像装置，
所述晶体管是将由所述光电转换部生成并被积蓄至所述杂质区域的电荷复位的复位晶体管。
14.如权利要求12或者13所述的摄像装置，
所述第2电容元件经由所述第1电极或者所述第2电极与所述杂质区域电连接。
15.如权利要求1至10中任一项所述的摄像装置，
所述多个像素中的各个像素还包括：
光电转换部；以及
杂质区域，与所述光电转换部电连接，且被设置在所述半导体基板内，
所述第1电极被设置为比所述第2电极更靠近所述半导体基板，而且与所述杂质区域电连接，
所述第2电极与被施加规定的电压值的焊盘电连接。
16.如权利要求15所述的摄像装置，
所述摄像装置还包括：
灵敏度调整线，与所述焊盘和所述第2电极电连接，用于调整所述摄像装置的灵敏度。
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