WO2020184963A2 - 이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로 - Google Patents

이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로 Download PDF

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WO2020184963A2
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한건희
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Industry Academic Cooperation Foundation of Yonsei University
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    • H—ELECTRICITY
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    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements

Definitions

  • the present invention relates to event-based analog signal processing, and more particularly, to an event amplifier and an event processing circuit using event-based signal expression.
  • Analog circuits included in electronic devices process signals by expressing information in terms of voltage or current.
  • the range of signal expression is limited by noise and power supply voltage.
  • the semiconductor process is refined, the voltage used is lowered and the uncertainty of the device characteristics increases, making it difficult for analog information to be expressed as an intermediate value to be expressed as voltage or current.
  • the pulse circuit can improve linearity in expressing an intermediate value of a large signal by expressing the average of the pulses to correspond to the average of analog information to be expressed.
  • Pulse circuits are applied to drivers to drive large voltages or currents, but analog signal processing circuits to control them express analog information as voltages or currents, so they process general analog signals such as filters and analog-to-digital converters. Is inappropriate for
  • An object of the present invention is to provide an event amplifier and an event processing circuit that can be implemented with devices with high characteristic uncertainty through event-based analog information expression.
  • the event amplifier includes an event integrator that generates an analog signal depending on the number of received input events and the polarity of the signals generated in response to the input events, and output events based on the magnitude of the analog signal. It includes an event generating circuit that determines the generation times.
  • the event integrator receives a first input event among input events, a first switch that transmits a first signal of a positive level, and a second input event of the input events, receives a second signal of a negative level. It may include a second switch to transmit, and an accumulator for accumulating the first signal and the second signal to output an analog signal. The size of the analog signal may increase by accumulating the first signal and may decrease by accumulating the second signal.
  • the event integrator may further include a first capacitor in which charges corresponding to the first signal are charged, and a second capacitor in which charges corresponding to a second signal are charged.
  • the accumulator may include an integrating capacitor that is charged based on the first signal and the second signal.
  • the event integrator may reduce the magnitude of the analog signal in response to output events.
  • the event generating circuit is a time integrator that generates an integral signal by integrating an analog signal over time, a comparator that generates output events based on a result of comparing the integral signal and a reference signal, and in response to the output events, the time It may include a reset circuit for resetting the integrator.
  • the reset circuit may reduce at least some of the magnitude of the analog signal in response to the output event.
  • the comparator may determine timing points at which output events are generated based on the comparison result.
  • the reference signal has a first reference value of a positive level and a second reference value of a negative level, and the comparator generates an output event of a positive level when the magnitude of the integral signal is greater than the first reference value, and When the signal level is smaller than the second reference value, a negative level output event may be generated.
  • the reset circuit may reset the time integrator at times when output events are generated.
  • output events may correspond to spikes.
  • the reset circuit may reset the time integrator after a delay time from when the event is generated.
  • the output events may have a pulse width corresponding to the delay time.
  • the frequency of occurrence of output events depends on the magnitude of the analog signal, the gain of the time integrator, and the magnitude of the reference signal.
  • An event processing circuit includes a first event converter for converting an input event into a first analog signal, a second event converter for converting an output event corresponding to an input event into a second analog signal, and a first analog signal. And an accumulator that accumulates a second analog signal, and an event generating circuit that generates an output event based on an accumulation result of the first analog signal and the second analog signal. The cumulative result may depend on the difference between the input event and the output event.
  • the first event converter includes a first switch for transmitting a first signal of a positive level in response to a first input event, and a second switch for transmitting a second signal of a negative level in response to a second input event It may include.
  • the first analog signal may correspond to a difference between the first signal and the second signal.
  • the second event converter includes a first switch for transmitting a first signal of a positive level in response to a second output event, and a second switch for transmitting a second signal of a negative level in response to the first output event It may include.
  • the second analog signal may correspond to a difference between the first signal and the second signal.
  • the second analog signal has a polarity opposite to that of the output event, and the cumulative result may correspond to a sum of the first analog signal and the second analog signal.
  • the first event converter generates a first analog signal having a magnitude obtained by multiplying the input event by a first coefficient
  • the second event converter generates a second analog signal having a magnitude obtained by multiplying the output event by a second coefficient.
  • the second event converter may include a decimator that determines the number of events corresponding to the output event based on the second coefficient. The second event converter may generate a second analog signal depending on the number of events.
  • the event generation circuit includes a time integrator that generates an integral signal by integrating an accumulated result over time, a comparator that generates an output event based on a comparison result of the integral signal and a reference signal, and in response to the output event, the time It may include a reset circuit for resetting the integrator.
  • the reference signal may have a first reference value of a positive level and a second reference value of a negative level. When the magnitude of the integral signal is greater than the first reference value, the comparator provides an output event of the positive level to the second event converter, and when the magnitude of the integral signal is less than the second reference value, the output event of the negative level is second It can be provided as an event converter.
  • the event amplifier and event processing circuit using event-based signal expression may express information by the frequency of occurrence of an event that does not require an intermediate value. Even when the uncertainty of the device characteristics is large, since the information is expressed by the frequency of occurrence of events based on on-off of the switch device rather than the voltage or current level, stability of signal processing can be improved. In addition, since the intermediate value expression is unnecessary, a signal processing operation can be performed at a voltage low enough to turn the device on and off.
  • FIG. 1 is an exemplary block diagram of an event circuit according to an embodiment of the present invention.
  • FIG. 2 is a graph showing the magnitude of an event output according to an input of the comparator of FIG. 1.
  • FIG. 3 is a graph showing the magnitude of a signal or event according to the operation of the event generating circuit of FIG. 1.
  • FIG. 4 is an exemplary diagram of an event amplifier including the event generating circuit of FIG. 1.
  • FIG. 5 is a graph illustrating an output event corresponding to one input event in the event amplifier of FIG. 4.
  • FIG. 6 is an exemplary circuit diagram of the event amplifier of FIG. 4.
  • FIG. 7 is an exemplary diagram of an event processing circuit including the event generating circuit of FIG. 1.
  • FIG. 8 is an exemplary circuit diagram of the event processing circuit of FIG. 7.
  • the best mode for practicing the present invention is the event amplifier of FIG. 4 including the event generating circuit of FIG. 1.
  • the event circuit (hereinafter, event generating circuit) 100 according to the present invention will be understood as a circuit that outputs an event Eout based on an analog signal Ain.
  • the event Eout may be a concept including a pulse, a spike, or a quantum having a predetermined size or the like generated at a specific time point or at an arbitrary time point.
  • the event generating circuit 100 includes a time integrator 110, a comparator 120, and a reset circuit 130.
  • the time integrator 110 may integrate the input analog signal Ain.
  • the time integrator 110 may integrate the analog signal Ain based on time.
  • the analog signal Ain may be a voltage signal or a current signal.
  • the time integrator 110 may output an integral signal IS corresponding to the result of the integration of the analog signal Ain to the comparator 120.
  • the comparator 120 may compare the magnitude of the integral signal IS and the magnitude of the reference signal RS.
  • the comparator 120 may generate an event Eout based on a result of comparing the integral signal IS and the reference signal RS.
  • the reference signal RS may have a positive reference value Vp and a negative reference value Vn.
  • a positive level event Eout may be output.
  • the magnitude of the integral signal IS exceeds the negative reference value Vn (here, exceeding means exceeding the absolute value)
  • an event Eout of a negative level may be output.
  • a level eg, 0) corresponding to the standby state may be output.
  • the reset circuit 130 may reset the time integrator 110 based on the event Eout. To this end, the reset circuit 130 receives an event Eout. When the event Eout is a positive level or a negative level, the reset circuit 130 may reset the time integrator 110. In response to an event Eout of a positive level or a negative level, the reset circuit 130 may generate a reset signal Rst for resetting the time integrator 110. Based on the reset signal Rst, the time integrator 110 may output an integral signal IS that increases or decreases from a level (eg, 0) corresponding to the standby state.
  • a level eg, 0
  • the reset circuit 130 may reset the time integrator 110 by generating the reset signal Rst at the time when the event Eout is generated.
  • the magnitude of the integral signal IS may immediately become 0, and the event Eout may represent a spike shape.
  • the reset circuit 130 may generate the reset signal Rst after a predetermined delay time from the time when the event Eout is generated.
  • the integral signal IS may exceed the size of the reference signal RS during the delay time, and the event Eout may have a pulse width corresponding to the delay time.
  • the event generating circuit 100 outputs an event Eout having a frequency depending on the magnitude of the analog signal Ain. can do. From this point of view, the time integrator 110 allows the information of the analog signal Ain expressed in terms of voltage or current to be expressed in time. The comparator 120 determines the timing at which the event Eout occurs. The reset circuit 130 resets the time integrator 110 to generate the next event.
  • the frequency of occurrence of the event Eout may be proportional to the amplitude of the analog signal Ain and the gain of the time integrator 110. In addition, the frequency of occurrence of the event Eout may be in inverse proportion to the size of the reference signal RS.
  • the occurrence interval of the event Eout may be a time between the time when the result of integrating the analog signal Ain again from the occurrence of the event Eout reaches the size of the reference signal RS.
  • the event Eout generated by the event generating circuit 100 may represent a sign such as a positive level or a negative level. In addition, if the size of the analog signal Ain is constant, the occurrence interval of the event Eout corresponding thereto may be constant.
  • FIG. 2 is a graph showing the magnitude of an event output according to an input of the comparator of FIG. 1.
  • the horizontal axis is defined as the size of the integral signal IS input to the comparator 120 of FIG. 1
  • the vertical axis is defined as the size of the event Eout output from the comparator 120.
  • the magnitude of the integral signal IS and the magnitude of the event Eout may correspond to a voltage level, but are not limited thereto, and may correspond to a current level.
  • the event Eout having the first value V1 of the positive level may be output.
  • the reset circuit 130 of FIG. 1 may reset the time integrator 110 in response to the event Eout having the first value V1.
  • an event Eout having a second value V2 of a negative level may be output.
  • the reset circuit 130 of FIG. 1 may reset the time integrator 110 in response to the event Eout having the second value V2.
  • the reset circuit 130 When the magnitude of the integral signal IS is between the first reference value Vp and the second reference value Vn, 0, which is a level corresponding to the standby state, may be output from the comparator 120. In this case, the reset circuit 130 does not reset the time integrator 110.
  • FIG. 3 is a graph showing the magnitude of a signal or event according to the operation of the event generating circuit of FIG. 1.
  • the horizontal axis is defined as time
  • the vertical axis is defined as the magnitudes of each of the analog signal Ain, the integral signal IS, the event Eout, and the reset signal Rst of FIG. 1.
  • the size of each of the analog signal Ain, the integral signal IS, the event Eout, and the reset signal Rst may correspond to a voltage level, but is not limited thereto, and may correspond to a current level. have.
  • the analog signal Ain may correspond to a voltage or current level input to the event generating circuit 100.
  • the event amplifier 1000 of FIG. 4 to be described later accumulates input events and generates an analog signal Ain.
  • the size of the analog signal Ain may change at the first to fourth time points t1 to t4.
  • the analog signal Ain may be generated based on a positive input event generated before the first time point t1 and a negative input event generated at the second time point t2. Details of the process of generating the analog signal Ain will be described later.
  • the integral signal IS may have a value corresponding to 0 by being reset at the time when the event Eout occurs, and may have a slope depending on the magnitude of the analog signal Ain.
  • the integral signal IS may be generated from the time integrator 110 of FIG. 1.
  • the magnitude of the integral signal IS may increase with time.
  • the analog signal Ain has a negative level, the magnitude of the integral signal IS may decrease with time. For example, before the second time point t2, the size of the analog signal Ain may have a positive level, and after the second time point t2, the size of the analog signal Ain may have a negative level.
  • the event Eout may be generated when the magnitude of the integral signal IS reaches a positive reference value Vp or a negative reference value Vn.
  • the event Eout may be generated from the comparator 120.
  • Each can be created.
  • the third and fourth events E3 and E4 of a negative level may be generated at the third and fourth time points t3 and t4 when the magnitude of the integral signal IS reaches the negative reference value Vn. have.
  • the first and second events E1 and E2 may be generated at the same positive level, and may have, for example, the first value V1 of FIG. 2.
  • the third and fourth events E3 and E4 may be generated at the same negative level, and may have, for example, the second value V2 of FIG. 2.
  • the event Eout is a bipolar type, and a specific positive level and a specific negative level may be output through one output terminal. Alternatively, a terminal for outputting a positive level event and a terminal for outputting a negative level event may be distinguished.
  • the reset signal Rst may be generated in response to the event Eout.
  • the reset signal Rst may be generated from the reset circuit 130 of FIG. 1.
  • the reset signal Rst may be generated when the first to fourth events E1 to E4 having a positive level or a negative level are generated.
  • first to fourth reset signals R1 to R4 may be generated at first to fourth time points t1 to t4.
  • the first to fourth reset signals R1 to R4 may have a constant size.
  • the time integrator 110 is reset, and the integral signal IS may have a magnitude corresponding to zero.
  • the event amplifier 1000 will be understood as a circuit that generates an output event Eout based on the input events Ei1 and Ei2.
  • the input event (Ei1, Ei2) is a concept including a pulse, a spike, or a quantum having a certain size, which is generated at a specific time point or at a certain time, and is a way of expressing information.
  • the event amplifier 1000 may generate an output event Eout by accumulating the input events Ei1 and Ei2 and amplifying it based on time.
  • the output event Eout corresponds to the event Eout of FIG. 1.
  • the event amplifier 1000 includes an event integrator 1100 and an event generating circuit 1200.
  • the event generating circuit 1200 may include a time integrator 1210, a comparator 1220, and a reset circuit 1230.
  • Each of the time integrator 1210, the comparator 1220, and the reset circuit 1230 corresponds to the time integrator 110, the comparator 120, and the reset circuit 130 of FIG. 1, and thus detailed descriptions thereof are omitted.
  • the event integrator 1100 may accumulate the first input event Ei1 and the second input event Ei2 and generate an analog signal Ain based on the accumulation result.
  • the first input event Ei1 may be defined as a positive event
  • the second input event Ei2 may be defined as a negative event. That is, the first input event Ei1 may increase the value of the accumulated result, and the second input event Ei2 may decrease the value of the accumulated result.
  • the event integrator 1100 may include a first switch SW1, a second switch SW2, an adder 1110, and an accumulator 1120.
  • the first switch SW1 may transmit the first signal C1 to the adder 1110 based on the first input event Ei1.
  • the first switch SW1 may be turned on and transmit a pre-generated first signal C1 to the adder 1110.
  • the second switch SW2 may transmit the second signal C2 to the adder 1110 based on the second input event Ei2.
  • the second switch SW2 is turned on and may transmit a pre-generated second signal C2 to the adder 1110.
  • the first signal C1 and the second signal C2 may have different polarities.
  • the first signal C1 may have a positive level
  • the second signal C2 may have a negative level.
  • the first signal C1 and the second signal C2 may be current signals, but are not limited thereto, and may be voltage signals.
  • the adder 1110 may add the first signal C1 and the second signal C2 and output it to the accumulator 1120.
  • the adder 1110 may generate a sum signal Csum corresponding to the sum of the magnitude of the first signal C1 and the magnitude of the second signal C2.
  • a node connecting the first switch SW1 and the second switch SW2 to each other without a separate adder 1110 The current signal summed through may be output to the accumulator 1120.
  • the accumulator 1120 may accumulate the sum signal Csum. To this end, the accumulator 1120 may include a capacitor for accumulating an electric signal.
  • the first input event Ei1 is input to the event integrator 1100
  • the magnitude of a signal accumulated in the accumulator 1120 may increase.
  • the magnitude of the accumulated signal may increase.
  • the second input event Ei2 is input to the event integrator 1100
  • the magnitude of a signal accumulated in the accumulator 1120 may decrease.
  • the magnitude of the accumulated signal may decrease.
  • the accumulator 1120 may output an analog signal Ain corresponding to a result of accumulating the sum signal Csum to the event generating circuit 1200.
  • the analog signal Ain may be provided to the time integrator 1210 of the event generating circuit 1200.
  • the accumulator 1120 may discharge at least a part of the accumulated signal whenever an output event Eout is generated by the event generating circuit 1200.
  • the reset circuit 1230 When the output event Eout occurs, the reset circuit 1230 generates a reset signal Rst, and the reset signal Rst may be provided to the accumulator 1120 as well as the time integrator 1210.
  • the accumulator 1120 may reduce the accumulated signal by a predetermined amount based on the reset signal Rst.
  • the accumulator 1120 may be configured as a leakage integrator that gradually decreases the accumulated signal over time based on a specified time constant without receiving a separate signal.
  • the target of leakage may be a current, and this current may be an analog signal Ain provided to the time integrator 1210 or may be separate from the analog signal Ain.
  • the decrease may mean that the absolute value of the accumulated signal decreases.
  • the size of the analog signal Ain output to the event generating circuit 1200 may vary.
  • the absolute value of the analog signal Ain may decrease with signal attenuation.
  • the absolute value of the analog signal Ain may decrease as at a first time point t1, a third time point t3, or a fourth time point t4.
  • the slope of the integral signal IS may decrease.
  • the slope of the integration signal IS before the first time point t1 may be greater than the slope of the integration signal IS between the first time point t1 and the second time point t2. This may be because the size of the analog signal Ain decreases in response to the first reset signal R1.
  • the frequency of the output event Eout relative to the frequency of the first input event Ei1 or the second input event Ein is determined by the first conversion gain of the event integrator 1100 and the second conversion gain of the event generating circuit 1200. It may be determined based on, for example, a product of the first conversion gain and the second conversion gain. These products can be greater or less than one.
  • the first conversion gain may depend on the magnitude of the first and second signals C1 and C2 and the gain of the accumulator 1120.
  • the second conversion gain may depend on the gain of the time integrator 1210 and the size of the reference signal RS, as described above with reference to FIG. 1.
  • FIG. 5 is a graph illustrating an output event corresponding to one input event in the event amplifier of FIG. 4. 5, the horizontal axis is defined as time, and the vertical axis is defined as the size of an event.
  • FIG. 5 is described with reference to the reference numerals of FIG. 4.
  • the input event Ein corresponds to the first input event Ei1 of FIG. 4
  • the output event Eout corresponds to the output event Eout of FIG. 4.
  • the input event Ein generated at a specific time point (ti) may be provided to the event integrator 1110.
  • the event amplifier 1000 In response to the input event Ein, the event amplifier 1000 generates a plurality of output events Eout. Illustratively, first through seventh output events are shown.
  • the event integrator 1110 may accumulate the first signal C1 of a positive level in response to the input event Ein.
  • the event generating circuit 1200 may generate a first output event at a first point in time t1 based on the magnitude of the accumulated analog signal Ain.
  • the analog signal Ain may be attenuated.
  • the event generating circuit 1200 may generate a second output event at a second time point t2 after the first time period p1 from the first time point t1 based on the attenuated size of the analog signal Ain. have.
  • the analog signal Ain may be further attenuated.
  • the event generating circuit 1200 may generate a third output event at a third time point t3 after the second time period p2 from the second time point t2 based on the attenuated size of the analog signal Ain. have.
  • the size of the analog signal Ain decreases, and the time for the size of the integral signal IS to reach the size of the reference signal RS increases. Accordingly, the second period p2 may be larger than the first period p1.
  • each of the fourth to seventh output events may be generated at the fourth to seventh time points t4 to t7.
  • the third to sixth periods p3 to p6 may increase sequentially. That is, the frequency of output events may decrease with the passage of time, and information may be amplified and expressed based on the frequency of time rather than the voltage level or current level.
  • the event amplifier 2000 includes an event integrator 2100 and an event generating circuit 2200.
  • the event integrator 2100 corresponds to the event integrator 1100 of FIG. 4
  • the event generating circuit 2200 corresponds to the event generating circuit 100 of FIG. 1 and the event generating circuit 1200 of FIG. 4.
  • the event integrator 2100 may include first to fourth switches SW1 to SW4, an integrating capacitor Ca, and first and second capacitors Cp and Cn.
  • the first and second switches SW1 and SW2 correspond to the first and second switches SW1 and SW2 of FIG. 4.
  • the first switch SW1 may transfer charges charged in the first capacitor Cp to the integrating capacitor Ca.
  • the second switch SW2 may transfer charges charged in the second capacitor Cn to the integrating capacitor Ca.
  • the integral capacitor Ca corresponds to the accumulator 1120 of FIG. 4 and may accumulate charges provided from the first capacitor Cp or the second capacitor Cn.
  • the voltage across the integrating capacitor Ca may vary based on the provided charges. For example, the voltage across the integrating capacitor Ca may increase due to charges provided from the first capacitor Cp. For example, due to charges provided from the second capacitor Cn, the voltage across the integrating capacitor Ca may decrease.
  • the voltage change of the integrating capacitor Ca may be determined by a ratio of the capacitance of the first capacitor Cp or the second capacitor Cn and the capacitance of the integrating capacitor Ca.
  • the third switch SW3 and the first capacitor Cp may be configured to transfer charges corresponding to the first signal C1 of FIG. 4 to the integrating capacitor Ca.
  • the third switch SW3 is turned on to transfer the VDD voltage to the first capacitor Cp. Charges charged in the first capacitor Cp by the VDD voltage may be transferred to the integrating capacitor Ca when the first input event Ei1 occurs.
  • a gate (control terminal) of the first switch SW1 may receive a first input event Ei1
  • a gate (control terminal) of the third switch SW3 may receive an inverted first input event.
  • an inverter may be provided to the event integrator 2100 to invert the first input event Ei1.
  • the fourth switch SW4 and the second capacitor Cn may be configured to transfer charges corresponding to the second signal C2 of FIG. 4 to the integrating capacitor Ca.
  • the fourth switch SW4 is turned on to transfer the VSS voltage to the second capacitor Cn. Charges charged in the second capacitor Cn by the VSS voltage may be transferred to the integrating capacitor Ca when the second input event Ei2 occurs.
  • a gate (control terminal) of the second switch SW1 may receive a second input event Ei2, and a gate (control terminal) of the fourth switch SW4 may receive an inverted second input event.
  • an inverter may be provided to the event integrator 2100 to invert the second input event Ei2.
  • first and second current sources are provided to the event integrator 2100 instead of the third and fourth switches SW3 and SW4 and the first and second capacitors Cp and Cn. Can be.
  • the first current source may generate a current signal corresponding to the first signal C1 of FIG. 4, and the second current source may generate a current signal corresponding to the second signal C2 of FIG. 4.
  • a current signal from the first current source is provided to the integrating capacitor Ca, and based on the second input event Ei2, the current signal from the second current source is provided with the integrating capacitor Ca Can be provided as
  • the voltage change of the integrating capacitor Ca may be determined by a product of a current value of the first or second current source and a pulse width of the first input event Ei1 or the second input event Ei2.
  • the event generation circuit 2200 may include a resistor R1, an oscillation capacitor Co, a reset switch SWr, a comparator 2220, and a reset circuit 2230.
  • the first resistor R1, the oscillation capacitor Co, and the reset switch SWr correspond to the time integrator 1210 of FIG. 4.
  • the analog signal Ain may be output to the event generating circuit 2200 based on charges accumulated in the integrating capacitor Ca. At least some of the charges accumulated in the integration capacitor Ca may be transferred to the oscillation capacitor Co through the resistor R1. As a result, the voltage across the oscillation capacitor Co may vary.
  • the analog signal Ain may be integrated by the resistor R1 and the oscillation capacitor Co.
  • the comparator 2220 may compare the integral signal IS corresponding to the voltage across the oscillation capacitor Co and the reference signal RS having a positive reference value Vp and a negative reference value Vn.
  • the comparator 2220 corresponds to the comparator 1220 of FIG. 4.
  • an output event Eout may be generated.
  • an output event Eout of a positive level may be generated.
  • an output event Eout of a negative level may be generated.
  • the reset circuit 2230 may generate a reset signal Rst for turning on the reset switch SWr based on the output event Eout.
  • the reset circuit 2230 corresponds to the reset circuit 1230 of FIG. 4. As described above, when an output event Eout of a positive or negative level is generated, the reset circuit 2230 generates a reset signal Rst.
  • the reset switch SWr may discharge the oscillation capacitor Co based on the reset signal Rst. Also, since the reset switch SWr is turned on, the magnitude of the analog signal Ain provided from the event integrator 2100 may be attenuated.
  • the event processing circuit 3000 will be understood as a circuit that obtains an output obtained by integrating the difference between the input event Ein and the output event Eout.
  • a first event converter 3100, an accumulator 3200, an event generating circuit 3300, and a second event converter 3400 may be included.
  • the first event converter 3100 may convert the input event Ein into a first analog signal and output it. For example, when the input event Ein occurs, the first event converter 3100 may output a first analog signal corresponding to a result of multiplying the input event Ein by a first coefficient If.
  • the first event converter 3100 may include a decimator or interpolator that determines the number or frequency of events corresponding to the input event Ein based on the first coefficient If.
  • the input event Ein may include a first input event corresponding to the positive level and a second input event corresponding to the negative level.
  • a first analog signal having a positive level may be accumulated in the accumulator 3200 based on a first input event
  • a first analog signal having a negative level may be accumulated in the accumulator 3200 based on a second input event.
  • the first event converter 3100 includes first to fourth switches SW1 to SW4 and first and second capacitors Cp and Cn, which are part of the event integrator 2100 of FIG. 6. can do.
  • the accumulator 3200 may accumulate a first analog signal output from the first event converter 3100. To this end, the accumulator 3200 may include the integrating capacitor Ca of FIG. 6. When the first input event is input, the magnitude of the signal accumulated in the accumulator 3200 may increase. When a second input event is input, a magnitude of a signal accumulated in the accumulator 3200 may decrease.
  • the accumulator 3200 may accumulate a second analog signal output from the second event converter 3400.
  • the second analog signal may be generated based on the output event Eout.
  • the magnitude of the signal accumulated in the accumulator 3200 may decrease.
  • the magnitude of the signal accumulated in the accumulator 3200 may increase. That is, the accumulator 3200 may accumulate electrical signals corresponding to the difference between the input event Ein and the output event Eout.
  • the accumulator 3200 may output an analog signal corresponding to the accumulated result to the event generating circuit 3300.
  • the event generating circuit 3300 may generate an output event Eout based on the analog signal output from the accumulator 3200.
  • the event generating circuit 3300 may have substantially the same configuration as the event generating circuit 100 of FIG. 1, the event generating circuit 1200 of FIG. 4, and the event generating circuit 2200 of FIG. 6.
  • the event generating circuit 3300 may integrate the analog signal output from the accumulator 3200 and compare the integration result with a reference signal to generate an output event Eout. When the output event Eout is generated, the event generating circuit 3300 may reset the integration result.
  • the second event converter 3400 may convert the output event Eout into a second analog signal and output it. For example, when the output event Eout occurs, the second event converter 3400 may output a second analog signal corresponding to a result of multiplying the output event Eout by the second coefficient Ir.
  • the second event converter 3400 may include a decimator or an interpolator that determines the number or frequency of events corresponding to the output event Eout based on the second coefficient Ir.
  • the output event Eout may include a first output event corresponding to a positive level and a second output event corresponding to a negative level.
  • a second analog signal having a negative level may be accumulated in the accumulator 3200 based on the first output event, and a second analog signal having a positive level may be accumulated in the accumulator 3200 based on the second output event. That is, the accumulator 3200 may accumulate electrical signals corresponding to the difference between the input event Ein and the output event Eout.
  • the second event converter 3400 may have a similar configuration, excluding a coefficient, compared to the first event converter 3100.
  • the event processing circuit 4000 will be understood as an exemplary circuit structure for generating an output event Eout based on the difference between the input events Ei1 and Ei2 and the output events Eo1 and Eo2, and the event processing of the present invention
  • the configuration of the circuit 4000 will not be limited to FIG. 8.
  • the event processing circuit 4000 may include a first event converter 4100, an integrating capacitor Ca, an event generation circuit 4300, and a second event converter 4400.
  • the first event converter 4100 corresponds to the first event converter 3100 of FIG. 7.
  • the first event converter 4100 may include first to fourth switches SW1 to SW4 and first and second capacitors Cfp and Cfn.
  • Each of the first to fourth switches SW1 to SW4 and the first and second capacitors Cfp and Cfn is the first to fourth switches SW1 to SW4 and first and second capacitors of FIG. 6. It can perform substantially the same function as (Cp, Cn).
  • the first switch SW1 may transfer charges charged in the first capacitor Cfp to the integrating capacitor Ca.
  • the second switch SW2 may transfer charges charged in the second capacitor Cfn to the integrating capacitor Ca.
  • the third switch SW3 and the first capacitor Cfp may be configured to transfer charges corresponding to the magnitude of the first coefficient If of FIG. 7 to the integrating capacitor Ca.
  • the third switch SW3 is turned on to transfer the VDD voltage to the first capacitor Cfp. Charges charged in the first capacitor Cfp by the VDD voltage may be transferred to the integrating capacitor Ca when the first input event Ei1 occurs. By the charges provided from the first capacitor Cfp, the voltage across the integrating capacitor Ca may increase.
  • the fourth switch SW4 and the second capacitor Cfn may be configured to transfer charges corresponding to the magnitude of the first coefficient If of FIG. 7 to the integrating capacitor Ca.
  • the fourth switch SW4 is turned on to transfer the VSS voltage to the second capacitor Cfn. Charges charged in the second capacitor Cfn by the VSS voltage may be transferred to the integrating capacitor Ca when the second input event Ei2 occurs. Due to charges provided from the second capacitor Cfn, the voltage across the integrating capacitor Ca may decrease.
  • the conversion of the input events Ei1 and Ei2 based on the first coefficient If may be performed through the capacitance of the first and second capacitors Cfp and Cfn.
  • the first event converter 4100 performs event conversion using a decimator or interpolator that determines the number or frequency of events corresponding to the input events Ei1 and Ei2 based on the first coefficient If. can do.
  • the first and second current sources are the first event converter 4100 Can be provided to
  • the event generating circuit 4300 corresponds to the event generating circuit 3300 of FIG. 7.
  • the event generation circuit 4300 may include a resistor R1, an oscillation capacitor Co, a reset switch SWr, a comparator 4320, and a reset circuit 4330.
  • Components included in the event generating circuit 4300 may be substantially the same as those included in the event generating circuit 2200 of FIG. 5. At least some of the charges accumulated in the integration capacitor Ca may be transferred to the oscillation capacitor Co through the resistor R1.
  • the analog signal may be integrated by the resistor R1 and the oscillation capacitor Co.
  • the comparator 4320 may generate a first output event Eo1 of a positive level when the magnitude of the voltage across the oscillation capacitor Co is greater than the positive reference value Vp.
  • the comparator 4320 may generate a second output event Eo2 of a negative level when the magnitude of the voltage across the oscillation capacitor Co is less than the negative reference value Vn.
  • the reset circuit 2230 may generate a reset signal Rst for turning on the reset switch SWr based on the first output event Eo1 or the second output event Eo2.
  • the reset switch SWr may discharge the oscillation capacitor Co based on the reset signal Rst.
  • the reset switch SWr may attenuate the magnitude of the voltage across the integrating capacitor Ca based on the reset signal Rst.
  • the second event converter 4400 corresponds to the second event converter 3400 of FIG. 7.
  • the second event converter 4400 may include fifth to eighth switches SW5 to SW8 and third and fourth capacitors Crp and Crn.
  • the fifth switch SW5 may receive a feedback input of the second output event Eo2 of a negative level, and transfer charges charged in the third capacitor Crp to the integrating capacitor Ca.
  • the sixth switch SW6 may receive a feedback input of the first output event Eo1 of a positive level and transfer charges charged in the second capacitor Cn to the integrating capacitor Ca.
  • the seventh switch SW7 and the third capacitor Crp may be configured to transfer charges corresponding to the magnitude of the second coefficient Ir of FIG. 7 to the integrating capacitor Ca. Due to charges provided from the third capacitor Crp, the voltage across the integrating capacitor Ca may increase. That is, based on the second output event Eo2 of the negative level, the voltage across the integrating capacitor Ca may increase.
  • the eighth switch SW8 and the fourth capacitor Crn may be configured to transfer charges corresponding to the magnitude of the second coefficient Ir of FIG. 7 to the integrating capacitor Ca. Due to the charges provided from the fourth capacitor Crn, the voltage across the integrating capacitor Ca may decrease. That is, based on the first output event Eo1 of the positive level, the voltage across the integrating capacitor Ca may decrease.
  • the conversion of the output events Eo1 and Eo2 based on the second coefficient Ir may be performed through the capacitance of the third and fourth capacitors Crp and Crn.
  • the second event converter 4400 performs event conversion using a decimator or interpolator that determines the number or frequency of events corresponding to the output events Eo1 and Eo2 based on the second coefficient Ir. can do.
  • the first and second current sources are the second event converter 4400 Can be provided to
  • the event generating circuit 4300 is a control circuit (not shown) so that the second output event Eo2 is provided to the seventh switch SW7 and the first output event Eo1 is provided to the eighth switch SW8. Poetry) may be further included.
  • the control circuit selects the first output event Eo1 of the positive level among the output events Eout, transmits it to the eighth switch SW8, and transmits the second output event of the negative level among the output events Eout. (Eo2) can be selected and transmitted to the seventh switch SW7.
  • the present invention is not limited thereto, and the fifth switch SW5 is turned on in response to an output event Eout of a negative level, and the sixth switch SW6 is turned on in response to an output event Eout of a positive level. It can be implemented to be on.
  • the present invention relates to an event amplifier and an event processing circuit using event-based signal expression, and by determining when output events are generated depending on the number of input events and the polarity of signals generated in response to the input events, an intermediate value Information can be expressed by the frequency of occurrence of this unnecessary event.

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Abstract

본 발명은 이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로에 관한 것이다. 본 발명의 실시예에 따른 이벤트 증폭기는 이벤트 적분기 및 이벤트 생성 회로를 포함한다. 이벤트 적분기는 수신된 입력 이벤트들의 개수 및 입력 이벤트들에 응답하여 생성된 신호들의 극성에 의존하는 아날로그 신호를 생성한다. 이벤트 생성 회로는 아날로그 신호의 크기에 기초하여 출력 이벤트들이 생성되는 시점들을 결정한다. 본 발명에 따르면, 중간 값이 필요 없는 이벤트의 발생 빈도로 정보가 표현될 수 있다.

Description

이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로
본 발명은 이벤트에 기반한 아날로그 신호 처리에 관한 것으로써, 좀 더 상세하게는 이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로에 관한 것이다.
전자 장치에 포함된 아날로그 회로들은 정보를 전압 또는 전류의 크기로 표현하여 신호를 처리한다. 다만, 신호의 표현 범위는 잡음과 전원전압에 의하여 제한된다. 한편 반도체 공정이 미세화되면서 사용 전압이 낮아지고 소자특성의 불확실도가 높아짐에 따라, 중간 값을 표현하여야 하는 아날로그 정보가 전압 또는 전류로 표현되기 어려워지고 있다.
중간 값 표현이 어려운 문제점을 해결하기 위하여, 중간 전압 또는 전류 값이 사용되지 않는 펄스 회로 방식이 대두되고 있다. 펄스 회로는, 펄스의 평균이 표현하고자 하는 아날로그 정보의 평균에 해당하도록 표현함으로써, 큰 신호의 중간 값 표현에서 선형성을 개선할 수 있다. 펄스 회로는 큰 전압이나 전류를 구동하기 위한 드라이버에 적용되지만, 이를 제어하기 위한 아날로그 신호 처리 회로는 전압 또는 전류로 아날로그 정보를 표현하고 있어, 필터, 아날로그-디지털 변환기 등과 같이 일반적인 아날로그 신호를 처리하기에 부적절하다.
불확실성을 갖는 소자의 특성 하에 아날로그 신호 처리를 위하여, 소자의 온/오프(on/off)만을 이용한 이벤트 기반 아날로그 정보 표현 방법, 이를 구현하기 위한 회로 및 이러한 회로를 포함하는 아날로그 신호처리 회로에 대한 요구가 제기되고 있다.
본 발명은 이벤트 기반의 아날로그 정보 표현을 통하여, 특성의 불확실도가 높은 소자들로 구현할 수 있는 이벤트 증폭기 및 이벤트 처리 회로를 제공하는 데 있다.
본 발명의 실시예에 따른 이벤트 증폭기는 수신된 입력 이벤트들의 개수 및 입력 이벤트들에 응답하여 생성된 신호들의 극성에 의존하는 아날로그 신호를 생성하는 이벤트 적분기, 및 아날로그 신호의 크기에 기초하여 출력 이벤트들이 생성되는 시점들을 결정하는 이벤트 생성 회로를 포함한다.
일례로, 이벤트 적분기는 입력 이벤트들 중 제1 입력 이벤트를 수신하여, 포지티브 레벨의 제1 신호를 전달하는 제1 스위치, 입력 이벤트들 중 제2 입력 이벤트를 수신하여, 네거티브 레벨의 제2 신호를 전달하는 제2 스위치, 및 제1 신호 및 제2 신호를 누적하여 아날로그 신호를 출력하는 누산기를 포함할 수 있다. 아날로그 신호의 크기는 제1 신호를 누적함으로써 증가하고, 제2 신호를 누적함으로써 감소할 수 있다.
일례로, 이벤트 적분기는 제1 신호에 대응되는 전하들이 충전되는 제1 커패시터, 및 제2 신호에 대응되는 전하들이 충전되는 제2 커패시터를 더 포함할 수 있다. 일례로, 누산기는 제1 신호 및 제2 신호에 기초하여 충전되는 적분 커패시터를 포함할 수 있다. 일례로, 이벤트 적분기는 출력 이벤트들에 응답하여, 아날로그 신호의 크기를 감소시킬 수 있다.
일례로, 이벤트 생성 회로는 시간에 따른 아날로그 신호를 적분하여 적분 신호를 생성하는 시간 적분기, 적분 신호 및 기준 신호의 비교 결과에 기초하여 출력 이벤트들을 생성하는 비교기, 및 출력 이벤트들에 응답하여, 시간 적분기를 리셋하는 리셋 회로를 포함할 수 있다. 리셋 회로는 출력 이벤트에 응답하여, 아날로그 신호의 크기를 적어도 일부 감소시킬 수 있다.
일례로, 비교기는 비교 결과에 기초하여 출력 이벤트들이 생성되는 시점들을 결정할 수 있다. 일례로, 기준 신호는 포지티브 레벨의 제1 기준 값 및 네거티브 레벨의 제2 기준 값을 갖고, 비교기는, 적분 신호의 크기가 제1 기준 값보다 큰 경우, 포지티브 레벨의 출력 이벤트를 생성하고, 적분 신호의 크기가 제2 기준 값보다 작은 경우, 네거티브 레벨의 출력 이벤트를 생성할 수 있다.
일례로, 리셋 회로는 출력 이벤트들이 생성되는 시점들에 시간 적분기를 리셋할 수 있다. 이 경우, 출력 이벤트들은 스파이크에 대응될 수 있다. 일례로, 리셋 회로는 이벤트가 생성된 시점들로부터 지연 시간 이후에 시간 적분기를 리셋할 수 있다. 이 경우, 출력 이벤트들은 지연 시간에 대응되는 펄스 폭을 가질 수 있다.
일례로, 출력 이벤트들의 발생 빈도는 아날로그 신호의 크기, 시간 적분기의 이득, 및 기준 신호의 크기에 의존한다.
본 발명의 실시예에 따른 이벤트 처리 회로는 입력 이벤트를 제1 아날로그 신호로 변환하는 제1 이벤트 변환기, 입력 이벤트에 대응되는 출력 이벤트를 제2 아날로그 신호로 변환하는 제2 이벤트 변환기, 제1 아날로그 신호 및 제2 아날로그 신호를 누적하는 누산기, 및 제1 아날로그 신호 및 제2 아날로그 신호의 누적 결과에 기초하여 출력 이벤트를 생성하는 이벤트 생성 회로를 포함한다. 누적 결과는 입력 이벤트 및 출력 이벤트의 차이에 의존할 수 있다.
일례로, 제1 이벤트 변환기는 제1 입력 이벤트에 응답하여, 포지티브 레벨의 제1 신호를 전달하는 제1 스위치, 및 제2 입력 이벤트에 응답하여, 네거티브 레벨의 제2 신호를 전달하는 제2 스위치를 포함할 수 있다. 제1 아날로그 신호는 제1 신호 및 제2 신호의 차이에 대응될 수 있다.
일례로, 제2 이벤트 변환기는 제2 출력 이벤트에 응답하여, 포지티브 레벨의 제1 신호를 전달하는 제1 스위치, 및 제1 출력 이벤트에 응답하여, 네거티브 레벨의 제2 신호를 전달하는 제2 스위치를 포함할 수 있다. 제2 아날로그 신호는 제1 신호 및 제2 신호의 차이에 대응될 수 있다.
일례로, 제2 아날로그 신호는 출력 이벤트와 반대의 극성을 갖고, 누적 결과는 제1 아날로그 신호 및 제2 아날로그 신호의 합에 대응될 수 있다. 일례로, 제1 이벤트 변환기는 입력 이벤트에 제1 계수를 곱한 크기를 갖는 제1 아날로그 신호를 생성하고, 제2 이벤트 변환기는 출력 이벤트에 제2 계수를 곱한 크기를 갖는 제2 아날로그 신호를 생성할 수 있다. 일례로, 제2 이벤트 변환기는 제2 계수에 기초하여 출력 이벤트에 대응되는 이벤트들의 개수를 결정하는 데시메이터를 포함할 수 있다. 제2 이벤트 변환기는 이벤트들의 개수에 의존하여 제2 아날로그 신호를 생성할 수 있다.
일례로, 이벤트 생성 회로는, 시간에 따른 누적 결과를 적분하여 적분 신호를 생성하는 시간 적분기, 적분 신호 및 기준 신호의 비교 결과에 기초하여 출력 이벤트를 생성하는 비교기, 및 출력 이벤트에 응답하여, 시간 적분기를 리셋하는 리셋 회로를 포함할 수 있다. 일례로, 기준 신호는 포지티브 레벨의 제1 기준 값 및 네거티브 레벨의 제2 기준 값을 가질 수 있다. 비교기는 적분 신호의 크기가 제1 기준 값보다 큰 경우, 포지티브 레벨의 출력 이벤트를 제2 이벤트 변환기로 제공하고, 적분 신호의 크기가 제2 기준 값보다 작은 경우, 네거티브 레벨의 출력 이벤트를 제2 이벤트 변환기로 제공할 수 있다.
본 발명의 실시예에 따른 이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로는 중간 값이 필요 없는 이벤트의 발생 빈도로 정보를 표현할 수 있다. 소자 특성의 불확실성이 큰 경우에도, 전압 또는 전류 레벨이 아닌 스위치 소자의 온-오프에 기초한 이벤트의 발생 빈도로 정보를 표현하므로, 신호 처리의 안정성이 향상될 수 있다. 또한, 중간 값 표현이 불필요함에 따라 소자를 온-오프 시킬 수 있는 정도의 낮은 전압에서 신호 처리 동작이 가능하다.
도 1은 본 발명의 실시예에 따른 이벤트 회로의 예시적인 블록도이다.
도 2는 도 1의 비교기의 입력에 따라 출력되는 이벤트의 크기를 도시한 그래프이다.
도 3은 도 1의 이벤트 생성 회로의 동작에 따른 신호 또는 이벤트의 크기를 도시한 그래프이다.
도 4는 도 1의 이벤트 생성 회로를 포함하는 이벤트 증폭기의 예시적인 도면이다.
도 5는 도 4의 이벤트 증폭기에서 하나의 입력 이벤트에 대응되는 출력 이벤트를 도시한 그래프이다.
도 6은 도 4의 이벤트 증폭기의 예시적인 회로도이다.
도 7은 도 1의 이벤트 생성 회로를 포함하는 이벤트 처리 회로의 예시적인 도면이다.
도 8은 도 7의 이벤트 처리 회로의 예시적인 회로도이다.
본 발명의 실시를 위한 최선의 형태는 도 1의 이벤트 생성 회로를 포함하는 도 4의 이벤트 증폭기이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 통상의 기술자 의해 수행될 수 있다. 더욱이, 명확성 및 간결성을 위하여 잘 알려진 기능들 및 구조들에 대한 설명들은 생략된다. 본 명세서에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.
도 1은 본 발명의 실시예에 따른 이벤트 회로의 예시적인 블록도이다. 본 발명에 따른 이벤트 회로(이하, 이벤트 생성 회로)(100)는 아날로그 신호(Ain)에 기초하여, 이벤트(Eout)를 출력하는 회로로 이해될 것이다. 여기에서, 이벤트(Eout)는 특정 시점 또는 임의의 시점에 발생되는 펄스, 스파이크(spike), 또는 일정한 크기를 갖는 퀀텀(quantum) 등을 포함하는 개념일 수 있다. 도 1을 참조하면, 이벤트 생성 회로(100)는 시간 적분기(110), 비교기(120), 및 리셋 회로(130)를 포함한다.
시간 적분기(110)는 입력된 아날로그 신호(Ain)를 적분할 수 있다. 시간 적분기(110)는 시간을 기준으로 아날로그 신호(Ain)를 적분할 수 있다. 일례로, 아날로그 신호(Ain)는 전압 신호 또는 전류 신호일 수 있다. 시간 적분기(110)는 아날로그 신호(Ain)의 적분 결과에 대응되는 적분 신호(IS)를 비교기(120)로 출력할 수 있다.
비교기(120)는 적분 신호(IS)의 크기와 기준 신호(RS)의 크기를 비교할 수 있다. 비교기(120)는 적분 신호(IS) 및 기준 신호(RS)의 비교 결과에 기초하여, 이벤트(Eout)를 생성할 수 있다. 일례로, 기준 신호(RS)는 포지티브 기준 값(Vp) 및 네거티브 기준 값(Vn)을 가질 수 있다. 적분 신호(IS)의 크기가 포지티브 기준 값(Vp)을 초과하는 경우, 포지티브 레벨의 이벤트(Eout)가 출력될 수 있다. 적분 신호(IS)의 크기가 네거티브 기준 값(Vn)을 초과 (여기에서, 초과는 절대값의 초과를 의미)하는 경우, 네거티브 레벨의 이벤트(Eout)가 출력될 수 있다. 적분 신호(IS)의 크기가 네거티브 기준 값(Vn)과 포지티브 기준 값(Vp) 사이인 경우, 대기 상태에 대응되는 레벨 (예를 들어, 0)이 출력될 수 있다.
리셋 회로(130)는 이벤트(Eout)에 기초하여 시간 적분기(110)를 리셋할 수 있다. 이를 위하여, 리셋 회로(130)는 이벤트(Eout)를 수신한다. 이벤트(Eout)가 포지티브 레벨 또는 네거티브 레벨인 경우, 리셋 회로(130)는 시간 적분기(110)를 리셋할 수 있다. 포지티브 레벨 또는 네거티브 레벨의 이벤트(Eout)에 응답하여, 리셋 회로(130)는 시간 적분기(110)를 리셋하기 위한 리셋 신호(Rst)를 생성할 수 있다. 리셋 신호(Rst)에 기초하여, 시간 적분기(110)는 대기 상태에 대응되는 레벨 (예를 들어, 0)로부터 증가하거나 감소하는 적분 신호(IS)를 출력할 수 있다.
일례로, 리셋 회로(130)는 이벤트(Eout)가 생성된 시점에 리셋 신호(Rst)를 생성하여, 시간 적분기(110)를 리셋할 수 있다. 이 경우, 적분 신호(IS)의 크기는 곧바로 0이 될 수 있고, 이벤트(Eout)는 스파이크 형태를 나타낼 수 있다. 또는, 리셋 회로(130)는 이벤트(Eout)가 생성된 시점으로부터 일정한 지연 시간 이후에 리셋 신호(Rst)를 생성할 수 있다. 이 경우, 적분 신호(IS)는 지연 시간 동안 기준 신호(RS)의 크기를 넘을 수 있고, 이벤트(Eout)는 지연 시간에 대응되는 펄스 폭을 가질 수 있다.
상술된 시간 적분기(110), 비교기(120), 및 리셋 회로(130)의 동작에 따라, 이벤트 생성 회로(100)는 아날로그 신호(Ain)의 크기에 의존하는 빈도를 갖는 이벤트(Eout)를 출력할 수 있다. 이러한 관점에서, 시간 적분기(110)는 전압 또는 전류의 크기로 표현되는 아날로그 신호(Ain)의 정보를 시간으로 표현되도록 한다. 비교기(120)는 이벤트(Eout)를 발생시키는 시점을 결정한다. 리셋 회로(130)는 다음 이벤트의 발생을 위하여, 시간 적분기(110)를 리셋한다.
이벤트(Eout)의 발생 빈도는 아날로그 신호(Ain)의 크기 및 시간 적분기(110)의 이득에 비례할 수 있다. 또한, 이벤트(Eout)의 발생 빈도는 기준 신호(RS)의 크기에 반비례할 수 있다. 이벤트(Eout)의 발생 간격은 이벤트(Eout)의 발생 시점으로부터 다시 아날로그 신호(Ain)를 적분한 결과가 기준 신호(RS)의 크기에 도달한 시점사이의 시간일 수 있다. 이벤트 생성 회로(100)로부터 생성되는 이벤트(Eout)는 포지티브 레벨 또는 네거티브 레벨과 같이 부호를 표현할 수 있다. 또한, 아날로그 신호(Ain)의 크기가 일정하다면, 이에 대응되는 이벤트(Eout)의 발생 간격은 일정할 수 있다.
도 2는 도 1의 비교기의 입력에 따라 출력되는 이벤트의 크기를 도시한 그래프이다. 도 2를 참조하면, 가로축은 도 1의 비교기(120)에 입력되는 적분 신호(IS)의 크기로 정의되고, 세로축은 비교기(120)로부터 출력되는 이벤트(Eout)의 크기로 정의된다. 설명의 편의상, 적분 신호(IS)의 크기 및 이벤트(Eout)의 크기는 전압 레벨에 대응될 수 있으나, 이에 제한되지 않고, 전류 레벨 등에 대응될 수 있다.
적분 신호(IS)의 크기가 제1 기준 값(포지티브 기준 값(Vp))보다 큰 경우, 포티지브 레벨의 제1 값(V1)을 갖는 이벤트(Eout)가 출력될 수 있다. 이 경우, 도 1의 리셋 회로(130)는 제1 값(V1)을 갖는 이벤트(Eout)에 응답하여, 시간 적분기(110)를 리셋할 수 있다.
적분 신호(IS)의 크기가 제2 기준 값(네거티브 기준 값(Vn))보다 작은 경우, 네거티브 레벨의 제2 값(V2)을 갖는 이벤트(Eout)가 출력될 수 있다. 이 경우, 도 1의 리셋 회로(130)는 제2 값(V2)을 갖는 이벤트(Eout)에 응답하여, 시간 적분기(110)를 리셋할 수 있다.
적분 신호(IS)의 크기가 제1 기준 값(Vp)과 제2 기준 값(Vn) 사이인 경우, 비교기(120)로부터 대기 상태에 대응되는 레벨인 0이 출력될 수 있다. 이 경우, 리셋 회로(130)는 시간 적분기(110)를 리셋하지 않는다.
도 3은 도 1의 이벤트 생성 회로의 동작에 따른 신호 또는 이벤트의 크기를 도시한 그래프이다. 도 3을 참조하면, 가로축은 시간으로 정의되고, 세로축은 도 1의 아날로그 신호(Ain), 적분 신호(IS), 이벤트(Eout), 및 리셋 신호(Rst) 각각의 크기들로 정의된다. 설명의 편의상, 아날로그 신호(Ain), 적분 신호(IS), 이벤트(Eout), 및 리셋 신호(Rst) 각각의 크기는 전압 레벨에 대응될 수 있으나, 이에 제한되지 않고, 전류 레벨 등에 대응될 수 있다.
아날로그 신호(Ain)는 이벤트 생성 회로(100)에 입력되는 전압 또는 전류 레벨에 대응될 수 있다. 후술될 도 4의 이벤트 증폭기(1000)는 입력 이벤트를 누적하여, 아날로그 신호(Ain)를 생성한다. 예시적으로, 아날로그 신호(Ain)의 크기는 제1 내지 제4 시점들(t1~t4)에서 변화할 수 있다. 예시적으로, 아날로그 신호(Ain)는 제1 시점(t1) 이전에 발생된 포지티브 입력 이벤트, 및 제2 시점(t2)에 발생된 네거티브 입력 이벤트에 기초하여 생성될 수 있다. 아날로그 신호(Ain)가 생성되는 과정에 대한 구체적인 내용은 후술된다.
적분 신호(IS)는 이벤트(Eout)가 발생된 시점에 리셋되어 0에 대응되는 값을 가질 수 있고, 아날로그 신호(Ain)의 크기에 의존하는 기울기를 가질 수 있다. 적분 신호(IS)는 도 1의 시간 적분기(110)로부터 생성될 수 있다. 아날로그 신호(Ain)가 포지티브 레벨을 갖는 경우, 적분 신호(IS)의 크기는 시간에 따라 증가할 수 있다. 아날로그 신호(Ain)가 네거티브 레벨을 갖는 경우, 적분 신호(IS)의 크기는 시간에 따라 감소할 수 있다. 예시적으로, 제2 시점(t2) 이전에 아날로그 신호(Ain)의 크기는 포지티블 레벨을 갖고, 제2 시점(t2) 이후에 아날로그 신호(Ain)의 크기는 네거티브 레벨을 가질 수 있다.
이벤트(Eout)는 적분 신호(IS)의 크기가 포지티브 기준 값(Vp) 또는 네거티브 기준 값(Vn)에 도달할 때 생성될 수 있다. 이벤트(Eout)는 비교기(120)로부터 생성될 수 있다. 예를 들어, 적분 신호(IS)의 크기가 포지티브 기준 값(Vp)에 도달한 제1 및 제2 시점들(t1, t2)에 포지티브 레벨의 제1 및 제2 이벤트들(E1, E2)이 각각 생성될 수 있다. 적분 신호(IS)의 크기가 네거티브 기준 값(Vn)에 도달한 제3 및 제4 시점들(t3, t4)에 네거티브 레벨의 제3 및 제4 이벤트들(E3, E4)이 각각 생성될 수 있다.
제1 및 제2 이벤트들(E1, E2)은 동일한 포지티브 레벨로 생성될 수 있고, 예를 들어, 도 2의 제1 값(V1)을 가질 수 있다. 제3 및 제4 이벤트들(E3, E4)은 동일한 네거티브 레벨로 생성될 수 있고, 예를 들어, 도 2의 제2 값(V2)을 가질 수 있다. 이벤트(Eout)는 바이폴라 타입으로, 특정 포지티브 레벨 및 특정 네거티브 레벨이 하나의 출력 단자를 통하여 출력될 수 있다. 또는, 포지티브 레벨의 이벤트가 출력되는 단자와 네거티브 레벨의 이벤트가 출력되는 단자가 구별될 수 있다.
리셋 신호(Rst)는 이벤트(Eout)에 응답하여 생성될 수 있다. 리셋 신호(Rst)는도 1의 리셋 회로(130)로부터 생성될 수 있다. 포지티브 레벨 또는 네거티브 레벨을 갖는 제1 내지 제4 이벤트들(E1~E4)이 생성된 시점에 리셋 신호(Rst)가 생성될 수 있다. 예를 들어, 제1 내지 제4 시점들(t1~t4)에 제1 내지 제4 리셋 신호들(R1~R4)이 생성될 수 있다. 제1 내지 제4 리셋 신호들(R1~R4)의 크기는 일정할 수 있다. 리셋 신호(Rst)에 응답하여, 시간 적분기(110)는 리셋되고, 적분 신호(IS)는 0에 대응되는 크기를 가질 수 있다.
도 4는 도 1의 이벤트 생성 회로를 포함하는 이벤트 증폭기의 예시적인 도면이다. 이벤트 증폭기(1000)는 입력 이벤트(Ei1, Ei2)에 기초하여 출력 이벤트(Eout)를 생성하는 회로로 이해될 것이다. 여기에서, 입력 이벤트(Ei1, Ei2)는 특정 시점 또는 임의의 시점에 발생되는 펄스, 스파이크(spike), 또는 일정한 크기를 갖는 퀀텀(quantum) 등을 포함하는 개념으로 정보를 표현하는 하나의 방식으로 이해될 수 있다. 일례로, 이벤트 증폭기(1000)는 입력 이벤트(Ei1, Ei2)를 누적하고, 시간을 기반으로 증폭함으로써, 출력 이벤트(Eout)를 생성할 수 있다. 여기에서, 출력 이벤트(Eout)는 도 1의 이벤트(Eout)에 대응된다.
도 4를 참조하면, 이벤트 증폭기(1000)는 이벤트 적분기(1100) 및 이벤트 생성 회로(1200)를 포함한다. 이벤트 생성 회로(1200)는 시간 적분기(1210), 비교기(1220), 및 리셋 회로(1230)를 포함할 수 있다. 시간 적분기(1210), 비교기(1220), 및 리셋 회로(1230) 각각은 도 1의 시간 적분기(110), 비교기(120), 및 리셋 회로(130)에 대응되므로, 구체적인 설명이 생략된다.
이벤트 적분기(1100)는 제1 입력 이벤트(Ei1) 및 제2 입력 이벤트(Ei2)를 누적하고, 누적 결과에 기초하여 아날로그 신호(Ain)를 생성할 수 있다. 여기에서, 제1 입력 이벤트(Ei1)는 포지티브 이벤트로 정의되고, 제2 입력 이벤트(Ei2)는 네거티브 이벤트로 정의될 수 있다. 즉, 제1 입력 이벤트(Ei1)는 누적 결과의 값을 증가시키고, 제2 입력 이벤트(Ei2)는 누적 결과의 값을 감소시킬 수 있다. 이러한 동작을 위하여 예시적으로, 이벤트 적분기(1100)는 제1 스위치(SW1), 제2 스위치(SW2), 가산기(1110), 및 누산기(1120)를 포함할 수 있다.
제1 스위치(SW1)는 제1 입력 이벤트(Ei1)에 기초하여, 제1 신호(C1)를 가산기(1110)에 전달할 수 있다. 제1 스위치(SW1)는 제1 입력 이벤트(Ei1)를 수신 시에, 턴-온 되고, 미리 생성된 제1 신호(C1)를 가산기(1110)에 전달할 수 있다. 제2 스위치(SW2)는 제2 입력 이벤트(Ei2)에 기초하여, 제2 신호(C2)를 가산기(1110)에 전달할 수 있다. 제2 스위치(SW2)는 제2 입력 이벤트(Ei2)를 수신 시에, 턴-온 되고, 미리 생성된 제2 신호(C2)를 가산기(1110)에 전달할 수 있다. 제1 신호(C1) 및 제2 신호(C2)는 서로 다른 극성을 가질 수 있다. 예를 들어, 제1 신호(C1)는 포지티브 레벨을 갖고, 제2 신호(C2)는 네거티브 레벨을 가질 수 있다. 예를 들어, 제1 신호(C1) 및 제2 신호(C2)는 전류 신호일 수 있으나, 이에 제한되지 않고, 전압 신호일 수 있다.
가산기(1110)는 제1 신호(C1) 및 제2 신호(C2)를 더하여 누산기(1120)에 출력할 수 있다. 가산기(1110)는 제1 신호(C1)의 크기 및 제2 신호(C2)의 크기의 합에 대응되는 합산 신호(Csum)를 생성할 수 있다. 예시적으로, 제1 신호(C1) 및 제2 신호(C2)가 전류 신호인 경우, 별도의 가산기(1110) 없이, 제1 스위치(SW1) 및 제2 스위치(SW2)를 서로 연결하는 노드를 통하여 합산된 전류 신호가 누산기(1120)로 출력될 수 있다.
누산기(1120)는 합산 신호(Csum)를 누적할 수 있다. 이를 위하여, 누산기(1120)는 전기 신호를 누적하기 위한 커패시터를 포함할 수 있다. 제1 입력 이벤트(Ei1)가 이벤트 적분기(1100)에 입력되는 경우, 누산기(1120)에 누적되는 신호의 크기는 증가할 수 있다. 제1 입력 이벤트(Ei1)가 입력되는 횟수가 증가함에 따라, 누적되는 신호의 크기는 증가할 수 있다. 제2 입력 이벤트(Ei2)가 이벤트 적분기(1100)에 입력되는 경우, 누산기(1120)에 누적되는 신호의 크기는 감소할 수 있다. 제2 입력 이벤트(Ei2)가 입력되는 횟수가 증가함에 따라, 누적되는 신호의 크기는 감소할 수 있다. 누산기(1120)는 합산 신호(Csum)를 누적한 결과에 대응되는 아날로그 신호(Ain)를 이벤트 생성 회로(1200)로 출력할 수 있다. 예를 들어, 아날로그 신호(Ain)는 이벤트 생성 회로(1200)의 시간 적분기(1210)로 제공될 수 있다.
누산기(1120)는 이벤트 발생 회로(1200)에 의하여 출력 이벤트(Eout)가 생성될 때마다, 누적된 신호의 적어도 일부를 감쇄(discharge)시킬 수 있다. 출력 이벤트(Eout)가 발생될 때, 리셋 회로(1230)는 리셋 신호(Rst)를 생성하고, 리셋 신호(Rst)는 시간 적분기(1210)뿐만 아니라, 누산기(1120)로 제공될 수 있다. 누산기(1120)는 리셋 신호(Rst)에 기초하여, 누적된 신호를 일정한 크기만큼 감소시킬 수 있다.
다른 예로, 누산기(1120)는 별도의 신호를 수신함이 없이, 특정된 시상수에 기초하여, 누적된 신호를 시간에 따라 점진적으로 감소시키는 누설 적분기로 구성될 수 있다. 이 때, 누설(leakage) 대상은 전류일 수 있고, 이러한 전류는 시간 적분기(1210)로 제공되는 아날로그 신호(Ain)이거나, 아날로그 신호(Ain)와 별개일 수 있다. 여기에서, 감소는 누적된 신호의 절대값이 작아짐을 의미할 수 있다.
신호의 감쇄 결과, 이벤트 생성 회로(1200)로 출력되는 아날로그 신호(Ain)의 크기는 변화할 수 있다. 아날로그 신호(Ain)의 절대값은 신호 감쇄에 따라 감소할 수 있다. 예를 들어, 도 3의 그래프와 같이, 아날로그 신호(Ain)의 절대값은 제1 시점(t1), 제3 시점(t3), 또는 제4 시점(t4)에서와 같이 감소할 수 있다. 그 결과, 적분 신호(IS)의 기울기는 감소할 수 있다. 예를 들어, 제1 시점(t1) 이전의 적분 신호(IS)의 기울기는 제1 시점(t1) 및 제2 시점(t2) 사이의 적분 신호(IS)의 기울기보다 클 수 있다. 이는 아날로그 신호(Ain)의 크기가 제1 리셋 신호(R1)에 응답하여 감소하기 때문일 수 있다.
제1 입력 이벤트(Ei1) 또는 제2 입력 이벤트(Ein)의 빈도에 대한 출력 이벤트(Eout)의 빈도는 이벤트 적분기(1100)의 제1 변환 이득 및 이벤트 생성 회로(1200)의 제2 변환 이득에 기초하여 결정될 수 있으며, 일례로 제1 변환 이득 및 제2 변환 이득의 곱에 의하여 결정될 수 있다. 이러한 곱은 1보다 크거나 작을 수 있다. 제1 변환 이득은 제1 및 제2 신호들(C1, C2)의 크기 및 누산기(1120)의 이득에 의존할 수 있다. 제2 변환 이득은 도 1에서 상술한 바와 같이, 시간 적분기(1210)의 이득 및 기준 신호(RS)의 크기에 의존할 수 있다.
도 5는 도 4의 이벤트 증폭기에서 하나의 입력 이벤트에 대응되는 출력 이벤트를 도시한 그래프이다. 도 5를 참조하면, 가로축은 시간으로 정의되고, 세로축은 이벤트의 크기로 정의된다. 설명의 편의상 도 4의 도면 부호를 참조하여, 도 5가 설명된다. 여기에서, 입력 이벤트(Ein)는 도 4의 제1 입력 이벤트(Ei1)에 대응되고, 출력 이벤트(Eout)는 도 4의 출력 이벤트(Eout)에 대응된다.
특정 시점(ti)에 발생된 입력 이벤트(Ein)는 이벤트 적분기(1110)에 제공될 수 있다. 입력 이벤트(Ein)에 응답하여, 이벤트 증폭기(1000)는 복수의 출력 이벤트들(Eout)을 생성한다. 예시적으로, 제1 내지 제7 출력 이벤트들이 도시된다. 일례로, 이벤트 적분기(1110)는 입력 이벤트(Ein)에 응답하여, 포지티브 레벨의 제1 신호(C1)를 누적할 수 있다. 이벤트 생성 회로(1200)는 누적된 아날로그 신호(Ain)의 크기에 기초하여, 제1 시점(t1)에 제1 출력 이벤트를 생성할 수 있다.
제1 출력 이벤트에 응답하여, 아날로그 신호(Ain)는 감쇄될 수 있다. 이벤트 생성 회로(1200)는 감쇄된 아날로그 신호(Ain)의 크기에 기초하여, 제1 시점(t1)으로부터 제1 기간(p1) 이후인 제2 시점(t2)에 제2 출력 이벤트를 생성할 수 있다. 제2 출력 이벤트에 응답하여, 아날로그 신호(Ain)는 추가적으로 감쇄될 수 있다. 이벤트 생성 회로(1200)는 감쇄된 아날로그 신호(Ain)의 크기에 기초하여, 제2 시점(t2)으로부터 제2 기간(p2) 이후인 제3 시점(t3)에 제3 출력 이벤트를 생성할 수 있다.
감쇄에 따라, 아날로그 신호(Ain)의 크기가 작아지고, 적분 신호(IS)의 크기가기준 신호(RS)의 크기에 도달하는 시간이 증가한다. 따라서, 제2 기간(p2)은 제1 기간(p1)보다 클 수 있다. 동일한 방식으로, 순차적으로, 제4 내지 제7 출력 이벤트들 각각이 제4 내지 제7 시점들(t4~t7)에 생성될 수 있다. 제3 내지 제6 기간들(p3~p6)은 순차적으로 증가할 수 있다. 즉, 출력 이벤트들의 빈도는 시간의 흐름에 따라 감소할 수 있고, 전압 레벨 또는 전류 레벨이 아닌 시간의 빈도를 기준으로, 정보가 증폭되어 표현될 수 있다.
도 6은 도 4의 이벤트 증폭기의 예시적인 회로도이다. 이벤트 증폭기(2000)는 입력 이벤트(Ei1, Ei2)에 기초하여 출력 이벤트(Eout)를 생성하는 예시적인 회로 구조로 이해될 것이고, 본 발명의 이벤트 증폭기(2000)의 구성이 도 6에 제한되지 않을 것이다. 도 6을 참조하면, 이벤트 증폭기(2000)는 이벤트 적분기(2100) 및 이벤트 생성 회로(2200)를 포함한다. 이벤트 적분기(2100)는 도 4의 이벤트 적분기(1100)에 대응되고, 이벤트 생성 회로(2200)는 도 1의 이벤트 생성 회로(100) 및 도 4의 이벤트 생성 회로(1200)에 대응된다.
이벤트 적분기(2100)는 제1 내지 제4 스위치들(SW1~SW4), 적분 커패시터(Ca), 및 제1 및 제2 커패시터들(Cp, Cn)을 포함할 수 있다. 제1 및 제2 스위치들(SW1, SW2)은 도 4의 제1 및 제2 스위치들(SW1, SW2)에 대응된다. 제1 스위치(SW1)는 제1 입력 이벤트(Ei1)의 입력 시에, 제1 커패시터(Cp)에 충전된 전하들을 적분 커패시터(Ca)로 전달할 수 있다. 제2 스위치(SW2)는 제2 입력 이벤트(Ei2)의 입력 시에, 제2 커패시터(Cn)에 충전된 전하들을 적분 커패시터(Ca)로 전달할 수 있다.
적분 커패시터(Ca)는 도 4의 누산기(1120)에 대응되고, 제1 커패시터(Cp) 또는 제2 커패시터(Cn)로부터 제공된 전하들을 누적할 수 있다. 적분 커패시터(Ca)의 양단 전압은 제공된 전하들에 기초하여 변할 수 있다. 예를 들어, 제1 커패시터(Cp)로부터 제공된 전하들에 의하여, 적분 커패시터(Ca)의 양단 전압은 증가할 수 있다. 예를 들어, 제2 커패시터(Cn)로부터 제공된 전하들에 의하여, 적분 커패시터(Ca)의 양단 전압은 감소할 수 있다. 적분 커패시터(Ca)의 전압 변화는 제1 커패시터(Cp) 또는 제2 커패시터(Cn)의 커패시턴스와 적분 커패시터(Ca)의 커패시턴스의 비율에 의하여 결정될 수 있다.
제3 스위치(SW3) 및 제1 커패시터(Cp)는 도 4의 제1 신호(C1)에 대응되는 전하들을 적분 커패시터(Ca)로 전달하도록 구성될 수 있다. 제1 입력 이벤트(Ei1)가 발생되지 않을 때, 제3 스위치(SW3)는 턴-온 되어 VDD 전압을 제1 커패시터(Cp)로 전달할 수 있다. VDD 전압에 의하여 제1 커패시터(Cp)에 충전된 전하들은 제1 입력 이벤트(Ei1)가 발생될 때, 적분 커패시터(Ca)로 전달될 수 있다. 제1 스위치(SW1)의 게이트(제어 단자)는 제1 입력 이벤트(Ei1)를 수신하고, 제3 스위치(SW3)의 게이트(제어 단자)는 반전된 제1 입력 이벤트를 수신할 수 있다. 일례로, 인버터가 이벤트 적분기(2100)에 제공되어, 제1 입력 이벤트(Ei1)를 반전시킬 수 있다.
제4 스위치(SW4) 및 제2 커패시터(Cn)는 도 4의 제2 신호(C2)에 대응되는 전하들을 적분 커패시터(Ca)로 전달하도록 구성될 수 있다. 제2 입력 이벤트(Ei2)가 발생되지 않을 때, 제4 스위치(SW4)는 턴-온 되어 VSS 전압을 제2 커패시터(Cn)로 전달할 수 있다. VSS 전압에 의하여 제2 커패시터(Cn)에 충전된 전하들은 제2 입력 이벤트(Ei2)가 발생될 때, 적분 커패시터(Ca)로 전달될 수 있다. 제2 스위치(SW1)의 게이트(제어 단자)는 제2 입력 이벤트(Ei2)를 수신하고, 제4 스위치(SW4)의 게이트(제어 단자)는 반전된 제2 입력 이벤트를 수신할 수 있다. 일례로, 인버터가 이벤트 적분기(2100)에 제공되어, 제2 입력 이벤트(Ei2)를 반전시킬 수 있다.
도 6에 도시된 바와 달리, 제3 및 제4 스위치들(SW3, SW4) 및 제1 및 제2 커패시터들(Cp, Cn) 대신에, 제1 및 제2 전류원들이 이벤트 적분기(2100)에 제공될 수 있다. 제1 전류원은 도 4의 제1 신호(C1)에 대응되는 전류 신호를 생성하고, 제2 전류원은 도 4의 제2 신호(C2)에 대응되는 전류 신호를 생성할 수 있다. 제1 입력 이벤트(Ei1)에 기초하여, 제1 전류원으로부터 전류 신호가 적분 커패시터(Ca)로 제공되고, 제2 입력 이벤트(Ei2)에 기초하여, 제2 전류원으로부터 전류 신호가 적분 커패시터(Ca)로 제공될 수 있다. 적분 커패시터(Ca)의 전압 변화는 제1 전류원 또는 제2 전류원의 전류 값과 제1 입력 이벤트(Ei1) 또는 제2 입력 이벤트(Ei2)의 펄스 폭의 곱에 의하여 결정될 수 있다.
이벤트 생성 회로(2200)는 저항(R1), 발진 커패시터(Co), 리셋 스위치(SWr), 비교기(2220), 리셋 회로(2230)를 포함할 수 있다. 일례로, 제1 저항(R1), 발진 커패시터(Co), 및 리셋 스위치(SWr)는 도 4의 시간 적분기(1210)에 대응된다. 적분 커패시터(Ca)에 누적된 전하들에 기초하여 아날로그 신호(Ain)가 이벤트 생성 회로(2200)로 출력될 수 있다. 적분 커패시터(Ca)에 누적된 전하들의 적어도 일부는 저항(R1)을 통하여, 발진 커패시터(Co)로 전달될 수 있다. 그 결과, 발진 커패시터(Co)의 양단 전압은 변할 수 있다. 저항(R1) 및 발진 커패시터(Co)에 의하여 아날로그 신호(Ain)는 적분될 수 있다.
비교기(2220)는 발진 커패시터(Co)의 양단 전압에 대응되는 적분 신호(IS)와 포지티브 기준 값(Vp) 및 네거티브 기준 값(Vn)을 갖는 기준 신호(RS)를 비교할 수 있다. 비교기(2220)는 도 4의 비교기(1220)에 대응된다. 적분 신호(IS)의 크기가 포지티브 기준 값(Vp) 및 네거티브 기준 값(Vn) 사이를 벗어난 경우, 출력 이벤트(Eout)가 생성될 수 있다. 적분 신호(IS)의 크기가 포지티브 기준 값(Vp)보다 큰 경우, 포지티브 레벨의 출력 이벤트(Eout)가 생성될 수 있다. 적분 신호(IS)의 크기가 네거티브 기준 값(Vn)보다 작은 경우, 네거티브 레벨의 출력 이벤트(Eout)가 생성될 수 있다.
리셋 회로(2230)는 출력 이벤트(Eout)에 기초하여, 리셋 스위치(SWr)를 턴-온시키기 위한 리셋 신호(Rst)를 생성할 수 있다. 리셋 회로(2230)는 도 4의 리셋 회로(1230)에 대응된다. 상술한 바와 같이, 포지티브 또는 네거티브 레벨의 출력 이벤트(Eout)가 생성될 때, 리셋 회로(2230)는 리셋 신호(Rst)를 생성한다. 리셋 스위치(SWr)는 리셋 신호(Rst)에 기초하여, 발진 커패시터(Co)를 방전시킬 수 있다. 또한, 리셋 스위치(SWr)가 턴-온 됨으로써, 이벤트 적분기(2100)로부터 제공된 아날로그 신호(Ain)의 크기가 감쇄될 수 있다.
도 7은 도 1의 이벤트 생성 회로를 포함하는 이벤트 처리 회로의 예시적인 도면이다. 이벤트 처리 회로(3000)는 입력 이벤트(Ein) 및 출력 이벤트(Eout)의 차이를 적분한 출력을 구하는 회로로 이해될 것이다. 도 7을 참조하면, 제1 이벤트 변환기(3100), 누산기(3200), 이벤트 생성 회로(3300), 및 제2 이벤트 변환기(3400)를 포함할 수 있다.
제1 이벤트 변환기(3100)는 입력 이벤트(Ein)를 제1 아날로그 신호로 변환하여 출력할 수 있다. 예를 들어, 제1 이벤트 변환기(3100)는 입력 이벤트(Ein)가 발생될 때, 입력 이벤트(Ein)에 제1 계수(If)를 곱한 결과에 대응되는 제1 아날로그 신호를 출력할 수 있다. 일례로, 제1 이벤트 변환기(3100)는 제1 계수(If)에 기초하여, 입력 이벤트(Ein)에 대응되는 이벤트의 횟수 또는 빈도를 결정하는 데시메이터 또는 인터폴레이터를 포함할 수 있다.
입력 이벤트(Ein)는 포지티브 레벨에 대응되는 제1 입력 이벤트 및 네거티브 레벨에 대응되는 제2 입력 이벤트를 포함할 수 있다. 제1 입력 이벤트에 기초하여 포지티브 레벨의 제1 아날로그 신호가 누산기(3200)에 누적되고, 제2 입력 이벤트에 기초하여 네거티브 레벨의 제1 아날로그 신호가 누산기(3200)에 누적될 수 있다. 일례로, 제1 이벤트 변환기(3100)는 도 6의 이벤트 적분기(2100)의 일부 구성인 제1 내지 제4 스위치들(SW1~SW4) 및 제1 및 제2 커패시터들(Cp, Cn)을 포함할 수 있다.
누산기(3200)는 제1 이벤트 변환기(3100)로부터 출력되는 제1 아날로그 신호를 누적할 수 있다. 이를 위하여, 누산기(3200)는 도 6의 적분 커패시터(Ca)를 포함할 수 있다. 제1 입력 이벤트가 입력될 때, 누산기(3200)에 누적되는 신호의 크기는 증가할 수 있다. 제2 입력 이벤트가 입력될 때, 누산기(3200)에 누적되는 신호의 크기는 감소할 수 있다.
누산기(3200)는 제2 이벤트 변환기(3400)로부터 출력되는 제2 아날로그 신호를 누적할 수 있다. 제2 아날로그 신호는 출력 이벤트(Eout)에 기초하여 생성될 수 있다. 포지티브 레벨의 제1 출력 이벤트가 생성될 때, 누산기(3200)에 누적되는 신호의 크기는 감소할 수 있다. 네거티브 레벨의 제2 출력 이벤트가 생성될 때, 누산기(3200)에 누적되는 신호의 크기는 증가할 수 있다. 즉, 누산기(3200)는 입력 이벤트(Ein)와 출력 이벤트(Eout)의 차이에 대응되는 전기 신호를 누적할 수 있다. 누산기(3200)는 누적 결과에 대응되는 아날로그 신호를 이벤트 생성 회로(3300)로 출력할 수 있다.
이벤트 생성 회로(3300)는 누산기(3200)로부터 출력된 아날로그 신호에 기초하여 출력 이벤트(Eout)를 생성할 수 있다. 이벤트 생성 회로(3300)는 도 1의 이벤트 생성 회로(100), 도 4의 이벤트 생성 회로(1200), 및 도 6의 이벤트 생성 회로(2200)와 실질적으로 동일한 구성을 가질 수 있다. 이벤트 생성 회로(3300)는 누산기(3200)로부터 출력된 아날로그 신호를 적분하고, 적분 결과를 기준 신호와 비교하여 출력 이벤트(Eout)를 생성할 수 있다. 출력 이벤트(Eout)가 생성될 때, 이벤트 생성 회로(3300)는 적분 결과를 리셋할 수 있다.
제2 이벤트 변환기(3400)는 출력 이벤트(Eout)를 제2 아날로그 신호로 변환하여 출력할 수 있다. 예를 들어, 제2 이벤트 변환기(3400)는 출력 이벤트(Eout)가 발생될 때, 출력 이벤트(Eout)에 제2 계수(Ir)를 곱한 결과에 대응되는 제2 아날로그 신호를 출력할 수 있다. 일례로, 제2 이벤트 변환기(3400)는 제2 계수(Ir)에 기초하여, 출력 이벤트(Eout)에 대응되는 이벤트의 횟수 또는 빈도를 결정하는 데시메이터 또는 인터폴레이터를 포함할 수 있다.
출력 이벤트(Eout)는 포지티브 레벨에 대응되는 제1 출력 이벤트 및 네거티브 레벨에 대응되는 제2 출력 이벤트를 포함할 수 있다. 제1 출력 이벤트에 기초하여 네거티브 레벨의 제2 아날로그 신호가 누산기(3200)에 누적되고, 제2 출력 이벤트에 기초하여 포지티브 레벨의 제2 아날로그 신호가 누산기(3200)에 누적될 수 있다. 즉, 누산기(3200)는 입력 이벤트(Ein)와 출력 이벤트(Eout)의 차이에 대응되는 전기 신호를 누적할 수 있다. 일례로, 제2 이벤트 변환기(3400)는 제1 이벤트 변환기(3100)와 비교하여, 계수를 제외하고, 유사한 구성을 가질 수 있다.
도 8은 도 7의 이벤트 처리 회로의 예시적인 회로도이다. 이벤트 처리 회로(4000)는 입력 이벤트(Ei1, Ei2) 및 출력 이벤트(Eo1, Eo2)의 차이에 기초하여, 출력 이벤트(Eout)를 생성하는 예시적인 회로 구조로 이해될 것이고, 본 발명의 이벤트 처리 회로(4000)의 구성이 도 8에 제한되지 않을 것이다. 도 8을 참조하면, 이벤트 처리 회로(4000)는 제1 이벤트 변환기(4100), 적분 커패시터(Ca), 이벤트 생성 회로(4300), 및 제2 이벤트 변환기(4400)를 포함할 수 있다.
제1 이벤트 변환기(4100)는 도 7의 제1 이벤트 변환기(3100)에 대응된다. 제1 이벤트 변환기(4100)는 제1 내지 제4 스위치들(SW1~SW4) 및 제1 및 제2 커패시터들(Cfp, Cfn)을 포함할 수 있다. 제1 내지 제4 스위치들(SW1~SW4) 및 제1 및 제2 커패시터들(Cfp, Cfn) 각각은 도 6의 제1 내지 제4 스위치들(SW1~SW4) 및 제1 및 제2 커패시터들(Cp, Cn)과 실질적으로 동일한 기능을 수행할 수 있다. 제1 스위치(SW1)는 제1 입력 이벤트(Ei1)의 입력 시에, 제1 커패시터(Cfp)에 충전된 전하들을 적분 커패시터(Ca)로 전달할 수 있다. 제2 스위치(SW2)는 제2 입력 이벤트(Ei2)의 입력 시에, 제2 커패시터(Cfn)에 충전된 전하들을 적분 커패시터(Ca)로 전달할 수 있다.
제3 스위치(SW3) 및 제1 커패시터(Cfp)는 도 7의 제1 계수(If)의 크기에 대응되는 전하들을 적분 커패시터(Ca)로 전달하도록 구성될 수 있다. 제1 입력 이벤트(Ei1)가 발생되지 않을 때, 제3 스위치(SW3)는 턴-온 되어 VDD 전압을 제1 커패시터(Cfp)로 전달할 수 있다. VDD 전압에 의하여 제1 커패시터(Cfp)에 충전된 전하들은 제1 입력 이벤트(Ei1)가 발생될 때, 적분 커패시터(Ca)로 전달될 수 있다. 제1 커패시터(Cfp)로부터 제공된 전하들에 의하여, 적분 커패시터(Ca)의 양단 전압은 증가할 수 있다.
제4 스위치(SW4) 및 제2 커패시터(Cfn)는 도 7의 제1 계수(If)의 크기에 대응되는 전하들을 적분 커패시터(Ca)로 전달하도록 구성될 수 있다. 제2 입력 이벤트(Ei2)가 발생되지 않을 때, 제4 스위치(SW4)는 턴-온 되어 VSS 전압을 제2 커패시터(Cfn)로 전달할 수 있다. VSS 전압에 의하여 제2 커패시터(Cfn)에 충전된 전하들은 제2 입력 이벤트(Ei2)가 발생될 때, 적분 커패시터(Ca)로 전달될 수 있다. 제2 커패시터(Cfn)로부터 제공된 전하들에 의하여, 적분 커패시터(Ca)의 양단 전압은 감소할 수 있다.
제1 계수(If)에 기초한 입력 이벤트(Ei1, Ei2)의 변환은 제1 및 제2 커패시터들(Cfp, Cfn)의 커패시턴스를 통하여 수행될 수 있다. 또는, 제1 이벤트 변환기(4100)는 제1 계수(If)에 기초하여 입력 이벤트(Ei1, Ei2)에 대응되는 이벤트의 횟수 또는 빈도를 결정하는 데시메이터 또는 인터폴레이터를 이용하여, 이벤트 변환을 수행할 수 있다. 도 6에서 설명된 바와 같이, 제3 및 제4 스위치들(SW3, SW4) 및 제1 및 제2 커패시터들(Cfp, Cfn) 대신에, 제1 및 제2 전류원들이 제1 이벤트 변환기(4100)에 제공될 수 있다.
이벤트 생성 회로(4300)는 도 7의 이벤트 생성 회로(3300)에 대응된다. 이벤트 생성 회로(4300)는 저항(R1), 발진 커패시터(Co), 리셋 스위치(SWr), 비교기(4320), 리셋 회로(4330)를 포함할 수 있다. 이벤트 생성 회로(4300)에 포함된 구성들은 도 5의 이벤트 생성 회로(2200)에 포함된 구성들과 실질적으로 동일할 수 있다. 적분 커패시터(Ca)에 누적된 전하들의 적어도 일부는 저항(R1)을 통하여, 발진 커패시터(Co)로 전달될 수 있다. 저항(R1) 및 발진 커패시터(Co)에 의하여 아날로그 신호는 적분될 수 있다.
비교기(4320)는 발진 커패시터(Co)의 양단 전압의 크기가 포지티브 기준 값(Vp)보다 큰 경우, 포지티브 레벨의 제1 출력 이벤트(Eo1)를 생성할 수 있다. 비교기(4320)는 발진 커패시터(Co)의 양단 전압의 크기가 네거티브 기준 값(Vn)보다 작은 경우, 네거티브 레벨의 제2 출력 이벤트(Eo2)를 생성할 수 있다.
리셋 회로(2230)는 제1 출력 이벤트(Eo1) 또는 제2 출력 이벤트(Eo2)에 기초하여, 리셋 스위치(SWr)를 턴-온시키기 위한 리셋 신호(Rst)를 생성할 수 있다. 리셋 스위치(SWr)는 리셋 신호(Rst)에 기초하여, 발진 커패시터(Co)를 방전시킬 수 있다. 리셋 스위치(SWr)는 리셋 신호(Rst)에 기초하여, 적분 커패시터(Ca)의 양단 전압의 크기를 감쇄시킬 수 있다.
제2 이벤트 변환기(4400)는 도 7의 제2 이벤트 변환기(3400)에 대응된다. 제2 이벤트 변환기(4400)는 제5 내지 제8 스위치들(SW5~SW8) 및 제3 및 제4 커패시터들(Crp, Crn)을 포함할 수 있다. 제5 스위치(SW5)는 네거티브 레벨의 제2 출력 이벤트(Eo2)를 피드백 입력 받아, 제3 커패시터(Crp)에 충전된 전하들을 적분 커패시터(Ca)로 전달할 수 있다. 제6 스위치(SW6)는 포지티브 레벨의 제1 출력 이벤트(Eo1)를 피드백 입력 받아, 제2 커패시터(Cn)에 충전된 전하들을 적분 커패시터(Ca)로 전달할 수 있다.
제7 스위치(SW7) 및 제3 커패시터(Crp)는 도 7의 제2 계수(Ir)의 크기에 대응되는 전하들을 적분 커패시터(Ca)로 전달하도록 구성될 수 있다. 제3 커패시터(Crp)로부터 제공된 전하들에 의하여, 적분 커패시터(Ca)의 양단 전압은 증가할 수 있다. 즉, 네거티브 레벨의 제2 출력 이벤트(Eo2)에 기초하여, 적분 커패시터(Ca)의 양단 전압은 증가할 수 있다.
제8 스위치(SW8) 및 제4 커패시터(Crn)는 도 7의 제2 계수(Ir)의 크기에 대응되는 전하들을 적분 커패시터(Ca)로 전달하도록 구성될 수 있다. 제4 커패시터(Crn)로부터 제공된 전하들에 의하여, 적분 커패시터(Ca)의 양단 전압은 감소할 수 있다. 즉, 포지티브 레벨의 제1 출력 이벤트(Eo1)에 기초하여, 적분 커패시터(Ca)의 양단 전압은 감소할 수 있다.
제2 계수(Ir)에 기초한 출력 이벤트(Eo1, Eo2)의 변환은 제3 및 제4 커패시터들(Crp, Crn)의 커패시턴스를 통하여 수행될 수 있다. 또는, 제2 이벤트 변환기(4400)는 제2 계수(Ir)에 기초하여 출력 이벤트(Eo1, Eo2)에 대응되는 이벤트의 횟수 또는 빈도를 결정하는 데시메이터 또는 인터폴레이터를 이용하여, 이벤트 변환을 수행할 수 있다. 도 7에서 설명된 바와 같이, 제7 및 제8 스위치들(SW7, SW8) 및 제3 및 제4 커패시터들(Crp, Crn) 대신에, 제1 및 제2 전류원들이 제2 이벤트 변환기(4400)에 제공될 수 있다.
일례로, 제2 출력 이벤트(Eo2)가 제7 스위치(SW7)에 제공되고, 제1 출력 이벤트(Eo1)가 제8 스위치(SW8)에 제공되도록, 이벤트 생성 회로(4300)는 제어 회로(미도시)를 더 포함할 수 있다. 제어 회로(미도시)는 출력 이벤트(Eout) 중 포지티브 레벨의 제1 출력 이벤트(Eo1)를 선별하여, 제8 스위치(SW8)로 전달하고, 출력 이벤트(Eout) 중 네거티브 레벨의 제2 출력 이벤트(Eo2)를 선별하여, 제7 스위치(SW7)로 전달할 수 있다. 다만, 이에 제한되지 않고, 제5 스위치(SW5)가 네거티브 레벨의 출력 이벤트(Eout)에 응답하여 턴-온 되고, 제6 스위치(SW6)가 포지티브 레벨의 출력 이벤트(Eout)에 응답하여 턴-온 되도록 구현될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
본 발명은 이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로에 관한 것으로, 입력 이벤트들의 개수 및 입력 이벤트들에 응답하여 생성된 신호들의 극성에 의존하여 출력 이벤트들이 생성되는 시점들을 결정함으로써, 중간 값이 필요 없는 이벤트의 발생 빈도로 정보가 표현될 수 있다.

Claims (20)

  1. 수신된 입력 이벤트들의 개수 및 상기 입력 이벤트들에 응답하여 생성된 신호들의 극성에 의존하는 아날로그 신호를 생성하는 이벤트 적분기; 및
    상기 아날로그 신호의 크기에 기초하여 출력 이벤트들이 생성되는 시점들을 결정하는 이벤트 생성 회로를 포함하는 이벤트 증폭기.
  2. 제1 항에 있어서,
    상기 이벤트 적분기는,
    상기 입력 이벤트들 중 제1 입력 이벤트를 수신하여, 포지티브 레벨의 제1 신호를 전달하는 제1 스위치;
    상기 입력 이벤트들 중 제2 입력 이벤트를 수신하여, 네거티브 레벨의 제2 신호를 전달하는 제2 스위치; 및
    상기 제1 신호 및 상기 제2 신호를 누적하여 상기 아날로그 신호를 출력하는 누산기를 포함하되,
    상기 아날로그 신호의 상기 크기는 상기 제1 신호를 누적함으로써 증가하고, 상기 제2 신호를 누적함으로써 감소하는 이벤트 증폭기.
  3. 제2 항에 있어서,
    상기 이벤트 적분기는,
    상기 제1 신호에 대응되는 전하들이 충전되는 제1 커패시터; 및
    상기 제2 신호에 대응되는 전하들이 충전되는 제2 커패시터를 더 포함하는 이벤트 증폭기.
  4. 제2 항에 있어서,
    상기 누산기는, 상기 제1 신호 및 상기 제2 신호에 기초하여 충전되는 적분 커패시터를 포함하는 이벤트 증폭기.
  5. 제1 항에 있어서,
    상기 이벤트 적분기는, 상기 출력 이벤트들에 응답하여, 상기 아날로그 신호의 상기 크기를 감소시키는 이벤트 증폭기.
  6. 제1 항에 있어서,
    상기 이벤트 생성 회로는,
    시간에 따른 상기 아날로그 신호를 적분하여 적분 신호를 생성하는 시간 적분기;
    상기 적분 신호 및 기준 신호의 비교 결과에 기초하여 상기 출력 이벤트들을 생성하는 비교기; 및
    상기 출력 이벤트들에 응답하여, 상기 시간 적분기를 리셋하는 리셋 회로를 포함하는 이벤트 증폭기.
  7. 제6 항에 있어서,
    상기 리셋 회로는, 상기 출력 이벤트에 응답하여, 상기 아날로그 신호의 상기 크기를 적어도 일부 감소시키는 이벤트 증폭기.
  8. 제6 항에 있어서,
    상기 비교기는, 상기 비교 결과에 기초하여 상기 출력 이벤트들이 생성되는 상기 시점들을 결정하는 이벤트 증폭기.
  9. 제6 항에 있어서,
    상기 기준 신호는 포지티브 레벨의 제1 기준 값 및 네거티브 레벨의 제2 기준 값을 갖고,
    상기 비교기는, 상기 적분 신호의 크기가 상기 제1 기준 값보다 큰 경우, 포지티브 레벨의 출력 이벤트를 생성하고, 상기 적분 신호의 크기가 상기 제2 기준 값보다 작은 경우, 네거티브 레벨의 출력 이벤트를 생성하는 이벤트 증폭기.
  10. 제6 항에 있어서,
    상기 리셋 회로는 상기 출력 이벤트들이 생성되는 상기 시점들에 상기 시간 적분기를 리셋하고,
    상기 출력 이벤트들은 스파이크에 대응되는 이벤트 증폭기.
  11. 제6 항에 있어서,
    상기 리셋 회로는 상기 이벤트가 생성된 상기 시점들로부터 지연 시간 이후에 상기 시간 적분기를 리셋하고,
    상기 출력 이벤트들은 상기 지연 시간에 대응되는 펄스 폭을 갖는 이벤트 증폭기.
  12. 제6 항에 있어서,
    상기 출력 이벤트들의 발생 빈도는 상기 아날로그 신호의 상기 크기, 상기 시간 적분기의 이득, 및 상기 기준 신호의 크기에 의존하는 이벤트 증폭기.
  13. 입력 이벤트를 제1 아날로그 신호로 변환하는 제1 이벤트 변환기;
    상기 입력 이벤트에 대응되는 출력 이벤트를 제2 아날로그 신호로 변환하는 제2 이벤트 변환기;
    상기 제1 아날로그 신호 및 상기 제2 아날로그 신호를 누적하는 누산기; 및
    상기 제1 아날로그 신호 및 상기 제2 아날로그 신호의 누적 결과에 기초하여 상기 출력 이벤트를 생성하는 이벤트 생성 회로를 포함하되,
    상기 누적 결과는 상기 입력 이벤트 및 상기 출력 이벤트의 차이에 의존하는 이벤트 처리 회로.
  14. 제13 항에 있어서,
    상기 입력 이벤트는 제1 입력 이벤트 및 제2 입력 이벤트를 포함하고,
    상기 제1 이벤트 변환기는
    상기 제1 입력 이벤트에 응답하여, 포지티브 레벨의 제1 신호를 전달하는 제1 스위치; 및
    상기 제2 입력 이벤트에 응답하여, 네거티브 레벨의 제2 신호를 전달하는 제2 스위치를 포함하고,
    상기 제1 아날로그 신호는 상기 제1 신호 및 상기 제2 신호의 차이에 대응되는 이벤트 처리 회로.
  15. 제13 항에 있어서,
    상기 출력 이벤트는 포지티브 레벨의 제1 출력 이벤트 및 네거티브 레벨의 제2 출력 이벤트를 포함하고,
    상기 제2 이벤트 변환기는,
    상기 제2 출력 이벤트에 응답하여, 포지티브 레벨의 제1 신호를 전달하는 제1 스위치; 및
    상기 제1 출력 이벤트에 응답하여, 네거티브 레벨의 제2 신호를 전달하는 제2 스위치를 포함하고,
    상기 제2 아날로그 신호는 상기 제1 신호 및 상기 제2 신호의 차이에 대응되는 이벤트 처리 회로.
  16. 제13 항에 있어서,
    상기 제2 아날로그 신호는 상기 출력 이벤트와 반대의 극성을 갖고, 상기 누적 결과는 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호의 합에 대응되는 이벤트 처리 회로.
  17. 제13 항에 있어서,
    상기 제1 이벤트 변환기는, 상기 입력 이벤트에 제1 계수를 곱한 크기를 갖는 상기 제1 아날로그 신호를 생성하고,
    상기 제2 이벤트 변환기는, 상기 출력 이벤트에 제2 계수를 곱한 크기를 갖는 상기 제2 아날로그 신호를 생성하는 이벤트 처리 회로.
  18. 제13 항에 있어서,
    상기 제2 이벤트 변환기는, 상기 제2 계수에 기초하여 상기 출력 이벤트에 대응되는 이벤트들의 개수를 결정하는 데시메이터를 포함하고,
    상기 제2 이벤트 변환기는, 상기 이벤트들의 개수에 의존하여 상기 제2 아날로그 신호를 생성하는 이벤트 처리 회로.
  19. 제13 항에 있어서,
    상기 이벤트 생성 회로는,
    시간에 따른 상기 누적 결과를 적분하여 적분 신호를 생성하는 시간 적분기;
    상기 적분 신호 및 기준 신호의 비교 결과에 기초하여 상기 출력 이벤트를 생성하는 비교기; 및
    상기 출력 이벤트에 응답하여, 상기 시간 적분기를 리셋하는 리셋 회로를 포함하는 이벤트 처리 회로.
  20. 제19 항에 있어서,
    상기 기준 신호는 포지티브 레벨의 제1 기준 값 및 네거티브 레벨의 제2 기준 값을 갖고,
    상기 비교기는, 상기 적분 신호의 크기가 상기 제1 기준 값보다 큰 경우, 포지티브 레벨의 상기 출력 이벤트를 상기 제2 이벤트 변환기로 제공하고, 상기 적분 신호의 크기가 상기 제2 기준 값보다 작은 경우, 네거티브 레벨의 상기 출력 이벤트를 상기 제2 이벤트 변환기로 제공하는 이벤트 처리 회로.
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