WO2020157884A1 - 電力制御器 - Google Patents

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WO2020157884A1
WO2020157884A1 PCT/JP2019/003283 JP2019003283W WO2020157884A1 WO 2020157884 A1 WO2020157884 A1 WO 2020157884A1 JP 2019003283 W JP2019003283 W JP 2019003283W WO 2020157884 A1 WO2020157884 A1 WO 2020157884A1
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shunt
signal
power controller
unit
value
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PCT/JP2019/003283
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聡士 小鹿
信一郎 笈川
Original Assignee
三菱電機株式会社
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Priority to PCT/JP2019/003283 priority patent/WO2020157884A1/ja
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    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00—Circuit arrangements for dc mains or dc distribution networks
    • H02J1/10—Parallel operation of dc sources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/0083—Converters characterised by their input or output configuration
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    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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    • H02J1/108—Parallel operation of dc sources using diodes blocking reverse current flow
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    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/34—Parallel operation in networks using both storage and other dc sources, e.g. providing buffering
    • H02J7/35—Parallel operation in networks using both storage and other dc sources, e.g. providing buffering with light sensitive cells

Definitions

  • the present invention relates to a power controller.
  • a power controller is used to control the amount of power supplied to the load.
  • a power controller is used to supply a regulated voltage of approximately 50 V or 100 V as a bus power source to the onboard equipment.
  • a power controller for an artificial satellite supplies electric power generated from a plurality of solar cell arrays to a load at the time of sunshine and short-circuits a specific solar cell array output (hereinafter referred to as a shunt) to generate electric power. Suppress the rise in bus voltage.
  • the number of constituent stages of the solar cell array is determined according to the required amount of generated power.
  • the number of stages of the solar cell array is about 10 to 40, and a switching element for shunting is connected in parallel to each solar cell array. That is, the switching elements for performing the shunt are provided in the same number as the number of constituent stages of the solar cell array.
  • the number of stages of the solar cell array and the switch elements will be referred to as the number of shunts.
  • switching between shunt and open is performed by driving a switching element composed of a field effect transistor connected in parallel to each solar cell array to turn on or off.
  • the operation of switching the switch element between on and off involves heat generation due to switching loss.
  • the thermal design is designed to withstand the conditions that maximize the heat generation of the switch element.Therefore, the larger the maximum calorific value expected for each switch element, the larger the power controller becomes. Connected to.
  • the power controller determines the ratio (shunt ratio) of power supply and shunt based on the excess or deficiency of the power supply state for each control cycle, and based on this shunt ratio, the switching element Calculate the on time.
  • Each switch element is sequentially driven by the timing signal uniformly allocated.
  • the number of times of switching of all the switch elements is made uniform, and the number of times of switching of each switch element is reduced to 1/the number of shunt stages as compared with the number of times of switching performed by the entire power controller.
  • the heat generated in the switch element is made uniform, and the maximum heat generation amount can be suppressed. Therefore, the conditions for thermal design can be relaxed, and the size and weight can be reduced.
  • the switching performed by the entire power controller is distributed to all switch elements.
  • the number of switching times of each switch element is reduced to 1/the number of shunt stages as compared with the number of switching times performed by the power controller.
  • the power controller sequentially determines the ON time of the switch elements one by one for each control cycle determined by the timing signals uniformly allocated, and drives the switch elements. .. For this reason, the time required to drive all the switching elements is equal to the number of shunt stages in the control cycle, which results in poor responsiveness.
  • the shunt stage of the control cycle is changed to change the shunt rate of all switch elements. It takes several times longer. This causes a control delay depending on the number of shunt stages, and in some cases, the bus voltage cannot be maintained, which may lead to damage to the equipment.
  • the present invention has been made to solve the above problems, and suppresses the maximum amount of heat generated in each switch element, eliminates the control delay depending on the number of shunt stages, and enables power reduction in size and weight.
  • the purpose is to provide a controller.
  • the present invention relates to a power controller connected to a plurality of power sources and loads, which is provided corresponding to the plurality of power sources, and is turned on or off to supply the power from the corresponding power sources to the load.
  • a plurality of switch elements that switch whether to stop the supply, an arithmetic processing unit that calculates an operation amount for adjusting the power supplied to the load, and a switch that is turned on among the plurality of switch elements based on the operation amount.
  • a signal that calculates the number of elements and the duty ratio set for the number of switch elements to be turned on, and generates a signal for driving at least one of the plurality of switch elements based on the determined number of switch elements and duty ratio.
  • a generation unit is used to generate a signal for driving at least one of the plurality of switch elements based on the determined number of switch elements and duty ratio.
  • the signal generation unit calculates a correction value based on the difference between the shunt current flowing through the switch element and the on-pulse width of the shunt drive signal that drives the switch element, and the output of the calculation processing unit based on the correction value. And a correction unit that corrects the operation amount to be performed.
  • FIG. 3 is a circuit diagram of the power controller according to the first embodiment.
  • 3 is a block diagram of an internal configuration of a signal generation unit 4 of the power controller according to the first embodiment.
  • FIG. FIG. 3 is a diagram showing an example of an internal configuration of a modulator 10 in the first embodiment.
  • 5 is a timing chart showing a shunt amount NDUTY_C, a switch-on number MLPWM, and changes over time in states of switch elements S1 to S4. It is a timing chart showing the time change of the shunt amount NDUTY_C, the integer part Int, the carrier wave cw1, the decimal part PWM signal FPWM, and the switch-on number MLPWM.
  • FIG. 9 is a timing chart showing an offset value OFFSET and a change over time in states of switch elements S1 to S4. It is a figure showing the waveform of a shunt drive signal and a shunt current.
  • 3 is a block diagram showing an example of the configuration of a correction value calculation unit 13 and a correction unit 9.
  • FIG. 6 is a timing chart of signals transmitted inside the correction value calculation unit 13 and the correction unit 9. 6 is a timing chart of signals transmitted inside the correction value calculation unit 13 and the correction unit 9. It is a figure showing the simulation result of the waveform of the bus voltage Vbus when there is no pulse width correction control.
  • FIG. 6 is a diagram showing a simulation result of a waveform of a bus voltage Vbus when there is pulse width correction control.
  • FIG. 6 is a diagram showing an example of a modulation unit 10 and a drive determination unit 410 of a modification of the first embodiment.
  • FIG. 14 is a timing chart showing signal waveforms transmitted by the modulator 10 and the drive determiner 410 of FIG. 13.
  • 14 is a timing chart showing signal waveforms transmitted by the modulator 10 and the drive determiner 410 of FIG. 13.
  • 5 is a block diagram showing an internal configuration of a signal generation unit 4 of the power controller 1 according to the second embodiment.
  • FIG. 6 is a timing chart showing the shunt command value SP, the outputs x1 to xn of the JK flip-flops FFd1 to FFdn, and the number of switch-on times MLPWM with time.
  • FIG. 14 is a timing chart showing signal waveforms transmitted by the modulator 10 and the drive determiner 410 of FIG. 13.
  • 14 is a timing chart showing signal waveforms transmitted by the modulator 10 and the drive determiner 410 of FIG. 13.
  • 5 is
  • FIG. 11 is a block diagram showing a part of an internal configuration of a signal generation unit 4 of a power controller 1 of a modified example of the second embodiment. It is a figure showing the electric power controller of a modification. It is a figure which shows the structure of the electric power controller at the time of implementing the function of the arithmetic processing part 3A and the signal generation part 4 using software.
  • FIG. 1 is a circuit diagram of a power controller according to the first embodiment.
  • the power controller 1 is connected to a plurality of DC power supplies I1 to In (n is an integer of 3 or more) that supply power and a load 5.
  • the power controller 1 controls the amount of power supplied from the plurality of DC power supplies I1 to In to the load 5.
  • the DC power supplies I1 to In supply power to the power controller 1.
  • the DC power supplies I to In are configured by, for example, a solar cell array, but may be another power supply that supplies power.
  • the DC power supplies I1 to In are assumed to be mounted on the artificial satellite, but the present invention is not limited to this, and other spacecraft such as artificial planets, space stations, etc., and ground equipment. It may be installed in a device at sea, or a device in the air.
  • the power controller 1 includes a plurality of switch elements S1 to Sn composed of, for example, field effect transistors (FETs), backflow prevention elements D1 to Dn composed of diodes, a power bus 2, and an arithmetic processing unit 3A.
  • the signal generator 4 and the bus capacitor Cbus are provided.
  • a plurality of switch elements S1 to Sn are provided corresponding to the DC power supplies I1 to In, respectively.
  • the switch elements S1 to Sn are connected in parallel to the DC power supplies I1 to In, respectively.
  • the switch elements S1 to Sn are, for example, switch elements using field effect transistors (FETs), but are not limited to this and may be switch elements of other types. ..
  • the backflow prevention elements D1 to Dn are provided corresponding to the DC power supplies I1 to In, respectively, and are connected in series to the DC power supplies I1 to In, respectively.
  • the backflow prevention elements D1 to Dn are configured using diodes.
  • the backflow prevention elements D1 to Dn prevent current from flowing back to the DC power supplies I1 to In.
  • the backflow prevention elements D1 to Dn are examples of the elements that prevent current from flowing back to the DC power supplies I1 to In, and may be replaced with other elements having the same function.
  • the cathode terminals of the backflow prevention elements D1 to Dn are connected to the power bus 2.
  • a bus capacitor Cbus and a load 5 are connected to the power bus 2 in parallel.
  • the arithmetic processing unit 3A generates the shunt command value SP according to the voltage of the power bus 2.
  • the shunt command value SP is a command value of a manipulated variable for shunting the entire power controller 1, that is, a command value of a manipulated variable for adjusting the power supplied to the load 5.
  • the arithmetic processing unit 3A generates the shunt command value SP based on the difference value between the bus voltage Vbus of the power bus 2 and a predetermined control target value Vref.
  • the generated shunt command value SP is sent to the signal generator 4.
  • the signal generation unit 4 is connected to the plurality of switch elements S1 to Sn and the arithmetic processing unit 3A.
  • the signal generator 4 sets the number of switch elements to be turned on and the number of switch elements to be turned on among the plurality of switch elements S1 to Sn based on the shunt command value SP input from the arithmetic processing unit 3A.
  • the duty ratio is determined for each control cycle.
  • the duty ratio is the ratio of the ON time to the control cycle of the switch element to be turned ON.
  • the output terminal of the signal generator 4 is connected to the gate terminals of the plurality of switch elements S1 to Sn.
  • the switch elements S1 to Sn are driven on or off by the drive signal output from the signal generator 4.
  • the load 5 is, for example, a device mounted on an artificial satellite and is connected to the power controller 1.
  • the load 5 may be a power storage device such as a battery, or may be connected via a charge/discharge controller.
  • the power controller 1 described in the first embodiment supplies the power from the plurality of DC power supplies I1 to In to the load 5 via the power bus 2.
  • the supply voltage to the load 5 is held by the bus capacitor Cbus.
  • the power controller 1 supplies the power generated from the DC power supplies I1 to In to the load 5 at the time of sunshine, and short-circuits (shunts) the surplus of the generated power at an arbitrary time interval and ratio to reduce the bus voltage Vbus.
  • the bus voltage Vbus is controlled so as to suppress the rise.
  • the arithmetic processing unit 3A outputs the shunt command value SP in order to reduce the difference between the bus voltage Vbus and the predetermined control target value Vref, so that the bus voltage Vbus becomes a constant voltage. Control to be.
  • the shunt command value SP is also an operation amount for adjusting the amount of electric power supplied to the load 5.
  • a difference between the bus voltage Vbus and the control target value Vref is set as a deviation Error, and a method of performing PID (proportional, integral, derivative) control will be described as an example. It is not limited.
  • the control target value Vref is a rated value of the bus voltage Vbus, and 50V to 100V is generally used, but the control target value Vref is not limited to this value.
  • the arithmetic processing unit 3A includes a subtractor 31 and a PID controller 32.
  • the subtractor 31 calculates a deviation Error representing a difference between the bus voltage Vbus of the power bus 2 detected by a voltage detector (not shown) and a predetermined control target value Vref.
  • the deviation Error is expressed by equation (1).
  • the PID controller 32 performs proportional, integral, and derivative operations on the deviation Error and outputs a signal obtained by adding them as a shunt command value SP. That is, the shunt command value SP is represented by the equation (2) using the constants KP, KI, and KD.
  • the shunt command value SP is a numerical value indicating the average value of the number of switch elements performing shunting in each control cycle.
  • the shunt command value SP is an arbitrary value of 0 to n in the power controller shown in the first embodiment. It means that when the shunt command value SP is 0, all the generated power is supplied to the load 5, and when the shunt command value SP is n, all the generated power is shunted, and the power supply to the load 5 is stopped.
  • the shunt command value SP calculated by the calculation processing unit 3A is transmitted to the signal generation unit 4.
  • the signal generator 4 determines the number of switch elements to be turned on (hereinafter referred to as the switch-on number) and the control cycle of the switch elements to be turned on.
  • the ratio of the time when the switch is turned on (hereinafter, referred to as duty) is determined.
  • the signal generator 4 drives at least one of the switch elements S1 to Sn based on the number of switches turned on.
  • the signal generator 4 replaces the switch elements to be driven when the number of switch-on decreases. That is, a switch element different from the previously driven switch element is driven.
  • FIG. 2 is a block diagram of the internal configuration of the signal generation unit 4 of the power controller according to the first embodiment.
  • the signal generation unit 4 includes a timing signal generation unit 8, a sampling unit 7, a correction unit 9, a modulation unit 10, an offset generation unit 11, an overvoltage detection unit 12, a correction value calculation unit 13, and a drive determination unit. And 410.
  • the timing signal generator 8 outputs a timing signal Tsmpl.
  • the sampling unit 7 samples the shunt command value SP of FIG. 1 at the cycle of the timing signal Tsmpl to generate a shunt amount NDUTY which is an operation amount for adjusting the electric power supplied to the load 5.
  • the correction unit 9 corrects the shunt amount NDUTY and outputs the corrected shunt amount NDUTY_C.
  • the modulation unit 10 outputs the switch-on number MLPWM based on the corrected shunt amount NDUTY_C.
  • the modulator 10 When the corrected shunt amount NDUTY_C is an integer value, the modulator 10 outputs the integer value as the switch-on number MLPWM.
  • the modulator 10 When the corrected shunt amount NDUTY_C is not an integer value, the modulator 10 outputs the sum of the integer part Int and FPWM described later as the switch-on number MLPWM.
  • FIG. 3 is a diagram showing an example of the internal configuration of the modulator 10 according to the first embodiment.
  • the modulator 10 includes a carrier wave generator 401, a divider 406, a comparator 403, and an adder 405.
  • the carrier wave generation unit 401 generates the carrier wave cw1.
  • the dividing unit 406 divides the corrected shunt amount NDUTY_C output from the correcting unit 9 into an integer part Int and a decimal part Frac. Since the effective range of the shunt amount NDUTY_C is 0 to n, the integer part Int is an integer value of 0 to n, and the decimal part Frac is a decimal value of 0 or more and less than 1.
  • the comparator 403 generates a fractional part PWM (Pulse Width Modulation) signal FPWM by comparing the fractional part Frac with the carrier wave cw1.
  • the fractional part PWM signal FPWM takes a value of 0 or 1 at an arbitrary duty ratio.
  • the average value of the fractional part PWM signal FPWM is the fractional part Frac.
  • the adder 405 calculates the switch-on number MLPWM by adding the integer part Int and the decimal part PWM signal FPWM (0 or 1).
  • the calculated switch-on number MLPWM is sent to the drive determination unit 410 and the offset generation unit 11 in FIG.
  • the offset generation unit 11 converts the switch-on number MLPWM into an offset value OFFSET.
  • the offset value OFFSET is sent to the drive determination unit 410.
  • the offset generation unit 11 updates the offset value OFFSET by modulo addition of the decrease amount and the offset value OFFSET modulo n.
  • the offset value OFFSET is a value indicating the starting point of the switching element to be driven, and takes an integer value of 0 to (n-1).
  • the switch element S1 is the starting point
  • the offset value OFFSET is 1, the switch element S2 is the starting point.
  • the drive states of the switch elements S1 to Sn are determined. (ON/OFF) can be uniquely determined.
  • the drive determination unit 410 includes determination devices 411-1 to 411-n.
  • the determination method when any one of the inequalities (3) and (4) consisting of the shunt number i, the shunt stage number n, the switch-on number MLPWM, and the offset value OFFSET is satisfied, the switch element Si with the shunt number i is selected. Can be driven.
  • FIG. 4 is a timing chart showing changes over time in the states of the shunt amount NDUTY_C, the switch-on number MLPWM, and the switch elements S1 to S4.
  • FIG. 5 is a timing chart showing a time change of the shunt amount NDUTY_C, the integer part Int, the carrier wave cw1, the decimal part PWM signal FPWM, and the switch-on number MLPWM.
  • FIG. 6 is a timing chart showing the offset value OFFSET and the time change of the states of the switch elements S1 to S4.
  • the horizontal axis indicates the passage of time
  • the vertical axis indicates the state of each signal.
  • the case where the number of shunt stages n is 4 is illustrated, but the number is not limited to this value.
  • the switch-on number MLPWM is 3 at the beginning of the first control cycle. As a result, the three switch elements S1, S2, S3 are turned on starting from the switch element S1.
  • the switch-on number MLPWM decreases to 2.
  • the switch-on number MLPWM increases to 3, so rotation is not performed and the three switch elements are turned on with the starting point being the switch element S2. That is, the switch elements S2, S3, S4 are turned on.
  • the switch-on number MLPWM decreases to 2.
  • 1.6 is input as the shunt command value in the third and fourth control cycles.
  • the number of switch-on numbers MLPWM continues to be 2.
  • the switch elements S3 and S4 are turned on, and the states of the switch elements S1 and S2 continue.
  • the switch-on number MLPWM decreases to 1.
  • the switch-on number MLPWM increases to 2, so rotation is not performed and two switch elements are turned on with the starting point being switch element S4. That is, the switch elements S4 and S1 are turned on.
  • the switch-on number MLPWM decreases to 1.
  • the switching operation can be distributed to all the switch elements S1 to S4, and the switching timing of switching of one switch element is It is reduced to once in four control cycles 4T.
  • the individual switch elements S1 to Sn perform the switching operation every n times of the control cycle. Becomes Since the number of times of switching the individual switch elements S1 to Sn is reduced to 1/n of the total number of times of switching of the power controller 1, heat generation conditions required for the switch elements S1 to Sn are suppressed. Since the states of all the switch elements are determined and driven for each control cycle, a control delay depending on the shunt stage number n does not occur.
  • the switch element serving as the starting point is rotated, so that the ON time is the longest among the plurality of switch elements that are ON. Turn off the switch element that has become longer.
  • the switch elements corresponding to the number of switch-on are turned on from the switch element that is the starting point, so that the off-time becomes the longest among the plurality of switch elements that are off. Drive the switch element that is on. Since the case where the number of switch-on is decreased by one is shown here, the configuration is such that the switch element serving as the starting point is rotated by one. However, when the number of switch-on is decreased by two or more, It can also be rotated according to the number.
  • the cycle of the timing signal Tsmpl is set so as to suppress heat generation due to switching of the switch elements S1 to Sn in the steady operation.
  • An overvoltage detection unit 12 is provided as a measure against a large change in the bus voltage Vbus due to a sudden change in the load 5.
  • the overvoltage detection unit 12 outputs the overvoltage detection signal Trn to the timing signal generation unit 8 when the fluctuation range of the bus voltage Vbus, which is a voltage supplied to the load 5 due to the fluctuation of the load 5, exceeds a preset fluctuation range. To do.
  • the timing signal generator 8 enters a transient response state and shortens the cycle of the timing signal Tsmpl. This speeds up the bus voltage control response, and prevents a large bus voltage fluctuation from occurring transiently.
  • the timing signal generator 8 waits for the time until the heat generation of the switch elements S1 to Sn is less affected after the fluctuation of the bus voltage Vbus is converged. Then, the timing signal generator 8 restores the cycle of the timing signal Tsmpl to the cycle of the original steady operation. As a result, the cycle of the timing signal Tsmpl can be shortened only during the transient response state so that the heat generation of the switch elements S1 to Sn is not affected.
  • the fluctuation of the bus voltage Vbus may occur again at the timing when the timing signal Tsmpl having the shortened cycle returns to the original cycle after the fluctuation of the bus voltage Vbus converges.
  • FIG. 7 is a diagram showing waveforms of the shunt drive signal and the shunt current.
  • the change in the shunt current actually flowing in the switch elements S1 to Sn may be delayed with respect to the rising and falling of the shunt drive signal of the switch elements S1 to Sn. That is, the delay time ON_Delay when turning on and the delay time OFF_Delay when turning off may be different.
  • ON_Duty which is the ratio of ON time to the switching cycle
  • effective ON_Duty which is the ratio of ON time to the switching cycle of the effective shunt current, differ depending on the cycle of the timing signal Tsmpl.
  • the bus voltage Vbus changes. This fluctuation is restored after the response time of the control system has elapsed due to the feedback control operation of the bus voltage Vbus.
  • the correction value calculation unit 13 is provided.
  • the correction value calculation unit 13 uses the value grasped in advance as the correction value ⁇ NDUTY without depending on the bus voltage control response operation, and changes the effective ON_Duty and the ON_Duty of the shunt drive signal depending on the cycle of the timing signal Tsmpl. A correction operation is performed for the difference between and. Accordingly, it is possible to prevent the phenomenon in which the fluctuation of the bus voltage Vbus occurs again at the timing when the timing signal Tsmpl returns to the original cycle after the fluctuation of the bus voltage Vbus converges.
  • ⁇ Pw ON_Delay-OFF_Delay (5)
  • the correction value ⁇ NDUTY which is the displacement amount of the shunt amount NDUTY due to the difference ⁇ Pw in the on-pulse width, is represented by Expression (6) when the cycle of the timing signal Tsmpl is T.
  • the correction value calculation unit 13 calculates the correction value ⁇ NDUTY according to the equations (5) and (6).
  • the difference ⁇ Pw in the on-pulse width shown in equation (5) is a value that depends on the characteristics of the switch elements S1 to Sn and the design conditions of the shunt drive unit. Therefore, as the value of the difference ⁇ Pw of the on-pulse width, the value determined at the time of designing the device or the value measured at the shipping test can be used. Although the difference ⁇ Pw in the on-pulse width may slightly fluctuate, the fluctuation factor is temperature fluctuation or secular change, so the fluctuation is gradual. When the fluctuation is gradual, the correction value calculation unit 13 periodically measures the difference ⁇ Pw in the on-pulse width, and calculates the correction value ⁇ NDUTY for each cycle T of the timing signal Tsmpl according to the equation (6).
  • the correction unit 9 corrects the shunt amount NDUTY to NDUTY_C according to the equation (7).
  • NDUTY_C NDUTY- ⁇ NDUTY (7) Accordingly, the correction operation for the shunt amount NDUTY can be performed in synchronization with the switching of the cycle T, without depending on the bus voltage control response operation.
  • the equations (5) and (6) are calculated based on the representative shunt drive signal Gn and the differential detection signal Diff of the shunt current Ish to perform correction.
  • the value ⁇ NDUTY may be calculated.
  • the shunt drive signal Gn is a signal for driving the switch element Sn.
  • the shunt current Ish is a current flowing through the switch element Sn.
  • the differential detection signal Diff is obtained from the simple current detector 14 using, for example, a current transformer.
  • FIG. 8 is a block diagram showing an example of the configuration of the correction value calculation unit 13 and the correction unit 9.
  • 9 and 10 are timing charts of signals transmitted inside the correction value calculation unit 13 and the correction unit 9.
  • the comparator CmpH compares the differential detection signal Diff, which is the differential waveform detected from the shunt current Ishn, with the reference value Ref_H, and outputs the comparison result as the on-timing signal Comp_H of the shunt current Ishn.
  • the comparator CmpL compares the differential detection signal Diff, which is the differential waveform detected from the shunt current Ishn, with the reference value Ref_L, and outputs the comparison result as the off-timing signal Comp_L of the shunt current Ishn.
  • the JK-type flip-flop JK includes a J input terminal that receives an on-timing signal Comp_H of the shunt current Ishn and a K input terminal that receives an off-timing signal Comp_L of the shunt current Ishn, and generates a shunt current synchronization signal Ishunt.
  • the counter CT1 receives the shunt drive signal Gn corresponding to the shunt current Ishn and counts the number of pulses of the clock signal Sysclock during the ON period of the shunt drive signal Gn.
  • the flip-flop FF1 outputs the count value a during the ON period of the shunt drive signal Gn by holding the output of the counter CT1 by the shunt drive signal Gn.
  • the counter CT2 receives the shunt current synchronization signal Ishunt corresponding to the shunt current Ishn, and counts the number of pulses of the clock signal Sysclock during the ON period of the shunt current synchronization signal Ishunt.
  • the flip-flop FF2 outputs the count value b during the ON period of the shunt current synchronization signal Ishunt by holding the output of the counter CT2 by the shunt current synchronization signal Ishunt.
  • the subtractor Sub1 subtracts the count value a during the on period of the shunt drive signal Gn from the count value b during the on period of the shunt current synchronization signal Ishunt, and outputs the difference d.
  • the counter CT1 and the counter CT are provided with a zero load input L, and carry out a counting operation during the ON period of the shunt drive signal Gn and the shunt current synchronization signal Ishunt together with the NAND circuits ND1 and ND2.
  • the NOR circuit NOR outputs a timing signal c indicating a period in which both the shunt drive signal Gn and the shunt current synchronization signal Ishunt are turned off in a state where the overvoltage detection signal Trn is not output, that is, in the steady operation.
  • the flip-flop FF3 holds the difference d in the count values in accordance with the timing signal c to generate the difference ⁇ Pw in the on-pulse width. That is, in a state in which the overvoltage detection signal Trn is not output, that is, in the steady operation, in the period in which both the shunt drive signal Gn and the shunt current synchronization signal Ishunt are turned off, a difference ⁇ Pw in the on-pulse width due to the difference d in the count value is generated To be done.
  • the selector SL selects the coefficient C_trn or C_Norm depending on whether or not the overvoltage detection signal Trn is output.
  • the coefficient C_trn is a coefficient corresponding to when the overvoltage detection signal Trn is output.
  • the coefficient C_Norm is a coefficient corresponding to when the overvoltage detection signal Trn is not output.
  • the coefficient C_trn and the coefficient C_Norm are respectively expressed by the equations (8) and (9) from the equation (6) using the total number n of the switch elements S1 to Sn.
  • Ttrn in Expression (8) represents the cycle of the timing signal Tsmpl when the overvoltage detection signal Trn is output, that is, in the transient response state.
  • Tnrm in Expression (9) represents the cycle of the timing signal Tsmpl when the overvoltage detection signal Trn is not output, that is, in the steady operation. The following holds. That is, the length of the control cycle in the transient response state is shorter than the length of the control cycle in the steady operation.
  • the multiplier Mull generates the correction value ⁇ NDUTY by multiplying the difference ⁇ Pw between the on-pulse widths and the output of the selector SL.
  • the subtractor Sub2 subtracts the correction value ⁇ NDUTY from the shunt amount NDUTY to generate a corrected shunt amount NDUTY_C.
  • the circuit scale can be reduced by calculating and giving the product of C_trn and ⁇ Pw and the product of C_Norm and ⁇ Pw in advance.
  • the number of coefficients to be held can be reduced to one, so that the same effect can be obtained while reducing the circuit scale.
  • FIG. 11 is a diagram showing a simulation result of the waveform of the bus voltage Vbus when there is no pulse width correction control.
  • FIG. 12 is a diagram showing a simulation result of the waveform of the bus voltage Vbus in the case where the pulse width correction control is performed.
  • This simulation result simulates the fluctuation of the bus voltage Vbus when the cycle of the timing signal Tsmpl is shortened in the transient response state and is returned to the normal cycle of the timing signal Tsmpl.
  • the cycle of the timing signal Tsmpl switches around 15% on the horizontal axis. It can be confirmed that when the pulse width correction control is not performed, the effective ON_Duty fluctuates, and thus the bus voltage Vbus decreases.
  • the pulse width correction control described in the first embodiment is performed, the effective ON_Duty is maintained constant, so that the fluctuation of the bus voltage Vbus can be suppressed.
  • the shunt command value that is the average value of the number of shunts is obtained from the deviation between the bus voltage and the target value in the power controller that performs constant bus voltage control.
  • the switch element to be driven is rotated at the timing when the switch-on number increases or decreases while controlling the switch-on number and duty ratio of the plurality of switch elements.
  • the switching frequency of each switch element is reduced to 1/n of that of the entire device, and a delay depending on the number of shunt stages n does not occur, so that high responsiveness can be obtained.
  • by changing the switching cycle according to the magnitude of the load fluctuation it is possible to improve the response during the load fluctuation while suppressing the heat generation in the steady state.
  • by correcting the effective ON_Duty that occurs when switching the switching cycle it is possible to suppress the fluctuation of the bus voltage.
  • the present embodiment it is possible to reduce the heat generated by switching while maintaining the stability of the bus voltage. Therefore, according to the present embodiment, it is possible to relax the component selection conditions and the heat radiation design. This makes it possible to provide a power controller with high response, small size, light weight, and good power quality.
  • the power controller 1 of the modification of the first embodiment is the power controller 1 of the first embodiment in which the internal configurations of the modulator 10 and the drive determination unit 410 are changed.
  • the other configuration of the power controller of the modification of the first embodiment is the same as that of FIG. 1, and therefore the description will not be repeated.
  • FIG. 13 is a diagram showing an example of the modulation unit 10 and the drive determination unit 410 of the modification of the first embodiment.
  • the number of shunt stages n is 4 is illustrated.
  • the modulation unit 10 includes a carrier wave generation unit 401, offset superimposing units 402-1 to 402-3, comparators 403-1 to 403-4, and an adder 405.
  • the drive determination unit 410 includes an offset generation unit 11 and a drive signal allocation unit 409. 14 and 15 are timing charts showing signal waveforms transmitted by the modulator 10 and the drive determiner 410 of FIG.
  • the carrier wave generation unit 401 generates a carrier wave cw1 having an amplitude of 1 and sends it to the comparator 403-1 and the offset superimposing unit 402-1.
  • the offset superimposing unit 402-1 sends a signal cw2 obtained by adding the same offset as the amplitude of the carrier wave cw1 to the carrier wave cw1 to the offset superimposing unit 402-2 and the comparator 403-2.
  • the offset superimposing unit 402-2 sends the signal cw3 obtained by adding the same offset as the amplitude of the carrier wave cw1 to the signal cw2 to the offset superimposing unit 402-3 and the comparator 403-3.
  • the offset superimposing unit 402-3 sends the signal cw4 obtained by adding the same offset as the amplitude of the carrier wave cw1 to the signal cw3, to the comparator 403-4.
  • the PWM signal Pi becomes “1”.
  • the PWM signal Pi becomes “0”.
  • the number of outputs from the comparators 403 corresponding to the switch-on number MLPWM is “1”.
  • the adder 405 outputs the switch-on number MLPWM by adding the PWM signals P1 to P4 output from the comparators 403-1 to 403-4.
  • the offset generation unit 11 assigns the offset value OFFSET based on the switch-on number MLPWM as in the first embodiment.
  • the drive pattern of the switch element and its starting point are determined by the PWM signal and the offset value OFFSET determined up to this point, so that the drive state (on/off) of each switch element can be uniquely determined.
  • the drive signal allocation unit 409 cyclically shifts the PWM signal Pi output from the comparator 403-i by the offset value OFFSET, and drives each switch element on or off.
  • FIG. 13 shows an example in which two-input and one-output multiplexers are combined to perform the cyclic shift, a multi-input multiplexer may be used to perform the cyclic shift.
  • Embodiment 2 The power controller 1 of the third embodiment is the same as the power controller 1 of the first embodiment, except that the internal configuration of the signal generator 4 is changed.
  • the other configuration of the power controller according to the second embodiment is the same as that of FIG. 1, and therefore the description will not be repeated.
  • FIG. 16 is a block diagram showing the internal configuration of the signal generator 4 of the power controller 1 according to the second embodiment.
  • the signal generation unit 4 includes a comparison unit 17, a counting unit 16, an offset generation unit 11, and a drive determination unit 410. Offset generation unit 11 and drive determination unit 410 are the same as those in the first embodiment, and therefore description thereof will not be repeated.
  • the comparator 17 corresponds to the plurality of first to n-th on-level thresholds and the first to n-th on-level thresholds allocated within the variable range of the shunt command value SP, respectively.
  • the shunt command value SP is compared with the first to n-th off-level threshold values assigned so as to have the shunt command value SP.
  • the counting unit 16 determines the switch-on number MLPWM based on the comparison result of the comparison unit 17.
  • An RS flip-flop may be used instead of the JK flip-flop.
  • the i-th on-comparator Hii compares the shunt command value SP with the i-th on-level threshold value ONi.
  • the i-th ON comparator Hii outputs "1" when the shunt command value SP is larger than the i-th ON level threshold value ONi, and the shunt command value SP is higher than the i-th ON level threshold value ONi. When it is small, "0" is output.
  • the i-th ON comparator Hii sends the comparison result to the J input terminal of the JK flip-flop FFdi of the counting unit 16.
  • the i-th off-comparator Loi compares the shunt command value SP with the i-th off-level threshold OFFi.
  • the i-th off-comparator Loi outputs "1" when the i-th off-level threshold OFFi is larger than the shunt command value SP, and the i-th off-level threshold OFFi is larger than the shunt command value SP. When it is small, "0" is output.
  • the i-th OFF comparator Loi sends the comparison result to the K input terminal of the JK flip-flop FFdi of the counting unit 16.
  • the i-th JK flip-flop FFdi includes a J input terminal that receives the output of the i-th ON comparator Hii and a K input terminal that receives the output of the i-th OFF comparator Loi.
  • the output xi of the i-th JK flip-flop FFdi is sent to the adder 15.
  • the adder 15 adds the outputs x1 to xn of the JK flip-flops FFd1 to FFdn and sends the added value to the drive determination unit 410 and the offset generation unit 11 as the switch-on number MLPWM.
  • FIG. 17 is a timing chart showing the shunt command value SP, the outputs x1 to xn of the JK type flip-flops FFd1 to FFdn, and the number of switch-on times MLPWM with time.
  • FIG. 17 also shows ON level threshold values ON1 to ONn and OFF level threshold values OFF1 to OFFn.
  • the number of stages n of the DC power supplies I1 to In is simply five.
  • the shunt command value SP is represented by Expression (13) as a signal indicating an error with respect to the control target value Vref in relation to the bus voltage Vbus.
  • A is a value indicating the amplification degree of the arithmetic processing unit 3A and is set as the amplification degree having an arbitrary frequency characteristic, but A is set to 1 for simplification of description. This is because the relationship between the on-level threshold values ON1 to ON5 and the off-level threshold values OFF1 to OFF5 and the shunt command value SP is normalized and shown.
  • the on-level threshold values ON1 to ONn and the off-level threshold values OFF1 to OFFn are set as threshold values having a hysteresis that determines whether the switch elements S1 to Sn are turned on or off with respect to the shunt command value SP.
  • the bus voltage Vbus fluctuates depending on the solar cell generated current Istr per stage, the bus capacitor Cbus, and the load current Iload.
  • the shunt command value SP rises and falls between the ON level threshold values ON1 to ONn and the OFF level threshold values OFF1 to OFFn.
  • the time change rate dv/dt of the bus voltage Vbus is expressed by the equation (14).
  • the power controller 1 controls the bus voltage so that the bus voltage Vbus falls within the specified control voltage fluctuation width ⁇ Vbus with the ripple voltage Vripple while dispersing the heat generated by the switching of the switch elements S1 to Sn.
  • Tmin 4 ⁇ Cbus ⁇ Vripple/Istr... (15) Therefore, by designing the power controller 1 by selecting a related constant from the equation (15), the shortest period Tmin that can be steadily continued can be set within the allowable range of heat generation of the switch elements S1 to Sn.
  • the bus voltage is stabilized against rapid load changes without increasing heat generation due to the switching of each switch element during steady operation.
  • the comparison unit compares the bus voltage with the on-level threshold value and the off-level threshold value having the same number of hysteresiss as the number of shunt stages in the variation range of the bus voltage.
  • the flip-flop latches the comparison result, and the counter unit calculates the switch-on number MLPWM by summing the comparison results.
  • the switching cycle is limited to an appropriate range and heat generation due to switching of the switching element does not increase.
  • the switching interval is shortened during a transient load change, and a control response is possible even for a rapid load change, so that a large bus voltage change can be prevented from transiently occurring.
  • it is possible to provide a power controller with good power quality without impeding the reduction in size and weight of the power controller.
  • FIG. 18 is a block diagram showing a part of the internal configuration of the signal generation unit 4 of the power controller 1 of the modified example of the second embodiment.
  • the signal generation unit 4 includes an adder 551, a subtractor 552, a multiplier 553, a multiplier 555, an integer conversion unit 554, an integer conversion unit 556, a comparator 557, a comparator 558, and a counter 559.
  • the adder 551 adds the shunt command value SP and Vrippe/2.
  • the subtractor 552 subtracts Vrippe/2 from the shunt command value SP.
  • the multiplier 553 multiplies the output of the adder 551 by n/ ⁇ Vbus.
  • the multiplier 555 multiplies the output of the subtractor 552 by n/ ⁇ Vbus.
  • the integer conversion unit 554 outputs the integer part of the output of the multiplier 553.
  • the integer conversion unit 556 outputs the integer part of the output of the multiplier 555.
  • the comparator 557 compares the output of the integer conversion unit 554 with the switch-on number MLPWM. The comparator 557 outputs "1" when the output of the integer conversion unit 554 is larger than the switch-on number MLPWM. The comparator 557 outputs “0” when the output of the integer conversion unit 554 is smaller than the switch-on number MLPWM.
  • the comparator 558 compares the output of the integer conversion unit 556 with the switch-on number MLPWM. The comparator 558 outputs “0” when the output of the integer conversion unit 556 is larger than the switch-on number MLPWM. The comparator 558 outputs “1” when the output of the integer conversion unit 554 is smaller than the switch-on number MLPWM.
  • the counter 559 increments the count value by the output of the comparator 557 and decrements the count value by the output of the comparator 558.
  • the counter 559 outputs the switch-on number MLPWM as a count value.
  • the thresholds and comparators required for n shunt stages can be replaced with calculations that do not depend on the number of stages, and the calculations can be simplified.
  • FIG. 19 is a figure showing the electric power controller of a modification.
  • the battery BAT is directly connected to the power bus 2.
  • Power controller 1 according to the first and second embodiments controls bus voltage Vbus to a constant voltage, but power controller 1 shown in FIG. 19 controls charging current Ichg of battery BAT to a constant current.
  • the subtractor 131 in the arithmetic processing unit 3B of the power controller in FIG. 19 calculates the difference between the charging current Ichg detected by the current detector 14 and the current command value Iref, and calculates the deviation Error.
  • the deviation Error is expressed by equation (16).
  • the components other than the subtractor 131 of the arithmetic processing unit 3B of the power controller shown in FIG. 19 can be the same components as in the first or second embodiment.
  • the charging current of the battery can be controlled to be constant by the method described in the above embodiment.
  • it can be mounted on an artificial satellite adopting a battery direct connection bus and used as a power controller for controlling the amount of power supplied from the solar cell.
  • the arithmetic processing unit 3A and the signal generation unit 4 described in the first and second embodiments may configure the corresponding operations by hardware or software of a digital circuit.
  • the power controller includes, for example, a processor 1000 and a memory 2000 as shown in FIG. 20, and is stored in the memory 2000.
  • the program may be executed by the processor 1000.
  • Equation (2) of the shunt amount which is the manipulated variable shows an example of PID control using a value obtained by performing proportional, integral, and derivative operations with respect to the difference between the bus voltage and the target value.
  • Equation (2) of the shunt amount which is the manipulated variable shows an example of PID control using a value obtained by performing proportional, integral, and derivative operations with respect to the difference between the bus voltage and the target value.
  • other manipulated variables and calculation formulas may be substituted.
  • FIG. 8 shows an example in which a logic circuit is used as a concrete implementation means for obtaining the difference ⁇ Pw in the on-pulse width and the corrected shunt amount NDUTY_C.
  • a circuit using an analog time constant or software is used. It is also possible to obtain the desired result by another method such as calculation by.
  • the carrier wave cw1 generated by the carrier wave generation unit 401 is a sawtooth wave for simplification of description, but an inverse sawtooth wave or a triangular wave with an arbitrary duty ratio is used. Good.
  • the signal generation unit 4 has shown an example in which the carrier generation unit 401 and the offset superimposing unit 402 superimpose an offset on the common carrier wave cw1, it is possible to individually generate carrier waves having different offsets, or the operation amount.
  • the offset may be subtracted from the above.
  • the signal generation unit 4 in the present embodiment has been described by way of an example in which the number of the switch element that is the starting point is increased when the number of switch-on is decreased, but the number of the switch element that is the starting point is increased when the number of switch-on is increased. The same effect can be obtained by reducing the number.

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Abstract

演算処理部（３Ａ）は、負荷（５）に供給する電力を調整するための操作量を演算する。信号生成部（４）は、操作量に基づいて、複数のスイッチ素子（Ｓ１）～（Ｓｎ）のうちオンとするスイッチ素子数、および、オンとするスイッチ素子数に設定する時比率を演算し、決定したスイッチ素子数および時比率に基づいて、複数のスイッチ素子（Ｓ１）～（Ｓｎ）のうちの少なくとも１つを駆動させる信号を生成する。信号生成部（４）は、スイッチ素子を流れるシャント電流とスイッチ素子を駆動するシャント駆動信号のオンパルス幅の差に基づいて、補正値を求める補正値演算部と、補正値に基づいて、演算処理部の出力する操作量を補正する補正部とを含む。

Description

電力制御器
　本発明は、電力制御器に関する。
　負荷に対して供給する電力量を制御するために電力制御器が用いられる。例えば、人工衛星では、およそ５０Ｖまたは１００Ｖの安定化された電圧をバス電源として搭載機器に供給するために電力制御器が利用されている。たとえば、人工衛星用の電力制御器は、日照時に複数の太陽電池アレイから発生する電力を負荷への供給するとともに、特定の太陽電池アレイ出力を短絡（以下、シャントと称する）することによって、電力バスの電圧の上昇を抑える。
　このような電力制御器においては、要求される発生電力の大きさに応じて太陽電池アレイの構成段数が決定される。従来、太陽電池アレイの構成段数は１０段から４０段程度で構成されており、それぞれの太陽電池アレイにシャントを行うスイッチ素子が並列に接続されている。すなわち、シャントを行うスイッチ素子は太陽電池アレイの構成段数と同数備えられている。なお、太陽電池アレイとスイッチ素子の構成段数をシャント段数と称することとする。
　このようなシャント方式の電力制御器では、個々の太陽電池アレイに並列に接続された電界効果型トランジスタから成るスイッチ素子をオンまたはオフに駆動することでシャント又は開放の切り替えを行っている。このスイッチ素子のオンとオフの切り替え動作（以下、スイッチングと称する）にはスイッチング損失による発熱を伴う。電力制御器の設計を行う際には、スイッチ素子の発熱が最大となる条件に耐えられるよう熱設計を行うため、個々のスイッチ素子で想定される最大発熱量が大きくなるほど電力制御器の大型化に繋がる。
　このため、スイッチ素子の発熱を均一化することで個々のスイッチ素子の最大発熱量を抑制し、電力制御器の小型軽量化を可能とする方式が考案されている（例えば、特許文献１参照）。この方式では、電力制御器は、制御周期毎に電力の供給状態の過不足分に基づいて、電力の供給とシャントを行う割合（シャント率）を決定し、このシャント率に基づいてスイッチ素子のオン時間を算出する。均質に割り振られたタイミング信号によって各スイッチ素子を順次駆動される。これによって、すべてのスイッチ素子のスイッチング回数が均一化され、個々のスイッチ素子のスイッチング回数は、電力制御器全体で行うスイッチング回数と比較してシャント段数分の１にまで低減される。これにより、スイッチ素子で発生する発熱が均一化されて、最大発熱量を抑制することができるので、熱設計の条件を緩和することができ、小型軽量化が可能となる。
特開２０１４－７１５５４号公報
　特許文献１に開示された電力制御器では、電力制御器全体で行うスイッチングを全てのスイッチ素子に分散させている。個々のスイッチ素子のスイッチング回数は、電力制御器で行うスイッチング回数と比較してシャント段数分の１に低減される。一方で、この動作を実現するために、電力制御器は、均質に割り振られたタイミング信号によって決定される制御周期ごとに、１段ずつ順次スイッチ素子のオン時間を決定し、スイッチ素子を駆動する。このため、全てのスイッチ素子を駆動するために制御周期のシャント段数倍の時間が必要となり、応答性が悪かった。
　例えば、負荷の消費電力が変動した際などのようにバス電圧を維持するためにシャント率を変更する必要が生じた際に、全てのスイッチ素子のシャント率を変更するために制御周期のシャント段数倍の時間が必要となる。これによって、シャント段数に依存した制御遅れが生じ、場合によってはバス電圧を維持できず、機器の破壊に至るおそれがあった。
　この制御遅れによるバス電圧の変動を許容範囲内に収めるためには、電力バスに並列に接続されるキャパシタ（バスキャパシタ）の大容量化等の対策が必要となるので、電力制御器の小型化を妨げてしまうという問題があった。
　また、制御周期を短くすることによって制御遅れを短縮して、応答性を改善することも可能であるが、スイッチング回数が増加するので、個々のスイッチ素子の発熱量もスイッチング回数に比例して増加する。その結果、発熱の均一化による最大発熱量の抑制効果が相殺され、小型軽量化を阻害するという問題があった。
　本発明は、係る課題を解決するためになされたものであり、個々のスイッチ素子において発生する最大発熱量を抑制し、シャント段数に依存した制御遅れを解消し、かつ小型軽量化が可能な電力制御器を提供することを目的とする。
　本発明は、複数の電源および負荷に接続される電力制御器であって、複数の電源に対応して設けられ、オンまたはオフに切り替えることにより、対応する電源からの電力を負荷に供給させるか、供給を停止させるかを切り替える複数のスイッチ素子と、負荷に供給する電力を調整するための操作量を演算する演算処理部と、操作量に基づいて、複数のスイッチ素子のうちオンとするスイッチ素子数、および、オンとするスイッチ素子数に設定する時比率を演算し、決定したスイッチ素子数および時比率に基づいて、複数のスイッチ素子のうちの少なくとも１つを駆動させる信号を生成する信号生成部とを備える。信号生成部は、スイッチ素子を流れるシャント電流とスイッチ素子を駆動するシャント駆動信号のオンパルス幅の差に基づいて、補正値を求める補正値演算部と、補正値に基づいて、演算処理部の出力する操作量を補正する補正部とを含む。
　本発明によれば、個々のスイッチ素子において発生する最大発熱量を抑制し、シャント段数に依存した制御遅れを解消し、かつ小型軽量化を実現することができる。
実施の形態１に係る電力制御器の回路図である。 実施の形態１に係る電力制御器の信号生成部４の内部構成のブロック図である。 実施の形態１に変調部１０の内部構成の一例を示す図である。 シャント量ＮＤＵＴＹ＿Ｃ、スイッチオン数ＭＬＰＷＭ、およびスイッチ素子Ｓ１～Ｓ４の状態の時間変化を表わすタイミングチャートである。 シャント量ＮＤＵＴＹ＿Ｃ、整数部Ｉｎｔ、搬送波ｃｗ１、小数部ＰＷＭ信号ＦＰＷＭ、およびスイッチオン数ＭＬＰＷＭの時間変化を表わすタイミングチャートである。 オフセット値ＯＦＦＳＥＴ、およびスイッチ素子Ｓ１～Ｓ４の状態の時間変化を表わすタイミングチャートである。 シャント駆動信号とシャント電流の波形を表わす図である。 補正値演算部１３および補正部９の構成の一例を示すブロック図である。 補正値演算部１３および補正部９の内部で伝送される信号のタイミングチャートである。 補正値演算部１３および補正部９の内部で伝送される信号のタイミングチャートである。 パルス幅補正制御が無い場合のバス電圧Ｖｂｕｓの波形のシミュレーション結果を表わす図である。 パルス幅補正制御がある場合のバス電圧Ｖｂｕｓの波形のシミュレーション結果を表わす図である。 実施の形態１の変形例の変調部１０および駆動判定部４１０の例を示す図である。 図１３の変調部１０および駆動判定部４１０で伝送される信号波形を表わすタイミングチャートである。 図１３の変調部１０および駆動判定部４１０で伝送される信号波形を表わすタイミングチャートである。 実施の形態２の電力制御器１の信号生成部４の内部構成を示すブロック図である。 シャント指令値ＳＰと、ＪＫ型フリップフロップＦＦｄ１～ＦＦｄｎの出力ｘ１～ｘｎ、スイッチオン数ＭＬＰＷＭの時間変化を示すタイミングチャートである。 実施の形態２の変形例の電力制御器１の信号生成部４の内部構成の一部を示すブロック図である。 変形例の電力制御器を表わす図である。 演算処理部３Ａおよび信号生成部４の機能をソフトウェアを用いて実現する場合の電力制御器の構成を示す図である。
　以下、実施の形態について、図面を参照して説明する。
　実施の形態１．
　図１は、実施の形態１に係る電力制御器の回路図である。
　電力制御器１は、電力を供給する複数の直流電源Ｉ１～Ｉｎ（ｎは３以上の整数）と、負荷５とに接続されている。電力制御器１は、複数の直流電源Ｉ１～Ｉｎから負荷５に供給する電力量を制御する。
　直流電源Ｉ１～Ｉｎは、電力制御器１に対して電力を供給する。直流電源Ｉ～Ｉｎは、たとえば、太陽電池アレイによって構成されるが、電力を供給する他の電源であってもよい。本実施の形態では、直流電源Ｉ１～Ｉｎは人工衛星に搭載されているものとするが、これに限定されるものではなく、人工惑星、宇宙ステーションなどのような他の宇宙機、地上の装置、海上の装置、または空中の装置に設置されていてもよい。
　電力制御器１は、例えば電界効果型トランジスタ（ＦＥＴ）により構成される複数のスイッチ素子Ｓ１～Ｓｎと、ダイオードにより構成される逆流防止素子Ｄ１～Ｄｎと、電力バス２と、演算処理部３Ａと、信号生成部４と、バスキャパシタＣｂｕｓとを備える。
　複数のスイッチ素子Ｓ１～Ｓｎは、それぞれ直流電源Ｉ１～Ｉｎに対応して設けられる。複数のスイッチ素子Ｓｉ（ｉ＝１～ｎ）のオンまたはオフが切り替わることにより、対応する複数の直流電源Ｉｉ（ｉ＝１～ｎ）からの電力を負荷５に供給するか、または負荷５への供給を停止するかが切り替えられる。スイッチ素子Ｓ１～Ｓｎは、直流電源Ｉ１～Ｉｎにそれぞれ並列に接続される。これにより、スイッチ素子Ｓｉ（ｉ＝１～ｎ）をオンすることにより、対応する直流電源Ｉｉ（ｉ＝１～ｎ）をシャントすることができるので、負荷５への電力の供給を停止することができる。スイッチ素子Ｓｉ（ｉ＝１～ｎ）をオフすることにより、対応する直流電源Ｉｉ（ｉ＝１～ｎ）からの電力を負荷５に供給することができる。
　スイッチ素子Ｓ１～Ｓｎは、たとえば、電界効果型トランジスタ（ＦＥＴ）を用いたスイッチ素子で構成されるが、これに限定されるものではなく、他の種類のスイッチ素子で構成されるものとしてもよい。複数のスイッチ素子Ｓ１～Ｓｎは、直流電源Ｉ１～Ｉｎに並列に接続する構成としているが、この構成に限定されるものではない。スイッチ素子Ｓｉ（ｉ＝１～ｎ）をオンまたはオフとすることにより、対応する直流電源Ｉｉ（ｉ＝１～ｎ）からの電力を負荷５に供給または供給停止できる構成であればよい。
　逆流防止素子Ｄ１～Ｄｎは、直流電源Ｉ１～Ｉｎに対応してそれぞれ設けられ、直流電源Ｉ１～Ｉｎにそれぞれ直列に接続される。逆流防止素子Ｄ１～Ｄｎは、ダイオードを用いて構成される。逆流防止素子Ｄ１～Ｄｎは、直流電源Ｉ１～Ｉｎに電流が逆流することを防止する。逆流防止素子Ｄ１～Ｄｎは、直流電源Ｉ１～Ｉｎに電流が逆流することを防ぐ素子の一例であり、同様の機能を持つ他の素子に置き換えてもよい。
　直流電源Ｉｉ（ｉ＝１～ｎ）は、対応するスイッチ素子Ｓｉ（ｉ＝１～ｎ）のドレイン端子とソース端子との間に並列に接続される。直流電源Ｉｉ（ｉ＝１～ｎ）は、対応する逆流防止素子Ｄｉ（ｉ＝１～ｎ）を介して電力バス２に接続される。直流電源Ｉｉ（ｉ＝１～ｎ）の正極とスイッチ素子Ｓｉ（ｉ＝１～ｎ）のドレイン端子との接続ノードＮＤｉ（ｉ＝１～ｎ）は、逆流防止素子Ｄｉ（ｉ＝１～ｎ）のアノード端子に接続される。逆流防止素子Ｄ１～Ｄｎのカソード端子は電力バス２に接続される。電力バス２には、バスキャパシタＣｂｕｓと負荷５とが並列に接続される。
　演算処理部３Ａは、電力バス２の電圧に応じて、シャント指令値ＳＰを生成する。シャント指令値ＳＰは、電力制御器１全体でシャントを行なう操作量の指令値、すなわち、負荷５に供給する電力を調整するための操作量の指令値である。
　演算処理部３Ａは、電力バス２のバス電圧Ｖｂｕｓと、予め定められた制御目標値Ｖｒｅｆとの差分値に基づいて、シャント指令値ＳＰを生成する。生成されたシャント指令値ＳＰは、信号生成部４に送られる。
　信号生成部４は、複数のスイッチ素子Ｓ１～Ｓｎと演算処理部３Ａとに接続される。信号生成部４は、演算処理部３Ａから入力されるシャント指令値ＳＰに基づいて、複数のスイッチ素子Ｓ１～Ｓｎのうちオンとするスイッチ素子の数、および、オンとするスイッチ素子数に設定する時比率を制御周期ごとに決定する。時比率とは、オンにするスイッチ素子の制御周期に対するオンとなる時間の比率である。
　信号生成部４の出力端子は、複数のスイッチ素子Ｓ１～Ｓｎのゲート端子に接続される。信号生成部４から出力される駆動信号によってスイッチ素子Ｓ１～Ｓｎがオンまたはオフに駆動される。
　負荷５は、たとえば、人工衛星の搭載機器であり、電力制御器１に接続される。負荷５は、バッテリ等の蓄電装置であってもよく、充放電制御器を介して接続されていてもよい。
　実施の形態１に示す電力制御器１は、複数の直流電源Ｉ１～Ｉｎからの電力を、電力バス２を介して負荷５に供給する。負荷５への供給電圧はバスキャパシタＣｂｕｓによって保持される。電力制御器１は、日照時に直流電源Ｉ１～Ｉｎから発生する電力を負荷５へ供給しつつ、発生電力の余剰分を任意の時間間隔および比率で短絡（シャント）することによって、バス電圧Ｖｂｕｓの上昇を抑えるようにバス電圧Ｖｂｕｓを制御する。
　次に、本実施の形態に示す電力制御器１の動作について説明する。実施の形態１では、演算処理部３Ａは、バス電圧Ｖｂｕｓと予め定められた制御目標値Ｖｒｅｆとの差を減少させるために、シャント指令値ＳＰを出力することによって、バス電圧Ｖｂｕｓが一定電圧となるように制御する。シャント指令値ＳＰは、負荷５に供給する電力量を調整するための操作量でもある。
　以下では、演算処理部３Ａの動作として、バス電圧Ｖｂｕｓと制御目標値Ｖｒｅｆとの差を偏差Ｅｒｒｏｒとし、ＰＩＤ（比例、積分、微分）制御を行う方式を例にして説明するが、この方式に限定されるものではない。制御目標値Ｖｒｅｆはバス電圧Ｖｂｕｓの定格値であり、５０Ｖないし１００Ｖが一般的に用いられるが、この値に限定されるものではない。
　演算処理部３Ａは、減算器３１と、ＰＩＤ制御器３２とを備える。
　減算器３１は、図示しない電圧検出器により検出された電力バス２のバス電圧Ｖｂｕｓと、予め定められた制御目標値Ｖｒｅｆとの差分を表わす偏差Ｅｒｒｏｒを算出する。偏差Ｅｒｒｏｒは式（１）で表される。
　Ｅｒｒｏｒ＝Ｖｂｕｓ－Ｖｒｅｆ・・・（１）
　ＰＩＤ制御器３２は、偏差Ｅｒｒｏｒに対して比例、積分、および微分の演算を行い、それらを加算した信号をシャント指令値ＳＰとして出力する。すなわち、シャント指令値ＳＰは、定数ＫＰ、ＫＩ、およびＫＤを用いて、式（２）で表される。
Figure JPOXMLDOC01-appb-M000001
　式（２）における定数ＫＰ、ＫＩ、ＫＤは、回路定数に応じて目標とするバス電圧一定制御が行えるよう、０以上の任意の数値が選定される。シャント指令値ＳＰは、シャントを行うスイッチ素子の数の各制御周期における平均値を指示する数値である。シャント指令値ＳＰは、実施の形態１に示す電力制御器では０～ｎの任意の値である。シャント指令値ＳＰが０のとき全発生電力を負荷５に供給し、シャント指令値ＳＰがｎのとき全発生電力をシャントし、負荷５への電力供給を停止することを意味する。
　演算処理部３Ａによって演算されたシャント指令値ＳＰは、信号生成部４に伝達される。信号生成部４は、入力されたシャント指令値ＳＰによって指定されたシャントを実現するために、オンにするスイッチ素子の数（以下、スイッチオン数と称する）と、オンにするスイッチ素子の制御周期に対するオンとなる時間の比率（以下、時比率と称する）を決定する。
　信号生成部４は、スイッチオン数に基づいて、スイッチ素子Ｓ１～Ｓｎの中の少なくとも１つを駆動する。信号生成部４は、スイッチオン数が減少する際には、駆動するスイッチ素子を入れ替える。すなわち、前回に駆動させたスイッチ素子と異なるスイッチ素子が駆動される。
　図２は、実施の形態１に係る電力制御器の信号生成部４の内部構成のブロック図である。
　信号生成部４は、タイミング信号発生部８と、サンプリング部７と、補正部９と、変調部１０と、オフセット生成部１１と、過電圧検出部１２と、補正値演算部１３と、駆動判定部４１０とを備える。
　タイミング信号発生部８は、タイミング信号Ｔｓｍｐｌを出力する。
　サンプリング部７は、タイミング信号Ｔｓｍｐｌの周期で図１のシャント指令値ＳＰをサンプリングして、負荷５に供給する電力を調整するための操作量であるシャント量ＮＤＵＴＹを生成する。
　補正部９は、シャント量ＮＤＵＴＹを補正して、補正されたシャント量ＮＤＵＴＹ＿Ｃを出力する。
　変調部１０は、補正されたシャント量ＮＤＵＴＹ＿Ｃに基づいて、スイッチオン数ＭＬＰＷＭを出力する。変調部１０は、補正されたシャント量ＮＤＵＴＹ＿Ｃが整数値の場合には、整数値をスイッチオン数ＭＬＰＷＭとして出力する。変調部１０は、補正されたシャント量ＮＤＵＴＹ＿Ｃが整数値でない場合には、整数部Ｉｎｔと、後述するＦＰＷＭとの和をスイッチオン数ＭＬＰＷＭとして出力する。
　図３は、実施の形態１に変調部１０の内部構成の一例を示す図である。
　変調部１０は、搬送波生成部４０１と、分割部４０６と、比較器４０３と、加算器４０５とを備える。
　搬送波生成部４０１は、搬送波ｃｗ１を生成する。
　分割部４０６は、補正部９から出力された補正後のシャント量ＮＤＵＴＹ＿Ｃを整数部Ｉｎｔと小数部Ｆｒａｃとに分割する。シャント量ＮＤＵＴＹ＿Ｃの有効範囲が０～ｎであるので、整数部Ｉｎｔは０～ｎの整数値、小数部Ｆｒａｃは０以上１未満の小数値となる。
　比較器４０３は、小数部Ｆｒａｃと、搬送波ｃｗ１とを比較することによって、小数部ＰＷＭ（Pulse　Width　Modulation）信号ＦＰＷＭを生成する。小数部ＰＷＭ信号ＦＰＷＭは、任意の時比率で０または１の値をとる。小数部ＰＷＭ信号ＦＰＷＭの平均値は、小数部Ｆｒａｃとなる。
　加算器４０５は、整数部Ｉｎｔと、小数部ＰＷＭ信号ＦＰＷＭ（０または１）とを加算することによって、スイッチオン数ＭＬＰＷＭを算出する。算出されたスイッチオン数ＭＬＰＷＭは、図２の駆動判定部４１０に送られるとともに、オフセット生成部１１に送られる。
　再び、図２を参照して、オフセット生成部１１は、スイッチオン数ＭＬＰＷＭをオフセット値ＯＦＦＳＥＴに変換する。オフセット値ＯＦＦＳＥＴは、駆動判定部４１０に送られる。
　オフセット生成部１１は、スイッチオン数ＭＬＰＷＭの減少を検出したときに、その減少分とオフセット値ＯＦＦＳＥＴとをｎを法としたモジュロ加算することによって、オフセット値ＯＦＦＳＥＴを更新する。このオフセット値ＯＦＦＳＥＴは、駆動するスイッチ素子の起点を示す値であり、０～（ｎ－１）の整数値をとる。オフセット値ＯＦＦＳＥＴが０のときはスイッチ素子Ｓ１を起点とし、オフセット値ＯＦＦＳＥＴが１のときにはスイッチ素子Ｓ２を起点とする。
　決定されたスイッチオン数ＭＬＰＷＭとオフセット値ＯＦＦＳＥＴとによって、スイッチ素子Ｓ１～Ｓｎのうちのオンにするスイッチ素子の数と、オンするスイッチ素子の起点が確定するので、スイッチ素子Ｓ１～Ｓｎの駆動状態（オン／オフ）を一意に決定することができる。
　駆動判定部４１０は、判定器４１１－１～４１１－ｎを備える。
　判定器４１１－ｉ（ｉ＝１～ｎ）は、スイッチ素子Ｓｉ（ｉ＝１～ｎ）がオンにすべき範囲に属しているか否かを判定し、スイッチ素子Ｓｉを駆動させるかどうかを決定する。その判定方法の一例として、シャント番号ｉ、シャント段数ｎ、スイッチオン数ＭＬＰＷＭ、およびオフセット値ＯＦＦＳＥＴから成る不等式（３）、（４）のいずれかを満足する時に、シャント番号ｉのスイッチ素子Ｓｉを駆動することができる。
　OFFSET≦i＜(OFFSET+MLPWM)・・・（３）
　OFFSET≦(n+i)＜(OFFSET+MLPWM)・・・（４）
　図４は、シャント量ＮＤＵＴＹ＿Ｃ、スイッチオン数ＭＬＰＷＭ、およびスイッチ素子Ｓ１～Ｓ４の状態の時間変化を表わすタイミングチャートである。図５は、シャント量ＮＤＵＴＹ＿Ｃ、整数部Ｉｎｔ、搬送波ｃｗ１、小数部ＰＷＭ信号ＦＰＷＭ、およびスイッチオン数ＭＬＰＷＭの時間変化を表わすタイミングチャートである。図６は、オフセット値ＯＦＦＳＥＴ、およびスイッチ素子Ｓ１～Ｓ４の状態の時間変化を表わすタイミングチャートである。
　図４～図６において、横軸は時間の経過を示し、縦軸は各信号の状態を示す。ここでは説明を簡単にするため、シャント段数ｎが４の場合を例示するが、この値に限定されるものではない。
　補正後のシャント量ＮＤＵＴＹ＿Ｃとして２．４と１．６を与えた場合の動作例が示されている。
　第１および第２の制御周期では、補正後のシャント量ＮＤＵＴＹ＿Ｃとして２．４が入力される。
　分割部４０６は、補正部９から出力された補正後のシャント量ＮＤＵＴＹ＿Ｃ（＝２．４）を整数部Ｉｎｔ（＝２）と小数部Ｆｒａｃ（＝０．４）とに分割する。比較器４０３は、小数部Ｆｒａｃ（＝０．４）と、搬送波生成部４０１において生成された搬送波ｃｗ１とを比較することによって、小数部ＰＷＭ信号ＦＰＷＭを生成する。加算器４０５は、整数部Ｉｎｔ（＝２）と小数部ＰＷＭ信号ＦＰＷＭ（０または１、平均値＝０．４）とを加算することによって、スイッチオン数ＭＬＰＷＭ（２または３）を算出する。
　これによって、制御周期Ｔの４０％において、スイッチオン数ＭＬＰＷＭ＝３となり、制御周期Ｔの６０％においてスイッチオン数ＭＬＰＷＭ＝２となり、第１および第２の制御周期におけるスイッチオン数ＭＬＰＷＭの平均値は２．４となる。
　第１制御周期の先頭のタイミングにおいて、スイッチオン数ＭＬＰＷＭは３となる。これによって、スイッチ素子Ｓ１を起点に３個のスイッチ素子Ｓ１、Ｓ２、Ｓ３がオンとなる。
　第１制御周期内の次のタイミングで、スイッチオン数ＭＬＰＷＭが２に減少する。オフセット生成部１１は、スイッチオン数ＭＬＰＷＭの減少分（＝１）とオフセット値ＯＦＦＳＥＴ（０）とを４を法としたモジュロ加算することによって、オフセット値ＯＦＦＳＥＴを「１」に更新する。よって、駆動するスイッチ素子をローテーションしつつ、スイッチ素子Ｓ２を起点に２個のスイッチ素子をオンにする。すなわち、スイッチ素子Ｓ２およびＳ３をオンにする。
　２回目の制御周期の初期のタイミングにおいて、スイッチオン数ＭＬＰＷＭが３に増加するので、ローテーションは行わず、起点をスイッチ素子Ｓ２としたまま３個のスイッチ素子をオンにする。すなわち、スイッチ素子Ｓ２、Ｓ３、Ｓ４をオンにする。
　次に、２回目の制御周期の次のタイミングにおいて、スイッチオン数ＭＬＰＷＭが２に減少する。オフセット生成部１１は、スイッチオン数ＭＬＰＷＭの減少分（＝１）とオフセット値ＯＦＦＳＥＴ（１）とを４を法としたモジュロ加算することによって、オフセット値ＯＦＦＳＥＴを「２」に更新する。よって、スイッチ素子Ｓ３を起点として２個のスイッチ素子をオンにする。すなわち、スイッチ素子Ｓ３およびＳ４をオンにする。
　また、３回目と４回目の制御周期では、シャント指令値として１．６が入力されている。分割部４０６は、補正部９から出力された補正後のシャント量ＮＤＵＴＹ＿Ｃ（＝１．６）を整数部Ｉｎｔ（＝１）と小数部Ｆｒａｃ（＝０．６）とに分割する。比較器４０３は、小数部Ｆｒａｃ（＝０．６）と、搬送波生成部４０１において生成された搬送波ｃｗ１とを比較することによって、小数部ＰＷＭ信号ＦＰＷＭを生成する。加算器４０５は、整数部Ｉｎｔ（＝１）と小数部ＰＷＭ信号ＦＰＷＭ（０または１、平均値＝０．６）とを加算することによって、スイッチオン数ＭＬＰＷＭ（１または２）を算出する。
　これによって、制御周期Ｔの６０％において、スイッチオン数ＭＬＰＷＭ＝２となり、制御周期Ｔの４０％においてスイッチオン数ＭＬＰＷＭ＝１となり、第３および第４の制御周期におけるスイッチオン数ＭＬＰＷＭの平均値は１．４となる。
　第３制御周期の先頭のタイミングにおいて、スイッチオン数ＭＬＰＷＭが２の状態が続く。これによって、スイッチ素子Ｓ３とＳ４がオンで、スイッチ素子Ｓ１とＳ２の状態が続く。
　第３制御周期内の次のタイミングで、スイッチオン数ＭＬＰＷＭが１に減少する。オフセット生成部１１は、スイッチオン数ＭＬＰＷＭの減少分（＝１）とオフセット値ＯＦＦＳＥＴ（２）とを４を法としたモジュロ加算することによって、オフセット値ＯＦＦＳＥＴを「３」に更新する。よって、駆動するスイッチ素子をローテーションしつつ、スイッチ素子Ｓ４を起点に１個のスイッチ素子をオンにする。すなわち、スイッチ素子Ｓ４をオンにする。
　第４制御周期の先頭のタイミングにおいて、スイッチオン数ＭＬＰＷＭが２に増加するので、ローテーションは行わず、起点をスイッチ素子Ｓ４としたまま２個のスイッチ素子をオンにする。すなわち、スイッチ素子Ｓ４、Ｓ１をオンにする。
　第４制御周期内の次のタイミングで、スイッチオン数ＭＬＰＷＭが１に減少する。オフセット生成部１１は、スイッチオン数ＭＬＰＷＭの減少分（＝１）とオフセット値ＯＦＦＳＥＴ（３）とを４を法としたモジュロ加算することによって、オフセット値ＯＦＦＳＥＴを「０」に更新する。よって、駆動するスイッチ素子をローテーションしつつ、スイッチ素子Ｓ０を起点に１個のスイッチ素子をオンにする。すなわち、スイッチ素子Ｓ１をオンにする。
　以上のように、制御周期ごとにオンにする起点のスイッチ素子が変化することで、スイッチング動作を全てのスイッチ素子Ｓ１～Ｓ４に分散させることができ、１つのスイッチ素子のスイッチングの切替のタイミングは、４回の制御周期４Ｔ中で１回まで低減される。
　この結果、シャント段数がｎ段の電力制御器１を全体でみると制御周期と同じ周期でスイッチングを行いつつ、個々のスイッチ素子Ｓ１～Ｓｎは制御周期のｎ回ごとにスイッチング動作が行われることとなる。個々のスイッチ素子Ｓ１～Ｓｎのスイッチング回数が電力制御器１の全体のスイッチング回数の１／ｎに低減されるので、スイッチ素子Ｓ１～Ｓｎに要求される発熱条件が抑制される。制御周期ごとに全てのスイッチ素子の状態を決定して駆動するため、シャント段数ｎに依存した制御遅れが発生しない。
　実施の形態１に示す電力制御器では、上述のようにスイッチオン数が減少する際に、起点となるスイッチ素子をローテーションさせているので、オンとなっている複数のスイッチ素子のうち最もオン時間が長くなっているスイッチ素子をオフにする。また、同様に、スイッチオン数が増加する際に、起点となるスイッチ素子からスイッチオン数分のスイッチ素子をオンとさせるため、オフとなっている複数のスイッチ素子のうち最もオフ時間が長くなっているスイッチ素子をオンに駆動する。なお、ここではスイッチオン数が１つ減少する場合について示したため、起点となるスイッチ素子が１つローテーションするような構成となっているが、スイッチオン数が２つ以上減少する場合には、その数に応じてローテーションするようにすることもできる。
　なお、図２において、タイミング信号Ｔｓｍｐｌの周期は、定常動作においてはスイッチ素子Ｓ１～Ｓｎのスイッチングによる発熱を抑制するように設定されている。
　バス電圧制御動作は、タイミング信号Ｔｓｍｐｌの周期でＰＩＤ制御を伴って行われるので、一定のスイッチング周期毎に負帰還電圧制御動作が更新される。したがって、スイッチング周期よりも速い負荷変動に対してはバス電圧Ｖｂｕｓを制御することができないため、大きなバス電圧変動が過渡的に生じる問題がある。負荷５の急激な変動によってバス電圧Ｖｂｕｓが大きく変動するときの対策として、過電圧検出部１２が設けられる。
　過電圧検出部１２は、負荷５の変動によって負荷５に供給する電圧であるバス電圧Ｖｂｕｓの変動幅が予め設定された変動幅を超えたときに、過電圧検出信号Ｔｒｎをタイミング信号発生部８に出力する。タイミング信号発生部８は、過電圧検出信号Ｔｒｎを受けると、過渡応答状態となり、タイミング信号Ｔｓｍｐｌの周期を短くする。これによって、バス電圧制御応答が速くなるので、大きなバス電圧変動が過渡的に生じることを防止する。
　タイミング信号発生部８は、バス電圧Ｖｂｕｓの変動が収束した後、スイッチ素子Ｓ１～Ｓｎの発熱に影響が少なくなるまでの時間が経過するのを待つ。その後、タイミング信号発生部８は、タイミング信号Ｔｓｍｐｌの周期を元の定常動作における周期に戻す。これによって、過渡応答状態の間だけタイミング信号Ｔｓｍｐｌの周期を短くし、スイッチ素子Ｓ１～Ｓｎの発熱に影響が及ばないようにすることができる。
　しかしながら、上述の動作において、周期が短くなったタイミング信号Ｔｓｍｐｌが、バス電圧Ｖｂｕｓの変動が収束した後に元の周期に戻るタイミングにおいて、バス電圧Ｖｂｕｓの変動が再び発生することがある。
　図７は、シャント駆動信号とシャント電流の波形を表わす図である。
　図７に示すように、スイッチ素子Ｓ１～Ｓｎのシャント駆動信号の立ち上がりおよび立ち下がりに対して、スイッチ素子Ｓ１～Ｓｎに実際に流れるシャント電流の変化が遅れることがある。つまり、オン時の遅れ時間ＯＮ＿Ｄｅｌａｙとオフ時の遅れ時間ＯＦＦ＿Ｄｅｌａｙとが相違する場合がある。この場合、スイッチング周期に対するオン時間の割合であるＯＮ＿Ｄｕｔｙと、実効的なシャント電流のスイッチング周期に対するオン時間の割合である実効ＯＮ＿Ｄｕｔｙとがタイミング信号Ｔｓｍｐｌの周期に依存して相違する。タイミング信号Ｔｓｍｐｌの周期が切替ったタイミングで実効ＯＮ＿Ｄｕｔｙが変化するため、バス電圧Ｖｂｕｓの変動が発生する。この変動は、バス電圧Ｖｂｕｓのフィードバック制御動作によって、制御系の応答時間を経過した後に復帰する。この現象に対する解決策として、補正値演算部１３が設けられる。
　補正値演算部１３は、バス電圧制御応答動作に依らずに予め補正値ΔＮＤＵＴＹとして把握しておいた値を用いて、タイミング信号Ｔｓｍｐｌの周期に依存して変化する実効ＯＮ＿Ｄｕｔｙとシャント駆動信号のＯＮ＿Ｄｕｔｙとの差に対する補正動作を行なう。これによって、バス電圧Ｖｂｕｓの変動が収束した後にタイミング信号Ｔｓｍｐｌが元の周期に戻るタイミングで、バス電圧Ｖｂｕｓの変動が再び発生する現象を防止することができる。
　シャント駆動信号に対して、シャント電流のオン時の遅れ時間がＯＮ＿Ｄｅｌａｙであり、オフ時の遅れ時間がＯＦＦ＿Ｄｅｌａｙのときに、シャント電流とシャント駆動信号のオンパルス幅の差ΔＰｗは、式（５）で表される。
　ΔＰｗ＝ＯＮ＿Ｄｅｌａｙ－ＯＦＦ＿Ｄｅｌａｙ・・・（５）
　オンパルス幅の差ΔＰｗによるシャント量ＮＤＵＴＹの変位量である補正値ΔＮＤＵＴＹは、タイミング信号Ｔｓｍｐｌの周期をＴとしたときに、式（６）で表される。
　ΔＮＤＵＴＹ＝ｎ×ΔＰｗ／Ｔ・・・（６）
　補正値演算部１３は、式（５）および（６）に従って、補正値ΔＮＤＵＴＹを算出する。
　式（５）に示すオンパルス幅の差ΔＰｗは、スイッチ素子Ｓ１～Ｓｎの特性とシャント駆動部の設計条件に依存する値である。したがって、オンパルス幅の差ΔＰｗの値は、装置の設計時に定めた数値または出荷試験の際に測定された数値を用いることができる。オンパルス幅の差ΔＰｗは、わずかであるが変動することが考えられるが、その変動要因は温度変動または経年変化などであるため、変動は、緩やかである。変動が緩やかな場合には、補正値演算部１３は、定期的にオンパルス幅の差ΔＰｗを計測し、式（６）にしたがって、タイミング信号Ｔｓｍｐｌの周期Ｔ毎の補正値ΔＮＤＵＴＹを計算する。
　補正部９は、式（７）に従って、シャント量ＮＤＵＴＹをＮＤＵＴＹ＿Ｃに補正する。
　ＮＤＵＴＹ＿Ｃ＝ＮＤＵＴＹ－ΔＮＤＵＴＹ・・・（７）
　これによって、バス電圧制御応答動作に依らずに、周期Ｔの切替りに同期してシャント量ＮＤＵＴＹに対する補正動作を行うこともできる。
　オンパルス幅の差ΔＰｗの大きな変動に対応する場合、たとえば、代表的なシャント駆動信号Ｇｎとシャント電流Ｉｓｈｎの微分検出信号Ｄｉｆｆに基づいて、式（５）（６）の演算が行われて、補正値ΔＮＤＵＴＹが算出されるものとしてもよい。シャント駆動信号Ｇｎは、スイッチ素子Ｓｎを駆動する信号である。シャント電流Ｉｓｈｎは、スイッチ素子Ｓｎを流れる電流である。微分検出信号Ｄｉｆｆは、たとえばカレントトランス等を利用した簡易な電流検出器１４から得られる。
　次に、図２における補正部９及び補正値演算部１３の具体的な構成について説明する。
　図８は、補正値演算部１３および補正部９の構成の一例を示すブロック図である。
　図９および図１０は、補正値演算部１３および補正部９の内部で伝送される信号のタイミングチャートである。
　図８～図１０を参照して、オンパルス幅の差ΔＰｗ及び補正されたシャント量ＮＤＵＴＹ＿Ｃを求める動作の要旨となる部分について説明する。
　比較器ＣｍｐＨは、シャント電流Ｉｓｈｎから検出した微分波形である微分検出信号Ｄｉｆｆと、基準値Ｒｅｆ＿Ｈとを比較して、比較結果をシャント電流Ｉｓｈｎのオンタイミング信号Ｃｏｍｐ＿Ｈとして出力する。
　比較器ＣｍｐＬは、シャント電流Ｉｓｈｎから検出した微分波形である微分検出信号Ｄｉｆｆと、基準値Ｒｅｆ＿Ｌとを比較して、比較結果をシャント電流Ｉｓｈｎのオフタイミング信号Ｃｏｍｐ＿Ｌとして出力する。
　ＪＫ型フリップフロップＪＫは、シャント電流Ｉｓｈｎのオンタイミング信号Ｃｏｍｐ＿Ｈを受けるＪ入力端子と、シャント電流Ｉｓｈｎのオフタイミング信号Ｃｏｍｐ＿Ｌを受けるＫ入力端子とを備え、シャント電流同期信号Ｉｓｈｕｎｔを生成する。
　以降で説明する動作は、クロック信号Ｓｙｓｃｌｏｃｋに同期して動作するものとする。
　カウンタＣＴ１は、シャント電流Ｉｓｈｎに対応するシャント駆動信号Ｇｎを受けて、シャント駆動信号Ｇｎのオン期間中におけるクロック信号Ｓｙｓｃｌｏｃｋのパルス数をカウントする。
　フリップフロップＦＦ１は、シャント駆動信号Ｇｎによって、カウンタＣＴ１の出力をホールドすることによって、シャント駆動信号Ｇｎのオン期間中におけるカウント値ａを出力する。
　カウンタＣＴ２は、シャント電流Ｉｓｈｎに対応するシャント電流同期信号Ｉｓｈｕｎｔを受けて、シャント電流同期信号Ｉｓｈｕｎｔのオン期間中におけるクロック信号Ｓｙｓｃｌｏｃｋのパルス数をカウントする。
　フリップフロップＦＦ２は、シャント電流同期信号Ｉｓｈｕｎｔによって、カウンタＣＴ２の出力をホールドすることによって、シャント電流同期信号Ｉｓｈｕｎｔのオン期間中におけるカウント値ｂを出力する。
　減算器Ｓｕｂ１は、シャント駆動信号Ｇｎのオン期間中のカウント値ａと、シャント電流同期信号Ｉｓｈｕｎｔのオン期間中のカウント値ｂとを減算して、差ｄを出力する。
　カウンタＣＴ１およびカウンタＣＴは、ゼロロード入力Ｌを備え、ＮＡＮＤ回路ＮＤ１、およびＮＤ２を伴ってシャント駆動信号Ｇｎとシャント電流同期信号Ｉｓｈｕｎｔのオン期間中にカウント動作を行っている。
　否定論理和回路ＮＯＲは、過電圧検出信号Ｔｒｎが出力されていない状態、すなわち定常動作時に、シャント駆動信号Ｇｎとシャント電流同期信号Ｉｓｈｕｎｔとがともにオフになる期間を表わすタイミング信号ｃを出力する。
　フリップフロップＦＦ３は、タイミング信号ｃにしたがって、カウント値の差ｄをホールドすることによって、オンパルス幅の差ΔＰｗを生成する。すなわち、過電圧検出信号Ｔｒｎが出力されていない状態、すなわち定常動作時に、シャント駆動信号Ｇｎとシャント電流同期信号Ｉｓｈｕｎｔとがともにオフになる期間において、カウント値の差ｄによるオンパルス幅の差ΔＰｗが生成される。
　セレクタＳＬは、過電圧検出信号Ｔｒｎが出力されている時か否かに応じて、係数Ｃ＿ｔｒｎまたはＣ＿Ｎｏｒｍを選択する。係数Ｃ＿ｔｒｎは、過電圧検出信号Ｔｒｎが出力されている時に対応する係数である。係数Ｃ＿Ｎｏｒｍは、過電圧検出信号Ｔｒｎが出力されていない時に対応する係数である。係数Ｃ＿ｔｒｎおよび係数Ｃ＿Ｎｏｒｍは、スイッチ素子Ｓ１～Ｓｎの総数ｎを用いて、式（６）よりそれぞれ式（８）、（９）で表される。
　Ｃ＿ｔｒｎ＝ｎ／Ｔｔｒｎ・・・（８）
　Ｃ＿Ｎｏｒｍ＝ｎ／Ｔｎｒｍ・・・（９）
　式（８）におけるＴｔｒｎは、過電圧検出信号Ｔｒｎが出力されている時、すなわち過渡応答状態におけるタイミング信号Ｔｓｍｐｌの周期を表わす。式（９）におけるＴｎｒｍは、過電圧検出信号Ｔｒｎが出力されていない時、すなわち、定常動作時のタイミング信号Ｔｓｍｐｌの周期を表わす。以下が成り立つ。つまり、過渡応答状態における制御周期の長さは、定常動作時における制御周期の長さよりも短くなる。
　Ｔｔｒｎ＜Ｔｎｒｍ・・・（１０）
　乗算器Ｍｕｌｌは、オンパルス幅の差ΔＰｗと、セレクタＳＬの出力とを乗算することによって、補正値ΔＮＤＵＴＹを生成する。
　減算器Ｓｕｂ２は、シャント量ＮＤＵＴＹから補正値ΔＮＤＵＴＹを減算して補正されたシャント量ＮＤＵＴＹ＿Ｃを生成する。
　上述したように、オンパルス幅の差ΔＰｗの変動は小さいため、無視出来る場合は固定値を使用することもできる。その場合には、Ｃ＿ｔｒｎとΔＰｗとの積、Ｃ＿ＮｏｒｍとΔＰｗとの積を予め計算して与えることによって、回路規模を削減することができる。
　また、係数Ｃ＿ｔｒｎ、Ｃ＿Ｎｏｒｍを式（１１）、（１２）で表される数値を使用することによって、保持する係数を１個に減らすことができるので、回路規模を削減しつつ同様の効果が得られる。
　Ｃ＿ｔｒｎ＝（ｎ／Ｔｔｒｎ）―（ｎ／Ｔｎｒｍ）・・・（１１）
　Ｃ＿Ｎｏｒｍ＝０・・・（１２）
　図１１は、パルス幅補正制御が無い場合のバス電圧Ｖｂｕｓの波形のシミュレーション結果を表わす図である。図１２は、パルス幅補正制御がある場合のバス電圧Ｖｂｕｓの波形のシミュレーション結果を表わす図である。
　このシミュレーション結果は、過渡応答状態でタイミング信号Ｔｓｍｐｌの周期が短くなっている状態から、通常のタイミング信号Ｔｓｍｐｌの周期に戻った際のバス電圧Ｖｂｕｓの変動を模擬したものである。タイミング信号Ｔｓｍｐｌの周期は横軸の１５％付近で切り替わっている。パルス幅補正制御が無い場合には、実効ＯＮ＿Ｄｕｔｙが変動したために、バス電圧Ｖｂｕｓが低下することが確認できる。実施の形態１で示したパルス幅補正制御を行った場合、実効ＯＮ＿Ｄｕｔｙが一定に維持されるため、バス電圧Ｖｂｕｓの変動を抑制することができる。
　以上のように、本実施の形態に示す電力制御器では、バス電圧一定制御を行う電力制御器において、バス電圧と目標値との偏差からシャントを行う数の平均値であるシャント指令値を求め、複数のスイッチ素子のスイッチオン数と時比率を制御しつつ、スイッチオン数が増減するタイミングにおいて、駆動するスイッチ素子をローテーションさせる。これによって、個々のスイッチ素子のスイッチング周波数を装置全体の１／ｎにまで低減しつつ、シャント段数ｎに依存した遅延を生じないので、高い応答性を得ることができる。さらに、負荷変動の大小に応じてスイッチング周期を可変することで、定常時の発熱を抑えつつ、負荷変動時の応答を改善することができる。また、スイッチング周期を切り替える際に発生する実効ＯＮ＿Ｄｕｔｙを補正することによって、バス電圧の変動を抑制することができる。
　したがって、本実施の形態によれば、バス電圧の安定性を維持しながらスイッチングに伴う発熱を削減することが可能となる。よって、本実施の形態によれば、部品の選定条件及び放熱設計を緩和することができる。これによって、高応答、小型軽量かつ電力品質の良い電力制御器を提供することができる。
　実施の形態１の変形例．
　実施の形態１の変形例の電力制御器１は、実施の形態１の電力制御器１において、変調部１０および駆動判定部４１０の内部構成を変更したものである。実施の形態１の変形例の電力制御器のそれ以外の構成は図１と同様であるため、説明を繰り返さない。
　図１３は、実施の形態１の変形例の変調部１０および駆動判定部４１０の例を示す図である。ここでは説明を簡単にするため、シャント段数ｎが４の場合を例示する。
　変調部１０は、搬送波生成部４０１と、オフセット重畳器４０２－１～４０２－３と、比較器４０３－１～４０３－４と、加算器４０５とを備える。
　駆動判定部４１０は、オフセット生成部１１と、駆動信号割当て部４０９とを備える。
　図１４および図１５は、図１３の変調部１０および駆動判定部４１０で伝送される信号波形を表わすタイミングチャートである。
　搬送波生成部４０１は、振幅１の搬送波ｃｗ１を生成して、比較器４０３－１およびオフセット重畳器４０２－１に送る。
　オフセット重畳器４０２－１は、搬送波ｃｗ１に搬送波ｃｗ１の振幅と同じオフセットを加ええることによって得られた信号ｃｗ２を、オフセット重畳器４０２－２および比較器４０３－２に送る。
　オフセット重畳器４０２－２は、信号ｃｗ２に搬送波ｃｗ１の振幅と同じオフセットを加ええることによって得られた信号ｃｗ３を、オフセット重畳器４０２－３および比較器４０３－３に送る。
　オフセット重畳器４０２－３は、信号ｃｗ３に搬送波ｃｗ１の振幅と同じオフセットを加ええることによって得られた信号ｃｗ４を、比較器４０３－４に送る。
　比較器４０３－i（ｉ＝１～４）は、補正後のシャント量ＮＤＵＴＹ＿Ｃと、搬送波ｃｗｉとを比較して、ＰＷＭ信号Ｐｉを出力する。シャント量ＮＤＵＴＹ＿Ｃが搬送波ｃｗｉよりも大きいときに、ＰＷＭ信号Ｐｉは「１」となる。シャント量ＮＤＵＴＹ＿Ｃが搬送波ｃｗｉ以下のときに、ＰＷＭ信号Ｐｉは「０」となる。スイッチオン数ＭＬＰＷＭに当たる数の比較器４０３からの出力が「１」となる。
　この操作により、信号の定義域をシャント段数で分割したＰＷＭ信号が得られる。
　加算器４０５は、比較器４０３－１～４０３－４の出力であるＰＷＭ信号Ｐ１～Ｐ４を加算することによって、スイッチオン数ＭＬＰＷＭを出力する。
　オフセット生成部１１は、実施の形態１と同様に、スイッチオン数ＭＬＰＷＭに基づいて、オフセット値ＯＦＦＳＥＴを割り当てる。
　ここまでで決定されたＰＷＭ信号とオフセット値ＯＦＦＳＥＴによって、スイッチ素子の駆動パターンとその起点が確定するので、各スイッチ素子の駆動状態（オン／オフ）を一意に決定することができる。
　駆動信号割当て部４０９は、比較器４０３－ｉから出力されたＰＷＭ信号Ｐｉをオフセット値ＯＦＦＳＥＴだけ巡回シフト演算し、各スイッチ素子をオンまたはオフに駆動させる。図１３では、２入力１出力のマルチプレクサを組み合わせて巡回シフトする例について示したが、多入力のマルチプレクサを使用して巡回シフトを行ってもよい。
　実施の形態２．
　実施の形態３の電力制御器１は、実施の形態１の電力制御器１において、信号生成部４の内部構成を変更したものである。実施の形態２に係る電力制御器のそれ以外の構成は図１と同様であるため、説明を繰り返さない。
　図１６は、実施の形態２の電力制御器１の信号生成部４の内部構成を示すブロック図である。
　信号生成部４は、比較部１７と、計数部１６と、オフセット生成部１１と、駆動判定部４１０とを備える。オフセット生成部１１と、駆動判定部４１０とは、実施の形態１と同様なので、説明を繰り返さない。
　比較部１７は、シャント指令値ＳＰの可変範囲内に割り振られた複数の第１番目～第ｎ番目のオンレベル閾値、および第１番目～第ｎ番目のオンレベル閾値にそれぞれ対応して、ヒステリシスを有するように割り振られた第１番目～第ｎ番目のオフレベル閾値と、シャント指令値ＳＰとを比較する。
　計数部１６は、比較部１７の比較結果に基づいて、スイッチオン数ＭＬＰＷＭを決定する。
　比較部１７は、ｎ個のオン比較器Ｈｉｉ（ｉ＝１～ｎ）と、ｎ個のオフ比較器Ｌｏｉ（ｉ＝１～ｎ）とを備える。
　計数部１６は、ｎ個のＪＫ型フリップフロップＦＦｄｉ（ｉ＝１～ｎ）と、加算器１５とを備える。ＪＫ型フリップフロップに代えて、ＲＳ型フリップフロップを用いてもよい。
　第ｉ番目のオン比較器Ｈｉｉは、シャント指令値ＳＰと第ｉ番目のオンレベル閾値ＯＮｉとを比較する。第ｉ番目のオン比較器Ｈｉｉは、シャント指令値ＳＰが第ｉ番目のオンレベル閾値ＯＮｉよりも大きいときに「１」を出力し、シャント指令値ＳＰが第ｉ番目のオンレベル閾値ＯＮｉよりも小さいときに「０」を出力する。第ｉ番目のオン比較器Ｈｉｉは、比較結果を計数部１６のＪＫ型フリップフロップＦＦｄｉのＪ入力端子に送る。
　第ｉ番目のオフ比較器Ｌｏｉは、シャント指令値ＳＰと第ｉ番目のオフレベル閾値ＯＦＦｉとを比較する。第ｉ番目のオフ比較器Ｌｏｉは、第ｉ番目のオフレベル閾値ＯＦＦｉがシャント指令値ＳＰよりも大きいときに「１」を出力し、第ｉ番目のオフレベル閾値ＯＦＦｉがシャント指令値ＳＰよりも小さいときに「０」を出力する。第ｉ番目のオフ比較器Ｌｏｉは、比較結果を計数部１６のＪＫ型フリップフロップＦＦｄｉのＫ入力端子に送る。
　第ｉ番目のＪＫ型フリップフロップＦＦｄｉは、第i番目のオン比較器Ｈｉｉの出力を受けるＪ入力端子と、第ｉ番目のオフ比較器Ｌｏｉの出力を受けるＫ入力端子とを含む。
　第ｉ番目のＪＫ型フリップフロップＦＦｄｉの出力ｘｉは、加算器１５に送られる。
　加算器１５は、ＪＫ型フリップフロップＦＦｄ１～ＦＦｄｎの出力ｘ１～ｘｎを加算しして、加算値をスイッチオン数ＭＬＰＷＭとして駆動判定部４１０およびオフセット生成部１１に送る。
　図１７は、シャント指令値ＳＰと、ＪＫ型フリップフロップＦＦｄ１～ＦＦｄｎの出力ｘ１～ｘｎ、スイッチオン数ＭＬＰＷＭの時間変化を示すタイミングチャートである。図１７には、オンレベル閾値ＯＮ１～ＯＮｎ、オフレベル閾値ＯＦＦ１～ＯＦＦｎも示されている。直流電源Ｉ１～Ｉｎの構成段数ｎを簡易的に５段としている。
　ここで、シャント指令値ＳＰは、バス電圧Ｖｂｕｓとの関連において、制御目標値Ｖｒｅｆに対する誤差を表す信号として式（１３）で表される。
　ＳＰ＝（Ｖｂｕｓ－Ｖｒｅｆ）×Ａ・・・（１３）
　式（１２）において、Ａは、演算処理部３Ａの増幅度を示す値であり、任意の周波数特性を有する増幅度として設定されるが、説明の簡略化のため、Ａを１としている。オンレベル閾値ＯＮ１～ＯＮ５およびオフレベル閾値ＯＦＦ１～ＯＦＦ５と、シャント指令値ＳＰとの関係を正規化して示すためである。
　オンレベル閾値ＯＮ１～ＯＮ５及びオフレベル閾値ＯＦＦ１～ＯＦＦ５とシャント指令値ＳＰの関係において、例えばシャント指令値ＳＰが、オフレベル閾値ＯＦＦ１、ＯＦＦ２を下回ったとき、スイッチ素子Ｓ１，Ｓ２は開放状態（オフ状態）になる。また、シャント指令値ＳＰがオンレベル閾値ＯＮ２～ＯＮ５を超えたとき、スイッチ素子Ｓ２～Ｓ５はシャント状態（オン状態）になる。
　すなわち、オンレベル閾値ＯＮ１～ＯＮｎおよびオフレベル閾値ＯＦＦ１～ＯＦＦｎは、シャント指令値ＳＰに対して、スイッチ素子Ｓ１～Ｓｎのオンとオフを決定するヒステリシスを有する閾値として設定されている。
　この動作において、オンレベル閾値ＯＮ１～ＯＮｎの設定幅、またはオフレベル閾値ＯＦＦ１～ＯＦＦｎの設定幅がバス電圧Ｖｂｕｓの制御電圧変動幅ΔＶｂｕｓになる。また、オンレベル閾値ＯＮｉ（ｉ＝１～ｎ）とオフレベル閾値ＯＦＦｉ（ｉ＝１～ｎ）との差がバス電圧Ｖｂｕｓのリップル電圧Ｖｒｉｐｐｌｅになる。
　この動作において、1段あたりの太陽電池発生電流Ｉｓｔｒと、バスキャパシタＣｂｕｓ、および負荷電流Ｉｌｏａｄに依存して、バス電圧Ｖｂｕｓは変動する。これによって、シャント指令値ＳＰは、オンレベル閾値ＯＮ１～ＯＮｎとオフレベル閾値ＯＦＦ１～ＯＦＦｎの間を上昇および下降する。バス電圧Ｖｂｕｓの時間変化率ｄｖ／ｄｔは、式（１４）で表される。
　dV/dt＝｛Istr×(n－MLPWM)－Iload｝／Cbus・・・（１４）
　シャント指令値ＳＰがオンレベル閾値ＯＮ１～ＯＮｎ及びオフレベル閾値ＯＦＦ１～ＯＦＦｎを交差する毎に、スイッチオン数ＭＬＰＷＭの値が変化する。
　すなわち、ｘｉがオン（＝１）のときに、シャント指令値ＳＰがオフレベル閾値ＯＦＦｉよりも小さくなると、ｘｉがオフ（＝０）となる。ｘｉがオフ（＝０）のときに、シャント指令値ＳＰがオンレベル閾値ＯＮｉよりも大きくなると、ｘｉがオン（＝１）となる。これによって、スイッチオン数ＭＬＰＷＭが変化する。その結果、スイッチ素子Ｓ１～Ｓｎのオン／オフが順番に切換えられながらバス電圧制御が行われる。
　電力制御器１は、スイッチ素子Ｓ１～Ｓｎのスイッチングによる発熱を分散しながら、バス電圧Ｖｂｕｓがリップル電圧Ｖｒｉｐｐｌｅを伴って規定の制御電圧変動幅ΔＶｂｕｓの範囲内に収まるようにバス電圧を制御する。
　なお、本実施の形態では、以上の様に動作するのでスイッチ素子Ｓ１～Ｓｎのスイッチング周期は、負荷５の状態によって変化する。そのスイッチング周期が定常的に継続する状態における最短周期Ｔｍｉｎは、式（１５）で表される。
　Ｔｍｉｎ＝４×Ｃｂｕｓ×Ｖｒｉｐｐｌｅ／Ｉｓｔｒ・・・（１５）
　従って式（１５）より、関連する定数を選択して電力制御器１を設計することによって、定常的に継続し得る最短周期Ｔｍｉｎをスイッチ素子Ｓ１～Ｓｎの発熱の許容できる範囲内に設定できる。
　また、過渡的に負荷電流Ｉｌｏａｄの変化が大きいときは、式（１４）よりｄｖ／ｄｔが正または負の方向に大きくなる。その結果、スイッチ素子Ｓ１～Ｓｎのスイッチング切替間隔が短くなるので、急峻な負荷変動に対してバス電圧制御応答が速くなる。これによって、大きなバス電圧変動が過渡的に生じることを防止できる。
　このような原理によって、定常時の各スイッチ素子のスイッチングによる発熱を増加することなく速い負荷の変動に対してバス電圧の安定化を実現する。
　以上のように、本実施の形態の電力制御器は、比較部は、バス電圧の変動範囲に対してシャント段数と同数のヒステリシスを有するオンレベル閾値およびオフレベル閾値と、バス電圧とを比較し、フリップフロップが比較結果をラッチし、計数部が、比較結果を合計することによってスイッチオン数ＭＬＰＷＭを算出することができる。
　これにより、定常負荷時にはスイッチング周期は、適切な範囲に制限されてスイッチ素子のスイッチングによる発熱が増加しない。過渡的な負荷変動時にはスイッチング間隔が短くなって、負荷の速い変動に対しても制御応答が可能になるので、大きなバス電圧変動が過渡的に生じることを防止できる。その結果、電力制御器の小型軽量化を阻害することなく、電力品質の良い電力制御器を提供することが可能となる。
　実施の形態２の変形例．
　本変形例は、信号生成部４を集積回路またはソフトウェアで構成する場合に関する。
　図１８は、実施の形態２の変形例の電力制御器１の信号生成部４の内部構成の一部を示すブロック図である。
　信号生成部４は、加算器５５１と、減算器５５２と、乗算器５５３と、乗算器５５５と、整数化部５５４と、整数化部５５６と、比較器５５７と、比較器５５８と、カウンタ５５９とを備える。
　加算器５５１は、シャント指令値ＳＰと、Ｖｒｉｐｐｅ／２とを加算する。
　減算器５５２は、シャント指令値ＳＰから、Ｖｒｉｐｐｅ／２を減算する。
　乗算器５５３は、加算器５５１の出力と、ｎ／ΔＶｂｕｓとを乗算する。
　乗算器５５５は、減算器５５２の出力と、ｎ／ΔＶｂｕｓとを乗算する。
　整数化部５５４は、乗算器５５３の出力の整数部を出力する。
　整数化部５５６は、乗算器５５５の出力の整数部を出力する。
　比較器５５７は、整数化部５５４の出力と、スイッチオン数ＭＬＰＷＭとを比較する。比較器５５７は、整数化部５５４の出力がスイッチオン数ＭＬＰＷＭよりも大きいときには、「１」を出力する。比較器５５７は、整数化部５５４の出力がスイッチオン数ＭＬＰＷＭよりも小さいときには、「０」を出力する。
　比較器５５８は、整数化部５５６の出力と、スイッチオン数ＭＬＰＷＭとを比較する。比較器５５８は、整数化部５５６の出力がスイッチオン数ＭＬＰＷＭよりも大きいときには、「０」を出力する。比較器５５８は、整数化部５５４の出力がスイッチオン数ＭＬＰＷＭよりも小さいときには、「１」を出力する。
　カウンタ５５９は、比較器５５７の出力によって、カウント値をインクリメントし、比較器５５８の出力によって、カウント値をデクリメントする。カウンタ５５９は、カウント値としてスイッチオン数ＭＬＰＷＭを出力する。
　本変形例によれば、シャント段数ｎ個分必要な閾値と比較器を段数に依存しない演算に置き換えることができ、演算を簡略化することができる。
　変形例．
　本発明は、上記の実施形態に限定されるものではなく、たとえば、以下のような変形例も含む。
　（１）実施の形態１および２では、バス電圧Ｖｂｕｓを一定の目標値に制御する方法について説明したが、他の形態の電力制御器にも適用することが出来る。
　図１９は、変形例の電力制御器を表わす図である。
　この電力制御器では、電力バス２にバッテリＢＡＴが直結されている。実施の形態１および２に係る電力制御器１は、バス電圧Ｖｂｕｓを一定電圧に制御するが、図１９に示す電力制御器１は、バッテリＢＡＴの充電電流Ｉｃｈｇを一定電流に制御する。
　図１９の電力制御器の演算処理部３Ｂ内の減算器１３１は、電流検出器１４により検出された充電電流Ｉｃｈｇと電流指令値Ｉｒｅｆとの差分を算出し、偏差Ｅｒｒｏｒを算出する。偏差Ｅｒｒｏｒは式（１６）で表される。
　Ｅｒｒｏｒ＝Ｉｃｈｇ－Ｉｒｅｆ・・・（１６）
　図１９に示す電力制御器の演算処理部３Ｂの減算器１３１以外の構成要素は、実施の形態１または２と同じ構成要素とすることができる。図１９の電力制御器によれば、上記の実施形態で説明した方式によってバッテリの充電電流を一定に制御することができる。これによって、例えばバッテリ直結バスを採用する人工衛星に搭載して、太陽電池から供給される電力の量を制御する電力制御器として使用することができる。
　（２）実施の形態１および２において説明した演算処理部３Ａおよび信号生成部４は、相当する動作をデジタル回路のハードウェアまたはソフトウェアで構成してもよい。演算処理部３Ａおよび信号生成部４の機能をソフトウェアを用いて実現する場合には、電力制御器は、例えば、図２０に示すようにプロセッサ１０００とメモリ２０００とを備え、メモリ２０００に記憶されたプログラムをプロセッサ１０００が実行するようにすることができる。
　（３）実施の形態１の説明で用いた偏差の式（１）は、Ｖｂｕｓの項を正とし、目標値を負としたが、目標値を正とし、Ｖｂｕｓの項を負として、以降の式の符号を反転してもよい。
　（４）操作量であるシャント量の式（２）は、バス電圧の目標値との差に対して、比例、積分、微分の演算を行って求めた値を使用するＰＩＤ制御の例を示したが、バス電圧が増加した際にシャントする電流が増加するような動作を行う限りは他の操作量および計算式に置き換えてもよい。
　（５）図８では、オンパルス幅の差ΔＰｗ及び補正されたシャント量ＮＤＵＴＹ＿Ｃを求める具体的な実施手段として論理回路を用いた一例が示されているが、アナログ時定数を用いた回路、またはソフトウェアによる演算等の他の方法によって目的とする結果を得ることもできる。
　（６）図８の係数Ｃ＿ｔｒｎとＣ＿Ｎｏｒｍの値について式（８）～（１２）で示しているが、実際の装置の特性に合わせて更に補正値を加えても良い。
　（７）図５に示すタイミングチャートでは、説明を簡単にするために、搬送波生成部４０１で生成される搬送波ｃｗ１が、ノコギリ波としたが、逆ノコギリ波または任意のデューティ比の三角波を用いてもよい。
　（８）信号生成部４は、搬送波生成部４０１とオフセット重畳器４０２によって共通の搬送波ｃｗ１にオフセットを重畳する例を示したが、オフセットが異なる搬送波を個別に生成してもよいし、操作量からオフセットを減じる構成としてもよい。本実施の形態における信号生成部４は、スイッチオン数が減少する際に、起点とするスイッチ素子の番号を増加させる例にとり説明したが、スイッチオン数が増加する際に起点とするスイッチ素子の番号を減少させる方式としても同様の効果が得られる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　電力制御器、２　電力バス、３Ａ，３Ｂ　演算処理部、４　信号生成部、５　負荷、７　サンプリング部、８　タイミング信号発生部、９　補正部、１０　変調部、１１　オフセット生成部、１２　過電圧検出部、１３　補正値演算部、１４　電流検出器、１５，４０５，５５１　加算器、１６　計数部、１７　比較部、３１，１３１，５５２，Ｓｕｂ１，Ｓｕｂ２　減算器、３２　ＰＩＤ制御器、４０１　搬送波生成部、４０２　オフセット重畳器、４０３，５５７，５５８，ＣｍｐＨ，ＣｍｐＬ，Ｈｉ１～Ｈｉｎ，Ｌｏ１～Ｌｏｎ　比較器、４０６　分割部、４０９　駆動信号割当て部、４１０　駆動判定部、４１１－１～４１１－ｎ　判定器、５５３，５５５，Ｍｕｌ１　乗算器、５５４，５５６　整数化部、１０００　プロセッサ、２０００　メモリ、ＢＡＴ　バッテリ、Ｄ１～Ｄｎ　ダイオード（逆流防止素子）、Ｉ１～Ｉｎ　直流電源、Ｓ１～Ｓｎ　スイッチ素子、ＳＬ　セレクタ、ＣＴ１，ＣＴ２，５５９　カウンタ、ＦＦ１，ＦＦ２，ＦＦ３　フリップフロップ、ＪＫ，ＦＦｄ１～ＦＦｄｎ　ＪＫ型フリップフロップ、ＮＯＲ　否定論理和回路、ＮＤ１，ＮＤ２　ＮＡＮＤ回路。

Claims (14)

  1. 　複数の電源および負荷に接続される電力制御器であって、
    　前記複数の電源に対応して設けられ、オンまたはオフに切り替えることにより、対応する前記電源からの電力を負荷に供給させるか、供給を停止させるかを切り替える複数のスイッチ素子と、
    　前記負荷に供給する電力を調整するための操作量を演算する演算処理部と、
    　前記操作量に基づいて、前記複数のスイッチ素子のうちオンとするスイッチ素子数、および、前記オンとするスイッチ素子数に設定する時比率を演算し、決定した前記スイッチ素子数および前記時比率に基づいて、前記複数のスイッチ素子のうちの少なくとも１つを駆動させる信号を生成する信号生成部とを備え、
    　前記信号生成部は、
    　前記スイッチ素子を流れるシャント電流と前記スイッチ素子を駆動するシャント駆動信号のオンパルス幅の差に基づいて、補正値を求める補正値演算部と、
    　前記補正値に基づいて、前記演算処理部の出力する操作量を補正する補正部とを含む、電力制御器。
  2. 　前記信号生成部は、
    　前記負荷に供給する電圧の変動幅が、予め定められた変動幅を超えたときに、過電圧検出信号を出力する過電圧検出部を含む、請求項１記載の電力制御器。
  3. 　前記信号生成部は、
    　前記操作量を生成する周期である制御周期を設定するタイミング信号を発生するタイミング信号発生部を含み、
    　前記タイミング信号発生部は、定常状態において、前記制御周期を第１の長さに設定し、
    　前記負荷の変動を検出したときに、過渡応答状態となり、前記制御周期を前記第１の長さよりも短い第２の長さに設定する、請求項２記載の電力制御器。
  4. 　前記補正値演算部は、前記オンパルス幅の差として、予め定められた値を用いる、請求項３に記載の電力制御器。
  5. 　前記補正値演算部は、前記スイッチ素子に流れるシャント電流に基づいて、前記オンパルス幅の差を算出する、請求項３記載の電力制御器。
  6. 　前記補正値演算部は、前記定常状態時には、前記オンパルス幅の差と、第１の係数とを乗算することによって、前記補正値を算出し、前記過渡応答時には、前記オンパルス幅の差と、第２の係数とを乗算することによって、前記補正値を算出する乗算器を含み、
    　前記第１の係数は、前記複数のスイッチ素子の総数を前記第１の長さで除算した値であり、前記第２の係数は、前記複数のスイッチ素子の総数を前記第２の長さで除算した値である、請求項５記載の電力制御器。
  7. 　前記補正値演算部は、前記定常状態時には、前記オンパルス幅の差と、第１の係数とを乗算することによって、前記補正値を算出し、前記過渡応答時には、前記オンパルス幅の差と、第２の係数とを乗算することによって、前記補正値を算出する乗算器を含み、
    　前記第１の係数は、０であり、前記第２の係数は、前記複数のスイッチ素子の総数を前記第２の長さで除算した値から、前記複数のスイッチ素子の総数を前記第１の長さで除算した値を減算した値である、請求項５記載の電力制御器。
  8. 　前記補正部は、前記演算処理部の出力する操作量から前記補正値を減算することによって、前記操作量を補正する、請求項６または７記載の電力制御器。
  9. 　前記シャント電流の微分波形である微分検出信号と、第１の基準値とを比較して、比較結果をシャント電流のオンタイミング信号として出力する第１の比較器と、
    　前記微分検出信号と、第２の基準値とを比較して、比較結果をシャント電流のオフタイミング信号として出力する第２の比較器と、
    　前記シャント電流のオンタイミング信号を受けるＪ入力端子と、前記シャント電流のオフタイミング信号とを受けるＫ入力端子とを含み、シャント電流同期信号を生成するＪ－Ｋフリップフロップとを含む、請求項５記載の電力制御器。
  10. 　前記シャント駆動信号のオン期間中におけるクロック信号のパルス数をカウントする第１のカウンタと、
    　前記第１のカウンタの出力をホールドすることによって、前記シャント駆動信号のオン期間中におけるカウント値を出力する第１のフリップフロップと、
    　前記シャント電流同期信号のオン期間中における前記クロック信号のパルス数をカウントする第２のカウンタと、
    　前記第２のカウンタの出力をホールドすることによって、前記シャント電流同期信号のオン期間中におけるカウント値を出力する第２のフリップフロップと、
    　前記シャント駆動信号のオン期間中のカウント値と、前記シャント電流同期信号のオン期間中のカウント値とを減算して、減算結果を出力する減算器とを含む、請求項９記載の電力制御器。
  11. 　前記過電圧検出信号が出力されていない状態において、前記シャント駆動信号と前記シャント電流同期信号とがともにオフになる期間を表わすタイミング信号を出力する論理回路と、
    　前記タイミング信号にしたがって、前記減算器から出力されるカウント値の差をホールドすることによって、前記オンパルス幅の差を生成する第３のフリップフロップとを含む、請求項１０記載の電力制御器。
  12. 　前記信号生成部は、
    　前記操作量の可変範囲内に割り振られた複数の第１番目～第ｎ番目のオンレベル閾値、および前記第１番目～第ｎ番目のオンレベル閾値にそれぞれ対応して、ヒステリシスを有するように割り振られた第１番目～第ｎ番目のオフレベル閾値と、前記操作量とを比較する比較部と、
    　前記比較部の比較結果に基づいて、オンとするスイッチ素子数を決定する計数部とを含む、請求項１記載の電力制御器。
  13. 　前記比較部は、ｎ個の第１番目～第ｎ番目のオン比較器と、ｎ個の第１番目～第ｎ番目のオフ比較器とを含み、
    　第ｉ番目のオン比較器は、前記操作量が前記第ｉ番目のオンレベル閾値よりも大きいときに「１」を出力し、前記操作量が前記第ｉ番目のオンレベル閾値よりも小さいときに「０」を出力し、
    　第ｉ番目のオフ比較器は、前記第ｉ番目のオフレベル閾値が前記操作量よりも大きいときに「１」を出力し、前記第ｉ番目のオフレベル閾値が前記操作量よりも小さいときに「０」を出力する、請求項１２記載の電力制御器。
  14. 　前記計数部は、ｎ個の第１番目～第ｎ番目のＪＫ型フリップフロップと、
    　第１番目～第ｎ番目のＪＫ型フリップフロップの出力を加算する加算器とを含み、
    　第ｉ番目のＪＫ型フリップフロップは、前記第i番目のオン比較器の出力を受けるＪ入力端子と、前記第ｉ番目のオフ比較器の出力を受けるＫ入力端子とを含む、請求項１３記載の電力制御器。
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