WO2020137837A1 - 半導体ウェーハの評価方法及び半導体ウェーハの製造方法 - Google Patents

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WO2020137837A1
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雅史 西村
宏知 田中
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株式会社Sumco
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Definitions

  • the present invention relates to a semiconductor wafer evaluation method and a semiconductor wafer manufacturing method.
  • wafers semiconductor wafers (hereinafter, also simply referred to as “wafers”) have been evaluated for the shape of the outer peripheral edge of the wafer (see, for example, Patent Document 1).
  • -Semiconductor wafers are generally manufactured by subjecting a wafer cut out from an ingot to various processes. Since the outer peripheral edge of the wafer cut out from the ingot has corners as it is, cracks and chips are likely to occur. Therefore, the chamfered surface is formed by chamfering at least one outer peripheral edge portion of the surface (front surface) of the semiconductor wafer, which is the device formation surface side, and the surface (rear surface) side opposite to the front surface. Forming is usually done. Regarding this chamfered surface, Patent Document 1 proposes to acquire an image so that the chamfered surface is displayed in white and calculate the width dimension of the chamfered surface from the width dimension of the image (Patent Document 1). Paragraphs 0060-0062). In the following, the “front surface” of a semiconductor wafer refers to either or both of the front surface and the back surface described above, unless otherwise specified.
  • the main surface on the front surface side is the flat surface on which the device is formed
  • the flat surface on the back surface is the main surface on the back surface side.
  • the chamfered surface formed on the outer peripheral edge of the wafer has a surface shape inclined with respect to the adjacent main surface. Therefore, when observing the cross-sectional shape of the semiconductor wafer in the thickness direction, the shape greatly changes at the boundary between the main surface and the chamfered surface adjacent to the main surface.
  • the shape of the boundary between the main surface and the chamfered surface can be used as an index for predicting the likelihood of dust generation, chipping, and scratches in the semiconductor device manufacturing process.
  • the front surface of the wafer is the position where the resist and other process films are formed, and is also the position where the front surface of the wafer contacts the edge grip of the semiconductor device manufacturing apparatus. Therefore, by appropriately setting the shape of the boundary portion with the chamfered surface, it is possible to make it difficult for dust to be generated due to film peeling due to contact and for chipping or scratching caused by contact itself. Further, by appropriately setting the shape of the boundary between the back surface of the wafer and the chamfered surface in accordance with the shape of the wafer support that supports the wafer, chipping or scratching of the boundary due to contact can be made less likely to occur.
  • Patent Document 1 is a method for obtaining the width dimension of the chamfered surface, and the method described in Patent Document 1 cannot evaluate the shape of the boundary between the chamfered surface and the main surface.
  • An aspect of the present invention is to provide a new method for evaluating the shape of a boundary portion between a chamfered surface and a main surface of a semiconductor wafer.
  • the inventors of the present invention have focused their attention on the reflection differential interference microscope during repeated studies.
  • the reflection type differential interference microscope the interference of reflected light from the sample surface to be evaluated can be used to obtain a differential interference image showing a contrast corresponding to the height difference on the sample surface.
  • the contrast appearing in the differential interference contrast image obtained by the reflection type differential interference contrast microscope shows a black, white or gray interference color in the flat part depending on the setting of the reflection type differential interference contrast microscope, and the low part/high part with respect to the flat part. It can be optionally adjusted to exhibit an interference color different from that of the flat portion.
  • the main surface which is a flat portion in a semiconductor wafer having a chamfer, shows a gray interference color
  • the lower portion with respect to the flat portion shows a black interference color.
  • a reflection type differential interference microscope is set on and the differential interference image is acquired by observing the outer peripheral portion of the semiconductor wafer, a new white band appears between the gray band and the black band in the acquired differential interference image. I found it.
  • the present inventors have newly found that the width of the white band can be used as an index for evaluating the shape of the boundary between the main surface of the outer peripheral portion and the chamfered surface.
  • one embodiment of the present invention is by the reflection differential interference microscope set so that the main surface of the semiconductor wafer is imaged as a gray band and the chamfered surface is imaged as a black band, a differential interference contrast image is obtained at the evaluation target position on the outer peripheral portion of the semiconductor wafer to be evaluated.
  • the differential interference image includes a gray band and a black band, further includes a white band between the gray band and the black band,
  • a method for evaluating a semiconductor wafer which comprises evaluating the shape of the boundary between the main surface of the semiconductor wafer at the evaluation target position and the chamfered surface adjacent to the main surface using the width W of the white band as an index.
  • the width W of the white band the more gentle the shape of the boundary between the main surface and the chamfer is, the larger the value of W is, and the steeper the shape of the boundary between the main surface and the chamfer is. It has been found by the present inventors that the value of W becomes smaller. Therefore, based on this value of W, the gentleness/steepness of the shape of the boundary between the main surface and the chamfered surface can be evaluated.
  • One aspect of the present invention is Manufacturing candidate semiconductor wafers to be shipped as products, Evaluating the candidate semiconductor wafer by the evaluation method of the semiconductor wafer, and As a result of the above evaluation, the semiconductor wafer determined to be a non-defective product is subjected to preparations for shipping as a product semiconductor wafer, A method for manufacturing a semiconductor wafer including Regarding
  • One aspect of the present invention is Manufacturing a semiconductor wafer lot containing a plurality of semiconductor wafers, Extracting at least one semiconductor wafer from the semiconductor wafer lot, Evaluating the extracted semiconductor wafer by the evaluation method of the semiconductor wafer, and As a result of the above evaluation, the semiconductor wafer of the same semiconductor wafer lot that is determined to be a non-defective product is subjected to preparation for shipment as a product semiconductor wafer, A method for manufacturing a semiconductor wafer including Regarding
  • One aspect of the present invention is Manufacturing semiconductor wafers for evaluation under test manufacturing conditions, To evaluate the manufactured evaluation semiconductor wafer by the evaluation method of the semiconductor wafer, Based on the results of the above evaluation, determine the manufacturing conditions obtained by modifying the test manufacturing conditions as the actual manufacturing conditions, or determine the test manufacturing conditions as the actual manufacturing conditions, and Manufacturing a semiconductor wafer under the actual manufacturing conditions determined above, A method for manufacturing a semiconductor wafer including Regarding
  • the manufacturing condition to which the above change is added can be at least one of a polishing processing condition and a chamfering processing condition of the semiconductor wafer surface.
  • the differential interference image (wafer 1) obtained in the Example is shown.
  • the differential interference image (wafer 2) obtained in the Example is shown.
  • 1 shows a binarized image (wafer 1) obtained by an evaluation method for obtaining a reference value.
  • 2 shows a binarized image (wafer 2) obtained by an evaluation method for obtaining a reference value.
  • 7 is a graph showing the correlation between the evaluation result and the reference value obtained by the semiconductor wafer evaluation method according to one aspect of the present invention.
  • a reflection differential interference microscope set so that the main surface of the semiconductor wafer is imaged as a gray band and the chamfered surface is imaged as a black band, evaluation of the outer peripheral portion of the semiconductor wafer to be evaluated Obtaining a differential interference image at a target position, the differential interference image includes a gray band and a black band, further includes a white band between the gray band and the black band, the width of the white band
  • a semiconductor including evaluating the shape of a boundary portion (hereinafter, also simply referred to as “boundary portion”) between the main surface of the semiconductor wafer and the chamfered surface adjacent to the main surface at the evaluation target position using W as an index.
  • the present invention relates to a wafer evaluation method (hereinafter, also simply referred to as “evaluation method”).
  • evaluation method will be described in more detail.
  • the evaluation method includes evaluating a shape of a boundary between a main surface of a semiconductor wafer to be evaluated and a chamfered surface adjacent to the main surface. Therefore, the semiconductor wafer to be evaluated is a semiconductor wafer having a chamfered surface, that is, a semiconductor wafer having a chamfered surface formed by chamfering the outer peripheral edge of the wafer.
  • the semiconductor wafer to be evaluated can be various semiconductor wafers generally used as a semiconductor substrate. For example, various silicon wafers can be given as specific examples of the semiconductor wafer.
  • the silicon wafer can be, for example, a silicon single crystal wafer that has been cut from a silicon single crystal ingot and then subjected to various processes such as chamfering.
  • a silicon single crystal wafer for example, a polished wafer which has been polished and has a polished surface can be cited.
  • the silicon wafer can be various silicon wafers such as an epitaxial wafer having an epitaxial layer on a silicon single crystal wafer and an annealed wafer having a modified layer formed on the silicon single crystal wafer by annealing.
  • the evaluation method includes acquiring a differential interference contrast image at an evaluation target position on an outer peripheral portion of a semiconductor wafer to be evaluated by a reflection type differential interference microscope.
  • the “outer peripheral portion” means an area including an outer peripheral edge portion having a chamfered surface formed therein and an outer peripheral area adjacent to the chamfered surface of the main surface. Therefore, in the differential interference contrast image obtained by imaging the evaluation target position of the outer peripheral portion with the reflection type differential interference microscope, the main surface (specifically, the outer peripheral area of the main surface) and the chamfered surface adjacent to this main surface Is included.
  • any commercially available reflection type differential interference microscope or a reflection type differential interference microscope having a known structure can be used without any limitation.
  • known techniques such as FIG. 1 and paragraphs 0020 to 0025 of JP2009-300287A can be applied.
  • a reflection type differential interference microscope when light emitted from a light source is polarized and passed through a Nomarski prism, two light rays (ordinary ray and extraordinary ray) whose polarization directions are orthogonal to each other are obtained.
  • the type of light emitted from the light source is not limited, and may be light of any wavelength, may be monochromatic light, or may include light of a wavelength range having a predetermined width.
  • the above two light rays are irradiated onto the sample as two parallel light rays separated by a specific distance using an objective lens.
  • the zero-order position of the interference can be arbitrarily controlled.
  • the interference color of the surface can be adjusted.
  • the direction of separation between the ordinary ray and the extraordinary ray called the "shear direction"
  • the Nomarski prism the interference of the low part/high part with respect to the zero-order (flat surface) position of the interference. The color can be adjusted.
  • the main surface that is the zero-order position of interference is imaged as a gray band
  • the chamfered surface that is a lower portion with respect to the main surface is imaged as a black band.
  • the difference in tint of the differential interference contrast image obtained by the reflection type differential interference microscope depends on the difference in brightness, and the black band is a band of lower brightness than the gray band.
  • the degree of gentleness of the shape of the boundary between the main surface and the chamfered surface in other words, the degree of steepness. It is preferable that the shape of the boundary portion can be evaluated using the value of W as described above, since objective evaluation can be performed based on the numerical value, from the viewpoint of reliability of evaluation.
  • the difference in the tint (luminance) of each band on the differential interference image that is, which shade is gray, black, or white
  • the difference in color (brightness) recognized by can be determined, and in another aspect, a threshold of brightness can be set for each band and can be determined by known image processing.
  • the evaluation target position of the above evaluation can be any position on the outer peripheral portion of the semiconductor wafer to be evaluated.
  • the semiconductor wafer to be evaluated has a notch.
  • the notch position (the tip of the notch of the notch) is at 6 o'clock, and the position facing the notch position on the wafer outer periphery is at 12 o'clock position, and each position of the wafer outer periphery is clockwise.
  • the evaluation target position can be any position from the 0 o'clock position (matching the 12 o'clock position) to the 12 o'clock position in the clockwise direction.
  • the evaluation target position may be one, or may be two or more positions.
  • the shape of the boundary between the main surface and the chamfered surface adjacent to the main surface can be evaluated on the wafer front surface (front surface or back surface) of the semiconductor wafer. Further, the above-mentioned evaluation method can be carried out without the need for cutting out (for example, cleaving) a sample piece from the semiconductor wafer to be evaluated. That is, according to the above evaluation method, nondestructive evaluation is possible. This is preferable from the viewpoint of enabling simple evaluation. This is also preferable from the viewpoint of ease of shape evaluation of the boundary portion at a plurality of different locations on the same semiconductor wafer.
  • the evaluation method acquires differential interference interference images at a plurality of positions on the outer peripheral portion of the semiconductor wafer to be evaluated, and obtains W at a plurality of different positions on the outer peripheral portion of the semiconductor wafer to be evaluated. Can be included.
  • the shape of the boundary at each position can be evaluated based on each of the plurality of W thus obtained.
  • a representative value for example, an average value (for example, an arithmetic mean), a minimum value, a maximum value, etc.
  • a plurality of W values obtained by the evaluation at different positions of the same semiconductor wafer is used for the shape evaluation of the boundary of the semiconductor wafer It can also be used as an index.
  • [Semiconductor Wafer Manufacturing Method] A method of manufacturing a semiconductor wafer according to an aspect of the present invention (first manufacturing method), Manufacturing candidate semiconductor wafers to be shipped as products, Evaluating the candidate semiconductor wafer by the evaluation method, and As a result of the evaluation, the semiconductor wafer determined to be a non-defective product should be prepared for shipment as a product semiconductor wafer, A method for manufacturing a semiconductor wafer including Is.
  • a method for manufacturing a semiconductor wafer is Manufacturing a semiconductor wafer lot containing a plurality of semiconductor wafers, Extracting at least one semiconductor wafer from the semiconductor wafer lot, Evaluating the extracted semiconductor wafer by the evaluation method, and As a result of the above evaluation, be ready to ship a semiconductor wafer of the same semiconductor wafer lot as the semiconductor wafer determined to be a good product as a product semiconductor wafer, A method for manufacturing a semiconductor wafer including Is.
  • a semiconductor wafer manufacturing method (third manufacturing method) according to another aspect of the present invention is Manufacturing semiconductor wafers for evaluation under test manufacturing conditions, To evaluate the manufactured evaluation semiconductor wafer by the evaluation method, Based on the results of the above evaluation, determine the manufacturing conditions obtained by modifying the test manufacturing conditions as the actual manufacturing conditions, or determine the test manufacturing conditions as the actual manufacturing conditions, and Manufacturing a semiconductor wafer under the actual manufacturing conditions determined above, A method for manufacturing a semiconductor wafer including Is.
  • the first manufacturing method is the so-called pre-shipment inspection, in which the evaluation according to the above evaluation method is performed.
  • the second manufacturing method as a result of so-called sampling inspection, a semiconductor wafer of the same lot as the semiconductor wafer determined to be a non-defective product is prepared for shipment as a product semiconductor wafer.
  • the third manufacturing method semiconductor wafers manufactured under test manufacturing conditions are evaluated, and actual manufacturing conditions are determined based on the evaluation results.
  • the semiconductor wafer is evaluated by the evaluation method according to one aspect of the present invention described above.
  • a candidate semiconductor wafer lot to be shipped as a product can be manufactured in the same manner as a general semiconductor wafer manufacturing method.
  • a polished wafer which is one aspect of a silicon wafer, is a silicon wafer cut (slicing), chamfering, rough polishing (eg lapping) from a silicon single crystal ingot grown by the Czochralski method (CZ method) or the like. , Etching, mirror polishing (finish polishing), and cleaning processes performed between the processing steps or after the processing steps.
  • the annealed wafer can be manufactured by subjecting the polished wafer manufactured as described above to an annealing treatment.
  • the epitaxial wafer can be manufactured by vapor-phase growing (epitaxially growing) an epitaxial layer on the surface of the polished wafer manufactured as described above.
  • the shape of the boundary between the main surface and the chamfered surface adjacent to the main surface of the manufactured semiconductor wafer is evaluated by the evaluation method according to one aspect of the present invention.
  • the details of the evaluation method are as described above.
  • the semiconductor wafer determined to be a non-defective product is subjected to preparations for shipping as a product semiconductor wafer.
  • the criterion for determining a non-defective product may be determined according to the quality required for the product semiconductor wafer.
  • the obtained W is equal to or more than a certain value (that is, equal to or more than a threshold value), is less than or equal to the threshold value, or is within a certain range as a criterion for determining a non-defective product.
  • a representative value of W for example, an average value (for example, arithmetic mean), a minimum value, a maximum value, etc.
  • preparations for shipping as product semiconductor wafers include packaging. In this way, according to the first manufacturing method, it becomes possible to stably supply the semiconductor wafer in which the shape of the boundary portion between the main surface and the chamfered surface is the shape desired for the product semiconductor wafer to the market.
  • the manufacturing of the semiconductor wafer lot in the second manufacturing method can also be performed in the same manner as a general semiconductor wafer manufacturing method, as described above in regard to the first manufacturing method, for example.
  • the total number of semiconductor wafers included in the semiconductor wafer lot is not particularly limited.
  • the number of semiconductor wafers extracted from the manufactured semiconductor wafer lot and subjected to so-called sampling inspection is at least one, and may be two or more, and the number is not particularly limited.
  • the shape of the boundary between the main surface and the chamfered surface adjacent to the main surface of the semiconductor wafer extracted from the semiconductor wafer lot is evaluated by the evaluation method according to one aspect of the present invention.
  • the details of the evaluation method are as described above.
  • the semiconductor wafers of the same semiconductor wafer lot as the semiconductor wafers determined to be non-defective are prepared for shipment as product semiconductor wafers.
  • the criterion for determining a non-defective product may be determined according to the quality required for the product semiconductor wafer.
  • the obtained W being equal to or more than a certain value can be used as a criterion for determining a non-defective product.
  • the preparation for shipping as a product semiconductor wafer is as described in the first manufacturing method, for example.
  • the second manufacturing method it is possible to stably supply a semiconductor wafer having a boundary portion between the main surface and the chamfered surface, which has a desired shape for a product semiconductor wafer.
  • the evaluation method according to one aspect of the present invention can perform nondestructive evaluation, in one aspect of the second manufacturing method, the semiconductor wafer extracted from the semiconductor wafer lot and subjected to the evaluation is also evaluated. As a result, if the product is determined to be a non-defective product, it can be prepared for shipment as a product semiconductor wafer, and can be shipped as a product semiconductor wafer after preparation.
  • the test manufacturing conditions and the actual manufacturing conditions may include various conditions in various steps for manufacturing a semiconductor wafer.
  • the various steps for manufacturing a semiconductor wafer are as described above for the first manufacturing method.
  • the "actual manufacturing conditions” mean the manufacturing conditions of the product semiconductor wafer.
  • the test manufacturing conditions are set, and the evaluation semiconductor wafer is manufactured under the test manufacturing conditions.
  • the shape of the boundary between the main surface and the chamfered surface adjacent to the main surface of the manufactured semiconductor wafer is evaluated by the evaluation method according to one aspect of the present invention.
  • the details of the evaluation method are as described above.
  • the number of evaluation semiconductor wafers is at least one, and may be two or more, and the number thereof is not particularly limited.
  • the manufacturing conditions obtained by changing the test manufacturing conditions are determined as the actual manufacturing conditions.
  • the manufacturing conditions to be changed are preferably manufacturing conditions that are considered to affect the shape of the boundary. Examples of such manufacturing conditions include polishing conditions for the front surface (front surface and/or back surface) of the semiconductor wafer.
  • polishing conditions include rough polishing conditions and mirror polishing conditions, and more specifically, the type of polishing liquid, the concentration of abrasive grains in the polishing liquid, the type of polishing pad (such as hardness), etc. Can be mentioned.
  • chamfering conditions can be mentioned, more specifically, machining conditions such as grinding and polishing in chamfering can be mentioned, and more specifically, types of polishing tapes used for chamfering. Etc. can be mentioned.
  • the manufacturing conditions obtained by changing the test manufacturing conditions are determined as the actual manufacturing conditions, and by manufacturing and shipping the product semiconductor wafers under the actual manufacturing conditions, the product semiconductor wafers having the desired shape of the boundary portion can be obtained.
  • the semiconductor wafer for evaluation is manufactured again under the manufacturing conditions in which the test manufacturing conditions are changed, and the semiconductor wafer for evaluation is evaluated by the evaluation method according to one aspect of the present invention. It may be repeated once or twice or more to determine whether or not to make further changes.
  • the above third manufacturing method for the method of determining whether the shape of the boundary portion of the evaluation semiconductor wafer is the desired shape of the product semiconductor wafer, first the first manufacturing method and the second manufacturing method. Refer to the description regarding the determination of non-defective products.
  • FIG. 1 shows the differential interference image obtained for the wafer 1
  • FIG. 2 shows the differential interference image obtained for the wafer 2.
  • a gray band corresponding to the main surface and a black band corresponding to the chamfered surface can be confirmed, respectively, and a white band can be confirmed between both bands.
  • the width of the white band in FIG. 1 (hereinafter referred to as “W1”) was 40 ⁇ m
  • the width of the white band in FIG. 2 (hereinafter referred to as “W2”) was 95 ⁇ m.
  • the wafer 2 having a wider white band has a gentler boundary shape than the wafer 1.
  • the judgment was made based on the specific value of the width of the white band, but based on the difference in the width of the white band that can be visually confirmed and recognized without the specific value, the boundary part The shape of may be evaluated. For example, comparing FIGS. 1 and 2, the white band in FIG. 2 is clearly wider than the white band in FIG. From this result, it is possible to determine that the boundary shape of the wafer 2 is more gentle than that of the wafer 1.
  • the width W of the white band obtained in the evaluation method according to one aspect of the present invention is a value that can be an index of the shape of the boundary portion, for example, obtained by the following evaluation method. It can be confirmed that the reference value according to the present invention and W obtained by the evaluation method according to one embodiment of the present invention show good correlation.
  • a cross-sectional image including a boundary portion to be evaluated is obtained for a semiconductor wafer.
  • the cross-sectional image can be acquired, for example, by imaging the cross-section exposed by cleaving the semiconductor wafer along the cleavage plane with a microscope. An enlarged image is created by enlarging the acquired cross-sectional image only in the wafer thickness direction.
  • the contour of the cross-sectional shape can emphasize the shape of the boundary with respect to the main surface (so-called horizontal plane). It is possible to evaluate the gentleness/steepness of the boundary portion more accurately than when using. Further, by binarizing the magnified image, the contour of the cross-sectional shape can be displayed more clearly, so that the gentleness/steepness of the boundary portion can be evaluated more accurately.
  • the shape of the boundary between the main surface and the chamfered surface is usually a curved shape.
  • the shape of the curved line at the boundary between the main surface and the chamfered surface is fitted with a circle having an arc shape that approximates or matches the shape of this curved line. It is possible to determine that the larger the size of the circle (curvature circle) thus obtained, for example, the larger the diameter or the radius, the more gentle the shape of the boundary portion is. It can be determined that the shape of the part is steeper. Therefore, in order to obtain the reference value, the above 1.
  • the two types of semiconductor wafers evaluated in 1 above were cleaved at the (110) planes to prepare cross-section observation samples.
  • the cross-section image (imaging magnification: 500 times) including the boundary between the main surface and the chamfered surface is acquired by adjusting the brightness and contrast of the manufactured cross-section observation sample using the same reflection differential interference microscope as above. did.
  • the acquired cross-sectional image was imported into an image processing software (software name Photoshop CS5 manufactured by Adobe, Inc.), enlarged 10 times only in the wafer thickness direction, and then binarized. Import the binarized image obtained by performing the binarization process into software (Microsoft PowerPoint) and use the drawing tool of the software to draw the shape of the boundary curve on the contour of the cross-sectional shape. And a circle whose arc shape is almost the same is drawn.
  • FIG. 3 shows a binarized image of the wafer 1 obtained by the above method (an image obtained by binarizing the wafer 1 after enlarging it by 10 times in the wafer thickness direction).
  • FIG. 4 shows a binarized image of the wafer 2 obtained by the above method (an image obtained by binarizing the wafer 2 after enlarging it by 10 times in the wafer thickness direction).
  • 3 and 4 also show a circle having an arc that substantially matches the shape of the boundary curve. The numerical value shown in the circle is the diameter of the circle (unit: arbitrary unit). Comparing FIG. 3 and FIG. 4, the shape of the boundary of the wafer 2 (FIG.
  • the diameter of the circle obtained for the wafer 2 (hereinafter referred to as “D2”) is the diameter of the circle obtained for the wafer 1 (hereinafter referred to as “D1”). It is described as ".
  • D2 the diameter of the circle obtained for the wafer 2
  • D1 the diameter of the circle obtained for the wafer 1
  • the wafer 2 is larger and “W1 ⁇ W2”, while the D1 obtained as the reference value for the wafer 1 and the wafer 2 is Regarding the size relationship with D2, the wafer 2 is larger and the size relationship of "D1 ⁇ D2" is satisfied. It can be confirmed that it corresponds to the result obtained in.
  • FIG. 5 also shows an approximate straight line obtained by the method of least squares.
  • the approximate straight line has a square R 2 of the correlation coefficient of more than 0.90, indicating a strong correlation.
  • the width W of the white band obtained by the above evaluation method can be an index for evaluating the shape of the boundary.
  • a non-defective product can be easily determined by setting a threshold value (value of W) that can be determined as a non-defective product from past experience.
  • the width W of the white band obtained as described above can be used for the pre-shipment inspection as described above, can be used for the sampling inspection from the lot, and can be used for determining the actual manufacturing conditions of the semiconductor wafer. It can also be used.
  • the present invention is useful in the field of manufacturing various semiconductor wafers such as silicon wafers.

Abstract

半導体ウェーハの主面が灰色帯域として撮像され且つ面取り面が黒色帯域として撮像されるように設定された反射型微分干渉顕微鏡によって、評価対象の半導体ウェーハの外周部の評価対象位置において微分干渉像を取得することを含み、上記微分干渉像は、灰色帯域と黒色帯域とを含み、上記灰色帯域と上記黒色帯域との間に白色帯域を更に含み、上記白色帯域の幅Ｗを指標として、上記評価対象位置における半導体ウェーハの主面とこの主面と隣接する面取り面との境界部の形状を評価することを含む半導体ウェーハの評価方法が提供される。

Description

半導体ウェーハの評価方法及び半導体ウェーハの製造方法
　本発明は、半導体ウェーハの評価方法及び半導体ウェーハの製造方法に関する。
　近年、半導体ウェーハ（以下、単に「ウェーハ」とも記載する。）について、ウェーハ外周縁部の形状を評価することが行われている（例えば特許文献１参照）。
特開２０１６－１３０７３８号公報
　半導体ウェーハは、一般に、インゴットから切り出したウェーハに各種加工を施して製造される。インゴットから切り出したウェーハの外周縁部は、そのままでは角部を有するため割れや欠けが生じやすい。そこで、半導体ウェーハのデバイス形成面側となる表面（おもて面）側及びおもて面とは反対側の表面（裏面）側の少なくとも一方の外周縁部に面取り加工を施して面取り面を形成すことが、通常行われる。この面取り面に関して、特許文献１には、面取り面が白色で表示されるように画像を取得し、この画像の幅寸法から面取り面の幅寸法を算出することが提案されている（特許文献１の段落００６０～００６２参照）。以下において、半導体ウェーハの「表面」とは、特記しない限り、上記のおもて面及び裏面のいずれか一方又は両方を言うものする。
　半導体ウェーハの表面において、おもて面側の主面は、その上にデバイスが形成される平面であり、その裏側の平面が裏面側の主面である。ウェーハ外周縁部に形成された面取り面は、隣接する主面に対して傾斜した面形状を有する。したがって、半導体ウェーハの厚み方向の断面形状を見ると、主面とこの主面と隣接する面取り面との境界部において、形状が大きく変化する。この主面と面取り面との境界部の形状は、半導体デバイスの製造工程における発塵や、欠け、キズの発生のし易さ等を予測するための指標とすることができる。例えば、半導体デバイスの製造工程において、ウェーハのおもて面は、レジストや、その他のプロセス膜が形成される位置である一方で、半導体デバイス製造装置のエッジグリップと接触する位置でもある。よって、面取り面との境界部の形状を適切に設定することによって、接触による膜剥がれが原因となる発塵や、接触そのものによって生じる欠けやキズを発生し難くすることができる。また、ウェーハを支持するウェーハサポートの形状に合わせてウェーハ裏面と面取り面との境界部の形状を適切に設定することによって、接触による境界部の欠けやキズを発生し難くすることができる。欠けやキズの発生が抑制されることにより、これを原因とする転位（スリップ）の発生率も低減することができる。しかし、特許文献１に記載の方法は、面取り面の幅寸法を求める方法であって、特許文献１に記載の方法では、面取り面と主面との境界部の形状を評価することはできない。
　本発明の一態様は、半導体ウェーハの面取り面と主面との境界部の形状を評価するための新たな方法を提供することを目的とする。
　本発明者らは検討を重ねる中で、反射型微分干渉顕微鏡に着目した。反射型微分干渉顕微鏡によれば、評価対象の試料表面からの反射光の干渉を利用することにより、試料表面上の高低差に応じたコントラストが表れた微分干渉像を得ることができる。反射型微分干渉顕微鏡により得られる微分干渉像に表れるコントラストは、反射型微分干渉顕微鏡の設定によって、平らな部分が黒色、白色又は灰色の干渉色を示し、平らな部分に対して低い部分／高い部分が平らな部分の干渉色とは異なる干渉色を示すように、任意に調整することができる。本発明者らは鋭意検討を重ねた結果、面取り面を有する半導体ウェーハにおける平らな部分である主面が灰色の干渉色を示し、平らな部分に対して低い部分が黒色の干渉色を示すように反射型微分干渉顕微鏡を設定して半導体ウェーハの外周部を観察して微分干渉像を取得すると、取得された微分干渉像において灰色帯域と黒色帯域との間に白色帯域が表れることを新たに見出した。更に本発明者らは、この白色帯域の幅を、外周部の主面と面取り面との境界部の形状を評価するための指標にできることも新たに見出した。
　即ち、本発明の一態様は、
　半導体ウェーハの主面が灰色帯域として撮像され且つ面取り面が黒色帯域として撮像されるように設定された反射型微分干渉顕微鏡によって、評価対象の半導体ウェーハの外周部の評価対象位置において微分干渉像を取得することを含み、
　上記微分干渉像は、灰色帯域と黒色帯域とを含み、上記灰色帯域と上記黒色帯域との間に白色帯域を更に含み、
　上記白色帯域の幅Ｗを指標として、上記評価対象位置における半導体ウェーハの主面とこの主面と隣接する面取り面との境界部の形状を評価することを含む、半導体ウェーハの評価方法。
　に関する。
　上記白色帯域の幅Ｗに関して、主面と面取り面との境界部の形状がよりなだらかであるほどＷの値はより大きくなり、主面と面取り面との境界部の形状がより急峻であるほどＷの値はより小さくなることが、本発明者らにより見出された。したがって、このＷの値に基づけば、主面と面取り面との境界部の形状のなだらかさ／急峻さを評価することができる。
　本発明の一態様は、
　製品として出荷する候補の半導体ウェーハを製造すること、
　上記候補の半導体ウェーハを上記半導体ウェーハの評価方法によって評価すること、及び、
　上記評価の結果、良品と判定された半導体ウェーハを、製品半導体ウェーハとして出荷するための準備に付すこと、
　を含む半導体ウェーハの製造方法、
　に関する。
　本発明の一態様は、
　複数の半導体ウェーハを含む半導体ウェーハロットを製造すること、
　上記半導体ウェーハロットから少なくとも１つの半導体ウェーハを抽出すること、
　上記抽出された半導体ウェーハを上記半導体ウェーハの評価方法によって評価すること、及び、
　上記評価の結果、良品と判定された半導体ウェーハと同じ半導体ウェーハロットの半導体ウェーハを製品半導体ウェーハとして出荷するための準備に付すこと、
　を含む半導体ウェーハの製造方法、
　に関する。
　本発明の一態様は、
　テスト製造条件下で評価用半導体ウェーハを製造すること、
　上記製造された評価用半導体ウェーハを上記半導体ウェーハの評価方法によって評価すること、
　上記評価の結果に基づき、上記テスト製造条件に変更を加えた製造条件を実製造条件として決定するか、又は上記テスト製造条件を実製造条件として決定すること、及び、
　上記決定された実製造条件下で半導体ウェーハを製造すること、
　を含む半導体ウェーハの製造方法、
　に関する。
　一態様では、上記変更が加えられる製造条件は、半導体ウェーハ表面の研磨処理条件及び面取り加工条件の少なくとも一方であることができる。
　本発明の一態様によれば、半導体ウェーハの面取り面と主面との境界部の形状を評価するための新たな方法を提供することができる。
実施例において得られた微分干渉像（ウェーハ１）を示す。 実施例において得られた微分干渉像（ウェーハ２）を示す。 参照値を得るための評価方法により得られた二値化処理済像（ウェーハ１）を示す。 参照値を得るための評価方法により得られた二値化処理済像（ウェーハ２）を示す。 本発明の一態様にかかる半導体ウェーハの評価方法により得られた評価結果と参照値との相関性を示すグラフを示す。
［半導体ウェーハの評価方法］
　本発明の一態様は、半導体ウェーハの主面が灰色帯域として撮像され且つ面取り面が黒色帯域として撮像されるように設定された反射型微分干渉顕微鏡によって、評価対象の半導体ウェーハの外周部の評価対象位置において微分干渉像を取得することを含み、上記微分干渉像は、灰色帯域と黒色帯域とを含み、上記灰色帯域と上記黒色帯域との間に白色帯域を更に含み、上記白色帯域の幅Ｗを指標として、上記評価対象位置における半導体ウェーハの主面とこの主面と隣接する面取り面との境界部（以下、単に「境界部」とも記載する。）の形状を評価することを含む半導体ウェーハの評価方法（以下、単に「評価方法」とも記載する。）に関する。
　以下、上記評価方法について、更に詳細に説明する。
＜評価対象の半導体ウェーハ＞
　上記評価方法は、評価対象の半導体ウェーハの主面とこの主面と隣接する面取り面との境界部の形状を評価することを含む。したがって、評価対象の半導体ウェーハは、面取り面を有する半導体ウェーハ、即ち、ウェーハの外周縁部に面取り加工が施されて面取り面が形成された半導体ウェーハである。評価対象の半導体ウェーハは、一般に半導体基板として使用される各種半導体ウェーハであることができる。例えば、半導体ウェーハの具体例としては、各種シリコンウェーハを挙げることができる。シリコンウェーハは、例えば、シリコン単結晶インゴットから切り出された後に面取り加工等の各種加工を経たシリコン単結晶ウェーハであることができる。かかるシリコン単結晶ウェーハの具体例としては、例えば、研磨が施されて表面に研磨面を有するポリッシュドウェーハを挙げることができる。また、シリコンウェーハは、シリコン単結晶ウェーハ上にエピタキシャル層を有するエピタキシャルウェーハ、シリコン単結晶ウェーハにアニール処理により改質層を形成したアニールウェーハ等の各種シリコンウェーハであることもできる。
＜微分干渉像の取得及び境界部の形状評価＞
　上記評価方法は、反射型微分干渉顕微鏡によって、評価対象の半導体ウェーハの外周部の評価対象位置において、微分干渉像を取得することを含む。本発明及び本明細書において、「外周部」とは、面取り面が形成された外周縁部と、主面の面取り面と隣接する外周領域と、を含む領域を意味する。したがって、かかる外周部の評価対象位置を反射型微分干渉顕微鏡によって撮像して得られた微分干渉像には、主面（詳しくは主面の外周領域）と、この主面と隣接する面取り面とが含まれる。反射型微分干渉顕微鏡としては、市販の反射型微分干渉顕微鏡又は公知の構成の反射型微分干渉顕微鏡であれば、何ら制限なく使用することができる。反射型微分干渉顕微鏡の構成については、例えば、特開２００９－３００２８７号公報の図１及び段落００２０～００２５等の公知技術を適用できる。反射型微分干渉顕微鏡では、光源から出射された光を偏光化してノマルスキープリズムを通過させると、偏光方向が直交する２つの光線（常光線と異常光線）が得られる。光源から出射される光の種類は限定されず、任意の波長の光であることができ、単色光でもよく、所定の幅をもった波長域の光を含むものでもよい。上記の２つの光線は、対物レンズを用いて特定の距離だけ離れた２本の平行光線として試料上に照射される。ノマルスキープリズムを設置する位置によって常光線と異常光線とがノマルスキープリズムの中を通過する光学距離を調整することにより、干渉のゼロ次の位置を任意に制御でき、これにより干渉のゼロ次（平らな面）の干渉色を調整することができる。また、常光線と異常光線との離間方向（「シア方向」と呼ばれる。）をノマルスキープリズムによって調整することにより、干渉のゼロ次（平らな面）の位置に対して低い部分／高い部分の干渉色を調整することができる。そして上記評価方法では、干渉のゼロ次の位置である主面が灰色帯域として撮像され、主面に対して低い部分である面取り面が黒色帯域として撮像されるように、反射型微分干渉顕微鏡を設定する。反射型微分干渉顕微鏡により得られる微分干渉像の色味の違いは輝度の違いに依るものであり、黒色帯域は、灰色帯域よりも低輝度の帯域である。
　本発明者らは検討を重ねる中で、上記のように設定された反射型微分干渉顕微鏡を用いて評価対象の半導体ウェーハの外周部の評価対象位置において微分干渉像を取得すると、主面に対応する灰色帯域と面取り面に対応する黒色帯域との間に、両帯域よりも高輝度な白色帯域が確認される微分干渉像が得られることを見出した。そして更に鋭意検討を重ねた結果、この白色帯域の幅Ｗに関して、主面と面取り面との境界部の形状がよりなだらかであるほどＷの値はより大きくなり、主面と面取り面との境界部の形状がより急峻であるほどＷの値はより小さくなることを、新たに見出した。したがって、このＷの値に基づけば、主面と面取り面との境界部の形状を評価することができる。詳しくは、主面と面取り面との境界部の形状のなだらかさの程度（換言すれば急峻さの程度）を評価することができる。このようにＷの値を用いて境界部の形状を評価できることは、数値に基づき客観的に評価を行うことができるため評価の信頼性の観点から好ましい。なお本発明及び本明細書において、微分干渉像上の各帯域の色味（輝度）の違い（即ち、灰色、黒色又は白色のいずれの色味であるか）は、一態様では、人の眼により認識される色味（輝度）の違いであることができ、また他の一態様では、各帯域について輝度の閾値を設定して公知の画像処理により決定することもできる。
　上記評価の評価対象位置は、評価対象の半導体ウェーハの外周部の任意の位置であることができる。一態様では、評価対象の半導体ウェーハは、ノッチを有する。ノッチを有する半導体ウェーハについて、ノッチの位置（ノッチの切欠き部先端）を６時位置とし、ウェーハ外周部のノッチの位置と対向する位置を１２時位置として、時計回りにウェーハ外周部の各位置を規定する場合、評価対象位置は、０時位置（１２時位置と一致）から時計回りに１２時位置までの任意の位置であることができる。評価対象位置は、１つであることができ、又は２つ以上の複数の位置であることもできる。
　以上の通り、上記評価方法によれば、半導体ウェーハのウェーハ表面（おもて面又は裏面）において、主面とこの主面と隣接する面取り面との境界部の形状を評価することができる。
　また、上記評価方法は、評価対象の半導体ウェーハからの試料片の切り出し（例えばへき開）を要することなく、実施することができる。即ち、上記評価方法によれば、非破壊での評価が可能である。このことは、簡便な評価を可能にする観点から好ましい。また、このことは、同一の半導体ウェーハの複数の異なる箇所における境界部の形状評価の容易性の観点からも好ましい。例えば一態様によれば、上記評価方法は、評価対象の半導体ウェーハの外周部の複数位置においてそれぞれ微分干渉像を取得し、評価対象の半導体ウェーハの外周部の複数の異なる位置において上記Ｗを求めることを含むことができる。こうして求められた複数のＷにそれぞれ基づき、各位置における境界部の形状を評価することができる。また、同一半導体ウェーハの異なる位置における評価により求められた複数のＷの値の代表値（例えば平均値（例えば算術平均）、最小値、最大値等）を、半導体ウェーハの境界部の形状評価の指標とすることもできる。
［半導体ウェーハの製造方法］
　本発明の一態様にかかる半導体ウェーハの製造方法（第一の製造方法）は、
　製品として出荷する候補の半導体ウェーハを製造すること、
　上記候補の半導体ウェーハを上記評価方法によって評価すること、及び、
　評価の結果、良品と判定された半導体ウェーハを、製品半導体ウェーハとして出荷するための準備に付すこと、
　を含む半導体ウェーハの製造方法、
　である。
　本発明の他の一態様にかかる半導体ウェーハの製造方法（第二の製造方法）は、
　複数の半導体ウェーハを含む半導体ウェーハロットを製造すること、
　上記半導体ウェーハロットから少なくとも１つの半導体ウェーハを抽出すること、
　上記抽出された半導体ウェーハを上記評価方法によって評価すること、及び、
　上記評価の結果、良品と判定された半導体ウェーハと同じ半導体ウェーハロットの半導体ウェーハを製品半導体ウェーハとして出荷するための準備に付すこと、
　を含む半導体ウェーハの製造方法、
　である。
　本発明の他の一態様にかかる半導体ウェーハの製造方法（第三の製造方法）は、
　テスト製造条件下で評価用半導体ウェーハを製造すること、
　上記製造された評価用半導体ウェーハを上記評価方法によって評価すること、
　上記評価の結果に基づき、上記テスト製造条件に変更を加えた製造条件を実製造条件として決定するか、又は上記テスト製造条件を実製造条件として決定すること、及び、
　上記決定された実製造条件下で半導体ウェーハを製造すること、
　を含む半導体ウェーハの製造方法、
　である。
　第一の製造方法は、いわゆる出荷前検査として上記評価方法による評価を実施する。また、第二の製造方法では、いわゆる抜き取り検査を行った結果、良品と判定された半導体ウェーハと同じロットの半導体ウェーハを製品半導体ウェーハとして出荷するための準備に付す。第三の製造方法では、テスト製造条件下で製造された半導体ウェーハを評価し、この評価結果に基づき実製造条件を決定する。第一の製造方法、第二の製造方法及び第三の製造方法のいずれにおいても、半導体ウェーハの評価は、先に説明した本発明の一態様にかかる評価方法によって行われる。
＜第一の製造方法＞
　第一の製造方法において、製品として出荷する候補の半導体ウェーハロットの製造は、一般的な半導体ウェーハの製造方法と同様に行うことができる。例えば、シリコンウェーハの一態様であるポリッシュドウェーハは、チョクラルスキー法（ＣＺ法）等により育成されたシリコン単結晶インゴットからのシリコンウェーハの切断（スライシング）、面取り加工、粗研磨（例えばラッピング）、エッチング、鏡面研磨（仕上げ研磨）、上記加工工程間又は加工工程後に行われる洗浄を含む製造工程により製造することができる。また、アニールウェーハは、上記のように製造されたポリッシュドウェーハにアニール処理を施して製造することができる。エピタキシャルウェーハは、上記のように製造されたポリッシュドウェーハの表面にエピタキシャル層を気相成長（エピタキシャル成長）させることにより製造することができる。
　製造された半導体ウェーハは、本発明の一態様にかかる評価方法によって、主面とこの主面と隣接する面取り面との境界部の形状が評価される。評価方法の詳細は、先に記載した通りである。そして評価の結果、良品と判定された半導体ウェーハは、製品半導体ウェーハとして出荷するための準備に付される。良品と判定するための基準は、製品半導体ウェーハに求められる品質に応じて決定すればよい。例えば一態様では、求められたＷが、ある値以上（即ち閾値以上）であること、閾値以下であること又はある範囲内であることを、良品と判定するための基準とすることができる。また、指標とするＷとしては、同一半導体ウェーハの異なる位置における評価により求められたＷの代表値（例えば平均値（例えば算術平均）、最小値、最大値等）を用いることもできる。この点は、第二の製造方法及び第三の製造方法についても同様である。製品半導体ウェーハとして出荷するための準備としては、例えば梱包等を挙げることができる。こうして第一の製造方法によれば、主面と面取り面との境界部の形状が製品半導体ウェーハに望まれる形状である半導体ウェーハを、安定的に市場に供給することが可能となる。
＜第二の製造方法＞
　第二の製造方法における半導体ウェーハロットの製造も、例えば先に第一の製造方法について記載したように、一般的な半導体ウェーハの製造方法と同様に行うことができる。半導体ウェーハロットに含まれる半導体ウェーハの総数は特に限定されるものではない。製造された半導体ウェーハロットから抜き出し、いわゆる抜き取り検査に付す半導体ウェーハの数は少なくとも１つであり、２つ以上であってもよく、その数は特に限定されるものではない。
　半導体ウェーハロットから抽出された半導体ウェーハは、本発明の一態様にかかる評価方法によって、主面とこの主面と隣接する面取り面との境界部の形状が評価される。評価方法の詳細は、先に記載した通りである。そして評価の結果、良品と判定された半導体ウェーハと同じ半導体ウェーハロットの半導体ウェーハを、製品半導体ウェーハとして出荷するための準備に付す。良品と判定するための基準は、製品半導体ウェーハに求められる品質に応じて決定すればよい。例えば一態様では、求められたＷがある値以上（即ち閾値以上）であることを、良品と判定するための基準とすることができる。製品半導体ウェーハとして出荷するための準備については、例えば先に第一の製造方法について記載した通りである。第二の製造方法によれば、主面と面取り面との境界部の形状が製品半導体ウェーハに望まれる形状である半導体ウェーハを、安定的に市場に供給することが可能となる。また、本発明の一態様にかかる評価方法は非破壊での評価が可能であるため、第二の製造方法の一態様では、半導体ウェーハロットから抽出されて評価に付された半導体ウェーハも、評価の結果、良品と判定されたものであれば、製品半導体ウェーハとして出荷するための準備に付し、準備の後に製品半導体ウェーハとして出荷することができる。
＜第三の製造方法＞
　第三の製造方法について、テスト製造条件及び実製造条件としては、半導体ウェーハの製造のための各種工程における各種条件を挙げることができる。半導体ウェーハの製造のための各種工程については、先に第一の製造方法について記載した通りである。なお、「実製造条件」とは、製品半導体ウェーハの製造条件を意味するものとする。
　第三の製造方法では、実製造条件を決定するための前段階として、テスト製造条件を設定し、このテスト製造条件下で評価用半導体ウェーハを製造する。製造された半導体ウェーハは、本発明の一態様にかかる評価方法によって、主面とこの主面と隣接する面取り面との境界部の形状が評価される。評価方法の詳細は、先に記載した通りである。評価用半導体ウェーハは、少なくとも１つであり、２つ以上であってもよく、その数は特に限定されるものではない。評価の結果、評価用半導体ウェーハの境界部の形状が、製品半導体ウェーハに望まれる形状であれば、このテスト製造条件を実製造条件として製品半導体ウェーハを製造して出荷することにより、境界部の形状が所望の形状である製品半導体ウェーハを、安定的に市場に供給することができる。他方、評価の結果、評価用半導体ウェーハの境界部の形状が、製品半導体ウェーハに望まれる形状とは異なる場合には、テスト製造条件に変更を加えた製造条件を実製造条件として決定する。変更を加える製造条件は、境界部の形状に影響を及ぼすと考えられる製造条件であることが好ましい。そのような製造条件の一例としては、半導体ウェーハの表面（おもて面及び／又は裏面）の研磨条件を挙げることができる。かかる研磨条件の具体例としては、粗研磨条件及び鏡面研磨条件を挙げることができ、より詳しくは、研磨液の種類、研磨液の砥粒濃度、研磨パットの種類（例えば硬さ等）等を挙げることができる。また、製造条件の一例としては、面取り加工条件を挙げることもでき、詳しくは、面取り加工における研削、研磨等の機械加工条件を挙げることができ、より詳しくは、面取り加工に用いる研磨テープの種類等を挙げることができる。こうしてテスト製造条件に変更を加えた製造条件を実製造条件として決定し、この実製造条件下で製品半導体ウェーハを製造し出荷することにより、境界部の形状が所望の形状である製品半導体ウェーハを、安定的に市場に供給することができる。なおテスト製造条件に変更を加えた製造条件下で改めて評価用半導体ウェーハを製造し、この評価用半導体ウェーハを本発明の一態様にかかる評価方法により評価して、この製造条件を実製造条件とするか更に変更を加えるかを判定することを、１回又は２回以上繰り返してもよい。
　以上の第三の製造方法において、評価用半導体ウェーハの境界部の形状が製品半導体ウェーハに望まれる形状であるか否かの判定方法については、先に第一の製造方法及び第二の製造方法の良品の判定に関する記載を参照できる。
　第一の製造方法、第二の製造方法及び第三の製造方法のその他の詳細については、半導体ウェーハの製造方法に関する公知技術を適用することができる。
　以下に、本発明を実施例に基づき更に説明する。ただし、本発明は実施例に示す態様に限定されるものではない。
１．半導体ウェーハの評価
　ウェーハ表面の研磨条件及び面取り加工条件が異なる二種類の半導体ウェーハ（直径３００ｍｍの表面が（１００）面のシリコン単結晶ウェーハ（ポリッシュドウェーハ）、ノッチあり）を準備した。以下、一方の半導体ウェーハを「ウェーハ１」、他方の半導体ウェーハを「ウェーハ２」と呼ぶ。反射型微分干渉顕微鏡（オリンパス社製ＭＸ－５０）を使用し、ウェーハ１及びウェーハ２について、それぞれノッチの位置を基準（６時位置）として先に説明したように規定される３時位置をそれぞれ撮像し、微分干渉像を取得した。上記反射型微分干渉顕微鏡は、主面が灰色帯域として撮像され且つ面取り面が黒色帯域として撮像されるように設定した後に上記撮像に用いた。
　図１にウェーハ１について得られた微分干渉像を示し、図２にウェーハ２について得られた微分干渉像を示す。図１及び図２には、それぞれ、主面に対応する灰色帯域と面取り面に対応する黒色帯域が確認でき、更に両帯域の間に白色帯域が確認できる。図１中の白色帯域の幅（以下、「Ｗ１」と記載する。）は４０μｍであり、図２中の白色帯域の幅（以下、「Ｗ２」と記載する。）は９５μｍであった。
　以上の結果から、白色帯域の幅がより広いウェーハ２では、ウェーハ１よりも境界部の形状がよりなだらかであると判定した。
　上記評価では、白色帯域の幅の具体的数値に基づき判定を行ったが、具体的数値に基づくことなく、微分干渉像を目視で確認して認識できる白色帯域の幅の違いに基づき、境界部の形状を評価してもよい。例えば、図１と図２とを対比すると、図２中の白色帯域は図１中の白色帯域よりも明らかに広い。この結果をもって、ウェーハ２では、ウェーハ１よりも境界部の形状がよりなだらかであると判定することもできる。
２．参照値の取得及び上記１．の評価結果と参照値との対比
　本発明の一態様にかかる評価方法において得られる白色帯域の幅Ｗが境界部の形状の指標となり得る値であることは、例えば、以下の評価方法により取得される参照値と、本発明の一態様にかかる評価方法により得られるＷとが、良好な相関性を示すことにより確認することができる。
　まず半導体ウェーハについて、評価すべき境界部を含む断面像を得る。断面像は、例えば、半導体ウェーハをへき開面でへき開して露出させた断面を顕微鏡で撮像することにより取得することができる。
　取得された断面像を、ウェーハ厚み方向のみに拡大した拡大像を作成する。ウェーハ厚み方向のみに拡大することにより、断面形状の輪郭において、境界部の形状を主面（いわゆる水平面）に対して強調することができるため、拡大像を用いることにより、拡大していない断面像を用いるよりも境界部のなだらかさ／急峻さを精度よく評価することができる。更に拡大像を二値化処理することにより、断面形状の輪郭をより鮮明に表示させることができるため、境界部のなだらかさ／急峻さを一層精度よく評価することができる。
　こうして得られた二値化処理済像において、ウェーハ断面形状の輪郭では、通常、主面と面取り面との境界部の形状は曲線形状となる。そこで、この輪郭上で、主面と面取り面との境界部の曲線の形状に、この曲線の形状に近似するか又は一致する円弧形状を有する円をフィッティングさせる。こうして得られた円（曲率円）のサイズがより大きいほど、例えば直径又は半径がより大きいほど、境界部の形状はよりなだらかであると判定することができ、上記円のサイズがより小さいほど境界部の形状はより急峻であると判定することができる。
　そこで、参照値の取得のために、上記１．で評価した二種類の半導体ウェーハを、それぞれ（１１０）面でへき開して断面観察用試料を作製した。
　作製した断面観察用試料を、上記と同じ反射型微分干渉顕微鏡を用いて、明るさやコントラストを調整して、主面と面取り面との境界部を含む断面像（撮像倍率：５００倍）を取得した。　
　取得した断面像を画像処理ソフト（Ａｄｏｂｅ社製ソフト名Ｐｈｏｔｏｓｈｏｐ　ＣＳ５）に取り込み、ウェーハ厚み方向のみに１０倍に拡大した後、二値化処理を行った。
　上記二値化処理を行って得られた二値化処理済像をソフト（マイクロソフト社製パワーポイント）に取り込み、同ソフトの図形描画ツールを用いて、断面形状の輪郭上、境界部の曲線の形状と円弧の形状がほぼ一致する円を描画した。曲線の形状と円弧の形状がほぼ一致することは、目視で判断した。図３に、ウェーハ１について上記方法により得られた二値化処理済像（ウェーハ厚み方向のみに１０倍拡大した後に二値化処理して得られた像）を示す。図４には、ウェーハ２について上記方法により得られた二値化処理済像（ウェーハ厚み方向のみに１０倍拡大した後に二値化処理して得られた像）が示されている。図３及び図４には、境界部の曲線の形状とほぼ一致する円弧を有する円も示されている。円の中に示されている数値は、円の直径（単位：任意単位）である。
　図３と図４とを対比すると、ウェーハ２（図４）の境界部の形状はウェーハ１の境界部の形状と比べてなだらかである。円のサイズについてウェーハ１とウェーハ２とを対比すると、ウェーハ２について得られた円の直径（以下、「Ｄ２」と記載する。）は、ウェーハ１について得られた円の直径（以下、「Ｄ１」と記載する。）より大きい。以上の通り、参照値取得のための評価方法により求められる円のサイズと境界部の形状とは相関している。
　そして、上記１．においてウェーハ１とウェーハ２について求められた幅Ｗ１とＷ２との大小関係は、ウェーハ２のほうが大きく「Ｗ１＜Ｗ２」であるのに対し、ウェーハ１とウェーハ２について参照値として求められたＤ１とＤ２との大小関係も、ウェーハ２のほうが大きく「Ｄ１＜Ｄ２」の大小関係であって、上記１．で得られた結果と対応していることが確認できる。
３．評価結果と参照値との相関性の確認　
　ウェーハ表面の研磨条件及び面取り加工条件が異なる複数の半導体ウェーハ（直径３００ｍｍの表面が（１００）面のシリコン単結晶ウェーハ（ポリッシュドウェーハ）、ノッチあり）について、上記１．と同様に、３時位置について微分干渉像を取得し、取得された微分干渉像において主面に対応する灰色帯域と面取り面に対応する黒色帯域との間の白色帯域の幅を求めた。
　上記の複数の半導体ウェーハのそれぞれについて、上記２．と同様に参照値（円の直径）を求めた。
　以上により各半導体ウェーハについて得られた白色帯域の幅を、参照値に対してプロットしたグラフを、図５に示す。図５には最小二乗法により求められた近似直線も示されている。近似直線は、相関係数の二乗Ｒ２が０．９０超であり、強い相関性を示している。
　以上の結果から、上記評価方法により求められる白色帯域の幅Ｗが、境界部の形状評価のための指標となり得ることが確認できる。白色帯域の幅という数値に基づく評価によれば、例えば、過去の経験から良品と判定可能な閾値（Ｗの値）を定めることにより、良品判定を容易に行うことができる。
　上記のように得られる白色帯域の幅Ｗは、先に記載したように出荷前検査に用いることができ、ロットからの抜き取り検査に用いることができ、半導体ウェーハの実製造条件の決定のために用いることもできる。
　本発明は、シリコンウェーハ等の各種半導体ウェーハの製造分野において有用である。
　　　　　　　　　　　　　　　　　 

Claims (5)

  1. 半導体ウェーハの主面が灰色帯域として撮像され且つ面取り面が黒色帯域として撮像されるように設定された反射型微分干渉顕微鏡によって、評価対象の半導体ウェーハの外周部の評価対象位置において微分干渉像を取得することを含み、
    前記微分干渉像は、灰色帯域と黒色帯域とを含み、前記灰色帯域と前記黒色帯域との間に白色帯域を更に含み、
    前記白色帯域の幅Ｗを指標として、前記評価対象位置における半導体ウェーハの主面と該主面と隣接する面取り面との境界部の形状を評価することを含む、半導体ウェーハの評価方法。
  2. 製品として出荷する候補の半導体ウェーハを製造すること、
    前記候補の半導体ウェーハを請求項１に記載の半導体ウェーハの評価方法によって評価すること、及び、
    前記評価の結果、良品と判定された半導体ウェーハを、製品半導体ウェーハとして出荷するための準備に付すこと、
    を含む半導体ウェーハの製造方法。
  3. 複数の半導体ウェーハを含む半導体ウェーハロットを製造すること、
    前記半導体ウェーハロットから少なくとも１つの半導体ウェーハを抽出すること、
    前記抽出された半導体ウェーハを請求項１又は２に記載の半導体ウェーハの評価方法によって評価すること、及び、
    前記評価の結果、良品と判定された半導体ウェーハと同じ半導体ウェーハロットの半導体ウェーハを製品半導体ウェーハとして出荷するための準備に付すこと、
    を含む半導体ウェーハの製造方法。
  4. テスト製造条件下で評価用半導体ウェーハを製造すること、
    前記製造された評価用半導体ウェーハを請求項１に記載の半導体ウェーハの評価方法によって評価すること、
    前記評価の結果に基づき、前記テスト製造条件に変更を加えた製造条件を実製造条件として決定するか、又は前記テスト製造条件を実製造条件として決定すること、及び、
    前記決定された実製造条件下で半導体ウェーハを製造すること、
    を含む半導体ウェーハの製造方法。
  5. 前記変更が加えられる製造条件は、半導体ウェーハ表面の研磨処理条件及び面取り加工条件の少なくとも一方である、請求項４に記載の半導体ウェーハの製造方法。
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