WO2020108586A1 - 一种极化码译码方法及装置、多级译码器、存储介质 - Google Patents

一种极化码译码方法及装置、多级译码器、存储介质 Download PDF

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WO2020108586A1
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes

Definitions

  • Embodiments of the present disclosure relate to, but are not limited to, the field of communications.
  • a polarization code decoding device including: an input module configured to input a received bit sequence to a first-stage decoder of a multi-stage decoder; wherein, multiple The total number of stages of the decoder is Q, Q is a positive integer greater than 1, and the number of paths of each stage of the decoder in the multi-stage decoder increases sequentially from the previous stage to the next stage; the determination module is configured to be in the current In the decoder, determine the preset number of candidate paths that meet the conditions; the verification module is configured to freeze the preset number of candidate codewords corresponding to the determined preset number of candidate paths that meet the conditions The bits are configured as FPC check bits, and each candidate code word is FPC based on the FPC check bits; and, the processing module is configured to, in response to determining that there is a successful check code candidate, select from the successful check code words , Select the candidate codeword corresponding to the candidate path with the smallest PM value as the decoding result; or
  • FIG. 2 is a schematic flowchart of a method for decoding a polarization code provided by an embodiment of the present disclosure.
  • FIG. 4 is another schematic flowchart of a polarization code decoding method provided by an embodiment of the present disclosure.
  • the decoding of the polarization codes of the related art is based on the serial cancellation list (SCL, Successive Cancellation List) decoding algorithm.
  • SCL serial cancellation list
  • Multiple paths must be decoded at the same time; although to a certain extent, the translation is guaranteed.
  • Code performance but the computational complexity and sequencing complexity of multi-path expansion are greatly increased, resulting in a serious increase in decoding delay, thus limiting the use of communication scenarios with higher delay requirements.
  • step S303 iteratively sorts the smallest L q PM values determined from each group to sort all decoding paths of the current bit.
  • step S304 at the end of the iterative sorting, the L q decoding paths corresponding to the smallest L q PM values determined from all PM values are taken as eligible candidate paths.
  • step S203 a preset number of frozen bits in the candidate codewords corresponding to the determined candidate paths are configured as FPC check bits, and FPC is performed on the candidate codewords.
  • the W q frozen bits originally used for codeword error correction are configured as FPC check bits for codeword error detection, thereby improving the FAR performance of each stage decoder.
  • the FPC check bit configuration of each level makes the overall multi-level decoder meet the FAR performance requirements of the system.
  • step S204 when there is a candidate codeword with a successful verification, from the candidate codewords with a successful verification, the candidate codeword corresponding to the candidate path with the smallest PM value is selected as the decoding result; or, there is no verification
  • the bit sequence is input to the decoder at the next stage of the current decoder for decoding.
  • all the previous decoders failed to decode, and it has been developed to the last stage decoder using a multi-stage decoder, that is, the last stage decoder. If the decoding at the last stage decoder succeeds, the corresponding decoding result is output; if the decoding fails at the last stage decoder, the candidate with the smallest PM value among the candidate codewords of the number of candidate paths of the last stage decoder is output As a result of decoding, the multiword decoding ends.
  • the multi-level decoder is used for decoding, so that most of the decoding is successfully decoded in the previous-stage decoder with a small number of decoding paths, which can significantly reduce the decoding delay; configure some frozen bits in the candidate codeword Checking bits for FPC and performing FPC on the candidate codewords can effectively ensure the FAR performance of the system.
  • the adopted decoder is a multi-level decoder, in which, as the number of stages of the decoder increases, the number of paths of the decoder also increases accordingly, and, at each level The encoders all use the same SCL decoding algorithm.
  • the value of the number of paths of each stage of the decoder can be set to a positive integer other than the integer power of 2, so that the number of paths of each stage of the decoder is not power of 2.
  • the limit of the square can be any positive integer.
  • step S403 the PM values of each group are sorted separately, and the smallest L q PM values are determined from each group.
  • step S405 the end of the iteration ordering, all determined from the minimum value L q PM PM values corresponding to a section L q decoding paths as qualified candidate path.
  • step S407 it is determined whether the CRC and the FPC are checked successfully at the same time; if yes, S408 is executed; if not, S409 is executed.
  • the multi-level decoder in which the number of paths inputting the received bit sequence to the decoders of each level sequentially increases from the previous level to the subsequent level, decodes from the multiple levels
  • the first stage of the decoder starts to decode, and the candidate codewords corresponding to each candidate path finally determined by the iterative sorting method are subjected to CRC and FPC; when there is a successful candidate codeword, the verification Among the successful candidate codewords, the candidate codeword corresponding to the candidate path with the smallest PM value is selected as the decoding result; when there is no candidate codeword with successful verification, the bit sequence is input to the next level of translation of the current decoder Coder to decode.
  • the multi-level decoder is used for decoding, so that most of the decoding is successfully decoded in the previous-stage decoder with a small number of decoding paths, which can significantly reduce the decoding delay; and, freeze part of the candidate codeword
  • the bits are configured as FPC check bits, and performing FPC on the candidate codewords can effectively ensure the FAR performance of the system; in addition, the number of paths of each stage of the decoder can not be limited to the power of 2; Designing a hierarchical sorting structure can simplify the sorting realization module and reduce the sorting complexity.
  • the value of the path number of each level of decoder is a positive integer other than the integer power of 2, that is, the path number of each level of decoder is not limited by the power of 2.
  • Other settings can be the same as the second example, which will not be repeated here.
  • the determination module 502 may be configured to determine a preset number of candidate paths that meet the conditions in the current decoder.
  • the multi-level decoder is used for decoding, so that most of the decoding is successfully decoded in the previous-stage decoder with a small number of decoding paths, which can significantly reduce the decoding delay; configure some frozen bits in the candidate codeword Checking bits for FPC and performing FPC on the candidate codewords can effectively guarantee the FAR performance of the system.
  • This embodiment also provides a computer program, which can be distributed on a computer-readable medium and executed by a computable device to implement at least one step in the polarization code decoding method provided by the embodiment of the present disclosure; And in some cases, at least one step shown or described may be performed in an order different from that described in the above embodiment.

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Abstract

本公开实施例提供的极化码译码方法及装置、多级译码器、存储介质，可将接收到的比特序列输入至多级译码器的第一级译码器；其中，多级译码器中的各级译码器的路径数从前级往后级依次递增；以及，循环执行以下操作，直至响应于确定存在校验成功的候选码字，从校验成功的候选码字中，选择路径度量PM值最小的候选路径对应的候选码字作为译码结果：在当前译码器中，确定符合条件的预设条数的候选路径；将确定的符合条件的预设条数的候选路径对应的各候选码字中的预设个数的冻结比特配置为FPC校验比特；基于FPC校验比特对各候选码字进行FPC；以及响应于确定不存在校验成功的候选码字，将比特序列继续输入至当前译码器下一级的译码器进行译码。

Description

一种极化码译码方法及装置、多级译码器、存储介质 技术领域
本公开实施例涉及但不限于通信领域。
背景技术
极化码(Polar Codes)由E.Arikan于2009年基于信道极化现象提出，它是一种基于信道极化数字信号处理技术的信道编码方案。信道极化将二进制无记忆信道，通过信道分割、信道合并操作引入相关性，从而得到一组新的具有相互依赖关系的二进制极化信道(比特信道)。当参与信道极化的信道数足够多时，所得到的极化信道的信道容量会出现极化现象，即一部分信道的容量将会趋于1，其余的则趋于0。利用这种极化现象，可将自由比特承载在信道容量高的比特信道，而在信道容量低的比特信道上承载固定比特，从而提升传输可靠性。
发明内容
本公开实施例的一个方面提供一种极化码译码方法，包括：将接收到的比特序列输入至多级译码器的第一级译码器；其中，多级译码器的总级数为Q，Q为大于1的正整数，且多级译码器中的各级译码器的路径数从前级往后级依次递增；以及，循环执行以下操作，直至响应于确定存在校验成功的候选码字，从校验成功的候选码字中，选择路径度量(Path Metric，PM)值最小的候选路径对应的候选码字作为译码结果：在当前译码器中，确定符合条件的预设条数的候选路径；将确定的符合条件的预设条数的候选路径对应的各候选码字中的预设个数的冻结比特配置为冻结奇偶校验(Frozen Parity Check，FPC)校验比特；基于FPC校验比特对各候选码字进行FPC；以及，响应于确定不存在校验成 功的候选码字，将比特序列继续输入至当前译码器下一级的译码器进行译码。
本公开实施例还的另一方面提供了一种极化码译码装置，包括：输入模块，配置为将接收到的比特序列输入至多级译码器的第一级译码器；其中，多级译码器的总级数为Q，Q为大于1的正整数，且多级译码器中的各级译码器的路径数从前级往后级依次递增；确定模块，配置为在当前译码器中，确定符合条件的预设条数的候选路径；校验模块，配置为将确定的符合条件的预设条数的候选路径对应的各候选码字中的预设个数的冻结比特配置为FPC校验比特，并基于FPC校验比特对各候选码字进行FPC；以及，处理模块，配置为响应于确定存在校验成功的候选码字，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；或，响应于确定不存在校验成功的候选码字，将比特序列继续输入至当前译码器下一级的译码器进行译码。
本公开实施例的又一方面还提供了一种多级译码器，包括处理器、存储器和通信总线；其中，通信总线配置为实现处理器和存储器之间的连接通信；以及，处理器配置为执行存储器中存储的一个或者多个程序，以实现本公开实施例提供的极化码译码方法的步骤。
本公开实施例的再一方面还提供了一种计算机可读存储介质，其上存储有一个或者多个程序，该一个或者多个程序可被一个或者多个处理器执行，以实现本公开实施例提供的极化码译码方法的步骤。
附图说明
图1为相关技术的串行抵消列表译码算法的码树示意图。
图2为本公开实施例提供的极化码译码方法的一种流程示意 图。
图3为本公开实施例提供的分层排序方法的流程示意图。
图4为本公开实施例提供的极化码译码方法的另一种流程示意图。
图5为本公开实施例提供的极化码译码装置的一种结构示意图。
图6为本公开实施例提供的多级译码器的一种结构示意图。
具体实施方式
极化码是基于信道极化现象提出的，信道极化分为信道组合与信道分离两个过程，当合并的信道数量趋于无穷大时，经过极化，一部分信道变得很好，趋向于无噪信道，用这些信道传输有用信息；另一部分信道变得很差，趋向于纯噪声信道，用这些信道传输收发方均已知的固定信息。
相关技术的极化码的译码基于串行抵消列表(SCL，Successive Cancellation List)译码算法，其译码过程中，需要同时进行多条路径的译码；这虽然在一定程度上保证了译码性能，但是多条路径扩展的计算复杂度和排序复杂度大大提高，造成译码时延的严重增加，从而在对时延要求较高的通信场景中，使用受到限制。
在相关技术的SCL译码算法中，最多允许保留L条候选路径；在译码过程中，每一个信息比特都会保留两条路径，在所保留的路径数未到达允许保留的数量L时，路径数会不断加倍；而当路径数大于允许保留的数量L时，则会进行路径修剪操作，只保留PM值最大的前L条路径，其余的路径则会被删除，从而使得所保留的路径数保持不超过数量阈值L；在译码结束时，就从所输出的L条PM值最大的候选路径中，选择其中PM值最大的一个候 选路径作为译码结果进行输出。图1为相关技术的SCL译码算法的码树示意图。
本公开实施例提供一种极化码译码方法、装置、多级译码器以及存储介质，至少能够解决相关技术中采用SCL译码算法来对极化码进行译码，需要同时进行多条路径的译码所导致的译码时延高的问题。
为了使本公开的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本公开实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本公开，并不用于限定本公开。
为了解决相关技术中采用SCL译码算法来对极化码进行译码，需要同时进行多条路径的译码所导致的译码时延高的问题，本公开实施例提供一种极化码译码方法，该极化码译码方法可应用于网元侧。如图2所示，其为本公开实施例提供的极化码译码方法的一种流程示意图，该方法可包括步骤S201-步骤S204。
在步骤S201中，将接收到的比特序列输入至多级译码器，从多级译码器的第一级译码器开始进行译码；其中，多级译码器的总级数为Q，Q取大于1的正整数，且多级译码器中的各级译码器的路径数从前级往后级依次递增。
根据本公开提供的实施例，所采用的译码器为多级译码器，其中，随着译码器级数的递增，译码器的路径数也相应递增，也即设多级译码器的总级数为Q，Q为大于1的正整数，每一级的译码器的路径数为L q，且满足L 1＜L 2，…，＜L Q，其中，级数q＝1,2，…，Q，且q为大于等于1的正整数。从而先将所接收到的信道输出比特序列输入至第一级译码器开始译码流程，若译码成功则输出译码结果，并结束译码；若第一级译码失败，则继续将该比特序列输入至路径数多一些的下一级译码器进行译码。应当理解的是，在每一级译码器均采用相同的SCL译码算法。
根据本公开提供的实施例，各级译码器的路径数的取值可为非2的整数次幂的正整数。
根据本公开提供的实施例，每一级译码器的路径数也可不受2的幂次方的限制，即可以为任意的正整数。例如，假设多级译码器为4级译码器，每一级的译码器的路径数可以为：L 1＝3，L 2＝6，L 3＝9以及L 3＝12，从而可以随着译码器级数的升高，路径数以一个较小的增幅进行增长。
根据本公开提供的实施例，每一级译码器的路径数也可以关联于2的幂次方。同样以多级译码器为4级译码器为例，每一级的译码器的路径数可为：L 1＝4，L 2＝8，L 3＝16以及L 3＝32；在这种情况下，随着译码器级数的升高，各级译码器对应的路径数增长得较为迅猛。
在步骤S202中，在当前译码器中，确定符合条件的预设条数的候选路径。
根据本公开提供的实施例，确定符合条件的预设条数的候选路径可包括：对当前所有译码路径进行计算来得到各译码路径的PM值，并根据所得到的各PM值对所有译码路径进行排序；以及，在比特序列中的所有比特译码结束时，根据排序结果将所有译码路径中符合条件的预设条数的译码路径确定为候选路径。
由于SCL译码过程实质上是二值判决，作为本公开实施例的一种实施方式，对信道输出比特序列中的当前比特进行二值化比特估计，这里的二值化比特估计也即分别计算当前比特取值为0和1的概率；然后根据比特估计来对各路径的度量值进行确定，其中路径对应的转移概率越大，PM值越小。根据PM值来对当前所有译码路径进行排序，然后对排序后的译码路径进行竞争处理，也即统计当前译码路径的条数；若当前译码路径的条数小于L，则将当前路径均进行保留；否则，仅保留当前层中PM值最大的L条译码路径，删除其余路径。直到比特序列中所有比特译码均结 束时，再从最终所保留的L条译码路径中确定出候选路径。
根据本公开提供的实施例，如图3所示，其为本公开实施例提供的分层排序方法的流程示意图。根据所得到的PM值对所有译码路径进行排序，并输出符合条件的候选路径的方法可包括步骤S301-步骤S304。
在步骤S301中，将待排序的所有PM值按照每组2*L q个元素进行均分；其中，L q为当前译码器的路径数，L q取大于等于1的正整数。
在步骤S302中，分别对各组PM值进行排序，并从各组中确定最小的L q个PM值。
在步骤S303中，将从各组中所确定的最小的L q个PM值进行迭代排序，以对当前比特的所有译码路径进行排序。
在步骤S304中，在迭代排序结束时，将从所有PM值中所确定的最小的L q个PM值对应的L q条译码路径作为符合条件的候选路径。
根据本公开提供的实施例，在译码过程中的排序，采用分层排序结构，以第q级译码器在译码过程中的排序为例，设待排序的序列长度为H q＝2 m*L q，其中m为每次译码的判决的信息比特数量，且m为大于等于1的正整数。采用迭代排序的方式，每次迭代排序时，将待排序的元素分为多个组，每组有2*L q个元素；每组分别进行排序，得到最小的L q个元素；直到获得所有待排序元素中最小的L q个元素，并且输出。例如m为4，L q为5，则，H q为80，也即待排序的序列中有80个元素，在第一层按每一组10个元素将待排序序列分为8组，从8组每组中选出最小的5个元素，从而输出40个元素；然后在第二层同样按每一组10个元素将这40个元素进行分组而分为4组，然后从这4组每组中选出最小的5个元素，从而输出20个元素；继续按照这种迭代排序方式，然后在第三层输出10个元素，最后在第四层则最终输出所有排序 元素中的最小的5个元素。由此可见，采用本实施例提供的分层排序方式，每一级译码器的路径数可以不受2的幂次方的限制，可以为任意的正整数；而分层的排序架构，正是可以对这样取值的路径数扩展后的序列进行排序。还应当说明的是，这种分层的排序结构，每一层都可以复用相同的排序模块，简化排序实现模块，降低排序复杂度。
在步骤S203中，将确定的各候选路径对应的候选码字中的预设个数的冻结比特配置为FPC校验比特，对候选码字进行FPC。
在SCL译码过程中，在一些情况下，并非正确路径的PM值一定是最大的一个；因此，在SCL译码进行到最后一个比特时，选择PM值最大的路径作为输出，在一定概率上可能也会引起译码错误。基于此，根据本公开提供的实施例，可利用FPC良好的错误检测性能，将FPC结合到SCL译码算法中，选择将W q个冻结比特配置为FPC校验比特，其中，q＝1,2，…，Q，且q为大于等于1的正整数；也即选择部分冻结比特在译码过程中当做信息比特译码，在译码最后做校验，选择译码结果。将原先用于码字纠错的W q个冻结比特，配置为用于码字检错的FPC校验比特，从而提高了每一级译码器的FAR性能。而每一级的FPC校验比特配置，使得整体的多级译码器，满足系统的FAR性能要求。
根据本公开提供的实施例，可采用FPC以及CRC(Cyclic Redundancy Check，循环冗余校验)联合校验的方式，来对码字进行译码校验；也即除了对候选码字进行FPC之外，该方法还可包括：对所确定的各候选路径对应的候选码字进行CRC；其中，候选码字的自由比特中配置有CRC校验比特。相应地，在存在FPC以及CRC均校验成功的候选码字时，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；以及，在不存在FPC以及CRC均校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。
应当说明的是，极化码在编码时，需要基于极化序列来进行不同类型比特的放置，再进行编码。假设母码长度为N，自由比特的数量为K，K＝A+J，即K个自由比特包括A个信息比特和J个CRC校验比特，K个自由比特放置在极化序列中可靠度最高的K个位置，极化序列的其他位置则放置N-K个冻结比特；然后在进行FPC时，则从这N-K个冻结比特中选择对应的冻结比特配置为FPC校验比特。
根据本公开提供的实施例，配置为FPC校验比特的冻结比特的个数，可以根据错误告警率FAR要求、CRC校验比特个数、多级译码器的级数Q、当前译码器的路径数中的至少之一确定。此外，根据本公开提供的实施例，可以将最终所确定的各候选路径对应的候选码字中，按照冻结比特的可靠度从高到低的顺序，选择预设个数的可靠度高的冻结比特配置为冻结奇偶校验FPC校验比特。应当说明的是，这里的可靠度等效于信道容量。
例如，可以根据公式
Figure PCTCN2019121823-appb-000001
配置每一级译码器的FPC校验比特的数量，其中，ξ为系统FAR性能要求；即针对每一级译码器中，选择可靠度最高位置的W q个冻结比特作为FPC检验比特，在译码过程中当做信息比特译码。
在步骤S204中，在存在校验成功的候选码字时，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；或者，在不存在校验成功的候选码字时，将比特序列继续输入至当前译码器下一级的译码器进行译码。
根据本公开提供的实施例，当采用第q级译码器进行译码时，对最终输出的L q条路径的候选码字进行校验。如果仅有一条候选码字通过校验，则就将该候选码字作为译码结果；如果有一条以上的候选码字通过校验，则选择其中PM值最小的路径对应的候选码字作为译码结果，同时多级译码结束；如果所有候选码字都没有能够通过校验，则第q级译码器译码失败，此时则继续采用第q+1级译码器进行译码， 并在下一级译码器中采用与前一级译码器中相同的机制进行译码，在此不再赘述。
根据本公开提供的实施例，在不存在校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码之后，该方法还可包括：在将比特序列输入至末级译码器进行译码时，若不存在校验成功的候选码字，则将所有符合条件的候选路径中PM值最小的候选路径对应的候选码字作为译码结果。
根据本公开提供的实施例，当前面的译码器全部译码失败，而一直发展到采用多级译码器的最后一级译码器，即末级译码器，进行译码时，如果在末级译码器译码成功，则输出相应的译码结果；如果在末级译码器译码失败，则输出末级译码器路径数的候选路径的候选码字中PM值最小的码字作为译码结果，多级译码结束。
根据本公开实施例提供的极化码译码方法，将所接收到的比特序列输入至各级译码器的路径数从前级往后级依次递增的多级译码器，从多级译码器的第一级译码器开始进行译码，将所确定的各候选路径对应的候选码字中，预设个数的冻结比特配置为FPC校验比特，对候选码字进行FPC；在存在校验成功的候选码字时，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；在不存在校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。采用多级译码器进行译码，使得大部分译码在译码路径数较小的前级译码器成功译码，可显著降低译码时延；将候选码字中的部分冻结比特配置为FPC校验比特，对候选码字进行FPC，可有效保证系统的FAR性能。
为了更好的理解本公开实施例提供的极化码译码方法，下面以具体示例对该极化码译码方法进行说明。
在示例一中，如图4所示，其为本公开实施例提供的极化码 译码方法的另一种流程示意图，该极化码译码方法可包括步骤S401-步骤S409。
在步骤S401中，将接收到的比特序列输入至多级译码器，从多级译码器的第一级译码器开始进行译码；其中，多级译码器的总级数为Q，Q取大于1的正整数，且多级译码器中的各级译码器的路径数从前级往后级依次递增。
根据本公开提供的实施例，所采用的译码器为多级译码器，其中，随着译码器级数的递增，译码器的路径数也相应递增，并且，在每一级译码器均采用相同的SCL译码算法。根据本公开提供的实施例，可以将每一级译码器的路径数的取值设为非2的整数次幂的正整数，从而每一级译码器的路径数不受2的幂次方的限制，可以为任意的正整数。
在步骤S402中，在当前译码器中，对当前所有译码路径进行计算，得到各译码路径的PM值，并将得到的所有PM值按照每组2*L q个元素进行均分；其中，L q为当前译码器的路径数，且L q取大于等于1的正整数。
在步骤S403中，分别对各组PM值进行排序，并从各组中确定最小的L q个PM值。
在步骤S404中，将从各组中确定的最小的L q个PM值进行迭代排序，以对所有译码路径进行排序。
在步骤S405中，在迭代排序结束时，将从所有PM值中确定的最小的L q个PM值对应的L q条译码路径作为符合条件的候选路径。
根据本公开提供的实施例，在译码过程中的排序，采用分层排序结构，通过迭代排序的方式，每次迭代排序时，将待排序的元素分为多个组，每组有2*L q个元素；每组分别进行排序，得到最小的L q个元素；直到获得所有待排序元素中最小的L q个元素，并且输出。
在步骤S406中，对最终确定的各候选路径对应的候选码字分别进行CRC以及FPC；其中，候选码字的自由比特中配置有CRC校验比 特，以及将候选码字中预设个数的可靠度高的冻结比特配置为FPC校验比特。
在步骤S407中，确定CRC以及FPC是否同时校验成功；若是，则执行S408；若否，则执行S409。
在步骤S408中，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；译码结束。
在步骤S409中，将比特序列继续输入至当前译码器下一级的译码器进行译码；在下一级译码器为末级译码器时，在末级译码器中仍不存在校验成功的候选码字，则将所有符合条件的候选路径中PM值最小的候选路径对应的候选码字作为译码结果；译码结束。
当采用第q级译码器进行译码时，对最终输出的Lq条路径的候选码字进行CRC和FPC。如果有一条以上的候选码字同时通过CRC和FPC，则选择其中PM值最小的码字作为译码结果，同时多级译码结束；如果所有候选码字都没有能够同时通过CRC和FPC，则第q级译码器译码失败，采用第q+1级译码器进行译码。应当说明的是，当采用最后一级也即末级译码器进行译码时，如果本级译码成功，则输出相应的结果；如果本级译码失败，则输出末级译码器路径数的候选路径的候选码字中PM值最小的码字作为译码结果，多级译码结束。
根据本公开实施例提供的极化码译码方法，将所接收到的比特序列输入至各级译码器的路径数从前级往后级依次递增的多级译码器，从多级译码器的第一级译码器开始进行译码，将最终通过迭代排序方式所确定的各候选路径对应的候选码字，进行CRC以及FPC；在存在校验成功的候选码字时，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；在不存在校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。采用多级译码器进行译码，使得大部 分译码在译码路径数较小的前级译码器成功译码，可显著降低译码时延；并且，将候选码字中的部分冻结比特配置为FPC校验比特，而对候选码字进行FPC，可有效保证系统的FAR性能；此外，每一级译码器的路径数可以不受2的幂次方的限制；同时针对性地设计分层的排序结构，可简化排序实现模块，降低排序复杂度。
在示例二中，(1)信息比特数A＝12，与信息比特相对应生成的校验比特数J＝6，因此自由比特数为K＝A+J＝18；母码长度为N＝64，因此冻结比特数为N-K＝46。系统FAR性能要求为ξ＝10 -2。
(2)设多级译码器的总级数为Q＝2，每一级的译码器的路径数分别为L 1＝4，L 2＝8，从而每一级译码器的路径数关联于2的幂次方。
(3)K个自由比特放置在极化序列中可靠度最高的K个位置，极化序列的其他位置，放置N-K个冻结比特。根据系统FAR性能要求ξ、总级数Q，以及路径数L q，基于公式
Figure PCTCN2019121823-appb-000002
l配o置g每一级译码器的FPC检验比特，即选择每一级译码器中，可靠度最高位置的W q个冻结比特作为FPC检验比特，在译码过程中当做信息比特译码。在本示例中，W 1＝4，W 2＝5。
(4)基于分层排序结构，对于第q级译码器在译码过程中的排序包括如下步骤：步骤一，设待排序的序列长度为H q＝2 m*L q，其中，m为每次译码的判决的信息比特数量，且m为大于等于1的正整数；步骤二，进行迭代，在第i次迭代中，(i)将待排序的元素分为G (i)＝2 m-i组，每组有2*L q个元素，每组进行排序，得到最小的L q个元素；本次迭代，各组排序后，剩余的待排序元素的总数为：
Figure PCTCN2019121823-appb-000003
(ii)当m-i＝0成立时，结束迭代，最终输出最小的L q个元素。
(5)多级译码的过程如下：步骤一，从第1级译码器开始译码；步骤二，当采用第q级译码器进行译码时，对最终输出的L q 条路径的候选码字进行CRC和FPC；如果有一条以上的候选码字同时通过CRC和FPC，则选择其中PM值最小的码字作为译码结果，同时多级译码结束；如果所有候选码字都没有能够同时通过CRC和FPC，则第q级译码器译码失败，采用第q+1级译码器进行译码。FPC的校验规则为：如果冻结比特原先的设置为比特0，那么校验时，如果候选码字对应的FPC校验比特为0，则认为通过校验，否则为不通过；如果冻结比特原先的设置为比特1，那么校验时，如果候选码字对应的FPC校验比特为1，则认为通过校验，否则为不通过；步骤三，当采用第Q级译码器进行译码时，如果本级译码成功，则输出相应的结果；如果本级译码失败，则输出L Q条路径的候选码字中PM值最小的码字作为译码结果。多级译码结束。
在示例三中，可进行如下设置：信息比特数A＝25，与信息比特相对应生成的校验比特数J＝11，因此自由比特数为K＝A+J＝36；母码长度为N＝64，因此冻结比特数为N-K＝28。系统FAR性能要求为ξ＝10 -3。另外，设多级译码器的总级数为Q＝4，每一级的译码器的路径数分别为L 1＝3，L 2＝6，L 3＝9，L 3＝12，即，各级译码器的路径数的取值为非2的整数次幂的正整数，也即每一级译码器的路径数不受2的幂次方的限制。在各级译码器中将作为信息比特译码的冻结比特的数量分别设为W 1＝3，W 2＝4，W 3＝5，W 4＝5。其它设置则可同示例二，在此不再赘述。
如图5所示，其为本公开实施例提供的极化码译码装置的一种结构示意图，该极化码译码装置可包括：输入模块501、确定模块502、校验模块503和处理模块504。
输入模块501，可配置为将所接收到的比特序列输入至多级译码器，从多级译码器的第一级译码器开始进行译码；其中，多级译码器的总级数为Q，Q取大于1的正整数，且多级译码器中的各级译码器的路径数从前级往后级依次递增。
确定模块502，可配置为在当前译码器中，确定符合条件的预设条数的候选路径。
校验模块503，可配置为将所确定的各候选路径对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验FPC校验比特，对候选码字进行FPC。
处理模块504，可配置为在存在校验成功的候选码字时，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；或者，在不存在校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。
根据本公开提供的实施例，所采用的译码器为多级译码器，其中，随着译码器级数的递增，译码器的路径数也相应递增，并且，在每一级译码器均采用相同的SCL译码算法。根据本公开提供的实施例，可以将各级译码器的路径数的取值设为非2的整数次幂的正整数，从而每一级译码器的路径数不受2的幂次方的限制；各级译码器的路径数也可以为任意的正整数。
根据本公开提供的实施例，配置为FPC校验比特的冻结比特的个数，可以根据错误告警率FAR要求、CRC校验比特个数、多级译码器的总级数Q、当前译码器的路径数中的至少之一确定。并且，可以将最终所确定的各候选路径对应的候选码字中，按照冻结比特的可靠度从高到低的顺序，所选择的预设个数的可靠度高的冻结比特配置为冻结奇偶校验FPC校验比特。
根据本公开提供的实施例，确定模块502可具体配置为在当前译码器中，对比特序列中的当前比特进行比特估计，并根据所得到的PM值对当前比特的所有候选路径进行排序；根据排序结果确定所有候选路径中符合条件的预设条数的候选路径。
根据本公开提供的实施例，确定模块502还可配置为在当前译码器中，对当前所有译码路径进行计算来得到各译码路径的PM值，并根据所得到的PM值将待排序的所有PM值按照每组2*L q 个元素进行均分；其中，L q为当前译码器的路径数，L q取大于等于1的正整数；分别对各组PM值进行排序，并从各组中确定最小的L q个PM值；将从各组中所确定的最小的L q个PM值进行迭代排序，以对当前比特的所有译码路径进行排序；在迭代排序结束时，将从所有PM值中所确定的最小的L q个PM值对应的L q条译码路径作为符合条件的候选路径。
根据本公开提供的实施例，校验模块503还可配置为对所确定的各候选路径对应的候选码字进行CRC；其中，候选码字的自由比特中配置有CRC校验比特。相应地，处理模块504可配置为在存在FPC以及CRC均校验成功的候选码字时，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；在不存在FPC以及CRC均校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。
根据本公开提供的实施例，若当前面的译码器全部译码失败，而一直发展到采用多级译码器的最后一级译码器也即末级译码器进行译码时，处理模块504还可配置为在将比特序列输入至末级译码器进行译码时，若不存在校验成功的候选码字，则将所有符合条件的候选路径中PM值最小的候选路径对应的候选码字作为译码结果。
根据本公开实施例提供的极化码译码装置，该极化码译码装置可包括：输入模块，可配置为将所接收到的比特序列输入至多级译码器，从多级译码器的第一级译码器开始进行译码；其中，多级译码器的总级数为Q，且Q取大于1的正整数，多级译码器中的各级译码器的路径数从前级往后级依次递增；确定模块，可配置为在当前译码器中，确定符合条件的预设条数的候选路径；校验模块，可配置为将最终确定的各候选路径对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验FPC校验比特，对候选码字进行FPC；以及，处理模块，可配置为在存在校验成功的候 选码字时，从校验成功的候选码字中，选择PM值最小的候选路径对应的候选码字作为译码结果；以及在不存在校验成功的候选码字时，将比特序列继续输入至当前译码器下一级的译码器进行译码。采用多级译码器进行译码，使得大部分译码在译码路径数较小的前级译码器成功译码，可显著降低译码时延；将候选码字中的部分冻结比特配置为FPC校验比特，而对候选码字进行FPC，可有效保证系统的FAR性能。
本公开实施例还提供一种多级译码器，如图6所示，其为本公开实施例提供的多级译码器的一种结构示意图。该多级译码器可包括处理器601、存储器602及通信总线603；其中，通信总线603可配置为实现处理器601和存储器602之间的连接通信；处理器601可配置为执行存储器602中存储的一个或者多个计算机程序，以实现本公开实施例提供的极化码译码方法中的至少一个步骤。
本公开实施例还提供一种计算机可读存储介质，该计算机可读存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、计算机程序模块或其他数据)的任何方法或技术中实施的易失性或非易失性、可移除或不可移除的介质。计算机可读存储介质包括但不限于RAM(Random Access Memory，随机存取存储器)，ROM(Read-Only Memory，只读存储器)，EEPROM(Electrically Erasable Programmable Read Only Memory，带电可擦可编程只读存储器)、闪存或其他存储器技术、CD-ROM(Compact Disc Read-Only Memory，光盘只读存储器)，数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。
本实施例中的计算机可读存储介质可用于存储一个或者多个计算机程序，其存储的一个或者多个计算机程序可被处理器执行， 以实现本公开实施例提供的极化码译码方法中的至少一个步骤。
本实施例还提供了一种计算机程序，该计算机程序可以分布在计算机可读介质上，由可计算装置来执行，以实现本公开实施例提供的极化码译码方法中的至少一个步骤；并且在某些情况下，可以采用不同于上述实施例所描述的顺序执行所示出或描述的至少一个步骤。
本实施例还提供了一种计算机程序产品，包括计算机可读装置，该计算机可读装置上存储有如上所示的计算机程序。本实施例中该计算机可读装置可包括如上所示的计算机可读存储介质。
可见，本领域的技术人员应该明白，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件(可以用计算装置可执行的计算机程序代码来实现)、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。
此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、计算机程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。所以，本公开不限制于任何特定的硬件和软件结合。
以上内容是结合具体的实施方式对本公开实施例所作的进一步详细说明，不能认定本公开的具体实施只局限于这些说明。对于本公开所属技术领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本公开的保护范围。

Claims (11)

  1. 一种极化码译码方法，包括：
    将接收到的比特序列输入至多级译码器的第一级译码器；其中，所述多级译码器的总级数为Q，所述Q为大于1的正整数，且所述多级译码器中的各级译码器的路径数从前级往后级依次递增；以及
    循环执行以下操作，直至响应于确定存在校验成功的候选码字，从所述校验成功的候选码字中，选择路径度量PM值最小的候选路径对应的候选码字作为译码结果：
    在当前译码器中，确定符合条件的预设条数的候选路径；
    将确定的所述符合条件的预设条数的候选路径对应的各候选码字中的预设个数的冻结比特配置为冻结奇偶校验FPC校验比特；
    基于所述FPC校验比特对所述各候选码字进行FPC；以及
    响应于确定不存在校验成功的候选码字，将所述比特序列继续输入至当前译码器下一级的译码器进行译码。
  2. 如权利要求1所述的极化码译码方法，其中，在当前译码器中，确定所述符合条件的预设条数的候选路径，包括：
    对当前所有译码路径进行计算，得到各译码路径的PM值，并根据得到的PM值对所述所有译码路径进行排序；以及
    在所述比特序列中的所有比特译码结束时，根据排序结果将所述所有译码路径中符合条件的预设条数的译码路径确定为候选路径。
  3. 如权利要求2所述的极化码译码方法，其中，
    根据得到的PM值对所述所有译码路径进行排序，包括：将待排序的所有PM值按照每组2*L q个元素进行均分；其中，L q为所述当前译码器的路径数，且所述L q为大于等于1的正整数；分别对各组PM值进行排序，并确定每组中最小的PM值；以及，将从各组中确定的L q个最小的PM值进行迭代排序，以对所述所 有译码路径进行排序；以及
    根据排序结果将所述所有译码路径中符合条件的预设条数的译码路径确定为候选路径，包括：在迭代排序结束时，将从所有PM值中确定的L q个最小的PM值对应的L q条译码路径作为符合条件的候选路径。
  4. 如权利要求1所述的极化码译码方法，还包括：
    对确定的所述符合条件的预设条数的候选路径对应的所述各候选码字进行循环冗余校验CRC；其中，所述各候选码字的自由比特中配置有CRC校验比特；
    和/或
    响应于确定存在所述校验成功的候选码字，从所述校验成功的候选码字中，选择所述PM值最小的候选路径对应的候选码字作为译码结果，包括：响应于确定存在FPC以及CRC均校验成功的候选码字，从所述FPC以及CRC均校验成功的候选码字中，选择所述PM值最小的候选路径对应的候选码字作为译码结果；
    和/或
    响应于确定不存在校验成功的候选码字，将所述比特序列继续输入至当前译码器下一级的译码器进行译码包括：响应于确定不存在FPC以及CRC均校验成功的候选码字时，将所述比特序列继续输入至所述当前译码器下一级的译码器进行译码。
  5. 如权利要求4所述的极化码译码方法，其中，配置为所述FPC校验比特的所述冻结比特的个数，根据错误告警率FAR要求、所述CRC校验比特的个数、所述多级译码器的总级数Q、所述当前译码器的路径数中的至少之一确定。
  6. 如权利要求1所述的极化码译码方法，其中，将确定的所述符合条件的预设条数的候选路径对应的所述各候选码字中的预设个数的冻结比特配置为所述FPC校验比特，包括：
    将确定的所述符合条件的预设条数的候选路径对应的所述各 候选码字，按照冻结比特的可靠度从高到低的顺序；以及
    根据排序结果，将所述各候选码字中预设个数的可靠度高的冻结比特配置为所述FPC校验比特。
  7. 如权利要求1至6中任一项所述的极化码译码方法，其中，所述各级译码器的路径数的取值为非2的整数次幂的正整数。
  8. 如权利要求1至6中任一项所述的极化码译码方法，还包括：
    在将所述比特序列输入至末级译码器进行译码时，响应于确定不存在校验成功的候选码字，将所有符合条件的候选路径中PM值最小的候选路径对应的候选码字作为译码结果。
  9. 一种极化码译码装置，包括：
    输入模块，配置为将接收到的比特序列输入至多级译码器的第一级译码器；其中，所述多级译码器的总级数为Q，所述Q为大于1的正整数，且所述多级译码器中的各级译码器的路径数从前级往后级依次递增；
    确定模块，配置为在当前译码器中，确定符合条件的预设条数的候选路径；
    校验模块，配置为将确定的所述符合条件的预设条数的候选路径对应的各候选码字中的预设个数的冻结比特配置为冻结奇偶校验FPC校验比特，并基于所述FPC校验比特对所述各候选码字进行FPC；以及
    处理模块，配置为响应于确定存在校验成功的候选码字，从所述校验成功的候选码字中，选择路径度量PM值最小的候选路径对应的候选码字作为译码结果；或，响应于确定不存在校验成功的候选码字，将所述比特序列继续输入至当前译码器下一级的译码器进行译码。
  10. 一种多级译码器，包括处理器、存储器和通信总线，其中：
    所述通信总线配置为实现所述处理器和存储器之间的连接通信；以及
    所述处理器配置为执行所述存储器中存储的一个或者多个程序，以实现如权利要求1至8中任一项所述的极化码译码方法的步骤。
  11. 一种计算机可读存储介质，其上存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如权利要求1至8中任一项所述的极化码译码方法的步骤。
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