WO2020084415A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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oxygen
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絵里香 高橋
邦宏 福島
克明 栃林
涼太 方堂
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    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. Further, one embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor circuit such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one mode of a semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like can be said to have a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Further, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • CMOS complementary metal-oxide-semiconductor
  • IC integrated circuit
  • image display device also simply referred to as a display device
  • Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are drawing attention as other materials.
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline
  • Non-Patent Document 1 and Non-Patent Document 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • One object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electric characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • an oxide semiconductor is formed, a first insulator in contact with the oxide semiconductor is formed, a second insulator is formed over the first insulator, and a second insulator is formed.
  • a third insulator was deposited on the insulator, an opening was formed in the third insulator, the second insulator, and the first insulator, and the inside of the opening was washed and washed.
  • a conductor is embedded in the opening, the first insulator is formed to include an excess oxygen region, and the second insulator has a higher barrier property against oxygen, hydrogen, or water than that of the first insulator.
  • the opening is processed to have a cylindrical shape or an inverted conical shape.
  • One embodiment of the present invention is to form an oxide semiconductor, form a first insulator in contact with the oxide semiconductor, and form a second insulator on the first insulator by a sputtering method in an oxygen atmosphere. Is formed, a third insulator is formed on the second insulator, and openings are formed in the third insulator, the second insulator, and the first insulator. The inside of the part is cleaned, a conductor is embedded in the cleaned opening, the first insulator is silicon oxynitride, the second insulator is aluminum oxide, and the opening is a cylinder or an inverted cone. Is processed into the shape of.
  • a first insulator is deposited, an oxide semiconductor is formed over the first insulator, a second insulator in contact with the oxide semiconductor is deposited, and a second insulator is formed.
  • a third insulator is deposited on the insulator, a fourth insulator is deposited on the third insulator, and a fourth insulator, a third insulator, and a second insulator are deposited.
  • An opening is formed in the body, the inside of the opening is washed, a conductor is embedded in the washed opening, and the second insulator is formed to include an excess oxygen region, and the second insulator, and The third insulator is formed to have a higher barrier property against oxygen, hydrogen, or water than the first insulator, and the same material is used for the first insulator and the fourth insulator. Formed so that the first insulator and the second insulator are in contact with each other in the peripheral region of the oxide semiconductor, and the opening is processed into a columnar shape or an inverted cone shape. It is.
  • a first insulator is deposited, an oxide semiconductor is formed over the first insulator, a second insulator in contact with the oxide semiconductor is deposited, and a second insulator is formed.
  • a third insulator is formed over the insulator by a sputtering method in an oxygen atmosphere, a fourth insulator is formed over the third insulator, a fourth insulator, and a third insulator are formed over the third insulator.
  • An opening is formed in the insulator and the second insulator, the inside of the opening is washed, a conductor is embedded in the washed opening, and the first insulator and the fourth insulator are made of silicon nitride.
  • the first insulator is silicon oxynitride
  • the second insulator is aluminum oxide
  • the first insulator and the second insulator are in contact with each other in the peripheral region of the oxide semiconductor,
  • the opening is processed to have a cylindrical shape or an inverted conical shape.
  • the oxide semiconductor is an In-Ga-Zn oxide.
  • a semiconductor device with favorable reliability can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. According to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Further, according to one embodiment of the present invention, a low power consumption semiconductor device can be provided.
  • 1A and 1B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 2A, 2B, and 2C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 3A, 3B, and 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 5A, 5B, 5C, and 5D are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6A, 6B, and 6C are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A, 7B, 7C, and 7D are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 8 is a diagram showing the relationship between carrier concentration and sheet resistance.
  • 9A and 9B are diagrams showing the relationship between carrier concentration and hydrogen concentration.
  • FIG. 10 is a diagram showing the relationship between carrier concentration and Fermi level.
  • 11 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • FIG. 12 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating the structure of the memory device according to one embodiment of the present invention.
  • 14A and 14B are block diagrams illustrating a structural example of a memory device according to one embodiment of the present invention.
  • 15A, 15B, 15C, 15D, 15E, 15F, 15G, and 15H are circuit diagrams each illustrating a structural example of a memory device according to one embodiment of the present invention.
  • 16A and 16B are schematic views of a semiconductor device according to one embodiment of the present invention.
  • 17A, 17B, 17C, 17D, and 17E are schematic views of the memory device according to one embodiment of the present invention.
  • FIG. 20A is a diagram showing a normal probability plot of the Shift value of the sample according to the example.
  • FIG. 20B is a diagram illustrating a normal probability plot of the on-current of the sample according to the example.
  • FIG. 21A is a diagram showing Id-Vd characteristics according to the example.
  • FIG. 21B is a diagram showing the drain breakdown voltage VbL dependency according to the example.
  • FIG. 22A is a diagram illustrating a + DBT test result according to the example.
  • FIG. 22B is a diagram illustrating a + GBT test result according to the example.
  • FIG. 23A is a diagram illustrating a + DBT test result according to the example.
  • FIG. 23B is a diagram illustrating a + GBT test result according to the example.
  • FIG. 24A and FIG. 24B are diagrams showing + GBT long-term test results according to the example.
  • 25A and 25B are diagrams showing + GBT long-term test results according to the example.
  • 26A and 26B are diagrams showing the results of the HC deterioration test according to the example.
  • 27A and 27B are diagrams showing the results of the HC deterioration test according to the example.
  • 28A, 28B, and 28C are diagrams showing hysteresis evaluation results according to the example.
  • 29A, 29B, and 29C are diagrams showing hysteresis evaluation results according to the example.
  • the size, the layer thickness, or the region may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings.
  • a layer, a resist mask, or the like may be unintentionally reduced due to a process such as etching, but this may not be reflected in the drawing for easy understanding.
  • the same reference numerals are commonly used in different drawings for the same portions or portions having similar functions, and repeated description thereof may be omitted.
  • the hatch pattern may be the same and may not be given a reference numeral.
  • top views also referred to as “plan views”
  • perspective views description of some components may be omitted.
  • description of some hidden lines may be omitted.
  • the ordinal numbers given as the first, second, etc. are used for convenience, and do not indicate the process order or the stacking order. Therefore, for example, “first” can be replaced with “second” or “third” as appropriate.
  • the ordinal numbers described in this specification and the like may be different from the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relation, for example, the connection relation shown in the drawing or the text, and other than the connection relation shown in the drawing or the text is also disclosed in the drawing or the text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. And a region (hereinafter, also referred to as a channel formation region) in which a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), A current can flow between the source and the drain via the channel formation region.
  • a channel formation region refers to a region in which a current mainly flows.
  • the functions of the source and drain may be switched when adopting transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be interchanged in some cases.
  • the channel length means, for example, in a top view of a transistor, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other or a source in a channel formation region.
  • the channel length does not necessarily have the same value in all regions. That is, the channel length of one transistor may not be set to one value. Therefore, in this specification, the channel length is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • the channel width is, for example, in a top view of a transistor, a region in which a semiconductor (or a portion of a semiconductor in which a current flows) and a gate electrode overlap with each other in a top view of the transistor, or a channel formation direction in a channel formation region. Is the length of the channel formation region in the vertical direction. Note that in one transistor, the channel width does not necessarily have the same value in all regions. That is, the channel width of one transistor may not be set to one value. Therefore, in this specification, the channel width is any one value, the maximum value, the minimum value, or the average value in the channel formation region.
  • a channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and a channel width shown in a top view of the transistor. (Hereinafter, also referred to as “apparent channel width”).
  • the effective channel width becomes larger than the apparent channel width, and the effect thereof may not be negligible.
  • the proportion of the channel formation region formed in the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • channel width when simply described as channel width, it may indicate an apparent channel width.
  • channel width may mean an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • semiconductor impurities refer to, for example, components other than the main constituents of semiconductors.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity. Due to the inclusion of impurities, for example, the defect level density of the semiconductor may increase and the crystallinity may decrease.
  • examples of impurities that change the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • transition metals other than the main component such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Water may also function as an impurity. Further, oxygen vacancies may be formed in the oxide semiconductor due to the mixture of impurities, for example.
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition. Further, silicon oxynitride has a composition containing more nitrogen than oxygen.
  • the term “insulator” can be restated as an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case of -5 ° or more and 5 ° or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like. For example, when a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, the term “OS transistor” can be rephrased as a transistor including a metal oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, the drain current per channel width of 1 ⁇ m flowing in the transistor is 1 ⁇ 10 ⁇ at room temperature. It is 20 A or less, 1 ⁇ 10 ⁇ 18 A or less at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or less at 125 ° C.
  • FIG. 1A and 1B are a top view and a cross-sectional view of a semiconductor device including a transistor 200 according to one embodiment of the present invention.
  • FIG. 1A is a top view of the semiconductor device.
  • FIG. 1B is a cross-sectional view of a portion indicated by an alternate long and short dash line of L1-L2 in FIG. 1A.
  • some elements are omitted for the sake of clarity.
  • the semiconductor device of one embodiment of the present invention includes the substrate 201, the transistor 200, the insulator 280 functioning as an interlayer film, the insulator 282, and the insulator 284, and the conductor 246 connected to the transistor 200.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is used for a semiconductor including a region where a channel is formed (hereinafter also referred to as a channel formation region). Is preferred.
  • an oxide semiconductor for example, an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium). , Or one or more selected from hafnium, tantalum, tungsten, magnesium, and the like).
  • an In—Ga oxide or an In—Zn oxide may be used as the oxide semiconductor.
  • the transistor 200 including an oxide semiconductor in the channel formation region has an extremely small leak current in a non-conduction state, so that a semiconductor device with low power consumption can be provided. Since the oxide semiconductor can be formed by a sputtering method or the like, it can be used for the transistor 200 included in a highly integrated semiconductor device.
  • the electrical characteristics of the transistor vary depending on impurities and oxygen vacancies in the oxide semiconductor and the normally-on characteristics (the channel exists even when voltage is not applied to the gate electrode, The characteristic that current flows through is likely to occur.
  • the transistor is driven in a state where excess amount of oxygen exceeds an appropriate amount in the oxide semiconductor, the valence of excess oxygen atoms is changed and electric characteristics of the transistor are changed. , Reliability may deteriorate.
  • the oxide semiconductor used for the transistor a highly purified intrinsic oxide semiconductor without impurities, oxygen vacancies, and more oxygen (hereinafter also referred to as excess oxygen) than that in the stoichiometric composition is used. It is preferable.
  • oxygen contained in the oxide semiconductor is gradually absorbed by a conductor included in the transistor or a conductor used for a plug or a wiring connected to the transistor, which causes a change over time. For example, oxygen deficiency may occur.
  • a structure body having an excess oxygen region in the vicinity of the oxide semiconductor of the transistor it is preferable to provide a structure body having an excess oxygen region in the vicinity of the oxide semiconductor of the transistor.
  • the oxygen deficiency can be compensated by diffusing the excess oxygen of the structure having the excess oxygen region into the oxygen deficiency generated in the oxide semiconductor.
  • excess oxygen may change the structure of the oxide semiconductor.
  • an insulator containing oxygen is used for the insulator 280 which functions as an interlayer film provided in the vicinity of the transistor 200.
  • the insulator 280 it is preferable to use an oxide containing more oxygen than the stoichiometric composition. That is, it is preferable that the insulator 280 be formed with a region in which oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region).
  • an oxide material from which part of oxygen is released by heating is preferably used.
  • An oxide that desorbs oxygen by heating means that the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules in a TDS (Thermal Desorption Spectroscopy) analysis. / Cm 3 or more, preferably 1.0 ⁇ 10 19 molecules / cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 or more, or 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • silicon oxide containing excess oxygen, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, silicon oxide containing carbon and nitrogen, and voids are included. Silicon oxide can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • oxygen including at least any of oxygen radicals, oxygen atoms, and oxygen ions
  • oxygen ions is introduced into the insulator 280 to form a region containing excess oxygen.
  • oxygen introduction treatment there is a method of laminating a metal oxide on the insulator 280 using a sputtering device.
  • oxygen can be introduced into the insulator 280 while forming the insulator 282 by performing film formation in an oxygen gas atmosphere using a sputtering apparatus as a means for forming the insulator 282. .
  • silicon oxynitride as the insulator 280 and aluminum oxide as the insulator 282.
  • silicon oxynitride film By forming an aluminum oxide film over the silicon oxynitride film by a sputtering method, an excess oxygen region can be formed in silicon oxide which is a deposition target.
  • aluminum oxide may have a function of suppressing diffusion of oxygen (hereinafter, also referred to as barrier property).
  • barrier property when compared with silicon oxynitride, aluminum oxide has a function of suppressing diffusion of oxygen or impurities such as water and hydrogen.
  • the function of suppressing the diffusion of impurities or oxygen means the function of suppressing the diffusion of any one or all of the impurities or oxygen.
  • a film having a function of suppressing diffusion of hydrogen or oxygen may be a film that hardly permeates hydrogen or oxygen, a film that has low hydrogen or oxygen permeability, a film that has a barrier property against hydrogen or oxygen, or hydrogen or oxygen. May be called a barrier film or the like.
  • the barrier film may be referred to as a conductive barrier film.
  • impurities such as water and hydrogen can be suppressed from diffusing from above the insulator 282 to the transistor 200 side.
  • the insulator 284 is preferably provided over the insulator 282 including a metal oxide.
  • the insulator 284 is preferably formed using a material having a high etch rate selection ratio with respect to the metal layer.
  • the stacked body including the insulator 280, the insulator 282, and the insulator 284 has an opening 295 that exposes the transistor 200.
  • a conductor 246 that is in contact with the transistor 200 is embedded in the opening 295. Note that an insulator having a barrier property may be provided between the conductor 246 and the stack.
  • the opening 295 is preferably provided in a shape having no corner when viewed from above.
  • the projected area is circular or elliptical. That is, the opening 295 has a columnar shape or an inverted truncated cone shape. Therefore, it is preferable that the conductor 246 provided in the opening 295 has a columnar shape or an inverted truncated cone shape.
  • a conductor 248 which functions as a wiring connected to the conductor 246 may be provided over the insulator 284 and the conductor 246.
  • FIGS. 1A to 1C are cross-sectional views of a semiconductor device including the transistor 200 according to one embodiment of the present invention. Note that in the semiconductor devices illustrated in FIGS. 2A to 3C, some elements are omitted for clarity of the drawings.
  • the transistor 200 including an oxide semiconductor is formed over the substrate 201.
  • the insulator 280 is formed in the vicinity of the transistor 200.
  • silicon oxynitride may be formed by a CVD method or a sputtering method.
  • the insulator 280 may have a multi-layer structure.
  • a structure in which a silicon oxide film is formed by a sputtering method and a silicon oxide film is formed over the silicon oxide film by a CVD method may be employed.
  • the insulator 280 may be subjected to CMP (chemical mechanical polishing) to form the insulator 280 having a flat upper surface. That is, the insulator 280 which covers the transistor 200 may function as a planarization film which covers the uneven shape below the insulator 280. With this structure, the coating property of the film arranged above the insulator 280 is improved. Therefore, the insulator 282 can seal the transistor 200 and the insulator 280 without disconnection.
  • CMP chemical mechanical polishing
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method that uses plasma, a thermal CVD (TCVD: Thermal CVD) method that uses heat, and a photo CVD (Photo CVD) method that uses light. . Further, it can be divided into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, the thermal CVD method is a film forming method which can reduce plasma damage to an object to be processed because plasma is not used. Therefore, a film with few defects can be obtained by using the thermal CVD method.
  • the ALD method utilizes the self-controllability, which is a property of atoms, and allows atoms to be deposited one by one. Therefore, it is possible to form an extremely thin film and to form a film with a high aspect ratio. It is possible to form a film with few defects such as holes, form a film with excellent coverage, and form a film at a low temperature.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike the film forming method in which particles emitted from a target or the like are deposited. Therefore, the film forming method is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for coating the surface of the opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.
  • the insulator 282 is formed over the insulator 280.
  • the insulator 282 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film is preferably formed by a sputtering method.
  • the insulator 282 may have a multi-layer structure.
  • an aluminum oxide film may be formed by a sputtering method, and silicon nitride may be formed over the aluminum oxide film by a sputtering method.
  • oxygen introduction treatment to the insulator 280 can be performed at the same time. Specifically, by forming a film of the insulator 282 in an oxygen gas atmosphere with a sputtering apparatus, oxygen can be introduced into the insulator 280 while forming the film of the insulator 282.
  • ions and sputtered particles exist between the target and the substrate.
  • a power source is connected to the target and a potential E0 is applied.
  • a potential E1 such as a ground potential is applied to the substrate.
  • the substrate may be electrically floating.
  • Ions in the plasma are accelerated by the potential difference E2-E0 and collide with the target, so that the particles sputtered from the target are repelled.
  • a film is formed by depositing and depositing the sputtered particles on the surface of the film.
  • some of the ions may recoil by the target, pass through the film formed as recoil ions, and be taken into the insulator 280 which is in contact with the deposition surface.
  • the ions in the plasma are accelerated by the potential difference E2-E1 and impact the film formation surface. At this time, some of the ions reach the inside of the insulator 280.
  • the ions are taken into the insulator 280, a region where the ions are taken in is formed in the insulator 280. That is, when the ions are ions containing oxygen, an excess oxygen region is formed in the insulator 280.
  • the insulator 284 may be formed over the insulator 282.
  • the insulator 284 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a film 290A serving as a hard mask is formed on the insulator 284.
  • tungsten or tantalum nitride may be formed as the hard mask film 290A by a sputtering method.
  • a resist mask 292 is formed on the film 290A to be the hard mask by photolithography (see FIG. 2A).
  • a part of the film 290A to be a hard mask is selectively removed to form a hard mask 290B (see FIG. 2B).
  • a portion of the insulator 284, the insulator 282, and the insulator 280 is selectively removed using the hard mask 290B, an opening exposing the transistor 200 is formed, and an opening 295 is formed. (See Figure 2C). At this time, part of the hard mask 290B may be removed.
  • the openings include, for example, grooves and slits.
  • the area where the opening is formed may be referred to as an opening.
  • the opening may be formed by wet etching, but dry etching is preferable for fine processing.
  • FIG. 3A is an example, and is shown as a batch type cleaning device, but a single-wafer cleaning device using a spin may be used instead.
  • the cleaning treatment includes wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning treatments may be appropriately combined.
  • cleaning treatment may be performed using an aqueous solution of ammonia water, oxalic acid, phosphoric acid, hydrofluoric acid, etc. diluted with carbonated water or pure water, pure water, carbonated water, or the like. Further, ultrasonic cleaning using these aqueous solution, pure water, or carbonated water may be performed. In addition, these washings may be combined appropriately.
  • the batch type cleaning apparatus uses a substrate cassette capable of storing one or more substrates, and the substrate cassette is inserted into a cleaning tank for cleaning.
  • the QDR (Quick Dump Rinsing) cleaning process includes, for example, a first step of supplying pure water or carbonated water in the cleaning tank so that it overflows from the cleaning tank while bubbling nitrogen gas, and a shower-like shape in the cleaning tank.
  • a second step of discharging pure water or carbonated water in the cleaning tank while supplying pure water or carbonated water a third step of rapidly supplying pure water or carbonated water into the cleaning tank, and a cleaning tank
  • a fourth step of supplying pure water or carbonated water so that it overflows from the cleaning tank while bubbling with nitrogen gas is supplying pure water or carbonated water in the cleaning tank so that it overflows from the cleaning tank while bubbling with nitrogen gas.
  • the first step, the second step, the third step, and the fourth step should be one cycle, and the number of cycles should be set appropriately as necessary.
  • the opening 295 may have a columnar shape or an inverted truncated cone shape. By forming the shape without corners, the by-products remaining in the opening 295 can be easily removed.
  • a conductive film 246A is formed so as to cover the opening 295 and the insulator 284.
  • the conductive film 246A it is preferable to use a conductive material containing tungsten, copper, or aluminum as its main component. Further, the conductive film 246A may have a stacked structure (see FIG. 3B).
  • an insulator having a barrier property such as aluminum oxide may be provided only on the side surface of the opening 295.
  • the insulator 284 is exposed by removing a part of the conductive film 246A.
  • CMP processing can be used for this process, for example.
  • an unnecessary structure is removed and the insulator 284 is exposed, so that the conductor 246 remains only in the opening 295.
  • part of the insulator 284 may be removed by the CMP treatment (see FIG. 3C).
  • a conductor 248 is formed over the conductor 246 and the insulator 284.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used.
  • the conductor may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in the opening provided in the insulator.
  • a semiconductor device with favorable reliability can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • the oxide semiconductor included in the transistor 200 has electrical characteristics that are changed by impurities such as hydrogen, water, or a metal oxide, it is preferable to block intrusion of impurities from the outside.
  • the transistor 200 it is preferable to seal the transistor 200 with an insulator having a barrier property.
  • excess oxygen included in the insulator 280 is a structure other than that of the oxide semiconductor of the transistor 200. It is possible to suppress the diffusion to the body.
  • the semiconductor device illustrated in FIG. 4A includes an insulator 247 on a side surface of the opening 295.
  • a barrier property is provided between the insulator 280 having the excess oxygen region and the conductor 246 provided in the insulator 280.
  • the conductor 246 has a function as a plug or a wiring which is electrically connected to the transistor 200.
  • the insulator 247 is provided in contact with the sidewalls of the openings of the insulator 284, the insulator 282, and the insulator 280, and the conductor 246 is formed in contact with the side surface thereof.
  • the transistor 200 is located at least at part of the bottom of the opening, and the conductor 246 is in contact with the transistor 200.
  • the insulator 247 for example, an insulator that can be used for the insulator 282 and the like may be used. In particular, it is preferable to use aluminum oxide or the like formed by the ALD method.
  • the semiconductor device illustrated in FIG. 4B includes an insulator 212 functioning as a barrier layer and an insulator 283 above and below the transistor 200. Further, the insulator 212 and the insulator 283 have a structure in which they are in contact with each other at a side surface of the transistor 200 or a region 297 which is an end portion of the substrate. That is, the semiconductor device illustrated in FIG. 4B has a structure in which the transistor 200 and the insulator 280 including an excess oxygen region are sealed with a barrier layer.
  • the insulator 283 is provided over the insulator 282.
  • the insulator 284 is made of a material having a large etch rate selection ratio with respect to the conductor 248 when the conductor 248 is processed. Therefore, the insulator 284 may be provided over the insulator 283 as needed.
  • silicon nitride can be used as the insulator 212 and the insulator 283, for example.
  • silicon nitride can be used.
  • aluminum oxide, hafnium oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, metal oxides such as neodymium oxide or tantalum oxide, and nitrides such as silicon nitride oxide. can be used.
  • the insulator 283 preferably uses a different film type from the insulator 282. By stacking different film types, it is possible to suppress diffusion of more types of impurities with respect to impurities that enter from the outside. Specifically, aluminum oxide is preferably used for the insulator 282 and silicon nitride is preferably used for the insulator 283.
  • the insulator 283 and the insulator 212 use the same film type.
  • the insulator 283 and the insulator 212 are in contact with each other in the region 297.
  • the adhesion between the insulator 283 and the insulator 212 can be improved.
  • the region 297 may be provided so as to surround the region where the plurality of transistors 200 is provided.
  • a semiconductor device including a transistor including an oxide semiconductor with high on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device including a transistor according to one embodiment of the present invention is a transistor including an oxide semiconductor in a channel formation region.
  • FIG. 5A to 5D are a top view and a cross-sectional view of a semiconductor device including the transistor 200 according to one embodiment of the present invention.
  • FIG. 5A is a top view of the semiconductor device.
  • 5B to 5D are cross-sectional views of the semiconductor device.
  • FIG. 5B is a cross-sectional view of a portion indicated by a chain line of A1-A2 in FIG. 5A.
  • FIG. 5C is a cross-sectional view of a portion indicated by dashed-dotted line A3-A4 in FIG. 5A.
  • FIG. 5D is a cross-sectional view of a portion indicated by dashed-dotted line A5-A6 in FIG. 5A.
  • some elements are omitted for clarity of the drawing.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 214 functioning as an interlayer film, the insulator 216, the insulator 280, the insulator 282, and the insulator 284. Note that the insulator 280 is provided at least in contact with the oxide 230.
  • the transistor 200 includes a conductor 205 arranged over a substrate (not shown) and embedded in an insulator 216, and a conductor 205 over and over the insulator 216.
  • the insulator 222 provided over the body 205, the insulator 224 provided over the insulator 222, and the oxide 230 (the oxide 230a, the oxide 230b, and the oxide provided over the insulator 224).
  • Object 230c) the insulator 250 placed on the oxide 230, the conductor 260 (the conductor 260a and the conductor 260b) placed on the insulator 250, and part of the upper surface of the oxide 230b.
  • a conductor 240a and a conductor 240b which are in contact with the conductor 240a, an insulator 245a over the conductor 240a, and an insulator 245b over the conductor 240b.
  • a metal functioning as an oxide semiconductor is included in the oxide 230 (the oxide 230a, the oxide 230b, and the oxide 230c) including a region where a channel is formed (hereinafter also referred to as a channel formation region).
  • An oxide hereinafter also referred to as an oxide semiconductor is used.
  • the oxide 230 preferably has a laminated structure due to oxides having different chemical compositions.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • oxide 230c a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the oxide 230b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the oxide 230b and the oxide 230c preferably have crystallinity.
  • a CAAC-OS c-axis aligned crystalline oxide semiconductor
  • An oxide having crystallinity such as CAAC-OS has a dense structure with few impurities and defects (such as oxygen vacancies) and high crystallinity. Therefore, extraction of oxygen from the oxide 230b by the source electrode or the drain electrode can be suppressed. Further, even if heat treatment is performed, oxygen extraction from the oxide 230b can be reduced; thus, the transistor 200 is stable against a high temperature (so-called thermal budget) in a manufacturing process.
  • the oxide 230 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked; however, the present invention is not limited to this.
  • a single layer of the oxide 230b, a two-layer structure of the oxide 230a and the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be provided, or oxidation may be performed.
  • Each of the object 230a, the oxide 230b, and the oxide 230c may have a laminated structure.
  • the side surface of the oxide 230b and the side surface of the conductor 240 are preferably substantially perpendicular to the surface where the insulator 224 and the oxide 230a are in contact with each other.
  • the side surface of the oxide 230b and the side surface of the conductor 240 are 60 degrees or more and 95 degrees or less, preferably 88 degrees or more 92 with respect to a surface where the insulator 224 and the oxide 230a are in contact with each other. It is good to set it to below.
  • the upper end portion of the oxide 230 in the channel formation region has a shape having a curvature. That is, in the channel formation region, the top surface and the side surface of the oxide 230 may have a shape which is smoothly connected by a curved surface without forming a corner portion. Since the channel formation region does not have a corner portion, electric field concentration due to the electric field of either or both of the conductor 260 functioning as the first gate electrode and the conductor 205 functioning as the second gate electrode does not occur. The deterioration of the oxide 230 can be suppressed.
  • the upper end portion of the oxide 230 in the region overlapping with the conductor 240 has a smaller curvature than the upper end portion of the oxide 230 in the channel formation region.
  • the above structure can be formed by processing the oxide 230b and the conductor 240 using the same mask. Therefore, the conductor 240 overlaps with the projected area of the oxide 230b, so that a minute transistor can be manufactured.
  • the conductor 260 functions as a first gate electrode (also referred to as a top gate).
  • the transistor 200 is provided by filling the conductor 260 in an opening formed in the insulator 280 or the like.
  • part of the conductive layer to be the conductor 240 is exposed at the bottom of the opening provided in the insulator 280.
  • the conductor 240a and the conductor 240b are formed by removing a region overlapping with the bottom portion of the opening provided in the insulator 280.
  • the end of the conductor 240a and the end of the conductor 240b are flush with the side surface of the opening.
  • the conductor 260 is self-aligned in a region between the conductor 240a and the conductor 240b without aligning the conductor 260. Can be arranged as desired.
  • the top surface of the conductor 260 is substantially aligned with the top surface of the insulator 250 and the top surface of the oxide 230c.
  • the shortest distance between the surface where the conductor 260 and the insulator 250 are in contact with the upper surface of the insulator 222 is the oxide 230b and the oxide. It is preferable that the distance is shorter than the shortest distance between the surface in contact with the object 230a and the upper surface of the insulator 222. That is, in the channel width direction of the transistor 200, the side surface of the oxide 230b is covered with the conductor 260 at least with the insulator 250 interposed therebetween.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the channel formation region of the oxide 230b through the insulator 250 or the like, the electric field of the conductor 260 is changed to the channel formation region of the oxide 230b. It works on the whole. Therefore, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to surround the bottom surface and the side surface of the conductor 260b.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent oxygen contained in the insulator 250 from oxidizing the conductor 260b to reduce the conductivity.
  • a conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260 also functions as a wiring, it is preferable to use a conductor having high conductivity.
  • the conductor 260b can be formed using a conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • the conductor 260 is illustrated as a two-layer structure of the conductor 260a and the conductor 260b, but may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 205 functions as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 200 is changed by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260. (Vth) can be controlled. In particular, by applying a negative potential to the conductor 205, Vth of the transistor 200 can be further increased and off-state current can be reduced. Therefore, applying a negative potential to the conductor 205 can reduce the drain current when the potential applied to the conductor 260 is 0 V, as compared to the case where no potential is applied.
  • the conductor 205 is arranged so as to overlap with the oxide 230 and the conductor 260. Further, the conductor 205 is preferably embedded in the insulator 214 or the insulator 216 and provided.
  • the conductor 205 is preferably provided larger than the channel formation region in the oxide 230 in the channel width direction.
  • the conductor 205 is preferably extended so as to intersect with the channel width direction of the oxide 230.
  • the conductor 205 and the conductor 260 overlap with each other with an insulator provided outside the side surface of the oxide 230 in the channel width direction.
  • the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode electrically surround the channel formation region of the oxide 230.
  • the conductor 205 is illustrated as a structure in which the first conductor and the second conductor are stacked, but the present invention is not limited to this.
  • the conductor 205 may have a single-layer structure or a stacked structure including three or more layers.
  • an ordinal number may be given in the order of formation to distinguish them.
  • the first conductor of the conductor 205 is an impurity such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, or the like), a copper atom, or the like. It is preferable to use a conductive material having a function of suppressing diffusion. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the first conductor of the conductor 205 may be a single layer or a stacked layer of the above conductive material.
  • the first conductor of the conductor 205 may be a stack of tantalum, tantalum nitride, ruthenium, or ruthenium oxide and titanium or titanium nitride.
  • the second conductor of the conductor 205 is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium or titanium nitride and the conductive material.
  • the conductor 205 is extended so that it also functions as wiring.
  • the invention is not limited to this, and a conductor functioning as a wiring may be provided below the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the conductor 240 (conductor 240a and conductor 240b) functions as a source electrode or a drain electrode.
  • TaNxOy is preferably used as the conductor 240.
  • TaNxOy may include aluminum.
  • titanium nitride, a nitride containing titanium and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, or the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when absorbing oxygen.
  • an insulator 245 functioning as a barrier layer may be provided over the conductor 240.
  • the insulator 245 preferably contacts the upper surface of the conductor 240, as shown in FIG. 5B. With such a structure, absorption of excess oxygen in the insulator 280 by the conductor 240 can be suppressed. Further, by suppressing the oxidation of the conductor 240, an increase in contact resistance between the transistor 200 and the wiring can be suppressed. Therefore, the transistor 200 can have favorable electric characteristics and reliability.
  • the insulator 245 preferably has a function of suppressing diffusion of oxygen.
  • the insulator 245 preferably has a function of suppressing diffusion of oxygen as compared with the insulator 280.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed.
  • an insulator containing aluminum nitride may be used.
  • the insulator 250 functions as a first gate insulator.
  • the insulator 250 is preferably arranged in contact with the upper surface of the oxide 230c.
  • the insulator 250 is formed of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, vacant silicon oxide, or the like. Can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • microwave insulating plasma treatment may be performed in an atmosphere containing oxygen after the insulator 250 is formed.
  • hydrogen, water, or impurities which are impurities in the insulator 250 can be removed.
  • the film quality of the insulator 250 is modified, whereby diffusion of hydrogen, water, impurities, or the like can be suppressed. Therefore, diffusion of hydrogen, water, or impurities into the oxide 230 through the insulator 250 is suppressed by a post-process such as formation of a conductive film to be the conductor 260 or a post-process such as heat treatment. be able to.
  • the binding energy of hydrogen atoms and silicon atoms in solid silicon oxide is 3.3 eV
  • the binding energy of carbon atoms and silicon atoms is 3.4 eV
  • the binding energy of nitrogen atoms and silicon atoms is 3.5 eV. Therefore, in order to remove the hydrogen atom bonded to the silicon atom, at least a radical or ion having an energy of 3.3 eV or more is caused to collide with the bonding portion between the hydrogen atom and the silicon atom, whereby the hydrogen atom and the silicon atom are separated from each other. A bond with an atom can be broken.
  • radicals or ions having at least energy higher than binding energy are made to collide with the bond portion between the impurity atom and the silicon atom, so that It is possible to break the bond with the silicon atom.
  • radicals and ions generated by plasma excited by microwaves a ground state O ( 3 P) of an oxygen atom radical, a first excited state O ( 1 D) of an oxygen atom radical, and a monovalent oxygen molecule Cation O 2 + and the like.
  • the energy of O ( 3 P) is 2.42 eV and the energy of O ( 1 D) is 4.6 eV.
  • O 2 + has an electric charge and is accelerated by the potential distribution in the plasma and the bias, the energy is not uniquely determined, but at least the internal energy alone has a higher energy than that of O ( 1 D). To have.
  • radicals such as O ( 1 D) and O 2 + , and ions break the bonds between hydrogen, nitrogen, and carbon atoms in the insulator 250 and the silicon atoms, and hydrogen bonded to the silicon atoms, Nitrogen and carbon can be removed. Further, impurities such as hydrogen, nitrogen, and carbon can be reduced also by heat energy applied to the substrate when performing microwave-excited plasma treatment.
  • O ( 3 P) since O ( 3 P) has low reactivity, it does not react with the insulator 250 and diffuses deep into the film. Alternatively, O ( 3 P) reaches the oxide 230 through the insulator 250 and diffuses into the oxide 230.
  • O ( 3 P) diffused in the oxide 230 approaches the oxygen deficiency containing hydrogen, hydrogen in the oxygen deficiency is released from the oxygen deficiency, and O ( 3 P) enters the oxygen deficiency instead. , Oxygen deficiency is compensated. Therefore, generation of electrons that are carriers can be suppressed in the oxide 230.
  • the ratio of O ( 3 P) to all radicals and ionic species is increased by performing microwave-excited plasma treatment under high pressure conditions.
  • the microwave excitation plasma treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa, more preferably 400 Pa or higher.
  • the oxygen flow rate ratio (O 2 / O 2 + Ar) is 50% or less, preferably 10% or more and 30% or less.
  • an oxide material from which part of oxygen is released by heating is preferably used.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen molecules is 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1.0 ⁇ 10 19 molecules, in TDS (Thermal Desorption Spectroscopy) analysis. / Cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 or more, or 3.0 ⁇ 10 20 molecules / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • oxygen is effectively supplied to the channel formation region of the oxide 230b and the channel of the oxide 230b is formed. Oxygen deficiency in the region can be reduced. Therefore, it is possible to provide a transistor which suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability. Further, the concentration of impurities such as water and hydrogen in the insulator 250 is preferably reduced.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses diffusion of oxygen from the insulator 250 to the conductor 260.
  • oxygen diffusion from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to oxygen in the insulator 250 can be suppressed.
  • the above metal oxide may have a function as a part of the gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a high-k material having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the above metal oxide, a stacked structure having high heat stability and a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during the operation of the transistor while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator functioning as the gate insulator.
  • EOT equivalent oxide film thickness
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use an insulator containing an oxide of one or both of aluminum and hafnium.
  • the metal oxide may have a function as a part of the first gate electrode.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide.
  • the conductor 260 by a sputtering method, the electric resistance value of the metal oxide can be reduced and the conductor can be used.
  • the on-state current of the transistor 200 can be improved without weakening the influence of the electric field from the conductor 260.
  • the leakage current between the conductor 260 and the oxide 230 is maintained. Can be suppressed.
  • the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 can be reduced. It can be easily adjusted appropriately.
  • the insulator 222 and the insulator 224 function as a second gate insulator.
  • the insulator 222 preferably has a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule). Further, the insulator 222 preferably has a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules). For example, the insulator 222 preferably has a function of suppressing diffusion of one or both of hydrogen and oxygen as compared with the insulator 224.
  • an insulator containing an oxide of one or both of aluminum and hafnium, which are insulating materials may be used.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 222 releases oxygen from the oxide 230 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230.
  • the conductor 205 can be prevented from reacting with the insulator 224 and oxygen contained in the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the above insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be formed by stacking silicon oxide, silicon oxynitride, or silicon nitride on these insulators.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • An insulator including a so-called high-k material may be used in a single layer or a stacked layer. As transistors become finer and more highly integrated, thinning of the gate insulator may cause problems such as leakage current. By using a high-k material for the insulator functioning as a gate insulator, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • the insulator 224 in contact with the oxide 230 is preferably desorbed by heating.
  • the insulator 224 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 214, the insulator 216, the insulator 280, the insulator 282, and the insulator 284 function as an interlayer film.
  • the insulator 214 preferably functions as an insulating barrier film which suppresses diffusion of impurities such as water and hydrogen from the substrate side into the transistor 200. Therefore, the insulator 214 has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use an insulating material. Alternatively, an insulating material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used.
  • the insulator 214 it is preferable to use aluminum oxide, silicon nitride, or the like as the insulator 214. Accordingly, impurities such as water and hydrogen can be suppressed from diffusing from the substrate side to the transistor 200 side with respect to the insulator 214. Alternatively, oxygen contained in the insulator 224 or the like can be suppressed from diffusing toward the substrate side of the insulator 214.
  • the insulator 214 may have a stacked structure including two or more layers. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials. For example, a stacked layer of aluminum oxide and silicon nitride may be used.
  • the insulator 214 it is preferable to use silicon nitride formed by a sputtering method. Accordingly, the hydrogen concentration in the insulator 214 can be reduced, and impurities such as water and hydrogen can be further suppressed from diffusing from the substrate side of the insulator 214 to the transistor 200 side.
  • the insulator 216 functioning as an interlayer film preferably has a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as the interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having holes Etc. may be used as appropriate.
  • the insulator 216 has a low hydrogen concentration and a region where oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region) or oxygen released by heating (hereinafter also referred to as excess oxygen). ) are preferred.
  • the insulator 216 silicon oxide formed by a sputtering method is preferably used. Accordingly, hydrogen can be prevented from entering the oxide 230, or oxygen can be supplied to the oxide 230 and oxygen vacancies in the oxide 230 can be reduced. Therefore, it is possible to provide a transistor which suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.
  • the insulator 216 may have a laminated structure.
  • the insulator 216 may be provided with an insulator similar to the insulator 214 at least in a portion in contact with the side surface of the conductor 205.
  • oxidation of the conductor 205 due to oxygen contained in the insulator 216 can be suppressed.
  • the conductor 205 can suppress a decrease in the amount of oxygen contained in the insulator 216.
  • the insulator 280 is provided on the insulator 224, the oxide 230, and the conductor 240. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 functioning as an interlayer film preferably has a low dielectric constant.
  • the insulator 280 is preferably provided using a material similar to that of the insulator 216, for example.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having pores is preferable because a region containing oxygen which is released by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • the insulator 280 preferably has a low hydrogen concentration and has an excess oxygen region or excess oxygen; for example, a material similar to that of the insulator 216 may be used.
  • the insulator 280 may have a stacked structure including two or more layers.
  • the insulator 282 preferably functions as an insulating barrier film that suppresses diffusion of impurities such as water and hydrogen from above into the insulator 280.
  • the insulator 282 preferably has a low hydrogen concentration and has a function of suppressing diffusion of hydrogen, like the insulator 214 and the like.
  • the insulator 282 is preferably in contact with the top surfaces of the conductor 260, the insulator 250, and the oxide 230c.
  • impurities such as hydrogen contained in the insulator 284 and the like can be prevented from entering the insulator 250. Therefore, adverse effects on the electrical characteristics of the transistor and the reliability of the transistor can be suppressed.
  • the insulator 284 preferably has a low dielectric constant similarly to the insulator 216 and the like.
  • the insulator 284 preferably has a reduced concentration of impurities such as water and hydrogen in the film, like the insulator 224 and the like.
  • ⁇ substrate As a substrate for forming the transistor 200, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-mentioned semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, or the like can be given.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate provided with an element may be used.
  • the elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • insulator examples include an insulating oxide, a nitride, an oxynitride, a nitrided oxide, a metal oxide, a metal oxynitride, and a metal nitride oxide.
  • the gate insulator may cause problems such as leakage current.
  • a high-k material for the insulator functioning as a gate insulator it is possible to reduce the voltage during transistor operation while maintaining the physical film thickness.
  • a material having a low relative dielectric constant for the insulator functioning as the interlayer film it is possible to reduce the parasitic capacitance generated between the wirings. Therefore, the material may be selected depending on the function of the insulator.
  • gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon and hafnium are given. And the like, or a nitride containing silicon and hafnium.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, empty Silicon oxide having holes, resin, or the like is used as the insulator having a low relative dielectric constant.
  • a transistor including an oxide semiconductor is surrounded by an insulator (an insulator 214, an insulator 222, an insulator 245, an insulator 282, or the like) having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • the electrical characteristics of the transistor can be stabilized.
  • the insulator having a function of suppressing the penetration of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • Insulators containing lanthanum, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or stacked layers.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide
  • a metal oxide such as tantalum oxide, a metal nitride such as aluminum nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is released by heating.
  • the structure in which silicon oxide or silicon oxynitride having a region containing oxygen which is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • ⁇ conductor aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Further, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even when absorbing oxygen is preferable.
  • a semiconductor having high electric conductivity which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be used.
  • a stacked structure in which the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined may be used.
  • a stacked-layer structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined is used for a conductor functioning as a gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • a conductive material containing the above metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • ⁇ metal oxide As the oxide 230, a metal oxide which functions as an oxide semiconductor is preferably used. The metal oxide applicable to the oxide 230 according to the present invention will be described below.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. Further, in addition to them, gallium, yttrium, tin, etc. are preferably contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten and magnesium.
  • a combination of a plurality of the above-mentioned elements may be used as the element M.
  • metal oxides having nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • Oxide semiconductors are classified into single crystal oxide semiconductors and non-single crystal oxide semiconductors other than those.
  • the non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystal oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), And amorphous oxide semiconductors.
  • CAAC-OS has a crystal structure having a c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having a strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but they are not limited to regular hexagons and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • a lattice arrangement such as a pentagon and a heptagon.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as an (In, M, Zn) layer.
  • the indium in the In layer is replaced with the element M, it can be expressed as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • the crystallinity of a metal oxide might be lowered due to the inclusion of impurities, the generation of defects, or the like; therefore, the CAAC-OS can be referred to as a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is highly heat resistant and highly reliable.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • In-Ga-Zn oxide which is a kind of metal oxide containing indium, gallium, and zinc, may have a stable structure by using the above-described nanocrystal. is there.
  • IGZO tends to have difficulty in crystal growth in the atmosphere, and thus a smaller crystal (for example, the above-mentioned nanocrystal) is used than a large crystal (here, a crystal of several mm or a crystal of several cm).
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • the a-like OS is a metal oxide having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • the transistor When impurities are mixed in the oxide semiconductor, defect levels or oxygen vacancies may be formed. Therefore, when impurities are mixed in the channel formation region of the oxide semiconductor, the electrical characteristics of the transistor including the oxide semiconductor are likely to change and reliability may be deteriorated. If the channel formation region contains oxygen vacancies, the transistor is likely to have normally-on characteristics.
  • the above defect levels may include trap levels.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear and may behave like a fixed charge. Therefore, a transistor including a metal oxide with a high trap level density in a channel formation region might have unstable electrical characteristics.
  • the crystallinity of the channel formation region may be lowered, and the crystallinity of the oxide provided in contact with the channel formation region may be lowered.
  • the stability or reliability of the transistor tends to be deteriorated.
  • the crystallinity of the oxide provided in contact with the channel formation region is low, an interface state is formed, which might deteriorate the stability or reliability of the transistor.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of the above impurity obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the concentration of the above impurities obtained by elemental analysis using EDX in the channel formation region of the oxide semiconductor and its vicinity is 1.0 atomic% or less.
  • the concentration ratio of the impurity to the element M in the channel formation region of the oxide semiconductor and the vicinity thereof is less than 0.10, preferably 0.05. Less than
  • the concentration of the element M used when calculating the concentration ratio may be the concentration in the same region as the region in which the impurity concentration is calculated, or may be the concentration in the oxide semiconductor.
  • the trap level density may be low.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier.
  • a transistor using an oxide semiconductor containing a large amount of hydrogen is likely to have normally-on characteristics.
  • hydrogen in an oxide semiconductor is likely to move due to stress such as heat or an electric field; therefore, when a large amount of hydrogen is contained in the oxide semiconductor, reliability of the transistor might be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the V O H to obtain a sufficiently reduced oxide semiconductor, the moisture in the oxide semiconductor, to remove impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the oxide semiconductor to fill oxygen vacancies (sometimes referred to as oxygenation treatment).
  • the V O H oxide semiconductor impurity is sufficiently reduced such by using a channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • an oxide semiconductor having a low carrier concentration for the transistor it is preferable to use an oxide semiconductor having a low carrier concentration for the transistor.
  • the concentration of impurities in the oxide semiconductor may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon, and the like.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which might cause oxygen deficiency in the oxide semiconductor.
  • the transistor When the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor might have normally-on characteristics. Further, a defect in which hydrogen is contained in an oxygen vacancy may function as a donor and an electron which is a carrier may be generated. In addition, part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor which contains a large amount of hydrogen is likely to have normally-on characteristics.
  • Defects containing hydrogen to an oxygen vacancy can function as a donor of the oxide semiconductor.
  • the oxide semiconductor may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, a carrier concentration which is assumed to be a state where no electric field is applied may be used as a parameter of the oxide semiconductor, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier concentration of the oxide semiconductor in the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and more preferably 1 ⁇ 10 16 cm ⁇ 3. It is more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , further preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the channel formation region is not particularly limited and can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the relationship between the carrier concentration of a semiconductor and the sheet resistance should satisfy the following mathematical expression (1), where n is the carrier concentration, Rs is the sheet resistance, e is the elemental amount, ⁇ is the mobility, and t is the film thickness. It has been known.
  • FIG. 8 shows the relationship between carrier concentration and sheet resistance for 70 types of samples in which various treatments such as bake treatment were performed on oxide semiconductor films formed using sputtering targets having the same composition and carrier concentrations were changed. It is the figure which plotted.
  • data indicated by circles are data of a sample (number of samples: 53) of a single film of an oxide semiconductor film, and data indicated by triangles are data of a silicon oxynitride film on the oxide semiconductor film. It is data of a sample (number of samples: 17) of a laminated film provided with a protective film such as a film.
  • the mobility ⁇ was calculated to be 15 cm 2 / Vs and the film thickness t was 35 nm.
  • the mobility ⁇ is actually a function of the carrier concentration n, but here it is calculated as a constant.
  • the measured values of the carrier concentration and the sheet resistance of the oxide semiconductor film generally satisfy Equation (1) if the oxide semiconductor film is formed by using a sputtering target having the same composition. I understand.
  • FIG. 9A and 9B are diagrams in which the relationship between hydrogen concentration and carrier concentration is plotted for the same 70 types of samples as in FIG.
  • FIG. 9A is a plot of data of a single film sample
  • FIG. 9B is a plot of data of a sample in which a protective film is provided over an oxide semiconductor film.
  • FIGS. 9A and 9B suggest that in an oxide semiconductor, almost all hydrogen in the oxide semiconductor film contributes to generation of carriers (conduction electrons) in the degenerate region. On the other hand, in the non-degenerate region, it is suggested that hydrogen that does not contribute to the generation of carriers (conduction electrons) exists due to the change in the existing form of hydrogen.
  • the calculation results are shown at a temperature of 300K.
  • the Fermi level Ef depends on the carrier concentration n, and the higher the carrier concentration n, the closer to the conduction band lower end (Ec). For example, when the carrier concentration n is 1 ⁇ 10 12 cm ⁇ 3 , the Fermi level Ef is located below the conduction band lower end (Ec) by about 0.4 eV. Moreover, when the carrier concentration n is 1 ⁇ 10 ⁇ 6 cm ⁇ 3 , the Fermi level Ef substantially matches the intrinsic Fermi level (Ei).
  • the Fermi level Ef is approximately the intrinsic Fermi level (Ei).
  • the matching carrier concentration is 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the standard of carrier concentration (donor concentration) in the oxide semiconductor film for obtaining normally-off electrical characteristics is approximately 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the oxide semiconductor can be considered to be substantially i-type. It can be seen from FIG. 10 that the Fermi level Ef when the carrier concentration n is 1 ⁇ 10 16 cm ⁇ 3 exists near the lower end of the conduction band (Ec).
  • a semiconductor device with favorable reliability can be provided. Further, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Further, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption.
  • FIG. 6A shows a top view.
  • FIG. 6B is a cross-sectional view corresponding to the portion indicated by the alternate long and short dash line A1-A2 in FIG. 6A.
  • FIG. 6C is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A3-A4 in FIG. 6A.
  • some elements are omitted for clarity.
  • the semiconductor device illustrated in FIGS. 6A to 6C is different from the semiconductor devices illustrated in FIGS. 5A to 5D in that the oxide 230b has a stacked structure. Further, the oxide 230c is different in that it has a stacked structure. In addition, an insulator 273 and an insulator 274 are different.
  • the oxide 230c may have a laminated structure of two or more layers. For example, in FIGS. 6A-6C, there is a first oxide of oxide 230c and a second oxide of oxide 230c disposed over the first oxide of oxide 230c.
  • the first oxide of the oxide 230c preferably contains at least one of the metal elements forming the metal oxide used for the oxide 230b, and more preferably contains all the metal elements.
  • an In—Ga—Zn oxide is used as the first oxide of the oxide 230c
  • an In—Ga—Zn oxide, a Ga—Zn oxide, or an oxide is used as the second oxide of the oxide 230c. It is preferable to use gallium. With this structure, the density of defect states at the interface between the oxide 230b and the first oxide of the oxide 230c can be reduced.
  • the second oxide of the oxide 230c is preferably a metal oxide that suppresses diffusion or permeation of oxygen more than the first oxide of the oxide 230c.
  • the atomic ratio of In to the metal element which is the main component is determined as a main component in the metal oxide used for the first oxide of the oxide 230c. It is possible to suppress In from diffusing to the insulator 250 side by making the atomic number ratio of In to the metal element that is.
  • the insulator 250 functions as a gate insulator; therefore, when In is mixed in the insulator 250 or the like, the characteristics of the transistor are deteriorated. Therefore, a stacked-layer structure of the oxide 230c makes it possible to provide a highly reliable semiconductor device.
  • the oxide 230b may have a laminated structure of two or more layers. For example, in FIGS. 6A-6C, there is a first oxide of oxide 230b and a second oxide of oxide 230b overlying the first oxide of oxide 230b.
  • the second oxide of the oxide 230b includes the first oxide of the oxide 230b and the conductor 240 (the conductor 240a and the conductor 240b) which functions as a source electrode or a drain electrode. It is good to put it in between.
  • the second oxide of the oxide 230b preferably has a function of suppressing permeation of oxygen.
  • the second oxide of the oxide 230b having a function of suppressing permeation of oxygen between the conductor 240 functioning as a source electrode or a drain electrode and the first oxide of the oxide 230b.
  • the electrical resistance between the conductor 240 and the first oxide of the oxide 230b is reduced, which is preferable. With such a structure, electrical characteristics of the transistor 200 and reliability of the transistor 200 can be improved.
  • the conductor 240 and the first oxide of the oxide 230b are not in contact with each other, it is possible to suppress the conductor 240 from absorbing oxygen of the first oxide of the oxide 230b. By preventing the conductor 240 from being oxidized, it is possible to suppress a decrease in the conductivity of the conductor 240.
  • a metal oxide containing the element M may be used as the second oxide of the oxide 230b.
  • the element M is preferably aluminum, gallium, yttrium, or tin.
  • the second oxide of the oxide 230b preferably has a higher concentration of the element M than the first oxide of the oxide 230b.
  • gallium oxide may be used as the second oxide of the oxide 230b.
  • a metal oxide such as an In-M-Zn oxide may be used as the second oxide of the oxide 230b.
  • the atomic ratio of the element M with respect to In is the element with respect to In in the metal oxide used as the first oxide of the oxide 230b. It is preferably larger than the atomic ratio of M.
  • the thickness of the second oxide of the oxide 230b is preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and 3 nm or less.
  • the second oxide of the oxide 230b preferably has crystallinity. When the second oxide of the oxide 230b has crystallinity, release of oxygen in the first oxide of the oxide 230b can be reduced. For example, in the case where the second oxide of the oxide 230b has a crystal structure such as a hexagonal crystal, release of oxygen in the first oxide of the oxide 230b can be suppressed in some cases.
  • oxygen in the oxide 230 may diffuse into the conductor 240 and the conductor 240 may be oxidized. Oxidation of the conductor 240 is likely to reduce the conductivity of the conductor 240. Note that diffusion of oxygen in the oxide 230 into the conductor 240 can be restated as absorption of oxygen in the oxide 230 by the conductor 240.
  • the oxide 230 diffuses into the conductor 240, so that a different layer may be formed between the conductor 240 and the oxide 230. Since the different layer contains more oxygen than the conductor 240, it is presumed that the different layer has an insulating property.
  • the three-layer structure of the conductor 240, the different layer, and the oxide 230 can be regarded as a three-layer structure including a metal-insulator-semiconductor, and a MIS (Metal-Insulator-Semiconductor) structure. It may be referred to as a diode junction structure mainly including the MIS structure.
  • An insulator 273 having a barrier property may be provided so as to cover the top surface of the conductor 240, the oxide 230a, the oxide 230b, and the side surface of the conductor 240. Note that when the insulator 273 is provided, the insulator 245 does not necessarily have to be provided.
  • a metal element of the conductor 240 is added or oxygen is absorbed in the conductor 240, so that oxygen deficiency occurs. That is, in the vicinity of the surface of the oxide 230 which is in contact with the conductor 240, the resistance may be locally reduced. By reducing the resistance of the region where the oxide 230 and the conductor 240 overlap with each other, the on-state current of the transistor 200 can be improved.
  • excess oxygen included in the insulator 280 diffuses from the side surface of the oxide 230 in a region overlapping with the conductor 240 into the oxide 230, and thus local oxygen generated in the oxide 230 in a region overlapping with the conductor 240. In some cases, the region of low resistance is locally reduced and the on-state current of the transistor 200 is reduced.
  • the insulator 273 it is possible to suppress supply of excess oxygen included in the insulator 280 from the side surface of the oxide 230 in a region overlapping with the conductor 240.
  • excess oxygen contained in the insulator 280 can be supplied to the channel formation region of the oxide 230b through the oxide 230c. Therefore, the oxygen deficiency generated in the channel formation region of the oxide 230 can be efficiently compensated without reducing the resistance-lowering region generated in the vicinity of the surface of the oxide 230 which is in contact with the conductor 240.
  • excess oxygen contained in the insulator 224 diffuses into the oxide 230b through the oxide 230a. That is, excess oxygen can be supplied from the oxide 230a side. Therefore, oxygen vacancies generated in the channel formation region of the oxide 230 can be compensated for while suppressing a decrease in the low resistance region generated in the vicinity of the surface of the oxide 230 in contact with the conductor 240.
  • an aluminum oxide film formed with a sputtering apparatus is preferably used as the insulator 273.
  • excess oxygen can be introduced into the insulator 224 while forming the insulator 273.
  • the insulator 274 may be provided on the insulator 273. Note that the insulator 274 preferably has a function of suppressing diffusion of oxygen, like the insulator 273.
  • the insulator 273 formed by the sputtering method has a low film property. Therefore, the insulator 274 is preferably formed by an ALD method. This is because the ALD method can form a film having excellent step coverage and thickness uniformity, is not easily affected by the shape of the object to be processed, and has good step coverage.
  • FIG. 7A shows a top view.
  • FIG. 7B is a cross-sectional view corresponding to the portion indicated by the dashed-dotted line A1-A2 in FIG. 7A.
  • FIG. 7C is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A3-A4 in FIG. 7A.
  • FIG. 7D is a cross-sectional view corresponding to the portion indicated by dashed-dotted line A5-A6 in FIG. 7A.
  • some elements are omitted for clarity.
  • the insulator 280, the insulator 282, the insulator 283, and the insulator 284 each have an opening portion through which the transistor 200 is exposed. Further, a conductor 246 which functions as a plug connected to the transistor 200 is provided in the opening. Further, an insulator 247 is provided on a side surface of the conductor 246.
  • the conductor 246 has a function as a plug or a wiring which is electrically connected to the transistor 200.
  • the semiconductor device illustrated in FIGS. 7A to 7D includes an insulator 212 and an insulator 283 which function as barrier layers above and below the transistor 200.
  • the insulator 212 and the insulator 283 are in contact with each other in a side surface of the transistor 200 or in a region which is an end portion of the substrate. That is, the semiconductor device illustrated in FIGS. 7A to 7D has a structure in which the transistor 200 and the insulator 280 including an excess oxygen region are sealed with a barrier layer.
  • the region where the insulator 212 and the insulator 283 are in contact may be provided along the scribe line.
  • a region where the insulator 212 and the insulator 283 are in contact with each other may be provided along a matrix where the plurality of transistors are arranged.
  • the region may be provided so as to overlap with the scribe line.
  • the insulator 283 is provided over the insulator 282.
  • the insulator 284 is made of a material having a large etch rate selection ratio with respect to the conductor 248 when the conductor 248 is processed. Therefore, the insulator 284 may be provided over the insulator 283 as needed.
  • the insulator 247 is preferably in contact with the insulator 283.
  • the transistor 200 and the insulator 280 having an excess oxygen region are sealed with a barrier layer.
  • the insulator 247 is provided in contact with the sidewalls of the openings of the insulator 283, the insulator 282, and the insulator 280, and the conductor 246 is formed in contact with the side surface of the insulator 247.
  • the transistor 200 is located at least at part of the bottom of the opening, and the conductor 246 is in contact with the transistor 200.
  • a semiconductor device with good reliability.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device with low power consumption can be provided.
  • FIG. 11 illustrates an example of a semiconductor device (memory device) including the capacitor which is one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 200. At least part of the capacitor 100 or the transistor 300 preferably overlaps with the transistor 200. Accordingly, the occupied area of the capacitor 100, the transistor 200, and the transistor 300 in top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the semiconductor device is, for example, a logic circuit represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), or a DRAM (Dynamic Random Access Memory) or an NVM (Non-Voltage Memory). Can be applied to the memory circuit represented by.
  • a logic circuit represented by a CPU Central Processing Unit
  • a GPU Graphics Processing Unit
  • DRAM Dynamic Random Access Memory
  • NVM Non-Voltage Memory
  • the transistor 200 described in any of the above embodiments can be used as the transistor 200. Therefore, for the transistor 200 and the layer including the transistor 200, the description in the above embodiment can be referred to.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, the memory content can be held for a long time by using the transistor 200 in a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the memory device can be sufficiently reduced.
  • the transistor 200 has favorable electric characteristics at high temperature as compared with a transistor including silicon for a semiconductor layer. For example, the transistor 200 exhibits favorable electric characteristics even in the temperature range of 125 ° C to 150 ° C. In the temperature range of 125 ° C. to 150 ° C., the transistor 200 has a transistor on / off ratio of 10 digits or more. In other words, as compared with a transistor using silicon for a semiconductor layer, the transistor 200 has better characteristics as the on-state current, frequency characteristics, and the like which are examples of transistor characteristics, become higher.
  • the wiring 1001 is electrically connected to the source of the transistor 300
  • the wiring 1002 is electrically connected to the drain of the transistor 300
  • the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200
  • the wiring 1004 is electrically connected to a first gate of the transistor 200
  • the wiring 1006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the other of the source and the drain of the transistor 200 is electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the semiconductor device illustrated in FIG. 11 has a characteristic that electric charge charged in one of the electrodes of the capacitor 100 can be held by switching of the transistor 200, whereby writing, holding, and reading of data can be performed.
  • the transistor 200 is an element provided with a back gate in addition to a source, a gate (top gate), and a drain. That is, since it is a 4-terminal element, MRAM (Magnetoresistive Random Access Memory), ReRAM (Resistive Memory Random Memory 2) and other phase change that utilizes MTJ (Magnetic Tunnel Junction) characteristics are used. Compared with the terminal element, it has a feature that input / output independent control can be easily performed. Further, in the MRAM, ReRAM, and phase change memory, the structure may change at the atomic level when rewriting information. On the other hand, the semiconductor device illustrated in FIGS. 11A and 11B has characteristics that it is excellent in repeated rewriting resistance and has little structural change because it operates by charge or discharge of electrons using a transistor and a capacitor when rewriting information.
  • the semiconductor devices shown in FIG. 11 can be arranged in a matrix to form a memory cell array.
  • the transistor 300 can be used as a reading circuit connected to the memory cell array, a driver circuit, or the like.
  • the semiconductor device shown in FIG. 11 constitutes the memory cell array as described above.
  • an operating frequency of 200 MHz or higher can be realized in a drive voltage of 2.5 V and an evaluation environmental temperature range of ⁇ 40 ° C. to 85 ° C.
  • the transistor 300 is provided over the substrate 311 and serves as a conductor 316 serving as a gate electrode, an insulator 315 serving as a gate insulator, a semiconductor region 313 formed by part of the substrate 311, and a source region or a drain region.
  • the low resistance region 314a and the low resistance region 314b are included.
  • the insulator 315 is arranged on the semiconductor region 313, and the conductor 316 is arranged on the insulator 315.
  • the transistors 300 formed in the same layer are electrically separated by an insulator 312 which functions as an element isolation insulating layer.
  • an insulator similar to the insulator 326 described later and the like can be used as the insulator 312, an insulator similar to the insulator 326 described later and the like can be used.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the substrate 311 includes a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, or the like.
  • a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, or the like.
  • a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. It is also possible to adopt a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 300 may be a HEMT (High Electron
  • the low-resistance region 314a and the low-resistance region 314b impart an n-type conductivity imparting element such as arsenic or phosphorus, or a p-type conductivity imparting boron, in addition to the semiconductor material applied to the semiconductor region 313. Including the element to do.
  • the conductor 316 functioning as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Materials or conductive materials such as metal oxide materials can be used.
  • the work function is determined by the material of the conductor, so the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding properties, it is preferable to stack and use a metal material such as tungsten or aluminum, and it is particularly preferable to use tungsten in terms of heat resistance.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to cover the conductor 316 with the insulator 315 interposed therebetween.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate. Note that an insulator which functions as a mask for forming the protrusion may be provided in contact with the top of the protrusion.
  • an SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 illustrated in FIG. 11 is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the semiconductor device includes a transistor 300 and a transistor 200 which are stacked.
  • the transistor 300 can be formed using a silicon-based semiconductor material and the transistor 200 can be formed using an oxide semiconductor.
  • the semiconductor device illustrated in FIG. 11 can be formed by mixing the silicon-based semiconductor material and the oxide semiconductor in different layers. Further, the semiconductor device shown in FIG. 11 can be manufactured by a process similar to that of a manufacturing device used for a silicon-based semiconductor material, and high integration can be achieved.
  • the capacitive element 100 includes an insulator 114 on an insulator 160, an insulator 140 on the insulator 114, a conductor 110 arranged in an insulator 114 and an opening formed in the insulator 140, and a conductor.
  • An insulator 130 over the insulator 110 and the insulator 140, a conductor 120 over the insulator 130, and an insulator 150 over the conductor 120 and the insulator 130.
  • at least a part of the conductor 110, the insulator 130, and the conductor 120 is arranged in the openings formed in the insulator 114 and the insulator 140.
  • the conductor 110 functions as a lower electrode of the capacitor 100
  • the conductor 120 functions as an upper electrode of the capacitor 100
  • the insulator 130 functions as a dielectric of the capacitor 100.
  • the upper electrode and the lower electrode face each other across the dielectric not only on the bottom surface but also on the side surface.
  • the capacity can be increased. Therefore, the capacitance of the capacitive element 100 can be increased as the depth of the opening is increased. By thus increasing the capacitance per unit area of the capacitive element 100, miniaturization or high integration of the semiconductor device can be promoted.
  • an insulator that can be used for the insulator 280 may be used.
  • the insulator 140 preferably functions as an etching stopper when the opening of the insulator 114 is formed, and an insulator that can be used for the insulator 214 may be used.
  • the shape of the openings formed in the insulator 114 and the insulator 140 as viewed from above may be a quadrangle, a polygonal shape other than the quadrangle, or a shape in which the corners of the polygonal shape are curved.
  • the shape may be circular including an ellipse.
  • it is preferable that the area where the opening and the transistor 200 overlap with each other in the top view is large. With such a structure, the area occupied by the semiconductor device including the capacitor 100 and the transistor 200 can be reduced.
  • the conductor 110 is arranged in contact with the openings formed in the insulator 140 and the insulator 114. It is preferable that the top surface of the conductor 110 substantially coincides with the top surface of the insulator 140. Further, the lower surface of the conductor 110 is in contact with the conductor 152 provided over the insulator 160.
  • the conductor 110 is preferably formed by an ALD method, a CVD method, or the like. For example, a conductor that can be used for the conductor 205 may be used.
  • the insulator 130 is arranged so as to cover the conductor 110 and the insulator 140.
  • the insulator 130 is, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or nitride.
  • Hafnium or the like may be used and can be provided as a stacked layer or a single layer.
  • an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are stacked in this order can be used.
  • a material having a high dielectric strength such as silicon oxynitride or a material having a high dielectric constant (high-k) for the insulator 130.
  • a stacked structure of a material having high dielectric strength and a high dielectric constant (high-k) material may be used.
  • an insulator of a high dielectric constant (high-k) material (a material having a high relative dielectric constant)
  • gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium can be used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and holes are used as materials having high dielectric strength.
  • silicon oxide, resin, and the like are used as materials having high dielectric strength.
  • silicon oxide, resin, and the like laminated in the order of silicon nitride was deposited using ALD (SiN x), silicon oxide was deposited using PEALD method (SiO x), silicon nitride was deposited using ALD (SiN x) Insulated film can be used.
  • the conductor 120 is arranged so as to fill the openings formed in the insulator 140 and the insulator 114.
  • the conductor 120 is electrically connected to the wiring 1005 through the conductor 112 and the conductor 153.
  • the conductor 120 is preferably formed by an ALD method, a CVD method, or the like.
  • a conductor that can be used as the conductor 205 may be used.
  • the transistor 200 since the transistor 200 is configured to use an oxide semiconductor, it has excellent compatibility with the capacitor 100. Specifically, since the off-state current of the transistor 200 including an oxide semiconductor is small, the memory content can be held for a long time by using the transistor 200 in combination with the capacitor 100.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor functioning as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked over the transistor 300 as an interlayer film. Further, in the insulator 320, the insulator 322, the insulator 324, and the insulator 326, a conductor 328 electrically connected to the conductor 153 functioning as a terminal, a conductor 330, and the like are embedded. Note that the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator functioning as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to enhance planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are sequentially stacked on the insulator 354 and the conductor 356.
  • a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like are embedded. Note that the conductor 218 functions as a plug or a wiring which is electrically connected to the transistor 300.
  • the conductor 112 functions as a plug or a wiring which electrically connects the capacitor 100, the transistor 200, or the transistor 300 to the conductor 153 functioning as a terminal.
  • the conductor 153 is provided on the insulator 154, and the conductor 153 is covered with the insulator 156.
  • the conductor 153 is in contact with the top surface of the conductor 112 and functions as a terminal of the capacitor 100, the transistor 200, or the transistor 300.
  • examples of insulators that can be used as the interlayer film include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having an insulating property.
  • the material may be selected depending on the function of the insulator.
  • the insulator 320, the insulator 322, the insulator 326, the insulator 352, the insulator 354, the insulator 212, the insulator 114, the insulator 150, the insulator 156, and the like have insulators with low relative permittivity.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide having holes. , Resin or the like is preferable.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, silicon oxide containing carbon and nitrogen, or silicon oxide having holes. It is preferable to have a laminated structure of a resin. Since silicon oxide and silicon oxynitride are thermally stable, by combining with a resin, a laminated structure having thermal stability and a low relative dielectric constant can be obtained. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic and the like.
  • the resistivity of the insulator provided over or below the conductor 152 or the conductor 153 is 1.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 12 ⁇ cm or more 1. It is preferably 0.0 ⁇ 10 14 ⁇ cm or less, more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the insulator maintains the insulating property and the transistor 200, the transistor 300, the capacitor 100, Further, charges accumulated between wirings of the conductor 152 and the like can be dispersed, and characteristic defects and electrostatic breakdown of a transistor and a semiconductor device including the transistor due to the charges can be suppressed, which is preferable.
  • silicon nitride or silicon nitride oxide can be used as such an insulator.
  • the resistivity of the insulator 160 or the insulator 154 may be set within the above range.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen. Therefore, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used for the insulator 324, the insulator 350, the insulator 210, and the like.
  • Examples of the insulator having a function of suppressing the penetration of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • the insulator containing lanthanum, lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or as a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium.
  • a material containing one or more metal elements selected from ruthenium, ruthenium, and the like can be used.
  • a semiconductor having high electric conductivity which is typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal material, an alloy material, a metal nitride material formed of any of the above materials can be used as the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, the conductor 152, the conductor 153, or the like.
  • a conductive material such as a metal oxide material can be used as a single layer or a stacked layer. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 247 may be provided between the insulator 280 having excess oxygen and the conductor 248.
  • the conductor 248 and the transistor 200 can be sealed with an insulator having a barrier property.
  • the insulator 247 it is possible to prevent the excess oxygen of the insulator 280 from being absorbed by the conductor 248. Further, with the insulator 247, hydrogen which is an impurity can be suppressed from diffusing into the transistor 200 through the conductor 248.
  • the conductor 248 has a function as a plug or a wiring which is electrically connected to the transistor 200 or the transistor 300.
  • the insulator 247 is provided in contact with the sidewalls of the openings of the insulator 284, the insulator 282, and the insulator 280, and the conductor 248 is formed in contact with the side surface of the insulator 247.
  • the conductor 240 is positioned on at least a part of the bottom of the opening, and the conductor 248 is in contact with the conductor 240.
  • the conductor 248 is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 248 may have a stacked structure. Note that the transistor 200 has the structure in which the conductor 248 is provided as a two-layer stacked structure; however, the present invention is not limited to this. For example, the conductor 248 may have a single-layer structure or a stacked structure including three or more layers.
  • the conductor 248 has a stacked-layer structure
  • water, hydrogen, and the like can be given to the conductor which is in contact with the conductor 240 and is in contact with the insulator 280, the insulator 282, and the insulator 284 through the insulator 247.
  • a conductive material having a function of suppressing permeation of impurities For example, it is preferable to use tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like.
  • the conductive material having a function of suppressing permeation of impurities such as water and hydrogen may be used as a single layer or a stacked layer.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductor 248.
  • impurities such as water and hydrogen contained in a layer above the insulator 284 can be suppressed from diffusing into the oxide 230 through the conductor 248.
  • the insulator 247 for example, an insulator that can be used for the insulator 214 and the like may be used.
  • the insulator 247 can suppress impurities such as water and hydrogen contained in the insulator 280 and the like from diffusing into the oxide 230 through the conductor 248.
  • oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 248.
  • the conductor 152 that functions as a wiring may be arranged in contact with the top surface of the conductor 248.
  • a conductive material containing tungsten, copper, or aluminum as its main component is preferably used.
  • the conductor may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material. Note that the conductor may be formed so as to be embedded in the opening provided in the insulator.
  • a semiconductor device including a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • variation in electric characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • FIG. 12 An example of a semiconductor device (memory device) using the semiconductor device which is one embodiment of the present invention is shown in FIG.
  • the semiconductor device illustrated in FIG. 12 includes the transistor 200, the transistor 300, and the capacitor 100 similarly to the semiconductor device illustrated in FIG.
  • the semiconductor device illustrated in FIG. 12 is different from the semiconductor device illustrated in FIG. 11 in that the capacitor 100 is a planar type and the transistors 200 and 300 are electrically connected.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 300 and the transistor 200. At least part of the capacitor 100 or the transistor 300 preferably overlaps with the transistor 200. Accordingly, the occupied area of the capacitor 100, the transistor 200, and the transistor 300 in top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • transistor 200 and the transistor 300 described above can be used as the transistor 200 and the transistor 300. Therefore, the above description can be referred to for the transistor 200, the transistor 300, and layers including these.
  • the wiring 2001 is electrically connected to the source of the transistor 300 and the wiring 2002 is electrically connected to the drain of the transistor 300.
  • the wiring 2003 is electrically connected to one of a source and a drain of the transistor 200
  • the wiring 2004 is electrically connected to a first gate of the transistor 200
  • the wiring 2006 is electrically connected to a second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 2005 is electrically connected to the other of the electrodes of the capacitor 100.
  • a node in which the gate of the transistor 300, the other of the source and the drain of the transistor 200, and one of the electrodes of the capacitor 100 are connected to each other may be referred to as a node FG.
  • the semiconductor device illustrated in FIG. 12 has the characteristic that the potential of the gate (node FG) of the transistor 300 can be held by switching the transistor 200, and thus data can be written, held, and read.
  • the semiconductor devices shown in FIG. 12 can be arranged in a matrix to form a memory cell array.
  • the layer including the transistor 300 has a structure similar to that of the semiconductor device illustrated in FIG. 11, the above description can be referred to for the structure below the insulator 354.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are arranged on the insulator 354.
  • the insulator 210 like the insulator 350, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • a conductor 218 is embedded in the insulator 210, the insulator 212, the insulator 214, and the insulator 216.
  • the conductor 218 functions as a plug or a wiring which is electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 218 is electrically connected to the conductor 316 which functions as a gate electrode of the transistor 300.
  • the conductor 248 also functions as a plug or a wiring which is electrically connected to the transistor 200 or the transistor 300.
  • the conductor 248 is formed by electrically connecting the conductor 240b which functions as the other of the source and the drain of the transistor 200 and the conductor 110 which functions as one of the electrodes of the capacitor 100 through the conductor 248. There is.
  • the planar-type capacitance element 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric. Note that as the conductor 110, the conductor 120, and the insulator 130, those described in the above memory device 1 can be used.
  • the conductor 153 and the conductor 110 are provided in contact with the upper surface of the conductor 248.
  • the conductor 153 is in contact with the top surface of the conductor 248 and functions as a terminal of the transistor 200 or the transistor 300.
  • the conductor 153 and the conductor 110 are covered with the insulator 130, and the conductor 120 is arranged so as to overlap the conductor 110 via the insulator 130. Further, the insulator 114 is provided over the conductor 120 and the insulator 130.
  • FIG. 12A and 12B show an example in which a planar capacitor is used as the capacitor 100, the semiconductor device described in this embodiment is not limited to this.
  • the capacitive element 100 a cylinder type capacitive element 100 as shown in FIG. 11 may be used.
  • FIG. 13 illustrates an example of a memory device using the semiconductor device which is one embodiment of the present invention.
  • the memory device illustrated in FIG. 13 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 is connected to the second gate of the transistor 200.
  • the negative potential of the second gate of the transistor 200 is held in this structure, the first gate-source voltage and the second gate-source voltage of the transistor 400 are 0V.
  • the second gate of the transistor 200 can be supplied without power supply to the transistor 200 and the transistor 400.
  • the negative potential can be maintained for a long time. Accordingly, the memory device including the transistor 200 and the transistor 400 can hold the memory content for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to a gate of the transistor 200, and the wiring 1006 is electrically connected to a second gate (back gate) of the transistor 200. Connected to each other.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100 and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the gate of the transistor 400, and the wiring 1009 is electrically connected to the second gate (back gate) of the transistor 400.
  • Reference numeral 1010 is electrically connected to the drain of the transistor 400.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device shown in FIG. 13 can form a memory cell array by arranging the memory device in a matrix like the memory devices shown in FIGS. 11 and 12. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the transistor 400 may be provided in a smaller number than the transistor 200.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 (a conductor 460a and a conductor 460b) which serves as a first gate electrode, a conductor 405 which serves as a second gate electrode, and an insulator 222 which serves as a gate insulating layer.
  • the conductor 405 is in the same layer as the conductor 205.
  • the oxide 431a and the oxide 432a are in the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are in the same layer as the oxide 230b.
  • the conductor 440 (the conductor 440a and the conductor 440b) is in the same layer as the conductor 240.
  • the insulator 445 (the insulator 445a and the insulator 445b) is the same layer as the insulator 245.
  • the oxide 430c is the same layer as the oxide 230c.
  • the insulator 450 is the same layer as the insulator 250.
  • the conductor 460 is the same layer as the conductor 260.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • the oxide 430c functioning as an active layer of the transistor 400 has reduced oxygen vacancies and reduced impurities such as hydrogen and water. Accordingly, the threshold voltage of the transistor 400 can be higher than 0 V, the off-state current can be reduced, and the drain current when the second gate voltage and the first gate voltage are 0 V can be extremely reduced.
  • a transistor including an oxide as a semiconductor according to one embodiment of the present invention (hereinafter, may be referred to as an OS transistor).
  • an OS memory device a storage device including at least a capacitor and an OS transistor which controls charge and discharge of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 14A shows an example of the configuration of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 has, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying the data signal read from the memory cell. Note that the wiring is a wiring connected to a memory cell included in the memory cell array 1470 and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as the data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has a row decoder, a word line driver circuit, and the like, for example, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the memory device 1400 as power supply voltages. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the memory device 1400.
  • the address signal ADDR is input to the row decoder and the column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes input signals (CE, WE, RE) from the outside and generates control signals for the row decoder and the column decoder.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as necessary.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the structure of the memory cells MC, the number of memory cells MC in one column, and the like. The number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cells MC in one row, and the like.
  • FIG. 14A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • this embodiment is not limited to this.
  • the memory cell array 1470 may be provided so as to overlap with part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • [DOSRAM] 15A to 15C show examples of circuit configurations of memory cells of DRAM.
  • a DRAM including a 1-OS transistor 1-capacitive element memory cell may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • the memory cell 1471 illustrated in FIG. 15A includes the transistor M1 and the capacitor CA. Note that the transistor M1 has a gate (sometimes referred to as a top gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitor CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 is connected.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable to apply a low-level potential to the wiring CAL at the time of writing and reading data.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell 1471 shown in FIG. 15A corresponds to the storage device shown in FIG. That is, the transistor M1 corresponds to the transistor 200, the capacitor CA corresponds to the capacitor 100, the wiring BIL corresponds to the wiring 1003, the wiring WOL corresponds to the wiring 1004, the wiring BGL corresponds to the wiring 1006, and the wiring CAL corresponds to the wiring 1005.
  • the transistor 300 illustrated in FIG. 11 corresponds to the transistor provided in the peripheral circuit 1411 of the memory device 1400 illustrated in FIGS. 14A and 14B.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL like the memory cell 1472 illustrated in FIG. 15B.
  • the memory cell MC may be a memory cell including a transistor having a single gate structure, that is, a transistor M1 having no back gate, like the memory cell 1473 shown in FIG. 15C.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the leak current of the transistor M1 can be made extremely low. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is extremely low, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the sense amplifier is provided so as to overlap the memory cell array 1470 as described above, the bit line can be shortened. As a result, the bit line capacity is reduced and the storage capacity of the memory cell can be reduced.
  • [NOSRAM] 15D to 15G show examples of circuit configurations of gain cell type memory cells each having two transistors and one capacitor.
  • the memory cell 1474 illustrated in FIG. 15D includes a transistor M2, a transistor M3, and a capacitor CB. Note that the transistor M2 has a top gate (may be simply referred to as a gate) and a back gate.
  • a memory device including a gain cell type memory cell in which an OS transistor is used as the transistor M2 may be referred to as a NOSRAM (Nonvolatile Oxide Semiconductor RAM).
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitor CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2 is connected.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitive element CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable that a low-level potential be applied to the wiring CAL during data writing, during data retention, and during data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell 1474 shown in FIG. 15D corresponds to the storage device shown in FIG. That is, the transistor M2 is the transistor 200, the capacitor CB is the capacitor 100, the transistor M3 is the transistor 300, the wiring WBL is the wiring 2003, the wiring WOL is the wiring 2004, the wiring BGL is the wiring 2006, and the wiring CAL is the wiring. 2005, the wiring RBL corresponds to the wiring 2002, and the wiring SL corresponds to the wiring 2001.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL like the memory cell 1475 illustrated in FIG. 15E.
  • the memory cell MC may be a memory cell including a transistor having a single-gate structure, that is, a transistor M2 having no back gate, like the memory cell 1476 shown in FIG. 15F.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are integrated into one wiring BIL like the memory cell 1477 illustrated in FIG. 15G.
  • the transistor 200 can be used as the transistor M2
  • the transistor 300 can be used as the transistor M3
  • the capacitor 100 can be used as the capacitor CB.
  • an OS transistor as the transistor M2
  • the leak current of the transistor M2 can be made extremely low. Accordingly, the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Further, since the leak current is very low, multi-level data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in the channel formation region (hereinafter may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 that functions as a read transistor.
  • the transistor M2 can be provided over the transistor M3 so that the area occupied by the memory cell can be reduced and high integration of the memory device can be achieved.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, the memory cell array 1470 can be formed using only n-type transistors.
  • FIG. 15H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 15H includes transistors M4 to M6 and a capacitor CC.
  • the capacitive element CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring which gives a low-level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitor 100 can be used as the capacitor CC.
  • the leak current of the transistor M4 can be made extremely low.
  • peripheral circuit 1411 the memory cell array 1470, and the like shown in this embodiment are not limited to the above. Arrangement or function of these circuits and wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 16A and 16B An example of a chip 1200 in which a semiconductor device of the present invention is mounted is shown with reference to FIGS. 16A and 16B.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • the technique of integrating a plurality of circuits (systems) into one chip in this way may be referred to as system on chip (SoC).
  • SoC system on chip
  • the chip 1200 has a CPU 1211, a GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • a bump (not shown) is provided on the chip 1200, and is connected to the first surface of a printed circuit board (Printed Circuit Board: PCB) 1201 as shown in FIG. 16B. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the mother board 1203.
  • PCB printed Circuit Board
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM described in any of the above embodiments can be used as the DRAM 1221.
  • the NOSRAM described in any of the above embodiments can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory that temporarily stores data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the memory the above-mentioned NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention or a product-sum operation circuit, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided in the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories included in the CPU 1211 and the GPU 1212, Further, after the calculation in the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the analog-calculation unit 1213 may be provided with the above product-sum calculation circuit.
  • the memory controller 1214 has a circuit that functions as a controller of the DRAM 1221 and a circuit that functions as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with externally connected devices such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). Further, a circuit for network security may be included.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be called a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. Further, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, portable (carry-out) game machines, and the like. Further, a product-sum operation circuit using the GPU 1212 allows deep neural networks (DNN), convolutional neural networks (CNN), recurrent neural networks (RNN), self-encoders, deep Boltzmann machines (DBM), deep belief networks ( The chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module because a technique such as DBN) can be performed.
  • DNN deep neural networks
  • CNN convolutional neural networks
  • RNN recurrent neural networks
  • DBM deep Boltzmann machines
  • the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module because a technique such as DBN) can be performed.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (eg, information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording / playback devices, navigation systems, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various removable storage devices such as a memory card (eg, an SD card), a USB memory, and an SSD (solid state drive).
  • 17A to 17E schematically show some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 17A is a schematic diagram of a USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 17B is a schematic diagram of the external appearance of the SD card
  • FIG. 17C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided over the substrate 1113.
  • the data in the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 of the substrate 1113 or the like.
  • FIG. 17D is a schematic diagram of the external appearance of the SSD
  • FIG. 17E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • the memory chip 1154, the memory chip 1155, and the controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 of the substrate 1153 or the like.
  • the semiconductor device can be used for a processor such as a CPU or a GPU, or a chip.
  • 18A to 18H illustrate specific examples of electronic devices each including a processor such as a CPU or a GPU or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as television devices, monitors for desktop or notebook information terminals, digital signage (digital signage), and large game machines such as pachinko machines.
  • digital signage digital signage
  • large game machines such as pachinko machines.
  • the electronic device including, a digital camera, a digital video camera, a digital photo frame, an electronic book reader, a mobile phone, a portable game machine, a personal digital assistant, a sound reproducing device, and the like.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may include an antenna.
  • the display portion can display images, information, and the like.
  • the antenna may be used for contactless power transmission.
  • the electronic device includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, (Including the function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • a sensor force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, (Including the function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), wireless communication It can have a function, a function of reading a program or data recorded in a recording medium, and the like.
  • 18A to 18H show examples of electronic devices.
  • FIG. 18A illustrates a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display portion 5102, and a touch panel is provided in the display portion 5102 and a button is provided in the housing 5101 as an input interface.
  • the information terminal 5100 can execute an application utilizing artificial intelligence.
  • an application using artificial intelligence for example, an application for recognizing a conversation and displaying the content of the conversation on the display unit 5102, a character input by a user on a touch panel included in the display unit 5102, a graphic, etc. are recognized, An application displayed on the display portion 5102, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • FIG. 18B shows a notebook information terminal 5200.
  • the laptop information terminal 5200 includes a main body 5201 of the information terminal, a display portion 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can execute an application utilizing artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software. Further, by using the notebook information terminal 5200, new artificial intelligence can be developed.
  • a smartphone and a notebook information terminal are shown as examples of the electronic device in FIGS. 18A and 18B, but information terminals other than the smartphone and the notebook information terminal can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, workstations, and the like.
  • FIG. 18C shows a portable game machine 5300 which is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housings 5302 and 5303 can be removed from the housing 5301.
  • an image output to the display portion 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as an operation portion. This allows a plurality of players to play the game at the same time.
  • the chip described in any of the above embodiments can be incorporated in chips provided on the substrates of the housings 5301, 5302, and 5303.
  • FIG. 18D shows a stationary game machine 5400 which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • the mobile game machine 5300 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behaviors of the creatures appearing in the game, and the phenomena occurring in the game are determined by the program included in the game.
  • expressions not limited to game programs are possible. For example, it is possible to express that the contents of the question asked by the player, the progress of the game, the time, and the behavior of the person appearing in the game change.
  • the artificial intelligence can configure the game player as an anthropomorphic person. You can play games.
  • 18C and 18D illustrate a portable game machine and a stationary game machine as examples of the game machine
  • the game machine to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, an arcade game machine installed in an entertainment facility (a game center, an amusement park, etc.), a batting practice pitching machine installed in a sports facility, etc. Is mentioned.
  • the GPU or chip of one embodiment of the present invention can be applied to a large computer.
  • FIG. 18E is a diagram showing a super computer 5500, which is an example of a large computer.
  • FIG. 18F is a diagram showing a rack mount computer 5502 included in the super computer 5500.
  • the super computer 5500 has a rack 5501 and a plurality of rack mount computers 5502.
  • the plurality of computers 5502 are stored in the rack 5501. Further, the computer 5502 is provided with a plurality of boards 5504, and the GPU or the chip described in any of the above embodiments can be mounted on the boards.
  • Supercomputer 5500 is a large computer mainly used for scientific and technological calculations. Scientific and technological calculations require huge amounts of calculations to be processed at high speed, resulting in high power consumption and large chip heat generation.
  • the GPU or the chip of one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized.
  • heat generation from a circuit can be reduced by low power consumption, the influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • 18E and 18F illustrate a supercomputer as an example of a large computer, but the large computer to which the GPU or the chip of one embodiment of the present invention is applied is not limited to this.
  • Examples of large-sized computers to which the GPU or chip of one embodiment of the present invention is applied include computers (servers) that provide services, large-sized general-purpose computers (mainframes), and the like.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile that is a moving object and around a driver's seat of the automobile.
  • FIG. 18G is a diagram showing the vicinity of the windshield in the interior of an automobile, which is an example of a moving body.
  • FIG. 18G shows the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard, and the display panel 5704 attached to the pillar.
  • Display panel 5701 to display panel 5703 can provide various other information by displaying speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, and the like. Further, the display items and layout displayed on the display panel can be appropriately changed according to the preference of the user, and the designability can be improved.
  • the display panels 5701 to 5703 can also be used as a lighting device.
  • the field of view (blind spot) blocked by the pillars can be complemented. That is, by displaying the image from the image pickup device provided outside the automobile, the blind spot can be compensated and the safety can be improved. In addition, by displaying an image that complements the invisible portion, it is possible to confirm the safety more naturally and comfortably.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or the chip of one embodiment of the present invention can be applied as a component of artificial intelligence
  • the chip can be used, for example, in an automatic driving system of an automobile.
  • the chip can be used in a system that performs road guidance, risk prediction, and the like. Information such as road guidance and risk prediction may be displayed on the display panels 5701 to 5704.
  • a car is described as an example of the moving body, but the moving body is not limited to the car.
  • the moving object a train, a monorail, a ship, a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), or the like can be given, and the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be added.
  • FIG. 18H shows an electric refrigerator-freezer 5800 which is an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating a menu based on the food items stored in the electric refrigerator-freezer 5800, the expiration date of the foodstuff, and the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature according to the food.
  • an electric refrigerator-freezer is described as an example of the electric appliance
  • other electric appliances include, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, an air conditioner including an air conditioner, Examples include washing machines, dryers and audiovisual equipment.
  • the electronic device described in this embodiment the function of the electronic device, the application example of the artificial intelligence, the effect, and the like can be appropriately combined with the description of other electronic devices.
  • the semiconductor device 990 has a plurality of transistors 200 manufactured in the same step. Note that the manufactured transistor 200 was designed with a channel length of 60 nm and a channel width of 60 nm. Further, in the semiconductor device 990, the density of the transistors 200 was set to 2.9 pieces / ⁇ m 2 . In addition, a plug connected to the transistor 200 was formed.
  • Example preparation method A method for manufacturing the semiconductor device 990 including the plug structure and the transistor 200 illustrated in FIG. 4A is described below.
  • the transistor 200 was created.
  • a silicon oxide film was formed as the insulator 280 over the transistor 200 by a CVD method.
  • the film to be the insulator 280 was planarized by CMP to form the insulator 280.
  • an aluminum oxide film was formed as the insulator 282 on the insulator 280 by a sputtering method.
  • a silicon nitride film was formed as an insulator 283 on the insulator 282 by a sputtering method. Further, a silicon oxide film was formed as the insulator 284 over the insulator 283 by a CVD method.
  • the insulator 284, the insulator 283, the insulator 282, and part of the insulator 280 were removed, and an opening 295 that exposed part of the transistor 200 was formed.
  • a mask having a rectangular plug shape was used as the sample 1A.
  • Sample 1B used a mask having a round plug shape.
  • the cleaning process was performed only on Sample 1B.
  • QDR Quality Dump Rinsing
  • an aluminum oxide film was formed by the ALD method, and then an etchback process was performed to form the insulator 247 only on the side surface of the opening 295.
  • a titanium nitride film and a tungsten film were continuously formed as a film to be the conductor 246.
  • the semiconductor device 990 was manufactured through the above steps.
  • each sample 1A and sample 1B was subjected to planar observation with respect to each two plugs.
  • Sample 1A-1 and sample 1A-2, or sample 1B-1 and sample 1B-2 respectively.
  • the positions of Sample 1A-1 and Sample 1B-1 were selected from the equivalent exposure areas on each substrate. Further, the positions of Sample 1A-2 and Sample 1B-2 were also selected from the same exposure area on each substrate.
  • the following table shows the mask of each sample and the presence or absence of the cleaning step.
  • FIG. 19 shows the planar STEM observation result of each sample.
  • FIG. 19A shows a plan view of the plug of Sample 1A-1.
  • FIG. 19B shows a plan view of the plug of Sample 1A-2.
  • FIG. 19C shows a plan view of the plug of Sample 1B-1.
  • FIG. 19D shows a plan view of the plug of Sample 1B-2.
  • FIGS. 19A and 19B it was found that a cavity was formed in the opening. It was also confirmed that the formed cavities were concentrated in the corners. In particular, in the plug shown in FIG. 19A, it was confirmed that not only the corners but also large cavities were formed between the side surface of the opening and the conductor, as compared with FIG. 19B.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in this specification.
  • transistors 200 including the oxide semiconductor shown in FIGS. 6A to 6C were manufactured in the same step, transistor characteristics were measured, and variations in transistor characteristics were evaluated.
  • a semiconductor device including the transistor 200 illustrated in FIGS. 6A to 6C is referred to as a sample 2A.
  • the designed values of the channel length and the channel width were each set to 60 nm.
  • the density of the transistors was 2.0 / ⁇ m 2 .
  • the sample 2A will be described below.
  • a target ratio of 3: 4 [atomic ratio] was used, and a stack structure of an In-Ga-Zn oxide formed by a sputtering method was used. Note that the film to be the oxide 230a and the film to be the oxide 230b were formed by continuous film formation.
  • the conductor 240 was formed using a tantalum nitride film.
  • the insulator 250 is formed using a silicon oxynitride film.
  • the conductor 260a was formed using a titanium nitride film.
  • As the conductor 260b a tungsten film was formed. Note that the film to be the conductor 260a and the film to be the conductor 260b were formed by continuous film formation.
  • the value of the gate voltage Vg when the drain current Id 1.0 ⁇ 10 ⁇ 12 [A] was taken as the Shift value (Vsh).
  • FIG. 20A and 20B show normal probability plot diagrams of electrical characteristics of 26 transistors included in the sample 2A.
  • FIG. 20A shows variations in Shift value (Vsh).
  • FIG. 20B shows variations in the on-current (Ion) [ ⁇ A].
  • the average Shift value was ⁇ 0.11 V, and the standard deviation ⁇ showing in-plane variation was 0.035 V.
  • the average value of the on-current is 5.85 ⁇ A, and the value ( ⁇ / average value) obtained by dividing the standard deviation ⁇ , which is an index indicating the in-plane variation of the on-current, by the average value is It was 7.7%.
  • the transistor 200 using the present invention has almost the same value as the variation of the transistor using Si.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in this specification.
  • a transistor 200 including the oxide semiconductor shown in FIGS. 7A to 7D was manufactured and evaluated assuming high voltage driving.
  • the channel width design values (W) are , Each containing a 60 nm transistor.
  • the values of L and W represent design values.
  • a semiconductor device having the transistor 200 will be described below.
  • a target ratio of 3: 4 [atomic ratio] was used, and a stack structure of an In-Ga-Zn oxide formed by a sputtering method was used. Note that the film to be the oxide 230a and the film to be the oxide 230b were formed by continuous film formation.
  • the conductor 240 was formed using a tantalum nitride film.
  • the insulator 250 is formed using a silicon oxynitride film.
  • the conductor 260a was formed using a titanium nitride film.
  • As the conductor 260b a tungsten film was formed. Note that the film to be the conductor 260a and the film to be the conductor 260b were formed by continuous film formation.
  • a temperature stress of 125 ° C. was applied, the initial Id-Vg characteristic was measured at 125 ° C., and the initial Vsh was calculated.
  • the relative variation amount from the initial Vsh was set to ⁇ Vsh, the Vsh value after applying a stress time of 1 hour was measured at 125 ° C., and ⁇ Vsh was calculated from the difference, which was defined as the variation amount.
  • Vd + 4V (Stress)
  • ⁇ Vsh was about ⁇ 10 mV
  • Vd + 5V (Stress)
  • ⁇ Vsh was about ⁇ 100 mV.
  • ⁇ Vsh was about +20 mV
  • ⁇ Vsh was about +60 mV
  • ⁇ Vsh was about +110 mV. .
  • 25A shows the stress time on a log scale
  • FIG. 25B shows the stress time on a linear scale.
  • ⁇ Vsh is about +170 mV
  • a stress (Vg + 5V) at a stress time of 20 hours.
  • ⁇ Vsh was about +220 mV at a stress time of 20 hours.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in this specification.
  • the transistor 200 including the oxide semiconductor shown in FIGS. 7A to 7D was manufactured, and the HC (Hot Carrier) deterioration test and the hysteresis evaluation were performed.
  • HC Het Carrier
  • a semiconductor device having the transistor 200 will be described below.
  • a target ratio of 3: 4 [atomic ratio] was used, and a stack structure of an In-Ga-Zn oxide formed by a sputtering method was used. Note that the film to be the oxide 230a and the film to be the oxide 230b were formed by continuous film formation.
  • the conductor 240 was formed using a tantalum nitride film.
  • the insulator 250 is formed using a silicon oxynitride film.
  • the conductor 260a was formed using a titanium nitride film.
  • As the conductor 260b a tungsten film was formed. Note that the film to be the conductor 260a and the film to be the conductor 260b were formed by continuous film formation.
  • ⁇ Vd + 5V was fixed in the environment of temperature 25 °C.
  • the application of Vg was performed under four conditions of Vth + 0V, Vth + 0.5V, Vth + 1.0V, and Vth + 2V.
  • FIGS. 26A and 26B The results of the HC deterioration test are shown in FIGS. 26A and 26B, and FIGS. 27A and 27B.
  • FIG. 28A, FIG. 28B, FIG. 28C, and FIG. 29A, FIG. 29B, and FIG. 29C show hysteresis evaluation results.
  • the solid line in each figure represents the result of forward sweep.
  • the dashed line represents the result of the backward sweep.
  • the solid line and the broken line overlap, and no difference was found between the forward sweep and the backward sweep. Although not shown, no difference was observed between the forward sweep and the backward sweep in all the elements in the second and third tests.
  • 29A, 29B, and 29C the solid line and the broken line overlap each other, and no difference was found between the forward sweep and the backward sweep. Although not shown, no difference was observed between the forward sweep and the backward sweep in all the elements in the second and third tests. From the above results, in the hysteresis test, no difference was observed between the forward sweep and the backward sweep in all the devices.
  • This embodiment can be implemented by appropriately combining at least a part thereof with other embodiments described in this specification.
  • 200 transistor, 201 substrate, 205 conductor, 210 insulator, 212 insulator, 214 insulator, 216 insulator, 218 conductor, 222 insulator, 224 insulator, 230 oxide, 230a oxide, 230b oxide , 230c oxide, 240 conductor, 240a conductor, 240b conductor, 245 insulator, 245a insulator, 245b insulator, 246 conductor, 246A conductive film, 247 insulator, 248 conductor, 250 insulator, 260 Conductor, 260a conductor, 260b conductor, 273 insulator, 274 insulator, 280 insulator, 282 insulator, 283 insulator, 284 insulator, 290A film, 290B hard mask, 292 resist mask, 295 opening, 297 area, 29 Cleaning equipment

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

信頼性が良好な半導体装置を提供する。酸化物半導体を形成し、酸化物半導体に接する第１の絶縁体を成膜し、第１の絶縁体上に、第２の絶縁体を成膜し、第２の絶縁体上に、第３の絶縁体を成膜し、第３の絶縁体、第２の絶縁体、および第１の絶縁体に、開口部を形成し、開口部内を洗浄し、洗浄された開口部内に導電体を埋め込み、第１の絶縁体は、過剰酸素領域を含むように形成され、第２の絶縁体は、第１の絶縁体よりも、酸素、水素、または水に対する高いバリア性を有するように形成され、開口部は、円柱、または逆円錐の形状になるように加工する。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置、および半導体装置の作製方法に関する。また、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１及び非特許文献２参照）。
　非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
　本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、酸化物半導体を形成し、酸化物半導体に接する第１の絶縁体を成膜し、第１の絶縁体上に、第２の絶縁体を成膜し、第２の絶縁体上に、第３の絶縁体を成膜し、第３の絶縁体、第２の絶縁体、および第１の絶縁体に、開口部を形成し、開口部内を洗浄し、洗浄された開口部内に導電体を埋め込み、第１の絶縁体は、過剰酸素領域を含むように形成され、第２の絶縁体は、第１の絶縁体よりも、酸素、水素、または水に対する高いバリア性を有するように形成され、開口部は、円柱、または逆円錐の形状になるように加工される。
　本発明の一態様は、酸化物半導体を形成し、酸化物半導体に接する第１の絶縁体を成膜し、第１の絶縁体上に、酸素雰囲気下のスパッタリング法により、第２の絶縁体を成膜し、第２の絶縁体上に、第３の絶縁体を成膜し、第３の絶縁体、第２の絶縁体、および第１の絶縁体に、開口部を形成し、開口部内を洗浄し、洗浄された開口部内に導電体を埋め込み、第１の絶縁体は、酸化窒化シリコンであり、第２の絶縁体は、酸化アルミニウムであり、開口部は、円柱、または逆円錐の形状になるように加工される。
　上記において、洗浄された開口部の側面に、第４の絶縁体を形成する工程を有し、第４の絶縁体は、第１の絶縁体よりも、酸素、水素、または水に対する高いバリア性を有する。
　本発明の一態様は、第１の絶縁体を成膜し、第１の絶縁体上に、酸化物半導体を形成し、酸化物半導体に接する第２の絶縁体を成膜し、第２の絶縁体上に、第３の絶縁体を成膜し、第３の絶縁体上に、第４の絶縁体を成膜し、第４の絶縁体、第３の絶縁体、および第２の絶縁体に、開口部を形成し、開口部内を洗浄し、洗浄された開口部内に導電体を埋め込み、第２の絶縁体は、過剰酸素領域を含むように形成され、第２の絶縁体、および第３の絶縁体は、第１の絶縁体よりも、酸素、水素、または水に対する高いバリア性を有するように形成され、第１の絶縁体と第４の絶縁体とは、同じ材質を用いて形成され、第１の絶縁体と第２の絶縁体とは、酸化物半導体の周縁領域で接し、開口部は、円柱、または逆円錐の形状になるように加工される。
　本発明の一態様は、第１の絶縁体を成膜し、第１の絶縁体上に、酸化物半導体を形成し、酸化物半導体に接する第２の絶縁体を成膜し、第２の絶縁体上に、酸素雰囲気下のスパッタリング法により、第３の絶縁体を成膜し、第３の絶縁体上に、第４の絶縁体を成膜し、第４の絶縁体、第３の絶縁体、および第２の絶縁体に、開口部を形成し、開口部内を洗浄し、洗浄された開口部内に導電体を埋め込み、第１の絶縁体、第４の絶縁体は、窒化シリコンであり、第１の絶縁体は、酸化窒化シリコンであり、第２の絶縁体は、酸化アルミニウムであり、第１の絶縁体と第２の絶縁体とは、酸化物半導体の周縁領域で接し、開口部は、円柱、または逆円錐の形状になるように加工される。
　上記において、酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ酸化物である。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、低消費電力の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ、図１Ｂは本発明の一態様に係る半導体装置の上面図および断面図である。
図２Ａ、図２Ｂ、図２Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図３Ａ、図３Ｂ、図３Ｃは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図４Ａ、図４Ｂは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄは本発明の一態様に係る半導体装置の上面図および断面図である。
図６Ａ、図６Ｂ、図６Ｃは本発明の一態様に係る半導体装置の上面図および断面図である。
図７Ａ、図７Ｂ、図７Ｃ、図７Ｄは本発明の一態様に係る半導体装置の上面図および断面図である。
図８はキャリア濃度とシート抵抗の関係を示す図である。
図９Ａ、図９Ｂはキャリア濃度と水素濃度の関係を示す図である。
図１０はキャリア濃度とフェルミレベルの関係を示す図である。
図１１は本発明の一態様に係る記憶装置の構成を示す断面図である。
図１２は本発明の一態様に係る記憶装置の構成を示す断面図である。
図１３は本発明の一態様に係る記憶装置の構成を示す断面図である。
図１４Ａ、図１４Ｂは本発明の一態様に係る記憶装置の構成例を示すブロック図である。
図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄ、図１５Ｅ、図１５Ｆ、図１５Ｇ、図１５Ｈは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図１６Ａ、図１６Ｂは本発明の一態様に係る半導体装置の模式図である。
図１７Ａ、図１７Ｂ、図１７Ｃ、図１７Ｄ、図１７Ｅは本発明の一態様に係る記憶装置の模式図である。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄ、図１８Ｅ、図１８Ｆ、図１８Ｇ、図１８Ｈは本発明の一態様に係る電子機器を示す図である。
図１９Ａ、図１９Ｂ、図１９Ｃ、図１９Ｄは実施例に係る半導体装置の平面を説明する図である。
図２０Ａは、実施例にかかる試料のＳｈｉｆｔ値の正規確率プロットを表す図である。図２０Ｂは、実施例にかかる試料のオン電流の正規確率プロットを表す図である。
図２１Ａは、実施例にかかるＩｄ−Ｖｄ特性を表す図である。図２１Ｂは、実施例にかかるドレイン耐圧ＶｂＬ依存性を表す図である。
図２２Ａは、実施例にかかる＋ＤＢＴ試験結果を表す図である。図２２Ｂは、実施例にかかる＋ＧＢＴ試験結果を表す図である。
図２３Ａは、実施例にかかる＋ＤＢＴ試験結果を表す図である。図２３Ｂは、実施例にかかる＋ＧＢＴ試験結果を表す図である。
図２４Ａ、図２４Ｂは、実施例にかかる＋ＧＢＴ長期試験結果を表す図である。
図２５Ａ、図２５Ｂは、実施例にかかる＋ＧＢＴ長期試験結果を表す図である。
図２６Ａ、図２６Ｂは、実施例にかかるＨＣ劣化試験結果を表す図である。
図２７Ａ、図２７Ｂは、実施例にかかるＨＣ劣化試験結果を表す図である。
図２８Ａ、図２８Ｂ、図２８Ｃは、実施例にかかるヒステリシス評価結果を表す図である。
図２９Ａ、図２９Ｂ、図２９Ｃは、実施例にかかるヒステリシス評価結果を表す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損が形成される場合がある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
　図１は、本発明の一態様に係るトランジスタ２００を有する半導体装置の上面図および断面図である。図１Ａは、当該半導体装置の上面図である。また、図１Ｂは、図１ＡにＬ１−Ｌ２の一点鎖線で示す部位の断面図である。なお、図１に示す半導体装置では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、基板２０１と、トランジスタ２００と、層間膜として機能する絶縁体２８０、絶縁体２８２、および絶縁体２８４と、トランジスタ２００と接続する導電体２４６と、を有する。
　ここで、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。また、酸化物半導体中に、適量値を超えた過剰な酸素を有した状態で、該トランジスタを駆動した場合、過剰な酸素原子の価数が変化し、該トランジスタの電気特性が変動することで、信頼性が悪くなる場合がある。
　従って、トランジスタに用いる酸化物半導体は、不純物、酸素欠損、および、化学量論的組成を満たす酸素よりも多くの酸素（以下、過剰酸素ともいう）がない、高純度真性な酸化物半導体を用いることが好ましい。
　しかしながら、酸化物半導体を用いたトランジスタにおいて、トランジスタを構成する導電体、またはトランジスタと接続するプラグや配線に用いられる導電体に、酸化物半導体の酸素が徐々に吸収され、継時的変化の一つとして、酸素欠損を生じる場合がある。
　そこで、該トランジスタの酸化物半導体の近傍に、過剰酸素領域を有する構造体を設けることが好ましい。酸化物半導体に生じた酸素欠損に、該過剰酸素領域を有する構造体の過剰酸素を拡散することで、該酸素欠損を補償することができる。一方で、上記過剰酸素領域を有する構造体の過剰酸素が、適量値を超えて拡散した場合、過剰に供給された酸素は、酸化物半導体の構造を変化させる場合がある。
　具体的には、トランジスタ２００の近傍に設けられる層間膜として機能する絶縁体２８０に、酸素を含む絶縁体を用いる。特に、絶縁体２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物（以下、過剰酸素領域を有する絶縁体材料ともいう）とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２８０に過剰酸素領域を設けるには、絶縁体２８０に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入し、酸素を過剰に含有する領域を形成する。
　具体的に、酸素導入処理の一例として、絶縁体２８０上に、スパッタリング装置を用いて、金属酸化物を積層する方法がある。例えば、絶縁体２８２を成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁体２８２を成膜しながら、絶縁体２８０に酸素を導入することができる。
　特に、絶縁体２８０として、酸化窒化シリコンを用い、絶縁体２８２として、酸化アルミニウムを用いることが好ましい。酸化窒化シリコン膜上に、スパッタリング法により酸化アルミニウム膜を成膜することで、被成膜物である酸化シリコンに過剰酸素領域を形成することができる。
　また、酸化アルミニウムは、酸素の拡散を抑制する機能（以下、バリア性ともいう）を有する場合がある。特に、酸化窒化シリコンと比較した場合、酸化アルミニウムは、酸素、または、水、水素などの不純物の拡散を抑制する機能を有する。
　なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、当該不純物、または当該酸素のいずれか一またはすべての拡散を抑制する機能とする。また、水素または酸素の拡散を抑制する機能を有する膜を、水素または酸素が透過しにくい膜、水素または酸素の透過性が低い膜、水素または酸素に対してバリア性を有する膜、水素または酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
　従って、絶縁体２８２に、酸化アルミニウムを用いることで、水、水素などの不純物が、絶縁体２８２よりも上方からトランジスタ２００側に拡散するのを抑制することができる。
　一方、酸化アルミニウム膜などの金属酸化物膜上に、金属層を設ける場合、金属酸化物に対する金属膜のエッチレートの選択比が小さくなる場合がある。そこで、金属酸化物を用いた絶縁体２８２上に、絶縁体２８４を設けるとよい。絶縁体２８４は、絶縁体２８４上に金属層を設ける場合、金属層に対するエッチレートの選択比が大きい材質を用いるとよい。
　また、絶縁体２８０、絶縁体２８２、および絶縁体２８４の積層体は、トランジスタ２００を露出する開口部２９５を有する。開口部２９５には、トランジスタ２００と接する導電体２４６が埋め込まれている。なお、導電体２４６と、積層体との間に、バリア性を有する絶縁体を設けてもよい。
　開口部２９５は、上面視において、角部を有さない形状で設けることが好ましい。具体的には、投影面積が円形状、または、楕円形状とする。つまり、開口部２９５は、円柱形状、逆円錐台形状とする。従って、開口部２９５内に設けられる導電体２４６は、円柱、逆円錐台となることが好ましい。
　また、絶縁体２８４、および導電体２４６上に、導電体２４６と接続する配線として機能する導電体２４８を設けてもよい。
＜半導体装置の作製方法＞
　次に、図１に示す、本発明の一態様に係るトランジスタ２００を有する半導体装置の作製方法を、図２Ａ乃至図３Ｃを用いて説明する。図２Ａ乃至図３Ｃは、本発明の一態様に係るトランジスタ２００を有する半導体装置の断面図である。なお、図２Ａ乃至図３Ｃに示す半導体装置では、図の明瞭化のために一部の要素を省いている。
　まず、基板２０１上に、酸化物半導体を有するトランジスタ２００を形成する。
　続いて、トランジスタ２００の近傍に、絶縁体２８０を成膜する。例えば、絶縁体２８０となる絶縁膜として、ＣＶＤ法、またはスパッタリング法によって酸化窒化シリコンを成膜するとよい。また、絶縁体２８０は、多層構造としてもよい。例えば、スパッタリング法によって酸化シリコン膜を成膜し、当該酸化シリコン膜上に、ＣＶＤ法によって酸化シリコン膜を成膜する構造としてもよい。
　また、絶縁体２８０にＣＭＰ（化学的機械研磨）処理を行い、上面が平坦な絶縁体２８０を形成してもよい。つまり、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。本構造とすることで、絶縁体２８０よりも上方に配置する膜の被膜性が向上する。従って、絶縁体２８２が、断膜することなく、トランジスタ２００と絶縁体２８０とを封止することができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。従って、熱ＣＶＤ法を用いることで、欠陥の少ない膜が得られる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　次に、絶縁体２８０上に、絶縁体２８２を成膜する。絶縁体２８２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　絶縁体２８２としては、例えば、スパッタリング法によって、酸化アルミニウム膜を成膜することが好ましい。また、絶縁体２８２は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウム膜を成膜し、当該酸化アルミニウム膜上に、スパッタリング法によって窒化シリコンを成膜する構造としてもよい。
　絶縁体２８０上に、金属酸化物である絶縁体２８２を、スパッタリング法により、積層することで、絶縁体２８０への酸素導入処理を同時に行うことができる。具体的には、スパッタリング装置を用いて、酸素ガス雰囲気下で、絶縁体２８２の成膜を行うことで、絶縁体２８２を成膜しながら、絶縁体２８０に酸素を導入することができる。
　スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットには、電源が接続されており、電位Ｅ０が与えられる。また、基板には、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
　プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を通過し、被成膜面と接する絶縁体２８０に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁体２８０内部まで到達する。イオンが絶縁体２８０に取り込まれることにより、イオンが取り込まれた領域が絶縁体２８０に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２８０に過剰酸素領域が形成される。
　次に絶縁体２８２上に、絶縁体２８４を成膜してもよい。絶縁体２８４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　次に、絶縁体２８４上に、ハードマスクとなる膜２９０Ａを形成する。例えば、ハードマスクとなる膜２９０Ａとして、タングステン、または窒化タンタルをスパッタリング法で形成するとよい。
　次に、ハードマスクとなる膜２９０Ａ上にフォトリソグラフィ法によりレジストマスク２９２を形成する（図２Ａ参照。）。
　レジストマスク２９２を用いて、ハードマスクとなる膜２９０Ａの一部を選択的に除去することで、ハードマスク２９０Ｂを形成する（図２Ｂ参照。）。
　なお、本工程において、ハードマスク２９０Ｂを用いて絶縁体２８０、絶縁体２８２、絶縁体２８４の積層体の加工を行うことで、開口部２９５の形状に不要なエッチング（ＣＤロスともいう）の形成を抑制することができる。
　次に、ハードマスク２９０Ｂを用いて、絶縁体２８４、絶縁体２８２、および絶縁体２８０の一部を選択的に除去し、トランジスタ２００を露出する開口を形成し、開口部２９５を形成する。（図２Ｃ参照）。なお、このとき、ハードマスク２９０Ｂの一部が除去されてもよい。
　なお、開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　なお、当該工程において、絶縁体２８２に用いた金属酸化物が、エッチングガスと反応し、副生成物となり、開口部２９５の内部に残存する場合がある。そこで、ハードマスク２９０Ｂを除去した後、洗浄装置２９９を用いて、洗浄処理を行う（図３Ａ参照）。なお、図３Ａは、一例であり、バッチ式を模した洗浄装置として示したが、他にもスピンを用いた枚葉式の洗浄機などを用いてもよい。
　洗浄処理としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄処理を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、フッ化水素酸などを炭酸水または純水で希釈した水溶液、純水、炭酸水などを用いて洗浄処理を行ってもよい。また、これらの水溶液、純水、または炭酸水を用いた超音波洗浄を行ってもよい。また、これらの洗浄を適宜組み合わせて行ってもよい。
　例えば、上記水溶液、純水、または炭酸水を用いて、バッチ式洗浄装置により、ＱＤＲ（Ｑｕｉｃｋ　Ｄｕｍｐ　Ｒｉｎｓｉｎｇ）洗浄を行うとよい。バッチ式洗浄装置は、１以上の基板を格納することができる基板カセットを使用し、該基板カセットを洗浄槽に挿入して洗浄する。
　ＱＤＲ（Ｑｕｉｃｋ　Ｄｕｍｐ　Ｒｉｎｓｉｎｇ）洗浄工程は、例えば、洗浄槽内の純水または炭酸水を窒素ガスによるバブリングをしながら洗浄槽から溢れるように供給する第１のステップと、洗浄槽内にシャワー状の純水または炭酸水を供給しながら洗浄槽内の純水または炭酸水を排出する第２のステップと、洗浄槽内に純水または炭酸水を急速に供給する第３のステップと、洗浄槽内の純水または炭酸水を窒素ガスによるバブリングをしながら洗浄槽から溢れるように供給する第４のステップと、を含む。
　第１のステップ、第２のステップ、第３のステップおよび第４のステップを１サイクルとし、必要に応じて、適宜サイクル数を設定するとよい。
　また、開口部２９５は、円柱形状、または逆円錐台形状とするとよい。角部のない形状とすることで、開口部２９５内に残存した副生成物の除去が容易となる。
　次に、開口部２９５、および絶縁体２８４を覆って、導電膜２４６Ａを成膜する。導電膜２４６Ａは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電膜２４６Ａは積層構造としてもよい（図３Ｂ参照）。
　ここで、導電膜２４６Ａを設ける前に、酸化アルミニウムなどのバリア性を有する絶縁体を、開口部２９５の側面にのみ設けてもよい。
　次に、導電膜２４６Ａの一部を除去することで、絶縁体２８４を露出する。当該工程には、例えば、ＣＭＰ処理を用いることができる。ＣＭＰ処理により、不要な構造体を除去し、絶縁体２８４を露出させることで、開口部２９５のみに、導電体２４６が残存する。なお、当該ＣＭＰ処理により、絶縁体２８４の一部が除去される場合がある（図３Ｃ参照）。
　続いて、導電体２４６、および絶縁体２８４上に導電体２４８を形成する。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　以上より、図１に示すトランジスタ２００を有する半導体装置を作製することができる。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
＜半導体装置の応用例＞
　以下では、図４を用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　トランジスタ２００が有する酸化物半導体は、水素、水、または金属酸化物などの不純物により電気特性が変動する蓋然性が高くなるため、外部から不純物の侵入を遮断することが好ましい。
　そこで、バリア性を有する絶縁体を用いて、トランジスタ２００を封止することが好ましい。また、バリア性を有する絶縁体を用いて、トランジスタ２００と、過剰酸素領域を有する絶縁体２８０と、を封止することで、絶縁体２８０が有する過剰酸素がトランジスタ２００の酸化物半導体以外の構造体へ拡散することを抑制することができる。
　なお、図４に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
［半導体装置の応用例１］
　図４Ａに示す半導体装置は、開口部２９５の側面に、絶縁体２４７を有する。
　酸化物半導体を含むトランジスタ２００の近傍に、過剰酸素領域を有する絶縁体２８０を設けた場合、該過剰酸素領域を有する絶縁体２８０と、絶縁体２８０に設ける導電体２４６との間に、バリア性を有する絶縁体２４７を設けることで、導電体２４６の酸化を抑制することができる。また、過剰酸素が導電体２４６に吸収されることで、絶縁体２８０の過剰酸素量が低減することを抑制することができる。
　特に、図４Ａに示すように、絶縁体２４７と、絶縁体２８２とが接して設けられることで、絶縁体２８０が有する過剰酸素が、絶縁体２８２よりも上方に拡散することを抑制することができる。従って、過剰酸素を効率よくトランジスタ２００が有する酸化物半導体へと供給することができる。また、絶縁体２８２よりも上方から、トランジスタ２００へ、不純物が拡散することを抑制することができる。
　なお、導電体２４６は、トランジスタ２００と電気的に接続するプラグ、または配線としての機能を有する。
　具体的には、絶縁体２８４、絶縁体２８２、および絶縁体２８０の開口の側壁に接して、絶縁体２４７が設けられ、その側面に接して導電体２４６が形成されている。当該開口の底部の少なくとも一部にはトランジスタ２００が位置しており、導電体２４６は、トランジスタ２００と接する。
　絶縁体２４７としては、例えば、絶縁体２８２等に用いることができる絶縁体を用いればよい。特に、ＡＬＤ法により成膜した酸化アルミニウムなどを用いることが好ましい。
［半導体装置の応用例２］
　図４Ｂに示す半導体装置は、トランジスタ２００の上下にバリア層として機能する絶縁体２１２、および絶縁体２８３を有する。また、絶縁体２１２と絶縁体２８３とは、トランジスタ２００の側面、または基板の端部となる領域２９７において、接する構造を有する。つまり、図４Ｂに示す半導体装置は、トランジスタ２００と過剰酸素領域を有する絶縁体２８０とを、バリア層により封止する構造を有する。
　なお、絶縁体２８３は、絶縁体２８２上に設ける。絶縁体２８４は、導電体２４８を加工する場合に、導電体２４８に対し、エッチレートの選択比が大きい材質を用いている。従って、絶縁体２８４は、必要に応じて絶縁体２８３上に設けるとよい。
　絶縁体２１２、および絶縁体２８３として、例えば、窒化シリコンを用いることができる。また、他にも、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンなど窒化物を用いることができる。
　なお、絶縁体２８３は、絶縁体２８２と、異なる膜種を用いることが好ましい。異なる膜種を積層することで、外部から侵入する不純物に対し、より多くの種類の不純物の拡散を抑制することができる。具体的には、絶縁体２８２には、酸化アルミニウムを用い、絶縁体２８３には、窒化シリコンを用いるとよい。
　また、絶縁体２８３と、絶縁体２１２は、同じ膜種を用いることが好ましい。絶縁体２８３と絶縁体２１２は、領域２９７で接する。絶縁体２８３と絶縁体２１２とに、同じ膜種を用いることで、絶縁体２８３と絶縁体２１２との密着性を高めることができる。
　ここで、図では、便宜上、１個のトランジスタ２００を封止する説明を行ったが、本構造に限らない。複数のトランジスタ２００を設けた領域を囲うように領域２９７を設けてもよい。
　上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様に係るトランジスタを有する半導体装置の一例について説明する。本発明の一態様に係るトランジスタを有する半導体装置は、チャネル形成領域に酸化物半導体を有するトランジスタである。
＜半導体装置の構成例＞
　図５Ａ乃至図５Ｄは、本発明の一態様に係るトランジスタ２００を有する半導体装置の上面図および断面図である。図５Ａは、当該半導体装置の上面図である。また、図５Ｂ乃至図５Ｄは、当該半導体装置の断面図である。ここで、図５Ｂは、図５ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図５Ｃは、図５ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、図５Ｄは、図５ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図５Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、および絶縁体２８４と、を有する。なお、絶縁体２８０は、少なくとも、酸化物２３０と接して設けられる。
［トランジスタ２００］
　図５Ａ乃至図５Ｄに示すように、トランジスタ２００は、基板（図示せず。）の上に配置され、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４０ａおよび導電体２４０ｂと、導電体２４０ａ上の絶縁体２４５ａと、導電体２４０ｂ上の絶縁体２４５ｂと、を有する。
　また、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いる。
　なお、チャネル形成領域として機能する酸化物半導体は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
　なお、酸化物２３０は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。
　また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。
　また、酸化物２３０ｂおよび酸化物２３０ｃは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。従って、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。また、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるため、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定する。
　なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃのそれぞれが積層構造を有していてもよい。
　また、図５Ｄに示すように、少なくとも酸化物２３０ｂの側面、および導電体２４０の側面は、絶縁体２２４と酸化物２３０ａとが接する面に対し、概略垂直であることが好ましい。具体的には、図５Ｄにおいて、酸化物２３０ｂの側面および導電体２４０の側面は、絶縁体２２４と酸化物２３０ａとが接する面に対し、６０度以上９５度以下、好ましくは、８８度以上９２度以下とするとよい。
　また、図５Ｃに示すように、チャネル形成領域における酸化物２３０の上端部は、曲率を有する形状とすることが好ましい。つまり、チャネル形成領域において、酸化物２３０の上面と側面とは、角部を形成することなく、曲面によりなだらかに繋がる形状とするとよい。チャネル形成領域に、角部を有さないため、第１のゲート電極として機能する導電体２６０、または第２のゲート電極として機能する導電体２０５いずれか一方または双方の電界による電界集中が生じず、酸化物２３０の劣化を抑制することができる。
　一方、図５Ｄに示すように、導電体２４０と重畳する領域の酸化物２３０の上端部は、チャネル形成領域における酸化物２３０の上端部よりも、曲率が小さい形状とすることが好ましい。上記構造は、酸化物２３０ｂと、導電体２４０とを、同じマスクを用いて加工することで形成することができる。従って、酸化物２３０ｂの投影面積内に導電体２４０が重畳するため、微細なトランジスタを作成することができる。
　導電体２６０は、第１のゲート電極（トップゲートともいう。）として機能する。
　ここで、トランジスタ２００は、導電体２６０を、絶縁体２８０などに形成されている開口に埋めることで設ける。また、当該開口を設ける工程において、絶縁体２８０に設ける開口の底部に、導電体２４０となる導電層の一部が露出する。導電体２４０となる導電層において、絶縁体２８０に設けた開口の底部と重畳する領域を除去することで、導電体２４０ａ、および導電体２４０ｂが形成される。
　従って、導電体２４０ａの端部と、導電体２４０ｂの端部は、開口部の側面と同一面上となる。導電体２６０を、絶縁体２８０に設けた開口に、絶縁体２５０などを介して埋め込むことで、導電体２４０ａと導電体２４０ｂとの間の領域に、導電体２６０を位置合わせすることなく自己整合的に配置することができる。
　また、図５Ｂ、または図５Ｃに示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致している。
　また、図５Ｃに示すように、導電体２６０と酸化物２３０とが重畳しない領域において、導電体２６０と絶縁体２５０とが接する面と絶縁体２２２の上面に対する最短距離は、酸化物２３０ｂと酸化物２３０ａとが接する面と絶縁体２２２の上面に対する最短距離よりも、短いことが好ましい。つまり、トランジスタ２００のチャネル幅方向において、酸化物２３０ｂの側面が、少なくとも絶縁体２５０を介して、導電体２６０により、覆われている構造を有する。
　ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界が酸化物２３０ｂのチャネル形成領域全体に作用する。従って、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。
　なお、導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂには、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
　図５Ａ乃至図５Ｄでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２０５は、第２のゲート（ボトムゲートともいう。）電極として機能する。
　また、導電体２０５がゲート電極として機能する場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４または絶縁体２１６に埋め込まれて設けることが好ましい。
　なお、チャネル幅方向において、導電体２０５は、酸化物２３０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図５Ｃに示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交差して、延伸していることが好ましい。
　ここで、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　また、図５Ａ乃至図５Ｄでは、導電体２０５を、第１の導電体と第２の導電体とを積層する構成として示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　ここで、導電体２０５の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２０５の第１の導電体に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５の第１の導電体としては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５の第１の導電体は、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムと、チタンまたは窒化チタンとの積層としてもよい。
　また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと、当該導電性材料との積層としてもよい。
　また、図５Ｃに示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　導電体２４０（導電体２４０ａ、および導電体２４０ｂ）は、ソース電極またはドレイン電極として機能する。
　導電体２４０としては、例えば、ＴａＮｘＯｙを用いることが好ましい。なお、ＴａＮｘＯｙはアルミニウムを含んでもよい。また、例えば、窒化チタン、チタンとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体２４０上に、バリア層として機能する絶縁体２４５を設けるとよい。
　絶縁体２４５は、図５Ｂに示すように、導電体２４０の上面に接することが好ましい。当該構成にすることで、導電体２４０による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４０の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　従って、絶縁体２４５は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２４５は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。
　絶縁体２４５としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２４５としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
　絶縁体２５０は、第１のゲート絶縁体として機能する。
　絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　なお、絶縁体２５０を成膜した後に、酸素を含む雰囲気下にて、マイクロ波励起プラズマ処理を行ってもよい。マイクロ波励起プラズマ処理を行うことにより、絶縁体２５０中の不純物である、水素、水、または不純物を除去することができる。さらに、マイクロ波励起プラズマ処理を行うことにより、絶縁体２５０の膜質を改質することで、水素、水、または不純物等の拡散を抑制することができる。従って、導電体２６０となる導電膜の成膜などの後工程、または熱処理などの後処理により、絶縁体２５０を介して、水素、水、または不純物が、酸化物２３０へ拡散することを抑制することができる。
　例えば、固体の酸化シリコンにおける水素原子とシリコン原子の結合エネルギーは３．３ｅＶ、炭素原子とシリコン原子の結合エネルギーは３．４ｅＶ、窒素原子とシリコン原子の結合エネルギーは３．５ｅＶ、である。従って、シリコン原子と結合した水素原子を取り除くには、少なくとも、３．３ｅＶ以上のエネルギーを持つラジカル、またはイオンを、水素原子とシリコン原子との結合部に衝突させることで、水素原子と、シリコン原子との結合を切断することができる。
　なお、窒素、および炭素などの他の不純物についても、同様に、少なくとも、結合エネルギー以上のエネルギーを持つラジカル、またはイオンを、不純物原子とシリコン原子との結合部に衝突させることで、不純物原子とシリコン原子との結合を切断することができる。
　ここで、マイクロ波で励起したプラズマにより発生するラジカル、およびイオンとして、酸素原子ラジカルの基底状態Ｏ（３Ｐ）、酸素原子ラジカルの第一励起状態Ｏ（１Ｄ）、および酸素分子の一価のカチオンＯ２ ＋等がある。Ｏ（３Ｐ）のエネルギーは、２．４２ｅＶ、Ｏ（１Ｄ）のエネルギーは、４．６ｅＶ、である。また、Ｏ２ ＋は電荷をもつために、プラズマ中の電位分布、およびバイアスにより加速されるため、エネルギーは一意に定まらないが、少なくとも、内部エネルギーのみでも、Ｏ（１Ｄ）より高いエネルギーを持つ。
　つまり、Ｏ（１Ｄ）、およびＯ２ ＋等のラジカル、およびイオンは、絶縁体２５０中の水素、窒素、および炭素原子と、シリコン原子との結合を切断し、シリコン原子と結合した水素、窒素、および炭素を除去することができる。また、マイクロ波励起プラズマ処理を行う際に、基板に加わる熱エネルギー等によっても、水素、窒素、および炭素などの不純物を低減することができる。
　一方、Ｏ（３Ｐ）は、反応性が低いため、絶縁体２５０では反応せず、膜中深くまで拡散する。または、Ｏ（３Ｐ）は絶縁体２５０を介して、酸化物２３０へと到達し、酸化物２３０中に拡散する。酸化物２３０中に拡散したＯ（３Ｐ）が、水素が入った酸素欠損に近接すると、酸素欠損中の水素は酸素欠損から放出され、代わりにＯ（３Ｐ）が酸素欠損に入ることで、酸素欠損は補償される。従って、酸化物２３０中で、キャリアである電子の生成を抑制することができる。
　なお、全体のラジカル、およびイオン種に対するＯ（３Ｐ）の割合は、マイクロ波励起プラズマ処理を、圧力が高い条件で行うことにより、増加する。酸化物２３０中の酸素欠損を補償するためには、Ｏ（３Ｐ）の割合が多い方が好ましい。従って、マイクロ波励起プラズマ処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ、さらに好ましくは４００Ｐａ以上とすればよい。また、酸素流量比（Ｏ２／Ｏ２＋Ａｒ）が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、絶縁体２５０は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給し、酸化物２３０ｂのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁体２５０中の水、水素などの不純物濃度は、低減されていることが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　なお、上記金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、上記金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と上記金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。
　また、上記金属酸化物は、第１のゲート電極の一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、上記金属酸化物として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。
　上記金属酸化物を有することで、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。また、絶縁体２５０と、上記金属酸化物との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。また、絶縁体２５０、および上記金属酸化物との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
　絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　酸化物２３０と接する絶縁体２２４は、絶縁体２５０と同様に、加熱により酸素を脱離することが好ましい。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、絶縁体２８４は層間膜として機能する。
　絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。したがって、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。
　例えば、絶縁体２１４として、酸化アルミニウム、窒化シリコンなどを用いることが好ましい。これにより、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４よりも基板側に、拡散するのを抑制することができる。なお、絶縁体２１４は、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、酸化アルミニウムと窒化シリコンとの積層としてもよい。
　また、例えば、絶縁体２１４として、スパッタリング法を用いて成膜した、窒化シリコンを用いることが好ましい。これにより、絶縁体２１４中の水素濃度を低くすることができ、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのをより抑制することができる。
　層間膜として機能する絶縁体２１６は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体２１６は、水素濃度が低く、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう。）または加熱により離脱する酸素（以下、過剰酸素ともいう。）を有することが好ましい。例えば、絶縁体２１６として、スパッタリング法を用いて成膜した酸化シリコンを用いることが好ましい。これにより、酸化物２３０への水素の混入を抑制することができる、または、酸化物２３０に酸素を供給し、酸化物２３０中の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　なお、絶縁体２１６を積層構造にしてもよい。例えば、絶縁体２１６において、少なくとも導電体２０５の側面と接する部分に、絶縁体２１４と同様の絶縁体を設ける構成にしてもよい。このような構成にすることで、絶縁体２１６に含まれる酸素によって、導電体２０５が酸化するのを抑制することができる。または、導電体２０５により、絶縁体２１６に含まれる酸素量が減少するのを抑制することができる。
　絶縁体２８０は、絶縁体２２４、酸化物２３０、および導電体２４０上に設けられる。また、絶縁体２８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁体２８０は、水素濃度が低く、過剰酸素領域または過剰酸素を有することが好ましく、例えば、絶縁体２１６と同様の材料を用いて設けてもよい。なお、絶縁体２８０は、２層以上の積層構造を有していてもよい。
　絶縁体２８２は、絶縁体２１４などと同様に、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。また、絶縁体２８２は、絶縁体２１４などと同様に、水素濃度が低く、水素の拡散を抑制する機能を有することが好ましい。
　また、図５Ｂに示すように、絶縁体２８２は、導電体２６０、絶縁体２５０、および酸化物２３０ｃのそれぞれの上面と接することが好ましい。これにより、絶縁体２８４などに含まれる水素などの不純物が、絶縁体２５０へ混入することを抑えることができる。したがって、トランジスタの電気特性およびトランジスタの信頼性への悪影響を抑制することができる。
　絶縁体２８２の上に、層間膜として機能する絶縁体２８４を設けることが好ましい。絶縁体２８４は、絶縁体２１６などと同様に、誘電率が低いことが好ましい。また、絶縁体２８４は、絶縁体２２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁体２１４、絶縁体２２２、絶縁体２４５、および絶縁体２８２など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。
　また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
　したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、ＳＩＭＳにより得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、ＥＤＸを用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
　また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。
　従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　つまり、金属酸化物中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥（ＶＯＨ）は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、チャネル形成領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
［キャリア濃度、シート抵抗、及びフェルミ準位の関係］
　本実施例では、酸化物半導体として機能する金属酸化物におけるキャリア濃度、シート抵抗、及びフェルミ準位の関係について説明する。
　一般に、半導体のキャリア濃度とシート抵抗の関係は、キャリア濃度をｎ、シート抵抗をＲｓ、電気素量をｅ、移動度をμ、膜厚をｔとしたとき、下記数式（１）を満たすことが知られている。
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　図８は、同じ組成のスパッタリングターゲットを用いて成膜した酸化物半導体膜に対してベーク処理などの各種処理を施し、キャリア濃度を異ならせた７０種類の試料について、キャリア濃度とシート抵抗の関係をプロットした図である。酸化物半導体膜は、金属元素の組成がＩｎ：Ｚｎ：Ｇａ＝４：２：４．１［原子数比］である金属酸化物のスパッタリングターゲットを用いて成膜されたものであり、酸化物半導体膜の厚さは、約３５ｎｍである。図８中、丸印で示したデータは、酸化物半導体膜の単膜の試料（試料数：５３）のデータであり、三角印で示したデータは、酸化物半導体膜上に、酸化窒化シリコン膜等の保護膜が設けられた積層膜の試料（試料数：１７）のデータである。
　また、図８には、上記数式（１）を満たす直線を合わせて明示している。ここでは、移動度μを１５ｃｍ２／Ｖｓ、膜厚ｔを３５ｎｍとして算出した。なお、移動度μは、実際にはキャリア濃度ｎの関数であるが、ここでは定数として算出している。
　図８に示すように、酸化物半導体膜におけるキャリア濃度とシート抵抗の実測値は、同じ組成のスパッタリングターゲットを用いて成膜した酸化物半導体膜であれば、概ね数式（１）を満たすことが分かる。
　図９Ａ及び図９Ｂは、図８と同じ７０種類の試料について、水素濃度とキャリア濃度の関係をプロットした図である。図９Ａは、単膜の試料のデータをプロットしたものであり、図９Ｂは、酸化物半導体膜上に保護膜が設けられた試料のデータをプロットしたものである。
　図９Ａ及び図９Ｂに示すように、酸化物半導体膜中のキャリア濃度が低くなるほど、水素濃度とキャリア濃度とが乖離する傾向があることが分かった。一方、酸化物半導体膜のキャリアが縮退した領域（縮退領域ともいう）、すなわちフェルミレベルが伝導帯下端を上回った領域（キャリア濃度が５×１０１８ｃｍ−３以上の領域）では、水素濃度とキャリア濃度とがほぼ等しい値となる傾向がみられる。
　図９Ａ及び図９Ｂの結果は、酸化物半導体において、縮退領域では酸化物半導体膜中の水素のほぼ全てがキャリア（伝導電子）の生成に寄与していることを示唆する。一方、非縮退領域では、水素の存在形態の変化によって、キャリア（伝導電子）の生成に寄与しない水素が存在することを示唆する。
　続いて、金属元素の組成がＩｎ：Ｚｎ：Ｇａ＝４：２：３［原子数比］であるＩｎ−Ｇａ−Ｚｎ酸化物膜における、キャリア濃度ｎとフェルミレベルＥｆの関係を図１０に示す。ここでは温度３００Ｋとして計算した結果を示している。
　図１０に示すように、フェルミレベルＥｆはキャリア濃度ｎに依存し、キャリア濃度ｎが高いほど伝導帯下端（Ｅｃ）に近づく。例えばキャリア濃度ｎが１×１０１２ｃｍ−３のとき、フェルミレベルＥｆは伝導帯下端（Ｅｃ）から０．４ｅＶ程度下側に位置する。また、キャリア濃度ｎが１×１０−６ｃｍ−３のとき、フェルミレベルＥｆが真性フェルミレベル（Ｅｉ）と概略一致する。
　なお、金属元素の組成がＩｎ：Ｚｎ：Ｇａ＝１：１：１［原子数比］であるＩｎ−Ｇａ−Ｚｎ酸化物膜の場合には、フェルミレベルＥｆが真性フェルミレベル（Ｅｉ）と概略一致するキャリア濃度は、１×１０−９ｃｍ−３である。
　ここで、酸化物半導体膜を用いたトランジスタにおいて、ノーマリーオフの電気特性が得られるための、酸化物半導体膜中のキャリア濃度（ドナー濃度）の基準は、概ね１×１０１６ｃｍ−３以下であり、これ以下のとき、酸化物半導体は実質的にｉ型であるとみなすことができる。図１０によれば、キャリア濃度ｎが１×１０１６ｃｍ−３のときのフェルミレベルＥｆは伝導帯下端（Ｅｃ）に近い位置に存在していることが分かる。
　本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
＜半導体装置の変形例＞
　以下では、図６Ａ乃至図６Ｃを用いて、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
　ここで、図６Ａは上面図を示す。また、図６Ｂは図６Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、図６Ｃは、図６ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。図６Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　図６Ａ乃至図６Ｃに示す半導体装置は、図５Ａ乃至図５Ｄに示した半導体装置とは、酸化物２３０ｂが積層構造であることが異なる。また、酸化物２３０ｃが積層構造であることが異なる。また、絶縁体２７３、および絶縁体２７４を有することが異なる。
　酸化物２３０ｃは、２層以上の積層構造を有していてもよい。例えば、図６Ａ乃至図６Ｃでは、酸化物２３０ｃの第１の酸化物と、酸化物２３０ｃの第１の酸化物の上に配置された酸化物２３０ｃの第２の酸化物と、を有する。
　具体的には、酸化物２３０ｃの第１の酸化物は、酸化物２３０ｂに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物２３０ｃの第１の酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物２３０ｃの第２の酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムを用いるとよい。当該構造により、酸化物２３０ｂと酸化物２３０ｃの第１の酸化物との界面における欠陥準位密度を低くすることができる。
　また、酸化物２３０ｃの第２の酸化物は、酸化物２３０ｃの第１の酸化物より、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体２５０と酸化物２３０ｃの第１の酸化物との間に酸化物２３０ｃの第２の酸化物を設けることで、絶縁体２８０に含まれる酸素が、絶縁体２５０に拡散するのを抑制することができる。したがって、当該酸素は、酸化物２３０ｃの第１の酸化物を介して、酸化物２３０ｂに供給されやすくなる。
　また、酸化物２３０ｃの第２の酸化物に用いる金属酸化物において、主成分である金属元素に対するＩｎの原子数比を、酸化物２３０ｃの第１の酸化物に用いる金属酸化物における、主成分である金属元素に対するＩｎの原子数比より小さくすることで、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　また、酸化物２３０ｂは、２層以上の積層構造を有していてもよい。例えば、図６Ａ乃至図６Ｃでは、酸化物２３０ｂの第１の酸化物と、酸化物２３０ｂの第１の酸化物の上に配置された酸化物２３０ｂの第２の酸化物と、を有する。
　具体的には、酸化物２３０ｂの第２の酸化物は、酸化物２３０ｂの第１の酸化物と、ソース電極またはドレイン電極として機能する導電体２４０（導電体２４０ａおよび導電体２４０ｂ）と、の間に設けるとよい。当該構造において、酸化物２３０ｂの第２の酸化物は、酸素の透過を抑制する機能を有することが好ましい。
　従って、ソース電極やドレイン電極として機能する導電体２４０と酸化物２３０ｂの第１の酸化物との間に酸素の透過を抑制する機能を有する酸化物２３０ｂの第２の酸化物を配置することで、導電体２４０と、酸化物２３０ｂの第１の酸化物との間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　つまり、導電体２４０と、酸化物２３０ｂの第１の酸化物とが接しない構成となるので、導電体２４０が、酸化物２３０ｂの第１の酸化物の酸素を吸収することを抑制できる。導電体２４０の酸化を防止することで、導電体２４０の導電率の低下を抑制することができる。
　酸化物２３０ｂの第２の酸化物として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２３０ｂの第２の酸化物は、酸化物２３０ｂの第１の酸化物よりも元素Ｍの濃度が高いことが好ましい。また、酸化物２３０ｂの第２の酸化物として、酸化ガリウムを用いてもよい。また、酸化物２３０ｂの第２の酸化物として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。
　具体的には、酸化物２３０ｂの第２の酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂの第１の酸化物に用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂの第２の酸化物の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２３０ｂの第２の酸化物は、結晶性を有すると好ましい。酸化物２３０ｂの第２の酸化物が、結晶性を有する場合、酸化物２３０ｂの第１の酸化物中の酸素の放出を低減することが出来る。例えば、酸化物２３０ｂの第２の酸化物としては、六方晶などの結晶構造であれば、酸化物２３０ｂの第１の酸化物中の酸素の放出を抑制できる場合がある。
　また、導電体２４０（導電体２４０ａ、および導電体２４０ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４０へ拡散し、導電体２４０が酸化する場合がある。導電体２４０が酸化することで、導電体２４０の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４０へ拡散することを、導電体２４０が酸化物２３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物２３０（代表的には酸化物２３０ｂ）中の酸素が導電体２４０へ拡散することで、導電体２４０と酸化物２３０との間に異層が形成される場合がある。当該異層は、導電体２４０よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４０と、当該異層と、酸化物２３０との３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　また、導電体２４０の上面と、酸化物２３０ａ、酸化物２３０ｂ、および導電体２４０の側面とを覆うように、バリア性を有する絶縁体２７３を設けてもよい。なお、絶縁体２７３を設ける場合、絶縁体２４５は必ずしも設けなくともよい。
　例えば、酸化物２３０の導電体２４０と重畳する領域は、導電体２４０の金属元素が添加、または導電体２４０に酸素が吸収され酸素欠損が生じる。つまり、酸化物２３０の導電体２４０と接する面近傍は、局地的に低抵抗化する場合がある。酸化物２３０と導電体２４０とが重畳する領域が低抵抗化することで、トランジスタ２００のオン電流を向上させることができる。
　一方、絶縁体２８０が有する過剰酸素は、導電体２４０と重畳する領域の酸化物２３０における側面から、酸化物２３０へと拡散するため、導電体２４０と重畳する領域の酸化物２３０に生じた局地的な低抵抗化領域が減少し、トランジスタ２００のオン電流が低下する場合がある。
　そこで、絶縁体２７３を設けることで、導電体２４０と重畳する領域の酸化物２３０における側面から、絶縁体２８０が有する過剰酸素が供給されることを抑制することができる。一方で、絶縁体２８０が有する過剰酸素は、酸化物２３０ｃを介して、酸化物２３０ｂのチャネル形成領域へと供給することができる。従って、酸化物２３０の導電体２４０と接する面近傍に生じた低抵抗化領域が減少することなく、酸化物２３０のチャネル形成領域に生じた酸素欠損を、効率よく補償することができる。
　また、絶縁体２２４が過剰酸素領域を有している場合、酸化物２３０において、酸化物２３０ａを介して、絶縁体２２４が有する過剰酸素が酸化物２３０ｂへと拡散する。つまり、酸化物２３０ａ側から、過剰酸素を供給することができる。従って、酸化物２３０の導電体２４０と接する面近傍に生じた低抵抗化領域の減少を抑制しながら、酸化物２３０のチャネル形成領域に生じた酸素欠損を、補償することができる。
　なお、絶縁体２７３は、スパッタリング装置を用いて成膜した酸化アルミニウム膜を用いるとよい。絶縁体２７３として、酸化アルミニウム膜を、酸素ガス雰囲気下で成膜を行うことで、絶縁体２７３を成膜しながら、絶縁体２２４に過剰酸素を導入することができる。
　また、絶縁体２７３上に絶縁体２７４を設けてもよい。なお、絶縁体２７４は、絶縁体２７３と同様に、酸素の拡散を抑制する機能を有することが好ましい。
　具体的には、スパッタリング法で成膜した絶縁体２７３は、被膜性が低い。従って、絶縁体２７４は、ＡＬＤ法を用いて、成膜することが好ましい。ＡＬＤ法は、段差被覆性と、厚さの均一性に優れた膜を成膜できるため、被処理物の形状の影響を受けにくく、良好な段差被覆性を有するためである。
＜半導体装置の応用例＞
　以下では、図７Ａ乃至図７Ｄを用いて、本実施例に係るトランジスタ２００を有する半導体装置に、本発明の一態様の層間膜の積層構造、およびプラグを応用した一例を説明する。
　ここで、図７Ａは上面図を示す。また、図７Ｂは図７Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、図７Ｃは、図７ＡにＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。また、図７Ｄは、図７ＡにＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。図７Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　図７Ａ乃至図７Ｄに示す半導体装置において、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８４は、トランジスタ２００を露出する開口部を有する。また、当該開口部内には、トランジスタ２００と接続するプラグとして機能する導電体２４６を有する。また、導電体２４６の側面に、絶縁体２４７を有する。
　なお、導電体２４６は、トランジスタ２００と電気的に接続するプラグ、または配線としての機能を有する。
　また、図７Ａ乃至図７Ｄに示す半導体装置は、トランジスタ２００の上下にバリア層として機能する絶縁体２１２、および絶縁体２８３を有する。また、絶縁体２１２と絶縁体２８３とは、トランジスタ２００の側面、または基板の端部となる領域において、接する。つまり、図７Ａ乃至図７Ｄに示す半導体装置は、トランジスタ２００と過剰酸素領域を有する絶縁体２８０とを、バリア層により封止する構造を有する。
　また、絶縁体２１２と絶縁体２８３とが接する領域は、スクライブラインに沿って設けてもよい。また、例えば、複数のトランジスタ２００をマトリクス状に配置する場合、複数のトランジスタが配列する行列に沿うように、絶縁体２１２と絶縁体２８３とが接する領域を設けてもよい。
　なお、絶縁体２１２と絶縁体２８３とが接する領域を基板の端部に設ける場合、当該領域をスクライブラインと重畳して設けてもよい。
　なお、絶縁体２８３は、絶縁体２８２上に設ける。絶縁体２８４は、導電体２４８を加工する場合に、導電体２４８に対し、エッチレートの選択比が大きい材質を用いている。従って、絶縁体２８４は、必要に応じて絶縁体２８３上に設けるとよい。
　また、絶縁体２４７は、絶縁体２８３と接することが好ましい。絶縁体２４７と絶縁体２８３が接することで、トランジスタ２００と過剰酸素領域を有する絶縁体２８０とを、バリア層により、封止する構造を有する。
　具体的には、絶縁体２８３、絶縁体２８２、および絶縁体２８０の開口の側壁に接して、絶縁体２４７が設けられ、その側面に接して導電体２４６が形成されている。当該開口の底部の少なくとも一部にはトランジスタ２００が位置しており、導電体２４６は、トランジスタ２００と接する。
　なお、＜半導体装置の変形例＞および＜半導体装置の応用例＞において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、当該項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
　以上より、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。また、微細化または高集積化が可能な半導体装置を提供することができる。また、低消費電力の半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、半導体装置の一形態を、図１１および図１２を用いて説明する。
［記憶装置１］
　本発明の一態様である容量素子を使用した、半導体装置（記憶装置）の一例を図１１に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。なお、本実施の形態に係る半導体装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に代表されるロジック回路、あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ）に代表されるメモリ回路に適用することができる。
　なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。よって、トランジスタ２００、およびトランジスタ２００を含む層については、先の実施の形態の記載を参酌することができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。また、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、高温における電気特性が良好である。例えば、トランジスタ２００は、１２５℃乃至１５０℃の温度範囲においても良好な電気特性を示す。また、１２５℃乃至１５０℃の温度範囲において、トランジスタ２００は、トランジスタのオン／オフ比が１０桁以上を有する。別言すると、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、トランジスタ特性の一例であるオン電流、周波数特性などが高温になるほど優れた特性を有する。
　図１１に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続され、配線１００７はトランジスタ３００のゲートと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　図１１に示す半導体装置は、トランジスタ２００のスイッチングによって、容量素子１００の電極の一方に充電された電荷が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。また、トランジスタ２００は、ソース、ゲート（トップゲート）、ドレインに加え、バックゲートが設けられた素子である。すなわち、４端子素子であるため、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）特性を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ　ｍｅｍｏｒｙ）などに代表される２端子素子と比較して、入出力の独立制御を簡便に行うことができるといった特徴を有する。また、ＭＲＡＭ、ＲｅＲＡＭ、相変化メモリは、情報の書き換えの際に、原子レベルで構造変化が生じる場合がある。一方で図１１に示す半導体装置は、情報の書き換えの際にトランジスタ及び容量素子を利用した電子のチャージ、またはディスチャージにより動作するため、繰り返し書き換え耐性に優れ、構造変化も少ないといった特徴を有する。
　また、図１１に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。この場合、トランジスタ３００は、当該メモリセルアレイに接続される読み出し回路、または駆動回路などとして用いることができる。また、図１１に示す半導体装置は、上述のようにメモリセルアレイを構成している。図１１に示す半導体装置をメモリ素子として用いた場合、例えば、駆動電圧が２．５Ｖ、評価環境温度が−４０℃乃至８５℃の範囲において、２００ＭＨｚ以上の動作周波数を実現することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　ここで、半導体領域３１３の上に絶縁体３１５が配置され、絶縁体３１５の上に導電体３１６が配置される。また、同じ層に形成されるトランジスタ３００は、素子分離絶縁層として機能する絶縁体３１２によって、電気的に分離されている。絶縁体３１２は、後述する絶縁体３２６などと同様の絶縁体を用いることができる。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　基板３１１は、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　ここで、図１１に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１１に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　また、図１１に示すように半導体装置は、トランジスタ３００と、トランジスタ２００とを、積層して設けている。例えば、トランジスタ３００をシリコン系半導体材料で形成し、トランジスタ２００を酸化物半導体で形成することができる。このように、図１１に示す半導体装置は、シリコン系半導体材料と、酸化物半導体とを、異なるレイヤーに混載して形成することが可能である。また、図１１に示す半導体装置は、シリコン系半導体材料で用いる製造装置と同様のプロセスで作製することが可能であり、高集積化することも可能である。
＜容量素子＞
　容量素子１００は、絶縁体１６０上の絶縁体１１４と、絶縁体１１４上の絶縁体１４０と、絶縁体１１４および絶縁体１４０に形成された開口の中に配置された導電体１１０と、導電体１１０および絶縁体１４０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、導電体１２０および絶縁体１３０上の絶縁体１５０と、を有する。ここで、絶縁体１１４および絶縁体１４０に形成された開口の中に導電体１１０、絶縁体１３０、および導電体１２０の少なくとも一部が配置される。
　導電体１１０は容量素子１００の下部電極として機能し、導電体１２０は容量素子１００の上部電極として機能し、絶縁体１３０は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体１１４および絶縁体１４０の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
　絶縁体１１４、および絶縁体１５０は、絶縁体２８０に用いることができる絶縁体を用いればよい。また、絶縁体１４０は、絶縁体１１４の開口を形成するときのエッチングストッパとして機能することが好ましく、絶縁体２１４に用いることができる絶縁体を用いればよい。
　絶縁体１１４および絶縁体１４０に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。
　導電体１１０は、絶縁体１４０、および絶縁体１１４に形成された開口に接して配置される。導電体１１０の上面は、絶縁体１４０の上面と略一致することが好ましい。また、導電体１１０の下面には、絶縁体１６０上に設けられた導電体１５２が接する。導電体１１０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　絶縁体１３０は、導電体１１０および絶縁体１４０を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１３０を成膜することが好ましい。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。または、絶縁耐力が大きい材料と高誘電率（ｈｉｇｈ−ｋ）材料の積層構造を用いてもよい。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１３０を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１３０を厚くすることにより、導電体１１０と導電体１２０の間に生じるリーク電流を抑制することができる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。例えば、ＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）、ＰＥＡＬＤ法を用いて成膜した酸化シリコン（ＳｉＯｘ）、ＡＬＤ法を用いて成膜した窒化シリコン（ＳｉＮｘ）の順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　導電体１２０は、絶縁体１４０および絶縁体１１４に形成された開口を埋めるように配置される。また、導電体１２０は、導電体１１２、および導電体１５３を介して配線１００５と電気的に接続している。導電体１２０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、例えば、導電体２０５に用いることができる導電体を用いればよい。
　また、トランジスタ２００は、酸化物半導体を用いる構成であるため、容量素子１００との相性が優れている。具体的には、酸化物半導体を用いるトランジスタ２００は、オフ電流が小さいため、容量素子１００と組み合わせて用いることで長期にわたり記憶内容を保持することが可能である。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、端子として機能する導電体１５３と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１１において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　絶縁体３５４、および導電体３５６上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が順に積層して設けられている。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、トランジスタ３００と電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１１４、絶縁体１４０、絶縁体１３０、絶縁体１５０、および絶縁体１５４には、導電体１１２、および容量素子１００を構成する導電体（導電体１２０、導電体１１０）等が埋め込まれている。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と、端子として機能する導電体１５３と、を電気的に接続するプラグ、または配線として機能する。
　また、絶縁体１５４上に導電体１５３が設けられ、導電体１５３は、絶縁体１５６に覆われている。ここで、導電体１５３は導電体１１２の上面に接しており、容量素子１００、トランジスタ２００、またはトランジスタ３００の端子として機能する。
　なお、層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。例えば、層間膜として機能する絶縁体は、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体３２０、絶縁体３２２、絶縁体３２６、絶縁体３５２、絶縁体３５４、絶縁体２１２、絶縁体１１４、絶縁体１５０、絶縁体１５６等は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。
　また、導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率が１．０×１０１２Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１２Ωｃｍ以上１．０×１０１４Ωｃｍ以下、より好ましくは１．０×１０１３Ωｃｍ以上５．０×１０１３Ωｃｍ以下であることが好ましい。導電体１５２または導電体１５３の上または下に設けられる絶縁体の抵抗率を上記の範囲にすることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、トランジスタ３００、容量素子１００、および導電体１５２等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する半導体装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁体として、窒化シリコン、または窒化酸化シリコンを用いることができる。例えば、絶縁体１６０または絶縁体１５４の抵抗率を上記の範囲にすればよい。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３２４、絶縁体３５０、絶縁体２１０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１２、導電体１５２、導電体１５３等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けられることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１１では、過剰酸素を有する絶縁体２８０と、導電体２４８との間に、絶縁体２４７を設けるとよい。絶縁体２４７と、絶縁体２８２とが接して設けられることで、導電体２４８、およびトランジスタ２００が、バリア性を有する絶縁体によって、封止される構造とすることができる。
　つまり、絶縁体２４７を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４８に吸収されることを抑制することができる。また、絶縁体２４７を有することで、不純物である水素が、導電体２４８を介して、トランジスタ２００へ拡散することを抑制することができる。
　ここで、導電体２４８は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　具体的には、絶縁体２８４、絶縁体２８２、および絶縁体２８０の開口の側壁に接して、絶縁体２４７が設けられ、その側面に接して導電体２４８が形成されている。当該開口の底部の少なくとも一部には導電体２４０が位置しており、導電体２４８が導電体２４０と接する。
　導電体２４８は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４８は積層構造としてもよい。なお、トランジスタ２００では、導電体２４８を、２層の積層構造として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４８を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、導電体２４８を積層構造とする場合、導電体２４０と接し、かつ、絶縁体２８０、絶縁体２８２、および絶縁体２８４と、絶縁体２４７を介して接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４８に吸収されるのを防ぐことができる。また、絶縁体２８４より上層に含まれる、水、水素などの不純物が、導電体２４８を通じて酸化物２３０に拡散するのを抑制することができる。
　絶縁体２４７としては、例えば、絶縁体２１４等に用いることができる絶縁体を用いればよい。絶縁体２４７は、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４８を通じて酸化物２３０に拡散するのを抑制することができる。また、絶縁体２８０に含まれる酸素が導電体２４８に吸収されるのを防ぐことができる。
　また、導電体２４８の上面に接して配線として機能する導電体１５２を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置を微細化または高集積化させることができる。また、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。また、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。また、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、半導体装置（記憶装置）の一例を図１２に示す。図１２に示す半導体装置は、図１１で示した半導体装置と同様に、トランジスタ２００、トランジスタ３００、および容量素子１００を有する。ただし、図１２に示す半導体装置は、容量素子１００がプレーナ型である点、およびトランジスタ２００とトランジスタ３００が電気的に接続されている点において、図１１に示す半導体装置と異なる。
　本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　なお、トランジスタ２００およびトランジスタ３００として、上記のトランジスタ２００およびトランジスタ３００を用いることができる。よって、トランジスタ２００、トランジスタ３００、およびこれらを含む層については、上記の記載を参酌することができる。
　図１２に示す半導体装置において、配線２００１はトランジスタ３００のソースと電気的に接続され、配線２００２はトランジスタ３００のドレインと電気的に接続されている。また、配線２００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線２００４はトランジスタ２００の第１のゲートと電気的に接続され、配線２００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線２００５は容量素子１００の電極の他方と電気的に接続されている。なお、以下において、トランジスタ３００のゲートと、トランジスタ２００のソースおよびドレインの他方と、容量素子１００の電極の一方と、が接続されたノードをノードＦＧと呼ぶ場合がある。
　図１２に示す半導体装置は、トランジスタ２００のスイッチングによって、トランジスタ３００のゲート（ノードＦＧ）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
　また、図１２に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
　トランジスタ３００を含む層は、図１１に示す半導体装置と同様の構造を有するので、絶縁体３５４より下の構造は、上記の記載を参酌することができる。
　絶縁体３５４の上に、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が配置される。ここで、絶縁体２１０は、絶縁体３５０などと同様に、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８が埋め込まれている。導電体２１８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２１８は、トランジスタ３００のゲート電極として機能する導電体３１６と電気的に接続されている。
　また、導電体２４８は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能する。例えば、導電体２４８は、トランジスタ２００のソースおよびドレインの他方として機能する導電体２４０ｂと、容量素子１００の電極の一方として機能する導電体１１０を、導電体２４８を介して電気的に接続している。
　また、プレーナ型の容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０を有する。なお、導電体１１０、導電体１２０、および絶縁体１３０は、上述の記憶装置１で記載したものを用いることができる。
　導電体２４８の上面に接して導電体１５３および導電体１１０が設けられる。導電体１５３は、導電体２４８の上面に接しており、トランジスタ２００またはトランジスタ３００の端子として機能する。
　導電体１５３および導電体１１０は絶縁体１３０に覆われており、絶縁体１３０を介して導電体１１０と重なるように導電体１２０が配置される。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１１４が配置されている。
　また、図１２において、容量素子１００として、プレーナ型の容量素子を用いる例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、容量素子１００として、図１１に示すようなシリンダ型の容量素子１００を用いてもよい。
［記憶装置３］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図１３に示す。図１３に示す記憶装置は、図１２で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートーソース間の電圧および、第２のゲートーソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図１３において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲート（バックゲート）と電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲート（バックゲート）と電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　また、図１３に示す記憶装置は、図１１及び図１２に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５と、ゲート絶縁層として機能する絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する導電体４４０ａ、酸化物４３２ａ、および酸化物４３２ｂと、ソースまたはドレインの他方として機能する導電体４４０ｂ、酸化物４３１ａ、および酸化物４３１ｂと、バリア層として機能する絶縁体４４５ａ、および４４５ｂと、を有する。
　トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層である。導電体４４０（導電体４４０ａ、および導電体４４０ｂ）は、導電体２４０と、同じ層である。絶縁体４４５（絶縁体４４５ａ、および絶縁体４４５ｂ）は、絶縁体２４５と、同じ層である。酸化物４３０ｃは、酸化物２３０ｃと、同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層である。導電体４６０は、導電体２６０と、同じ層である。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
　トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
　本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
　本実施の形態では、図１４Ａ、図１４Ｂ、および図１５Ａ乃至図１５Ｈを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図１４ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１４Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１４Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１５Ａ乃至図１５Ｈに上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図１５Ａ乃至図１５Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図１５Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図１５Ａに示すメモリセル１４７１は、図１１に示す記憶装置に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量素子１００に、配線ＢＩＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に対応している。なお、図１１に記載のトランジスタ３００は、図１４Ａ、および図１４Ｂに示す記憶装置１４００の周辺回路１４１１に設けられるトランジスタに対応する。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１５Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１５Ｃに示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図１５Ｄ乃至図１５Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１５Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図１５Ｄに示すメモリセル１４７４は、図１２に示す記憶装置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線２００３に、配線ＷＯＬは配線２００４に、配線ＢＧＬは配線２００６に、配線ＣＡＬは配線２００５に、配線ＲＢＬは配線２００２に、配線ＳＬは配線２００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１５Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１５Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１５Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図１５Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１５Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい。この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、図１６Ａ、および図１６Ｂを用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図１６Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図１６Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク用の回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１７Ａ乃至図１７Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図１７ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１７ＢはＳＤカードの外観の模式図であり、図１７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１７ＤはＳＳＤの外観の模式図であり、図１７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図１８Ａ乃至図１８Ｈに、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図１８Ａ乃至図１８Ｈに、電子機器の例を示す。
［情報端末］
　図１８Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図１８Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図１８Ａ、図１８Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図１８Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図１８Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図１８Ｃ、図１８Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図１８Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図１８Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図１８Ｅ、図１８Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図１８Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図１８Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図１８Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、図４Ａに示すプラグ構造、およびトランジスタ２００を有し、図４Ｂに示す積層構造によりトランジスタ２００を封止した半導体装置を作製した。その後、任意の領域に位置するプラグの断面観察を行った。
　半導体装置９９０は、同一の工程で作製した複数のトランジスタ２００を有する。なお、作製したトランジスタ２００のチャネル長は６０ｎｍ、チャネル幅は６０ｎｍとして設計した。また、半導体装置９９０において、トランジスタ２００の密度は、２．９個／μｍ２とした。また、トランジスタ２００に接続するプラグを形成した。
＜試料の作製方法＞
　以下に、図４Ａに示すプラグ構造、およびトランジスタ２００を有する半導体装置９９０の作製方法を説明する。
　まず、トランジスタ２００を作成した。次に、トランジスタ２００上に絶縁体２８０として、ＣＶＤ法により、酸化シリコン膜を成膜した。その後、ＣＭＰ法により、絶縁体２８０となる膜を平坦化し、絶縁体２８０を形成した。
　次に、絶縁体２８０上に、絶縁体２８２として、スパッタリング法により、酸化アルミニウム膜を成膜した。
　続いて、絶縁体２８２上に、絶縁体２８３として、スパッタリング法により、窒化シリコン膜を成膜した。また、絶縁体２８３上に、絶縁体２８４として、ＣＶＤ法により、酸化シリコン膜を成膜した。
　その後、絶縁体２８４、絶縁体２８３、絶縁体２８２、および絶縁体２８０の一部を除去し、トランジスタ２００の一部を露出する開口部２９５を形成した。ここで、試料１Ａは、プラグの形状が角形であるマスクを用いた。一方、試料１Ｂはプラグの形状が丸型であるマスクを用いた。
　また、試料１Ｂにのみ、洗浄工程を行った。洗浄工程として、炭酸水を用いて窒素ガスによるバブリングを行うＱＤＲ（Ｑｕｉｃｋ　Ｄｕｍｐ　Ｒｉｎｓｉｎｇ）洗浄を行った。
　次に、絶縁体２４７となる膜として、ＡＬＤ法により、酸化アルミニウム膜を成膜した後、エッチバック処理を行い、開口部２９５の側面にのみ絶縁体２４７を形成した。
　次に、導電体２４６となる膜として、窒化チタン膜、およびタングステン膜を連続成膜した。
　続いて、導電体２４６となる膜の一部を、ＣＭＰ法を用いて除去し、導電体２４６を形成した。
　以上の工程より、半導体装置９９０を作製した。
＜トランジスタ２００と接続するプラグの断面観察＞
　次に、各試料１Ａ、および試料１Ｂに対し、各２点のプラグに対し平面観察を行った。それぞれ試料１Ａ−１、および試料１Ａ−２、または、試料１Ｂ−１、および試料１Ｂ−２とする。なお、試料１Ａ−１の位置と試料１Ｂ−１の位置は、各基板における同等の露光領域から選出した。また、試料１Ａ−２の位置と試料１Ｂ−２の位置も、各基板における同等の露光領域から選出した。下表に、各試料のマスク、および洗浄工程の有無を示す。
Figure JPOXMLDOC01-appb-T000002
　なお、平面観察は、薄片化した各試料に対し、走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）により行った。観察用の装置は日立ハイテクノロジーズ社製ＨＤ−２７００を用いた。図１９に各試料の平面ＳＴＥＭ観察結果を示した。
　図１９Ａには、試料１Ａ−１のプラグの平面図を示した。図１９Ｂには、試料１Ａ−２のプラグの平面図を示した。図１９Ｃには、試料１Ｂ−１のプラグの平面図を示した。図１９Ｄには、試料１Ｂ−２のプラグの平面図を示した。
　図１９Ａ、および図１９Ｂに示す平面図には、開口部内に空洞が生じていることがわかった。また、形成された空洞は、角部に集中して生じていることが確認できた。特に、図１９Ａに示すプラグは、図１９Ｂと比較しても、角部だけでなく、開口部の側面と導電体との間に大きな空洞が形成されていることが確認できた。
　一方、図１９Ｃ、および図１９Ｄに示す平面図には、空洞が形成されていないことがわかった。また、図１９Ｃ、および図１９Ｄに示す平面図により、プラグの形成位置に依存する加工の形成異常もないことが確認できた。
　従って、開口部２９５の形成する工程において、マスクの変更、および洗浄工程の追加により、加工による形成異常が低減することが確認できた。
　本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、図６Ａ乃至図６Ｃに示す酸化物半導体を有するトランジスタ２００を、同一工程にて複数作製し、トランジスタ特性を測定、およびトランジスタ特性のばらつきを評価した。
　なお、図６Ａ乃至図６Ｃに示すトランジスタ２００を有する半導体装置を試料２Ａとする。なお、試料２Ａにおいて、チャネル長、およびチャネル幅の設計値は、それぞれ６０ｎｍとした。ここで、試料２Ａは、トランジスタの密度は２．０個／μｍ２とした。
　以下に、試料２Ａについて説明する。
　試料２Ａにおいて、酸化物２３０ａは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物により形成した。酸化物２３０ｂは、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、の積層構造により形成した。なお、酸化物２３０ａとなる膜、および酸化物２３０ｂとなる膜は連続成膜により形成した。
　また、酸化物２３０ｃは、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、の積層構造により形成した。
　導電体２４０は、窒化タンタル膜を用いて形成した。また、絶縁体２５０は、酸化窒化シリコン膜を用いて形成した。
　導電体２６０ａは、窒化チタン膜を用いて形成した。また、導電体２６０ｂは、タングステン膜を成膜した。なお、導電体２６０ａとなる膜、および導電体２６０ｂとなる膜は連続成膜により形成した。
＜試料２Ａが有するトランジスタの電気特性＞
　まず、試料２Ａに対し、窒素雰囲気下で４００℃、８時間の加熱処理を行った。その後、試料２Ａが有する２７個のトランジスタの電気特性を測定した。なお、電気特性として、ドレイン電圧Ｖｄを１．２Ｖとし、ゲート電圧Ｖｇを−４Ｖから＋４Ｖまで変化させ、Ｉｄ−Ｖｇ特性を測定した。
　ここで、Ｉｄ−Ｖｇトランジスタ特性において、ドレイン電流Ｉｄ＝１．０×１０−１２［Ａ］の時のゲート電圧Ｖｇの値をＳｈｉｆｔ値（Ｖｓｈ）とした。
　また、Ｉｄ−Ｖｇトランジスタ特性において、ゲート電圧Ｖｇ＝Ｖｓｈ＋２．５Ｖ、ドレイン電流Ｉｄ＝１．２Ｖの時のドレイン電流Ｉｄの値をオン電流の値（Ｉｏｎ）とした。
　図２０Ａ、および図２０Ｂに、試料２Ａが有する２６個のトランジスタにおける電気特性の正規確率プロット図を示す。図２０Ａは、Ｓｈｉｆｔ値（Ｖｓｈ）のばらつきを示す。また、図２０Ｂは、オン電流（Ｉｏｎ）［μＡ］のばらつきを示す。
　なお、図２０Ａ、および図２０Ｂにおいて、Ｉｄ−Ｖｇ特性の測定を行った際に、スミルノフ・グラブス検定（有意水準を５％とする。）により、外れ値と判断された１個のトランジスタの測定結果を除いた。
　図２０Ａより、試料２Ａにおいて、Ｓｈｉｆｔ値の平均値は−０．１１Ｖで、面内バラつきを示す標準偏差σは、０．０３５Ｖであった。また、図２０Ｂより、試料２Ａにおいて、オン電流の平均値は５．８５μＡで、オン電流の面内バラつきを示す指標となる標準偏差σを平均値で割った値（σ／平均値）は、７．７％であった。
　上記より、本発明を用いたトランジスタ２００は、Ｓｉを用いたトランジスタのばらつきとほぼ同じ値であることがわかった。
　本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、図７Ａ乃至図７Ｄに示す酸化物半導体を有するトランジスタ２００を作製し、高電圧駆動を想定した評価を行った。
　なお、図７Ａ乃至図７Ｄに示すトランジスタ２００を有する半導体装置には、チャネル長の設計値（Ｌ）が、Ｌ＝６０ｎｍ、１００ｎｍ、２００ｎｍ、および３５０ｎｍであり、チャネル幅の設計値（Ｗ）は、それぞれ６０ｎｍのトランジスタが含まれている。なお、以下において、Ｌ、およびＷの値は、設計値を表す。
　以下に、トランジスタ２００を有する半導体装置について説明する。
　酸化物２３０ａは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物により形成した。酸化物２３０ｂは、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、の積層構造により形成した。なお、酸化物２３０ａとなる膜、および酸化物２３０ｂとなる膜は連続成膜により形成した。
　また、酸化物２３０ｃは、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、の積層構造により形成した。
　導電体２４０は、窒化タンタル膜を用いて形成した。また、絶縁体２５０は、酸化窒化シリコン膜を用いて形成した。
　導電体２６０ａは、窒化チタン膜を用いて形成した。また、導電体２６０ｂは、タングステン膜を成膜した。なお、導電体２６０ａとなる膜、および導電体２６０ｂとなる膜は連続成膜により形成した。
　トランジスタ２００を有する半導体装置作製後に窒素雰囲気下で４００℃、８時間の加熱処理を行った。
＜トランジスタ２００のドレイン耐圧＞
　まず、Ｌ＝６０ｎｍ、１００ｎｍ、２００ｎｍ、および３５０ｎｍ、であり、それぞれＷ＝６０ｎｍのトランジスタのドレイン耐圧を測定した。また、それぞれ３個のトランジスタを測定した。測定において、ゲート電圧Ｖｇを＋５Ｖに設定し、ドレイン電圧Ｖｄを０Ｖから増加させて、ドレイン電流Ｉｄを監視した。ドレイン耐圧は、Ｉｄが急激に低下したとき、つまりトランジスタ２００が破壊された時のＶｄとした。なお、Ｖｄの最大電圧は＋２０Ｖとした。また、測定時の温度は８５℃とした。
　図２１Ａに、Ｉｄ−Ｖｄ特性のグラフを示す。Ｌ＝６０ｎｍでは約＋７Ｖから約＋８Ｖで、Ｌ＝１００ｎｍでは、約＋９．５Ｖから約＋１０Ｖで、Ｌ＝２００ｎｍでは、約＋１５Ｖから約＋１７．５Ｖで、Ｌ＝３５０ｎｍでは、約＋１９．５Ｖから約＋２０Ｖで、それぞれ破壊された。なお、Ｌ＝３５０ｎｍの一つは、Ｖｄ＝２０Ｖにおいても破壊しなかった。また、図２１Ｂに、破壊電圧、つまりドレイン耐圧（Ｖｂ）のＬ依存性のグラフを示す。これにより、Ｌが長くなると、ドレイン耐圧が高くなることを確認した。また、Ｌ＝６０ｎｍでも＋６Ｖ以上のドレイン耐圧を有することを確認した。
＜トランジスタ２００高電圧駆動における信頼性＞
　次に、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍのトランジスタ、およびＬ＝３５０ｎｍ、Ｗ＝６０ｎｍのトランジスタのＶｓｈの変動量に着目して信頼性を評価した。信頼性試験の条件は、１２５℃の温度ストレスを与え、初期のＩｄ−Ｖｇ特性を１２５℃で測定し、初期Ｖｓｈを算出した。その後、初期Ｖｓｈからの相対変動量をΔＶｓｈとして、１時間のストレス時間を与えた後のＶｓｈ値を１２５℃で測定しその差分からΔＶｓｈを算出し変動量とした。信頼性試験は２種類行っており、Ｖｄにストレス電圧を与え、Ｖｇ、Ｖｓ、ＶｂｇをＧＮＤとした＋ＤＢＴ（＋Ｄｒａｉｎ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）試験とＶｇにストレス電圧を与え、Ｖｓ、Ｖｄ、ＶｂｇをＧＮＤとした＋ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）試験をそれぞれ行った。
　図２２Ａに、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍのトランジスタの＋ＤＢＴ試験結果を示す。Ｖｄ＝＋４Ｖのストレス（Ｓｔｒｅｓｓ）では、ΔＶｓｈは、約−１０ｍＶ、Ｖｄ＝＋５Ｖのストレス（Ｓｔｒｅｓｓ）では、ΔＶｓｈは、約−１００ｍＶであった。
　図２２ＢにＬ＝６０ｎｍ、Ｗ＝６０ｎｍのトランジスタの＋ＧＢＴ試験結果を示す。Ｖｇ＝＋３Ｖのストレス（Ｓｔｒｅｓｓ）では、ΔＶｓｈは、約＋１３０ｍＶ、Ｖｇ＝＋４Ｖのストレス（Ｓｔｒｅｓｓ）では、ΔＶｓｈは、約＋２４０ｍＶであった。
　図２３ＡにＬ＝３５０ｎｍ、Ｗ＝６０ｎｍのトランジスタの＋ＤＢＴ試験結果を示す。Ｖｄ＝＋４Ｖのストレス（Ｓｔｒｅｓｓ）、およびＶｄ＝＋５Ｖのストレス（Ｓｔｒｅｓｓ）ともに、ΔＶｓｈは、０ｍＶであり、Ｖｓｈの変動は見られなかった。
　図２３ＢにＬ＝３５０ｎｍ、Ｗ＝６０ｎｍのトランジスタの＋ＧＢＴ試験結果を示す。Ｖｇ＝＋３Ｖのストレス（Ｓｔｒｅｓｓ）では、ΔＶｓｈは、約＋２０ｍＶ、Ｖｇ＝＋４Ｖのストレス（Ｓｔｒｅｓｓ）では、ΔＶｓｈは、約＋６０ｍＶ、Ｖｇ＝＋５Ｖのストレス（Ｓｔｒｅｓｓ）では、ΔＶｓｈは、約＋１１０ｍＶであった。
　次に、＋ＧＢＴ長期試験におけるΔＶｓｈのストレス時間依存性を測定した。図２４Ａおよび図２４Ｂに、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍのトランジスタの＋ＧＢＴ長期試験におけるΔＶｓｈのストレス時間依存性を示す。なお、図２４Ａはストレス時間をログスケールとし、図２４Ｂはストレス時間をリニアスケールとした。Ｖｇ＝＋３Ｖのストレス（Ｓｔｒｅｓｓ）では、ストレス時間６０時間において、ΔＶｓｈは、約＋２７０ｍＶ、Ｖｇ＝＋４Ｖのストレス（Ｓｔｒｅｓｓ）では、ストレス時間２０時間において、ΔＶｓｈは、約＋４６０ｍＶであった。
図２５Ａおよび図２５Ｂに、Ｌ＝３５０ｎｍ、Ｗ＝６０ｎｍのトランジスタの＋ＧＢＴ長期試験におけるΔＶｓｈのストレス時間依存性を示す。なお、図２５Ａはストレス時間をログスケールとし、図２５Ｂはストレス時間をリニアスケールとした。Ｖｇ＝＋３Ｖのストレス（Ｓｔｒｅｓｓ）では、ストレス時間６０時間において、ΔＶｓｈは、約＋９０ｍＶ、Ｖｇ＝＋４Ｖのストレス（Ｓｔｒｅｓｓ）では、ストレス時間２０時間において、ΔＶｓｈは、約＋１７０ｍＶ、Ｖｇ＝＋５Ｖのストレス（Ｓｔｒｅｓｓ）では、ストレス時間２０時間において、ΔＶｓｈは、約＋２２０ｍＶであった。
　ストレス時間をリニアスケールとした図２４Ｂ、および図２５ＢのＶｓｈの変動の傾向からいずれのストレス条件においてもストレス初期にＶｓｈのプラスの変動が大きく、やがてＶｓｈの変動は飽和していく傾向にあることを確認した。
　本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、図７Ａ乃至図７Ｄに示す酸化物半導体を有するトランジスタ２００を作製し、ＨＣ（Ｈｏｔ　Ｃａｒｒｉｅｒ）劣化試験、およびヒステリシス評価を行った。
　以下に、トランジスタ２００を有する半導体装置について説明する。
　酸化物２３０ａは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物により形成した。酸化物２３０ｂは、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、の積層構造により形成した。なお、酸化物２３０ａとなる膜、および酸化物２３０ｂとなる膜は連続成膜により形成した。
　また、酸化物２３０ｃは、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、スパッタリング法により成膜したＩｎ−Ｇａ−Ｚｎ酸化物と、の積層構造により形成した。
　導電体２４０は、窒化タンタル膜を用いて形成した。また、絶縁体２５０は、酸化窒化シリコン膜を用いて形成した。
　導電体２６０ａは、窒化チタン膜を用いて形成した。また、導電体２６０ｂは、タングステン膜を成膜した。なお、導電体２６０ａとなる膜、および導電体２６０ｂとなる膜は連続成膜により形成した。
　トランジスタ２００を有する半導体装置作製後に窒素雰囲気下で４００℃、８時間の加熱処理を行った。
＜トランジスタ２００のＨＣ劣化試験＞
　本実施例のＨＣ劣化試験は、以下に説明するストレスをトランジスタに与えて、ストレス前後のトランジスタ特性を比較した。以下にストレスの詳細を記す。
　温度２５℃の環境において、Ｖｄ＝＋５Ｖと固定した。Ｖｇの印加を、Ｖｔｈ＋０Ｖ、Ｖｔｈ＋０．５Ｖ、Ｖｔｈ＋１．０Ｖ、およびＶｔｈ＋２Ｖの４条件とした。それぞれのＶｇの印加前後にＶｄ＝＋０．１ＶでのＩｄ−Ｖｇ測定を行い、得られたＩｄ−Ｖｇ特性より、Ｖｇ＝Ｖｓｈ＋２．５Ｖ時のストレス印加前後のＩｄの変化率であるΔＩｄ（％）を評価した。つまり、ΔＩｄ（％）＝１００×（ストレス印加後のＩｄ÷ストレス印加前のＩｄ）より求めた。なお、ＨＣ劣化試験を行ったトランジスタは、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍである。
図２６Ａ、図２６Ｂ、および図２７Ａ、図２７ＢにＨＣ劣化試験結果を示す。図２６Ａはストレスとして、Ｖｄ＝＋５Ｖ、Ｖｇ＝Ｖｔｈ＋０Ｖ＝＋０．３９Ｖを印加した時のΔＩｄのストレス時間依存性を示す。ストレス時間１２時間の時点でΔＩｄは、１０１．３％であった。図２６Ｂはストレスとして、Ｖｄ＝＋５Ｖ、Ｖｇ＝Ｖｔｈ＋０．５Ｖ＝＋１．１１Ｖを印加した時のΔＩｄのストレス時間依存性を示す。ストレス時間１２時間の時点でΔＩｄは、９９．９％であった。
　図２７Ａはストレスとして、Ｖｄ＝＋５Ｖ、Ｖｇ＝Ｖｔｈ＋１．０Ｖ＝＋１．５１Ｖを印加した時のΔＩｄのストレス時間依存性を示す。ストレス時間１時間の時点でΔＩｄは、９９．８％であった。図２７Ｂはストレスとして、Ｖｄ＝＋５Ｖ、Ｖｇ＝Ｖｔｈ＋２．０Ｖ＝＋２．５８Ｖを印加した時のΔＩｄのストレス時間依存性を示す。ストレス時間１時間の時点でΔＩｄは、９９．３％であった。以上の結果から、ＨＣ劣化試験は、ストレスとして印加したＶｇの大きさによらず、ΔＩｄは、９９％から１０２％の間であった。
＜トランジスタ２００のヒステリシス評価＞
　ヒステリシス評価は、以下のように行った。温度２５℃、Ｖｄ＝＋１．２Ｖにおいて、Ｖｇを−２Ｖから＋４Ｖに掃引（順方向掃引）してＩｄ−Ｖｇ特性を測定した後、Ｖｇ＝＋４Ｖから−２Ｖに掃引（逆方向掃引）してＩｄ−Ｖｇ特性の測定を行う。この測定を３回繰り返し行い、順方向掃引と逆方向掃引でのＩｄ−Ｖｇ特性のずれを評価した。評価したトランジスタは、Ｌ＝３５０ｎｍ、Ｗ＝６０ｎｍを３素子、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍを３素子、それぞれ評価した。
　図２８Ａ、図２８Ｂ、図２８Ｃ、および図２９Ａ、図２９Ｂ、図２９Ｃにヒステリシス評価結果を示す。なお、各図の実線は、順方向掃引の結果を表す。破線は、逆方向掃引の結果を表す。図２８Ａは、Ｌ＝３５０ｎｍ、Ｗ＝６０ｎｍのトランジスタの１素子目の１回目の試験結果である。図２８Ｂは、Ｌ＝３５０ｎｍ、Ｗ＝６０ｎｍのトランジスタの２素子目の１回目の試験結果である。図２８Ｃは、Ｌ＝３５０ｎｍ、Ｗ＝６０ｎｍのトランジスタの３素子目の１回目の試験結果である。図２８Ａ、図２８Ｂ、図２８Ｃともに実線と破線が重なっており、順方向掃引と逆方向掃引で差が見られなかった。なお、図示しないが、２回目、３回目の試験においても全ての素子において、順方向掃引と逆方向掃引で差が見られなかった。
　図２９Ａは、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍのトランジスタの１素子目の１回目の試験結果である。図２９Ｂは、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍのトランジスタの２素子目の１回目の試験結果である。図２９Ｃは、Ｌ＝６０ｎｍ、Ｗ＝６０ｎｍのトランジスタの３素子目の１回目の試験結果である。図２９Ａ、図２９Ｂ、図２９Ｃともに実線と破線が重なっており、順方向掃引と逆方向掃引で差が見られなかった。なお、図示しないが、２回目、３回目の試験においても全ての素子において、順方向掃引と逆方向掃引で差が見られなかった。以上の結果から、ヒステリシス試験では、全ての素子において、順方向掃引と逆方向掃引で差が見られなかった。
　本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
２００：　トランジスタ、２０１　基板、２０５　導電体、２１０　絶縁体、２１２　絶縁体、２１４　絶縁体、２１６　絶縁体、２１８　導電体、２２２　絶縁体、２２４　絶縁体、２３０　酸化物、２３０ａ　酸化物、２３０ｂ　酸化物、２３０ｃ　酸化物、２４０　導電体、２４０ａ　導電体、２４０ｂ　導電体、２４５　絶縁体、２４５ａ　絶縁体、２４５ｂ　絶縁体、２４６　導電体、２４６Ａ　導電膜、２４７　絶縁体、２４８　導電体、２５０　絶縁体、２６０　導電体、２６０ａ　導電体、２６０ｂ　導電体、２７３　絶縁体、２７４　絶縁体、２８０　絶縁体、２８２　絶縁体、２８３　絶縁体、２８４　絶縁体、２９０Ａ　膜、２９０Ｂ　ハードマスク、２９２　レジストマスク、２９５　開口部、２９７　領域、２９９　洗浄装置

Claims (6)

  1. 　酸化物半導体を形成し、
    　前記酸化物半導体に接する第１の絶縁体を成膜し、
    　前記第１の絶縁体上に、第２の絶縁体を成膜し、
    　前記第２の絶縁体上に、第３の絶縁体を成膜し、
    　前記第３の絶縁体、前記第２の絶縁体、および前記第１の絶縁体に、開口部を形成し、
    　前記開口部内を洗浄し、
    　前記洗浄された開口部内に導電体を埋め込み、
    　前記第１の絶縁体は、過剰酸素領域を含むように形成され、
    　前記第２の絶縁体は、前記第１の絶縁体よりも、酸素、水素、または水に対する高いバリア性を有するように形成され、
    　前記開口部は、円柱、または逆円錐の形状になるように加工される半導体装置の作製方法。
  2. 　酸化物半導体を形成し、
    　前記酸化物半導体に接する第１の絶縁体を成膜し、
    　前記第１の絶縁体上に、酸素雰囲気下のスパッタリング法により、第２の絶縁体を成膜し、
    　前記第２の絶縁体上に、第３の絶縁体を成膜し、
    　前記第３の絶縁体、前記第２の絶縁体、および前記第１の絶縁体に、開口部を形成し、
    　前記開口部内を洗浄し、
    　前記洗浄された開口部内に導電体を埋め込み、
    　前記第１の絶縁体は、酸化窒化シリコンであり、
    　前記第２の絶縁体は、酸化アルミニウムであり、
    　前記開口部は、円柱、または逆円錐の形状になるように加工される半導体装置の作製方法。
  3. 　請求項１または請求項２において、
    　前記洗浄された開口部の側面に、第４の絶縁体を形成する工程を有し、
    　前記第４の絶縁体は、前記第１の絶縁体よりも、酸素、水素、または水に対する高いバリア性を有する半導体装置の作製方法。
  4. 　第１の絶縁体を成膜し、
    　前記第１の絶縁体上に、酸化物半導体を形成し、
    　前記酸化物半導体に接する第２の絶縁体を成膜し、
    　前記第２の絶縁体上に、第３の絶縁体を成膜し、
    　前記第３の絶縁体上に、第４の絶縁体を成膜し、
    　前記第４の絶縁体、前記第３の絶縁体、および前記第２の絶縁体に、開口部を形成し、
    　前記開口部内を洗浄し、
    　前記洗浄された開口部内に導電体を埋め込み、
    　前記第２の絶縁体は、過剰酸素領域を含むように形成され、
    　前記第２の絶縁体、および前記第３の絶縁体は、前記第１の絶縁体よりも、酸素、水素、または水に対する高いバリア性を有するように形成され、
    　前記第１の絶縁体と前記第４の絶縁体とは、同じ材質を用いて形成され、
    　前記第１の絶縁体と前記第２の絶縁体とは、前記酸化物半導体の周縁領域で接し、
    　前記開口部は、円柱、または逆円錐の形状になるように加工される半導体装置の作製方法。
  5. 　第１の絶縁体を成膜し、
    　前記第１の絶縁体上に、酸化物半導体を形成し、
    　前記酸化物半導体に接する第２の絶縁体を成膜し、
    　前記第２の絶縁体上に、酸素雰囲気下のスパッタリング法により、第３の絶縁体を成膜し、
    　前記第３の絶縁体上に、第４の絶縁体を成膜し、
    　前記第４の絶縁体、前記第３の絶縁体、および前記第２の絶縁体に、開口部を形成し、
    　前記開口部内を洗浄し、
    　前記洗浄された開口部内に導電体を埋め込み、
    　前記第１の絶縁体、前記第４の絶縁体は、窒化シリコンであり、
    　前記第２の絶縁体は、酸化窒化シリコンであり、
    　前記第３の絶縁体は、酸化アルミニウムであり、
    　前記第１の絶縁体と前記第２の絶縁体とは、前記酸化物半導体の周縁領域で接し、
    　前記開口部は、円柱、または逆円錐の形状になるように加工される半導体装置の作製方法。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ酸化物である半導体装置の作製方法。
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