WO2020080621A1 - Film structure, element, and multilevel element - Google Patents

Film structure, element, and multilevel element Download PDF

Info

Publication number
WO2020080621A1
WO2020080621A1 PCT/KR2019/003242 KR2019003242W WO2020080621A1 WO 2020080621 A1 WO2020080621 A1 WO 2020080621A1 KR 2019003242 W KR2019003242 W KR 2019003242W WO 2020080621 A1 WO2020080621 A1 WO 2020080621A1
Authority
WO
WIPO (PCT)
Prior art keywords
active
monolayer
active monolayer
gate voltage
layer
Prior art date
Application number
PCT/KR2019/003242
Other languages
French (fr)
Korean (ko)
Inventor
성명모
김홍범
정진원
박진선
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190021029A external-priority patent/KR102250011B1/en
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to JP2021521212A priority Critical patent/JP7207784B2/en
Priority to US17/285,633 priority patent/US20210384452A1/en
Priority to EP19873247.1A priority patent/EP3869567A4/en
Publication of WO2020080621A1 publication Critical patent/WO2020080621A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to film structures and devices, and more particularly, to film structures, devices and multilevel devices comprising a quantized active monolayer.
  • the present inventors try to solve the problems of the prior art through creative film structures, devices, and multilevel devices that can be applied to future-oriented devices.
  • One technical problem to be solved by the present invention is to provide a film structure and a device in which current flow is limited.
  • Another technical problem to be solved by the present invention is to provide a film structure and a device including a quantized active monolayer.
  • Another technical problem to be solved by the present invention is to provide a film structure and a device including an active monolayer quantized in 1-axis or 3-axis.
  • Another technical problem to be solved by the present invention is to provide a film structure and a device having a superlattice structure.
  • Another technical problem to be solved by the present invention is to provide a film structure and a device having a quantum well structure.
  • Another technical problem to be solved by the present invention is to provide a film structure and a device in which the current / gate voltage is below a predetermined slope above a threshold voltage.
  • Another technical problem to be solved by the present invention is to provide a film structure and a device that is easy to manufacture.
  • Another technical problem to be solved by the present invention is to provide a multi-level device.
  • Another technical problem to be solved by the present invention is to provide a multi-level device with a simple manufacturing process.
  • One technical problem to be solved by the present invention is to provide an ultra-thin multi-level device.
  • the technical problem to be solved by the present invention is not limited to the above.
  • the membrane structure according to an embodiment of the present invention includes at least one active monolayer having an energy level quantized in at least one axial direction and at least one layer alternately stacked with the active monolayer of the at least one layer. Although a barrier is included, current flows through the active monolayer, and current flow may be limited by the quantized energy level.
  • the active monolayer and the barrier may have a hybrid superlattice structure.
  • the active monolayer may have a two-dimensional layered structure.
  • the lamination of the monolayer and the barrier may provide a quantum well structure.
  • the active monolayer when the active monolayer is made of a metal single atom or a transition metal dichalcogenide (TMDC), the active monolayer may have an energy level quantized in a short axis direction.
  • TMDC transition metal dichalcogenide
  • the active monolayer when the active monolayer is made of a metal oxide, the active monolayer may have an energy level quantized in a 3-axis direction.
  • the flow of current may be limited by the quantized energy level.
  • the membrane structure according to an embodiment of the present invention includes at least one active monolayer having a two-dimensional layered structure; And at least one barrier layer alternately stacked with the active monolayer of the at least one layer, wherein the active monolayer and the barrier may have a hybrid superlattice structure.
  • the film structure according to an embodiment of the present invention includes an active monolayer of at least one layer of a quantum well structure, wherein the active monolayer has an energy level quantized in at least one axial direction, and the quantization is performed.
  • the flow of current flowing through the active monolayer may be limited by the energy level.
  • a device includes a gate electrode; A gate insulating film on one side of the gate electrode; At least one active monolayer provided on one side of the gate insulating layer; A barrier of at least one layer alternately stacked with the at least one layer of active monolayer; And a source electrode and a drain electrode through which current flows through the active monolayer when a gate voltage is applied to the gate electrode.
  • the active monolayer may have a quantized energy level in at least one axial direction.
  • the quantized energy level may limit the amount of current flowing through the active monolayer when the gate voltage is greater than or equal to a turn on voltage.
  • a current change between the source and drain electrodes with respect to the voltage applied to the gate electrode may be equal to or less than a predetermined slope.
  • the active monolayer when the active monolayer includes at least one of a metal single atom and TMDC, the active monolayer may have an energy level quantized in a short axis direction.
  • the active monolayer may have an energy level quantized in a 3-axis direction.
  • the active monolayer may include a plurality of crystalline regions and an amorphous region surrounding the crystalline regions.
  • the active monolayer may have an energy level quantized in a 3-axis direction.
  • the barrier may be stacked between the active monolayer and the source and drain electrodes.
  • the active monolayer may have a structure sandwiched between the barriers.
  • the active monolayer has a predetermined thickness, and the predetermined thickness may be nano-sized.
  • a device includes a gate electrode, a gate insulating layer on one side of the gate electrode, and at least one active monolayer provided on one side of the gate insulating layer, but applied to the gate electrode Even if the gate voltage to be increased, an increase in current flowing through the active monolayer may be limited.
  • a multi-level device is formed on one side of a gate electrode, the gate electrode, and a first active layer including a first TMDC (Transition Metal Dichalcogenide), and one side of the first active layer. It may include a second active layer including a second TMDC, source and drain electrodes provided on one side of the second active layer, and a barrier layer separating the first active layer and the second active layer.
  • TMDC Transition Metal Dichalcogenide
  • the multi-level device is formed on one side of a gate electrode and the gate electrode, and includes a first active layer including a first metal single atom and a first active layer on one side, and a second A second active layer including a metal unit, a source and drain electrode provided on one side of the second active layer, and a barrier layer separating the first active layer and the second active layer may be included.
  • the number of active layers activated among the first and second active layers may be controlled according to a gate voltage applied to the gate electrode.
  • the first active layer, the barrier layer, the second active layer, and the source and drain electrodes may be sequentially stacked.
  • the source electrode and the drain electrode may be in electrical contact only with the second active layer.
  • the source electrode and the drain electrode may be electrically non-contact with the first active layer.
  • the first gate voltage range, the second gate voltage range, and the third gate voltage range applied to the gate electrode are divided into the first, second, and second gate voltages in increasing order.
  • the third gate voltage range may be provided.
  • the first active layer when a gate voltage in the first gate voltage range is applied to the gate electrode, only the first active layer is activated, and a gate voltage in the third gate voltage range is applied to the gate electrode.
  • the first and second active layers may be activated.
  • the first active layer may be in a saturation state within the second gate voltage range.
  • the second active layer at the gate electrode by a current flowing through the first active layer can be shielded.
  • the first and second active layers may include a TMDC monolayer.
  • a multi-level device manufacturing method includes depositing a first active layer including a first TMDC, depositing a barrier layer on one side of the first active layer and one side of the barrier layer It may include the step of depositing a second active layer comprising a second TMDC.
  • At least one active layer deposition step of depositing the first active layer and the second active layer includes depositing the TMDC monolayer, and depositing the TMDC monolayer.
  • the first chalcogen deposition step of dosing and purging the chalcogen source gas by closing the outlet of the chamber, by providing a metal precursor source gas comprising a transition metal precursor, thereby increasing the pressure in the chamber, Metal precursor source gas pressurized dosing to adsorb a transition metal precursor to the substrate, after the metal precursor source gas pressurized dosing, first main purging to purge, after the first main purging to react
  • a reaction gas dosing step of providing gas, a second main purging step of purging after the reaction gas dosing step, and the chalcogenide Dosing the gas and may include a first deposition step Kogen knife 2 purging.
  • a method of manufacturing a multilevel device includes depositing a first active layer including a first metal single atom, depositing a barrier layer on one side of the first active layer, and the barrier layer one It may include the step of depositing a second active layer including a second metal single element on the side.
  • At least one active layer deposition step of depositing the first active layer and the second active layer by closing the outlet of the chamber, by providing a metal precursor source gas containing a metal precursor , Source gas pressurized dosing to increase the pressure in the chamber to adsorb the metal precursor to the substrate, after the source gas pressurized dosing, the first main purging step to purge, the first main After the purging step, a reaction gas dosing step for providing a reaction gas and a second main purging step for purging after the reaction gas dosing step may be included.
  • the membrane structure according to an embodiment of the present invention includes at least one active monolayer having an energy level quantized in at least one axial direction and at least one layer alternately stacked with the active monolayer of the at least one layer. It may include a barrier (barrier).
  • the stacking of the monolayer and the barrier can provide a quantum well structure, and since the active monolayer has an energy level quantized in at least one axial direction, swing of the gate voltage Nevertheless, the flow of current can be limited.
  • the active monolayer has a two-dimensional layered structure, and since it has a hybrid superlattice structure, stability may be improved.
  • the manufacturing process of the membrane structure according to an embodiment of the present invention can be performed in a low temperature process, thereby providing excellent process stability.
  • a hybrid superlattice structure can be easily provided by a manufacturing process of a membrane structure according to an embodiment of the present invention.
  • the multi-level device according to an embodiment of the present invention may provide multi-level conductivity.
  • the multi-level device according to an embodiment of the present invention may provide a simple manufacturing method.
  • the multilevel device according to an embodiment of the present invention may provide easy control of the thickness of the active layer.
  • the multi-level device according to an embodiment of the present invention may provide ultra-thin properties.
  • FIG. 1 to 3 are views for explaining a device according to a first embodiment of the present invention.
  • FIGS 4 and 5 are diagrams for explaining the active monolayer according to the first embodiment of the present invention in detail.
  • 6 to 9 are views for explaining a method of manufacturing a device according to a first embodiment of the present invention.
  • 10 to 12 are views for explaining the operating characteristics of the device according to the first embodiment of the present invention.
  • FIG. 13 and 14 are views for explaining a device according to a second embodiment of the present invention.
  • 15 to 17 are diagrams for explaining the operating characteristics of the device according to the second embodiment of the present invention.
  • FIGS. 18 and 19 are diagrams for describing a device according to a third embodiment of the present invention.
  • 20 to 22 are views for explaining the operating characteristics of the device according to the third embodiment of the present invention.
  • FIG. 23 is a view for explaining a multi-level device according to a first embodiment of the present invention.
  • 24 is a view for explaining a method of manufacturing a multi-level device according to a first embodiment of the present invention.
  • 25 is a view for explaining the characteristics of a multi-level device according to a first embodiment of the present invention.
  • 26 shows a multi-level device according to a second embodiment of the present invention.
  • FIG. 27 is a flowchart illustrating a method of manufacturing a multi-level device according to a second embodiment of the present invention.
  • FIG. 28 is a view for explaining the characteristics of a multi-level device according to a second embodiment of the present invention.
  • 29 is a result of measuring the surface coverage according to the pressure dosing step.
  • FIG. 33 shows a WS2 thin film manufactured according to an embodiment of the present invention.
  • a component when referred to as being on another component, it means that it may be formed directly on another component, or a third component may be interposed between them.
  • a third component may be interposed between them.
  • the thickness of the films and regions are exaggerated for effective description of the technical content.
  • first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another component. Therefore, what is referred to as the first component in one embodiment may be referred to as the second component in another embodiment.
  • first component in one embodiment
  • second component in another embodiment
  • Each embodiment described and illustrated herein also includes its complementary embodiment. Also, in this specification, 'and / or' is used to mean including at least one of the components listed before and after.
  • the film according to an embodiment of the present invention has at least one layer of an active monolayer having an energy level quantized in at least one axial direction and at least one layer of the barrier layer alternately stacked with the at least one layer of active monolayer ( barrier) ;, the current flows in the active monolayer, and the current flow may be limited by the quantized energy level.
  • the active monolayer since the active monolayer has a quantized energy level in at least one axial direction, the amount of current flowing through the active monolayer may be limited.
  • the active monolayer may have an energy level quantized in a short axis direction.
  • the active monolayer may have an energy level quantized in the 3-axis direction. In this case, despite the field swing, the intensity of the current flowing through the active monolayer may be constant. That is, a current saturation state can be provided.
  • the current saturation characteristic can be understood as a unique effect according to an embodiment of the present invention.
  • a first embodiment using a metal oxide as an active monolayer will be described with reference to FIGS. 1 to 12.
  • FIG. 1 to 3 are views for explaining a device according to a first embodiment of the present invention.
  • the device 100a includes a substrate (not shown), a gate electrode 120, a first barrier 130, an active monolayer 140, and a second At least one of the barrier 150, the source electrode 160 and the drain electrode 162 may be included. It may be referred to as a membrane structure including at least one of an active monolayer and a barrier.
  • a membrane structure including at least one of an active monolayer and a barrier.
  • the substrate is not limited in its kind, and may be, for example, at least one of a silicon substrate, a glass substrate, and a flexible substrate.
  • the gate electrode 120 is configured to receive a gate voltage, and may be made of a conductive material, for example, a metallic material.
  • the gate insulating layer 125 is configured to perform the function of a dielectric layer, and may be formed of at least one of an insulating material, for example, a silicon-based insulating material or a metal oxide-based insulating material.
  • the thickness of the gate insulating layer 125 may be determined to correspond to the operating range of the applied gate voltage. For example, when the operating range of the gate voltage is low, the thickness of the insulating film 130 may be thin compared to the case where the operating range of the gate voltage is high.
  • At least one barrier among the first and second barriers 130 and 150 may include at least one of an organic material, an inorganic material, and an organic-inorganic complex.
  • the barrier may include at least one of 4MP (4-mercaptophenol) and Zn4MP (Zinc 4-mercaptophenol), and when the barrier is an organic-inorganic composite, the barrier has an Al linker 4MP or Al4MP.
  • first and second barriers 130 and 150 are Zn4MP.
  • the barrier may protect the active monolayer.
  • the second barrier 150 may inadvertently doped the active monolayer 140, or a precursor due to deposition of another layer. Infiltration into the active monolayer 140 may be minimized.
  • the active mono layer 140 may include a metal oxide, for example, ZnO.
  • the active monolayer 140 may have a two-dimensional layered structure. At this time, the two-dimensional layered structure of the active monolayer 140 may form a superlattice structure through a predetermined stacking.
  • the thickness of the active monolayer 140 may be within a range in which field effect transistor (FET) characteristics are exhibited.
  • FET field effect transistor
  • the active monolayer 140 when the active monolayer 140 includes zinc oxide, it may have a thickness of 1.5 nm or more. If the thickness of the zinc oxide is less than 1.5 nm, the zinc oxide may lose FET characteristics.
  • the thickness of the active monolayer may be 20 nm or less. If the thickness of the active monolayer is greater than 20 nm, an increase in operating voltage may be disadvantageous in terms of power consumption.
  • the gate insulating layer 125 needs to be thicker in order to withstand a large gate voltage, it cannot meet the trend of miniaturization of the device.
  • the active monolayer of at least one layer and the barrier of at least one layer may be alternately stacked.
  • a barrier may be provided on at least one side of the active monolayer. If barriers are provided on one side and the other side of the active monolayer, the active monolayer may have a structure sandwiched between the first and second barriers.
  • at least one surface of the active monolayer 140 may directly contact the barrier. That is, one surface of the active monolayer 140 may contact the first barrier 130 and the other surface may contact the second barrier 150.
  • the first barrier 130 and the second barrier 150 are located on both sides of the active monolayer 140, respectively.
  • each of the first barrier 130, the active monolayer 140, and the second barrier 150 may have a thickness of several nm.
  • the active monolayer and the barrier adjacent to the active monolayer may form a hybrid superlattice structure. Stability can be improved by the super lattice structure.
  • the barrier by forming an adjacent interface with the active monolayer, the active monolayer may have a quantum well structure (quantum well) through the barrier.
  • the active monolayer 140 includes a plurality of crystalline regions NC_R surrounded by an amorphous region (AM_R) and the amorphous region (AM_R). ) May include a layer. That is, the amorphous region AM_R and the crystalline region NC_R may be mixed in the active monolayer.
  • each of the crystalline regions NC_R may be formed of a nano size to have a quantum confinement effect.
  • the crystalline region NC_R may have a size of several nm, for example, about 3 nm, and an average distance between the crystalline regions may be about 2.5 nm.
  • the crystalline regions NC_R are spaced apart from each other by an average distance of about 2.5 nm, and the crystalline regions NC_R may be surrounded by the amorphous regions AM_R to have an isolated island shape.
  • the crystalline regions NC_R may be randomly distributed in two dimensions within the amorphous region AM_R. Accordingly, the crystalline region NC_R may provide a quantum confinement effect in a 3-axis direction. That is, the crystalline region NC_R may provide a quantum confinement effect not only in the thickness direction but also in the surface direction.
  • a current saturation region (Vs region in FIG. 12) may be generated by triaxial quantization of the active monolayer. 4 and 5 will be referred for a detailed description.
  • FIGS 4 and 5 are diagrams for explaining the active monolayer according to the first embodiment of the present invention in detail.
  • the amorphous region AM_R of the active monolayer 140 may have a number of localized states.
  • the crystalline region NC_R of the active monolayer 140 may have fewer discrete localized states than ubiquitous states caused by the amorphous region AM_R.
  • a specific energy state (AM_E) among ubiquitous energy states of the amorphous region (AM_R) and a specific energy state (NC_E) of ubiquitous energy states of the crystalline region (NC_R) are matched to each other by resonance energy matching ( resonant energy matching).
  • Hybridization by resonance energy matching may provide a quantized conduction state.
  • the quantized conductive state provides a conductive state, but may provide limited current transfer.
  • the quantized conductive state will be described in more detail with reference to FIG. 5.
  • DOS simulation results are calculated using a program called Vienna ab initio simulation (VASP), but the manufactured active monolayer is calculated using the PBE (Perdew-Burke-Ernzerhof) exchange-correlation functional and PAW (projector-augmented wave) pseudopotentials method. By doing, it can be obtained.
  • VASP Vienna ab initio simulation
  • the DOS of FIG. 5 shows the change in the number of electronic states according to the increase of the electronic energy.
  • the active monolayer 140 according to an embodiment of the present invention may have a valence band and a conduction band.
  • the consumer electronics zone may be divided into an extended state and a ubiquitous state, which are non-ubiquitous states by a mobility edge. Also, the conduction band can be divided into an extended state and a ubiquitous state by a mobility edge.
  • the active monolayer 140 provides the number of first electron states in a low level electron energy range (about 2.8 eV to 2.9 eV) in a conduction band
  • the number of second electron states in the high-level electron energy range (about 3.2 eV or more) higher than the low-level electron energy range in the conduction band may be provided.
  • the number curve of the first electron state in the low-level electron energy range and the number curve of the second electron state in the high-level electron energy range may be discontinuous.
  • the maximum electron energy value of the low level electron energy range (about 2.9 eV) may be smaller than the minimum electron energy value (about 3.2 eV) of the high level electron energy range.
  • the maximum value of the number of first electronic states in the low-level electronic energy range may be less than the minimum value of the number of second electronic states in the high-level electronic energy range.
  • the low level electron energy range and the high level electron energy range may be provided at a higher electron energy than a mobility edge in a conduction band (i.e. mobility edge quantization).
  • mobility edge quantization i.e. mobility edge quantization
  • the energy level of the ubiquitous state of the amorphous region AM_R of the active monolayer 140 is matched with the energy level of the ubiquitous state of the crystalline region, but is matched at a mobility edge or higher.
  • the active monolayer 140 may provide a conductive state in the low level electron energy range and the high level electron energy range.
  • the conduction state in the low-level electron energy range having the first number of electron states on the mobility edge may be defined as a quantized extended state.
  • a ubiquitous state ie, the number of electron states is 0
  • the crystalline region NC_R of the monolayer does not have an energy state between the low level electron energy range and the high level electron energy range. Accordingly, resonance energy is not matched between the crystalline region NC_R and the amorphous region AM_R between the low level electron energy range and the high level electron energy range.
  • the low-level electron energy range may be provided by resonance energy matching between the crystalline region NC_R and the amorphous region AM_R of the active monolayer 140.
  • the curve defined by the low-level electron energy range and the number of first electron states may have a very limited area. This may mean that very limited carriers may be present.
  • a current saturation state (Vs region in FIG. 12) may be provided.
  • the source and drain electrodes 160 and 162 may contact the uppermost barrier. In another aspect, the source and drain electrodes 160 and 162 may contact the second barrier 150 at the top, and may not contact the first barrier 130 and the active monolayer 140.
  • the device according to the first embodiment of the present invention has been described above from a structural point of view.
  • a method of manufacturing a device according to a first embodiment of the present invention will be described with reference to FIGS. 6 to 9.
  • 6 to 9 are views for explaining a method of manufacturing a device according to a first embodiment of the present invention.
  • a method of manufacturing a device includes preparing a substrate, a gate electrode, and a gate insulating layer (S110), forming a first barrier (S120), and forming an active monolayer (S130), a second barrier forming step (S140) and a source and drain electrode forming step (S150) may include at least one step. Each step will be described below.
  • Step S110 is a preliminary preparation step, and may include preparing a substrate, forming a gate electrode on the substrate, and forming a gate insulating film on the gate electrode.
  • a first barrier may be formed on the gate insulating layer.
  • the first barrier may be prepared through molecular layer growth (MLD).
  • MLD molecular layer growth
  • the molecular layer growth method may include a DEZ precursor providing step, a purging step, a 4MP precursor providing step, and a purging step.
  • the first barrier 130 can be deposited.
  • step S130 the active monolayer 140 may be deposited. Reference will be made to FIG. 7 to specifically describe step S130.
  • step S130 is a flowchart for explaining in detail step S130 according to an embodiment of the present invention.
  • an active monolayer manufacturing method includes a source gas pressurized dosing step (S210), a first main purging step (S220), a reactive gas dosing step (S230), and a second main It may include at least one of the purging step (S240).
  • S210 source gas pressurized dosing step
  • S220 first main purging step
  • S230 reactive gas dosing step
  • S240 second main It may include at least one of the purging step (S240).
  • the source gas may be prepared for the source gas pressurized dosing step (S210).
  • Source gas may be prepared in various ways depending on the type of film to be deposited. For example, when the film to be deposited is a metal oxide, a metal precursor source gas corresponding thereto may be prepared. For example, when the film to be deposited is zinc oxide (ZnO), the source gas may include diethyl zinc (DEZ).
  • ZnO zinc oxide
  • DEZ diethyl zinc
  • the source gas may be provided with the outlet of the chamber closed. Accordingly, the pressure in the chamber may rise as the source gas flows into the chamber. In other words, since the pressure in the chamber increases due to the supply of the source gas, the substrate may be adsorbed in the pressurized atmosphere. In addition, the pressure of the elevated chamber can be maintained for a predetermined time. Accordingly, the substrate adsorption efficiency can be improved.
  • step S210 may be greater than 0.03 Torr, preferably 0.1 Torr, or even 0.3 Torr or more.
  • the process temperature in step S210 may be 80 degrees to 250 degrees.
  • the process temperature may be 100 degrees to 150 degrees.
  • an inert gas may be used, and the inert gas may be, for example, argon (Ar) or nitrogen (N2) gas.
  • the inert gas may be, for example, argon (Ar) or nitrogen (N2) gas.
  • the reaction gas may be reduced to a film to be deposited by reacting with the source gas.
  • the reaction gas may consist of H2O.
  • a second main purging step (S240) may be further performed.
  • excess gas that has not been adsorbed on the surface of the substrate can be removed.
  • step S210 The steps S210 to S240 according to an embodiment of the present invention have been described above. Hereinafter, the pressure dosing in step S210 will be described in detail.
  • the source gas pressurized dosing step of step S210 may be performed in a pressurized atmosphere.
  • the source gas pressurized dosing step can be performed in an atmosphere of high pressure, which can be abbreviated as pressurization step.
  • step S210 For convenience of description, the source gas pressurized dosing step of step S210 is described above, but it is needless to say that pressurized dosing may also be performed in the step of dosing the reaction gas of step S230.
  • the pressure dosing step may be performed in a state in which the substrate is provided and the chamber is sealed. For example, by closing the outlet valve of the chamber, by supplying the metal precursor source gas into the chamber (sub-pressurized dosing step), it is possible to induce the chamber into high pressure and maintain the induced high pressure (sub-exposure step). By maintaining the high pressure for a predetermined time, it is possible to induce the metal precursor source gas to be adsorbed on the target surface in a high pressure atmosphere.
  • the pressure dosing step may include at least one of a sub pressure dosing step, a sub exposure step, and a sub purging step.
  • the sub-pressurizing dosing step may be understood as a step of providing a source gas in a state in which the outlet of the chamber is closed, thereby reaching a predetermined pressure in the chamber.
  • the sub-exposure step is a step of maintaining a predetermined pressure provided by the sub-pressurizing dosing step. To this end, both the inlet and outlet of the chamber can be closed. That is, the chamber can be closed.
  • the sub-purging step may be performed after the sub-exposing step, to remove the excess source gas.
  • the pressure of the sub-exposure step may be kept constant even if the number of sub-exposure steps increases, or otherwise, as shown in FIG. 9.
  • the Y axis in FIG. 17 shows the pressure
  • the X axis shows the process steps.
  • the process temperature of step S210 may be between 80 degrees and 250 degrees. More specifically, the process temperature may be between 100 degrees and 150 degrees.
  • each of the sub-steps of step S210 may be performed at the same temperature as each other, particularly at low temperatures.
  • the low temperature may mean 250 degrees or less.
  • the active monolayer 140 may be deposited by the above-described steps S210 to S240.
  • the thickness of the deposited film may be controlled according to the number of repetitions of steps S210 to S240. For example, when the deposited film is zinc oxide, steps S210 to S240 may be repeated so that the thickness of the film exceeds 1.5 nm. Further, when the deposited film is zinc oxide, steps S210 to S240 may be repeated so that the thickness of the film is 20 nm or less.
  • the active monolayers manufactured according to steps S210 to S240 may provide DOS simulation results as shown in FIG. 5 above. That is, the quantized conductive state, more specifically, at a higher energy than the mobility edge, may provide a quantized conductive state.
  • DOS simulation results use a program called Vienna ab initio simulation (VASP), but the prepared active monolayer is a PBE (Perdew-Burke-Ernzerhof) exchange-correlation functional and a projector-augmented wave (PAW) pseudopotentials method. By calculating as, it can be obtained.
  • VASP Vienna ab initio simulation
  • PBE Perdew-Burke-Ernzerhof exchange-correlation functional
  • PAW projector-augmented wave
  • Step S140 corresponds to step S120 described above, so a detailed description thereof will be omitted.
  • Source and drain electrodes 160 and 162 may be deposited on the second barrier 11500. That is, the source and drain electrodes 160 and 162 may contact the second barrier 150. In another aspect, the source electrode and the drain electrode (160, 162) may be in non-contact with the first barrier 130 and the active monolayer 140.
  • the device according to the first embodiment of the present invention may be manufactured by steps S110 to S150 described above.
  • the manufacturing method of the device according to the first embodiment of the present invention has been described above with reference to FIGS. 6 to 9.
  • the method of manufacturing a device according to an embodiment of the present invention has an advantage in that the process is performed at a low temperature as a whole and a hybrid superlattice structure can be easily manufactured.
  • 10 to 12 are views for explaining the operating characteristics of the device according to the first embodiment of the present invention.
  • the device according to the first embodiment of the present invention was manufactured.
  • Zn4MP was deposited on the first barrier 130 through step S120 of the above-described manufacturing method. More specifically, DEZ was provided at a pressure of 30 mTorr for 2 seconds, and 20 seconds was purged. Then, 4MP was provided at a pressure of 10 mTorr for 20 seconds and purged for 200 seconds. The process temperature was 120 degrees. Each step of step S120 was repeatedly performed 25 cycles to deposit a first barrier 130 having a thickness of 10 nm.
  • step S130 was performed according to the process illustrated in FIG. 10.
  • DEZ was prepared as a source gas and H 2 O was prepared as a reaction gas.
  • DEZ was provided in accordance with step S210 through sub-pressurized dosing steps. That is, in the first sub-pressurizing dosing step, DEZ was supplied while the outlet of the chamber was closed, and the chamber was maintained in a pressurized atmosphere at 1 Torr for 3 seconds and purged for 15 seconds. Subsequently, in the second sub-pressurizing dosing step, DEZ was supplied while the outlet of the chamber was closed, and the chamber was maintained in a pressurized atmosphere at 1 Torr for 3 seconds and purged again for 15 seconds.
  • step S210 was performed.
  • steps S220 and S230 were performed. Since step S230 corresponds to step S210, a detailed description will be omitted.
  • step S230 purging is performed through step S240. This step was defined as 1 cycle, and 15 cycles were performed.
  • the active monolayer 140 having a thickness of 3 nm could be deposited.
  • the deposition process of the active monolayer 140 was also 110 to 120 degrees.
  • step S130 the second barrier 150 is deposited again according to step S130, and the source and drain electrodes 160 and 162 are deposited according to step S140.
  • the device according to the first embodiment of the present invention was manufactured.
  • the first and second barriers 130 and 150 and the active monolayer 140 may have a quantum well structure. At this time, since the active monolayer 140 has a quantum confinement effect in the 3-axis direction, current movement may be limited.
  • the device 100a manufactured according to the first embodiment of the present invention has a turn-on voltage around 1V. That is, as a voltage of 1 V or more is applied to the gate electrode 120, a current flows between the source and drain electrodes 160 and 162. At this time, as the gate voltage applied to the gate electrode 120 increases, the current flowing between the source and drain electrodes 160 and 162 increases. However, when the gate voltage increases to 2 V or more, the current between the source and drain electrodes 160 and 162 is a constant current saturation region Vs despite the increase of the gate voltage. The current saturation region with constant current was clearly observed even on the linear scale and logarithmic scale. That is, the current between the source and drain electrodes is saturated despite the swing of the gate voltage.
  • the active monolayer 140 has a quantum confinement effect in the 3-axis direction. In other respects, it is interpreted that the active monolayer 140 is in DOS, because there may be very limited carriers in the low level electron energy range.
  • the active monolayer 140 includes ZnO, that is, a metal oxide.
  • the active monolayer 140 may be made of a material having a plurality of crystalline regions and an amorphous region surrounding the crystalline region, as well as a material having a limited (discontinuous) low level electron energy region on the mobility edge in DOS. Of course it can be made of.
  • the second embodiment of the present invention is different in that the active monolayer includes a metal single atom.
  • a second embodiment of the present invention will be mainly described with respect to differences, and descriptions of parts common to the first embodiment will be omitted.
  • FIG. 13 and 14 are views for explaining a device according to a second embodiment of the present invention.
  • the active monolayer 142 of the device 100b according to the second embodiment of the present invention may include a metal unit.
  • the metal single atom may be one of tungsten (W), molybdenum (Mo), and copper (Cu), but is not limited thereto.
  • the active mono layer 142 may also have a thickness of several nano sizes.
  • the thickness of the active monolayer 142 may also be within a range in which FET (Field Effect Transistor) characteristics appear. More specifically, the thickness of the active mono layer 142 may be 1.0 nm to 20 nm.
  • the active monolayer 142 according to the second embodiment may also have a quantum well structure and a hybrid superlattice structure.
  • the active monolayer 142 may have a state quantized in at least one axis, for example, in a short axis direction. Accordingly, it is possible to limit the current flow even above the turn-on voltage. More specifically, the current slope between the source and drain electrodes as the gate voltage increases may be 15.1 nA / V or less.
  • 15 is a view for explaining a method of manufacturing a device according to a second embodiment of the present invention.
  • the device according to the second embodiment was manufactured according to the manufacturing method of the device described with reference to FIGS. 6 to 9 above. Except for the active mono layer 142, the manufacturing process conditions of the device according to the first embodiment described with reference to FIG. The specific process of the active monolayer 142 according to the second embodiment is as illustrated in FIG. 15.
  • step S210 WF6 was prepared as a source gas.
  • the process temperature in step S210 was 120 degrees.
  • Step S210 was performed, but WF6 was provided by 5 sub-pressurizing dosing. That is, during the first sub-pressurizing dosing, WF6 was provided with the outlet of the chamber closed, thereby increasing the pressure of the chamber to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 30 seconds to infiltrate WF6 at a pressure of 1.0 Torr. Subsequently, it was sub-purged for 30 seconds. Subsequently, during the second sub-pressure dosing, WF6 was provided with the outlet of the chamber closed, and the pressure in the chamber was increased again to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 30 seconds to infiltrate WF6 at a pressure of 1.0 Torr. In the same manner, the fifth sub-pressurizing dosing step and the fifth sub-penetration step were performed.
  • step S220 The first main purging (process temperature 120 ° C) was performed according to step S220 for 30 seconds.
  • step S230 Si2H6 was prepared as a reaction gas.
  • the process temperature in step S230 was 120 degrees.
  • Step S230 was performed, but SiH6 was provided in 5 sub-pressurized dosing and sub-exposure steps. At this time, process variables such as pressure and time were the same as for WF6 dosing.
  • step S240 a second main purging (process temperature 120 ° C) was performed for 30 seconds.
  • the height of the tungsten layer was controlled by repeatedly performing steps S210 to S240. In this example, 3 cycles were repeated to produce a 1 nm thick tungsten metal monolayer. Thereby, an active monolayer could be deposited.
  • 16 and 17 are diagrams for explaining the operating characteristics of the device according to the second embodiment of the present invention.
  • the first and second barriers 130 and 150 and the active monolayer 142 may have a quantum well structure.
  • the active monolayer 140 has a quantum confinement effect in a uniaxial direction (for example, a thickness direction), current movement may be limited.
  • the device manufactured according to the second embodiment of the present invention has a turn-on voltage around -5V. That is, as a voltage of -5 V or more is applied to the gate electrode 120, a current flows between the source and drain electrodes 160 and 162. At this time, as the gate voltage applied to the gate electrode 120 increases, the current flowing between the source and drain electrodes 160 and 162 increases. However, when the gate voltage is increased to about 7 V or more, it can be seen that a region in which an increase in current between the source and drain electrodes 160 and 162 is limited despite the increase of the gate voltage. That is, it can be seen that despite the swing of the gate voltage, the current increase between the source and drain electrodes is extremely limited to 15.1 nA / V. This is interpreted because the active monolayer 142 has an energy level quantized in the short axis direction.
  • the devices according to the second embodiment of the present invention have been described above with reference to FIGS. 13 to 17.
  • a device according to a third embodiment of the present invention will be described with reference to FIGS. 18 to 22.
  • the third embodiment of the present invention is different in that the active monolayer includes a transition metal dichalcogenide (TMDC).
  • TMDC transition metal dichalcogenide
  • a third embodiment of the present invention will be mainly described with respect to differences, and descriptions of parts common to the first embodiment will be omitted.
  • FIGS. 18 and 19 are diagrams for describing a device according to a third embodiment of the present invention.
  • the active monolayer 146 of the device 100c according to the third embodiment of the present invention may include TMDC.
  • TMDC may be one of WS2 and MOS2, but is not limited thereto.
  • the active mono layer 146 may also have a thickness of several nano sizes.
  • the active mono layer 146 may also have a thickness of several nano sizes.
  • the thickness of the active monolayer 142 may also be within a range in which FET (Field Effect Transistor) characteristics appear. More specifically, the thickness of the active mono layer 142 may be 1.0 nm to 20 nm.
  • the active monolayer 146 may also have a quantum well structure and a hybrid superlattice structure.
  • the active monolayer 146 may have a state quantized in at least one axis, for example, in a short axis direction. Accordingly, it is possible to limit the current flow even above the turn-on voltage. More specifically, the slope of the current between the source and drain electrodes as the gate voltage increases may be -0.2 nA / V or less.
  • 20 is a view for explaining a method of manufacturing a device according to a third embodiment of the present invention.
  • the device according to the third embodiment was manufactured according to the manufacturing method of the device described with reference to FIGS. 6 to 9 above. Except for the active mono layer 146, the manufacturing process conditions of the device according to the first embodiment described with reference to FIG. The specific process of the active monolayer 146 according to the third embodiment is as illustrated in FIG. 15.
  • the chalcogenide source gas was heated to 100 degrees or more to provide for 30 seconds, and then purged for 30 seconds.
  • S sulfur
  • step S210 WF6 was prepared as a source gas.
  • the process temperature in step S210 was 120 degrees.
  • Step S210 was performed, but WF6 was provided by 5 sub-pressurizing dosing. That is, during the first sub-pressurizing dosing, WF6 was provided with the outlet of the chamber closed, thereby increasing the pressure of the chamber to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 30 seconds to infiltrate WF6 at a pressure of 1.0 Torr. Subsequently, it was sub-purged for 30 seconds. Subsequently, during the second sub-pressure dosing, WF6 was provided with the outlet of the chamber closed, and the pressure in the chamber was increased again to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 30 seconds to infiltrate WF6 at a pressure of 1.0 Torr. In the same manner, the fifth sub-pressurizing dosing step and the fifth sub-penetration step were performed.
  • step S220 The first main purging (process temperature 120 ° C) was performed according to step S220 for 30 seconds.
  • step S230 Si2H6 was prepared as a reaction gas.
  • the process temperature in step S230 was 120 degrees.
  • Step S230 was performed, but SiH6 was provided in 5 sub-pressurized dosing and sub-exposure steps. At this time, process variables such as pressure and time were the same as for WF6 dosing.
  • step S240 a second main purging (process temperature 120 ° C) was performed for 30 seconds.
  • steps S210 to S240 were performed once. That is, unlike the first and second embodiments, the cycle was not repeated.
  • the chalcogen source gas was heated to 100 degrees or more and provided for 30 seconds, followed by purging for 30 seconds.
  • the WS2 monolayer having a thickness of 1 nm could be deposited with the active monolayer 146.
  • 21 and 22 are diagrams for explaining the operating characteristics of the device according to the third embodiment of the present invention.
  • the first and second barriers 130 and 150 and the active monolayer 146 may have a quantum well structure. At this time, since the active monolayer 146 has a quantum confinement effect in a short axis direction (for example, a thickness direction), current movement may be limited.
  • the device manufactured according to the third embodiment of the present invention has a turn-on voltage around 0V. That is, as a voltage of about 0 V or more is applied to the gate electrode 120, a current flows between the source and drain electrodes 160 and 162. At this time, as the gate voltage applied to the gate electrode 120 increases, the current flowing between the source and drain electrodes 160 and 162 increases. However, when the gate voltage is increased to about -5 V or more, it can be seen that a region in which the current increase between the source and drain electrodes 160 and 162 is limited despite the increase of the gate voltage. That is, it can be seen that despite the swing of the gate voltage, the current increase between the source and drain electrodes is extremely limited to -0.2 nA / V. This is interpreted because the active monolayer 146 has an energy level quantized in the short axis direction.
  • the membrane structures and devices according to the first to third embodiments of the present invention have a superlattice structure and a quantum well structure and may have a quantized energy level in at least one axial direction. Accordingly, it is possible to provide a unique effect that the movement of the current is limited and saturated even in the gate voltage section above the turn-on voltage.
  • the transistor structures have been described with reference to the transistor structure, but the film structures according to the first to third embodiments of the present invention can be applied to three-terminal devices and two-terminal devices other than transistors Of course it can.
  • the membrane structures according to the embodiments may provide multilevel characteristics. More specifically, when the film structures according to the embodiments are stacked, a non-gating region due to current saturation may occur between each turn-on voltage of the film structures. That is, activation of the active monolayer of each membrane structure can be clearly distinguished. Accordingly, the film structure according to embodiments of the present invention can be utilized in a multilevel device. Hereinafter, a multi-level device according to embodiments of the present invention will be described.
  • the multi-level device may have a structure in which the first activiation layer, the barrier layer, and the second active layer are sequentially stacked.
  • the number of active layers activated among the first and second active layers may be controlled according to a gate voltage applied to the gate electrode of the multilevel device according to an embodiment.
  • Conductive activation of the first and second active layers may be controlled according to the magnitude of the gate voltage applied to the gate electrode.
  • the first gate voltage range, a second gate voltage range that is a region larger than the first gate voltage range, and a third gate voltage range that is a region larger than the second gate voltage range are described by dividing the case where the gate electrode is applied. I will do it.
  • the gate voltage is described based on absolute values without distinguishing between positive and negative.
  • the first gate voltage range may be understood as R1 of FIGS. 25 and 28, the second gate voltage range of R2 of FIGS. 25 and 28, and the third gate voltage range of R3 of FIGS. 25 and 28.
  • the smallest gate voltage of the first gate voltage range may be the first turn-on voltage.
  • the first active layer When the first turn-on voltage is applied to the gate electrode, the first active layer may be activated, that is, turned on. At this time, the second active layer may be inactive, that is, in a turn-off state. Thereafter, as the voltage increases within the first gate voltage range, the magnitude of the current flowing between the source and drain electrodes may increase. That is, the current ratio between the source and drain electrodes according to the increase of the gate voltage within the first gate voltage range may have a first slope.
  • the gate voltage in the second gate voltage range will be described later, and application of the gate voltage in the third gate voltage range will be described first.
  • the second active layer as well as the first active layer may be activated, that is, turned on. That is, the smallest gate voltage in the third gate voltage range may be the second turn-on voltage.
  • the magnitude of the current flowing between the source and drain electrodes may increase with a third slope. That is, the current ratio according to the increase of the gate voltage within the third gate voltage range may have a third slope.
  • both the first and second active layers are turned on, so a larger current flows between the source and drain electrodes when the gate voltage in the first gate voltage range is applied. You can.
  • the first active layer When a gate voltage in the second gate voltage range larger than the first gate voltage range and smaller than the third gate voltage range is applied to the gate electrode, only the first active layer may be activated, that is, in a turn-on state. At this time, even if the gate voltage increases within the second gate voltage range, the degree of current movement between the source / drain electrodes can be maintained. That is, when the gate voltage increases within the first gate voltage range, the amount of current flowing between the source and the drain electrode increases, for example, at a first slope, while the gate voltage within the second gate voltage range increases. When increasing, the amount of current flowing between the source and drain electrodes may be smaller than the first and third slopes.
  • the multi-level device may provide multi-level conductivity.
  • the first active layer when a gate voltage within the first gate voltage range is applied, the first active layer may be turned on. In this case, the field caused by the gate voltage does not reach the second active layer by the current flowing through the first active layer (electrons of the source electrode tunnel the second active layer and the barrier layer) and is shielded (shielding effect).
  • the barrier layer may maintain limited electron flow of the first active layer while delaying gating of the second active layer even if the gate voltage increases within the second gate voltage range.
  • the gate voltage When a gate voltage in the third gate voltage range is applied, the gate voltage reaches the second active layer due to field penetration. Accordingly, the second active layer can be turned on.
  • the first active layer in order for the gate voltage to reach the second active layer by field penetration, it may be desirable that the first active layer is a TMDC monolayer. If the first active layer is thicker, the amount of current flowing through the first active layer is increased. Accordingly, a shielding effect that prevents the first active layer from field penetration of the gate voltage into the second active layer is increased. In this case, an excessively large gate voltage is required to turn on the second active layer, which is disadvantageous in terms of power consumption. In addition, since the gate insulating film has to be made thicker in order to withstand a large gate voltage, it cannot meet the trend of miniaturization of transistors. On the other hand, when the first active layer is the TMDC monolayer, the second active layer may be turned on even within a typical gate voltage range, thereby meeting power consumption and miniaturization trends.
  • FIG. 23 is a view for explaining a multi-level device according to a first embodiment of the present invention.
  • the multi-level device 300a includes a substrate, a gate electrode 120, a gate insulating film 125, a first active layer 142a, a barrier layer 132,
  • the second active layer 142b may include a source electrode 160 and a drain electrode 162.
  • the first active layer 142a includes a metal monoatomic layer W
  • the second barrier layer 132 includes a first barrier layer ZnO and a second barrier layer 4MP.
  • the second active layer 142b may include a metal monoatomic layer W.
  • the multilevel device according to the first embodiment of the present invention may be based on the device according to the second embodiment of the present invention described above.
  • 24 is a view for explaining a method of manufacturing a multi-level device according to a first embodiment of the present invention.
  • a method of manufacturing a multilevel device includes forming a gate insulating layer on one side of a gate electrode and the gate electrode (S310), and a first side on the gate insulating layer.
  • each step will be described in detail.
  • a gate insulating layer may be formed on the substrate and on one side of the gate electrode and the gate electrode.
  • the gate electrode has a structure in which a gate voltage is applied, and may be made of any material having conductivity, for example, metal.
  • the gate insulating layer is configured to prevent leakage of the gate current applied to the gate electrode, and may be made of any material having insulating properties, for example, at least one of Al2O3, SiNx, and SiO2.
  • a first active layer including a first metal single atom may be deposited on one side of the gate insulating layer.
  • Step S320 corresponds to the process described with reference to Figure 15 above, so a detailed description thereof will be omitted.
  • the pressure dosing step described with reference to FIG. 7 may be applied.
  • the thickness of the first active layer may be, for example, more than 0.7 nm and less than 4 nm, preferably 1 nm or more and 2 nm or less.
  • a barrier layer may be deposited on the first active layer.
  • the barrier layer may be provided between the second active layer to be described later and the deposited first active layer.
  • a barrier layer for example, an organic molecular layer and / or an inorganic molecular layer may be formed through a molecular layer growth method.
  • step S330 may include a unit cycle consisting of dosing and purging the organic precursor.
  • An organic molecular layer may be formed by a unit cycle. That is, the number of layers of the deposited organic molecular layer can be controlled as the unit cycle is repeated.
  • the pressure range may be 0.001 to 1 Torr
  • the process temperature range may be 80 to 200 degrees
  • the temperature range of the organic precursor may be 25 to 100 degrees.
  • a barrier layer having a desired thickness may be deposited on the first active layer.
  • step S340 corresponds to step S320, a detailed description will be omitted.
  • the source and drain electrodes may be formed after step S340.
  • the device having the multilevel conductivity according to the first embodiment of the present invention may be manufactured by the above steps S310 to S350.
  • 25 is a view for explaining the characteristics of a multi-level device according to a first embodiment of the present invention.
  • a multilevel device according to a first embodiment of the present invention was manufactured.
  • the first active layer and the second active layer were prepared according to step S320 (process conditions in FIG. 15) described above.
  • the barrier layer formed between the first active layer and the second active layer includes a first barrier layer and a second barrier layer.
  • ZnO was formed as the first barrier layer.
  • ZnO was also pressurized dosing. That is, DEZ, a ZnO metal precursor source gas, was provided in five sub-pressurized dosing. That is, during the first sub-pressurizing dosing, DEZ was provided with the outlet of the chamber closed, thereby increasing the pressure in the chamber to 1.0 Torr.
  • the inlet of the chamber was also closed for 3 seconds to infiltrate DEZ at a pressure of 1.0 Torr. Subsequently, it was sub-purged for 30 seconds. Subsequently, during the second sub-pressurizing dosing, DEZ was provided with the outlet of the chamber closed, and the pressure in the chamber was increased again to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 3 seconds to infiltrate DEZ at a pressure of 1.0 Torr. In the same manner, the fifth sub-pressurizing dosing step and the fifth sub-penetration step were performed. Thereafter, the first main purging step was performed for 15 seconds.
  • H 2 O was provided in 5 sub-pressurized dosing and sub-exposure steps. At this time, process parameters such as pressure and time were the same as for DEZ dosing. Thereafter, a second main purging step was performed to prepare a first barrier layer.
  • a second barrier layer was formed on the first barrier layer.
  • 4MP was deposited as the second barrier layer.
  • 4MP was prepared as an organic precursor, and argon was prepared as a purging gas.
  • the pressure of the step of dosing the organic precursor was 200 mTorr, for 20 seconds, and the step of purging was continued for 60 seconds.
  • the pressure of each process was 100 degrees.
  • an organic barrier layer was deposited.
  • 4 to 7 volts may be understood as the second gate voltage range R2.
  • This is interpreted as the first active layer being saturated while the second active layer is still turned off in the gate voltage range of 4 to 7 volts.
  • the gate voltage range of 4 to 7 volts it is interpreted that the gate field reaching the second active layer is blocked by the barrier layer and the first active layer, so that the second active layer cannot be turned on. That is, a current saturation phenomenon may occur due to the quantized energy level in at least one axial direction of the active layer, and a second gate voltage range R2 may be generated by the current saturation phenomenon.
  • the gate voltage of 7 volts or more may be understood as the third gate voltage range R3. It is interpreted that at a voltage of 7 volts or more, the gate voltage passes through the first active layer and the barrier layer to reach the second active layer.
  • 26 shows a multi-level device according to a second embodiment of the present invention.
  • the multi-level device 300b includes a substrate, a gate electrode 120, a gate insulating film 125, a first active layer 144a, a barrier layer 134,
  • the second active layer 144b may include a source electrode 160 and a drain electrode 162.
  • the device according to the second embodiment may have a structure in which the first active layer 144a, the barrier layer 134, and the second active layer 144b are sequentially stacked based on the gate electrode 120. have.
  • the source and drain electrodes 160 and 162 may be in electrical contact with the second active layer 144b. In other words, the source and drain electrodes 160 and 162 may be in electrical contact with the first active layer 144a and the barrier layer 134.
  • the first active layer 144a includes WS2 TMDC
  • the second barrier layer 134 includes 4MP
  • the second active layer 144b includes WS2 TMDC. You can.
  • the multilevel device according to the second embodiment of the present invention may be based on the device according to the third embodiment of the present invention described above.
  • FIG. 27 is a flowchart illustrating a method of manufacturing a multi-level device according to a second embodiment of the present invention.
  • a method of manufacturing a multilevel device includes forming a gate insulating film on one side of a gate electrode and the gate electrode (S410), and a first on the gate insulating film side.
  • Steps S410 and S450 correspond to the manufacturing method of the multi-level device according to the first embodiment, so a detailed description thereof will be omitted.
  • Steps S420 and S440 correspond to what has been described with reference to FIG. 20, so a detailed description thereof will be omitted. Since step S430 corresponds to step S330 described with reference to FIG. 23, a detailed description will be omitted.
  • the multi-level conductivity characteristics according to the second embodiment of the present invention will be described. It was confirmed that the multilevel device manufactured according to the conditions described with reference to FIG. 27 has a multilevel conductivity on the I-V curve, as shown in FIG. 28.
  • -19 to -22 volts may be understood as the second gate voltage range R2.
  • This is interpreted as the first active layer being saturated while the second active layer is still turned off in the gate voltage range of -19 to -22 volts.
  • the gate voltage range of -19 to -22 volts it is interpreted that the gate field reaching the second active layer is blocked by the barrier layer and the first active layer, so that the second active layer cannot be turned on. That is, a current saturation phenomenon may occur due to the quantized energy level in at least one axial direction of the active layer, and a second gate voltage range R2 may be generated by the current saturation phenomenon.
  • a gate voltage of -22 volts or more may be understood as the third gate voltage range R3. It is interpreted that the gate voltage reaches the second active layer through the first active layer and the barrier layer at a voltage of -22 volts or more.
  • the multi-level device according to the second embodiment of the present invention has been described above.
  • 29 is a result of measuring the surface coverage while increasing the pressure of the chamber by the metal precursor source gas while performing the pressurized dosing step described with reference to FIG. 7 using tungsten hexafluoride gas as the source gas.
  • the surface coverages were 61%, 62.5%, 62,65%, 66.5%, respectively. , 69.5%, 91.5%, 96.5%, 97.5%, improved to 99%.
  • the dosing pressure of the source gas was 0.2 mTorr and low pressure
  • the surface coverage was low at about 70%.
  • the dosing pressure of the source gas was increased to 0.3 Torr or more, the surface coverage was found to be remarkably excellent at about 90%.
  • the minimum pressure of the source gas pressurized dosing step is preferably 0.3 Torr or more.
  • the pressure dosing step may be applied to a device according to one embodiment of the present invention and a multi-level device according to one embodiment of the present invention.
  • XPS analysis was performed on WS2 of the device according to the third embodiment and the multi-level device according to the second embodiment of the present invention.
  • the manufacturing process is the same as described with reference to FIG. 20.
  • the WS2 prepared according to an embodiment of the present invention was able to clearly identify the peak by S in addition to the peak by W (FIG. 30 (b), FIG. 31 (b). Through this, it can be confirmed that WS2 was deposited.
  • the intensity ratio (I 2LA / IA 1g ) was 2.4, and the frequency difference (cm ⁇ 1 ) of E 2g and A 1g was confirmed to be 62.5 (FIG. 32 (b)).
  • WS2 manufactured according to an embodiment of the present invention is a monolayer.
  • AFM analysis was performed on WS2 prepared according to an embodiment of the present invention.
  • the multilevel device manufactured according to the exemplary embodiment of the present invention had a TMDC active layer of a monolayer having high coverage.

Abstract

A film structure according to an embodiment of the present invention includes: at least one layer of an active monolayer having an energy level quantized in at least one direction; and at least one layer of a barrier alternately laminated with the at least one layer of the active monolayer, wherein a current flows in the active monolayer, and the flow of the current may be limited by the quantized energy level.

Description

막 구조체, 소자 및 멀티레벨 소자Membrane structures, devices and multilevel devices
본 발명은 막 구조체 및 소자에 관련된 것으로 보다 구체적으로는, 양자화된 액티브 모노레이어를 포함하는 막 구조체, 소자 및 멀티레벨 소자에 관련된 것이다. The present invention relates to film structures and devices, and more particularly, to film structures, devices and multilevel devices comprising a quantized active monolayer.
최근 들어 하드웨어나 소프트웨어 적으로 보다 높은 사양의 성능이 요구되고 있다. 이에 보다 빠르고, 용량이 크고, 저 전력의 특성을 가지는 전자 소자에 대한 연구가 활발히 진행되고 있다.Recently, performance of a higher specification is required in terms of hardware and software. Accordingly, research on electronic devices having faster, larger capacity, and lower power characteristics has been actively conducted.
그러나, 기존의 MOSFET을 미세화 한다고 하더라도 미세화에는 한계가 있다. 왜냐하면, 미세화 자체에 따른 문제가 발생하기 때문이다. 예를 들어, 집적회로 상의 소자 밀도가 증가함에 따라 고온이 발생하게 되고 이는 소자의 신뢰성을 열화시키는 문제를 야기시키게 된다.However, even if the existing MOSFET is refined, there is a limit to refinement. This is because a problem occurs according to the miniaturization itself. For example, as device density on an integrated circuit increases, high temperature is generated, which causes a problem of deteriorating device reliability.
따라서, 다운 스케일링(down scaling)을 통한 접근 방식은 미래에 요구되는 전자 소자의 특성을 달성하기에 근본적인 한계를 가지고 있다. Therefore, the approach through down scaling has a fundamental limitation in achieving the characteristics of electronic devices required in the future.
이에 본 발명자들은, 미래 지향적인 소자에 적용될 수 있는 창의적인 막 구조체, 소자 및 멀티레벨 소자를 통하여 종래 기술의 문제점을 해결하고자 한다.Accordingly, the present inventors try to solve the problems of the prior art through creative film structures, devices, and multilevel devices that can be applied to future-oriented devices.
본 발명이 해결하고자 하는 일 기술적 과제는, 전류의 흐름이 제한(limit)되는 막 구조체 및 소자를 제공하는 데 있다.One technical problem to be solved by the present invention is to provide a film structure and a device in which current flow is limited.
본 발명이 해결하고자 하는 다른 기술적 과제는, 양자화된 액티브 모노레이어를 포함하는 막 구조체 및 소자를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a film structure and a device including a quantized active monolayer.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 1축 또는 3축으로 양자화된 액티브 모노레이어를 포함하는 막 구조체 및 소자를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a film structure and a device including an active monolayer quantized in 1-axis or 3-axis.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 초격자 구조를 가지는 막 구조체 및 소자를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a film structure and a device having a superlattice structure.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 양자 우물 구조를 가지는 막 구조체 및 소자를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a film structure and a device having a quantum well structure.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 문턱 전압 이상에서 전류/게이트 전압이 소정 기울기 이하인 막 구조체 및 소자를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a film structure and a device in which the current / gate voltage is below a predetermined slope above a threshold voltage.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 제조가 용이한 막 구조체 및 소자를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a film structure and a device that is easy to manufacture.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 멀티레벨 소자를 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a multi-level device.
본 발명이 해결하고자 하는 다른 기술적 과제는, 제조 공정이 간단한 멀티레벨 소자를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a multi-level device with a simple manufacturing process.
본 발명이 해결하고자 하는 일 기술적 과제는, 초 박막의 멀티레벨 소자를 제공하는 데 있다.One technical problem to be solved by the present invention is to provide an ultra-thin multi-level device.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다. The technical problem to be solved by the present invention is not limited to the above.
본 발명의 일 실시 예에 따른 막 구조체는 적어도 한 축 방향으로 양자화된 에너지 레벨을 가지는 적어도 한 층의 액티브 모노레이어(active monolayer) 및 상기 적어도 한 층의 액티브 모노레이어와 교번 적층되는 적어도 한 층의 배리어(barrier)를 포함하되, 상기 액티브 모노레이어에는 전류가 흐르되, 상기 양자화된 에너지 레벨에 의하여 전류의 흐름이 제한될 수 있다.The membrane structure according to an embodiment of the present invention includes at least one active monolayer having an energy level quantized in at least one axial direction and at least one layer alternately stacked with the active monolayer of the at least one layer. Although a barrier is included, current flows through the active monolayer, and current flow may be limited by the quantized energy level.
일 실시 예에 따르면, 상기 액티브 모노레이어 및 상기 배리어는 하이브리드 초격자 구조(hybrid superlattice structure)를 가질 수 있다.According to one embodiment, the active monolayer and the barrier may have a hybrid superlattice structure.
일 실시 예에 따르면, 상기 액티브 모노레이어는 2차원 층상 구조를 가질 수 있다.According to one embodiment, the active monolayer may have a two-dimensional layered structure.
일 실시 예에 따르면, 상기 모노레이어 및 상기 배리어의 적층은 양자 우물 구조(quantum well structure)를 제공할 수 있다.According to one embodiment, the lamination of the monolayer and the barrier may provide a quantum well structure.
일 실시 예에 따르면, 상기 액티브 모노레이어가, 금속 단원자 또는 TMDC(Transition metal dichalcogenide)로 이루어지는 경우, 상기 액티브 모노레이어는 단축 방향으로 양자화된 에너지 레벨을 가질 수 있다.According to an embodiment, when the active monolayer is made of a metal single atom or a transition metal dichalcogenide (TMDC), the active monolayer may have an energy level quantized in a short axis direction.
일 실시 예에 따르면, 상기 액티브 모노레이어가, 금속 산화물로 이루어지는 경우, 상기 액티브 모노레이어는 3축 방향으로 양자화된 에너지 레벨을 가질 수 있다.According to an embodiment, when the active monolayer is made of a metal oxide, the active monolayer may have an energy level quantized in a 3-axis direction.
일 실시 예에 따르면, 상기 액티브 모노레이어에 인가되는 필드(field)의 세기가 증가하더라도, 상기 양자화된 에너지 레벨에 의하여, 전류의 흐름이 제한될 수 있다.According to an embodiment, even if the intensity of a field applied to the active monolayer increases, the flow of current may be limited by the quantized energy level.
본 발명의 일 실시 예에 따른 막 구조체는 2차원 층상 구조를 가지는 적어도 한 층의 액티브 모노레이어(active monolayer); 및 상기 적어도 한 층의 액티브 모노레이어와 교번 적층되는 적어도 한 층의 배리어(barrier);를 포함하되, 상기 액티브 모노레이어 및 상기 배리어는 하이브리드 초격자 구조(hybrid superlattice structure)를 가질 수 있다.The membrane structure according to an embodiment of the present invention includes at least one active monolayer having a two-dimensional layered structure; And at least one barrier layer alternately stacked with the active monolayer of the at least one layer, wherein the active monolayer and the barrier may have a hybrid superlattice structure.
본 발명의 일 실시 예에 따른 막 구조체는 양자 우물 구조의 적어도 한 층의 액티브 모노레이어(active monolayer);를 포함하되, 상기 액티브 모노레이어는 적어도 한 축 방향으로 양자화된 에너지 레벨을 가지며, 상기 양자화된 에너지 레벨에 의하여 상기 액티브 모노레이어를 흐르는 전류의 흐름이 제한될 수 있다.The film structure according to an embodiment of the present invention includes an active monolayer of at least one layer of a quantum well structure, wherein the active monolayer has an energy level quantized in at least one axial direction, and the quantization is performed. The flow of current flowing through the active monolayer may be limited by the energy level.
본 발명의 일 실시 예에 따른 소자는 게이트 전극; 상기 게이트 전극 일 측의 게이트 절연막; 상기 게이트 절연막 일 측에 마련되는 적어도 한 층의 액티브 모노레이어(active monolayer); 상기 적어도 한 층의 액티브 모노레이어와 교번 적층되는 적어도 한 층의 배리어(barrier); 및 상기 게이트 전극에 게이트 전압이 인가되는 경우, 상기 액티브 모노레이어를 통하여 전류가 흐르는 소스 전극 및 드레인 전극을 포함할 수 있다.A device according to an embodiment of the present invention includes a gate electrode; A gate insulating film on one side of the gate electrode; At least one active monolayer provided on one side of the gate insulating layer; A barrier of at least one layer alternately stacked with the at least one layer of active monolayer; And a source electrode and a drain electrode through which current flows through the active monolayer when a gate voltage is applied to the gate electrode.
일 실시 예에 따르면, 상기 액티브 모노레이어는 적어도 한 축 방향으로 양자화된 에너지 레벨(quantized energy level)을 가질 수 있다.According to an embodiment, the active monolayer may have a quantized energy level in at least one axial direction.
일 실시 예에 따르면, 상기 양자화된 에너지 레벨은, 상기 게이트 전압이 턴 온 전압(turn on voltage) 이상에서, 상기 액티브 모노레이어를 흐르는 전류의 양을 제한할 수 있다.According to an embodiment, the quantized energy level may limit the amount of current flowing through the active monolayer when the gate voltage is greater than or equal to a turn on voltage.
일 실시 예에 따르면, 상기 액티브 모노레이어를 흐르는 전류의 양 제한에 의하여, 상기 게이트 전극에 인가되는 전압에 대한 상기 소스 및 드레인 전극 간의 전류 변화는 소정의 기울기 이하일 수 있다.According to an embodiment, by changing the amount of current flowing through the active monolayer, a current change between the source and drain electrodes with respect to the voltage applied to the gate electrode may be equal to or less than a predetermined slope.
일 실시 예에 따르면, 상기 액티브 모노레이어가 금속 단원자 및 TMDC 중 적어도 하나를 포함하는 경우, 상기 액티브 모노레이어는 단축 방향으로 양자화된 에너지 레벨을 가질 수 있다.According to an embodiment, when the active monolayer includes at least one of a metal single atom and TMDC, the active monolayer may have an energy level quantized in a short axis direction.
상기 액티브 모노레이어가 금속 산화물을 포함하는 경우, 상기 액티브 모노레이어는 3축 방향으로 양자화된 에너지 레벨을 가질 수 있다.When the active monolayer includes a metal oxide, the active monolayer may have an energy level quantized in a 3-axis direction.
일 실시 예에 따르면, 상기 액티브 모노레이어는 복수의 결정질 영역과 상기 결정질 영역을 둘러싸는 비정질 영역을 포함할 수 있다.According to an embodiment, the active monolayer may include a plurality of crystalline regions and an amorphous region surrounding the crystalline regions.
일 실시 예에 따르면, 상기 액티브 모노레이어는 3축 방향으로 양자화된 에너지 레벨을 가질 수 있다.According to an embodiment, the active monolayer may have an energy level quantized in a 3-axis direction.
일 실시 예에 따르면, 상기 액티브 모노레이어와 상기 소스 및 드레인 전극 사이에는 상기 배리어가 적층될 수 있다.According to an embodiment, the barrier may be stacked between the active monolayer and the source and drain electrodes.
일 실시 예에 따르면, 상기 액티브 모노레이어는 상기 배리어 사이에 샌드위치된 구조를 가질 수 있다.According to an embodiment, the active monolayer may have a structure sandwiched between the barriers.
일 실시 예에 따르면, 상기 액티브 모노레이어는 소정의 두께를 가지며, 상기 소정의 두께는 나노 사이즈일 수 있다.According to one embodiment, the active monolayer has a predetermined thickness, and the predetermined thickness may be nano-sized.
본 발명의 일 실시 예에 따른 소자는 게이트 전극, 상기 게이트 전극 일 측의 게이트 절연막 및 상기 게이트 절연막 일 측에 마련되는 적어도 한 층의 액티브 모노레이어(active monolayer)를 포함하되, 상기 게이트 전극에 인가되는 게이트 전압이 증가하더라도, 상기 액티브 모노레이어를 흐르는 전류의 증가는 제한될 수 있다.A device according to an embodiment of the present invention includes a gate electrode, a gate insulating layer on one side of the gate electrode, and at least one active monolayer provided on one side of the gate insulating layer, but applied to the gate electrode Even if the gate voltage to be increased, an increase in current flowing through the active monolayer may be limited.
본 발명의 일 실시 예에 따른 멀티레벨 소자는, 게이트 전극, 상기 게이트 전극 일 측에 형성되며, 제1 TMDC(Transition metal dichalcogenide)를 포함하는 제1 액티브층, 상기 제1 액티브층 일 측에 형성되며, 제2 TMDC를 포함하는 제2 액티브층, 상기 제2 액티브층 일 측에 마련되는 소스 및 드레인 전극 및 상기 제1 액티브층과 상기 제2 액티브층을 분리하는 배리어층을 포함할 수 있다.A multi-level device according to an embodiment of the present invention is formed on one side of a gate electrode, the gate electrode, and a first active layer including a first TMDC (Transition Metal Dichalcogenide), and one side of the first active layer. It may include a second active layer including a second TMDC, source and drain electrodes provided on one side of the second active layer, and a barrier layer separating the first active layer and the second active layer.
본 발명의 일 실시 예에 따른 멀티레벨 소자는, 게이트 전극, 상기 게이트 전극 일 측에 형성되며, 제1 금속 단원자를 포함하는 제1 액티브층, 상기 제1 액티브층 일 측에 형성되며, 제2 금속 단원자를 포함하는 제2 액티브층, 상기 제2 액티브층 일 측에 마련되는 소스 및 드레인 전극 및 상기 제1 액티브층과 상기 제2 액티브층을 분리하는 배리어층을 포함할 수 있다.The multi-level device according to an embodiment of the present invention is formed on one side of a gate electrode and the gate electrode, and includes a first active layer including a first metal single atom and a first active layer on one side, and a second A second active layer including a metal unit, a source and drain electrode provided on one side of the second active layer, and a barrier layer separating the first active layer and the second active layer may be included.
일 실시 예에 따르면, 상기 게이트 전극에 인가되는 게이트 전압에 따라, 상기 제1 및 상기 제2 액티브층 중 활성화되는 액티브층의 수가 제어될 수 있다.According to an embodiment, the number of active layers activated among the first and second active layers may be controlled according to a gate voltage applied to the gate electrode.
일 실시 예에 따르면, 상기 제1 액티브층, 상기 배리어층, 상기 제2 액티브층 및 상기 소스 및 드레인 전극이 순차적으로 적층 형성될 수 있다.According to an embodiment, the first active layer, the barrier layer, the second active layer, and the source and drain electrodes may be sequentially stacked.
일 실시 예에 따르면, 상기 소스 전극 및 상기 드레인 전극은 상기 제2 액티브층과만 전기적으로 접촉할 수 있다.According to an embodiment, the source electrode and the drain electrode may be in electrical contact only with the second active layer.
일 실시 예에 따르면, 상기 소스 전극 및 상기 드레인 전극은, 상기 제1 액티브층과 전기적으로 비-접촉할 수 있다.According to an embodiment, the source electrode and the drain electrode may be electrically non-contact with the first active layer.
일 실시 예에 따르면, 상기 게이트 전극에 인가되는 제1 게이트 전압 범위, 상기 제2 게이트 전압 범위 및 상기 제3 게이트 전압 범위로 구분되되, 상기 게이트 전압의 증가 순서로 상기 제1, 상기 제2 및 상기 제3 게이트 전압 범위가 제공될 수 있다.According to an embodiment, the first gate voltage range, the second gate voltage range, and the third gate voltage range applied to the gate electrode are divided into the first, second, and second gate voltages in increasing order. The third gate voltage range may be provided.
일 실시 예에 따르면, 상기 게이트 전극에 상기 제1 게이트 전압 범위 내의 게이트 전압이 인가되는 경우, 상기 제1 액티브층만 활성화되고, 상기 게이트 전극에 상기 제3 게이트 전압 범위 내의 게이트 전압이 인가되는 경우, 상기 제1 및 상기 제2 액티브층이 활성화될 수 있다.According to an embodiment, when a gate voltage in the first gate voltage range is applied to the gate electrode, only the first active layer is activated, and a gate voltage in the third gate voltage range is applied to the gate electrode. , The first and second active layers may be activated.
일 실시 예에 따르면, 상기 제2 게이트 전압 범위 내에서 상기 제1 액티브층은 포화 상태(saturation state)일 수 있다.According to an embodiment, the first active layer may be in a saturation state within the second gate voltage range.
일 실시 예에 따르면, 상기 게이트 전극에 상기 제1 게이트 전압 범위 또는 상기 제2 게이트 전압 범위의 게이트 전압이 인가된 경우, 상기 제1 액티브층에 흐르는 전류에 의하여 상기 게이트 전극에서 상기 제2 액티브층에 가해지는 필드가 차폐될 수 있다.According to an embodiment, when the gate voltage of the first gate voltage range or the second gate voltage range is applied to the gate electrode, the second active layer at the gate electrode by a current flowing through the first active layer The field applied to the can be shielded.
일 실시 예에 따르면, 상기 제1 및 상기 제2 액티브층은, TMDC 모노레이어(monolayer)를 포함할 수 있다.According to one embodiment, the first and second active layers may include a TMDC monolayer.
본 발명의 일 실시 예에 따른 멀티레벨 소자 제조방법은, 제1 TMDC를 포함하는 제1 액티브층을 증착하는 단계, 상기 제1 액티브층 일 측에 배리어층을 증착하는 단계 및 상기 배리어층 일 측에 제2 TMDC를 포함하는 제2 액티브층을 증착하는 단계를 포함할 수 있다.A multi-level device manufacturing method according to an embodiment of the present invention includes depositing a first active layer including a first TMDC, depositing a barrier layer on one side of the first active layer and one side of the barrier layer It may include the step of depositing a second active layer comprising a second TMDC.
일 실시 예에 따르면, 상기 제1 액티브층 및 제2 액티브층을 증착하는 단계 중 적어도 하나의 액티브층 증착 단계는, 상기 TMDC 모노레이어를 증착하는 단계를 포함하며, 상기 TMDC 모노레이어를 증착하는 단계는, 칼코겐 소스 가스를 도징하고, 퍼징하는 제1 칼코겐 증착 단계, 챔버의 유출구를 닫은 상태에서, 전이 금속 전구체를 포함하는 금속 전구체 소스 가스를 제공함으로써, 상기 챔버 내의 압력을 증가시켜, 상기 전이 금속 전구체를 상기 기판에 흡착시키는 금속 전구체 소스 가스 가압 도징(dosing), 상기 금속 전구체 소스 가스 가압 도징 단계 이후, 퍼지시키는 제1 메인 퍼징(main purging) 단계, 상기 제1 메인 퍼징 단계 이후, 반응 가스를 제공하는 반응 가스 도징 단계, 상기 반응 가스 도징 단계 이후, 퍼지시키는 제2 메인 퍼징 단계 및 상기 칼코겐 소스 가스를 도징하고, 퍼징하는 제2 칼코겐 증착 단계를 포함할 수 있다.According to an embodiment, at least one active layer deposition step of depositing the first active layer and the second active layer includes depositing the TMDC monolayer, and depositing the TMDC monolayer. The first chalcogen deposition step of dosing and purging the chalcogen source gas, by closing the outlet of the chamber, by providing a metal precursor source gas comprising a transition metal precursor, thereby increasing the pressure in the chamber, Metal precursor source gas pressurized dosing to adsorb a transition metal precursor to the substrate, after the metal precursor source gas pressurized dosing, first main purging to purge, after the first main purging to react A reaction gas dosing step of providing gas, a second main purging step of purging after the reaction gas dosing step, and the chalcogenide Dosing the gas, and may include a first deposition step Kogen knife 2 purging.
본 발명의 일 실시 예에 따른 멀티레벨 소자 제조방법은, 제1 금속 단원자를 포함하는 제1 액티브층을 증착하는 단계, 상기 제1 액티브층 일 측에 배리어층을 증착하는 단계 및 상기 배리어층 일 측에 제2 금속 단원자를 포함하는 제2 액티브층을 증착하는 단계를 포함할 수 있다.According to an embodiment of the present invention, a method of manufacturing a multilevel device includes depositing a first active layer including a first metal single atom, depositing a barrier layer on one side of the first active layer, and the barrier layer one It may include the step of depositing a second active layer including a second metal single element on the side.
일 실시 예에 따르면, 상기 제1 액티브층 및 제2 액티브층을 증착하는 단계 중 적어도 하나의 액티브층 증착 단계는, 챔버의 유출구를 닫은 상태에서, 금속 전구체를 포함하는 금속 전구체 소스 가스를 제공함으로써, 상기 챔버 내의 압력을 증가시켜, 상기 금속 전구체를 상기 기판에 흡착시키는 소스 가스 가압 도징(dosing), 상기 소스 가스 가압 도징 단계 이후, 퍼지시키는 제1 메인 퍼징(main purging) 단계, 상기 제1 메인 퍼징 단계 이후, 반응 가스를 제공하는 반응 가스 도징 단계 및 상기 반응 가스 도징 단계 이후, 퍼지시키는 제2 메인 퍼징 단계를 포함할 수 있다.According to one embodiment, at least one active layer deposition step of depositing the first active layer and the second active layer, by closing the outlet of the chamber, by providing a metal precursor source gas containing a metal precursor , Source gas pressurized dosing to increase the pressure in the chamber to adsorb the metal precursor to the substrate, after the source gas pressurized dosing, the first main purging step to purge, the first main After the purging step, a reaction gas dosing step for providing a reaction gas and a second main purging step for purging after the reaction gas dosing step may be included.
본 발명의 일 실시 예에 따른 막 구조체는 적어도 한 축 방향으로 양자화된 에너지 레벨을 가지는 적어도 한 층의 액티브 모노레이어(active monolayer) 및 상기 적어도 한 층의 액티브 모노레이어와 교번 적층되는 적어도 한 층의 배리어(barrier)를 포함할 수 있다.The membrane structure according to an embodiment of the present invention includes at least one active monolayer having an energy level quantized in at least one axial direction and at least one layer alternately stacked with the active monolayer of the at least one layer. It may include a barrier (barrier).
일 실시 예에 따르면, 상기 모노레이어 및 상기 배리어의 적층은 양자 우물 구조(quantum well structure)를 제공할 수 있고, 액티브 모노레이어가 적어도 한 축 방향으로 양자화된 에너지 레벨을 가지기 때문에, 게이트 전압의 스윙에도 불구하고 전류의 흐름이 제한될 수 있다.According to one embodiment, the stacking of the monolayer and the barrier can provide a quantum well structure, and since the active monolayer has an energy level quantized in at least one axial direction, swing of the gate voltage Nevertheless, the flow of current can be limited.
또한 상기 액티브 모노레이어는 2차원 층상 구조를 가지되, 하이브리드 초격자 구조를 가지므로 안정성이 향상될 수 있다.In addition, the active monolayer has a two-dimensional layered structure, and since it has a hybrid superlattice structure, stability may be improved.
또한 본 발명의 일 실시 예에 따른 막 구조체의 제조공정은 저온 공정에서 수행될 수 있으므로 우수한 공정 안정성을 제공할 수 있다. In addition, the manufacturing process of the membrane structure according to an embodiment of the present invention can be performed in a low temperature process, thereby providing excellent process stability.
또한 본 발명의 일 실시 예에 따른 막 구조체의 제조공정에 의하여 용이하게 하이브리드 초격자 구조가 제공될 수 있다.In addition, a hybrid superlattice structure can be easily provided by a manufacturing process of a membrane structure according to an embodiment of the present invention.
본 발명의 일 실시 예에 따른 멀티레벨 소자는 멀티레벨 전도도를 제공할 수 있다.The multi-level device according to an embodiment of the present invention may provide multi-level conductivity.
본 발명의 일 실시 예에 따른 멀티레벨 소자는 간이한 제조방법을 제공할 수 있다.The multi-level device according to an embodiment of the present invention may provide a simple manufacturing method.
본 발명의 일 실시 예에 따른 멀티레벨 소자는 용이한 액티브층의 두께 제어를 제공할 수 있다.The multilevel device according to an embodiment of the present invention may provide easy control of the thickness of the active layer.
본 발명의 일 실시 예에 따른 멀티레벨 소자는 초 박막성을 제공할 수 있다. The multi-level device according to an embodiment of the present invention may provide ultra-thin properties.
본 발명의 효과는 상술한 효과에 제한되지 아니하며 이하의 설명에 의하여 보다 명확해질 수 있다.The effects of the present invention are not limited to the above-described effects and can be made clearer by the following description.
도 1 내지 도 3은 본 발명의 제1 실시 예에 따른 소자를 설명하기 위한 도면이다.1 to 3 are views for explaining a device according to a first embodiment of the present invention.
도 4 및 도 5는 본 발명의 제1 실시 예에 따른 액티브 모노레이어를 상세히 설명하기 위한 도면이다.4 and 5 are diagrams for explaining the active monolayer according to the first embodiment of the present invention in detail.
도 6 내지 도 9는 본 발명의 제1 실시 예에 따른 소자의 제조방법을 설명하기 위한 도면이다.6 to 9 are views for explaining a method of manufacturing a device according to a first embodiment of the present invention.
도 10 내지 도 12는 본 발명의 제1 실시 예에 따른 소자의 동작 특성을 설명하기 위한 도면이다.10 to 12 are views for explaining the operating characteristics of the device according to the first embodiment of the present invention.
도 13 및 도 14는 본 발명의 제2 실시 예에 따른 소자를 설명하기 위한 도면이다.13 and 14 are views for explaining a device according to a second embodiment of the present invention.
도 15 내지 도 17은 본 발명의 제2 실시 예에 따른 소자의 동작 특성을 설명하기 위한 도면이다.15 to 17 are diagrams for explaining the operating characteristics of the device according to the second embodiment of the present invention.
도 18 및 도 19는 본 발명의 제3 실시 예에 따른 소자를 설명하기 위한 도면이다.18 and 19 are diagrams for describing a device according to a third embodiment of the present invention.
도 20 내지 도 22는 본 발명의 제3 실시 예에 따른 소자의 동작 특성을 설명하기 위한 도면이다.20 to 22 are views for explaining the operating characteristics of the device according to the third embodiment of the present invention.
도 23은 본 발명의 제1 실시 예에 따른 멀티레벨 소자를 설명하기 위한 도면이다.23 is a view for explaining a multi-level device according to a first embodiment of the present invention.
도 24는 본 발명의 제1 실시 예에 따른 멀티레벨 소자의 제조방법을 설명하기 위한 도면이다.24 is a view for explaining a method of manufacturing a multi-level device according to a first embodiment of the present invention.
도 25는 본 발명의 제1 실시 예에 따른 멀티레벨 소자의 특성을 설명하기 위한 도면이다.25 is a view for explaining the characteristics of a multi-level device according to a first embodiment of the present invention.
도 26은 본 발명의 제2 실시 예에 따른 멀티레벨 소자를 도시한다.26 shows a multi-level device according to a second embodiment of the present invention.
도 27은 본 발명의 제2 실시 예에 따른 멀티레벨 소자의 제조방법을 설명하기 위한 순서도이다. 27 is a flowchart illustrating a method of manufacturing a multi-level device according to a second embodiment of the present invention.
도 28은 본 발명의 제2 실시 예에 따른 멀티레벨 소자의 특성을 설명하기 위한 도면이다.28 is a view for explaining the characteristics of a multi-level device according to a second embodiment of the present invention.
도 29는, 가압 도징 단계에 따른 표면 커버리지를 측정한 결과이다. 29 is a result of measuring the surface coverage according to the pressure dosing step.
도 30 도 33은 본 발명의 일 실시 예에 따라 제조된 WS2 박막을 도시한다.30 FIG. 33 shows a WS2 thin film manufactured according to an embodiment of the present invention.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical spirit of the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete and that the spirit of the present invention is sufficiently conveyed to those skilled in the art.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In the present specification, when a component is referred to as being on another component, it means that it may be formed directly on another component, or a third component may be interposed between them. In addition, in the drawings, the thickness of the films and regions are exaggerated for effective description of the technical content.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.Further, in various embodiments of the present specification, terms such as first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another component. Therefore, what is referred to as the first component in one embodiment may be referred to as the second component in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. Also, in this specification, 'and / or' is used to mean including at least one of the components listed before and after.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다. In the specification, a singular expression includes a plural expression unless the context clearly indicates otherwise. Also, terms such as “include” or “have” are intended to indicate the presence of features, numbers, steps, elements or combinations thereof described in the specification, and one or more other features, numbers, steps, or configurations. It should not be understood as excluding the possibility of the presence or addition of elements or combinations thereof. In addition, in this specification, "connecting" is used in a sense to include both indirectly connecting a plurality of components, and directly connecting.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In addition, in the following description of the present invention, when it is determined that detailed descriptions of related well-known functions or configurations may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted.
본 발명의 일 실시 예에 따른 막은 적어도 한 축 방향으로 양자화된 에너지 레벨을 가지는 적어도 한 층의 액티브 모노레이어(active monolayer) 및 상기 적어도 한 층의 액티브 모노레이와 교번 적층되는 적어도 한 층의 배리어(barrier);를 포함하되, 상기 액티브 모노레이어에는 전류가 흐르되, 상기 양자화된 에너지 레벨에 의하여 전류의 흐름이 제한될 수 있다. The film according to an embodiment of the present invention has at least one layer of an active monolayer having an energy level quantized in at least one axial direction and at least one layer of the barrier layer alternately stacked with the at least one layer of active monolayer ( barrier) ;, the current flows in the active monolayer, and the current flow may be limited by the quantized energy level.
이 때, 액티브 모노레이어는 적어도 한 축 방향으로 양자화된 에너지 레벨(quantized energy level)을 가지기 때문에, 상기 액티브 모노레이어를 흐르는 전류의 양이 제한될 수 있다.At this time, since the active monolayer has a quantized energy level in at least one axial direction, the amount of current flowing through the active monolayer may be limited.
만약, 상기 액티브 모노레이어가 금속 단원자 및 TMDC 중 적어도 하나를 포함하는 경우, 상기 액티브 모노레이어는 단축 방향으로 양자화된 에너지 레벨을 가질 수 있다. 이와 달리, 상기 액티브 모노레이어가 금속 산화물을 포함하는 경우, 상기 액티브 모노레이어는 3축 방향으로 양자화된 에너지 레벨을 가질 수 있다. 이 경우, 필드 스윙에도 불구하고 상기 액티브 모노레이어에 흐르는 전류의 세기는 일정할 수 있다. 즉 전류 포화 상태가 제공될 수 있다. If the active monolayer includes at least one of a metal single atom and TMDC, the active monolayer may have an energy level quantized in a short axis direction. Alternatively, when the active monolayer includes a metal oxide, the active monolayer may have an energy level quantized in the 3-axis direction. In this case, despite the field swing, the intensity of the current flowing through the active monolayer may be constant. That is, a current saturation state can be provided.
전류 포화(current saturation) 특성은 본 발명의 일 실시 예에 따른 특유의 효과로 이해될 수 있다. 이하 구체적인 설명을 위하여 도 1 내지 도 12를 참조하여 금속 산화물을 액티브 모노레이어로 활용하는 제1 실시 예를 설명하기로 한다.The current saturation characteristic can be understood as a unique effect according to an embodiment of the present invention. Hereinafter, for a detailed description, a first embodiment using a metal oxide as an active monolayer will be described with reference to FIGS. 1 to 12.
도 1 내지 도 3은 본 발명의 제1 실시 예에 따른 소자를 설명하기 위한 도면이다.1 to 3 are views for explaining a device according to a first embodiment of the present invention.
도 1 내지 도 3을 참조하면 본 발명의 제1 실시 예에 따른 소자(100a)는 기판(미도시), 게이트 전극(120), 제1 배리어(130), 액티브 모노레이어(140), 제2 배리어(150), 소스 전극(160) 및 드레인 전극(162) 중 적어도 하나를 포함할 수 있다. 액티브 모노레이어와 배리어 중 적어도 하나를 포함하여 막 구조체로 호칭될 수 있다. 이하 각 구성에 대해서 설명하기로 한다.1 to 3, the device 100a according to the first embodiment of the present invention includes a substrate (not shown), a gate electrode 120, a first barrier 130, an active monolayer 140, and a second At least one of the barrier 150, the source electrode 160 and the drain electrode 162 may be included. It may be referred to as a membrane structure including at least one of an active monolayer and a barrier. Hereinafter, each configuration will be described.
상기 기판은 그 종류에 제한이 없으며, 예를 들어, 실리콘 기판, 유리 기판, 플렉서블 기판 중 적어도 하나로 이루어질 수 있다.The substrate is not limited in its kind, and may be, for example, at least one of a silicon substrate, a glass substrate, and a flexible substrate.
상기 게이트 전극(120)은 게이트 전압을 인가받는 구성으로, 전도성을 가지는 물질 예를 들어, 금속 물질로 이루어질 수 있다.The gate electrode 120 is configured to receive a gate voltage, and may be made of a conductive material, for example, a metallic material.
상기 게이트 절연막(125)은 유전층의 기능을 수행하는 구성으로, 절연 물질 예를 들어, 실리콘계 절연 물질, 금속 산화물계 절연 물질 중 적어도 하나의 물질로 이루어질 수 있다. 상기 게이트 절연막(125)의 두께는 인가되는 게이트 전압의 동작 범위에 상응하도록 정해질 수 있다. 예를 들어, 게이트 전압의 동작 범위가 낮은 경우, 절연막(130)의 두께는, 게이트 전압의 동작 범위가 높은 경우에 대비하여 얇을 수 다.The gate insulating layer 125 is configured to perform the function of a dielectric layer, and may be formed of at least one of an insulating material, for example, a silicon-based insulating material or a metal oxide-based insulating material. The thickness of the gate insulating layer 125 may be determined to correspond to the operating range of the applied gate voltage. For example, when the operating range of the gate voltage is low, the thickness of the insulating film 130 may be thin compared to the case where the operating range of the gate voltage is high.
상기 제1 및 상기 제2 배리어(130, 150) 중 적어도 하나의 배리어는, 유기물, 무기물, 유기-무기 복합물 중 적어도 하나를 포함하여 이루어질 수 있다. 상기 배리어가 유기물인 경우, 상기 배리어는 4MP(4-mercaptophenol) 및 Zn4MP(Zinc 4-mercaptophenol) 중 적어도 하나의 포함할 수 있고, 상기 배리어가 유기-무기 복합물인 경우, 상기 배리어는 Al 링커를 가지는 4MP 즉 Al4MP를 포함할 수 있다. At least one barrier among the first and second barriers 130 and 150 may include at least one of an organic material, an inorganic material, and an organic-inorganic complex. When the barrier is an organic material, the barrier may include at least one of 4MP (4-mercaptophenol) and Zn4MP (Zinc 4-mercaptophenol), and when the barrier is an organic-inorganic composite, the barrier has an Al linker 4MP or Al4MP.
이하에서는 설명의 편의를 위하여, 상기 제1 및 상기 제2 배리어(130, 150)가 Zn4MP인 것을 상정하기로 한다.Hereinafter, for convenience of description, it is assumed that the first and second barriers 130 and 150 are Zn4MP.
상기 배리어는 상기 액티브 모노레이어를 보호할 수 있다. 예를 들어, 상기 액티브 모노레이어(140) 형성 이후, 다른 층이 형성될 때, 상기 제2 배리어(150)은 상기 액티브 모노레이어(140)이 의도치 않게 도핑되거나, 다른 층 증착에 따른 전구체가 상기 액티브 모노레이어(140)으로 침투하는 것을 최소화할 수 있다.The barrier may protect the active monolayer. For example, after the active monolayer 140 is formed, when another layer is formed, the second barrier 150 may inadvertently doped the active monolayer 140, or a precursor due to deposition of another layer. Infiltration into the active monolayer 140 may be minimized.
상기 액티브 모노레이어(140)는 금속 산화물 예를 들어, ZnO를 포함할 수 있다. 또한 일 실시 예에 따르면, 상기 액티브 모노레이어(140)는 2차원 층상 구조를 가질 수 있다. 이 때, 액티브 모노레이어(140)의 2차원 층상 구조는 소정의 적층을 통하여 초격자 구조를 이룰 수 있다.The active mono layer 140 may include a metal oxide, for example, ZnO. In addition, according to one embodiment, the active monolayer 140 may have a two-dimensional layered structure. At this time, the two-dimensional layered structure of the active monolayer 140 may form a superlattice structure through a predetermined stacking.
일 실시 예에 따르면, 상기 액티브 모노레이어(140)의 두께는 FET(Field Effect Transistor) 특성이 나타나는 범위 내일 수 있다. 예를 들어, 상기 액티브 모노레이어(140)가 징크 옥사이드를 포함하는 경우, 1.5nm 이상의 두께를 가질 수 있다. 만약, 징크 옥사이드의 두께가 1.5nm 보다 작으면, 징크 옥사이드가 FET 특성을 잃어버릴 수 있다. 또한 상기 액티브 모노레이어의 두께는 20nm 이하일 수 있다. 만약 액티브 모노레이어의 두께가 20nm 보다 두꺼운 경우, 동작 전압의 증가로 소비 전력 면에서 불리할 수 있다. 또한 게이트 절연막(125)가 큰 게이트 전압에 견디기 위해서, 보다 두꺼워져야 하는 바, 소자의 소형화 추세에도 부합하지 못하게 된다. According to an embodiment, the thickness of the active monolayer 140 may be within a range in which field effect transistor (FET) characteristics are exhibited. For example, when the active monolayer 140 includes zinc oxide, it may have a thickness of 1.5 nm or more. If the thickness of the zinc oxide is less than 1.5 nm, the zinc oxide may lose FET characteristics. In addition, the thickness of the active monolayer may be 20 nm or less. If the thickness of the active monolayer is greater than 20 nm, an increase in operating voltage may be disadvantageous in terms of power consumption. In addition, since the gate insulating layer 125 needs to be thicker in order to withstand a large gate voltage, it cannot meet the trend of miniaturization of the device.
계속하여 도 1을 참조하면, 적어도 한 층의 액티브 모노레이어와 적어도 한 층의 배리어는 교번하여 적층될 수 있다. 이 때, 액티브 모노레이어의 적어도 한 면에 배리어가 마련될 수 있다. 만약 액티브 모노레이어의 일 면과 타 면 모두에 배리어가 마련되는 경우, 액티브 모노레이어는 상기 제1 및 제2 배리어에 샌드위치된 구조를 가질 수 있다. 다른 관점에서 상기 액티브 모노레이어(140)의 적어도 일 면은 배리어와 직접 접촉할 수 있다. 즉, 상기 액티브 모노레이어(140)의 일 면은 제1 배리어(130) 면 접촉하고 타 면은 제2 배리어(150)와 면 접촉할 수 있다. 이하에서는 설명의 편의를 위하여 액티브 모노레이어(140)의 양 면에 제1 배리어(130) 및 제2 배리어(150)가 각각 위치하는 것을 상정하기로 한다.1, the active monolayer of at least one layer and the barrier of at least one layer may be alternately stacked. At this time, a barrier may be provided on at least one side of the active monolayer. If barriers are provided on one side and the other side of the active monolayer, the active monolayer may have a structure sandwiched between the first and second barriers. In another aspect, at least one surface of the active monolayer 140 may directly contact the barrier. That is, one surface of the active monolayer 140 may contact the first barrier 130 and the other surface may contact the second barrier 150. Hereinafter, for convenience of description, it is assumed that the first barrier 130 and the second barrier 150 are located on both sides of the active monolayer 140, respectively.
일 예에 따르면, 제1 배리어(130), 액티브 모노레이어(140), 제2 배리어(150) 각각은 수 nm의 두께를 가질 수 있다. According to an example, each of the first barrier 130, the active monolayer 140, and the second barrier 150 may have a thickness of several nm.
일 실시 예에 따르면, 상기 액티브 모노레이어와 상기 액티브 모노레이어에 인접하는 배리어는 하이브리드 초격자 구조(hybrid superlattice structure)를 이룰 수 있다. 초 격자 구조에 의하여 안정성이 향상될 수 있다.According to one embodiment, the active monolayer and the barrier adjacent to the active monolayer may form a hybrid superlattice structure. Stability can be improved by the super lattice structure.
또한 일 실시 예에 따르면, 상기 배리어는, 상기 액티브 모노레이어와 인접 계면을 형성함으로써, 상기 액티브 모노레이어는 배리어를 통하여 양자 우물(quantum well) 구조를 가질 수 있다.In addition, according to one embodiment, the barrier, by forming an adjacent interface with the active monolayer, the active monolayer may have a quantum well structure (quantum well) through the barrier.
일 예에 따르면, 상기 액티브 모노레이어(140)는, 도 2 및 도 3에 도시된 바와 같이, 비정질 영역(Amorphous Region; AM_R) 및 상기 비정질 영역(AM_R)에 의하여 둘러싸이는 복수의 결정질 영역(NC_R)을 포함하는 층(layer)으로 이루어질 수 있다. 즉, 상기 액티브 모노레이어 내에는, 비정질 영역(AM_R)과 결정질 영역(NC_R)이 혼재할 수 있다. According to an example, as shown in FIGS. 2 and 3, the active monolayer 140 includes a plurality of crystalline regions NC_R surrounded by an amorphous region (AM_R) and the amorphous region (AM_R). ) May include a layer. That is, the amorphous region AM_R and the crystalline region NC_R may be mixed in the active monolayer.
이 때, 상기 결정질 영역(NC_R) 각각은 나노 사이즈로 이루어져 양자 구속 효과(quantum confinement effect)를 가질 수 있다. 구체적으로 상기 결정질 영역(NC_R)은 수 nm의 크기 예를 들어, 약 3nm의 크기를 가질 수 있고, 결정질 영역 간의 평균 거리는 약 2.5nm 일 수 있다. 다시 말해, 결정질 영역(NC_R)들은 서로 평균 약 2.5nm 거리를 두고 이격하며, 결정질 영역(NC_R)들은 비정질 영역(AM_R)에 둘러싸여 고립된 아일랜드 형상(island shape)을 가질 수 있다. 또한, 상기 결정질 영역(NC_R)들은 상기 비정질 영역(AM_R) 내에서 2차원 내에서 임의적으로 분포할 수 있다. 이에 따라 상기 결정질 영역(NC_R)은 3축 방향으로 양자 구속 효과를 제공할 수 있다. 즉, 상기 결정질 영역(NC_R)은 두께 방향 뿐 아니라 면 방향으로도 양자 구속 효과를 제공할 수 있다.At this time, each of the crystalline regions NC_R may be formed of a nano size to have a quantum confinement effect. Specifically, the crystalline region NC_R may have a size of several nm, for example, about 3 nm, and an average distance between the crystalline regions may be about 2.5 nm. In other words, the crystalline regions NC_R are spaced apart from each other by an average distance of about 2.5 nm, and the crystalline regions NC_R may be surrounded by the amorphous regions AM_R to have an isolated island shape. In addition, the crystalline regions NC_R may be randomly distributed in two dimensions within the amorphous region AM_R. Accordingly, the crystalline region NC_R may provide a quantum confinement effect in a 3-axis direction. That is, the crystalline region NC_R may provide a quantum confinement effect not only in the thickness direction but also in the surface direction.
상기 액티브 모노레이어의 3축 양자화에 의하여 전류 포화 영역(도 12의 Vs 영역)이 생성될 수 있는 바. 구체적인 설명을 위하여 도 4 및 도 5를 참조하기로 한다.A current saturation region (Vs region in FIG. 12) may be generated by triaxial quantization of the active monolayer. 4 and 5 will be referred for a detailed description.
도 4 및 도 5는 본 발명의 제1 실시 예에 따른 액티브 모노레이어를 상세히 설명하기 위한 도면이다.4 and 5 are diagrams for explaining the active monolayer according to the first embodiment of the present invention in detail.
도 4를 참조하면, 상기 액티브 모노레이어(140)의 비정질 영역(AM_R)은 수 많은 편재 상태(localized state)들을 가질 수 있다. 이와 달리, 상기 액티브 모노레이어(140)의 결정질 영역(NC_R)은, 상기 비정질 영역(AM_R)에 의한 편재 상태들 보다 적은 소수의 이격화된 편재 상태(discrete localized state)들을 가질 수 있다. 이 경우, 상기 비정질 영역(AM_R)이 가지는 편재된 에너지 상태들 중 특정 에너지 상태(AM_E)와 상기 결정질 영역(NC_R)이 가지는 편재된 에너지 상태들 중 특정 에너지 상태(NC_E)가 서로 공명 에너지 매칭(resonant energy matching)을 이룰 수 있다. Referring to FIG. 4, the amorphous region AM_R of the active monolayer 140 may have a number of localized states. Alternatively, the crystalline region NC_R of the active monolayer 140 may have fewer discrete localized states than ubiquitous states caused by the amorphous region AM_R. In this case, a specific energy state (AM_E) among ubiquitous energy states of the amorphous region (AM_R) and a specific energy state (NC_E) of ubiquitous energy states of the crystalline region (NC_R) are matched to each other by resonance energy matching ( resonant energy matching).
상기 공명 에너지 매칭에 의한 하이브리드화(hybridization)는 양자화된 전도성 상태(quantized conduction state)를 제공할 수 있다. 상기 양자화된 전도성 상태는 전도성 상태를 제공하되, 제한된 전류 이동을 제공할 수 있다. 상기 양자화된 전도성 상태에 대하여 도 5를 참조하여 보다 상세히 설명하기로 한다.Hybridization by resonance energy matching may provide a quantized conduction state. The quantized conductive state provides a conductive state, but may provide limited current transfer. The quantized conductive state will be described in more detail with reference to FIG. 5.
도 5는 본 발명의 일 실시 예에 따른 density of state(DOS)를 도시한다. 참고로, DOS 시뮬레이션 결과는 VASP(Vienna ab initio simulation) 이라는 프로그램을 사용하되, 제조된 액티브 모노레이어를 PBE(Perdew-Burke-Ernzerhof) exchange-correlation functional과 PAW(projector-augmented wave) pseudopotentials 방법으로 계산함으로써, 얻을 수 있다.5 shows a density of state (DOS) according to an embodiment of the present invention. For reference, DOS simulation results are calculated using a program called Vienna ab initio simulation (VASP), but the manufactured active monolayer is calculated using the PBE (Perdew-Burke-Ernzerhof) exchange-correlation functional and PAW (projector-augmented wave) pseudopotentials method. By doing, it can be obtained.
도 5의 DOS는 전자 에너지의 증가에 따른 전자 상태 개수 변화를 나타낸다. 도 5에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 액티브 모노레이어(140)는 가전도대(valence band)와 전도대(conduction band)를 가질 수 있다. The DOS of FIG. 5 shows the change in the number of electronic states according to the increase of the electronic energy. As shown in FIG. 5, the active monolayer 140 according to an embodiment of the present invention may have a valence band and a conduction band.
상기 가전도대는 모빌리티 엣지(mobility edge)에 의하여 비 편재 상태인 익스텐디드 상태(extended state)와 편재 상태로 구분될 수 있다. 또한 전도대도 모빌리티 엣지에 의하여 익스텐디드 상태와 편재 상태로 구분될 수 있다. The consumer electronics zone may be divided into an extended state and a ubiquitous state, which are non-ubiquitous states by a mobility edge. Also, the conduction band can be divided into an extended state and a ubiquitous state by a mobility edge.
도 5에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 액티브 모노레이어(140)은 전도대(conduction band) 내의 로우 레벨 전자 에너지 범위(약 2.8eV~2.9eV)에서 제1 전자 상태 개수를 제공하고, 상기 전도대 내의, 상기 로우 레벨 전자 에너지 범위 보다 높은 하이 레벨 전자 에너지 범위(약 3.2eV 이상)에서 제2 전자 상태 개수를 제공할 수 있다. As shown in FIG. 5, the active monolayer 140 according to an embodiment of the present invention provides the number of first electron states in a low level electron energy range (about 2.8 eV to 2.9 eV) in a conduction band In addition, the number of second electron states in the high-level electron energy range (about 3.2 eV or more) higher than the low-level electron energy range in the conduction band may be provided.
이 때, 상기 로우 레벨 전자 에너지 범위에서의 제1 전자 상태 개수 곡선과, 상기 하이 레벨 전자 에너지 범위에서의 제2 전자 상태 개수 곡선은 서로 불연속적일 수 있다. 다시 말해, 상기 로우 레벨 전자 에너지 범위(약 2.9eV)의 최대 전자 에너지 값은, 상기 하이 레벨 전자 에너지 범위의 최소 전자 에너지 값(약 3.2eV) 보다 작을 수 있다. 여기서, 상기 로우 레벨 전자 에너지 범위 내에서 상기 제1 전자 상태 개수의 최대 값은 상기 하이 레벨 전자 에너지 범위 내에서 상기 제2 전자 상태 개수의 최소 값 보다 작을 수 있다.At this time, the number curve of the first electron state in the low-level electron energy range and the number curve of the second electron state in the high-level electron energy range may be discontinuous. In other words, the maximum electron energy value of the low level electron energy range (about 2.9 eV) may be smaller than the minimum electron energy value (about 3.2 eV) of the high level electron energy range. Here, the maximum value of the number of first electronic states in the low-level electronic energy range may be less than the minimum value of the number of second electronic states in the high-level electronic energy range.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위는 전도대 내의 모빌리티 엣지보다 높은 전자 에너지에서 제공될 수 있다(i.e. mobility edge quantization). 이는 엑티브 모노레이어(140)의 비정질 영역(AM_R)이 가지는 편재 상태의 에너지 레벨과, 결정질 영역이 가지는 편재 상태의 에너지 레벨이 매칭되되, 모빌리티 엣지 이상에서 매칭됨을 의미할 수 있다. 이에 따라, 상기 액티브 모노레이어(140)는 상기 로우 레벨 전자 에너지 범위 및 상기 하이 레벨 전자 에너지 범위는 전도성 상태를 제공할 수 있다. 이 때, 모빌리티 엣지 위에서 제1 전자 상태 개수를 가지는 로우 레벨 전자 에너지 범위에서의 전도 상태를 양자화된 익스텐디드 상태(quantized extended state)로 정의할 수 있다. According to an embodiment, the low level electron energy range and the high level electron energy range may be provided at a higher electron energy than a mobility edge in a conduction band (i.e. mobility edge quantization). This may mean that the energy level of the ubiquitous state of the amorphous region AM_R of the active monolayer 140 is matched with the energy level of the ubiquitous state of the crystalline region, but is matched at a mobility edge or higher. Accordingly, the active monolayer 140 may provide a conductive state in the low level electron energy range and the high level electron energy range. At this time, the conduction state in the low-level electron energy range having the first number of electron states on the mobility edge may be defined as a quantized extended state.
또한, 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서 편재 상태(즉, 전자 상태 개수는 0개)를 제공할 수 있다. 이는 액티브 모노레이어의 결정질 영역(NC_R)이 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서 에너지 상태를 가지지 않음을 의미할 수 있다. 이에 따라 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서 결정질 영역(NC_R)과 비정질 영역(AM_R) 간에 공명 에너지 매칭되지 않게 된다.In addition, a ubiquitous state (ie, the number of electron states is 0) may be provided between the low-level electron energy range and the high-level electron energy range. This is active It may mean that the crystalline region NC_R of the monolayer does not have an energy state between the low level electron energy range and the high level electron energy range. Accordingly, resonance energy is not matched between the crystalline region NC_R and the amorphous region AM_R between the low level electron energy range and the high level electron energy range.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위는 앞서 설명한 바와 같이, 상기 액티브 모노레이어(140)의 결정질 영역(NC_R)과 비정질 영역(AM_R)의 공명 에너지 매칭에 의하여 제공될 수 있다. 이 때, 상기 결정질 영역(NC_R)이 3축 방향으로 양자 구속 효과를 가지기 때문에, 상기 로우 레벨 전자 에너지 범위와 제1 전자 상태 개수에 의하여 정의되는 곡선은 매우 제한된 면적을 가질 수 있다. 이는 매우 제한된 캐리어가 존재할 수 있음을 의미할 수 있다.According to an embodiment, as described above, the low-level electron energy range may be provided by resonance energy matching between the crystalline region NC_R and the amorphous region AM_R of the active monolayer 140. At this time, since the crystalline region NC_R has a quantum confinement effect in the 3-axis direction, the curve defined by the low-level electron energy range and the number of first electron states may have a very limited area. This may mean that very limited carriers may be present.
즉 상기 액티브 모노레이어(140)가 로우 레벨 에너지 상태에서 제한된 전자 상태 개수를 가지기 때문에, 전류 포화 상태(도 12의 Vs 영역)이 제공될 수 있다.That is, since the active monolayer 140 has a limited number of electronic states in a low-level energy state, a current saturation state (Vs region in FIG. 12) may be provided.
다시 도 1을 참조하면, 상기 소스 및 상기 드레인 전극(160, 162)은 최 상단의 배리어와 접촉할 수 있다. 다른 관점에서 상기 소스 및 상기 드레인 전극(160, 162)은 최 상단의 제2 배리어(150)와는 접촉하고, 제1 배리어(130)와 액티브 모노레이어(140)와는 비 접촉할 수 있다.Referring back to FIG. 1, the source and drain electrodes 160 and 162 may contact the uppermost barrier. In another aspect, the source and drain electrodes 160 and 162 may contact the second barrier 150 at the top, and may not contact the first barrier 130 and the active monolayer 140.
이상 본 발명의 제1 실시 예에 따른 소자를 구조적 관점에서 설명하였다. 이하 도 6 내지 도 9를 참조하여, 본 발명의 제1 실시 예에 따른 소자의 제조방법을 설명하기로 한다.The device according to the first embodiment of the present invention has been described above from a structural point of view. Hereinafter, a method of manufacturing a device according to a first embodiment of the present invention will be described with reference to FIGS. 6 to 9.
도 6 내지 도 9는 본 발명의 제1 실시 예에 따른 소자의 제조방법을 설명하기 위한 도면이다.6 to 9 are views for explaining a method of manufacturing a device according to a first embodiment of the present invention.
도 9를 참조하면, 본 발명의 제1 실시 예에 따른 소자의 제조방법은 기판, 게이트 전극, 게이트 절연막을 준비하는 단계(S110), 제1 배리어 형성하는 단계(S120), 액티브 모노레이어 형성 단계(S130), 제2 배리어 형성하는 단계(S140) 및 소스 및 드레인 전극 형성 단계(S150) 중 적어도 하나의 단계를 포함할 수 있다. 이하 각 단계에 대하여 설명하기로 한다.Referring to FIG. 9, a method of manufacturing a device according to a first embodiment of the present invention includes preparing a substrate, a gate electrode, and a gate insulating layer (S110), forming a first barrier (S120), and forming an active monolayer (S130), a second barrier forming step (S140) and a source and drain electrode forming step (S150) may include at least one step. Each step will be described below.
단계 S110Step S110
단계 S110은 사전 준비 단계로, 기판을 준비하는 단계, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계를 포함하여 이루어질 수 있다.Step S110 is a preliminary preparation step, and may include preparing a substrate, forming a gate electrode on the substrate, and forming a gate insulating film on the gate electrode.
단계 S120Step S120
상기 게이트 절연막 상에 제1 배리어가 형성될 수 있다. 상기 제1 배리어는 분자층 성장법(MLD)을 통하여 제조될 수 있다. 예를 들어, 상기 분자층 성장법을 통하여 Zn4MP를 증착하는 경우, 분자층 성장법은, DEZ 전구체 제공 단계, 퍼지 단계, 4MP 전구체 제공 단계, 퍼지 단계를 포함하여 이루어질 수 있다. 이로써, 제1 배리어(130)가 증착될 수 있다.A first barrier may be formed on the gate insulating layer. The first barrier may be prepared through molecular layer growth (MLD). For example, when depositing Zn4MP through the molecular layer growth method, the molecular layer growth method may include a DEZ precursor providing step, a purging step, a 4MP precursor providing step, and a purging step. Thus, the first barrier 130 can be deposited.
단계 S130Step S130
단계 S130에서 액티브 모노레이어(140)이 증착될 수 있다. 단계 S130을 구체적으로 설명하기 위하여 도 7을 참조하기로 한다. In step S130, the active monolayer 140 may be deposited. Reference will be made to FIG. 7 to specifically describe step S130.
도 7은 본 발명의 일 실시 예에 따른 단계 S130을 상세하게 설명하기 위한 순서도이다.7 is a flowchart for explaining in detail step S130 according to an embodiment of the present invention.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 액티브 모노레이어 제조방법은, 소스 가스 가압 도징 단계(S210), 제1 메인 퍼징 단계(S220), 반응 가스 도징 단계(S230) 및 제2 메인 퍼징 단계(S240) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다. 이하 각 단계에 대하여 설명하기로 한다.Referring to FIG. 7, an active monolayer manufacturing method according to an embodiment of the present invention includes a source gas pressurized dosing step (S210), a first main purging step (S220), a reactive gas dosing step (S230), and a second main It may include at least one of the purging step (S240). Each step will be described below.
단계 S210Step S210
소스 가스 가압 도징 단계(S210)를 위하여 소스 가스가 준비될 수 있다. 소스 가스는 증착 하고자 하는 막의 종류에 따라 다양하게 준비될 수 있다. 예를 들어, 증착 하고자 하는 막이 금속 산화물인 경우, 그에 대응하는 금속 전구체 소스 가스가 준비될 수 있다. 예를 들어, 증착 하고자 하는 막이 징크 옥사이드(ZnO)인 경우, 소스 가스는 DEZ(diethyl zinc)를 포함할 수 있다.The source gas may be prepared for the source gas pressurized dosing step (S210). Source gas may be prepared in various ways depending on the type of film to be deposited. For example, when the film to be deposited is a metal oxide, a metal precursor source gas corresponding thereto may be prepared. For example, when the film to be deposited is zinc oxide (ZnO), the source gas may include diethyl zinc (DEZ).
상기 소스 가스는 상기 챔버의 유출구를 닫은 상태에서 제공될 수 있다. 이에 따라, 소스 가스가 챔버 내로 유입됨에 따라 챔버 내의 압력은 상승할 수 있다. 다시 말해, 소스 가스의 공급에 의하여 챔버 내의 압력이 상승하기 때문에 소스 가스가 가압 분위기에서 기판이 흡착될 수 있다. 또한, 상승된 챔버의 압력은 소정 시간 유지될 수 있다. 이에 따라 기판 흡착 효율이 향상될 수 있다.The source gas may be provided with the outlet of the chamber closed. Accordingly, the pressure in the chamber may rise as the source gas flows into the chamber. In other words, since the pressure in the chamber increases due to the supply of the source gas, the substrate may be adsorbed in the pressurized atmosphere. In addition, the pressure of the elevated chamber can be maintained for a predetermined time. Accordingly, the substrate adsorption efficiency can be improved.
이 때, 단계 S210은 0.03Torr 초과 바람직하게는 0.1Torr, 나아가 0.3Torr 이상일 수 있다. 또한 단계 S210에서 공정 온도는 80도 내지 250도일 수 있다. 일 예를 들어 공정 온도는 100도 내지 150도일 수 있다.At this time, step S210 may be greater than 0.03 Torr, preferably 0.1 Torr, or even 0.3 Torr or more. In addition, the process temperature in step S210 may be 80 degrees to 250 degrees. For example, the process temperature may be 100 degrees to 150 degrees.
단계 S220Step S220
제1 메인 퍼징하는 단계(S220)에서, 불활성 가스가 이용될 수 있으며, 불활성 가스는 예를 들어, 아르곤(Ar), 또는 질소(N2) 가스로 이루어질 수 있다. 퍼징하는 단계에 의하여, 기판의 표면에 흡착되지 못한 과잉 소스 가스가 제거될 수 있다.In the first main purging step (S220), an inert gas may be used, and the inert gas may be, for example, argon (Ar) or nitrogen (N2) gas. By purging, excess source gas that is not adsorbed on the surface of the substrate may be removed.
단계 S230Step S230
반응 가스 도징 단계(S230)에서, 반응 가스는, 소스 가스와 반응하여 증착 하고자 하는 막으로 환원될 수 있다. 예를 들어, 소스 가스가 DEZ를 포함하는 경우, 반응 가스는 H2O로 이루어질 수 있다.In the reaction gas dosing step (S230), the reaction gas may be reduced to a film to be deposited by reacting with the source gas. For example, when the source gas includes DEZ, the reaction gas may consist of H2O.
단계 S240Step S240
반응 가스 도징 단계 이후 제2 메인 퍼징하는 단계(S240)가 더 수행될 수 있다. 이로써, 기판의 표면에 흡착되지 못한 과잉 가스가 제거될 수 있다.After the reaction gas dosing step, a second main purging step (S240) may be further performed. Thus, excess gas that has not been adsorbed on the surface of the substrate can be removed.
이상 본 발명의 일 실시 예에 따른 단계 S210 내지 단계 S240을 설명하였다. 이하 단계 S210의 가압 도징에 대하여 상세히 설명하기로 한다. The steps S210 to S240 according to an embodiment of the present invention have been described above. Hereinafter, the pressure dosing in step S210 will be described in detail.
단계 S210의 가압 도징Pressurized dosing in step S210
단계 S210의 소스 가스 가압 도징 단계는 가압 분위기에서 수행될 수 있다. 다시 말해, 소스 가스 가압 도징 단계는 고압의 분위기에서 수행될 수 있으며, 이는 가압 단계로 약칭될 수 있다.The source gas pressurized dosing step of step S210 may be performed in a pressurized atmosphere. In other words, the source gas pressurized dosing step can be performed in an atmosphere of high pressure, which can be abbreviated as pressurization step.
설명의 편의를 위하여, 단계 S210의 소스 가스 가압 도징 단계에 대해서 상술하나, 단계 S230의 반응 가스를 도징하는 단계에서도 가압 도징이 수행될 수 있음은 물론이다.For convenience of description, the source gas pressurized dosing step of step S210 is described above, but it is needless to say that pressurized dosing may also be performed in the step of dosing the reaction gas of step S230.
일 실시 예에 따른 가압 도징 단계는, 기판이 마련된 챔버 내를 밀폐시킨 상태에서 수행될 수 있다. 예를 들어, 챔버의 유출 밸브를 닫은 상태에서, 금속 전구체 소스 가스를 챔버 내로 공급함(서브 가압 도징 단계)으로써, 챔버 내를 고압으로 유도하고 유도된 고압을 유지(서브 노출 단계)할 수 있다. 고압을 소정 시간 유지함으로써, 고압의 분위기에서 금속 전구체 소스 가스가 대상 면에 흡착되도록 유도할 수 있다.The pressure dosing step according to an embodiment may be performed in a state in which the substrate is provided and the chamber is sealed. For example, by closing the outlet valve of the chamber, by supplying the metal precursor source gas into the chamber (sub-pressurized dosing step), it is possible to induce the chamber into high pressure and maintain the induced high pressure (sub-exposure step). By maintaining the high pressure for a predetermined time, it is possible to induce the metal precursor source gas to be adsorbed on the target surface in a high pressure atmosphere.
즉, 가압 도징 단계는, 서브 가압 도징 단계, 서브 노출 단계 및 서브 퍼징 단계 중 적어도 하나의 단계를 포함할 수 있다. 상기 서브 가압 도징 단계는, 챔버의 유출구를 닫은 상태에서 소스 가스를 제공하여, 챔버 내의 소정 압력에 이르게 하는 단계로 이해될 수 있다. 상기 서브 노출 단계는, 서브 가압 도징 단계에 의하여 제공된 소정 압력을 유지하는 단계이다. 이를 위하여, 챔버의 유입구 및 유출구가 모두 닫힐 수 있다. 즉, 챔버는 밀폐될 수 있다. 상기 서브 퍼징 단계는, 상기 서브 노출 단계 이후에 수행되어, 과잉 공급된 소스 가스를 제거할 수 있다.That is, the pressure dosing step may include at least one of a sub pressure dosing step, a sub exposure step, and a sub purging step. The sub-pressurizing dosing step may be understood as a step of providing a source gas in a state in which the outlet of the chamber is closed, thereby reaching a predetermined pressure in the chamber. The sub-exposure step is a step of maintaining a predetermined pressure provided by the sub-pressurizing dosing step. To this end, both the inlet and outlet of the chamber can be closed. That is, the chamber can be closed. The sub-purging step may be performed after the sub-exposing step, to remove the excess source gas.
이 때, 서브 노출 단계의 압력은 도 8에 도시된 바와 같이, 서브 노출 단계의 횟 수가 증가하더라도 일정하게 유지될 수 있고, 이와 달리 도 9에 도시된 바와 같이 증가할 수 있다. 참고로 도 17의 Y 축은 압력을 도시하고, X 축은 공정 단계를 도시한다.At this time, as shown in FIG. 8, the pressure of the sub-exposure step may be kept constant even if the number of sub-exposure steps increases, or otherwise, as shown in FIG. 9. For reference, the Y axis in FIG. 17 shows the pressure, and the X axis shows the process steps.
일 실시 예에 따르면, 단계 S210의 공정 온도는 80도 내지 250도 사이일 수 있다. 보다 구체적으로 공정 온도는 100도 내지 150도 사이일 수 있다.According to one embodiment, the process temperature of step S210 may be between 80 degrees and 250 degrees. More specifically, the process temperature may be between 100 degrees and 150 degrees.
또한, 단계 S210의 각 서브 단계들은 서로 동일한 온도에서 수행될 수 있으며 특히 저온에서 수행될 수 있다. 본 명세서에서 의미하는 저온이라 함은 250도 이하를 의미할 수 있다. In addition, each of the sub-steps of step S210 may be performed at the same temperature as each other, particularly at low temperatures. As used herein, the low temperature may mean 250 degrees or less.
상술한 단계 S210 내지 단계 S240에 의하여 액티브 모노레이어(140)가 증착될 수 있다. 이 때, 단계 S210 내지 단계 S240의 반복 횟수에 따라 증착되는 막의 두께가 제어될 수 있다. 예를 들어, 증착되는 막이 징크 옥사이드인 경우, 막의 두께는 1.5nm를 초과하도록 단계 S210 내지 단계 S240이 반복될 수 있다. 또한 증착되는 막이 징크 옥사이드인 경우, 막의 두께가 20nm 이하가 되도록 단계 S210 내지 단계 S240이 반복될 수 있다.The active monolayer 140 may be deposited by the above-described steps S210 to S240. At this time, the thickness of the deposited film may be controlled according to the number of repetitions of steps S210 to S240. For example, when the deposited film is zinc oxide, steps S210 to S240 may be repeated so that the thickness of the film exceeds 1.5 nm. Further, when the deposited film is zinc oxide, steps S210 to S240 may be repeated so that the thickness of the film is 20 nm or less.
단계 S210 내지 단계 S240에 따라 제조된 액티브 모노레이어는 앞서 도 5에 도시된 바와 같이 DOS 시뮬레이션 결과를 제공할 수 있다. 즉, 양자화된 전도성 상태, 보다 구체적으로는 모빌리티 엣지 보다 높은 에너지에서, 양자화된 전도성 상태를 제공할 수 있다. DOS 시뮬레이션 결과는 앞서 설명한 바와 같이, VASP(Vienna ab initio simulation) 이라는 프로그램을 사용하되, 제조된 액티브 모노레이어를 PBE(Perdew-Burke-Ernzerhof) exchange-correlation functional과 PAW(projector-augmented wave) pseudopotentials 방법으로 계산함으로써, 얻을 수 있다.The active monolayers manufactured according to steps S210 to S240 may provide DOS simulation results as shown in FIG. 5 above. That is, the quantized conductive state, more specifically, at a higher energy than the mobility edge, may provide a quantized conductive state. As described above, DOS simulation results use a program called Vienna ab initio simulation (VASP), but the prepared active monolayer is a PBE (Perdew-Burke-Ernzerhof) exchange-correlation functional and a projector-augmented wave (PAW) pseudopotentials method. By calculating as, it can be obtained.
단계 S140Step S140
다시 도 6을 참조하면, 액티브 모노레이어(140) 상에 제2 배리어(150)가 증착될 수 있다. 단계 S140은 앞서 설명한 단계 S120에 대응하므로 구체적인 설명을 생략하기로 한다. Referring to FIG. 6 again, the second barrier 150 may be deposited on the active monolayer 140. Step S140 corresponds to step S120 described above, so a detailed description thereof will be omitted.
단계 S150Step S150
상기 제2 배리어(11500) 상에는 소스 전극 및 드레인 전극(160, 162)이 증착될 수 있다. 즉 상기 소스 전극 및 드레인 전극(160, 162)는 제2 배리어(150)와 접촉할 수 있다. 다른 관점에서, 상기 소스 전극 및 드레인 전극(160, 162)은 제1 배리어(130) 및 액티브 모노레이어(140)와 비 접촉할 수 있다.Source and drain electrodes 160 and 162 may be deposited on the second barrier 11500. That is, the source and drain electrodes 160 and 162 may contact the second barrier 150. In another aspect, the source electrode and the drain electrode (160, 162) may be in non-contact with the first barrier 130 and the active monolayer 140.
이상 설명한 단계 S110 내지 단계 S150에 의하여 본 발명의 제1 실시 예에 따른 소자가 제조될 수 있다.The device according to the first embodiment of the present invention may be manufactured by steps S110 to S150 described above.
이상 도 6 내지 도 9를 참조하여 본 발명의 제1 실시 예에 따른 소자의 제조방법을 설명하였다. 본 발명의 실시 예에 따른 소자의 제조방법은 공정이 전체적으로 저온에서 수행된다는 점 및 하이브리드 초격자 구조를 용이하게 제조할 수 있다는 점에서 이점이 있다.The manufacturing method of the device according to the first embodiment of the present invention has been described above with reference to FIGS. 6 to 9. The method of manufacturing a device according to an embodiment of the present invention has an advantage in that the process is performed at a low temperature as a whole and a hybrid superlattice structure can be easily manufactured.
이하 도 10 내지 도 12를 참조하여 본 발명의 제1 실시 예에 따른 소자의 동작 특성을 설명하기로 한다.Hereinafter, operation characteristics of the device according to the first embodiment of the present invention will be described with reference to FIGS. 10 to 12.
도 10 내지 도 12는 본 발명의 제1 실시 예에 따른 소자의 동작 특성을 설명하기 위한 도면이다.10 to 12 are views for explaining the operating characteristics of the device according to the first embodiment of the present invention.
먼저, 본 발명의 제1 실시 예에 따른 소자의 동작 특성을 살펴보기 위하여, 본 발명의 제1 실시 예에 따른 소자를 제작하였다.First, in order to examine the operating characteristics of the device according to the first embodiment of the present invention, the device according to the first embodiment of the present invention was manufactured.
앞서 설명한 제조방법의 단계 S120을 통하여 제1 배리어(130)로 Zn4MP를 증착하였다. 보다 구체적으로 DEZ를 30mTorr 압력으로 2초간 제공하고, 20초가 퍼지하였다. 이후, 4MP를 20초간 10mTorr 압력에서 제공하고, 200초간 퍼지 하였다. 공정 온도는 120도로 하였다. 단계 S120의 각 단계를 25 싸이클 반복 수행하여 10nm 두께의 제1 배리어(130)를 증착하였다.Zn4MP was deposited on the first barrier 130 through step S120 of the above-described manufacturing method. More specifically, DEZ was provided at a pressure of 30 mTorr for 2 seconds, and 20 seconds was purged. Then, 4MP was provided at a pressure of 10 mTorr for 20 seconds and purged for 200 seconds. The process temperature was 120 degrees. Each step of step S120 was repeatedly performed 25 cycles to deposit a first barrier 130 having a thickness of 10 nm.
단계 S120을 통하여 제1 배리어(130)를 증착한 후에, 도 10에 도시된 공정에 따라 단계 S130을 수행하였다. 도 10을 참조하면, 소스 가스로 DEZ를 준비하고, 반응 가스로 H2O를 준비하였다. 단계 S210에 따라 DEZ를 서브 가압 도징 단계들을 통하여 제공하였다. 즉 제1 서브 가압 도징 단계에서는 챔버의 유출구를 닫은 상태에서 DEZ를 공급하여, 챔버 내가 1Torr로 가압된 분위기에서 3초간 유지하고, 15초 퍼지하였다. 이후 제2 서브 가압 도징 단계에서는 챔버의 유출구를 닫은 상태에서 DEZ를 공급하여, 챔버 내가 1Torr로 가압된 분위기에서 3초간 유지하고 다시 15초간 퍼지하였다. 이어서 제3 서브 가압 도징 단계에서는 챔버의 유출구를 닫은 상태에서 DEZ를 공급하여, 챔버 내 압력이 1Torr에 이르도록 하고 3초간 유지하였다. 이후 15초간 퍼지하고 제4 서브 가압 도징 단계를 수행하였다. 제4 서브 가압 도징 단계에서의 챔버 내 압력은 1Torr로 하였다. 이로써, 단계 S210을 수행하였다. 단계 S210에 이어 단계 S220과 단계 S230을 수행하였다. 단계 S230은 단계 S210과 대응하므로 구체적인 설명을 생략하기로 한다. 단계 S230 이후에 단계 S240을 통하여 퍼지하였다. 이와 같은 단계를 1 싸이클로 정의하고, 15 싸이클을 진행하였다. 이로써, 3nm 두께의 액티브 모노레이어(140)를 증착할 수 있었다. 액티브 모노레이어(140)의 증착 공정도 110도 내지 120도로 하였다.After depositing the first barrier 130 through step S120, step S130 was performed according to the process illustrated in FIG. 10. Referring to FIG. 10, DEZ was prepared as a source gas and H 2 O was prepared as a reaction gas. DEZ was provided in accordance with step S210 through sub-pressurized dosing steps. That is, in the first sub-pressurizing dosing step, DEZ was supplied while the outlet of the chamber was closed, and the chamber was maintained in a pressurized atmosphere at 1 Torr for 3 seconds and purged for 15 seconds. Subsequently, in the second sub-pressurizing dosing step, DEZ was supplied while the outlet of the chamber was closed, and the chamber was maintained in a pressurized atmosphere at 1 Torr for 3 seconds and purged again for 15 seconds. Subsequently, in the third sub-pressurizing dosing step, DEZ was supplied while the outlet of the chamber was closed, so that the pressure in the chamber reached 1 Torr and maintained for 3 seconds. After that, purging was performed for 15 seconds and a fourth sub-pressurizing dosing step was performed. The pressure in the chamber in the fourth sub-pressurizing dosing step was 1 Torr. Thus, step S210 was performed. Following step S210, steps S220 and S230 were performed. Since step S230 corresponds to step S210, a detailed description will be omitted. After step S230, purging is performed through step S240. This step was defined as 1 cycle, and 15 cycles were performed. Thus, the active monolayer 140 having a thickness of 3 nm could be deposited. The deposition process of the active monolayer 140 was also 110 to 120 degrees.
이후 다시 단계 S130에 따라 제2 배리어(150)을 증착하고, 단계 S140에 따라 소스 및 드레인 전극(160, 162)를 증착하였다. Then, the second barrier 150 is deposited again according to step S130, and the source and drain electrodes 160 and 162 are deposited according to step S140.
이로써, 본 발명의 제1 실시 예에 따른 소자를 제조하였다.Thus, the device according to the first embodiment of the present invention was manufactured.
도 11을 참조하면, 본 발명의 제1 실시 예에 따른 소자는 제1 및 제2 배리어(130, 150) 그리고 액티브 모노레이어(140)이 양자 우물 구조를 가질 수 있다. 이 때, 액티브 모노레이어(140)는 3축 방향으로 양자 구속 효과를 가지기 때문에 전류 이동이 제한될 수 있다. Referring to FIG. 11, in the device according to the first embodiment of the present invention, the first and second barriers 130 and 150 and the active monolayer 140 may have a quantum well structure. At this time, since the active monolayer 140 has a quantum confinement effect in the 3-axis direction, current movement may be limited.
도 12를 참조하면, 본 발명의 제1 실시 예에 따라 제조된 소자(100a)는 약 1V 부근에서 턴 온 전압을 가진다. 즉 게이트 전극(120)에 1V 이상의 전압이 인가됨에 따라 소스 및 드레인 전극(160, 162) 사이에는 전류가 흐르게 된다. 이 때, 게이트 전극(120)에 인가되는 게이트 전압이 증가함에 따라 소스 및 드레인 전극(160, 162)간에 흐르는 전류는 증가한다. 그러나 게이트 전압이 2V 이상으로 커지게 되면, 게이트 전압의 증가에도 불구하고 소스 및 드레인 전극(160, 162) 사이의 전류가 일정한 전류 포화 영역(Vs)이 나타나게 된다. 전류가 일정한 전류 포화 영역은 리니어 스케일 및 로그 스케일에서도 명확하게 관찰되었다. 즉 게이트 전압의 스윙에도 불구하고 소스 및 드레인 전극 간의 전류가 포화된 것이다. 이는 도 4 및 도 5를 참조하여 설명한 바와 같이, 액티브 모노레이어(140)가 3축 방향으로 양자 구속 효과를 가지기 때문인 것으로 해석된다. 다른 관점에서 상기 액티브 모노레이어(140)가 DOS 상에서, 로우 레벨 전자 에너지 범위에서 매우 제한된 캐리어가 존재할 수 있기 때문인 것으로 해석된다.Referring to FIG. 12, the device 100a manufactured according to the first embodiment of the present invention has a turn-on voltage around 1V. That is, as a voltage of 1 V or more is applied to the gate electrode 120, a current flows between the source and drain electrodes 160 and 162. At this time, as the gate voltage applied to the gate electrode 120 increases, the current flowing between the source and drain electrodes 160 and 162 increases. However, when the gate voltage increases to 2 V or more, the current between the source and drain electrodes 160 and 162 is a constant current saturation region Vs despite the increase of the gate voltage. The current saturation region with constant current was clearly observed even on the linear scale and logarithmic scale. That is, the current between the source and drain electrodes is saturated despite the swing of the gate voltage. This is interpreted as being described with reference to FIGS. 4 and 5 because the active monolayer 140 has a quantum confinement effect in the 3-axis direction. In other respects, it is interpreted that the active monolayer 140 is in DOS, because there may be very limited carriers in the low level electron energy range.
이상 도 1 내지 도 12를 참조하여 본 발명의 제1 실시 예에 따른 소자에 대하여 설명하였다.The devices according to the first embodiment of the present invention have been described above with reference to FIGS. 1 to 12.
본 발명의 제1 실시 예를 설명함에 있어서, 액티브 모노레이어(140)가 ZnO 즉 금속 산화물을 포함하는 것을 상정하였다. 그러나 액티브 모노레이어(140)가 복수의 결정질 영역과 결정질 영역을 둘러싸는 비정질 영역을 가지는 물질로 이루어질 수 있음은 물론이며, DOS 상에서 모빌리티 엣지 상에 제한된(불연속적인) 로우 레벨 전자 에너지 영역을 가지는 물질로 이루어질 수 있음은 물론이다.In describing the first embodiment of the present invention, it is assumed that the active monolayer 140 includes ZnO, that is, a metal oxide. However, the active monolayer 140 may be made of a material having a plurality of crystalline regions and an amorphous region surrounding the crystalline region, as well as a material having a limited (discontinuous) low level electron energy region on the mobility edge in DOS. Of course it can be made of.
이하 도 13 내지 도 17을 참조하여 본 발명의 제2 실시 예에 따른 소자에 대하여 설명하기로 한다. 본 발명의 제2 실시 예는 본 발명의 제1 실시 예와 달리, 액티브 모노레이어가 금속 단원자를 포함하는 점에서 상이하다. 이하 차별점을 중심으로 본 발명의 제2 실시 예에 대하여 설명하며, 제1 실시 예와 공통적인 부분에 대해서는 설명을 생략하기로 한다.Hereinafter, a device according to a second embodiment of the present invention will be described with reference to FIGS. 13 to 17. Unlike the first embodiment of the present invention, the second embodiment of the present invention is different in that the active monolayer includes a metal single atom. Hereinafter, a second embodiment of the present invention will be mainly described with respect to differences, and descriptions of parts common to the first embodiment will be omitted.
도 13 및 도 14는 본 발명의 제2 실시 예에 따른 소자를 설명하기 위한 도면이다. 13 and 14 are views for explaining a device according to a second embodiment of the present invention.
도 13 및 도 14를 참조하면, 본 발명의 제2 실시 예에 따른 소자(100b)의 액티브 모노레이어(142)는 금속 단원자를 포함할 수 있다. 예를 들어 금속 단원자는 텅스텐(W), 몰리브덴(Mo) 및 구리(Cu) 중 하나일 수 있으며 이에 제한되는 것은 아니다.13 and 14, the active monolayer 142 of the device 100b according to the second embodiment of the present invention may include a metal unit. For example, the metal single atom may be one of tungsten (W), molybdenum (Mo), and copper (Cu), but is not limited thereto.
상기 액티브 모노레이어(142)도 수 나노 사이즈의 두께를 가질 수 있다. 예를 들어, 상기 액티브 모노레이어(142)의 두께도 FET (Field Effect Transistor) 특성이 나타나는 범위 내일 수 있다. 보다 구체적으로 액티브 모노레이어(142)의 두께는 1.0nm 내지 20nm 일 수 있다The active mono layer 142 may also have a thickness of several nano sizes. For example, the thickness of the active monolayer 142 may also be within a range in which FET (Field Effect Transistor) characteristics appear. More specifically, the thickness of the active mono layer 142 may be 1.0 nm to 20 nm.
제1 실시 예에서도 설명한 바와 같이 상기 제2 실시 예에 따른 액티브 모노레이어(142)도 양자 우물 구조를 가질 수 있으며, 하이브리드 초격자 구조를 가질 수 있다. 또한 액티브 모노레이어(142)는 적어도 한 축 예를 들어 단축 방향으로 양자화된 상태를 가질 수 있다. 이에 따라 턴 온 전압 이상에서도 전류 흐름을 제한할 수 있다. 보다 구체적으로 게이트 전압이 증가함에 따른 소스 및 드레인 전극 사이의 전류 기울기는 15.1nA/V 이하일 수 있다.As described in the first embodiment, the active monolayer 142 according to the second embodiment may also have a quantum well structure and a hybrid superlattice structure. In addition, the active monolayer 142 may have a state quantized in at least one axis, for example, in a short axis direction. Accordingly, it is possible to limit the current flow even above the turn-on voltage. More specifically, the current slope between the source and drain electrodes as the gate voltage increases may be 15.1 nA / V or less.
도 15는 본 발명의 제2 실시 예에 따른 소자의 제조방법을 설명하기 위한 도면이다.15 is a view for explaining a method of manufacturing a device according to a second embodiment of the present invention.
제2 실시 예에 따른 소자의 동작 특성을 살펴보기 위하여 앞서 도 6 내지 도 9를 참조하여 설명한 소자의 제조방법에 따라 제2 실시 예에 따른 소자를 제조하였다. 액티브 모노레이어(142) 외에는 도 10을 참조하여 설명한 제1 실시 예에 따른 소자의 제조 공정조건과 동일하게 하였다. 제2 실시 예에 따른 액티브 모노레이어(142) 구체적인 공정은 도 15에 도시된 바와 같다. In order to examine the operating characteristics of the device according to the second embodiment, the device according to the second embodiment was manufactured according to the manufacturing method of the device described with reference to FIGS. 6 to 9 above. Except for the active mono layer 142, the manufacturing process conditions of the device according to the first embodiment described with reference to FIG. The specific process of the active monolayer 142 according to the second embodiment is as illustrated in FIG. 15.
도 15를 참조하면, 단계 S210에 따라, 소스 가스로 WF6를 준비하였다. 단계 S210의 공정 온도는 120도로 하였다. 단계 S210을 수행하되, WF6를 5번의 서브 가압 도징으로 제공하였다. 즉, 제1 서브 가압 도징 시에는 WF6를 챔버의 유출구를 닫은 상태에서 제공하여, 1.0Torr까지 챔버의 압력을 증가시켰다. 이후 30초간 챔버의 유입구도 닫아서, 1.0Torr의 압력에서 WF6를 침투시켰다. 이후 30초간 서브 퍼징 하였다. 이후 제2 서브 가압 도징 시에는 WF6를 챔버의 유출구를 닫은 상태에서 제공하여, 1.0Torr까지 챔버 내의 압력을 다시 증가시켰다. 이후 30초간 챔버의 유입구도 닫아서, 1.0Torr의 압력에서 WF6를 침투시켰다. 같은 방식으로 제5 서브 가압 도징 단계, 제5 서브 침투 단계까지 수행하였다.15, according to step S210, WF6 was prepared as a source gas. The process temperature in step S210 was 120 degrees. Step S210 was performed, but WF6 was provided by 5 sub-pressurizing dosing. That is, during the first sub-pressurizing dosing, WF6 was provided with the outlet of the chamber closed, thereby increasing the pressure of the chamber to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 30 seconds to infiltrate WF6 at a pressure of 1.0 Torr. Subsequently, it was sub-purged for 30 seconds. Subsequently, during the second sub-pressure dosing, WF6 was provided with the outlet of the chamber closed, and the pressure in the chamber was increased again to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 30 seconds to infiltrate WF6 at a pressure of 1.0 Torr. In the same manner, the fifth sub-pressurizing dosing step and the fifth sub-penetration step were performed.
이후 30초간 단계 S220에 따라 제1 메인 퍼징(공정 온도 120도)을 수행하였다. Thereafter, the first main purging (process temperature 120 ° C) was performed according to step S220 for 30 seconds.
이 후 단계 S230에 따라, 반응 가스로 Si2H6를 준비하였다. 단계 S230의 공정 온도는 120도로 하였다.After this, according to step S230, Si2H6 was prepared as a reaction gas. The process temperature in step S230 was 120 degrees.
단계 S230을 수행하되, SiH6를 5번의 서브 가압 도징 및 서브 노출 단계로 제공하였다. 이 때, 압력 및 시간 등의 공정 변수는 WF6 도징과 동일하게 하였다.Step S230 was performed, but SiH6 was provided in 5 sub-pressurized dosing and sub-exposure steps. At this time, process variables such as pressure and time were the same as for WF6 dosing.
이후 단계 S240에 따라 30초간 제2 메인 퍼징(공정 온도 120도)을 수행하였다.Thereafter, according to step S240, a second main purging (process temperature 120 ° C) was performed for 30 seconds.
이 때, 단계 S210 내지 단계 S240을 반복 수행함에 따라 텅스텐 층의 높이를 제어하였다. 본 실험 예에서는 3 싸이클을 반복하여 1nm 두께의 텅스텐 금속 단원자층을 제조하였다. 이로써, 액티브 모노레이어를 증착할 수 있었다.At this time, the height of the tungsten layer was controlled by repeatedly performing steps S210 to S240. In this example, 3 cycles were repeated to produce a 1 nm thick tungsten metal monolayer. Thereby, an active monolayer could be deposited.
도 16 및 도 17은 본 발명의 제2 실시 예에 따른 소자의 동작 특성을 설명하기 위한 도면이다.16 and 17 are diagrams for explaining the operating characteristics of the device according to the second embodiment of the present invention.
도 16을 참조하면, 본 발명의 제2 실시 예에 따른 소자(100b)는 제1 및 제2 배리어(130, 150) 그리고 액티브 모노레이어(142)이 양자 우물 구조를 가질 수 있다. 이 때, 액티브 모노레이어(140)는 단축 방향(예를 들어, 두께 방향)으로 양자 구속 효과를 가지기 때문에 전류 이동이 제한될 수 있다. Referring to FIG. 16, in the device 100b according to the second embodiment of the present invention, the first and second barriers 130 and 150 and the active monolayer 142 may have a quantum well structure. At this time, since the active monolayer 140 has a quantum confinement effect in a uniaxial direction (for example, a thickness direction), current movement may be limited.
도 17을 참조하면, 본 발명의 제2 실시 예에 따라 제조된 소자는 약 -5V 부근에서 턴 온 전압을 가진다. 즉 게이트 전극(120)에 -5V 이상의 전압이 인가됨에 따라 소스 및 드레인 전극(160, 162) 사이에는 전류가 흐르게 된다. 이 때, 게이트 전극(120)에 인가되는 게이트 전압이 증가함에 따라 소스 및 드레인 전극(160, 162)간에 흐르는 전류는 증가한다. 그러나 게이트 전압이 약 7V이상으로 커지게 되면, 게이트 전압의 증가에도 불구하고 소스 및 드레인 전극(160, 162) 사이의 전류 증가가 제한된 영역이 나타남을 확인할 수 있다. 즉 게이트 전압의 스윙에도 불구하고 소스 및 드레인 전극 간의 전류 증가가 15.1nA/V로 극히 제한된 것을 확인할 수 있다. 이는 액티브 모노레이어(142)가 단축 방향으로 양자화된 에너지 레벨을 가지기 때문인 것으로 해석된다. Referring to FIG. 17, the device manufactured according to the second embodiment of the present invention has a turn-on voltage around -5V. That is, as a voltage of -5 V or more is applied to the gate electrode 120, a current flows between the source and drain electrodes 160 and 162. At this time, as the gate voltage applied to the gate electrode 120 increases, the current flowing between the source and drain electrodes 160 and 162 increases. However, when the gate voltage is increased to about 7 V or more, it can be seen that a region in which an increase in current between the source and drain electrodes 160 and 162 is limited despite the increase of the gate voltage. That is, it can be seen that despite the swing of the gate voltage, the current increase between the source and drain electrodes is extremely limited to 15.1 nA / V. This is interpreted because the active monolayer 142 has an energy level quantized in the short axis direction.
이상 도 13 내지 도 17을 참조하여 본 발명의 제2 실시 예에 따른 소자를 설명하였다. 이하 도 18 내지 도 22를 참조하여 본 발명의 제3 실시 예에 따른 소자를 설명하기로 한다. 본 발명의 제3 실시 예는 본 발명의 제1 실시 예와 달리, 액티브 모노레이어가 TMDC(Transition metal dichalcogenide)를 포함하는 점에서 상이하다. 이하 차별점을 중심으로 본 발명의 제3 실시 예에 대하여 설명하며, 제1 실시 예와 공통적인 부분에 대해서는 설명을 생략하기로 한다.The devices according to the second embodiment of the present invention have been described above with reference to FIGS. 13 to 17. Hereinafter, a device according to a third embodiment of the present invention will be described with reference to FIGS. 18 to 22. Unlike the first embodiment of the present invention, the third embodiment of the present invention is different in that the active monolayer includes a transition metal dichalcogenide (TMDC). Hereinafter, a third embodiment of the present invention will be mainly described with respect to differences, and descriptions of parts common to the first embodiment will be omitted.
도 18 및 도 19는 본 발명의 제3 실시 예에 따른 소자를 설명하기 위한 도면이다.18 and 19 are diagrams for describing a device according to a third embodiment of the present invention.
도 18 및 도 19를 참조하면, 본 발명의 제3 실시 예에 따른 소자(100c)의 액티브 모노레이어(146)는 TMDC를 포함할 수 있다. 예를 들어 TMDC는 WS2, MOS2 중 하나일 수 있으며 이에 제한되는 것은 아니다.18 and 19, the active monolayer 146 of the device 100c according to the third embodiment of the present invention may include TMDC. For example, TMDC may be one of WS2 and MOS2, but is not limited thereto.
상기 액티브 모노레이어(146)도 수 나노 사이즈의 두께를 가질 수 있다.상기 액티브 모노레이어(146)도 수 나노 사이즈의 두께를 가질 수 있다. 예를 들어, 상기 액티브 모노레이어(142)의 두께도 FET (Field Effect Transistor) 특성이 나타나는 범위 내일 수 있다. 보다 구체적으로 액티브 모노레이어(142)의 두께는 1.0nm 내지 20nm 일 수 있다.The active mono layer 146 may also have a thickness of several nano sizes. The active mono layer 146 may also have a thickness of several nano sizes. For example, the thickness of the active monolayer 142 may also be within a range in which FET (Field Effect Transistor) characteristics appear. More specifically, the thickness of the active mono layer 142 may be 1.0 nm to 20 nm.
제1 실시 예에서도 설명한 바와 같이 상기 제3 실시 예에 따른 액티브 모노레이어(146)도 양자 우물 구조를 가질 수 있으며, 하이브리드 초격자 구조를 가질 수 있다. 또한 액티브 모노레이어(146)는 적어도 한 축 예를 들어 단축 방향으로 양자화된 상태를 가질 수 있다. 이에 따라 턴 온 전압 이상에서도 전류 흐름을 제한할 수 있다. 보다 구체적으로 게이트 전압이 증가함에 따른 소스 및 드레인 전극 사이의 전류 기울기는 -0.2nA/V 이하일 수 있다.As described in the first embodiment, the active monolayer 146 according to the third embodiment may also have a quantum well structure and a hybrid superlattice structure. In addition, the active monolayer 146 may have a state quantized in at least one axis, for example, in a short axis direction. Accordingly, it is possible to limit the current flow even above the turn-on voltage. More specifically, the slope of the current between the source and drain electrodes as the gate voltage increases may be -0.2 nA / V or less.
도 20은 본 발명의 제3 실시 예에 따른 소자의 제조방법을 설명하기 위한 도면이다.20 is a view for explaining a method of manufacturing a device according to a third embodiment of the present invention.
제3 실시 예에 따른 소자의 동작 특성을 살펴보기 위하여 앞서 도 6 내지 도 9를 참조하여 설명한 소자의 제조방법에 따라 제3 실시 예에 따른 소자를 제조하였다. 액티브 모노레이어(146) 외에는 도 10을 참조하여 설명한 제1 실시 예에 따른 소자의 제조 공정조건과 동일하게 하였다. 제3 실시 예에 따른 액티브 모노레이어(146) 구체적인 공정은 도 15에 도시된 바와 같다.In order to examine the operating characteristics of the device according to the third embodiment, the device according to the third embodiment was manufactured according to the manufacturing method of the device described with reference to FIGS. 6 to 9 above. Except for the active mono layer 146, the manufacturing process conditions of the device according to the first embodiment described with reference to FIG. The specific process of the active monolayer 146 according to the third embodiment is as illustrated in FIG. 15.
도 15를 참조하면, 칼코겐 소스 가스를 100도 이상으로 가열하여 30초간 제공한 후, 30초간 퍼지 하였다. 이로써, 기판 상에 S(황)을 처리하였다.15, the chalcogenide source gas was heated to 100 degrees or more to provide for 30 seconds, and then purged for 30 seconds. Thus, S (sulfur) was treated on the substrate.
이 후 단계 S210에 따라, 소스 가스로 WF6를 준비하였다. 단계 S210의 공정 온도는 120도로 하였다. 단계 S210를 수행하되, WF6를 5번의 서브 가압 도징으로 제공하였다. 즉, 제1 서브 가압 도징 시에는 WF6를 챔버의 유출구를 닫은 상태에서 제공하여, 1.0Torr까지 챔버의 압력을 증가시켰다. 이후 30초간 챔버의 유입구도 닫아서, 1.0Torr의 압력에서 WF6를 침투시켰다. 이후 30초간 서브 퍼징 하였다. 이후 제2 서브 가압 도징 시에는 WF6를 챔버의 유출구를 닫은 상태에서 제공하여, 1.0Torr까지 챔버 내의 압력을 다시 증가시켰다. 이후 30초간 챔버의 유입구도 닫아서, 1.0Torr의 압력에서 WF6를 침투시켰다. 같은 방식으로 제5 서브 가압 도징 단계, 제5 서브 침투 단계까지 수행하였다.Then, according to step S210, WF6 was prepared as a source gas. The process temperature in step S210 was 120 degrees. Step S210 was performed, but WF6 was provided by 5 sub-pressurizing dosing. That is, during the first sub-pressurizing dosing, WF6 was provided with the outlet of the chamber closed, thereby increasing the pressure of the chamber to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 30 seconds to infiltrate WF6 at a pressure of 1.0 Torr. Subsequently, it was sub-purged for 30 seconds. Subsequently, during the second sub-pressure dosing, WF6 was provided with the outlet of the chamber closed, and the pressure in the chamber was increased again to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 30 seconds to infiltrate WF6 at a pressure of 1.0 Torr. In the same manner, the fifth sub-pressurizing dosing step and the fifth sub-penetration step were performed.
이후 30초간 단계 S220에 따라 제1 메인 퍼징(공정 온도 120도)을 수행하였다. Thereafter, the first main purging (process temperature 120 ° C) was performed according to step S220 for 30 seconds.
이 후 단계 S230에 따라, 반응 가스로 Si2H6를 준비하였다. 단계 S230의 공정 온도는 120도로 하였다.After this, according to step S230, Si2H6 was prepared as a reaction gas. The process temperature in step S230 was 120 degrees.
단계 S230을 수행하되, SiH6를 5번의 서브 가압 도징 및 서브 노출 단계로 제공하였다. 이 때, 압력 및 시간 등의 공정 변수는 WF6 도징과 동일하게 하였다.Step S230 was performed, but SiH6 was provided in 5 sub-pressurized dosing and sub-exposure steps. At this time, process variables such as pressure and time were the same as for WF6 dosing.
이후 단계 S240에 따라 30초간 제2 메인 퍼징(공정 온도 120도)을 수행하였다.Thereafter, according to step S240, a second main purging (process temperature 120 ° C) was performed for 30 seconds.
이로써, S(황) 처리된 기판의 표면에 전이 금속을 증착하였다. 이 때, 단계 S210 내지 단계 S240을 1번 하였다. 즉 제1 및 제2 실시 예와 달리 싸이클의 반복은 하지 않았다.Thus, a transition metal was deposited on the surface of the S (sulfur) -treated substrate. At this time, steps S210 to S240 were performed once. That is, unlike the first and second embodiments, the cycle was not repeated.
이어서 칼코겐 소스 가스를 100도 이상으로 가열하여 30초간 제공한 후, 30초간 퍼지 하였다. 이로써, 액티브 모노레이어(146)로 1nm 두께의 WS2 모노레이어를 증착할 수 있었다. Subsequently, the chalcogen source gas was heated to 100 degrees or more and provided for 30 seconds, followed by purging for 30 seconds. As a result, the WS2 monolayer having a thickness of 1 nm could be deposited with the active monolayer 146.
도 21 및 도 22는 본 발명의 제3 실시 예에 따른 소자의 동작 특성을 설명하기 위한 도면이다.21 and 22 are diagrams for explaining the operating characteristics of the device according to the third embodiment of the present invention.
도 21을 참조하면, 본 발명의 제3 실시 예에 따른 소자(100c)는 제1 및 제2 배리어(130, 150) 그리고 액티브 모노레이어(146)이 양자 우물 구조를 가질 수 있다. 이 때, 액티브 모노레이어(146)는 단축 방향(예를 들어, 두께 방향)으로 양자 구속 효과를 가지기 때문에 전류 이동이 제한될 수 있다. Referring to FIG. 21, in the device 100c according to the third embodiment of the present invention, the first and second barriers 130 and 150 and the active monolayer 146 may have a quantum well structure. At this time, since the active monolayer 146 has a quantum confinement effect in a short axis direction (for example, a thickness direction), current movement may be limited.
도 22를 참조하면, 본 발명의 제3 실시 예에 따라 제조된 소자는 약 0V 부근에서 턴 온 전압을 가진다. 즉 게이트 전극(120)에 약 0V 이상의 전압이 인가됨에 따라 소스 및 드레인 전극(160, 162) 사이에는 전류가 흐르게 된다. 이 때, 게이트 전극(120)에 인가되는 게이트 전압이 증가함에 따라 소스 및 드레인 전극(160, 162)간에 흐르는 전류는 증가한다. 그러나 게이트 전압이 약 -5V 이상으로 커지게 되면, 게이트 전압의 증가에도 불구하고 소스 및 드레인 전극(160, 162) 사이의 전류 증가가 제한된 영역이 나타남을 확인할 수 있다. 즉 게이트 전압의 스윙에도 불구하고 소스 및 드레인 전극 간의 전류 증가가 -0.2 nA/V로 극히 제한된 것을 확인할 수 있다. 이는 액티브 모노레이어(146)가 단축 방향으로 양자화된 에너지 레벨을 가지기 때문인 것으로 해석된다. 22, the device manufactured according to the third embodiment of the present invention has a turn-on voltage around 0V. That is, as a voltage of about 0 V or more is applied to the gate electrode 120, a current flows between the source and drain electrodes 160 and 162. At this time, as the gate voltage applied to the gate electrode 120 increases, the current flowing between the source and drain electrodes 160 and 162 increases. However, when the gate voltage is increased to about -5 V or more, it can be seen that a region in which the current increase between the source and drain electrodes 160 and 162 is limited despite the increase of the gate voltage. That is, it can be seen that despite the swing of the gate voltage, the current increase between the source and drain electrodes is extremely limited to -0.2 nA / V. This is interpreted because the active monolayer 146 has an energy level quantized in the short axis direction.
이상 본 발명의 제1 내지 제3 실시 예에 따른 막 구조체 및 소자는, 초격자 구조 및 양자 우물 구조를 가지며 적어도 한 축 방향의 양자화된 에너지 레벨을 가질 수 있다. 이에 따라 턴 온 전압 이상의 게이트 전압 구간에서도 전류의 이동이 제한 나아가 포화되는 특유의 효과를 제공할 수 있다.The membrane structures and devices according to the first to third embodiments of the present invention have a superlattice structure and a quantum well structure and may have a quantized energy level in at least one axial direction. Accordingly, it is possible to provide a unique effect that the movement of the current is limited and saturated even in the gate voltage section above the turn-on voltage.
또한 제1 내지 제3 실시 예에 대한 소자를 설명함에 있어서, 트랜지스터 구조를 참조하여 설명하였으나, 본 발명의 제1 내지 제3 실시 예에 따른 막 구조체가 트랜지스터 외의 3 단자 소자 및 2 단자 소자에도 적용될 수 있음은 물론이다.In addition, in describing the devices for the first to third embodiments, the transistor structures have been described with reference to the transistor structure, but the film structures according to the first to third embodiments of the present invention can be applied to three-terminal devices and two-terminal devices other than transistors Of course it can.
본 발명의 제1 내지 제3 실시 예에 따른 막 구조체가 전류 흐름을 제한하기 때문에 실시 예들에 따른 막 구조체는 멀티레벨 특성을 제공할 수 있다. 보다 구체적으로 실시 예들에 따른 막 구조체를 적층하게 되면, 막 구조체 각각의 턴 온 전압 사이에 전류 포화에 의한 non-gating 영역이 발생할 수 있다. 즉, 막 구조체 각각의 액티브 모노레이어의 활성화가 명확하게 구분될 수 있다. 이에 따라 본 발명의 실시 예들에 따른 막 구조체는 멀티레벨 소자에 활용될 수 있다. 이하 본 발명의 실시 예들에 따른 멀티레벨 소자를 설명하기로 한다.Since the membrane structures according to the first to third embodiments of the present invention limit current flow, the membrane structures according to the embodiments may provide multilevel characteristics. More specifically, when the film structures according to the embodiments are stacked, a non-gating region due to current saturation may occur between each turn-on voltage of the film structures. That is, activation of the active monolayer of each membrane structure can be clearly distinguished. Accordingly, the film structure according to embodiments of the present invention can be utilized in a multilevel device. Hereinafter, a multi-level device according to embodiments of the present invention will be described.
본 발명의 일 실시 예에 따른 멀티레벨 소자는, 제1 액티비층, 배리어층 및 제2 액티브층이 순차적으로 적층된 구조를 가질 수 있다. 이 때, 일 실시 예에 따른 멀티레벨 소자의 게이트 전극에 인가되는 게이트 전압에 따라, 상기 제1 및 상기 제2 액티브층 중 활성화되는 액티브층의 수가 제어될 수 있다.The multi-level device according to an embodiment of the present invention may have a structure in which the first activiation layer, the barrier layer, and the second active layer are sequentially stacked. In this case, the number of active layers activated among the first and second active layers may be controlled according to a gate voltage applied to the gate electrode of the multilevel device according to an embodiment.
상기 게이트 전극에 인가되는 게이트 전압의 크기에 따라 제1 및 제2 액티브층의 전도성 활성화가 제어될 수 있다. 예를 들어, 제1 게이트 전압 범위, 제1 게이트 전압 범위보다 큰 영역인 제2 게이트 전압 범위, 제2 게이트 전압 범위보다 큰 영역인 제3 게이트 전압 범위가, 게이트 전극이 인가되는 경우를 나누어 설명하기로 한다. Conductive activation of the first and second active layers may be controlled according to the magnitude of the gate voltage applied to the gate electrode. For example, the first gate voltage range, a second gate voltage range that is a region larger than the first gate voltage range, and a third gate voltage range that is a region larger than the second gate voltage range are described by dividing the case where the gate electrode is applied. I will do it.
참고로 본 명세서에서 게이트 전압은 양과 음을 구분하지 않고 절대 값을 기준으로 설명한다. 또한 제1 게이트 전압 범위는 도 25 및 도 28의 R1, 제2 게이트 전압 범위는 도 25 및 도 28의 R2, 제3 게이트 전압 범위는 도 25 및 도 28의 R3로 이해될 수 있다.For reference, in this specification, the gate voltage is described based on absolute values without distinguishing between positive and negative. Also, the first gate voltage range may be understood as R1 of FIGS. 25 and 28, the second gate voltage range of R2 of FIGS. 25 and 28, and the third gate voltage range of R3 of FIGS. 25 and 28.
먼저, 제1 게이트 전압 범위 중 가장 작은 게이트 전압이 제1 turn-on 전압이 될 수 있다. 제1 turn-on 전압이 게이트 전극에 인가되는 경우, 상기 제1 액티브층이 활성화 즉, turn-on 될 수 있다. 이 때, 제2 액티브층은 비 활성화 즉, turn-off 상태일 수 있다. 이 후 제1 게이트 전압 범위 내에서 전압이 증가함에 따라, 상기 소스 및 상기 드레인 전극 사이에 흐르는 전류 크기는 증가할 수 있다. 즉, 제1 게이트 전압 범위 내에서 게이트 전압 증가에 따른 소스/드레인 전극 간 전류 비는 제1 기울기를 가질 수 있다. First, the smallest gate voltage of the first gate voltage range may be the first turn-on voltage. When the first turn-on voltage is applied to the gate electrode, the first active layer may be activated, that is, turned on. At this time, the second active layer may be inactive, that is, in a turn-off state. Thereafter, as the voltage increases within the first gate voltage range, the magnitude of the current flowing between the source and drain electrodes may increase. That is, the current ratio between the source and drain electrodes according to the increase of the gate voltage within the first gate voltage range may have a first slope.
설명의 편의를 위하여 제2 게이트 전압 범위의 게이트 전압 인가는 후술하고, 제3 게이트 전압 범위의 게이트 전압 인가를 먼저 설명하기로 한다. 제1 및 제2 게이트 전압 범위 보다 큰 제3 게이트 전압 범위의 게이트 전압이 인가되는 경우, 상기 제1 액티브층 뿐 아니라 제2 액티브층도 활성화 즉, turn-on 될 수 있다. 즉, 제3 게이트 전압 범위 내 가장 작은 게이트 전압은 제2 turn-on 전압이 될 수 있다. 이 후 제3 게이트 전압 범위 내에서 게이트 전압이 증가함에 따라, 상기 소스 및 상기 드레인 전극 사이에 흐르는 전류 크기는 제3 기울기로 증가할 수 있다. 즉, 제3 게이트 전압 범위 내의 게이트 전압 증가에 따른 전류 비는 제3 기울기를 가질 수 있다. 이 때, 제3 게이트 전압 범위 내의 게이트 전압 인가 시 제1 및 제2 액티브층 모두 turn-on 상태가 되므로, 상기 소스 및 드레인 전극 사이에는 제1 게이트 전압 범위 내의 게이트 전압 인가 시 보다 큰 전류가 흐를 수 있다.For convenience of description, application of the gate voltage in the second gate voltage range will be described later, and application of the gate voltage in the third gate voltage range will be described first. When a gate voltage of a third gate voltage range larger than the first and second gate voltage ranges is applied, the second active layer as well as the first active layer may be activated, that is, turned on. That is, the smallest gate voltage in the third gate voltage range may be the second turn-on voltage. Thereafter, as the gate voltage increases in the third gate voltage range, the magnitude of the current flowing between the source and drain electrodes may increase with a third slope. That is, the current ratio according to the increase of the gate voltage within the third gate voltage range may have a third slope. At this time, when the gate voltage in the third gate voltage range is applied, both the first and second active layers are turned on, so a larger current flows between the source and drain electrodes when the gate voltage in the first gate voltage range is applied. You can.
제1 게이트 전압 범위 보다 크고 제3 게이트 전압 범위 보다 작은 제2 게이트 전압 범위 내의 게이트 전압이 게이트 전극에 인가되는 경우, 상기 제1 액티브층만 활성화 즉, turn-on 상태일 수 있다. 이 때, 제2 게이트 전압 범위 내에서 게이트 전압이 증가하더라도, 소스/드레인 전극 간의 전류 이동 정도는 유지될 수 있다. 즉, 제1 게이트 전압 범위 내에서 게이트 전압이 증가하는 경우, 상기 소스 및 상기 드레인 전극 사이에 흐르는 전류 크기는 예를 들어, 제1 기울기로 증가하는 반면, 제2 게이트 전압 범위 내에서 게이트 전압이 증가하는 경우, 상기 소스 및 상기 드레인 전극 사이에 흐르는 전류 크기는 제1 및 제3 기울기보다 작을 수 있다. 보다 구체적으로 제2 게이트 전압 범위 내에서 게이트 전압이 증가하는 경우, 상기 소스 및 상기 드레인 전극 사이의 전류 값은 일정할 수 있다. 다시 말해, 제2 기울기는 0일 수 있다. 이에 따라 본 발명의 일 실시 예에 따른 멀티레벨 소자는 멀티레벨 전도도를 제공할 수 있다.When a gate voltage in the second gate voltage range larger than the first gate voltage range and smaller than the third gate voltage range is applied to the gate electrode, only the first active layer may be activated, that is, in a turn-on state. At this time, even if the gate voltage increases within the second gate voltage range, the degree of current movement between the source / drain electrodes can be maintained. That is, when the gate voltage increases within the first gate voltage range, the amount of current flowing between the source and the drain electrode increases, for example, at a first slope, while the gate voltage within the second gate voltage range increases. When increasing, the amount of current flowing between the source and drain electrodes may be smaller than the first and third slopes. More specifically, when the gate voltage increases within the second gate voltage range, the current value between the source and drain electrodes may be constant. In other words, the second slope may be zero. Accordingly, the multi-level device according to an embodiment of the present invention may provide multi-level conductivity.
메커니즘 관점에서, 제1 게이트 전압 범위 내의 게이트 전압이 인가되는 경우, 제1 액티브층이 turn-on 될 수 있다. 이 경우, 제1 액티브층을 흐르는 전류 (소스 전극의 전자는 제2 액티브층 및 배리어층을 터널링함)에 의하여 게이트 전압에 의한 필드가 제2 액티브층에 이르지 못하고 차폐되게 된다(shielding effect). From a mechanism point of view, when a gate voltage within the first gate voltage range is applied, the first active layer may be turned on. In this case, the field caused by the gate voltage does not reach the second active layer by the current flowing through the first active layer (electrons of the source electrode tunnel the second active layer and the barrier layer) and is shielded (shielding effect).
제2 게이트 전압 범위의 게이트 전압이 인가되는 경우, 여전히 제1 액티브층을 흐르는 전류에 의하여 게이트 전압에 의한 필드가 제2 액티브층에 이르지 못하고 차폐된다. 또한, 제2 영역의 게이트 전압 인가 시에는 제1 액티브층의 포화(saturation)에 의하여 게이트 전압을 증가시키더라도 소스 및 드레인 전극 사이의 전류는 일정하게 흐르게 된다. 다른 관점에서, 상기 배리어층은, 제2 게이트 전압 범위 내에서 게이트 전압이 증가하더라도 제2 액티브층의 게이팅(gating)을 지연시키면서, 제1 액티브층의 제한된 전자 흐름을 유지할 수 있다.When a gate voltage in the second gate voltage range is applied, the field due to the gate voltage is still blocked by the current flowing through the first active layer without reaching the second active layer. In addition, when the gate voltage of the second region is applied, even if the gate voltage is increased by saturation of the first active layer, the current between the source and drain electrodes flows constantly. In another aspect, the barrier layer may maintain limited electron flow of the first active layer while delaying gating of the second active layer even if the gate voltage increases within the second gate voltage range.
제3 게이트 전압 범위의 게이트 전압이 인가되는 경우, 필드 침투(field penetration)에 의하여 게이트 전압이 제2 액티브층에 미치게 된다. 이에 따라 제2 액티브층이 turn-on 될 수 있는 것이다. When a gate voltage in the third gate voltage range is applied, the gate voltage reaches the second active layer due to field penetration. Accordingly, the second active layer can be turned on.
제1 실시 예에 따르면, 게이트 전압이 필드 침투에 의하여 제2 액티브층에 이르도록 하기 위해서는, 제1 액티브층이 TMDC 모노레이어인 것이 바람직할 수 있다. 만약, 제1 액티브층이 더 두꺼운 경우, 제1 액티브층을 흐르는 전류의 크기가 커지게 된다. 이에 따라 제1 액티브층이 게이트 전압이 제2 액티브층에 필드 침투하지 못하도록 막는 쉴드 효과가 커지게 된다. 이 경우, 제2 액티브층을 turn-on 시키기 위해서는 지나치게 큰 게이트 전압이 필요하게 되는 바, 소비 전력 면에서 불리하게 된다. 또한, 게이트 절연막이 큰 게이트 전압에 견디기 위해서, 보다 두꺼워져야 하는 바, 트랜지스터의 소형화 추세에도 부합하지 못하게 된다. 이에 반해, 제1 액티브층이 TMDC 모노레이어인 경우, 통상적인 게이트 전압 범위 내에서도 제2 액티브층이 turn-on 될 수 있으므로, 소비 전력 및 소형화 추세에 부합할 수 있다.According to the first embodiment, in order for the gate voltage to reach the second active layer by field penetration, it may be desirable that the first active layer is a TMDC monolayer. If the first active layer is thicker, the amount of current flowing through the first active layer is increased. Accordingly, a shielding effect that prevents the first active layer from field penetration of the gate voltage into the second active layer is increased. In this case, an excessively large gate voltage is required to turn on the second active layer, which is disadvantageous in terms of power consumption. In addition, since the gate insulating film has to be made thicker in order to withstand a large gate voltage, it cannot meet the trend of miniaturization of transistors. On the other hand, when the first active layer is the TMDC monolayer, the second active layer may be turned on even within a typical gate voltage range, thereby meeting power consumption and miniaturization trends.
이하 본 발명의 일 실시 예에 따른 멀티레벨 소자를 구체적으로 설명하기로 한다.Hereinafter, a multi-level device according to an embodiment of the present invention will be described in detail.
도 23은 본 발명의 제1 실시 예에 따른 멀티레벨 소자를 설명하기 위한 도면이다.23 is a view for explaining a multi-level device according to a first embodiment of the present invention.
도 23을 참조하면, 본 발명의 제` 실시 예에 따른 멀티레벨 소자(300a)는 기판, 게이트 전극(120), 게이트 절연막(125), 제1 액티브층(142a), 배리어층(132), 제2 액티브층(142b), 소스 전극(160) 및 드레인 전극(162)를 포함하여 이루어질 수 있다.23, the multi-level device 300a according to the embodiment of the present invention includes a substrate, a gate electrode 120, a gate insulating film 125, a first active layer 142a, a barrier layer 132, The second active layer 142b may include a source electrode 160 and a drain electrode 162.
도 23의 우측에 도시된 바와 같이, 제1 액티브층(142a)은 금속 단원자층인 W를 포함하고, 제2 배리어층(132)은 제1 배리어층인 ZnO와 제2 배리어층인 4MP를 포함하고, 제2 액티브층(142b)은 금속 단원자층인 W를 포함할 수 있다.23, the first active layer 142a includes a metal monoatomic layer W, and the second barrier layer 132 includes a first barrier layer ZnO and a second barrier layer 4MP. In addition, the second active layer 142b may include a metal monoatomic layer W.
즉 본 발명의 제1 실시 예에 따른 멀티레벨 소자는 상술한 본 발명의 제2 실시 예에 따른 소자를 기반으로 할 수 있다. That is, the multilevel device according to the first embodiment of the present invention may be based on the device according to the second embodiment of the present invention described above.
도 24는 본 발명의 제1 실시 예에 따른 멀티레벨 소자의 제조방법을 설명하기 위한 도면이다.24 is a view for explaining a method of manufacturing a multi-level device according to a first embodiment of the present invention.
도 24를 참조하면, 본 발명의 제1 실시 예에 따른 멀티레벨 소자의 제조방법은 게이트 전극 및 상기 게이트 전극의 일 측에 게이트 절연막을 형성하는 단계(S310), 상기 게이트 절연막 일 측에 제1 금속 단원자를 포함하는 제1 액티브층을 증착하는 단계(S320), 상기 제1 액티브층 일 측에 배리어층을 증착하는 단계(S330), 상기 배리어층 일 측에 제2 금속 단원자를 포함하는 제2 액티브층을 증착하는 단계(S340) 및 상기 제2 액티브층 일 측에 소스 및 드레인 전극을 형성하는 단계(S350) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다. 이하 각 단계에 대하여 상술하기로 한다.Referring to FIG. 24, a method of manufacturing a multilevel device according to a first embodiment of the present invention includes forming a gate insulating layer on one side of a gate electrode and the gate electrode (S310), and a first side on the gate insulating layer. Depositing a first active layer including a metal unit (S320), depositing a barrier layer on one side of the first active layer (S330), and a second metal unit on a side of the barrier layer It may include at least one of the step of depositing an active layer (S340) and forming a source and drain electrode on one side of the second active layer (S350). Hereinafter, each step will be described in detail.
단계 S310Step S310
단계 S310에서, 기판 상에, 게이트 전극 및 상기 게이트 전극의 일 측에 게이트 절연막이 형성될 수 있다. 게이트 전극은 게이트 전압이 인가되는 구성으로 전도성을 가지는 어떠한 물질 예를 들어, 금속으로 이루어질 수 있다. 게이트 절연막은 게이트 전극에 인가된 게이트 전류의 누설을 방지하는 구성으로 절연성을 가지는 어떠한 물질 예를 들어, Al2O3, SiNx, SiO2 중 적어도 하나의 물질로 이루어질 수 있다.In step S310, a gate insulating layer may be formed on the substrate and on one side of the gate electrode and the gate electrode. The gate electrode has a structure in which a gate voltage is applied, and may be made of any material having conductivity, for example, metal. The gate insulating layer is configured to prevent leakage of the gate current applied to the gate electrode, and may be made of any material having insulating properties, for example, at least one of Al2O3, SiNx, and SiO2.
단계 S320Step S320
단계 S320에서 게이트 절연막 일 측에 제1 금속 단원자를 포함하는 제1 액티브층이 증착될 수 있다. 단계 S320는 앞서 도 15를 참조하여 설명한 공정에 대응되므로 구체적인 설명을 생략하기로 한다. 단계 S320에서도 도 7을 참조하여 설명한 가압 도징 단계가 적용될 수 있음은 물론이다.In operation S320, a first active layer including a first metal single atom may be deposited on one side of the gate insulating layer. Step S320 corresponds to the process described with reference to Figure 15 above, so a detailed description thereof will be omitted. Of course, in step S320, the pressure dosing step described with reference to FIG. 7 may be applied.
이로써, 제1 금속 단원자를 포함하는 제1 액티브층이 제조될 수 있다. 이 때, 제1 액티브층의 두께는 예를 들어, 0.7nm 초과 4nm 미만, 바람직하게는 1nm 이상, 2nm 이하일 수 있다.As a result, a first active layer including a first metal single atom can be manufactured. At this time, the thickness of the first active layer may be, for example, more than 0.7 nm and less than 4 nm, preferably 1 nm or more and 2 nm or less.
단계 S330Step S330
단계 S330에서, 상기 제1 액티브층 상에 배리어층이 증착될 수 있다. 상기 배리어층은 후술할 제2 액티브층과 증착된 제1 액티브층 사이에 마련될 수 있다.In step S330, a barrier layer may be deposited on the first active layer. The barrier layer may be provided between the second active layer to be described later and the deposited first active layer.
단계 S330에서, 분자층성장법을 통하여 배리어층 예를 들어, 유기분자층 및/또는 무기분자층이 형성될 수 있다. 이 경우, 단계 S330은, 유기 전구체를 도징하는 단계 및 퍼징하는 단계로 이루어진 단위 사이클(cycle)을 포함할 수 있다. 단위 사이클에 의하여 한 층의 유기분자층이 형성될 수 있다. 즉, 단위 사이클이 반복됨에 따라 증착되는 유기분자층의 층 수가 제어될 수 있다.In step S330, a barrier layer, for example, an organic molecular layer and / or an inorganic molecular layer may be formed through a molecular layer growth method. In this case, step S330 may include a unit cycle consisting of dosing and purging the organic precursor. An organic molecular layer may be formed by a unit cycle. That is, the number of layers of the deposited organic molecular layer can be controlled as the unit cycle is repeated.
단계 S330에 있어서, 압력 범위는 0.001 내지 1Torr일 수 있고, 공정 온도 범위는 80 내지 200도 일 수 있고, 특히 유기 전구체의 온도 범위는 25 내지 100도 일 수 있다.In step S330, the pressure range may be 0.001 to 1 Torr, the process temperature range may be 80 to 200 degrees, and in particular, the temperature range of the organic precursor may be 25 to 100 degrees.
이로써, 제1 액티브층 상에 원하는 두께의 배리어층이 증착될 수 있다.Thus, a barrier layer having a desired thickness may be deposited on the first active layer.
단계 S340 및 단계 S350Step S340 and step S350
단계 S340은 단계 S320에 대응되므로 구체적인 설명을 생략하기로 한다. 단계 S340 이후에 소스 및 드레인 전극이 형성될 수 있다.Since step S340 corresponds to step S320, a detailed description will be omitted. The source and drain electrodes may be formed after step S340.
이상의 단계 S310 내지 단계 S350에 의하여 본 발명이 제1 실시 예에 따른 멀티레벨 전도도를 가지는 소자가 제조될 수 있다.The device having the multilevel conductivity according to the first embodiment of the present invention may be manufactured by the above steps S310 to S350.
도 25는 본 발명의 제1 실시 예에 따른 멀티레벨 소자의 특성을 설명하기 위한 도면이다.25 is a view for explaining the characteristics of a multi-level device according to a first embodiment of the present invention.
먼저, 시뮬레이션을 위하여, 본 발명의 제1 실시 예에 따른 멀티레벨 소자를 제조하였다. 이 때, 제1 액티브층 및 제2 액티브층은 앞서 설명한 단계 S320(도 15의 공정 조건)에 따라 제조하였다. 또한 제 1액티브층과 제2 액티브층 사이에 형성되는 배리어층은, 제1 배리어층과 제2 배리어층으로 이루어진다. 제1 배리어층으로 ZnO을 형성하였다. ZnO도 가압 도징을 하였다. 즉, ZnO 금속 전구체 소스 가스인 DEZ를 5번의 서브 가압 도징으로 제공하였다. 즉, 제1 서브 가압 도징 시에는 DEZ를 챔버의 유출구를 닫은 상태에서 제공하여, 1.0Torr까지 챔버의 압력을 증가시켰다. 이후 3초간 챔버의 유입구도 닫아서, 1.0Torr의 압력에서 DEZ를 침투시켰다. 이후 30초간 서브 퍼징 하였다. 이후 제2 서브 가압 도징 시에는 DEZ를 챔버의 유출구를 닫은 상태에서 제공하여, 1.0Torr까지 챔버 내의 압력을 다시 증가시켰다. 이후 3초간 챔버의 유입구도 닫아서, 1.0Torr의 압력에서 DEZ를 침투시켰다. 같은 방식으로 제5 서브 가압 도징 단계, 제5 서브 침투 단계까지 수행하였다. 이 후 15초간 제1 메인 퍼징 단계를 수행하였다. 이어서, H2O를 5번의 서브 가압 도징, 서브 노출 단계로 제공하였다. 이 때, 압력 및 시간 등의 공정 변수는 DEZ 도징과 동일하게 하였다. 이 후, 제2 메인 퍼징 단계를 수행하여, 제1 배리어층을 제조하였다.First, for simulation, a multilevel device according to a first embodiment of the present invention was manufactured. At this time, the first active layer and the second active layer were prepared according to step S320 (process conditions in FIG. 15) described above. In addition, the barrier layer formed between the first active layer and the second active layer includes a first barrier layer and a second barrier layer. ZnO was formed as the first barrier layer. ZnO was also pressurized dosing. That is, DEZ, a ZnO metal precursor source gas, was provided in five sub-pressurized dosing. That is, during the first sub-pressurizing dosing, DEZ was provided with the outlet of the chamber closed, thereby increasing the pressure in the chamber to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 3 seconds to infiltrate DEZ at a pressure of 1.0 Torr. Subsequently, it was sub-purged for 30 seconds. Subsequently, during the second sub-pressurizing dosing, DEZ was provided with the outlet of the chamber closed, and the pressure in the chamber was increased again to 1.0 Torr. Thereafter, the inlet of the chamber was also closed for 3 seconds to infiltrate DEZ at a pressure of 1.0 Torr. In the same manner, the fifth sub-pressurizing dosing step and the fifth sub-penetration step were performed. Thereafter, the first main purging step was performed for 15 seconds. Subsequently, H 2 O was provided in 5 sub-pressurized dosing and sub-exposure steps. At this time, process parameters such as pressure and time were the same as for DEZ dosing. Thereafter, a second main purging step was performed to prepare a first barrier layer.
제1 배리어층 상에 제2 배리어층을 형성하였다. 제2 배리어층으로 4MP를 증착하였다. 이를 위하여, 유기 전구체로 4MP를 준비하고, 퍼징가스로 아르곤을 준비하였다. 유기 전구체를 도징하는 단계의 압력은 200mTorr, 20초간으로 하였고, 퍼징하는 단계는 60초간 지속하였다. 각 공정의 압력은 100도로 하였다. 이로써, 유기 배리어층을 증착하였다.A second barrier layer was formed on the first barrier layer. 4MP was deposited as the second barrier layer. To this end, 4MP was prepared as an organic precursor, and argon was prepared as a purging gas. The pressure of the step of dosing the organic precursor was 200 mTorr, for 20 seconds, and the step of purging was continued for 60 seconds. The pressure of each process was 100 degrees. Thus, an organic barrier layer was deposited.
이로써, 본 발명의 제2 실시 예에 따른 멀티레벨 소자를 제조하였다.Thus, a multilevel device according to the second embodiment of the present invention was manufactured.
도 25를 참조하면, -1.5 내지 4 볼트의 게이트 전압이 게이트 전극에 인가되는 경우, 소스 및 드레인 전극 간의 전류가 증가하는 것을 확인할 수 있었다. 즉, -1.5 내지 4 볼트는 제1 게이트 전압 범위(R1)로 이해될 수 있다. 이는 앞서 설명한 바와 같이 제2 액티브층이 turn-off된 상태에서, 제1 액티브층이 turn-on됨에 따라 전류 이동으로 해석된다.Referring to FIG. 25, when a gate voltage of -1.5 to 4 volts was applied to the gate electrode, it was confirmed that the current between the source and drain electrodes increased. That is, -1.5 to 4 volts may be understood as the first gate voltage range R1. As described above, this is interpreted as current movement as the first active layer is turned on while the second active layer is turned off.
또한, 4 내지 7 볼트의 게이트 전압이 게이트 전극에 인가되는 경우, 소스 및 드레인 전극 간의 전류량에 변화가 없는 것을 확인할 수 있었다. 즉, 4 내지 7 볼트는 제2 게이트 전압 범위(R2)로 이해될 수 있다. 이는 4 내지 7 볼트의 게이트 전압 범위에서는 여전히 제2 액티브층이 turn-off 상태에서, 제1 액티브층이 포화되었기 때문인 것으로 해석된다. 그리고 4 내지 7 볼트의 게이트 전압 범위에서는 배리어층과 제1 액티브층에 의하여 제2 액티브층에 이르는 게이트 필드가 차폐되어, 제2 액티브층이 turn-on 되지 못한 것으로 해석된다. 즉, 액티브층의 적어도 한 축 방향의 양자화된 에너지 레벨에 의하여 전류 포화 현상이 발생하고, 전류 포화 현상에 의하여 제2 게이트 전압 범위(R2)가 생성될 수 있다.In addition, when a gate voltage of 4 to 7 volts was applied to the gate electrode, it was confirmed that there was no change in the amount of current between the source and drain electrodes. That is, 4 to 7 volts may be understood as the second gate voltage range R2. This is interpreted as the first active layer being saturated while the second active layer is still turned off in the gate voltage range of 4 to 7 volts. In addition, in the gate voltage range of 4 to 7 volts, it is interpreted that the gate field reaching the second active layer is blocked by the barrier layer and the first active layer, so that the second active layer cannot be turned on. That is, a current saturation phenomenon may occur due to the quantized energy level in at least one axial direction of the active layer, and a second gate voltage range R2 may be generated by the current saturation phenomenon.
또한 7 볼트 이상의 게이트 전압이 게이트 전극에 인가되는 경우, 소스 및 드레인 전극 간의 전류가 다시 증가하는 것을 확인할 수 있었다. 즉, 7 볼트 이상의 게이트 전압은 제3 게이트 전압 범위(R3)로 이해될 수 있다. 이는 7 볼트 이상의 전압에서는 게이트 전압이 제1 액티브층 및 배리어층을 통과하여 제2 액티브층에 이른 것으로 해석된다.Also, when a gate voltage of 7 volts or more was applied to the gate electrode, it was confirmed that the current between the source and drain electrodes increased again. That is, the gate voltage of 7 volts or more may be understood as the third gate voltage range R3. It is interpreted that at a voltage of 7 volts or more, the gate voltage passes through the first active layer and the barrier layer to reach the second active layer.
도 26은 본 발명의 제2 실시 예에 따른 멀티레벨 소자를 도시한다.26 shows a multi-level device according to a second embodiment of the present invention.
도 26을 참조하면, 본 발명의 제2 실시 예에 따른 멀티레벨 소자(300b)는 기판, 게이트 전극(120), 게이트 절연막(125), 제1 액티브층(144a), 배리어층(134), 제2 액티브층(144b), 소스 전극(160) 및 드레인 전극(162)를 포함하여 이루어질 수 있다.26, the multi-level device 300b according to the second embodiment of the present invention includes a substrate, a gate electrode 120, a gate insulating film 125, a first active layer 144a, a barrier layer 134, The second active layer 144b may include a source electrode 160 and a drain electrode 162.
도시된 바와 같이, 제2 실시 예에 따른 소자는 게이트 전극(120)을 기준으로 제1 액티브층(144a), 배리어층(134), 제2 액티브층(144b)이 순차 적층된 구조를 가질 수 있다. As illustrated, the device according to the second embodiment may have a structure in which the first active layer 144a, the barrier layer 134, and the second active layer 144b are sequentially stacked based on the gate electrode 120. have.
상기 소스 및 드레인 전극(160, 162)는 상기 제2 액티브층(144b)과 전기적으로 접촉할 수 있다. 다시 말해, 상기 소스 및 드레인 전극(160, 162)는 상기 제1 액티브층(144a) 및 상기 배리어층(134)과 전기적으로 비-접촉할 수 있다.The source and drain electrodes 160 and 162 may be in electrical contact with the second active layer 144b. In other words, the source and drain electrodes 160 and 162 may be in electrical contact with the first active layer 144a and the barrier layer 134.
도 26의 우측에 도시된 바와 같이, 제1 액티브층(144a)은 WS2 TMDC를 포함하고, 제2 배리어층(134)은 4MP를 포함하고, 제2 액티브층(144b)은 WS2 TMDC를 포함할 수 있다.26, the first active layer 144a includes WS2 TMDC, the second barrier layer 134 includes 4MP, and the second active layer 144b includes WS2 TMDC. You can.
즉 본 발명의 제2 실시 예에 따른 멀티레벨 소자는 상술한 본 발명의 제3 실시 예에 따른 소자를 기반으로 할 수 있다. That is, the multilevel device according to the second embodiment of the present invention may be based on the device according to the third embodiment of the present invention described above.
도 27은 본 발명의 제2 실시 예에 따른 멀티레벨 소자의 제조방법을 설명하기 위한 순서도이다. 27 is a flowchart illustrating a method of manufacturing a multi-level device according to a second embodiment of the present invention.
도 27을 참조하면, 본 발명의 제2 실시 예에 따른 멀티레벨 소자의 제조방법은 게이트 전극 및 상기 게이트 전극의 일 측에 게이트 절연막을 형성하는 단계(S410), 상기 게이트 절연막 일 측에 제1 TMDC를 포함하는 제1 액티브층을 증착하는 단계(S420), 상기 제1 액티브층 일 측에 배리어층을 증착하는 단계(S430), 상기 배리어층 일 측에 제2 TMDC를 포함하는 제2 액티브층을 증착하는 단계(S440) 및 상기 제2 액티브층 일 측에 소스 및 드레인 전극을 형성하는 단계(S450) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다. Referring to FIG. 27, a method of manufacturing a multilevel device according to a second embodiment of the present invention includes forming a gate insulating film on one side of a gate electrode and the gate electrode (S410), and a first on the gate insulating film side. Depositing a first active layer including TMDC (S420), depositing a barrier layer on one side of the first active layer (S430), and a second active layer including a second TMDC on one side of the barrier layer It may include at least one of the step of depositing (S440) and forming a source and drain electrode on one side of the second active layer (S450).
단계 S410, 단계 S450은 제1 실시 예에 따른 멀티레벨 소자의 제조방법에 대응하므로 구체적인 설명을 생략하기로 한다. 단계 S420 및 단계 S440은 도 20을 참조하여 설명한 바에 대응하므로 구체적인 설명을 생략하기로 한다. 단계 S430은 도 23을 참조하여 설명한 단계 S330에 대응하므로 구체적인 설명을 생략하기로 한다.Steps S410 and S450 correspond to the manufacturing method of the multi-level device according to the first embodiment, so a detailed description thereof will be omitted. Steps S420 and S440 correspond to what has been described with reference to FIG. 20, so a detailed description thereof will be omitted. Since step S430 corresponds to step S330 described with reference to FIG. 23, a detailed description will be omitted.
이어서, 본 발명의 제2 실시 예에 따른 멀티레벨 전도도 특성을 설명하기로 한다. 도 27을 참조하여 설명한 조건에 따라 제조된 멀티레벨 소자는, 도 28에 도시된 바와 같이, I-V 커브 상에서 멀티레벨 전도도를 가지는 것이 확인되었다.Next, the multi-level conductivity characteristics according to the second embodiment of the present invention will be described. It was confirmed that the multilevel device manufactured according to the conditions described with reference to FIG. 27 has a multilevel conductivity on the I-V curve, as shown in FIG. 28.
도 28을 참조하면, 4 내지 -19 볼트의 게이트 전압이 게이트 전극에 인가되는 경우, 소스 및 드레인 전극 간의 전류가 증가하는 것을 확인할 수 있었다. 즉, 4 내지 -19 볼트는 제1 게이트 전압 범위(R1)로 이해될 수 있다. 이는 앞서 설명한 바와 같이 제2 액티브층이 turn-off된 상태에서, 제1 액티브층이 turn-on됨에 따라 전류 이동으로 해석된다.Referring to FIG. 28, when a gate voltage of 4 to -19 volts was applied to the gate electrode, it was confirmed that the current between the source and drain electrodes increased. That is, 4 to -19 volts may be understood as the first gate voltage range R1. As described above, this is interpreted as current movement as the first active layer is turned on while the second active layer is turned off.
또한, -19 내지 -22 볼트의 게이트 전압이 게이트 전극에 인가되는 경우, 소스 및 드레인 전극 간의 전류량에 변화가 없는 것을 확인할 수 있었다. 즉, -19 내지 -22 볼트는 제2 게이트 전압 범위(R2)로 이해될 수 있다. 이는 -19 내지 -22 볼트의 게이트 전압 범위에서는 여전히 제2 액티브층이 turn-off 상태에서, 제1 액티브층이 포화되었기 때문인 것으로 해석된다. 그리고 -19 내지 -22 볼트의 게이트 전압 범위에서는 배리어층과 제1 액티브층에 의하여 제2 액티브층에 이르는 게이트 필드가 차폐되어, 제2 액티브층이 turn-on 되지 못한 것으로 해석된다. 즉, 액티브층의 적어도 한 축 방향의 양자화된 에너지 레벨에 의하여 전류 포화 현상이 발생하고, 전류 포화 현상에 의하여 제2 게이트 전압 범위(R2)가 생성될 수 있다.In addition, when a gate voltage of -19 to -22 volts was applied to the gate electrode, it was confirmed that there was no change in the amount of current between the source and drain electrodes. That is, -19 to -22 volts may be understood as the second gate voltage range R2. This is interpreted as the first active layer being saturated while the second active layer is still turned off in the gate voltage range of -19 to -22 volts. And in the gate voltage range of -19 to -22 volts, it is interpreted that the gate field reaching the second active layer is blocked by the barrier layer and the first active layer, so that the second active layer cannot be turned on. That is, a current saturation phenomenon may occur due to the quantized energy level in at least one axial direction of the active layer, and a second gate voltage range R2 may be generated by the current saturation phenomenon.
또한 -22 볼트 이상의 게이트 전압이 게이트 전극에 인가되는 경우, 소스 및 드레인 전극 간의 전류가 다시 증가하는 것을 확인할 수 있었다. 즉, -22 볼트 이상의 게이트 전압은 제3 게이트 전압 범위(R3)로 이해될 수 있다. 이는 -22 볼트 이상의 전압에서는 게이트 전압이 제1 액티브층 및 배리어층을 통과하여 제2 액티브층에 이른 것으로 해석된다.Also, when a gate voltage of -22 volts or more was applied to the gate electrode, it was confirmed that the current between the source and drain electrodes increased again. That is, a gate voltage of -22 volts or more may be understood as the third gate voltage range R3. It is interpreted that the gate voltage reaches the second active layer through the first active layer and the barrier layer at a voltage of -22 volts or more.
이상 본 발명의 제2 실시 예에 따른 멀티레벨 소자를 설명하였다.The multi-level device according to the second embodiment of the present invention has been described above.
이하, 상술한 본 발명의 실시 예들에 따른 공정의 우수성에 대하여 설명하기로 한다. 먼저 가압 도징 단계의 우수성에 대하여 설명하기로 한다.Hereinafter, the superiority of the process according to the above-described embodiments of the present invention will be described. First, the superiority of the pressure dosing step will be described.
도 29는, 소스 가스로서, 텅스텐 헥사플로라이드 가스를 사용하여 도 7을 참조하여 설명한 가압 도징 단계를 수행하되, 금속 전구체 소스 가스에 의한 챔버 압력을 증가시켜 가면서 표면 커버리지를 측정한 결과이다. 29 is a result of measuring the surface coverage while increasing the pressure of the chamber by the metal precursor source gas while performing the pressurized dosing step described with reference to FIG. 7 using tungsten hexafluoride gas as the source gas.
도 29를 참조하면, 압력이 각각 5mTorr에서 10mTorr, 20mTorr, 50mTorr, 100mTorr, 200mTorr, 300mTorr, 1000mTorr, 2000mTorr, 3000mTorr으로 증가시킨 경우, 표면 커버리지는 각각 61%, 62.5%, 62,65%, 66.5%, 69.5%, 91.5%, 96.5%, 97.5%, 99%로 향상되는 것을 확인할 수 있다.Referring to FIG. 29, when the pressure was increased from 5 mTorr to 10 mTorr, 20 mTorr, 50 mTorr, 100 mTorr, 200 mTorr, 300 mTorr, 1000 mTorr, 2000 mTorr, 3000 mTorr, respectively, the surface coverages were 61%, 62.5%, 62,65%, 66.5%, respectively. , 69.5%, 91.5%, 96.5%, 97.5%, improved to 99%.
즉, 소스 가스의 도징 압력이 0.2mTorr로 저압인 경우, 표면 커버리지가 약 70%로 낮게 나타났다. 그러나, 소스 가스의 도징 압력을 0.3Torr 이상으로 증가시킨 경우, 표면 커버리지가 약 90%로 현저히 우수한 것으로 나타났다.That is, when the dosing pressure of the source gas was 0.2 mTorr and low pressure, the surface coverage was low at about 70%. However, when the dosing pressure of the source gas was increased to 0.3 Torr or more, the surface coverage was found to be remarkably excellent at about 90%.
이로써, 소스 가스 가압 도징 단계의 최소 압력은 0.3Torr 이상인 것이 바람직함을 확인할 수 있었다.Thus, it was confirmed that the minimum pressure of the source gas pressurized dosing step is preferably 0.3 Torr or more.
이는 앞서 설명한 바와 같이, 챔버를 밀폐시킨 상태에서 소스 가스를 공급하여 챔버 내 압력을 고압으로 형성하는 경우, 소스 가스의 대상체 표면 흡착율이 현저히 증가하는 것을 의미한다. 따라서, 본 발명의 일 실시 예에 따른 가압 도징에 의하여 우수한 막질이 제공될 수 있다. As described above, when the source gas is supplied and the pressure in the chamber is formed at a high pressure while the chamber is closed, it means that the target surface adsorption rate of the source gas is significantly increased. Therefore, excellent film quality may be provided by pressure dosing according to an embodiment of the present invention.
가압 도징 단계는 본 발명의 일 실시 예들에 따른 소자 및 본 발명의 일 실시 예들에 따른 멀티레벨 소자에 적용될 수 있다. The pressure dosing step may be applied to a device according to one embodiment of the present invention and a multi-level device according to one embodiment of the present invention.
이하, 제3 실시 예에 따른 소자 및 제2 실시 예에 따른 멀티레벨 소자의 WS2 특성에 대하여 설명하기로 한다.Hereinafter, WS2 characteristics of the device according to the third embodiment and the multilevel device according to the second embodiment will be described.
도 30 및 도 31에 도시된 바와 같이, 본 발명의 제3 실시 예에 따른 소자 및 제2 실시 예에 따른 멀티레벨 소자의 WS2에 대하여 XPS 분석을 수행해 보았다. 제조 공정은 도 20을 참조하여 설명한 바와 동일하다. As shown in FIGS. 30 and 31, XPS analysis was performed on WS2 of the device according to the third embodiment and the multi-level device according to the second embodiment of the present invention. The manufacturing process is the same as described with reference to FIG. 20.
전이 금속인 텅스텐 XPS 피크에 대비하여(도 30(a), 도 31(a)), 본 발명의 일 실시 예에 따라 제조된 WS2는 W에 의한 피크 외에 명확하게 S에 의한 피크를 확인할 수 있었다(도 30(b), 도 31(b). 이를 통해, WS2가 증착된 것을 확인할 수 있다.In contrast to the transition metal tungsten XPS peak (FIG. 30 (a), FIG. 31 (a)), the WS2 prepared according to an embodiment of the present invention was able to clearly identify the peak by S in addition to the peak by W (FIG. 30 (b), FIG. 31 (b). Through this, it can be confirmed that WS2 was deposited.
계속하여, 도 32에 도시된 바와 같이, 본 발명의 일 실시 예에 따라 제조된 WS2에 대하여 raman shift 분석을 수행해 보았다.Subsequently, as illustrated in FIG. 32, raman shift analysis was performed on WS2 manufactured according to an embodiment of the present invention.
분석 결과 intensity ratio(I2LA/IA1g)가 2.4, E2g와 A1g의 Frequency difference(cm-1)이 62.5로 확인되었다(도 32(b)). 본석 결과를 토대로, 본 발명의 일 실시 에에 따라 제조된 WS2는 모노레이어임을 확인할 수 있다.As a result of the analysis, the intensity ratio (I 2LA / IA 1g ) was 2.4, and the frequency difference (cm −1 ) of E 2g and A 1g was confirmed to be 62.5 (FIG. 32 (b)). Based on the results of the present stone, it can be confirmed that WS2 manufactured according to an embodiment of the present invention is a monolayer.
이어서 도 33에 도시된 바와 같이, 본 발명의 일 실시 예에 따라 제조된 WS2에 대하여 AFM 분석을 수행해 보았다. Subsequently, as shown in FIG. 33, AFM analysis was performed on WS2 prepared according to an embodiment of the present invention.
실리콘 기판 상에 전이 금속인 텅스텐을 증착한 경우, 0.379nm의 두께 편차가 발생한 반면(도 33(a)), 실리콘 기판 상에 본 발명의 일 실시 예에 따라 제조된 WS2의 경우, 0.736nm의 두께 편차가 발생하였다(도 33(b)). 0.736nm의 두께 편차에 따라 일 실시 예에 따라 제조된 WS2는 모노레이어 임을 확인할 수 있다.In the case of depositing tungsten as a transition metal on a silicon substrate, a thickness deviation of 0.379 nm occurred (FIG. 33 (a)), whereas in the case of WS2 manufactured according to an embodiment of the present invention on a silicon substrate, 0.736 nm Thickness variation occurred (Fig. 33 (b)). It can be seen that the WS2 manufactured according to the embodiment according to the thickness variation of 0.736 nm is a monolayer.
이로써, 본 발명의 일 실시 예에 따라 제조된 멀티레벨 소자는 높은 커버리지를 가지는 모노레이어의 TMDC 액티브층을 가지는 것을 확인할 수 있었다.As a result, it was confirmed that the multilevel device manufactured according to the exemplary embodiment of the present invention had a TMDC active layer of a monolayer having high coverage.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.As described above, the present invention has been described in detail using preferred embodiments, but the scope of the present invention is not limited to specific embodiments, and should be interpreted by the appended claims. In addition, those skilled in the art should understand that many modifications and variations are possible without departing from the scope of the present invention.

Claims (20)

  1. 적어도 한 축 방향으로 양자화된 에너지 레벨을 가지는 적어도 한 층의 액티브 모노레이어(active monolayer); 및At least one active monolayer having an energy level quantized in at least one axial direction; And
    상기 적어도 한 층의 액티브 모노레이어와 교번 적층되는 적어도 한 층의 배리어(barrier);를 포함하되,It includes; at least one layer of the barrier layer (barrier) that is alternately stacked with the at least one layer of the active monolayer;
    상기 액티브 모노레이어에는 전류가 흐르되, 상기 양자화된 에너지 레벨에 의하여 전류의 흐름이 제한되는, 막 구조체.A film structure in which current flows through the active monolayer, and current flow is limited by the quantized energy level.
  2. 제1 항에 있어서,According to claim 1,
    상기 액티브 모노레이어 및 상기 배리어는 하이브리드 초격자 구조(hybrid superlattice structure)를 가지는, 막 구조체.The active monolayer and the barrier have a hybrid superlattice structure, a membrane structure.
  3. 제1 항에 있어서,According to claim 1,
    상기 액티브 모노레이어는 2차원 층상 구조를 가지는, 막 구조체.The active monolayer has a two-dimensional layered structure, a membrane structure.
  4. 제1 항에 있어서,According to claim 1,
    상기 액티브 모노레이어 및 상기 배리어의 적층은 양자 우물 구조(quantum well structure)를 제공하는, 막 구조체.The layering of the active monolayer and the barrier provides a quantum well structure.
  5. 제1 항에 있어서,According to claim 1,
    상기 액티브 모노레이어가, 금속 단원자 또는 TMDC(Transition metal dichalcogenide)로 이루어지는 경우, 상기 액티브 모노레이어는 단축 방향으로 양자화된 에너지 레벨을 가지는, 막 구조체.When the active monolayer is made of a metal monoatomic or TMDC (Transition metal dichalcogenide), the active monolayer has a energy level quantized in a short axis direction.
  6. 제1 항에 있어서,According to claim 1,
    상기 액티브 모노레이어가, 금속 산화물로 이루어지는 경우, 상기 액티브 모노레이어는 3축 방향으로 양자화된 에너지 레벨을 가지는, 막 구조체.When the active monolayer is made of a metal oxide, the active monolayer has an energy level quantized in the 3-axis direction.
  7. 제1 항에 있어서,According to claim 1,
    상기 액티브 모노레이어에 인가되는 필드(field)의 세기가 증가하더라도, 상기 양자화된 에너지 레벨에 의하여, 전류의 흐름이 제한되는, 막 구조체.Even if the intensity of the field applied to the active monolayer increases, the flow of current is limited by the quantized energy level, the film structure.
  8. 게이트 전극;Gate electrode;
    상기 게이트 전극 일 측의 게이트 절연막;A gate insulating film on one side of the gate electrode;
    상기 게이트 절연막 일 측에 마련되는 적어도 한 층의 액티브 모노레이어(active monolayer);At least one active monolayer provided on one side of the gate insulating layer;
    상기 적어도 한 층의 액티브 모노레이어와 교번 적층되는 적어도 한 층의 배리어(barrier); 및A barrier of at least one layer alternately stacked with the at least one layer of active monolayer; And
    상기 게이트 전극에 게이트 전압이 인가되는 경우, 상기 액티브 모노레이어를 통하여 전류가 흐르는 소스 전극 및 드레인 전극을 포함하는 소자.When the gate voltage is applied to the gate electrode, a device including a source electrode and a drain electrode through which the current flows through the active monolayer.
  9. 제8 항에 있어서,The method of claim 8,
    상기 액티브 모노레이어는 적어도 한 축 방향으로 양자화된 에너지 레벨(quantized energy level)을 가지는, 소자.The active monolayer has a quantized energy level in at least one axial direction.
  10. 제19 항에 있어서,The method of claim 19,
    상기 양자화된 에너지 레벨은, 상기 게이트 전압이 턴 온 전압(turn on voltage) 이상에서, 상기 액티브 모노레이어를 흐르는 전류의 양을 제한하는, 소자.And the quantized energy level limits the amount of current flowing through the active monolayer when the gate voltage is greater than or equal to a turn on voltage.
  11. 제8 항에 있어서,The method of claim 8,
    상기 액티브 모노레이어가 금속 단원자 및 TMDC 중 적어도 하나를 포함하는 경우, 상기 액티브 모노레이어는 단축 방향으로 양자화된 에너지 레벨을 가지는, 소자.When the active monolayer includes at least one of a metal monoatomic element and a TMDC, the active monolayer has an energy level quantized in a short axis direction.
  12. 제8 항에 있어서,The method of claim 8,
    상기 액티브 모노레이어가 금속 산화물을 포함하는 경우, 상기 액티브 모노레이어는 3축 방향으로 양자화된 에너지 레벨을 가지는, 소자.When the active monolayer includes a metal oxide, the active monolayer has an energy level quantized in the 3-axis direction.
  13. 제8 항에 있어서,The method of claim 8,
    상기 액티브 모노레이어는 복수의 결정질 영역과 상기 결정질 영역을 둘러싸는 비정질 영역을 포함하는, 소자.The active monolayer comprises a plurality of crystalline regions and an amorphous region surrounding the crystalline region.
  14. 제13 항에 있어서,The method of claim 13,
    상기 액티브 모노레이어는 3축 방향으로 양자화된 에너지 레벨을 가지는, 소자.The active monolayer has an energy level quantized in the 3-axis direction.
  15. 제8 항에 있어서,The method of claim 8,
    상기 액티브 모노레이어와 상기 소스 및 드레인 전극 사이에는 상기 배리어가 적층되는, 소자.The barrier is stacked between the active monolayer and the source and drain electrodes.
  16. 제8 항에 있어서,The method of claim 8,
    상기 액티브 모노레이어는 상기 배리어 사이에 샌드위치된 구조를 가지는, 소자.The active monolayer has a structure sandwiched between the barriers.
  17. 제8 항에 있어서,The method of claim 8,
    상기 액티브 모노레이어는 소정의 두께를 가지며, 상기 소정의 두께는 나노 사이즈인, 소자.The active monolayer has a predetermined thickness, and the predetermined thickness is a nano-sized device.
  18. 제8 항에 있어서,The method of claim 8,
    상기 게이트 전극에 인가되는 게이트 전압에 따라, 상기 제1 및 상기 제2 액티브층 중 활성화되는 액티브층의 수가 제어되는, 멀티레벨 소자.A multi-level device in which the number of active layers activated among the first and second active layers is controlled according to a gate voltage applied to the gate electrode.
  19. 제8 항에 있어서,The method of claim 8,
    상기 소스 전극 및 상기 드레인 전극은 상기 제2 액티브층과만 전기적으로 접촉하는, 멀티레벨 소자.The source electrode and the drain electrode, the multi-level device, which is in electrical contact only with the second active layer.
  20. 제8 항 에 있어서,The method of claim 8,
    상기 게이트 전극에 인가되는 제1 게이트 전압 범위, 상기 제2 게이트 전압 범위 및 상기 제3 게이트 전압 범위로 구분되되, It is divided into a first gate voltage range applied to the gate electrode, the second gate voltage range and the third gate voltage range,
    상기 게이트 전압의 증가 순서로 상기 제1, 상기 제2 및 상기 제3 게이트 전압 범위가 제공되는, 멀티레벨 소자.The first, second, and third gate voltage ranges are provided in the increasing order of the gate voltages.
PCT/KR2019/003242 2018-10-18 2019-03-20 Film structure, element, and multilevel element WO2020080621A1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021521212A JP7207784B2 (en) 2018-10-18 2019-03-20 Membrane structures, devices and multilevel devices
US17/285,633 US20210384452A1 (en) 2018-10-18 2019-03-20 Film structure, element, and multilevel element
EP19873247.1A EP3869567A4 (en) 2018-10-18 2019-03-20 Film structure, element, and multilevel element

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20180124405 2018-10-18
KR10-2018-0124405 2018-10-18
KR10-2019-0021029 2019-02-22
KR1020190021029A KR102250011B1 (en) 2018-10-18 2019-02-22 Layer Structure, Element and Multilevel Element

Publications (1)

Publication Number Publication Date
WO2020080621A1 true WO2020080621A1 (en) 2020-04-23

Family

ID=70283101

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2019/003242 WO2020080621A1 (en) 2018-10-18 2019-03-20 Film structure, element, and multilevel element

Country Status (2)

Country Link
JP (1) JP7207784B2 (en)
WO (1) WO2020080621A1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221849A (en) * 1992-06-16 1993-06-22 Motorola, Inc. Semiconductor device with active quantum well gate
JPH06163901A (en) * 1992-11-18 1994-06-10 Sharp Corp Thin film transistor
KR950010120A (en) * 1993-09-17 1995-04-26 이헌조 Index Guide Type Field Effect Transistor Manufacturing Method
JP2017017279A (en) * 2015-07-06 2017-01-19 三菱電機株式会社 Semiconductor device
KR101780219B1 (en) * 2009-12-07 2017-09-21 인텔 코포레이션 Quantum-well-based semiconductor devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114320A (en) 2010-11-26 2012-06-14 Nippon Telegr & Teleph Corp <Ntt> Nitride semiconductor field effect transistor
KR102264971B1 (en) 2013-05-20 2021-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
WO2017149413A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221849A (en) * 1992-06-16 1993-06-22 Motorola, Inc. Semiconductor device with active quantum well gate
JPH06163901A (en) * 1992-11-18 1994-06-10 Sharp Corp Thin film transistor
KR950010120A (en) * 1993-09-17 1995-04-26 이헌조 Index Guide Type Field Effect Transistor Manufacturing Method
KR101780219B1 (en) * 2009-12-07 2017-09-21 인텔 코포레이션 Quantum-well-based semiconductor devices
JP2017017279A (en) * 2015-07-06 2017-01-19 三菱電機株式会社 Semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3869567A4 *

Also Published As

Publication number Publication date
JP2022505250A (en) 2022-01-14
JP7207784B2 (en) 2023-01-18

Similar Documents

Publication Publication Date Title
WO2017074103A1 (en) Electro-luminescence display apparatus
WO2018056694A2 (en) Logic semiconductor device
WO2014003346A1 (en) Light emitting diode for surface mount technology, method of manufacturing the same, and method of manufacturing light emitting diode module
WO2011083923A2 (en) Light emitting diode having electrode pads
WO2016047950A1 (en) Light emitting device and method of fabricating the same
WO2020184777A1 (en) Method for manufacturing oxide semiconductor thin film transistor
WO2018212443A1 (en) Stretchable electronic device and manufacturing method thereof
WO2017142231A1 (en) Metal plate, mask for deposition and manufacturing method therefor
WO2019083338A1 (en) Oxide semiconductor thin-film transistor and method for manufacturing same
WO2017049673A1 (en) Oled device and array substrate
WO2021101242A1 (en) Multi-channel thin-film transistor and method for manufacturing same
WO2020080621A1 (en) Film structure, element, and multilevel element
WO2019083099A1 (en) Thin film-type light emitting device comprising charge generation bonding layer and method for manufacturing same
WO2014133285A1 (en) Conductive thin film, method for producing same, and electronic element comprising same
WO2020145568A1 (en) Solar cell preparation method
WO2021132841A1 (en) Led display device and led element manufacturing method
WO2021020714A1 (en) Dipole alignment device, dipole alignment method and display device manufacturing method
WO2011149118A1 (en) Forming method and crystallization method for an oxide semiconductor thin film using a liquid-phase process, and a method for forming semiconductor elements by using the same
WO2023033297A1 (en) Light-emitting device, display device comprising same, and method for manufacturing light-emitting device
CN100539046C (en) The manufacture method of semiconductor device and stripping means and semiconductor device
WO2020050549A1 (en) Method for controlling current path range by using electric field, and electronic circuit
WO2019078651A1 (en) Layer, multi-level element, method for producing multi-level element, and method for driving same
WO2014003349A1 (en) Iii-v transistor and method for manufacturing same
WO2014084550A1 (en) Epitaxial wafer and switch element and light-emitting element using same
WO2017111275A1 (en) Thin film transistor substrate, and display panel and display device including same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19873247

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021521212

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2019873247

Country of ref document: EP

Effective date: 20210518